JP2007251203A - Semiconductor device having mim structure resistor - Google Patents
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Abstract
Description
本発明は半導体装置に関し、特に抵抗体及びMIM(金属−絶縁体−金属)構造のキャパシタ及び抵抗体を搭載した半導体装置に関するものである。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device on which a resistor and a capacitor having a MIM (metal-insulator-metal) structure and a resistor are mounted.
抵抗体は半導体集積回路において受動素子として頻繁に使用される。特に、半導体基板中に形成される拡散抵抗以外に、半導体基板を覆う絶縁膜上にもポリシリコン膜、金属膜を成膜してパターニングして抵抗体として使用することが行なわれる。ポリシリコン抵抗の場合、トランジスタのゲート電極または容量素子の電極と同時に形成されることが多い。金属抵抗の場合、抵抗値を大きくするために、配線材料とは別の高抵抗率を示す金属膜を成膜して抵抗体とする、或いは、工程数を増やさないために、配線または容量素子の電極と同時に形成される。抵抗体は通常、工程数を増やさないために、トランジスタのゲート電極、容量素子の電極、配線などを形成するために成膜される膜を利用する形が採られることが多い。例えば、MIM構造のキャパシタの上部電極を利用して抵抗体とする構造が特許文献1に開示されている。
特許文献1に開示されている構造は、キャパシタの下部電極用金属膜を成膜してパターニングして下部電極を形成した後、容量膜となる絶縁体と上部電極用金属膜を成膜し、この絶縁体と金属膜を同時にパターニングして形成される。抵抗体は、MIM構造のキャパシタの上部電極と絶縁体のみを利用して形成している。また抵抗体の下方には絶縁膜を挟んで接地配線が設けられており、接地配線との間で容量干渉を起し得る。従ってこのような構成では、抵抗体とその下に位置する配線との間の寄生容量が特に高周波領域において顕著となり、抵抗体を高周波領域で使用できなくなる。 In the structure disclosed in Patent Document 1, a lower electrode metal film for a capacitor is formed and patterned to form a lower electrode, and then an insulator serving as a capacitor film and an upper electrode metal film are formed, The insulator and the metal film are formed by patterning at the same time. The resistor is formed using only the upper electrode of the MIM structure capacitor and the insulator. Further, a ground wiring is provided below the resistor with an insulating film interposed therebetween, and capacitive interference can occur with the ground wiring. Accordingly, in such a configuration, the parasitic capacitance between the resistor and the wiring located thereunder becomes remarkable particularly in the high frequency region, and the resistor cannot be used in the high frequency region.
本発明は、上記事情に鑑みなされたものであり、抵抗体及びMIM構造のキャパシタを搭載し、高周波特性が改善された半導体装置を提供する。 The present invention has been made in view of the above circumstances, and provides a semiconductor device in which a resistor and a capacitor having an MIM structure are mounted and the high frequency characteristics are improved.
本発明の半導体装置は、半導体基板と、前記半導体基板上に設けられ、金属上部電極、金属下部電極、前記金属上部電極と前記金属下部電極に挟まれる誘電体を備えるキャパシタと、前記半導体基板上に設けられる抵抗構造体とを含む半導体装置であって、前記抵抗構造体は前記キャパシタと同時に形成される金属上部電極、金属下部電極、前記金属上部電極と前記金属下部電極に挟まれる誘電体を有するとともに前記金属上部電極と接触する2つの互いに離間する抵抗端子をさらに備え、前記2つの互いに離間する抵抗端子間の前記金属上部電極を抵抗体とすることを特徴とする。 A semiconductor device according to the present invention includes a semiconductor substrate, a capacitor provided on the semiconductor substrate, including a metal upper electrode, a metal lower electrode, a dielectric sandwiched between the metal upper electrode and the metal lower electrode, and the semiconductor substrate. A resistor structure provided on the metal capacitor, wherein the resistor structure includes a metal upper electrode formed simultaneously with the capacitor, a metal lower electrode, and a dielectric sandwiched between the metal upper electrode and the metal lower electrode. And having two resistor terminals spaced apart from each other and in contact with the metal upper electrode, wherein the metal upper electrode between the two resistor terminals spaced apart from each other is a resistor.
上記本発明の半導体装置においては、前記抵抗構造体の前記金属下部電極は浮遊電位を有する。 In the semiconductor device of the present invention, the metal lower electrode of the resistance structure has a floating potential.
上記本発明の半導体装置の一実施形態においては、前記キャパシタの前記金属下部電極と前記抵抗構造体の前記金属下部電極は、前記キャパシタの前記金属上部電極と前記抵抗構造体の前記金属上部電極をそれぞれ平面的に包含する形状を有する。この場合、前記キャパシタの前記金属下部電極は、前記キャパシタの前記金属上部電極よりも上方に位置するキャパシタ下部電極取り出し配線に接続される。また、前記金属上部電極と接触する2つの互いに離間する前記抵抗端子と同時に前記キャパシタの金属上部電極に接触する上部電極用端子が設けられる。さらに、前記抵抗端子と同時に前記キャパシタの金属上部電極に接触する上部電極用端子と前記キャパシタの金属下部電極に接触する下部電極用端子が設けられる。 In one embodiment of the semiconductor device of the present invention, the metal lower electrode of the capacitor and the metal lower electrode of the resistor structure are the metal upper electrode of the capacitor and the metal upper electrode of the resistor structure. Each of them has a shape encompassing a plane. In this case, the metal lower electrode of the capacitor is connected to a capacitor lower electrode lead-out line located above the metal upper electrode of the capacitor. In addition, an upper electrode terminal that contacts the metal upper electrode of the capacitor is provided at the same time as the two spaced apart resistance terminals that contact the metal upper electrode. Further, an upper electrode terminal that contacts the metal upper electrode of the capacitor and a lower electrode terminal that contacts the metal lower electrode of the capacitor simultaneously with the resistance terminal are provided.
上記本発明の半導体装置の別の実施形態においては、前記抵抗構造体の前記金属下部電極、前記誘電体及び前記金属上部電極は同一平面形状を有する。また、前記キャパシタの前記金属下部電極、前記誘電体及び前記金属上部電極は同一平面形状を有する。さらに、前記金属上部電極と接触する2つの互いに離間する前記抵抗端子と同時に前記キャパシタの金属上部電極に接触する上部電極用端子が設けられる。 In another embodiment of the semiconductor device of the present invention, the metal lower electrode, the dielectric, and the metal upper electrode of the resistance structure have the same planar shape. Further, the metal lower electrode, the dielectric, and the metal upper electrode of the capacitor have the same planar shape. Furthermore, an upper electrode terminal that contacts the metal upper electrode of the capacitor is provided at the same time as the two spaced apart resistance terminals that contact the metal upper electrode.
上記本発明の半導体装置のすべての実施形態において、前記抵抗体の金属下部電極及び前記キャパシタの金属下部電極は前記半導体基板上に設けられる多層配線のうちの一つの配線層と同じレベルに位置する。 In all the embodiments of the semiconductor device of the present invention, the metal lower electrode of the resistor and the metal lower electrode of the capacitor are located at the same level as one wiring layer of the multilayer wiring provided on the semiconductor substrate. .
以上説明したように 本発明の半導体装置によれば、MIM構造のキャパシタを形成すると同時にMIM構造の抵抗体構造をも形成し、抵抗体構造の下部電極を浮遊電位とした上で上部電極を利用して抵抗体とする。従って、抵抗体構造の下部電極は浮遊電極となっているので、抵抗体に付く寄生容量の効果を無くすことができ、抵抗体の高周波特性が良くなる。 As described above, according to the semiconductor device of the present invention, the MIM structure capacitor is formed at the same time as the MIM structure resistor structure, and the upper electrode is used after the lower electrode of the resistor structure is set to the floating potential. And make a resistor. Therefore, since the lower electrode of the resistor structure is a floating electrode, the effect of the parasitic capacitance attached to the resistor can be eliminated, and the high frequency characteristics of the resistor are improved.
第1の実施の形態(実施例1)
本発明の第1の実施形態を図1を用いて説明する。第1の実施形態ではMIM構造のキャパシタは、下部電極(金属下部電極)、容量絶縁膜(誘電体)、及び上部電極(金属上部電極)をこの順に設けて形成する。MIM構造の抵抗体構造においても下部電極、容量絶縁膜、及び抵抗体がこの順に設けられる。ここで、いずれの構造においても、下部電極が上部電極を平面的に包含するように形成する。これは下部電極、容量絶縁膜、上部電極の順に設けた積層膜を一度に同じパターンに、例えばエッチングで形成すると、エッチングにさらされた端部の容量絶縁膜を容量として使用することになり、信頼性上の問題が懸念されるからである。従って、下部電極、容量絶縁膜、上部電極の順に設けた積層膜は、まず上部電極材料のみをパターニングし、その後、そのパターンを包含するように容量絶縁膜、下部電極材料をパターニングする。具体的には、下部電極は上部電極に対し、端部で少なくともパターンニングの際のリソグラフィー目合わせマージンを考えて広くすることが望ましい。例えば、下部電極を上部電極よりも0.2μm以上広くすれば信頼性上の問題は生じないと考えられる。図1はキャパシタ、抵抗体構造、トランジスタ、及びトランジスタのゲート電極と同時に形成されるポリシリコン抵抗を通る切断線に沿った半導体装置の断面図である。
First embodiment (Example 1)
A first embodiment of the present invention will be described with reference to FIG. In the first embodiment, a capacitor having an MIM structure is formed by providing a lower electrode (metal lower electrode), a capacitor insulating film (dielectric), and an upper electrode (metal upper electrode) in this order. Also in the resistor structure of the MIM structure, the lower electrode, the capacitor insulating film, and the resistor are provided in this order. Here, in any structure, the lower electrode is formed so as to include the upper electrode in a plane. This is because when the laminated film provided in the order of the lower electrode, the capacitive insulating film, and the upper electrode is formed in the same pattern at once, for example, by etching, the capacitive insulating film at the end exposed to etching is used as a capacitor. This is because there are concerns about reliability issues. Accordingly, in the laminated film provided in the order of the lower electrode, the capacitor insulating film, and the upper electrode, first, only the upper electrode material is patterned, and then the capacitor insulating film and the lower electrode material are patterned so as to include the pattern. Specifically, it is desirable that the lower electrode is wider than the upper electrode in consideration of a lithography alignment margin at least at the end of the patterning. For example, it is considered that there is no problem in reliability if the lower electrode is made 0.2 μm or more wider than the upper electrode. FIG. 1 is a cross-sectional view of a semiconductor device along a cutting line passing through a capacitor, a resistor structure, a transistor, and a polysilicon resistor formed simultaneously with the gate electrode of the transistor.
第1の実施形態の半導体装置は、半導体基板1、ウェル2、分離絶縁膜3、ソース・ドレイン拡散層4、ゲート酸化膜5、ゲート電極6、ポリシリコン抵抗体7、第1層間絶縁膜8、第1コンタクトプラグ9(または端子)、ソース・ドレイン配線10、抵抗配線11、第2層間絶縁膜12、キャパシタ下部電極14、抵抗体構造下部電極15、容量絶縁膜16、キャパシタ上部電極17、金属抵抗体18、第3層間絶縁膜19、第3コンタクトプラグ(または端子)20、キャパシタ上部電極配線21、キャパシタ下部電極配線22、MIM構造抵抗配線23を有する。
The semiconductor device according to the first embodiment includes a semiconductor substrate 1, a
ここで、ウェル2、ソース・ドレイン拡散層4、ゲート酸化膜5、ゲート電極6、第1コンタクトプラグ9、ソース・ドレイン配線10がトランジスタ25を、ポリシリコン抵抗体7、第1コンタクトプラグ9、抵抗配線11が抵抗体26を、キャパシタ下部電極14、容量絶縁膜16、キャパシタ上部電極17、第3コンタクトプラグ20、キャパシタ上部電極配線21、キャパシタ下部電極配線22がキャパシタ27を、抵抗体構造下部電極15、容量絶縁膜16、金属抵抗体(または上部電極抵抗体)18、第3コンタクトプラグ(または端子)20、MIM構造抵抗配線23がMIM構造抵抗体28を構成する。
Here, the
トランジスタ25に設けられた第1コンタクトプラグ9は、ソース・ドレイン配線10とゲート電極6との間を電気的に接続している。抵抗体26に設けられた第1コンタクトプラグ9は、抵抗配線11とポリシリコン抵抗体7との間を電気的に接続している。キャパシタ27に設けられた第3コンタクトプラグ20は、MIM構造抵抗配線23と金属抵抗体18との間を電気的に接続している。また、キャパシタ下部電極配線22は、キャパシタ下部電極14と上部配線(不図示)との間を電気的に接続している。
The
キャパシタ27は、キャパシタ上部電極17、キャパシタ下部電極14、および、これら2つの電極に挟まれ容量膜として機能する容量絶縁膜16から構成されている。本実施形態において、キャパシタ下部電極14は、キャパシタ上部電極17の外周縁よりも外方へ張り出した部分を有し、この張り出した部分とキャパシタ下部電極配線22とが接合している。また、キャパシタ上部電極17は、キャパシタ上部電極配線21と接合している。
The
キャパシタ上部電極17は、たとえば、高融点金属からなるバリアメタルにより構成されている。こうすることにより、キャパシタ上部電極17は、MIMキャパシタを構成する上部電極の抵抗体としての機能を発揮することができる。なお、キャパシタ上部電極17を構成する材料としては、TiNのほか、TaN、Ta、Wなどを用いてもよい。
The capacitor
容量絶縁膜16は、キャパシタの容量膜として機能する。容量絶縁膜16は、たとえば、SiO2、SiON、SiOC、SiNなどにより構成される。
The
抵抗体構造下部電極15は、本実施形態において、キャパシタ下部電極14と同一レベルに設けられ、同一材料および同一膜厚となっている。抵抗体構造下部電極15は、浮遊電位となっており、素子として機能しない。
In this embodiment, the resistor structure
金属抵抗体18は、本実施形態において、キャパシタ上部電極17と同一レベルに設けられ、同一材料および同一膜厚となっている。金属抵抗体18は、キャパシタ27と同じ構造を有する構造体の上部電極を利用した形態となっており、この上部電極を第3コンタクトプラグ20によりMIM構造抵抗配線23と接続し抵抗体として利用したものである。
In this embodiment, the
キャパシタ上部電極配線21が設けられた配線層には、外部接続用のパッドが設けられてもよいものとする。
It is assumed that a pad for external connection may be provided on the wiring layer provided with the capacitor
ここでは、説明を簡単にするために第2層間絶縁膜12を単一層として示しているが、図2に示すように、配線51などの素子を形成または覆う複数(2層の場合)の層間絶縁膜52、53で構成することもできる。上記各デバイスを構成する絶縁膜、ポリシリコン膜、金属膜等は、この技術分野の当業者に公知の方法を用いて形成することができる。
Here, for simplicity of explanation, the second
さらに図3に示すように、キャパシタ下部電極14及び抵抗体構造下部電極15は、キャパシタ27及びMIM構造抵抗体28以外のエリアの同じ層に配線54を有してもよい。この場合、キャパシタ下部電極14及び抵抗体構造下部電極15は、配線54と同時に形成することができる。
Further, as shown in FIG. 3, the capacitor
キャパシタ下部電極14及び抵抗体構造下部電極15を構成する具体的な材料には低抵抗の金属を使用する。特に図3のように、キャパシタ下部電極14及び抵抗体構造下部電極15と同じレベルに配線が形成される場合は、例えば通常のアルミニウム配線や銅配線が使用される。上部電極にも比較的抵抗が低い金属が望ましいが、抵抗体構造上部電極18に抵抗体としての機能を発揮させるためには、例えばTiNやTa、TaN、Wなどのような材料を使用すれば、数十Ωから数キロΩの抵抗体を得ることができる。勿論これらの材料は一例に過ぎず、本発明の抵抗体材料はこれらの材料に限定されるものではない。
A low resistance metal is used as a specific material constituting the capacitor
ここで、MIM構造抵抗体28の抵抗体構造下部電極15がどの電位にも接続されず、浮遊状態となるようにMIM構造抵抗体28を搭載した半導体装置のバイアス条件を設定することに注目されたい。従って、金属抵抗体18に高周波の信号が印加される場合においても、抵抗体構造下部電極15が浮遊状態となっているために、寄生容量の影響をほとんど受けず、この金属抵抗体を搭載する装置の高周波数特性が良い。また、ポリシリコン抵抗体26は半導体基板1に近く位置するが、MIM構造抵抗体28の下部電極15は、その下に多層配線を含む厚い絶縁膜を有するため、半導体基板1との距離が長くなり、MIM構造抵抗体28と半導体基板1との間の寄生容量を小さくすることができる。
Here, it is noted that the bias condition of the semiconductor device on which the
第2の実施の形態(実施例2)
第1の実施形態では、MIM構造抵抗体とMIM構造キャパシタは下部電極と上部電極の平面形状が異なる。従って、MIM構造抵抗体とMIM構造キャパシタの下部電極と上部電極形成するために2回のフォトレジスト工程を必要とする。さらにMIM構造キャパシタは上下電極が対象になっていないため、上下電極のバイアスの取り方により特性が変化する非対称性が出てくる。これに対して第2の実施形態では、MIM構造キャパシタとMIM構造抵抗体は、上部電極と下部電極とが同じ平面形状となるので、第1の実施形態の説明の部分で記載した信頼性上の問題を別にすると、製造工程数が減り、製造コストを下げることができる。ここで、上部電極と下部電極とが同じ平面形状となるので、上部電極と下部電極とを上方から見たときには上部電極のみが見え、下方から見たときには下部電極のみが見える。すなわち、上部電極と下部電極とは、同じ寸法を有し、図4中、ある一点を原点として、横、奥行き、高さの3軸をとった場合に、横方向と奥行き方向の座標位置が同じであり、高さ方向については座標位置が異なる。図4はキャパシタ、抵抗体構造、トランジスタ、及びトランジスタのゲート電極と同時に形成されるポリシリコン抵抗を通る切断線に沿った半導体装置の断面図である。MIM構造抵抗体及びMIM構造キャパシタは具体的には次のような構造となる。
Second embodiment (Example 2)
In the first embodiment, the MIM structure resistor and the MIM structure capacitor have different planar shapes of the lower electrode and the upper electrode. Therefore, two photoresist processes are required to form the lower electrode and the upper electrode of the MIM structure resistor and the MIM structure capacitor. Furthermore, since the upper and lower electrodes of the MIM structure capacitor are not targeted, an asymmetry in which the characteristics change depending on how the upper and lower electrodes are biased appears. On the other hand, in the second embodiment, the MIM structure capacitor and the MIM structure resistor have the same planar shape in the upper electrode and the lower electrode. Therefore, in the reliability described in the description of the first embodiment. Apart from this problem, the number of manufacturing steps can be reduced and the manufacturing cost can be reduced. Here, since the upper electrode and the lower electrode have the same planar shape, only the upper electrode is visible when the upper electrode and the lower electrode are viewed from above, and only the lower electrode is visible when viewed from below. That is, the upper electrode and the lower electrode have the same dimensions, and when the three axes of horizontal, depth, and height are taken from one point in FIG. The coordinate positions are different in the height direction. FIG. 4 is a cross-sectional view of the semiconductor device along a section line passing through a capacitor, a resistor structure, a transistor, and a polysilicon resistor formed simultaneously with the transistor gate electrode. Specifically, the MIM structure resistor and the MIM structure capacitor have the following structure.
半導体基板1、ウェル2、分離絶縁膜3、ソース・ドレイン拡散層4、ゲート酸化膜5、ゲート電極6、ポリシリコン抵抗体7、第1層間絶縁膜8、第1コンタクトプラグ9、ソース・ドレイン配線10、抵抗配線11、第2層間絶縁膜12までは第1の実施形態と同じ構造である。
Semiconductor substrate 1, well 2,
次に第2層間絶縁膜12に、キャパシタ下部電極配線131(引き出し電極)とキャパシタ下部電極プラグ132を形成して下部電極取り出し配線13を形成する。図ではキャパシタ下部電極配線131を途切れた形で示しているが、実際は他の素子または他の配線に接続される。
Next, a capacitor lower electrode wiring 131 (lead electrode) and a capacitor
この後、キャパシタ下部電極14、抵抗体構造下部電極15、容量絶縁膜16、キャパシタ上部電極17、金属抵抗体18、第3層間絶縁膜19、第3コンタクトプラグ(または端子)20、キャパシタ上部電極配線21、MIM構造抵抗配線23を設ける。
Thereafter, the capacitor
ここで、ウェル2、ソース・ドレイン拡散層4、ゲート酸化膜5、ゲート電極6、第1コンタクトプラグ9、ソース・ドレイン配線10がトランジスタ25を、ポリシリコン抵抗体7、第1コンタクトプラグ9、抵抗配線11が抵抗体26を、下部電極取り出し配線13、キャパシタ下部電極14、容量絶縁膜16、キャパシタ上部電極17、第3コンタクトプラグ(または端子)20、キャパシタ上部電極配線21がキャパシタ27を、抵抗体構造下部電極15、容量絶縁膜16、金属抵抗体(または上部電極抵抗体)18、第3コンタクトプラグ(または端子)20、MIM構造抵抗配線23がMIM構造抵抗体28を構成する。ここでは、説明を簡単にするために第2層間絶縁膜12を単一層として示しているが、第1の実施形態と同様に、配線などの素子を覆う複数の層間絶縁膜で構成することもできる。上記各デバイスを構成する絶縁膜、ポリシリコン膜、金属膜等は、この技術分野の当業者に公知の方法を用いて形成することができる。
Here, the
ここで、MIM構造抵抗体28の抵抗体構造下部電極15がどの電位にも接続されず、浮遊状態に設定されることは第1の実施形態と同じである。従って、金属抵抗体18に高周波の信号が印加される場合においても、抵抗体構造下部電極15が浮遊状態となっているために、寄生容量の影響をほとんど受けず、この金属抵抗体を搭載する装置の高周波数特性が良い。
Here, as in the first embodiment, the resistor structure
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。 As mentioned above, although embodiment of this invention was described with reference to drawings, these are the illustrations of this invention, Various structures other than the above are also employable.
たとえば、図5に示すように、キャパシタ下部電極66と接続して設けられ、キャパシタ下部電極66と同じレベルに位置する引き出し配線68を有するキャパシタ29を設けてもよい。「同じレベルに位置する」とは、キャパシタ下部電極66と引き出し配線68とが同じ配線層に設けられることであり、図5に示すように、キャパシタ下部電極66と引き出し配線68とが同じ高さを有することをいう。こうすることにより、コンタクトを設けて上層の引き出し配線と接続する形態と比較して、キャパシタ下部電極66の面積を狭くすることができる。そのため、キャパシタ下部電極66と半導体基板1との間に生じる寄生容量を、より低減することができ、より安定した高周波特性を有するキャパシタ29を得ることができる。
ここで、引き出し配線68の幅は、キャパシタ下部電極66の一辺の幅よりも狭くすることが望ましい。なぜなら、キャパシタ下部電極66における電位分布の発生を、より効果的に抑制することができ、引き出し配線68と半導体基板1との間に発生する寄生容量を、より低減することができるからである。また、キャパシタ下部電極66と引き出し配線68との接続は、図6(a)に示すように、キャパシタ下部電極66の一辺から引き出し配線68を引き出してもよいし、図6(b)に示すように四辺から引き出してもよい。図示はしていないが、キャパシタ下部電極66の二辺、三辺から引き出してもよい。また、引き出し配線68は、キャパシタ下部電極66の一辺から1本のみ引き出しても、複数本引き出してもよい。また、キャパシタ下部電極66の辺の端近傍から引き出してもよいし、辺の中央部近傍など他の位置から引き出してもよい。
For example, as shown in FIG. 5, a
Here, it is desirable that the width of the lead-
また、図4に示すキャパシタ下部電極14の下方に位置するキャパシタ下部電極配線131(引き出し電極)の形状は、図7(a)に示すように平板状であってもよいし、図7(b)に示す格子形状であってもよい。ここで、キャパシタ下部電極配線131の形状が格子形状であるとは、たとえば、図7(b)に示すように、正方形の4辺の内側の領域と、向かい合う辺の中点を連結した線の周囲の領域とに電極を残したような形状のことをいい、残された電極の部分にコンタクトが設けられている。格子形状の場合には、キャパシタ下部電極配線131の面積をキャパシタ下部電極14の面積よりも狭くすることができる。したがって、キャパシタ下部電極配線131と半導体基板1との間に生じる寄生容量を、より低減することができる。また、格子形状以外の形状であっても、キャパシタ下部電極配線131の面積がキャパシタ下部電極14の面積よりも狭い形状であれば、前述の効果を得ることができる。
Further, the shape of the capacitor lower electrode wiring 131 (extraction electrode) located below the capacitor
また、キャパシタ下部電極14とキャパシタ下部電極配線131とを接続するコンタクトを略等間隔に設けてもよい。これにより、キャパシタが対称形となり、より安定した設計を得ることができる。そのため、より安定した高周波特性を有するキャパシタを得ることができる。ここで、「略等間隔」とは、キャパシタが対称系となり、より安定した設計を得ることができる範囲のコンタクトの間隔の誤差は許容されるという意味である。
Further, contacts connecting the capacitor
また、キャパシタ下部電極14とキャパシタ下部電極配線22とを接続するキャパシタ下部電極プラグ132(コンタクト)は、図8に示すように、キャパシタ下部電極14の3辺の内側に沿うように逆コの字状に配列されてもよいし、キャパシタ下部電極14の一辺の内側に直線状に配列されてもよい。また、1本のキャパシタ下部電極プラグ(コンタクト)でキャパシタ下部電極14とキャパシタ下部電極配線22とを接続してもよい。
Also, the capacitor lower electrode plug 132 (contact) connecting the capacitor
また、キャパシタ下部電極プラグ132(コンタクト)が略等間隔に設けられていてもよい。こうすることにより、キャパシタが対称形となり、より安定した設計を得ることができる。そのため、より安定した高周波特性を有するキャパシタを得ることができる。 The capacitor lower electrode plugs 132 (contacts) may be provided at substantially equal intervals. By doing so, the capacitor becomes symmetrical, and a more stable design can be obtained. Therefore, a capacitor having more stable high frequency characteristics can be obtained.
また、図9に示すように、キャパシタ下部電極14の下方に、浮遊電位を有するシールド電極70を設けてもよい。シールド電極70の存在により、キャパシタ下部電極14と半導体基板1との間に生じる寄生容量を、より低減することができる。シールド電極70の形状は、図10に示すように、平板状であってもよいし、メッシュ状であってもよい。図10(b)に示すように、メッシュ状の場合には、シールド電極70の面積をキャパシタ下部電極14の面積よりも狭くすることができる。したがって、キャパシタ下部電極14と半導体基板1との間に生じる寄生容量を、より低減することができる。また、シールド電極70は接地されていてもよい。こうすることにより、シールド電極70は固定電位を有することとなり、より安定的にシールド電極70と半導体基板1との間に生じる寄生容量を低減することができる。
Further, as shown in FIG. 9, a
また、キャパシタ上部電極配線層21と同じレベルに、ヒューズとして用いられる配線が設けられてもよい。この場合、当該配線層は、TiN、アルミニウムなどのメタルにより構成される。
Further, wiring used as a fuse may be provided at the same level as the capacitor upper
1 半導体基板
2 ウェル
3 分離絶縁膜
4 ソース・ドレイン拡散層
5 ゲート酸化膜
6 ゲート電極
7 ポリシリコン抵抗体
8 第1層間絶縁膜
9 第1コンタクトプラグ(または端子)
10 ソース・ドレイン配線
11 抵抗配線
12 第2層間絶縁膜
13 下部電極取り出し配線
14 キャパシタ下部電極
15 抵抗体構造下部電極
16 容量絶縁膜
17 キャパシタ上部電極
18 金属抵抗体
19 第3層間絶縁膜
20 第3コンタクトプラグ(または端子)
21 キャパシタ上部電極配線
22 キャパシタ下部電極配線
23 MIM構造抵抗配線
26 抵抗体
27 キャパシタ
28 MIM構造抵抗体
29 キャパシタ
51 配線
52 層間絶縁膜
53 層間絶縁膜
54 配線
66 キャパシタ下部電極
68 引き出し配線
70 シールド電極
131 キャパシタ下部電極配線
132 キャパシタ下部電極プラグ
DESCRIPTION OF SYMBOLS 1
DESCRIPTION OF
DESCRIPTION OF
Claims (15)
前記抵抗構造体は前記キャパシタと同時に形成される金属上部電極、金属下部電極、前記金属上部電極と前記金属下部電極に挟まれる誘電体を有するとともに前記金属上部電極と接触する2つの互いに離間する抵抗端子をさらに備え、前記2つの互いに離間する抵抗端子間の前記金属上部電極を抵抗体とすることを特徴とする半導体装置。 A semiconductor substrate, a capacitor provided on the semiconductor substrate, and comprising a metal upper electrode, a metal lower electrode, a dielectric sandwiched between the metal upper electrode and the metal lower electrode, and a resistance structure provided on the semiconductor substrate; A semiconductor device comprising:
The resistor structure includes a metal upper electrode formed at the same time as the capacitor, a metal lower electrode, a dielectric sandwiched between the metal upper electrode and the metal lower electrode, and two mutually spaced resistors in contact with the metal upper electrode A semiconductor device, further comprising a terminal, wherein the metal upper electrode between the two resistance terminals spaced apart from each other is a resistor.
前記抵抗構造体の前記金属下部電極は浮遊電位を有することを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device according to claim 1, wherein the metal lower electrode of the resistance structure has a floating potential.
前記キャパシタの前記金属下部電極と前記抵抗構造体の前記金属下部電極は、前記キャパシタの前記金属上部電極と前記抵抗構造体の前記金属上部電極をそれぞれ平面的に包含する形状を有することを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2,
The metal lower electrode of the capacitor and the metal lower electrode of the resistance structure have a shape that planarly includes the metal upper electrode of the capacitor and the metal upper electrode of the resistance structure, respectively. Semiconductor device.
前記キャパシタの前記金属下部電極は、前記キャパシタの前記金属上部電極よりも上方に位置するキャパシタ下部電極取り出し配線に接続されることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device according to claim 1, wherein the metal lower electrode of the capacitor is connected to a capacitor lower electrode lead-out line located above the metal upper electrode of the capacitor.
前記抵抗構造体の前記金属下部電極、前記誘電体及び前記金属上部電極は同一平面形状を有することを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2,
The semiconductor device according to claim 1, wherein the metal lower electrode, the dielectric, and the metal upper electrode of the resistance structure have the same planar shape.
前記キャパシタの前記金属下部電極、前記誘電体及び前記金属上部電極は同一平面形状を有することを特徴とする半導体装置。 The semiconductor device according to claim 1, 2 or 5,
The semiconductor device according to claim 1, wherein the metal lower electrode, the dielectric, and the metal upper electrode of the capacitor have the same planar shape.
前記金属上部電極と接触する2つの互いに離間する前記抵抗端子と同時に前記キャパシタの金属上部電極に接触する上部電極用端子が設けられることを特徴とする半導体装置。 The semiconductor device according to claim 1,
An upper electrode terminal contacting the metal upper electrode of the capacitor is provided at the same time as the two spaced apart resistance terminals contacting the metal upper electrode.
前記抵抗端子と同時に前記キャパシタの金属上部電極に接触する上部電極用端子と前記キャパシタの金属下部電極に接触する下部電極用端子が設けられることを特徴とする半導体装置。 The semiconductor device according to claim 1,
An upper electrode terminal that contacts the metal upper electrode of the capacitor simultaneously with the resistance terminal and a lower electrode terminal that contacts the metal lower electrode of the capacitor are provided.
前記抵抗体の金属下部電極及び前記キャパシタの金属下部電極は前記半導体基板上に設けられる多層配線のうちの一つの配線層と同じレベルに位置することを特徴とする半導体装置。 The semiconductor device according to claim 1,
2. The semiconductor device according to claim 1, wherein the metal lower electrode of the resistor and the metal lower electrode of the capacitor are located at the same level as one wiring layer of the multilayer wiring provided on the semiconductor substrate.
前記金属下部電極と接続して設けられ、前記金属下部電極と同じレベルに位置する引き出し電極を有する半導体装置。 The semiconductor device according to claim 1,
A semiconductor device having an extraction electrode provided in connection with the metal lower electrode and positioned at the same level as the metal lower electrode.
前記金属下部電極と接続して設けられ、前記金属下部電極の下方に位置する引き出し電極を有し、
前記引き出し電極の面積は前記金属下部電極の面積よりも狭いことを特徴とする半導体装置。 The semiconductor device according to claim 1,
A lead electrode provided in connection with the metal lower electrode, and positioned below the metal lower electrode;
The semiconductor device according to claim 1, wherein an area of the extraction electrode is smaller than an area of the metal lower electrode.
前記引き出し電極の形状が格子形状であることを特徴とする半導体装置。 The semiconductor device according to claim 11,
A semiconductor device characterized in that the shape of the extraction electrode is a lattice shape.
前記引き出し電極と前記金属下部電極とを接続するコンタクトを含み、
前記コンタクトが、前記金属下部電極の上面に略等間隔に設けられていることを特徴とする半導体装置。 The semiconductor device according to claim 11 or 12,
A contact connecting the lead electrode and the metal lower electrode;
The semiconductor device according to claim 1, wherein the contacts are provided on the upper surface of the metal lower electrode at substantially equal intervals.
前記金属下部電極の下方にシールド電極を備え、
前記シールド電極は浮遊電位を有することを特徴とする半導体装置。 The semiconductor device according to claim 1,
A shield electrode is provided below the metal lower electrode,
The semiconductor device, wherein the shield electrode has a floating potential.
前記シールド電極は、接地されていることを特徴とする半導体装置。 The semiconductor device according to claim 14,
The semiconductor device, wherein the shield electrode is grounded.
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