JP2007249777A

JP2007249777A - Microcomputer reset circuit

Info

Publication number: JP2007249777A
Application number: JP2006074535A
Authority: JP
Inventors: Takao Saito; 考生齋藤
Original assignee: Denso Ten Ltd
Current assignee: Denso Ten Ltd
Priority date: 2006-03-17
Filing date: 2006-03-17
Publication date: 2007-09-27

Abstract

<P>PROBLEM TO BE SOLVED: To determine a power-on reset time and a reset time in time of detection of runaway by one timer circuit, to determine a runaway monitoring time by the other timer circuit, and to reset a microcomputer. <P>SOLUTION: The circuit generating a microcomputer reset signal upon the fluctuation of a power supply voltage and upon the runaway of the microcomputer includes: a voltage fluctuation detection circuit 22; a pulse generation circuit 24 generating a pulse according to a clock signal outputted by the microcomputer; the first timer circuit 26 performing countup in a period except a period wherein the reset is performed by the pulse from the pulse generation circuit and the microcomputer reset signal; and the second timer circuit 28 performing countup in a period except a period wherein the reset is performed by a timeup signal from the first timer circuit and a voltage fluctuation signal from the voltage fluctuation detection circuit, and outputting the microcomputer reset signal in a period wherein the timeup is not performed. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、マイクロコンピュータが搭載されるシステムにおいて、電源電圧の変動時及びマイクロコンピュータの暴走時にマイクロコンピュータをリセットするためのマイクロコンピュータリセット信号を生成する回路に関する。 The present invention relates to a circuit for generating a microcomputer reset signal for resetting a microcomputer when a power supply voltage fluctuates and a microcomputer runs away in a system in which the microcomputer is mounted.

マイクロコンピュータを搭載したシステムでは、一般に、電源電圧の変動やマイクロコンピュータの暴走を検出してマイクロコンピュータに対しリセット信号を出力するマイクロコンピュータリセット回路が設けられている。図１は、従来のマイクロコンピュータリセット回路の構成例を周辺回路とともに示す図である。 A system equipped with a microcomputer is generally provided with a microcomputer reset circuit that detects a change in power supply voltage or a microcomputer runaway and outputs a reset signal to the microcomputer. FIG. 1 is a diagram showing a configuration example of a conventional microcomputer reset circuit together with peripheral circuits.

図１において、電圧変動検出回路は、レギュレータの電圧ＶＤＤの低下又は立上りを検出して電圧変動信号を出力する。電圧監視タイマ回路は、電圧変動信号によりリセットされ、電圧復帰後の経過時間を計測して一定時間後にタイムアップするタイマ回路である。パルス発生回路は、マイクロコンピュータが出力するクロック信号に応じて所定の幅のパルスを発生させる回路である。暴走監視タイマ回路は、パルス発生回路からのパルスによってリセットされ、パルスがオフになってからの経過時間を計測して一定時間後にタイムアップするタイマ回路である。 In FIG. 1, the voltage fluctuation detection circuit detects a drop or rise in the voltage VDD of the regulator and outputs a voltage fluctuation signal. The voltage monitoring timer circuit is a timer circuit that is reset by a voltage fluctuation signal, measures the elapsed time after the voltage is restored, and times up after a fixed time. The pulse generation circuit is a circuit that generates a pulse having a predetermined width in accordance with a clock signal output from the microcomputer. The runaway monitoring timer circuit is a timer circuit that is reset by a pulse from the pulse generation circuit, measures an elapsed time after the pulse is turned off, and times up after a predetermined time.

電圧監視タイマ回路の出力は、インバータの入力に導入される。ここで、電圧監視タイマ回路の出力は、電圧復帰後も一定時間、インバータの出力が変化する閾値以下となるため、インバータの出力がパワーオンリセット信号を与える。このパワーオンリセット信号は、ＯＲ回路の一方の入力に導入される。また、暴走監視タイマ回路の出力は、シュミットトリガタイプのコンパレータに供給される。そのコンパレータの出力は、暴走検出時リセット信号を与え、ＯＲ回路の他方の入力に導入される。 The output of the voltage monitoring timer circuit is introduced to the input of the inverter. Here, since the output of the voltage monitoring timer circuit is equal to or less than a threshold value at which the output of the inverter changes for a certain time after the voltage is restored, the output of the inverter gives a power-on reset signal. This power-on reset signal is introduced into one input of the OR circuit. The output of the runaway monitoring timer circuit is supplied to a Schmitt trigger type comparator. The output of the comparator gives a reset signal when runaway is detected, and is introduced to the other input of the OR circuit.

その結果、ＯＲ回路の出力は、電源電圧の変動時及びマイクロコンピュータの暴走時におけるリセット信号ＲＥＳＥＴを与える。このリセット信号ＲＥＳＥＴは、暴走監視タイマ回路をリセットする。また、このリセット信号ＲＥＳＥＴがトランジスタのベースに供給され、そのトランジスタのコレクタが負論理（ロウアクティブ）のマイクロコンピュータリセット信号／ＲＥＳＥＴ（バー付ＲＥＳＥＴの代替表現）を与える。 As a result, the output of the OR circuit gives a reset signal RESET when the power supply voltage fluctuates and when the microcomputer runs away. This reset signal RESET resets the runaway monitoring timer circuit. The reset signal RESET is supplied to the base of the transistor, and the collector of the transistor provides a negative logic (low active) microcomputer reset signal / RESET (an alternative expression for RESET with a bar).

この回路構成の場合、パワーオンリセット信号がアクティブとなる時間（パワーオンリセット時間）は、電圧監視タイマ回路で決定される。また、マイクロコンピュータ暴走開始時からリセットがかかるまでの時間（暴走監視時間）は、暴走監視タイマで決定される。また、暴走検出時リセット信号がアクティブとなる時間（暴走検出時リセット時間）は、タイマがコンデンサの充放電を利用するものである場合、暴走監視タイマ回路で決定される。 In this circuit configuration, the time during which the power-on reset signal is active (power-on reset time) is determined by the voltage monitoring timer circuit. Further, the time from when the microcomputer runaway starts until it is reset (runaway monitoring time) is determined by the runaway monitoring timer. The time during which the reset signal at the time of runaway detection is active (the reset time at the time of runaway detection) is determined by the runaway monitoring timer circuit when the timer uses charging / discharging of the capacitor.

この回路構成において暴走監視タイマがコンデンサの充放電を利用するものである場合のタイムチャートが図１４に示される。暴走監視時間はシステムの仕様で決定されるところ、暴走監視時間を長くすべく、コンデンサの容量を大きくして充電に要する時間を大きくすると、放電に要する時間も大きくなる。結果として、図１４に示されるように、暴走監視時間を長くすると、同時に暴走検出時リセット時間も長くなってしまう。 FIG. 14 shows a time chart when the runaway monitoring timer uses charging / discharging of the capacitor in this circuit configuration. The runaway monitoring time is determined by the system specifications. If the capacitor capacity is increased and the charging time is increased to increase the runaway monitoring time, the time required for discharging also increases. As a result, as shown in FIG. 14, if the runaway monitoring time is lengthened, the reset time at the time of runaway detection is also lengthened.

しかし、暴走検出時リセット時間も、パワーオンリセット時間と同様に、本来、マイクロコンピュータの仕様で決定されるべきものであり、システムの仕様で決定される暴走監視時間に依存して暴走検出時リセット時間も変化してしまうと、無駄なリセット時間が発生することとなる。かくして、パワーオンリセット時間と暴走検出時リセット時間とは一つのタイマ回路で決定され、暴走監視時間は別のタイマ回路で決定されることが望ましい。 However, the reset time at the time of runaway detection, like the power-on reset time, should originally be determined by the microcomputer specifications, and it will be reset at the time of runaway detection depending on the runaway monitoring time determined by the system specifications. If the time also changes, useless reset time will occur. Thus, it is desirable that the power-on reset time and the reset time at the time of runaway detection are determined by one timer circuit, and the runaway monitoring time is determined by another timer circuit.

なお、本発明に関連する先行技術文献として、下記特許文献１は、マイクロコンピュータの故障診断のために意図的に出力されるＣＰＵ暴走信号に応答して故障表示が行われることがないようにした車両用故障診断表示方法及び装置を開示している。 In addition, as a prior art document related to the present invention, the following Patent Document 1 prevents a failure display from being performed in response to a CPU runaway signal intentionally output for failure diagnosis of a microcomputer. Disclosed is a vehicle failure diagnosis display method and apparatus.

特開２００３−１２７８０５号公報JP 2003-127805 A

本発明は、上述した問題点に鑑みてなされたものであり、その目的は、パワーオンリセット時間と暴走検出時リセット時間とを一つのタイマ回路で決定し、暴走監視時間を別のタイマ回路で決定することができるマイクロコンピュータリセット回路を提供することにある。 The present invention has been made in view of the above-described problems, and its purpose is to determine a power-on reset time and a runaway detection reset time by one timer circuit, and a runaway monitoring time by another timer circuit. It is to provide a microcomputer reset circuit that can be determined.

上記目的を達成するために、本発明によれば、マイクロコンピュータの暴走を所定の期間監視し、暴走が検知されたら、暴走検知信号を出力する第一のタイマ手段と、電源の変動が検出されたら、所定の期間、マイクロコンピュータをリセットするためのマイクロコンピュータリセット信号を該マイクロコンピュータ側に出力する第二のタイマ手段と、を具備し、前記第二のタイマ手段は、更に、前記第一のタイマ手段からの暴走検知信号をトリガとして、前記所定の期間、マイクロコンピュータリセット信号を該マイクロコンピュータ側へ出力することを特徴とするマイクロコンピュータリセット回路が提供される。 In order to achieve the above object, according to the present invention, microcomputer runaway is monitored for a predetermined period, and when runaway is detected, first timer means for outputting a runaway detection signal and fluctuations in power supply are detected. And a second timer means for outputting a microcomputer reset signal for resetting the microcomputer for a predetermined period to the microcomputer side, and the second timer means further comprises the first timer means. A microcomputer reset circuit is provided that outputs a microcomputer reset signal to the microcomputer side for the predetermined period using a runaway detection signal from the timer means as a trigger.

また、本発明によれば、マイクロコンピュータが搭載されるシステムにおいて、電源電圧の変動時及び該マイクロコンピュータの暴走時に該マイクロコンピュータをリセットするためのマイクロコンピュータリセット信号を生成する回路であって、電源電圧の変動を検出して電圧変動信号を出力する電圧変動検出回路と、該マイクロコンピュータが出力するクロック信号に応じてパルスを発生させるパルス発生回路と、該マイクロコンピュータリセット信号及び前記パルス発生回路からのパルスによってリセットされる期間を除く期間においてカウントアップする第一タイマ回路と、前記電圧変動検出回路からの電圧変動信号及び前記第一タイマ回路からのタイムアップ信号によってリセットされる期間を除く期間においてカウントアップするとともにタイムアップしていない期間において該マイクロコンピュータリセット信号を出力する第二タイマ回路と、を具備することを特徴とするマイクロコンピュータリセット回路が提供される。 According to the present invention, there is provided a circuit for generating a microcomputer reset signal for resetting the microcomputer when the power supply voltage fluctuates and the microcomputer runs away in a system in which the microcomputer is mounted, A voltage fluctuation detection circuit that detects a voltage fluctuation and outputs a voltage fluctuation signal; a pulse generation circuit that generates a pulse in accordance with a clock signal output from the microcomputer; and a microcomputer reset signal and the pulse generation circuit A first timer circuit that counts up in a period excluding a period that is reset by a pulse of a voltage, and a period that is reset by a voltage fluctuation signal from the voltage fluctuation detection circuit and a time-up signal from the first timer circuit. Count up Microcomputer reset circuit characterized by comprising: a second timer circuit for outputting the microcomputer reset signal is provided during a period in which not timed with.

また、一つの好適な態様では、前記第一タイマ回路を停止させる停止回路を更に具備する。 In a preferred aspect, the apparatus further includes a stop circuit that stops the first timer circuit.

また、一つの好適な態様では、前記電圧変動検出回路の出力と前記第一タイマ回路の出力とがＯＲ回路に入力され、該ＯＲ回路の出力が前記第二タイマ回路をリセットする。 In one preferred embodiment, the output of the voltage fluctuation detection circuit and the output of the first timer circuit are input to an OR circuit, and the output of the OR circuit resets the second timer circuit.

本発明によるマイクロコンピュータリセット回路にあっては、パワーオンリセット時間と暴走検出時リセット時間とがマイクロコンピュータの仕様に基づいて一つのタイマ回路で決定され、暴走監視時間がシステムの仕様に基づいて別のタイマ回路で決定されることが可能となる。 In the microcomputer reset circuit according to the present invention, the power-on reset time and the reset time at the time of runaway detection are determined by one timer circuit based on the microcomputer specifications, and the runaway monitoring time is different based on the system specifications. Can be determined by the timer circuit.

以下、添付図面を参照して本発明の実施形態について説明する。図２は、本発明によるマイクロコンピュータリセット回路の第一実施形態の基本構成及びその周辺回路の例を示すブロック図である。図２に示される電子システムは、車載用オーディオシステムであって、本発明に係るマイクロコンピュータリセット回路２０、並びにマイクロコンピュータ５０、電圧レギュレータ６０、音楽ソース７０、駆動回路８０及びスピーカ９０を備える。マイクロコンピュータ５０は、音楽ソース７０から音楽データを入力し、駆動回路８０を介してスピーカ９０により出力する処理を実行する。 Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. FIG. 2 is a block diagram showing an example of the basic configuration of the first embodiment of the microcomputer reset circuit according to the present invention and its peripheral circuits. The electronic system shown in FIG. 2 is an in-vehicle audio system, and includes a microcomputer reset circuit 20 according to the present invention, a microcomputer 50, a voltage regulator 60, a music source 70, a drive circuit 80, and a speaker 90. The microcomputer 50 executes a process of inputting music data from the music source 70 and outputting it from the speaker 90 via the drive circuit 80.

マイクロコンピュータリセット回路２０は、レギュレータ６０による電源電圧ＶＤＤの低下又は立上り時及びマイクロコンピュータ５０の暴走時にマイクロコンピュータ５０をリセットするためのマイクロコンピュータリセット信号を生成する回路であって、電圧変動検出回路２２、パルス発生回路２４、第一タイマ回路２６及び第二タイマ回路２８を含む。 The microcomputer reset circuit 20 is a circuit that generates a microcomputer reset signal for resetting the microcomputer 50 when the power supply voltage VDD is lowered or rises by the regulator 60 and when the microcomputer 50 runs out of control. , A pulse generation circuit 24, a first timer circuit 26, and a second timer circuit 28.

ここで、電圧変動検出回路２２は、レギュレータ６０による電源電圧ＶＤＤの低下又は立上りを検出して電圧変動信号を出力する回路である。また、パルス発生回路２４は、マイクロコンピュータ５０が出力するクロック信号に応じて所定の幅のパルスを発生させる回路である。なお、マイクロコンピュータ５０において実行されるソフトウェアは、マイクロコンピュータ５０の暴走が外部から検出され得るように、クロック信号ＣＬＫを出力するようにプログラミングされている。 Here, the voltage fluctuation detection circuit 22 is a circuit that detects a decrease or rise of the power supply voltage VDD by the regulator 60 and outputs a voltage fluctuation signal. The pulse generation circuit 24 is a circuit that generates a pulse having a predetermined width in accordance with a clock signal output from the microcomputer 50. The software executed in the microcomputer 50 is programmed to output the clock signal CLK so that the runaway of the microcomputer 50 can be detected from the outside.

また、第一タイマ回路２６は、マイクロコンピュータリセット信号及びパルス発生回路２４からのパルスによってリセットされる期間を除く期間においてカウントアップする回路である。すなわち、第一タイマ回路２６は、パルス発生回路２４からのパルスがオフになってからの経過時間を計測して一定時間後にタイムアップすることで、マイクロコンピュータ５０の暴走を報知する。 The first timer circuit 26 is a circuit that counts up in a period excluding a period reset by a microcomputer reset signal and a pulse from the pulse generation circuit 24. That is, the first timer circuit 26 measures the elapsed time from when the pulse from the pulse generation circuit 24 is turned off and time-up after a certain time, thereby notifying the microcomputer 50 of runaway.

また、第二タイマ回路２８は、電圧変動検出回路２２からの電圧変動信号及び第一タイマ回路２６からのタイムアップ信号によってリセットされる期間を除く期間においてカウントアップするとともにタイムアップしていない期間においてマイクロコンピュータリセット信号を出力する回路である。すなわち、第二タイマ回路２８の出力は、電圧復帰後の一定時間、パワーオンリセット信号（負論理）を与えるとともに、マイクロコンピュータ５０の暴走検出時におけるリセット信号（負論理）を与える。そして、パワーオンリセット時間と暴走検出時リセット時間とは、一致する。 The second timer circuit 28 counts up in a period other than the period reset by the voltage fluctuation signal from the voltage fluctuation detection circuit 22 and the time-up signal from the first timer circuit 26, and in a period in which the time is not up. A circuit for outputting a microcomputer reset signal. That is, the output of the second timer circuit 28 provides a power-on reset signal (negative logic) for a certain time after voltage recovery, and also provides a reset signal (negative logic) when the microcomputer 50 detects runaway. The power-on reset time and the run-time detection reset time coincide with each other.

第二タイマ回路２８の出力を受けるインバータ３０の出力は、正論理（ハイアクティブ）のマイクロコンピュータリセット信号ＲＥＳＥＴを与える。そして、そのＲＥＳＥＴをベースで受けるトランジスタ３２のコレクタは、負論理のマイクロコンピュータリセット信号である／ＲＥＳＥＴ（バー付ＲＥＳＥＴの代替表現）を与える。また、ＲＥＳＥＴは、第一タイマ回路２６をリセットする。 The output of the inverter 30 that receives the output of the second timer circuit 28 gives a positive logic (high active) microcomputer reset signal RESET. The collector of the transistor 32 receiving the RESET as a base gives / RESET (an alternative expression of RESET with a bar), which is a negative logic microcomputer reset signal. RESET also resets the first timer circuit 26.

図３は、図２に示されるマイクロコンピュータリセット回路の動作を説明するためのタイムチャートである。時刻ｔ₀において電源電圧ＶＤＤが復帰するまでは、第二タイマ回路２８がリセットされたままであるので、マイクロコンピュータリセット信号／ＲＥＳＥＴは、ロウすなわちアクティブである。時刻ｔ₀後に、すなわち電源電圧ＶＤＤの上昇をトリガにして、第二タイマ回路２８は、カウントアップを開始し、時刻ｔ₁においてタイムアップする。そのタイムアップをトリガとして、マイクロコンピュータリセット信号／ＲＥＳＥＴは、ハイすなわちインアクティブとなる。 FIG. 3 is a time chart for explaining the operation of the microcomputer reset circuit shown in FIG. Since the second timer circuit 28 remains reset until the power supply voltage VDD is restored at time t ₀ , the microcomputer reset signal / RESET is low, that is, active. After the time t ₀ , that is, triggered by the rise of the power supply voltage VDD, the second timer circuit 28 starts counting up and times up at time t ₁ . With the time up as a trigger, the microcomputer reset signal / RESET becomes high, that is, inactive.

第一タイマ回路２６は、マイクロコンピュータリセット信号／ＲＥＳＥＴがアクティブである間、リセットされているが、時刻ｔ₁において／ＲＥＳＥＴがインアクティブになると、カウントアップを開始する。しかし、クロック信号ＣＬＫがハイになると、それをトリガにして第一タイマ回路２６はリセットされる。時刻ｔ₂のＣＬＫを最後にＣＬＫが停止すると、第一タイマ回路２６は時刻ｔ₃においてタイムアップする。そのタイムアップをトリガにして、第二タイマ回路２８はリセットされ、ＲＥＳＥＴ及び／ＲＥＳＥＴがアクティブとなり、そのＲＥＳＥＴのアクティブをトリガにして第一タイマ回路２６がリセットされる。第一タイマ回路２６のリセットをトリガにして、第二タイマ回路２８はカウントアップを開始する。 The first timer circuit 26 is reset while the microcomputer reset signal / RESET is active, but starts counting up when / RESET becomes inactive at time t ₁ . However, when the clock signal CLK becomes high, the first timer circuit 26 is reset by using it as a trigger. When CLK stops last at time t ₂ , the first timer circuit 26 times up at time t ₃ . The second timer circuit 28 is reset with the time-up as a trigger, RESET and / RESET are activated, and the first timer circuit 26 is reset with the activation of RESET as a trigger. With the reset of the first timer circuit 26 as a trigger, the second timer circuit 28 starts counting up.

やがて、時刻ｔ₄において第二タイマ回路２８がタイムアップすると、／ＲＥＳＥＴがハイすなわちインアクティブとなり、それをトリガにして第一タイマ回路２６がカウントアップを開始する。次いで、電源電圧ＶＤＤの瞬間的な低下があると、第二タイマ回路２８はリセットされ、／ＲＥＳＥＴがアクティブとなり、第一タイマ回路２６もリセットされる。時刻ｔ₅において電圧が復帰すると、第二タイマ回路２８はカウントアップを開始する。やがて、時刻ｔ₆で第二タイマ回路２８がタイムアップすると、ＲＥＳＥＴ及び／ＲＥＳＥＴはインアクティブとなり、それをトリガにして第一タイマ回路２６のカウントアップが開始される。 Eventually, when the second timer circuit 28 times out at time t ₄ , / RESET becomes high, that is, inactive, and the first timer circuit 26 starts counting up using it as a trigger. Next, when there is an instantaneous drop in the power supply voltage VDD, the second timer circuit 28 is reset, / RESET becomes active, and the first timer circuit 26 is also reset. When the voltage returns at time t _5, the second timer circuit 28 starts counting up. Eventually, when the second timer circuit 28 times out at time t ₆ , RESET and / RESET become inactive, and the count-up of the first timer circuit 26 is started using this as a trigger.

最後に、電源電圧ＶＤＤが落ちると、第二タイマ回路２８がリセットされ、／ＲＥＳＥＴがアクティブとなり、第一タイマ回路２６もリセットされる。なお、図３において、ＴＤは電源電圧変動時及びマイクロコンピュータ暴走時のリセット時間を示し、ＴＢは暴走監視時間を示している。このように、図３の回路では、暴走監視時間を第一タイマ回路２６で決定する一方、パワーオンリセット時間及び暴走検出時リセット時間を共通して第二タイマ回路２８で決定することができる。 Finally, when the power supply voltage VDD drops, the second timer circuit 28 is reset, / RESET becomes active, and the first timer circuit 26 is also reset. In FIG. 3, TD indicates the reset time when the power supply voltage fluctuates and the microcomputer runs away, and TB indicates the runaway monitoring time. As described above, in the circuit of FIG. 3, while the runaway monitoring time is determined by the first timer circuit 26, the power-on reset time and the runaway detection reset time can be commonly determined by the second timer circuit 28.

図４は、上述した第一実施形態をより具体的に示す図であって、より詳細には、第一タイマ回路２６及び第二タイマ回路２８の回路構成例を示す図である。同図に示されるように、第一タイマ回路２６は、ＮチャネルＭＯＳトランジスタＱ３及びＱ４、抵抗器ＲＣＴＷ、コンデンサＣＴＷ、並びにコンパレータＣＭＰ２を含む。そして、抵抗器ＲＣＴＷとコンデンサＣＴＷとの直列充放電回路によりタイマが構成され、このコンデンサＣＴＷは、マイクロコンピュータリセット信号ＲＥＳＥＴ及びパルス発生回路２４からのパルスによって放電する期間を除く期間において充電される。 FIG. 4 is a diagram showing the first embodiment described above more specifically, and more specifically, is a diagram showing a circuit configuration example of the first timer circuit 26 and the second timer circuit 28. As shown in the figure, the first timer circuit 26 includes N-channel MOS transistors Q3 and Q4, a resistor RCTW, a capacitor CTW, and a comparator CMP2. A timer is constituted by a series charging / discharging circuit of the resistor RCTW and the capacitor CTW, and the capacitor CTW is charged in a period excluding a period of discharging by a microcomputer reset signal RESET and a pulse from the pulse generation circuit 24.

また、第二タイマ回路２８は、ＮチャネルＭＯＳトランジスタＱ１及びＱ２、抵抗器ＲＣＴ、並びにコンデンサＣＴを含む。そして、抵抗器ＲＣＴとコンデンサＣＴとの直列充放電回路によりタイマが構成され、このコンデンサＣＴは、電圧変動検出回路２２からの電圧変動信号及び第一タイマ回路２６内のコンパレータＣＭＰ２が出力する第一タイマ回路２６のタイムアップ信号（暴走検知信号）によって放電する期間を除く期間において充電されるとともに充電されていない期間において負論理（ロウアクティブ）のマイクロコンピュータリセット信号を出力する回路である。 Second timer circuit 28 includes N-channel MOS transistors Q1 and Q2, a resistor RCT, and a capacitor CT. A timer is constituted by a series charging / discharging circuit of a resistor RCT and a capacitor CT. The capacitor CT outputs a voltage fluctuation signal from the voltage fluctuation detection circuit 22 and a first output from the comparator CMP2 in the first timer circuit 26. It is a circuit that outputs a microcomputer reset signal of a negative logic (low active) during a period other than the period when it is discharged by a time-up signal (runaway detection signal) of the timer circuit 26 and during a period when it is not charged.

すなわち、コンデンサＣＴの電圧は、電圧復帰後の一定時間、パワーオンリセット信号（負論理）を与えるとともに、マイクロコンピュータ５０の暴走検出時におけるリセット信号（負論理）を与える。なお、図２におけるインバータ３０は、図４におけるコンパレータＣＭＰ１に対応する。また、図２におけるＮＰＮトランジスタ３２は、図４におけるＮチャネルＭＯＳトランジスタＱ５に対応する。 That is, the voltage of the capacitor CT gives a power-on reset signal (negative logic) for a certain time after the voltage recovery, and also gives a reset signal (negative logic) when the microcomputer 50 detects runaway. The inverter 30 in FIG. 2 corresponds to the comparator CMP1 in FIG. 2 corresponds to N channel MOS transistor Q5 in FIG.

図５は、図４に示されるマイクロコンピュータリセット回路の動作を説明するためのタイムチャートである。時刻ｔ₀において電源電圧ＶＤＤが復帰すると、コンデンサＣＴの充電が開始される。そして、時刻ｔ₁において、コンデンサＣＴの電圧がコンパレータＣＭＰ１の非反転入力端子の電圧を超えると、マイクロコンピュータリセット信号／ＲＥＳＥＴがハイとなり、また、それに伴い、コンデンサＣＴＷの充電が開始される。しかし、クロック信号ＣＬＫがハイになると、コンデンサＣＴＷは放電する。 FIG. 5 is a time chart for explaining the operation of the microcomputer reset circuit shown in FIG. When the power supply voltage VDD is restored at time t _0, the charging of the capacitor CT is started. Then, at time t _1, the voltage of the capacitor CT exceeds the voltage at the non-inverting input terminal of the comparator CMP1, the microcomputer reset signal / RESET goes high, also with this, the charging of the capacitor CTW is started. However, when the clock signal CLK goes high, the capacitor CTW is discharged.

時刻ｔ₂のＣＬＫを最後にＣＬＫが停止すると、やがて、時刻ｔ₃においてコンデンサＣＴＷの電圧がコンパレータＣＭＰ２の反転入力端子の電圧を超える。すると、コンパレータＣＭＰ２の出力はハイとなり、トランジスタＱ２が導通し、コンデンサＣＴが放電する。その結果、コンデンサＣＴの電圧がコンパレータＣＭＰ１の非反転入力端子の電圧より低くなり、マイクロコンピュータリセット信号がアクティブとなり、また、それに伴い、コンデンサＣＴＷが放電する。さらに、コンデンサＣＴの充電が開始される。 When CLK The CLK at time t ₂ to last stop, eventually, the voltage of the capacitor CTW at time t ₃ is greater than the voltage at the inverting input terminal of the comparator CMP2. Then, the output of the comparator CMP2 becomes high, the transistor Q2 becomes conductive, and the capacitor CT is discharged. As a result, the voltage of the capacitor CT becomes lower than the voltage of the non-inverting input terminal of the comparator CMP1, the microcomputer reset signal becomes active, and accordingly, the capacitor CTW is discharged. Furthermore, charging of the capacitor CT is started.

そして、時刻ｔ₄においてコンデンサＣＴの電圧がコンパレータＣＭＰ１の非反転入力端子の電圧を超えると、マイクロコンピュータリセット信号／ＲＥＳＥＴがハイとなり、また、それに伴い、コンデンサＣＴＷの充電が開始される。次いで、電源電圧ＶＤＤの瞬間的な低下があると、コンデンサＣＴが放電し、マイクロコンピュータリセット信号がアクティブとなり、コンデンサＣＴＷも放電する。 When the voltage of the capacitor CT at time t ₄ exceeds the voltage at the non-inverting input terminal of the comparator CMP1, the microcomputer reset signal / RESET goes high, also with this, the charging of the capacitor CTW is started. Next, when there is an instantaneous drop in the power supply voltage VDD, the capacitor CT is discharged, the microcomputer reset signal becomes active, and the capacitor CTW is also discharged.

時刻ｔ₅において電圧が復帰すると、コンデンサＣＴの充電が開始される。そして、時刻ｔ₆でコンデンサＣＴの電圧がコンパレータＣＭＰ１の非反転入力端子の電圧を超えると、マイクロコンピュータリセット信号がインアクティブ（ハイ）となり、また、それに伴い、コンデンサＣＴＷの充電が開始される。最後に、電源電圧ＶＤＤが落ちると、コンデンサＣＴが放電し、マイクロコンピュータリセット信号がアクティブとなり、コンデンサＣＴＷも放電する。なお、図５において、ＴＤは電源電圧変動時及びマイクロコンピュータ暴走時のリセット時間を示し、ＴＢは暴走監視時間を示している。 When the voltage returns at time t _5, the charge of the capacitor CT is started. When the voltage of the capacitor CT at time t ₆ exceeds the voltage at the non-inverting input terminal of the comparator CMP1, the microcomputer reset signal is inactive (high) and also, accordingly, the charging of the capacitor CTW is started. Finally, when the power supply voltage VDD drops, the capacitor CT is discharged, the microcomputer reset signal becomes active, and the capacitor CTW is also discharged. In FIG. 5, TD indicates the reset time when the power supply voltage fluctuates and the microcomputer runs away, and TB indicates the runaway monitoring time.

このように、タイマ回路をコンパレータ、コンデンサ等のアナログ回路で作成することにより、コンデンサ（ＣＴ，ＣＴＷ）の容量、抵抗器（ＲＣＴ，ＲＣＴＷ）の抵抗値、コンパレータの基準電圧等を用いてタイマ時間を自由に変えることができる。なお、図４の回路構成ではＱ１〜Ｑ５としてＭＯＳトランジスタを使用しているが、バイポーラトランジスタを使用してもよい。 In this way, by creating a timer circuit with an analog circuit such as a comparator and a capacitor, the timer time can be determined using the capacitance of the capacitor (CT, CTW), the resistance value of the resistor (RCT, RCTW), the reference voltage of the comparator, etc. Can be changed freely. In the circuit configuration of FIG. 4, MOS transistors are used as Q1 to Q5, but bipolar transistors may be used.

図６は、本発明によるマイクロコンピュータリセット回路の第二実施形態を示す図である。この第二実施形態では、前述の図４に示される第一実施形態と比較して、第一タイマ回路２６を停止させる停止回路４０が追加されている。すなわち、入力信号ＩＮＨがハイになると、ＮチャネルＭＯＳトランジスタＱ６が導通（ＯＮ）し、コンデンサＣＴＷは充電されないため、第一タイマ回路２６はカウントすることができず、暴走監視停止機能は停止する。なお、図６の回路構成でＱ６としてＭＯＳトランジスタが使用されているが、バイポーラトランジスタが使用されてもよい。 FIG. 6 is a diagram showing a second embodiment of the microcomputer reset circuit according to the present invention. In the second embodiment, a stop circuit 40 for stopping the first timer circuit 26 is added as compared with the first embodiment shown in FIG. 4 described above. That is, when the input signal INH becomes high, the N-channel MOS transistor Q6 is turned on (ON), and the capacitor CTW is not charged. Therefore, the first timer circuit 26 cannot count and the runaway monitoring stop function stops. Although a MOS transistor is used as Q6 in the circuit configuration of FIG. 6, a bipolar transistor may be used.

図７は、本発明によるマイクロコンピュータリセット回路の第三実施形態を示す図である。この第三実施形態では、前述の図６に示される第二実施形態との相違点として、暴走監視停止機能を作動させる信号ＩＮＨとパルス発生回路２４の出力とがＯＲ回路に入力され、そのＯＲ回路の出力が、トランジスタＱ３をオンし、コンデンサＣＴＷを放電させて、第一タイマ回路２６をリセットするように構成されている。そして、図６におけるトランジスタＱ３及びトランジスタＱ６が、図７では、トランジスタＱ３に置き換えられ、素子数の削減が図られている。 FIG. 7 is a diagram showing a third embodiment of the microcomputer reset circuit according to the present invention. In the third embodiment, as a difference from the second embodiment shown in FIG. 6 described above, the signal INH for operating the runaway monitoring stop function and the output of the pulse generation circuit 24 are input to the OR circuit, and the OR circuit The output of the circuit is configured to reset the first timer circuit 26 by turning on the transistor Q3, discharging the capacitor CTW. Then, the transistor Q3 and the transistor Q6 in FIG. 6 are replaced with the transistor Q3 in FIG. 7 to reduce the number of elements.

図８は、本発明によるマイクロコンピュータリセット回路の第四実施形態を示す図である。この第四実施形態では、前述の図７に示される第三実施形態との相違点として、暴走監視停止機能を作動させる信号ＩＮＨとパルス発生回路２４の出力とマイクロコンピュータリセット信号ＲＥＳＥＴとがＯＲ回路に入力され、そのＯＲ回路の出力が、トランジスタＱ４をオンし、コンデンサＣＴＷを放電させて、第一タイマ回路２６をリセットするように構成されている。そして、図７におけるトランジスタＱ３及びトランジスタＱ４が、図８では、トランジスタＱ４に置き換えられ、素子数の削減が図られている。 FIG. 8 is a diagram showing a fourth embodiment of the microcomputer reset circuit according to the present invention. In the fourth embodiment, as a difference from the third embodiment shown in FIG. 7, the signal INH for operating the runaway monitoring stop function, the output of the pulse generation circuit 24, and the microcomputer reset signal RESET are OR circuits. And the output of the OR circuit turns on the transistor Q4, discharges the capacitor CTW, and resets the first timer circuit 26. Then, the transistor Q3 and the transistor Q4 in FIG. 7 are replaced with the transistor Q4 in FIG. 8 to reduce the number of elements.

図９は、本発明によるマイクロコンピュータリセット回路の第五実施形態を示す図である。この第五実施形態では、前述の図８に示される第四実施形態との相違点として、電圧変動検出回路２２の出力と第一タイマ回路内のコンパレータＣＭＰ２の出力とがＯＲ回路に入力され、そのＯＲ回路の出力が第二タイマ回路２８内のトランジスタＱ２をオンし、第二タイマ回路２８をリセットするように構成されている。そして、図８におけるトランジスタＱ１及びトランジスタＱ２が、図９では、トランジスタＱ２に置き換えられ、素子数の削減が図られている。 FIG. 9 is a diagram showing a fifth embodiment of the microcomputer reset circuit according to the present invention. In the fifth embodiment, as a difference from the fourth embodiment shown in FIG. 8 described above, the output of the voltage fluctuation detection circuit 22 and the output of the comparator CMP2 in the first timer circuit are input to the OR circuit, The output of the OR circuit turns on the transistor Q2 in the second timer circuit 28 and resets the second timer circuit 28. Then, the transistor Q1 and the transistor Q2 in FIG. 8 are replaced with the transistor Q2 in FIG. 9 to reduce the number of elements.

図１０は、本発明によるマイクロコンピュータリセット回路の第六実施形態を示す図である。この第六実施形態では、前述の図９に示される第五実施形態との相違点として、抵抗器ＲＣＴが接地側に接続され、コンデンサＣＴが電源側に接続され、それに伴いコンパレータＣＭＰ１への入力が変更されている。 FIG. 10 is a diagram showing a sixth embodiment of the microcomputer reset circuit according to the present invention. In the sixth embodiment, as a difference from the fifth embodiment shown in FIG. 9 described above, the resistor RCT is connected to the ground side, the capacitor CT is connected to the power supply side, and accordingly, the input to the comparator CMP1. Has been changed.

図１１は、本発明によるマイクロコンピュータリセット回路の第七実施形態を示す図である。この第七実施形態では、前述の図１０に示される第六実施形態との相違点として、抵抗器ＲＣＴＷが接地側に接続され、コンデンサＣＴＷが電源側に接続され、それに伴いコンパレータＣＭＰ２への入力が変更されている。 FIG. 11 is a diagram showing a seventh embodiment of the microcomputer reset circuit according to the present invention. In the seventh embodiment, as a difference from the sixth embodiment shown in FIG. 10 described above, the resistor RCTW is connected to the ground side, the capacitor CTW is connected to the power supply side, and accordingly the input to the comparator CMP2 Has been changed.

図１２は、本発明によるマイクロコンピュータリセット回路の第八実施形態を示す図である。この第八実施形態では、前述の図９に示される第五実施形態との相違点として、抵抗器ＲＣＴ及び抵抗器ＲＣＴＷが、それぞれ、電流源ＩＣＴ及び電流源ＩＣＴＷに置き換えられている。かかる構成でも抵抗器の場合と同様にコンデンサを充電することができる。 FIG. 12 is a diagram showing an eighth embodiment of the microcomputer reset circuit according to the present invention. In the eighth embodiment, as a difference from the fifth embodiment shown in FIG. 9 described above, the resistor RCT and the resistor RCTW are replaced with a current source ICT and a current source ICTW, respectively. Even in such a configuration, the capacitor can be charged as in the case of the resistor.

図１３は、本発明によるマイクロコンピュータリセット回路の第九実施形態を示す図である。この第九実施形態では、前述の図１２に示される第八実施形態との相違点として、コンパレータＣＭＰ１及びコンパレータＣＭＰ２の各々が、シュミットトリガインバータに置き換えられている。このように、コンデンサの電圧をコンパレータにおいて基準電圧と比較するのではなく、コンデンサの電圧をシュミットトリガインバータに入力させることにより、暗電流を削減することができる。 FIG. 13 is a diagram showing a ninth embodiment of the microcomputer reset circuit according to the present invention. In the ninth embodiment, as a difference from the eighth embodiment shown in FIG. 12 described above, each of the comparator CMP1 and the comparator CMP2 is replaced with a Schmitt trigger inverter. Thus, the dark current can be reduced by inputting the capacitor voltage to the Schmitt trigger inverter instead of comparing the capacitor voltage with the reference voltage in the comparator.

従来のマイクロコンピュータリセット回路の構成例を周辺回路とともに示す図である。It is a figure which shows the structural example of the conventional microcomputer reset circuit with a peripheral circuit. 本発明によるマイクロコンピュータリセット回路の第一実施形態の基本構成及びその周辺回路の例を示すブロック図である。It is a block diagram which shows the example of the basic composition of 1st embodiment of the microcomputer reset circuit by this invention, and its peripheral circuit. 図２に示されるマイクロコンピュータリセット回路の動作を説明するためのタイムチャートである。3 is a time chart for explaining the operation of the microcomputer reset circuit shown in FIG. 2. 本発明によるマイクロコンピュータリセット回路の第一実施形態の構成をより具体的に示す図である。It is a figure which shows more specifically the structure of 1st embodiment of the microcomputer reset circuit by this invention. 図４に示されるマイクロコンピュータリセット回路の動作を説明するためのタイムチャートである。6 is a time chart for explaining the operation of the microcomputer reset circuit shown in FIG. 本発明によるマイクロコンピュータリセット回路の第二実施形態を示す図である。It is a figure which shows 2nd embodiment of the microcomputer reset circuit by this invention. 本発明によるマイクロコンピュータリセット回路の第三実施形態を示す図である。It is a figure which shows 3rd embodiment of the microcomputer reset circuit by this invention. 本発明によるマイクロコンピュータリセット回路の第四実施形態を示す図である。It is a figure which shows 4th embodiment of the microcomputer reset circuit by this invention. 本発明によるマイクロコンピュータリセット回路の第五実施形態を示す図である。It is a figure which shows 5th embodiment of the microcomputer reset circuit by this invention. 本発明によるマイクロコンピュータリセット回路の第六実施形態を示す図である。It is a figure which shows 6th embodiment of the microcomputer reset circuit by this invention. 本発明によるマイクロコンピュータリセット回路の第七実施形態を示す図である。It is a figure which shows 7th embodiment of the microcomputer reset circuit by this invention. 本発明によるマイクロコンピュータリセット回路の第八実施形態を示す図である。It is a figure which shows 8th embodiment of the microcomputer reset circuit by this invention. 本発明によるマイクロコンピュータリセット回路の第九実施形態を示す図である。It is a figure which shows 9th embodiment of the microcomputer reset circuit by this invention. 図１に示されるマイクロコンピュータリセット回路の動作を説明するためのタイムチャートである。2 is a time chart for explaining the operation of the microcomputer reset circuit shown in FIG. 1.

Explanation of symbols

２０マイクロコンピュータリセット回路
２２電圧変動検出回路
２４パルス発生回路
２６第一タイマ回路
２８第二タイマ回路
３０インバータ
３２トランジスタ
４０停止回路
５０マイクロコンピュータ
６０電圧レギュレータ
７０音楽ソース
８０駆動回路
９０スピーカ 20 microcomputer reset circuit 22 voltage fluctuation detection circuit 24 pulse generation circuit 26 first timer circuit 28 second timer circuit 30 inverter 32 transistor 40 stop circuit 50 microcomputer 60 voltage regulator 70 music source 80 drive circuit 90 speaker

Claims

First timer means for monitoring the microcomputer runaway for a predetermined period and outputting a runaway detection signal when the runaway is detected,
A second timer means for outputting a microcomputer reset signal for resetting the microcomputer to the microcomputer side for a predetermined period when a fluctuation in the power supply is detected;
The second timer means further outputs a microcomputer reset signal to the microcomputer side for the predetermined period, triggered by a runaway detection signal from the first timer means. A microcomputer reset circuit.

In a system in which a microcomputer is mounted, a circuit for generating a microcomputer reset signal for resetting the microcomputer when a power supply voltage fluctuates and the microcomputer runs away,
A voltage fluctuation detection circuit that detects fluctuations in the power supply voltage and outputs a voltage fluctuation signal;
A pulse generation circuit for generating a pulse in accordance with a clock signal output from the microcomputer;
A first timer circuit that counts up in a period excluding a period reset by the microcomputer reset signal and a pulse from the pulse generation circuit;
The microcomputer counts up in a period excluding a period reset by a voltage fluctuation signal from the voltage fluctuation detection circuit and a time-up signal from the first timer circuit, and outputs the microcomputer reset signal in a period when the time is not up. Two timer circuits;
A microcomputer reset circuit comprising:

The microcomputer reset circuit according to claim 2, further comprising a stop circuit that stops the first timer circuit.

The microcomputer reset circuit according to claim 2, wherein an output of the voltage fluctuation detection circuit and an output of the first timer circuit are input to an OR circuit, and the output of the OR circuit resets the second timer circuit.