JP2007242209A - Integrated circuit device and electronic instrument - Google Patents
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Abstract
Description
本発明は、集積回路装置及び電子機器に関する。 The present invention relates to an integrated circuit device and an electronic apparatus.
近年、電子機器の普及に伴い、電子機器に搭載される表示パネルの高解像度化の需要が増大している。それに伴い、表示パネルを駆動する駆動回路には高機能が要求される。しかしながら、高機能を搭載する駆動回路には、多種の回路が必要であり、表示パネルの高解像度化に比例して、その回路規模及び回路の複雑さが増大する傾向にある。従って、高機能を維持したまま又はさらなる高機能の搭載に伴う駆動回路のチップ面積の縮小化が難しく、製造コスト削減を妨げる。 In recent years, with the widespread use of electronic devices, there is an increasing demand for higher resolution display panels mounted on electronic devices. Accordingly, a high function is required for a driving circuit for driving the display panel. However, a drive circuit equipped with a high function requires various circuits, and the circuit scale and circuit complexity tend to increase in proportion to the higher resolution of the display panel. Therefore, it is difficult to reduce the chip area of the drive circuit while maintaining high functions or mounting higher functions, which hinders manufacturing cost reduction.
また、小型電子機器においても、高解像度化された表示パネルが搭載され、その駆動回路に高機能が要求される。しかしながら、小型電子機器にはそのスペースの都合上、あまり回路規模を大きくすることができない。従って、チップ面積の縮小と高機能の搭載の両立が難しく、製造コストの削減又はさらなる高機能の搭載が困難である。
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、回路の配置を柔軟に行え、効率の良いレイアウトが可能な集積回路装置及びそれを搭載する電子機器を提供することにある。 The present invention has been made in view of the technical problems as described above, and an object of the present invention is to mount an integrated circuit device capable of flexibly arranging a circuit and capable of an efficient layout, and the same. To provide electronic equipment.
本発明は、複数の走査線及び複数のデータ線を有する表示パネルに表示される少なくとも1画面分のデータを格納する表示メモリを含む集積回路装置であって、前記表示メモリは、その各々が複数のワード線と、複数のビット線と、複数のメモリセルと、データ読み出し制御回路と、をそれぞれ含む複数のRAMブロックを含み、前記複数のRAMブロックの各々は、前記複数のビット線の延びる第1の方向に沿って配置されている集積回路装置に関する。
The present invention is an integrated circuit device including a display memory for storing data for at least one screen displayed on a display panel having a plurality of scanning lines and a plurality of data lines, and each of the display memories includes a plurality of display memories. A plurality of RAM blocks each including a plurality of word lines, a plurality of bit lines, a plurality of memory cells, and a data read control circuit, wherein each of the plurality of RAM blocks includes a plurality of RAM lines extending from the plurality of bit lines. The present invention relates to an integrated circuit device arranged along the
従来は、1本のワード線に接続されたメモリセル数は、表示パネルの全データ線に対応する画素の階調ビット数と等しくする制約があり、レイアウトの自由度が奪われていた。従来、表示メモリを複数のRAMブロックにブロック化する場合には、ワード線の延びる方向で複数に分轄され、複数のRAMブロックはワード線の延びる方向に沿って配置される。 Conventionally, the number of memory cells connected to one word line is restricted to be equal to the number of gradation bits of pixels corresponding to all the data lines of the display panel, and the degree of layout freedom has been lost. Conventionally, when a display memory is divided into a plurality of RAM blocks, the display memory is divided into a plurality of RAM blocks in the extending direction of the word lines, and the plurality of RAM blocks are arranged along the extending direction of the word lines.
本発明では、ワード線方向で分轄された複数のRAMブロックの各々を90゜回転させ、複数のRAMブロックの各々をビット線の延びる第1の方向に沿って配置した。 In the present invention, each of the plurality of RAM blocks divided in the word line direction is rotated by 90 °, and each of the plurality of RAM blocks is arranged along the first direction in which the bit lines extend.
これにより、従来の画一化されたレイアウトとは全く異なり、集積回路装置内での複数のRAMブロックの新たなレイアウトが可能となる。 Thereby, a new layout of a plurality of RAM blocks in the integrated circuit device is possible, which is completely different from the conventional uniform layout.
また、本発明では、前記複数のメモリセルの各々は、短辺及び長辺を有し、前記複数のメモリセルの各々では、前記複数のビット線は前記複数のメモリセルの前記短辺の延びる方向に沿って形成され、前記複数のワード線は前記複数のメモリセルの前記長辺の延びる方向に沿って形成されても良い。 In the present invention, each of the plurality of memory cells has a short side and a long side, and in each of the plurality of memory cells, the plurality of bit lines extend from the short side of the plurality of memory cells. The plurality of word lines may be formed along a direction in which the long sides of the plurality of memory cells extend.
これにより、ビット線が形成される方向のRAMブロックのサイズが制限される場合にもビット線に共通接続されるメモリセルの数を増やすことができる。即ち、効率の良いレイアウトが可能となり、コスト削減の効果を奏する。 Thereby, even when the size of the RAM block in the direction in which the bit line is formed is limited, the number of memory cells commonly connected to the bit line can be increased. That is, an efficient layout is possible, and the effect of cost reduction is achieved.
また、本発明では、前記複数のRAMブロックの各々は、一回のワード線の選択によってM(Mは2以上の整数)ビットのデータを出力するセンスアンプ回路を含み、前記複数のRAMブロックの各々には、前記複数のワード線の延びる第2の方向に沿って少なくともM個のメモリセルが配列されても良い。 According to the present invention, each of the plurality of RAM blocks includes a sense amplifier circuit that outputs M (M is an integer of 2 or more) bits of data by selecting a word line once. Each may have at least M memory cells arranged along a second direction in which the plurality of word lines extend.
これにより、Mビットのデータを出力するセンスアンプ回路は、ワード線の延びる方向の長さとして、少なくともM×(メモリセルの長手辺)を確保できる。 Thereby, the sense amplifier circuit that outputs M-bit data can secure at least M × (long side of the memory cell) as the length in the extending direction of the word line.
この場合、前記センスアンプ回路では、前記M個のメモリセルから読み出されたMビットのデータが入力されるM個のセンスアンプセルを、前記第2の方向に沿って配列することができる。 In this case, in the sense amplifier circuit, M sense amplifier cells to which M-bit data read from the M memory cells are input can be arranged along the second direction.
本発明は、前記複数のメモリセルの各々は、短辺及び長辺を有し、前記複数のメモリセルの各々では、前記複数のビット線は前記複数のメモリセルの前記長辺の延びる方向に沿って形成され、前記複数のワード線は前記複数のメモリセルの前記短辺の延びる方向に沿って形成されてもよい。この場合は、前記複数のRAMブロックの各々は、一回のワード線の選択によってM(Mは2以上の整数)ビットのデータを出力するセンスアンプ回路を含み、前記複数のRAMブロックの各々には、前記第2の方向に沿って少なくともM個のメモリセルが配列され、前記センスアンプ回路には、前記M個のメモリセルから読み出されたMビットのデータが入力されるM個のセンスアンプセルが設けられ、前記第2の方向で隣接する各L(Lは、2≦L<M/2を満足する整数)個のメモリセルと対応する位置に前記M個のメモリセルの各L個が配置され、前記メモリセルの前記第2の方向の高さをMCYとし、前記センスアンプセルの前記第2の方向の高さをSACYとしたとき、(L−1)×MCY<SACY≦L×MCYが成立している。 According to the present invention, each of the plurality of memory cells has a short side and a long side, and in each of the plurality of memory cells, the plurality of bit lines extend in a direction in which the long side of the plurality of memory cells extends. The plurality of word lines may be formed along a direction in which the short sides of the plurality of memory cells extend. In this case, each of the plurality of RAM blocks includes a sense amplifier circuit that outputs data of M (M is an integer of 2 or more) bits by selecting the word line once, and each of the plurality of RAM blocks includes In which at least M memory cells are arranged along the second direction, and M sense data to which M-bit data read from the M memory cells is input to the sense amplifier circuit. An amplifier cell is provided, and each L of the M memory cells is located at a position corresponding to each L (L is an integer satisfying 2 ≦ L <M / 2) memory cells adjacent in the second direction. When the height of the memory cell in the second direction is MCY and the height of the sense amplifier cell in the second direction is SACY, (L−1) × MCY <SACY ≦ L × MCY is established .
この場合、メモリセルの第2の方向のサイズ(短辺)は小さくなるので、第2の方向に配列されたM個のメモリセルに一対一で対応させて、M個のセンスアンプセルを第2の方向に配列することは困難である。そこで、各L個のメモリセルと対応する位置に前記M個のメモリセルの各L個を配置することで、センスアンプ回路の第2の方向のサイズを圧縮できる。この場合、センスアンプセルの第2の方向の高さを、(L−1)×MCY<SACY≦L×MCYの範囲で大きくでき、センスアンプセルのレイアウトの自由度が高まる。 In this case, since the size (short side) of the memory cell in the second direction is reduced, the M sense amplifier cells are arranged in one-to-one correspondence with the M memory cells arranged in the second direction. It is difficult to arrange in two directions. Therefore, the size of the sense amplifier circuit in the second direction can be reduced by arranging each L of the M memory cells at a position corresponding to each L memory cell. In this case, the height of the sense amplifier cell in the second direction can be increased in the range of (L−1) × MCY <SACY ≦ L × MCY, and the degree of freedom of layout of the sense amplifier cell is increased.
また、前記第2の方向で隣接するL個のメモリセルのビット線にそれぞれ接続されるL個のセンスアンプセルは、前記第1の方向に沿って配置される。 In addition, L sense amplifier cells respectively connected to bit lines of L memory cells adjacent in the second direction are arranged along the first direction.
L個のセンスアンプセルを第1の方向に沿って配置することで、センスアンプ回路は第2の方向に(M/L)個のセンスアンプセルを配列すればよいので、センスアンプ回路の第2のサイズを圧縮できる。 By arranging the L sense amplifier cells along the first direction, the sense amplifier circuit only needs to arrange (M / L) sense amplifier cells in the second direction. The size of 2 can be compressed.
また、本発明は、前記データ読み出し制御回路は、前記表示パネルを水平走査駆動する一水平走査期間に、前記データ線に対応する画素のデータを前記表示メモリよりN(Nは2以上の整数)回に分けて読み出し制御することができる。 Further, according to the present invention, the data read-out control circuit outputs N data of pixels corresponding to the data lines from the display memory (N is an integer of 2 or more) during one horizontal scanning period in which the display panel is driven by horizontal scanning. It is possible to control reading in divided times.
RAMブロックに格納されているデータを一水平走査期間においてN回に分けて読み出すことが可能であるため、表示メモリのレイアウトの自由度が得られる。つまり、従来のように一水平走査期間に表示メモリから1回だけデータを読み出す場合には、1本のワード線に接続されたメモリセル数は、表示パネルの全データ線に対応する画素の階調ビット数と等しくする制約があり、レイアウトの自由度が奪われていた。本発明では、一水平走査期間にN回読み出すので、例えば1本のワード線に接続されるメモリセル数を1/Nにすることができる。よって、読み出し回数Nの設定により、RAMブロックの縦横比などを変更できる。 Since the data stored in the RAM block can be read out in N times during one horizontal scanning period, the degree of freedom of display memory layout can be obtained. In other words, when data is read from the display memory only once during one horizontal scanning period as in the prior art, the number of memory cells connected to one word line is the number of pixels corresponding to all data lines of the display panel. There was a restriction to make it equal to the number of key bits, and the freedom of layout was lost. In the present invention, since reading is performed N times in one horizontal scanning period, for example, the number of memory cells connected to one word line can be reduced to 1 / N. Therefore, the aspect ratio of the RAM block can be changed by setting the number of times of reading N.
また、本発明は、前記データ読み出し制御回路はワード線制御回路を含み、前記ワード線制御回路は、前記一水平走査期間において、前記複数のワード線のうち互いに異なるN本のワード線を選択し、かつ、前記表示パネルを垂直走査駆動する一垂直走査期間において、同一のワード線を複数回選択しないように制御できる。 According to the present invention, the data read control circuit includes a word line control circuit, and the word line control circuit selects N different word lines from the plurality of word lines in the one horizontal scanning period. In addition, the same word line can be controlled not to be selected a plurality of times in one vertical scanning period in which the display panel is driven for vertical scanning.
一水平走査期間内にN回読み出す制御は種々考えられるが、上記の制御により、1本のワード線に接続されるメモリセル数は1/Nになる。このようなワード線を一水平走査期間にN本選択すれば、表示パネルの全データ線に対応する画素の階調ビット数のデータを読み出すことができる。 Various controls for reading N times within one horizontal scanning period can be considered, but the number of memory cells connected to one word line becomes 1 / N by the above control. If N word lines are selected in one horizontal scanning period, the data of the number of gradation bits of the pixels corresponding to all the data lines of the display panel can be read.
また、本発明では、前記複数のRAMブロックの各々は、一回のワード線の選択によってM(Mは2以上の整数)ビットのデータを出力するセンスアンプ回路を含み、前記複数のRAMブロックの各々には、前記複数のワード線の延びる第2の方向に沿って少なくともM個のメモリセルが配列されても良い。 According to the present invention, each of the plurality of RAM blocks includes a sense amplifier circuit that outputs M (M is an integer of 2 or more) bits of data by selecting a word line once. Each may have at least M memory cells arranged along a second direction in which the plurality of word lines extend.
これにより、Mビットのデータを出力するセンスアンプ回路は、ワード線の延びる方向の長さとして、少なくともM×(メモリセルの長手辺)を確保できる。 Thereby, the sense amplifier circuit that outputs M-bit data can secure at least M × (long side of the memory cell) as the length in the extending direction of the word line.
また、本発明では、前記表示パネルの前記複数の走査線の本数をSCN本とした場合、前記複数のRAMブロックの各々には、前記第1の方向に沿って少なくとも(N×SCN)個のメモリセルが配列されることになる。ただし、メモリセルのビット線の延びる方向(第1の方向)は短辺であるので、RAMブロックの第1の方向の長さを過度に助長するものではない。 In the present invention, when the number of the plurality of scanning lines of the display panel is SCN, each of the plurality of RAM blocks includes at least (N × SCN) pieces along the first direction. Memory cells will be arranged. However, since the bit line extending direction (first direction) of the memory cell is a short side, the length of the RAM block in the first direction is not excessively promoted.
また、本発明では、Mの値は、前記表示パネルの前記複数のデータ線の本数をDLN、前記複数のデータ線に対応する各画素の階調ビット数をG、前記複数のRAMブロックのブロック数をBNKと定義した場合に以下の式で与えられてもよい。 In the present invention, the value of M is the number of the plurality of data lines of the display panel is DLN, the number of gradation bits of each pixel corresponding to the plurality of data lines is G, and the blocks of the plurality of RAM blocks When the number is defined as BNK, it may be given by the following equation.
これにより、Mの値に基づいてRAMブロックのレイアウトを決定することができる。また、スペースの都合上、Mの値が制限されてしまう場合には、上記の式から逆算してRAMブロックのブロック数BNKを決定することができる。 Thereby, the layout of the RAM block can be determined based on the value of M. If the value of M is limited due to space limitations, the block number BNK of the RAM blocks can be determined by calculating backward from the above equation.
また、本発明では、前記一水平走査期間に前記表示メモリから読み出されたデータに基づいて、前記表示パネルに設けられた前記複数のデータ線を駆動するデータ線ドライバをさらに有してもよい。 The present invention may further include a data line driver that drives the plurality of data lines provided in the display panel based on data read from the display memory during the one horizontal scanning period. .
これにより、表示パネルに設けられたデータ線を駆動することができる。 Thereby, the data line provided in the display panel can be driven.
また、本発明では、前記データ線ドライバは、前記複数のRAMブロックに対応した数の複数のデータ線ドライバブロックを含み、前記複数のデータ線ドライバブロックは、前記第1の方向に沿って配置されてもよい。 In the present invention, the data line driver includes a plurality of data line driver blocks corresponding to the plurality of RAM blocks, and the plurality of data line driver blocks are arranged along the first direction. May be.
これにより、表示パネルに設けられたデータ線をRAMブロックに格納されているデータに基づいて駆動することができる。また、第1の方向に沿ってデータ線ドライバブロックとRAMブロックが配置されることで、集積回路装置に対して効率の良いレイアウトが可能となる。 Thereby, the data line provided in the display panel can be driven based on the data stored in the RAM block. In addition, since the data line driver block and the RAM block are arranged along the first direction, an efficient layout is possible for the integrated circuit device.
また、本発明では、前記複数のデータ線ドライバブロックは、前記複数のRAMブロックのいずれかと前記第1の方向に隣接するように配置されてもよい。 In the present invention, the plurality of data line driver blocks may be arranged adjacent to any one of the plurality of RAM blocks in the first direction.
これにより、データ線ドライバブロックはRAMブロックから効率よくデータを受け取ることができる。 As a result, the data line driver block can efficiently receive data from the RAM block.
また、本発明では、前記複数のデータ線ドライバブロックの各々は、第1〜第Nの分割データ線ドライバを含み、前記第1〜第Nの分割データ線ドライバには、第1〜第Nのラッチ信号が供給され、前記第1〜第Nの分割データ線ドライバは、前記第1〜第Nのラッチ信号に基づいて、対応するRAMブロックから入力されたデータをラッチするようにしてもよい。 In the present invention, each of the plurality of data line driver blocks includes first to Nth divided data line drivers, and the first to Nth divided data line drivers include the first to Nth divided data line drivers. A latch signal is supplied, and the first to Nth divided data line drivers may latch data input from the corresponding RAM block based on the first to Nth latch signals.
これにより、ワード線の選択に応じて第1〜第Nのラッチ信号を制御することができるので、データ線の駆動に必要なデータを第1〜第Nの分割データ線ドライバにラッチさせることができる。また、データ線ドライバブロックを分割して複数の分割データ線ドライバで構成することで、データ線ドライバブロックの第2の方向のサイズを柔軟に設定することができる。即ち、集積回路装置に対してデータ線ドライバブロックを効率よくレイアウトすることができる。 As a result, the first to Nth latch signals can be controlled according to the selection of the word line, so that the data required for driving the data lines can be latched by the first to Nth divided data line drivers. it can. Further, by dividing the data line driver block and configuring the data line driver block with a plurality of divided data line drivers, the size of the data line driver block in the second direction can be set flexibly. That is, the data line driver block can be efficiently laid out for the integrated circuit device.
また、本発明では、前記複数のRAMブロックの端辺のうち、前記複数のデータ線ドライバブロックと隣接する辺と対向する辺は、前記複数のRAMブロックのいずれかと隣接する辺であってもよい。 Further, in the present invention, of the end sides of the plurality of RAM blocks, the side facing the side adjacent to the plurality of data line driver blocks may be a side adjacent to any of the plurality of RAM blocks. .
本発明によれば、RAMブロックとRAMブロックが隣接するように配置することができる。この場合、RAMブロックに必要な回路の一部を共用するように設計することができ、RAMブロックの第1の方向のサイズを短くすることができる。即ち、集積回路装置に対して効率よくレイアウトができ、製造コストの削減が可能となる。 According to the present invention, the RAM block and the RAM block can be arranged adjacent to each other. In this case, it can be designed to share a part of the circuit necessary for the RAM block, and the size of the RAM block in the first direction can be shortened. That is, the layout can be efficiently performed on the integrated circuit device, and the manufacturing cost can be reduced.
また、本発明では、前記ワード線制御回路は、ワード線制御信号に基づいてワード線の選択を行い、前記複数のデータ線を駆動する際には、前記複数のRAMブロックの各々の前記ワード線制御回路に、同一の前記ワード線制御信号が供給されてもよい。 In the present invention, the word line control circuit selects a word line based on a word line control signal, and drives the plurality of data lines, so that the word line of each of the plurality of RAM blocks is selected. The same word line control signal may be supplied to the control circuit.
これにより、複数のRAMブロックを均一に読み出し制御できるため、表示メモリとしてデータ線ドライバに画像データを供給することができる。 As a result, a plurality of RAM blocks can be uniformly read and controlled, so that image data can be supplied to the data line driver as a display memory.
また、本発明では、前記複数のデータ線ドライバブロックは、データ線制御信号に基づいてデータ線を駆動し、前記複数のデータ線を前記データ線ドライバが駆動する際には、前記複数のデータ線ドライバブロックの各々に、同一の前記データ線制御信号が供給されてもよい。 In the present invention, the plurality of data line driver blocks drive the data lines based on a data line control signal, and when the data line driver drives the plurality of data lines, the plurality of data line driver blocks The same data line control signal may be supplied to each driver block.
これにより、複数のデータ線ドライバブロックを均一に制御できるため、各RAMブロックから供給されるデータに基づいて表示パネルのデータ線を駆動することができる。 Thereby, since a plurality of data line driver blocks can be controlled uniformly, the data lines of the display panel can be driven based on the data supplied from each RAM block.
また、本発明は、上記記載の集積回路装置と、表示パネルと、を含む電子機器に関する。 The present invention also relates to an electronic apparatus including the integrated circuit device described above and a display panel.
また、本発明では、前記集積回路装置は、前記表示パネルを形成する基板に実装されてもよい。 In the present invention, the integrated circuit device may be mounted on a substrate on which the display panel is formed.
また、本発明では、前記集積回路装置の前記複数のワード線が、前記表示パネルに設けられた前記複数のデータ線が延びる方向と平行になるように前記表示パネルを形成する基板に前記集積回路装置が実装されてもよい。 In the present invention, the integrated circuit is formed on a substrate on which the display panel is formed so that the plurality of word lines of the integrated circuit device are parallel to a direction in which the plurality of data lines provided in the display panel extend. An apparatus may be implemented.
これにより、ワード線がデータ線に垂直に形成される場合に比べて、本発明に係る電子機器では、特別な回路を設けずにワード線を短くすることができる。例えば、本発明では、ホスト側から書き込み制御を行うときに、複数のRAMブロックのいずれかを選択して、選択されたRAMブロックのワード線を制御することができる。制御されるワード線の長さは、上述のように短く設定することができるので、本発明に係る電子機器は、ホスト側からの書き込み制御の際に消費電力の低減が可能となる。 Thereby, compared with the case where the word line is formed perpendicular to the data line, the electronic device according to the present invention can shorten the word line without providing a special circuit. For example, in the present invention, when writing control is performed from the host side, one of a plurality of RAM blocks can be selected and the word line of the selected RAM block can be controlled. Since the length of the word line to be controlled can be set short as described above, the electronic device according to the present invention can reduce the power consumption during the write control from the host side.
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings. The embodiments described below do not unduly limit the contents of the present invention described in the claims. Also, not all of the configurations described below are essential constituent requirements of the present invention. In the following drawings, the same reference numerals have the same meaning.
1.表示ドライバ
図1(A)は、表示ドライバ20(広義には集積回路装置)が実装された表示パネル10を示す。本実施形態では、表示ドライバ20や、表示ドライバ20が実装された表示パネル10を小型電子機器(図示せず)に搭載することができる。小型電子機器には例えば携帯電話、PDA、表示パネルを有するデジタル音楽プレーヤー等がある。表示パネル10は例えばガラス基板上に複数の表示画素が形成される。その表示画素に対応して、Y方向に伸びる複数のデータ線(図示せず)及びX方向に伸びる走査線(図示せず)が表示パネル10に形成される。本実施形態の表示パネル10に形成される表示画素は液晶素子であるが、これに限定されず、EL(Electro-Luminescence)素子等の発光素子であってもよい。また、表示画素はトランジスタ等を伴うアクティブ型であっても、トランジスタ等を伴わないパッシブ型であっても良い。例えば、表示領域12にアクティブ型が適用された場合、液晶画素はアモルファスTFTであっても良いし、低温ポリシリコンTFTであっても良い。
1. Display Driver FIG. 1A shows a
表示パネル10は、例えばX方向にPX個のピクセル、Y方向にPY個のピクセルの表示領域12を持つ。例えば、表示パネル10がQVGA表示に対応する場合は、PX=240、PY=320となり、表示領域12は240×320ピクセルで示される。なお、表示パネル10のX方向のピクセル数PXとは、白黒表示の場合にはデータ線本数に一致する。ここではカラー表示の場合、R用サブピクセル、G用サブピクセル、B用サブピクセルの計3サブピクセルを合わせて1ピクセルが構成される。よって、カラー表示の場合、データ線の本数は(3×PX)本となっている。従って、カラー表示の場合、「データ線に対応する画素数」は「X方向のサブピクセルの数」を意味する。各サブピクセルは階調に応じてそのビット数が決定され、例えば3つのサブピクセルの階調値をそれぞれGビットとしたとき、1ピクセルの階調値=3Gとなる。各サブピクセルが64階調(6ビット)を表現する場合には、1ピクセルのデータ量は6×3=18ビットとなる。
The
なお、ピクセル数PX及びPYは、例えばPX>PYでも良いし、PX<PYでも良いし、PX=PYでも良い。 The pixel numbers PX and PY may be, for example, PX> PY, PX <PY, or PX = PY.
表示ドライバ20のサイズは、X方向の長さCX、Y方向の長さCYに設定される。そして、長さCXである表示ドライバ20の長辺ILは、表示領域12の表示ドライバ20側の一辺PL1と平行である。即ち、表示ドライバ20は、その長辺ILが表示領域12の一辺PL1と平行になるように表示パネル10に実装される。
The size of the
図1(B)は表示ドライバ20のサイズを示す図である。長さCYである表示ドライバ20の短辺ISと表示ドライバ20の長辺ILの比は、例えば1:10に設定される。つまり、表示ドライバ20は、その長辺ILに対して、その短辺ISが非常に短く設定される。このように細長い形状に形成することで、表示ドライバ20のY方向のチップサイズを極限まで小さくすることができる。
FIG. 1B is a diagram showing the size of the
なお、前述の比1:10は一例であり、これに限定されない。例えば1:11でも良いし、1:9でもよい。 The above-mentioned ratio 1:10 is an example, and the present invention is not limited to this. For example, it may be 1:11, or 1: 9.
なお、図1(A)では表示領域12のX方向の長さLX及びY方向の長さLYが示されているが、表示領域12の縦横のサイズ比は図1(A)に限定されない。表示領域12は、例えば長さLYが長さLXよりも短く設定されてもよい。
Although FIG. 1A shows the length LX in the X direction and the length LY in the Y direction of the
また、図1(A)によると、表示領域12のX方向の長さLXは表示ドライバ20のX方向の長さCXと等しい。特に図1(A)に限定はされないが、このように長さLX及び長さCXが等しく設定されるのが好ましい。その理由として、図2(A)を示す。
Further, according to FIG. 1A, the length LX in the X direction of the
図2(A)に示す表示ドライバ22はX方向の長さがCX2に設定されている。この長さCX2は、表示領域12の一辺PL1の長さLXよりも短いため、図2(A)に示すように、表示ドライバ22と表示領域12とを接続する複数の配線をY方向に平行に設けることができない。このため、表示領域12と表示ドライバ22との距離DY2を余分に設ける必要がある。これは表示パネル10のガラス基板のサイズを無駄に要するため、コスト削減を妨げる。そして、より小型の電子機器に表示パネル10を搭載する場合、表示領域12以外の部分が大きくなり、電子機器の小型化の妨げにもなる。
In the
これに対して、図2(B)に示すように本実施形態の表示ドライバ20は、その長辺ILの長さCXが表示領域12の一辺PL1の長さLXに一致するように形成されているため、表示ドライバ20と表示領域12との間の複数の配線をY方向に平行に設けることができる。これにより、表示ドライバ20と表示領域12との距離DYを図2(A)の場合に比べて短くすることができる。さらに、表示ドライバ20のY方向の長さISが短いので、表示パネル10のガラス基板のY方向のサイズが小さくなり、電子機器の小型化に寄与できる。
On the other hand, as shown in FIG. 2B, the
なお、本実施形態では、表示ドライバ20の長辺ILの長さCXが、表示領域12の一辺PL1の長さLXに一致するように形成されるが、これに限定されない。
In the present embodiment, the length CX of the long side IL of the
上述のように、表示ドライバ20の長辺ILを表示領域12の一辺PL1の長さLXに合わせ、短辺ISを短くすることで、チップサイズの縮小を達成しながら、距離DYの短縮も可能となる。このため、表示ドライバ20の製造コスト及び表示パネル10の製造コストの削減が可能となる。
As described above, the long side IL of the
図3(A)及び図3(B)は、本実施形態の表示ドライバ20のレイアウトの構成例を示す図である。図3(A)に示すように、表示ドライバ20には、X方向に沿ってデータ線ドライバ100(広義にはデータ線ドライバブロック)、RAM200(広義には集積回路装置又はRAMブロック)、走査線ドライバ230、G/A回路240(ゲートアレイ回路、広義には自動配線回路)、階調電圧発生回路250、電源回路260が配置されている。これらの回路は、表示ドライバ20のブロック幅ICYに収まるように配置されている。そして、これらの回路を挟むように出力PAD270及び入出力PAD280が表示ドライバ20に設けられている。出力PAD270及び入出力PAD280は、X方向に沿って形成され、出力PAD270は表示領域12側に設けられている。なお、入出力PAD280には、例えばホスト(例えばMPU、BBE(Base-Band-Engine)、MGE、CPU等)による制御情報を供給するための信号線や電源供給線等が接続される。
FIG. 3A and FIG. 3B are diagrams showing a configuration example of the layout of the
なお、表示パネル10の複数のデータ線は複数のブロック(例えば4つ)に分割され、一つのデータ線ドライバ100は、1ブロック分のデータ線を駆動する。
The plurality of data lines of the
このようにブロック幅ICYを設け、それに収まるように各回路を配置することによって、ユーザーのニーズに柔軟に対応できる。具体的には、駆動対象となる表示パネル10のX方向のピクセル数PXが変わると、画素を駆動するデータ線の数も変わるため、それに合わせてデータ線ドライバ100及びRAM200を設計する必要がある。また、低温ポリシリコン(LTPS)TFTパネル用表示ドライバでは、走査線ドライバ230をガラス基板に形成できるため、走査線ドライバ230を表示ドライバ20に内蔵させない場合もある。
Thus, by providing the block width ICY and arranging the circuits so as to fit within the block width ICY, it is possible to flexibly meet the needs of the user. Specifically, when the number of pixels PX in the X direction of the
本実施形態では、データ線ドライバ100やRAM200だけを変更したり、走査線ドライバ230をはずしたりするだけで、表示ドライバ20を設計することが可能となる。このため、元となるレイアウトを生かすことができ、最初から設計し直す手間が省くことができるので、設計コストの削減が可能となる。
In the present embodiment, the
また、図3(A)では、2つのRAM200が隣接するように配置されている。これにより、RAM200に用いられる一部の回路を共用することが可能となり、RAM200の面積を縮小することができる。詳しい作用効果については後述する。また、本実施形態では図3(A)の表示ドライバ20に限定されない。例えば、図3(B)に示す表示ドライバ24のようにデータ線ドライバ100とRAM200が隣接し、2つのRAM200が隣接しないように配置されても良い。
In FIG. 3A, two
また、図3(A)及び図3(B)では、一例としてデータ線ドライバ100及びRAM200が各4つ設けられている。これは、表示ドライバ20に対して、データ線ドライバ100及びRAM200を4つ(4BANK)設けることで、1水平走査期間(例えば1H期間とも呼ぶ)に駆動されるデータ線の数を4分割することができる。例えば、ピクセル数PXが240である場合、R用サブピクセル、G用サブピクセル、B用サブピクセルを考慮すると1H期間に例えば720本のデータ線を駆動する必要がある。本実施形態では、この数の4分の1である180本のデータ線を各データ線ドライバ100が駆動すればよい。BANK数を増やすことで、各データ線ドライバ100が駆動するデータ線の本数を減らすこともできる。なお、BANK数とは、表示ドライバ20内に設けられたRAM200の数と定義する。また、各RAM200を合わせた合計の記憶領域を表示メモリの記憶領域と定義し、表示メモリは少なくとも表示パネル10の1画面分の画像を表示するためのデータを格納することができる。
3A and 3B, four
図4は、表示ドライバ20が実装された表示パネル10の一部を拡大する図である。表示領域12は複数の配線DQLによって表示ドライバ20の出力PAD270と接続されている。この配線はガラス基板に設けられた配線であっても良いし、フレキシブル基板等にて形成され、出力PAD270と表示領域12とを接続する配線であっても良い。
FIG. 4 is an enlarged view of a part of the
RAM200はそのY方向の長さがRYに設定されている。本実施形態では、この長さRYは、図3(A)のブロック幅ICYと同じに設定されているが、これに限定されない。例えば、長さRYはブロック幅ICY以下に設定されても良い。
In the
長さRYに設定されるRAM200には、複数のワード線WLと、複数のワード線WLを制御するワード線制御回路220が設けられている。また、RAM200には、複数のビット線BL、複数のメモリセルMC及びそれらを制御する制御回路(図示せず)が設けられている。RAM200のビット線BLはX方向(ビット線方向ともいう)に平行になるように設けられている。即ち、ビット線BLは表示領域12の一辺PL1に平行になるように設けられている。また、RAM200のワード線WLはY方向(ワード線方向ともいう)に平行になるように設けられている。即ち、ワード線WLは複数の配線DQLと平行になるように設けられている。
The
RAM200のメモリセルMCはワード線WLの制御により読み出しが行われ、その読み出されたデータがデータ線ドライバ100に供給される。即ち、ワード線WLが選択されると、Y方向に沿って配列された複数のメモリセルMCに格納されているデータがデータ線ドライバ100に供給されることになる。
The memory cell MC of the
図5は、図3(A)のA−A断面を示す断面図である。A−A断面はRAM200のメモリセルMCが配列されている領域の断面である。RAM200の形成される領域には、例えば5層の金属配線層が設けられている。図5では、例えば第1金属配線層ALA、その上層の第2金属配線層ALB、さらに上層の第3金属配線層ALC、第4金属配線層ALD、第5金属配線層ALEが示されている。第5金属配線層ALEには、例えば階調電圧発生回路250から階調電圧が供給される階調電圧用配線292が形成されている。また、第5金属配線層ALEには、電源回路260から供給される電圧や、外部から入出力PAD280を経由して供給される電圧等を供給するための電源用配線294が形成されている。本実施形態のRAM200は例えば第5金属配線層ALEを使用せずに形成できる。このため、前述のように第5金属配線層ALEに様々な配線を形成することができる。
FIG. 5 is a cross-sectional view showing the AA cross section of FIG. The AA section is a section of a region where the memory cells MC of the
また、第4金属配線層ALDにはシールド層290が形成されている。これにより、RAM200のメモリセルMCの上層の第5金属配線層ALEに様々な配線が形成されても、RAM200のメモリセルMCに与える影響を緩和することができる。なお、ワード線制御回路220等のRAM200の制御回路が形成されている領域の第4金属配線層ALDには、これらの回路の制御用の信号配線が形成されても良い。
A
第3金属配線層ALCに形成されている配線296は、例えばビット線BLや電圧VSS用配線に用いられる。また、第2金属配線層ALBに形成されている配線298は、例えばワード線WLや電圧VDD用配線として用いることができる。また、第1金属配線層ALAに形成されている配線299は、RAM200の半導体層に形成されている各ノードとの接続に用いることができる。
The
なお、上述の構成を変更して、第3金属配線層ALCにワード線用の配線を形成し、第2金属配線層ALBにビット線用の配線を形成するようにしても良い。 Alternatively, the above-described configuration may be changed so that a word line wiring is formed in the third metal wiring layer ALC and a bit line wiring is formed in the second metal wiring layer ALB.
以上のようにRAM200の第5金属配線層ALEに様々な配線を形成することができるので、図3(A)や図3(B)に示すように多種の回路ブロックをX方向に沿って配列することができる。
Since various wirings can be formed in the fifth metal wiring layer ALE of the
2.データ線ドライバ
2.1.データ線ドライバの構成
図6(A)は、データ線ドライバ100を示す図である。データ線ドライバ100は出力回路104、DAC120及びラッチ回路130を含む。DAC120はラッチ回路130にラッチされているデータに基づいて階調電圧を出力回路104に供給する。ラッチ回路130には、例えばRAM200から供給されたデータが格納される。例えば階調度がGビットに設定されている場合には、各ラッチ回路130にはGビットのデータが格納される。階調電圧は、階調度に応じて複数種類生成され、階調電圧発生回路250からデータ線ドライバ100に供給される。例えば、データ線ドライバ100に供給された複数の階調電圧は各DAC120に供給される。各DAC120はラッチ回路130にラッチされているGビットのデータに基づいて、階調電圧発生回路250から供給された複数種類の階調電圧から対応する階調電圧を選択し、出力回路104に出力する。
2. Data line driver 2.1. Configuration of Data Line Driver FIG. 6A shows the
出力回路104は、例えばオペアンプ(広義には演算増幅器)で構成されるが、これに限定されない。図6(B)に示すように出力回路104の代わりに出力回路102をデータ線ドライバ100に設けても良い。この場合、階調電圧発生回路250には複数のオペアンプが設けられている。
The output circuit 104 is composed of, for example, an operational amplifier (an operational amplifier in a broad sense), but is not limited to this. As shown in FIG. 6B, an output circuit 102 may be provided in the
図7はデータ線ドライバ100に設けられている複数のデータ線駆動セル110を示す図である。各データ線ドライバ100は複数のデータ線を駆動し、データ線駆動セル110は複数のデータ線のうちの1本を駆動する。例えば、データ線駆動セル110は、一ピクセルを構成するR用サブピクセル、G用サブピクセル及びB用サブピクセルのいずれか一つを駆動する。即ち、X方向のピクセル数PXが150の場合には、表示ドライバ20には、合計150×3=720個のデータ線駆動セル110が設けられていることになる。そして、この場合には各データ線ドライバ100には、例えば4BANK構成である場合、180個のデータ線駆動セル110が設けられている。
FIG. 7 is a diagram showing a plurality of data line driving
データ線駆動セル110は、例えば出力回路140、DAC120及びラッチ回路130を含むが、これに限定されない。例えば、出力回路140は外部に設けられても良い。なお、出力回路140は、図6Aの出力回路104でも良いし、図6Bの出力回路102でもよい。
The data
例えば、R用サブピクセル、G用サブピクセル及びB用サブピクセルのそれぞれの階調度を示す階調データがGビットに設定されている場合、RAM200からは、データ線駆動セル110にGビットのデータが供給される。ラッチ回路130は、Gビットのデータをラッチする。DAC120はラッチ回路130の出力に基づいて階調電圧を出力回路140を介して出力する。これにより、表示パネル10に設けられているデータ線を駆動することができる。
For example, when the gradation data indicating the gradation of each of the R subpixel, the G subpixel, and the B subpixel is set to G bits, the
2.2.一水平走査期間での複数回読み出し
図8に本実施形態に係る比較例の表示ドライバ24を示す。この表示ドライバ24は、表示ドライバ24の一辺DLLが表示パネル10の表示領域12側の一辺PL1と対向するように実装される。表示ドライバ24には、Y方向の長さよりもX方向の長さの方が長く設定されているRAM205及びデータ線ドライバ105が設けられている。RAM205及びデータ線ドライバ105のX方向の長さは、表示パネル10のピクセル数PXが増加するに従って、長くなる。RAM205には複数のワード線WL及びビット線BLが設けられている。RAM205のワード線WLはX方向に沿って延在形成され、ビット線BLはY方向に沿って延在形成されている。即ち、ワード線WLはビット線BLよりも非常に長く形成される。また、ビット線BLはY方向に沿って延在形成されているため、表示パネル10のデータ線と平行であり、表示パネル10の一辺PL1と直交する。
2.2. Multiple times of readout in one horizontal scanning period FIG. 8 shows a
この表示ドライバ24は1H期間に1回だけワード線WLを選択する。そして、ワード線WLの選択によってRAM205から出力されるデータをデータ線ドライバ105がラッチし、複数のデータ線を駆動する。表示ドライバ24では、図8に示すようにワード線WLがビット線BLに比べて非常に長いため、データ線ドライバ100及びRAM205の形状がX方向に長くなり、表示ドライバ24に他の回路を配置するスペースを確保するのが難しい。そのため、表示ドライバ24のチップ面積の縮小を妨げる。また、その確保等に関する設計時間も無駄に要してしまうため、設計コスト削減を妨げる。
The
図8のRAM205は例えば図9(A)に示すようにレイアウトされる。図9(A)によると、RAM205は2分割され、そのうちの一つのX方向の長さは例えば「12」であるのに対し、Y方向の長さは「2」である。従って、RAM205の面積を「48」と示すことができる。これらの長さの値は、RAM205の大きさを示す上での比率の一例を示すものであり、実際の大きさを限定するものではない。なお、図9(A)〜図9(D)の符号241〜244はワード線制御回路を示し、符号206〜209はセンスアンプを示す。
The
これに対して、本実施形態では、RAM205を複数に分割し90度回転した状態でレイアウトすることができる。例えば、図9(B)に示すようにRAM205を4分割して90度回転した状態にレイアウトすることができる。4分割されたうちの一つであるRAM205−1は、センスアンプ207とワード線制御回路242を含む。また、RAM205−1のY方向の長さが「6」であり、X方向の長さが「2」である。よって、RAM205−1の面積は「12」となり、4ブロックの合計面積が「48」となる。しかしながら、表示ドライバ20のY方向の長さCYを短くしたいため、図9(B)の状態では都合が悪い。
On the other hand, in this embodiment, the
そこで、本実施形態では、図9(C)及び図9(D)に示すように1H期間に複数回読み出しを行うことでRAM200のY方向の長さRYを短くすることができる。例えば、図9(C)では、1H期間に2回読み出しを行う場合を示す。この場合、1H期間にワード線WLを2回選択するため、例えばY方向に配列されたメモリセルMCの数を半分にすることができる。これにより、図9(C)に示すようにRAM200のY方向の長さを「3」とすることができる。その代わり、RAM200のX方向の長さは「4」となる。即ち、RAM200の合計の面積が「48」となり、図9(A)のRAM205とメモリセルMCが配列されている領域の面積が等しくなる。そして、これらのRAM200を図3(A)や図3(B)に示すように自由に配置することができるため、非常に柔軟にレイアウトが可能となり、効率的なレイアウトができる。
Therefore, in the present embodiment, the length RY in the Y direction of the
なお、図9(D)は、3回読み出しを行った場合の一例を示す。この場合、図9(B)のRAM205−1のY方向の長さ「6」を3分の1にすることができる。即ち、表示ドライバ20のY方向の長さCYをより短くしたい場合には、1H期間の読み出し回数を調整することで実現可能となる。
Note that FIG. 9D illustrates an example of a case where reading is performed three times. In this case, the length “6” in the Y direction of the RAM 205-1 in FIG. 9B can be reduced to one third. That is, when it is desired to shorten the length CY of the
上述のように本実施形態では、ブロック化されたRAM200を表示ドライバ20に設けることができる。本実施形態では、例えば4BANKのRAM200を表示ドライバ20に設けることができる。この場合、各RAM200に対応するデータ線ドライバ100−1〜100−4は図10に示すように対応するデータ線DLを駆動する。
As described above, in the present embodiment, the
具体的には、データ線ドライバ100−1はデータ線群DLS1を駆動し、データ線ドライバ100−2はデータ線群DLS2を駆動し、データ線ドライバ100−3はデータ線群DLS3を駆動し、データ線ドライバ100−4はデータ線群DLS4を駆動する。なお、各データ線群DLS1〜DLS4は、表示パネル10の表示領域12に設けられた複数のデータ線DLを例えば4ブロックに分割したうちの1ブロックである。このように4BANKのRAM200に対応して、4つのデータ線ドライバ100−1〜100−4を設け、それぞれに対応するデータ線を駆動させることで、表示パネル10の複数のデータ線を駆動することができる。
Specifically, the data line driver 100-1 drives the data line group DLS1, the data line driver 100-2 drives the data line group DLS2, the data line driver 100-3 drives the data line group DLS3, The data line driver 100-4 drives the data line group DLS4. Each of the data line groups DLS1 to DLS4 is one block among the plurality of data lines DL provided in the
2.3.データ線ドライバの分割構造
図4に示すRAM200のY方向の長さRYは、Y方向に配列されるメモリセルMCの数だけでなく、データドライバ線100のY方向の長さにも依存する場合がある。
2.3. Divided Structure of Data Line Driver When the length RY in the Y direction of the
本実施形態では、図4のRAM200の長さRYを短くするために、一水平走査期間での複数回読み出し、例えば2回読み出しを前提として、データ線ドライバ100が、図11(A)に示すように第1のデータ線ドライバ100A(広義には第1の分割データ線ドライバ)及び第2のデータ線ドライバ100B(広義には第2の分割データ線ドライバ)の分割構造で形成されている。図11(A)に示すMは、1回のワード線選択によってRAM200から読み出されるデータのビット数である。
In the present embodiment, in order to shorten the length RY of the
なお、各データ線ドライバ100A、100Bには、図13、図14、図16、図22及び図28にて後述する通り、複数のデータ線駆動セル110が設けられている。具体的には、データ線ドライバ100A、100Bには(M/G)個のデータ線駆動セル110が設けられている。また、カラー表示に対応する場合には、〔M/(3G)〕個のR用データ線駆動セル110、〔M/(3G)〕個のG用データ線駆動セル110、〔M/(3G)〕個のB用データ線駆動セル110が、各データ線ドライバ100A、100Bに設けられている。
Each
例えば、ピクセル数PXが150であり、ピクセルの階調度が18ビットであり、RAM200のBANK数が4BANKである場合、1H期間に1回だけ読み出す場合では、各RAM200から150×18÷4=1080ビットのデータがRAM200から出力されなければならない。
For example, when the number of pixels PX is 150, the gradation of the pixels is 18 bits, and the number of BANKs in the
しかしながら、表示ドライバ100のチップ面積縮小のためには、RAM200の長さRYを短くしたい。そこで、図11(A)に示すように、例えば1H期間に2回読み出しとして、データ線ドライバ100A及び100BをX方向に分割する。そうすることで、Mを1080÷2=540に設定することができ、RAM200の長さRYをおよそ半分にすることができる。
However, in order to reduce the chip area of the
なお、データ線ドライバ100Aは表示パネル10のデータ線のうちの一部のデータ線(データ線群)を駆動する。また、データ線ドライバ100Bは、表示パネル10のデータ線のうち、データ線ドライバ100Aが駆動するデータ線以外のデータ線の一部を駆動する。このように、各データ線ドライバ100A,100Bは表示パネル10のデータ線をシェアして駆動する。
Note that the
具体的には、図11(B)に示すように1H期間に例えばワード線WL1及びWL2を選択する。即ち、1H期間に2回ワード線を選択する。そして、A1のタイミングでラッチ信号SLAを立ち下げる。このラッチ信号SLAは例えばデータ線ドライバ100Aに供給される。そして、データ線ドライバ100Aはラッチ信号SLAの例えば立ち下がりエッジに応じてRAM200から供給されるMビットのデータをラッチする。
Specifically, for example, word lines WL1 and WL2 are selected in the 1H period as shown in FIG. That is, the word line is selected twice in the 1H period. Then, the latch signal SLA falls at the timing of A1. The latch signal SLA is supplied to, for example, the
また、A2のタイミングでラッチ信号SLBを立ち下げる。このラッチ信号SLBは例えばデータ線ドライバ100Bに供給される。そして、データ線ドライバ100Bはラッチ信号SLBの例えば立ち下がりエッジに応じてRAM200から供給されるMビットのデータをラッチする。
Further, the latch signal SLB falls at the timing of A2. The latch signal SLB is supplied to, for example, the
さらに具体的には、図12に示すようにワード線WL1の選択によってM個のメモリセル群MCS1に格納されているデータがセンスアンプ回路210を介してデータ線ドライバ100A及び100Bに供給される。しかしながら、ワード線WL1の選択に対応してラッチ信号SLAが立ち下がるため、M個のメモリセル群MCS1に格納されているデータはデータ線ドライバ100Aにラッチされる。
More specifically, as shown in FIG. 12, the data stored in the M memory cell groups MCS1 is supplied to the
そして、ワード線WL2の選択によってM個のメモリセル群MCS2に格納されているデータがセンスアンプ回路210を介してデータ線ドライバ100A及び100Bに供給されるが、ワード線WL2の選択に対応してラッチ信号SLBが立ち下がる。このため、M個のメモリセル群MCS2に格納されているデータはデータ線ドライバ100Bにラッチされる。
Then, the data stored in the M memory cell groups MCS2 is supplied to the
このようにすると、Mを例えば540ビットに設定した場合、1H期間で2回読み出しを行うため、各データ線ドライバ100A、100Bには、M=540ビットのデータがラッチされることになる。即ち、合計1080ビットのデータがデータ線ドライバ100にラッチされることになり、前述の例で必要である1H期間に1080ビットを達成できる。そして、1H期間に必要なデータ量をラッチすることができ、且つ、RAM200の長さRYをおよそ半分に短くすることができる。これにより、表示ドライバ20のブロック幅ICYを短くすることができるので、表示ドライバ20の製造コスト削減が可能となる。
In this way, when M is set to 540 bits, for example, since data is read twice in the 1H period, data of M = 540 bits is latched in each of the
なお、図11(A)及び図11(B)では、一例として1H期間に2回の読み出しを行う例が図示されているが、これに限定されない。例えば、1H期間に4回読み出しを行うこともできるし、それ以上に設定することもできる。例えば4回読み出しの場合には、データ線ドライバ100を4段に分割することができ、さらにRAM200の長さRYを短くすることができる。この場合、前述を例に取れば、M=270に設定することができ、4段に分割されたデータ線ドライバのそれぞれに270ビットのデータがラッチされる。つまり、RAM200の長さRYをおよそ4分の1にしながら、1H期間に必要な1080ビットの供給を達成することができる。
Note that in FIGS. 11A and 11B, an example in which reading is performed twice in the 1H period is illustrated as an example; however, the present invention is not limited to this. For example, reading can be performed four times during the 1H period, or more than that can be set. For example, in the case of reading four times, the
また、図11(B)のA3及びA4に示すように、データ線イネーブル信号等(図示せず)による制御に基づいてデータ線ドライバ100A及び100Bの出力を立ち上げても良いし、A1及びA2に示すタイミングで、各データ線ドライバ100A、100Bがラッチした後にそのままデータ線に出力するようにしても良い。また、各データ線ドライバ100A、100Bにもう一段ラッチ回路を設けて、A1及びA2でラッチしたデータに基づく電圧を次の1H期間に出力するようにしても良い。こうすれば、1H期間に読み出しを行う回数を、画質劣化の心配なしに増やすことができる。
Further, as indicated by A3 and A4 in FIG. 11B, the outputs of the
なお、ピクセル数PYが320(表示パネル10の走査線が320本)であり、1秒間に60フレームの表示画行われる場合、1H期間は図11(B)に示すように約52μsecである。求め方としては、1sec÷60フレーム÷320≒52μsecである。これに対して、ワード線の選択は図11(B)に示すようにおよそ40nsecで行われる。つまり、1H期間に対して十分に短い期間に複数回のワード線選択(RAM200からのデータ読み出し)が行われるため、表示パネル10に対する画質の劣化に問題は生じない。
When the number of pixels PY is 320 (320 scanning lines of the display panel 10) and a display image of 60 frames is displayed per second, the 1H period is about 52 μsec as shown in FIG. 11B. The calculation method is 1 sec ÷ 60 frames ÷ 320≈52 μsec. On the other hand, the selection of the word line is performed in about 40 nsec as shown in FIG. That is, since word line selection (reading data from the RAM 200) is performed a plurality of times in a sufficiently short period with respect to the 1H period, there is no problem in image quality deterioration for the
また、Mの値は、次式で得ることができる。なお、BNKは、BANK数を示し、Nは1H期間に行われる読み出し回数を示し、(ピクセル数PX×3)とは、表示パネル10の複数のデータ線に対応する画素数(本実施形態ではサブピクセル数)を意味し、データ線本数DLNに一致する。 Further, the value of M can be obtained by the following equation. BNK indicates the number of BANKs, N indicates the number of readings performed in the 1H period, and (pixel number PX × 3) is the number of pixels corresponding to a plurality of data lines of the display panel 10 (in the present embodiment). Means the number of subpixels) and coincides with the number of data lines DLN.
なお、本実施形態ではセンスアンプ回路210はラッチ機能を有するが、これに限定されない。例えばセンスアンプ回路210はラッチ機能を有さないものであっても良い。
In the present embodiment, the
2.4.データ線ドライバの細分割
図13は、1ピクセルを構成する各サブピクセルのうち、一例としてR用サブピクセルについてRAM200とデータ線ドライバ100の関係を説明するための図である。
2.4. Subdivision of Data Line Driver FIG. 13 is a diagram for explaining the relationship between the
例えば各サブピクセルの階調のGビットが64階調である6ビットに設定された場合、R用サブピクセルのデータ線駆動セル110A−R及び110B−Rには、6ビットのデータがRAM200から供給される。6ビットのデータを供給するために、RAM200のセンスアンプ回路210に含まれる複数のセンスアンプセル211のうち例えば6つのセンスアンプセル211が各データ線駆動セル110に対応する。
For example, when the G bit of each subpixel gradation is set to 6 bits, which is 64 gradations, 6-bit data is transferred from the
例えば、データ線駆動セル110A−RのY方向の長さSCYは、6つのセンスアンプセル211のY方向の長さSAYに納める必要がある。同様に各データ線駆動セル110のY方向の長さは6つのセンスアンプセル211の長さSAYに納める必要がある。長さSCYを6つのセンスアンプセル211の長さSAYに納めることができない場合には、データ線ドライバ100のY方向の長さが、RAM200の長さRYよりも大きくなってしまい、レイアウト的に効率の悪い状態になってしまう。
For example, the length SCY in the Y direction of the data line driving
RAM200はプロセス的に微細化が進み、センスアンプセル211のサイズも小さい。一方、図7に示すように、データ線駆動セル110には複数の回路が設けられている。特に、DAC120やラッチ回路130は回路サイズが大きくなり、小さく設計することが難しい。さらに、DAC120やラッチ回路130は入力されるビット数が増えると大きくなる。つまり、長さSCYを6つのセンスアンプセル211のトータル長さSAYに納めることが困難である場合がある。
The
これに対して、本実施形態では、1H内読み出し回数Nで分割されたデータ線ドライバ100A,100BをさらにS(Sは2以上の整数)分割し、X方向にスタックすることができる。図14は、1H期間にN=2回読み出しを行うように設定されたRAM200において、データ線ドライバ100A及び100BがそれぞれS=2分割されてスタックされた構成例を示す。なお、図14では、2回読み出しに設定されたRAM200についての構成例であり、これに限定されない。例えばN=4回読み出しに設定されている場合には、データ線ドライバはX方向においてN×S=4×2=8段に分割される。
On the other hand, in the present embodiment, the
図13の各データ線ドライバ100A、100Bは、図14に示すように、それぞれが、データ線ドライバ100A1(広義には第1の細分割データ線ドライバ)及び100A2、データ線ドライバ100B1(広義には第2の細分割データ線ドライバ)及び100B2(広義には第3又は第Sの細分割データ線ドライバ)に分割されている。そして、データ線駆動セル110A1−R等はそのY方向の長さがSCY2に設定されている。長さSCY2は、図14によるとセンスアンプセル211がG×2個配列された場合のY方向の長さSAY2に収まるように設定されている。つまり、各データ線駆動セル110を形成する際に、図13に比べてY方向に許容される長さが拡大され、レイアウト的に効率の良い設計が可能である。
As shown in FIG. 14, each of the
次に図14における構成の動作を説明する。例えばワード線WL1が選択されると、各センスアンプブロック210−1、210−2、210−3、210−4等を介して計Mビットのデータがデータ線ドライバ100A1、100A2、100B1、100B2の少なくともいずれかに供給される。このとき、例えば、センスアンプブロック210−1から出力されるGビットのデータは、例えばデータ線駆動セル110A1−R及び110B1−R(広義には共にR用データ線駆動セル)に供給される。そして、センスアンプブロック210−2から出力されるGビットのデータは、例えばデータ線駆動セル110A2−R及び110B2−R(広義には共にR用データ線駆動セル)に供給される。なお、この場合、各細分割データ線ドライバ100A1、100A2、100B1、100B2等は、〔M/(G×S)〕個のデータ線駆動セル110が設けられる。
Next, the operation of the configuration in FIG. 14 will be described. For example, when the word line WL1 is selected, a total of M bits of data are transferred to the data line drivers 100A1, 100A2, 100B1, and 100B2 through the sense amplifier blocks 210-1, 210-2, 210-3, and 210-4. Supplied to at least one of them. At this time, for example, the G-bit data output from the sense amplifier block 210-1 is supplied to, for example, the data line driving cells 110A1-R and 110B1-R (both R data line driving cells in a broad sense). The G-bit data output from the sense amplifier block 210-2 is supplied to, for example, the data line driving cells 110A2-R and 110B2-R (both in a broad sense, R data line driving cells). In this case, each subdivided data line driver 100A1, 100A2, 100B1, 100B2, etc. is provided with [M / (G × S)] data
このとき、図11(B)に示すタイミングチャートと同様に、ワード線WL1が選択されたときに対応してラッチ信号SLA(広義には第1のラッチ信号)が立ち下がる。そして、このラッチ信号SLAはデータ線駆動セル110A1−Rを含むデータ線ドライバ100A1及びデータ線駆動セル110A2−Rを含むデータ線ドライバ100A2に供給される。従って、ワード線WL1の選択によってセンスアンプブロック210−1から出力されるGビットのデータ(メモリセル群MCS11に格納されているデータ)はデータ線駆動セル110A1−Rにラッチされる。同様に、ワード線WL1の選択によってセンスアンプブロック210−2から出力されるGビットのデータ(メモリセル群MCS12に格納されているデータ)はデータ線駆動セル110A2−Rにラッチされる。 At this time, similarly to the timing chart shown in FIG. 11B, the latch signal SLA (first latch signal in a broad sense) falls in response to the selection of the word line WL1. The latch signal SLA is supplied to the data line driver 100A1 including the data line driving cell 110A1-R and the data line driver 100A2 including the data line driving cell 110A2-R. Accordingly, G-bit data (data stored in the memory cell group MCS11) output from the sense amplifier block 210-1 by the selection of the word line WL1 is latched in the data line driving cell 110A1-R. Similarly, G-bit data (data stored in the memory cell group MCS12) output from the sense amplifier block 210-2 by the selection of the word line WL1 is latched in the data line driving cell 110A2-R.
センスアンプブロック210−3、210−4についても上記と同様であり、データ線駆動セル110A1−G(広義にはG用データ線駆動セル)にはメモリセル群MCS13に格納されているデータがラッチされ、データ線駆動セル110A2−G(広義にはG用データ線駆動セル)にはメモリセル群MCS14に格納されているデータがラッチされる。 The sense amplifier blocks 210-3 and 210-4 are the same as described above, and data stored in the memory cell group MCS13 is latched in the data line driving cells 110A1-G (G data line driving cells in a broad sense). Then, data stored in the memory cell group MCS14 is latched in the data line driving cells 110A2-G (G data line driving cells in a broad sense).
また、ワード線WL2が選択される場合は、ワード線WL2の選択に対応してラッチ信号SLBが(広義には第Nのラッチ信号)立ち下がる。そして、このラッチ信号SLBはデータ線駆動セル110B1−Rを含むデータ線ドライバ100B1及びデータ線駆動セル110B2−Rを含むデータ線ドライバ100B2に供給される。従って、ワード線WL2の選択によってセンスアンプブロック210−1から出力されるGビットのデータ(メモリセル群MCS21に格納されているデータ)はデータ線駆動セル110B1−Rにラッチされる。同様に、ワード線WL2の選択によってセンスアンプブロック210−2から出力されるGビットのデータ(メモリセル群MCS22に格納されているデータ)はデータ線駆動セル110B2−Rにラッチされる。 In addition, when the word line WL2 is selected, the latch signal SLB (Nth latch signal in a broad sense) falls corresponding to the selection of the word line WL2. The latch signal SLB is supplied to the data line driver 100B1 including the data line driving cell 110B1-R and the data line driver 100B2 including the data line driving cell 110B2-R. Therefore, G-bit data (data stored in the memory cell group MCS21) output from the sense amplifier block 210-1 by the selection of the word line WL2 is latched in the data line driving cell 110B1-R. Similarly, G-bit data (data stored in the memory cell group MCS22) output from the sense amplifier block 210-2 by the selection of the word line WL2 is latched in the data line driving cell 110B2-R.
ワード線WL2の選択においても、センスアンプブロック210−3、210−4については上記と同様であり、データ線駆動セル110B1−Gにはメモリセル群MCS23に格納されているデータがラッチされ、データ線駆動セル110B2−Gにはメモリセル群MCS24に格納されているデータがラッチされる。データ線駆動セル110A1−BはB用サブピクセルのデータがラッチされるB用データ線駆動セルである。 In the selection of the word line WL2, the sense amplifier blocks 210-3 and 210-4 are the same as described above, and the data stored in the memory cell group MCS23 is latched in the data line driving cell 110B1-G, and the data The data stored in the memory cell group MCS24 is latched in the line drive cell 110B2-G. The data line driving cell 110A1-B is a B data line driving cell in which the data of the B subpixel is latched.
なお、各データ線ドライバ100A1、100A2等はY方向(広義には第2の方向)に沿ってR用データ線駆動セル、G用データ線駆動セル、B用データ線駆動セルが配列されている。 Each data line driver 100A1, 100A2, etc. has an R data line driving cell, a G data line driving cell, and a B data line driving cell arranged in the Y direction (second direction in a broad sense). .
このようにデータ線ドライバ100A、100Bが分割された場合において、RAM200に格納されるデータを図15(B)に示す。図15(B)に示すようにRAM200には、Y方向に沿ってR用サブピクセルデータ、R用サブピクセルデータ、G用サブピクセルデータ、G用サブピクセルデータ、B用サブピクセルデータ、B用サブピクセルデータ・・・という順番でデータが格納される。一方、図13のような構成の場合には、図15(A)に示すようにRAM200には、Y方向に沿ってR用サブピクセルデータ、G用サブピクセルデータ、B用サブピクセルデータ、R用サブピクセルデータ・・・という順番でデータが格納される。
FIG. 15B shows data stored in the
なお、図13では長さSAYは6つのセンスアンプセル211に示されているが、これに限定されない。例えば、階調度が8ビットの場合には長さSAYは8つのセンスアンプセル211の長さに相当する。
In FIG. 13, the length SAY is shown for the six
また、図14では一例として各データ線ドライバ100A、100BをそれぞれS=2分割する構成が示されているが、これに限定されない。例えばS=3分割でも良いし、S=4分割でも良い。そして、例えばデータ線ドライバ100AをS=3分割した場合、3分割されたものに同じラッチ信号SLAを供給するようにすればよい。また、1H期間内読み出し回数Nと等しい分割数Sの変形例として、S=3分割した場合には、それぞれをR用サブピクセルデータ、G用サブピクセルデータ、B用サブピクセルデータのドライバとすることができる。その構成を図16に示す。図16では、3つに分割されたデータ線ドライバ101A1(広義には第1の細分割データ線ドライバ)、101A2(広義には第2の細分割データ線ドライバ)、101A3が示されている。データ線ドライバ101A1は、データ線駆動セル111A1(広義には第3又は第Sの細分割データ線ドライバ)を含み、データ線ドライバ101A2は、データ線駆動セル111A2を含み、データ線ドライバ101A3は、データ線駆動セル111A3を含む。
FIG. 14 shows a configuration in which each
そして、ワード線WL1の選択に対応してラッチ信号SLAが立ち下がる。前述と同様にラッチ信号SLAは、各データ線ドライバ101A1、101A2、101A3に供給される。 Then, the latch signal SLA falls corresponding to the selection of the word line WL1. As described above, the latch signal SLA is supplied to each of the data line drivers 101A1, 101A2, and 101A3.
このようにすると、ワード線WL1の選択によって、メモリセル群MCS11に格納されているデータが例えばR用サブピクセルデータとしてデータ線駆動セル111A1(広義にはR用データ線駆動セル)に格納される。同様にメモリセル群MCS12に格納されているデータが例えばG用サブピクセルデータとしてデータ線駆動セル111A2(広義にはG用データ線駆動セル)に格納され、メモリセル群MCS13に格納されているデータが例えばB用サブピクセルデータとしてデータ線駆動セル111A3(広義にはB用データ線駆動セル)に格納される。 In this way, by selecting the word line WL1, the data stored in the memory cell group MCS11 is stored in the data line driving cell 111A1 (R data line driving cell in a broad sense), for example, as R subpixel data. . Similarly, the data stored in the memory cell group MCS12 is stored in the data line driving cell 111A2 (G data line driving cell in a broad sense) as, for example, G subpixel data, and the data stored in the memory cell group MCS13. Is stored in the data line drive cell 111A3 (B data line drive cell in a broad sense) as B subpixel data, for example.
従って、図15(A)のようにRAM200に書き込まれるデータをY方向でR用サブピクセルデータ、G用サブピクセルデータ、B用サブピクセルデータという順番に配列することができる。この場合も、各データ線ドライバ101A1、101A2、101A3をさらにS分割することができる。
Therefore, as shown in FIG. 15A, the data written in the
3.RAM
3.1.メモリセルの構成
各メモリセルMCは例えばSRAM(Static-Random-Access-Memory)で構成すること
ができる。図17(A)にメモリセルMCの回路の一例を示す。また、図17(B)及び図17(C)にメモリセルMCのレイアウトの一例を示す。
3. RAM
3.1. Configuration of Memory Cell Each memory cell MC can be configured by, for example, SRAM (Static-Random-Access-Memory). FIG. 17A shows an example of a circuit of the memory cell MC. FIGS. 17B and 17C show an example of the layout of the memory cell MC.
図17(B)は横型セルのレイアウト例であり、図17(C)は縦型セルのレイアウト例である。ここで横型セルは図17(B)に示すように、各メモリセルMC内においてワード線WLの長さMCYがビット線BL、/BLの長さMCXよりも長いセルである。一方、縦型セルは図17(C)に示すように、各メモリセルMC内においてビット線BL、/BLの長さMCXの方がワード線WLの長さMCYよりも長いセルである。なお図17(C)では、ポリシリコン層にて形成されるサブワード線SWLと金属層で形成されたメインワード線MWLとが示されているが、メインワード線MWLを裏打ちとして使用している。 FIG. 17B shows a layout example of a horizontal cell, and FIG. 17C shows a layout example of a vertical cell. Here, as shown in FIG. 17B, the horizontal cell is a cell in which the length MCY of the word line WL is longer than the length MCX of the bit lines BL and / BL in each memory cell MC. On the other hand, as shown in FIG. 17C, the vertical cell is a cell in which the length MCX of the bit lines BL and / BL is longer than the length MCY of the word line WL in each memory cell MC. In FIG. 17C, a sub word line SWL formed of a polysilicon layer and a main word line MWL formed of a metal layer are shown, but the main word line MWL is used as a backing.
図18は、横型セルMCとセンスアンプセル211との関係を示している。図17(B)に示す横型セルMCは、図18に示すようにビット線対BL,/BLがX方向に沿って配列される。よって、横型セルMCの長手辺の長さMCYがY方向長さとなる。一方、センスアンプセル211も、回路レイアウト上、図18に示すようにY方向にて所定の長さSAY3を要する。よって、横型セルの場合には、図18の通り、一つのセンスアンプセル211に1ビット分のメモリセルMC(X方向ではPY個)を配置し易い。従って、前記式にて説明したように、1H期間内に各RAM200から読み出される総ビット数をMとした場合、図19に示すように、RAM200のY方向にはM個のメモリセルMCを配列すればよい。図13〜図16にて、RAM200がY方向にてM個のメモリセルMCとM個のセンスアンプセル211とを有する例は、横型セルを用いた場合に適用できる。なお、図19に示すような横型セルの場合であって、1H期間に異なるワード線WLを2回選択して読み出しが行われる場合には、RAM200のX方向に配列されるメモリセルMCの数は、ピクセル数PY×読み出し回数(2回)である。ただし、横型のメモリセルMCのX方向の長さMCXは比較的短いので、X方向に配列されるメモリセルMCの個数が増えても、RAM200のX方向のサイズが大きくならない。
FIG. 18 shows the relationship between the horizontal cell MC and the
なお、横型セルを用いることの利点として、RAM200のY方向の長さMCYの自由度が増えることである。横型セルの場合、Y方向長さは調整可能であるので、Y方向とX方向の各長さの比率として、2:1または1.5:1などのセルレイアウトを用意しておくことができる。この場合、Y方向に配列する横型セルの個数を例えば100個とした場合に、上記比率によってRAM200のY方向長さMCYを種々設計できる利点がある。これに対して、図17(C)に示す縦型セルを用いると、センスアンプセル211のY方向の個数によって、RAM200のY方向長さMCYが支配的となり、自由度は少ない。
An advantage of using the horizontal cell is that the degree of freedom of the length MCY in the Y direction of the
3.2.複数の縦型セルに対するセンスアンプの共用
図21(A)に示すようにセンスアンプセル211のY方向の長さSAY3は、縦型のメモリセルMCの長さMCYよりも十分に大きい。このため、ワード線WLを選択する際に、一つのセンスアンプセル211に対して1ビット分のメモリセルMCを対応させるレイアウトでは、効率が悪い。
3.2. Sharing the sense amplifier for a plurality of vertical cells As shown in FIG. 21A, the length SAY3 of the
そこで、図21(B)に示すように、ワード線WLの選択において、一つのセンスアンプセル211に対して複数ビット分(例えば2ビット)のメモリセルMCを対応させる。これにより、センスアンプセル211の長さSAY3とメモリセルMCの長さMCYの差を問題とせずに、効率的にメモリセルMCをRAM200に配列することができる。
Therefore, as shown in FIG. 21B, in selecting the word line WL, one
図21(B)によると、選択型センスアンプSSAは、センスアンプセル211と、スイッチ回路220と、スイッチ回路230を含む。選択型センスアンプSSAには、ビット線対BL、/BLが例えば2組接続されている。
According to FIG. 21B, the selective sense amplifier SSA includes a
スイッチ回路220は、選択信号COLA(広義にはセンスアンプ用選択信号)に基づいて、一方の組のビット線対BL、/BLをセンスアンプセル211に接続する。同様にスイッチ回路230は、選択信号COLBに基づいて、他方の組のビット線対BL、/BLをセンスアンプセル211に接続する。なお、選択信号COLA、COLBは、例えばその信号レベルが排他的に制御される。具体的には、選択信号COLAがスイッチ回路220をアクティブに設定する信号に設定された場合には、選択信号COLBはスイッチ回路230をノンアクティブに設定する信号に設定される。即ち、選択型センスアンプSSAは例えば2組のビット線対BL、/BLによって供給される2ビット(広義にはNビット)のデータのうちのいずれか1ビットのデータを選択して対応するデータを出力する。
The
図22に選択型センスアンプSSAが設けられたRAM200を示す。図22では、一例として、1H期間に2回(広義にはN回)読み出しを行う場合であり、例えば階調度のGビットが6ビットである場合の構成が示されている。このような場合、RAM200には、図23に示すようにM個の選択型センスアンプSSAが設けられる。従って、1回のワード線WLの選択によってデータ線ドライバ100に供給されるデータは計Mビットである。これに対して、図23のRAM200にはメモリセルMCがY方向においてM×2個配列されている。そして、X方向では、図19の場合とは異なり、ピクセル数PYと同じ個数のメモリセルMCが配列されている。図23のRAM200では、選択型センスアンプSSAに2組のビット線対BL、/BLが接続されているため、RAM200のX方向に配列されるメモリセルMCの数はピクセル数PYと同じ個数でよい。
FIG. 22 shows a
これにより、メモリセルMCの長さMCXが長さMCYより長い縦型セルの場合では、X方向に配列されるメモリセルMCの個数を減ずることで、RAM200のX方向のサイズを大きくならないようにすることができる。
Thus, in the case of a vertical cell in which the length MCX of the memory cell MC is longer than the length MCY, the size of the
3.3.縦型メモリセルからの読み出し動作
次に図22に示す縦型メモリセルが配列されたRAM200の動作を説明する。このRAM200に対する読み出しの制御方法は例えば2つあり、まずその一つを図24(A)、図24(B)のタイミングチャートを用いて説明する。
3.3. Read Operation from Vertical Memory Cell Next, the operation of the
図24(A)のB1に示すタイミングで選択信号COLAがアクティブに設定され、B2に示すタイミングでワード線WL1が選択される。このとき、選択信号COLAがアクティブであるため、選択型センスアンプSSAはA側のメモリセルMC、つまりメモリセルMC−1Aのデータを検出して出力する。そして、B3のタイミングでラッチ信号SLAが立ち下がると、データ線駆動セル110A−Rは、メモリセルMC−1Aに格納されているデータをラッチする。
The selection signal COLA is set active at the timing indicated by B1 in FIG. 24A, and the word line WL1 is selected at the timing indicated by B2. At this time, since the selection signal COLA is active, the selective sense amplifier SSA detects and outputs data of the A-side memory cell MC, that is, the memory cell MC-1A. When the latch signal SLA falls at the timing of B3, the data
また、B4のタイミングで選択信号COLBがアクティブに設定され、B5に示すタイミングでワード線WL1が選択される。このとき、選択信号COLBがアクティブであるため、選択型センスアンプSSAはB側のメモリセルMC、つまりメモリセルMC−1Bのデータを検出して出力する。そして、B6のタイミングでラッチ信号SLBが立ち下がると、データ線駆動セル110B−Rは、メモリセルMC−1Bに格納されているデータをラッチする。なお、図24(A)では、2回読み出しのうち、2回ともワード線WL1が選択される。
Further, the selection signal COLB is set to active at the timing of B4, and the word line WL1 is selected at the timing of B5. At this time, since the selection signal COLB is active, the selective sense amplifier SSA detects and outputs data of the memory cell MC on the B side, that is, the memory cell MC-1B. When the latch signal SLB falls at the timing of B6, the data
これにより、1H期間の2回読み出しによるデータ線ドライバ100のデータラッチが完了する。
Thereby, the data latch of the
また、図24(B)には、ワード線WL2が選択される場合のタイミングチャートが示されている。動作は上記と同様であり、その結果、ワード線WL2がB7やB8に示すように選択される場合には、メモリセルMC−2Aのデータがデータ線駆動セル110A−Rにラッチされ、メモリセルMC−2Bのデータがデータ線駆動セル110B−Rにラッチされる。
FIG. 24B shows a timing chart when the word line WL2 is selected. The operation is the same as described above. As a result, when the word line WL2 is selected as indicated by B7 or B8, the data in the memory cell MC-2A is latched in the data
これにより、図24(A)の1H期間とは異なる1H期間での2回読み出しによるデータ線ドライバ100のデータラッチが完了する。
Thus, the data latch of the
このような読み出し方法に対して、RAM200の各メモリセルMCには、図25に示すようにデータが格納される。例えば、データRA−1〜RA−6はデータ線駆動セル110A−Rに供給するためのR画素の6ビットのデータであり、データRB−1〜RB−6はデータ線駆動セル110B−Rに供給するためのR画素の6ビットのデータである。
For such a reading method, data is stored in each memory cell MC of the
図25に示すように、例えばワード線WL1に対応するメモリセルMCには、Y方向に沿って、データRA−1(データ線ドライバ100Aがラッチするためのデータ)、RB−1(データ線ドライバ100Bがラッチするためのデータ)、RA−2(データ線ドライバ100Aがラッチするためのデータ)、RB−2(データ線ドライバ100Bがラッチするためのデータ)、RA−3(データ線ドライバ100Aがラッチするためのデータ)、RB−3(データ線ドライバ100Bがラッチするためのデータ)・・という順番で格納される。即ち、RAM200には、Y方向に沿って(データ線ドライバ100Aがラッチするためのデータ)と(データ線ドライバ100Bがラッチするためのデータ)が交互に格納される。
As shown in FIG. 25, for example, in the memory cell MC corresponding to the word line WL1, along the Y direction, data RA-1 (data to be latched by the
なお、図24(A)、図24(B)に示す読み出し方法は、1H期間に2回読み出しを行うが、1H期間に同一のワード線WLが選択される。 Note that the reading method illustrated in FIGS. 24A and 24B performs reading twice in the 1H period, but the same word line WL is selected in the 1H period.
上記には、1回のワード線の選択において選択されるメモリセルMCのうち、各選択型センスアンプSSAは2個のメモリセルMCからデータを受ける内容が開示されているが、これに限定されない。例えば、1回のワード線の選択において選択されるメモリセルMCのうち、各選択型センスアンプSSAがN個のメモリセルMCからNビットのデータを受けるような構成でも良い。その場合には、選択型センスアンプSSAは、同一のワード線の1回目の選択の際には、第1〜第NのメモリセルMCのN個のメモリセルMCのうち、第1のメモリセルMCから受ける1ビットのデータを選択する。また、選択型センスアンプSSAはK(1≦K≦N)回目のワード線の選択の際には、第KのメモリセルMCから受ける1ビットのデータを選択する。 Although the above description discloses that each of the selectable sense amplifiers SSA receives data from two memory cells MC among the memory cells MC selected in one word line selection, the present invention is not limited to this. . For example, among the memory cells MC selected in one word line selection, each selective sense amplifier SSA may receive N bits of data from N memory cells MC. In this case, the selection type sense amplifier SSA selects the first memory cell among the N memory cells MC of the first to Nth memory cells MC when selecting the same word line for the first time. Select 1-bit data received from MC. In addition, the selection type sense amplifier SSA selects 1-bit data received from the Kth memory cell MC in the K (1 ≦ K ≦ N) word line selection.
図24(A)及び図24(B)の変形例として、1H期間にN回選択される同一のワード線WLをJ(Jは2以上の整数)本選択し、1H期間にRAM200よりデータが読み出される回数を(N×J)回とすることができる。つまり、N=2,J=2とすると、図24(A)及び図24(B)に示す4回のワード線選択が同一水平走査期間1H内に実施される。すなわち、1H期間内にワード線WL1を2回、ワード線WL2を2回選択することで、N=4回読出しする方法である。
As a modification of FIGS. 24A and 24B, J (J is an integer of 2 or more) identical word lines WL selected N times in the 1H period are selected, and data is stored in the
この場合には、RAMブロック200の各々は、1回のワード線の選択において、M(Mは2以上の整数)ビットのデータを出力し、Mの値は、表示パネル10の複数のデータ線DLの本数をDLN、各データ線に対応する各画素の階調ビット数をG、RAMブロック200のブロック数をBNKと定義した場合に以下の式で与えられる。
In this case, each of the RAM blocks 200 outputs M (M is an integer of 2 or more) bits of data in one word line selection, and the value of M is a plurality of data lines of the
次にもう一つの制御方法を図26(A)及び図26(B)を用いて説明する。 Next, another control method will be described with reference to FIGS. 26 (A) and 26 (B).
図26(A)のC1に示すタイミングで選択信号COLAがアクティブに設定され、C2に示すタイミングでワード線WL1が選択される。これにより図22のメモリセルMC−1A及びMC−1Bが選択される。このとき、選択信号COLAがアクティブであるため、選択型センスアンプSSAはA側のメモリセルMC(広義には第1のメモリセル)、つまりメモリセルMC−1Aのデータを検出して出力する。そして、C3のタイミングでラッチ信号SLAが立ち下がると、データ線駆動セル110A−Rは、メモリセルMC−1Aに格納されているデータをラッチする。
The selection signal COLA is set active at the timing indicated by C1 in FIG. 26A, and the word line WL1 is selected at the timing indicated by C2. As a result, the memory cells MC-1A and MC-1B of FIG. 22 are selected. At this time, since the selection signal COLA is active, the selective sense amplifier SSA detects and outputs data of the A side memory cell MC (first memory cell in a broad sense), that is, the memory cell MC-1A. When the latch signal SLA falls at the timing of C3, the data
また、C4に示すタイミングでワード線WL2が選択され、メモリセルMC−2A及びMC−2Bが選択される。このとき、選択信号COLAはアクティブであるため、選択型センスアンプSSAはA側のメモリセルMC、つまりメモリセルMC−2Aのデータを検出して出力する。そして、C5のタイミングでラッチ信号SLBが立ち下がると、データ線駆動セル110B−Rは、メモリセルMC−2Aに格納されているデータをラッチする。
Further, the word line WL2 is selected at the timing indicated by C4, and the memory cells MC-2A and MC-2B are selected. At this time, since the selection signal COLA is active, the selection type sense amplifier SSA detects and outputs data of the A-side memory cell MC, that is, the memory cell MC-2A. When the latch signal SLB falls at the timing of C5, the data
これにより、1H期間の2回読み出しによるデータ線ドライバ100のデータラッチが完了する。
Thereby, the data latch of the
また、図26(A)で示される1H期間とは異なる1H期間での読み出しを図26(B)を用いて説明する。図26(B)のC6に示すタイミングで選択信号COLBがアクティブに設定され、C7に示すタイミングでワード線WL1が選択される。これにより図22のメモリセルMC−1A及びMC−1Bが選択される。このとき、選択信号COLBがアクティブであるため、選択型センスアンプSSAはB側のメモリセルMC(広義には第1〜第Nのメモリセルのうちの第1のメモリセルと異なるメモリセル)、つまりメモリセルMC−1Bのデータを検出して出力する。そして、C8のタイミングでラッチ信号SLAが立ち下がると、データ線駆動セル110A−Rは、メモリセルMC−1Bに格納されているデータをラッチする。
Further, reading in a 1H period different from the 1H period shown in FIG. 26A will be described with reference to FIG. The selection signal COLB is set active at the timing indicated by C6 in FIG. 26B, and the word line WL1 is selected at the timing indicated by C7. As a result, the memory cells MC-1A and MC-1B of FIG. 22 are selected. At this time, since the selection signal COLB is active, the selective sense amplifier SSA has a memory cell MC on the B side (in a broad sense, a memory cell different from the first memory cell among the first to Nth memory cells), That is, the data of the memory cell MC-1B is detected and output. When the latch signal SLA falls at the timing C8, the data
また、C9に示すタイミングでワード線WL2が選択され、メモリセルMC−2A及びMC−2Bが選択される。このとき、選択信号COLBはアクティブであるため、選択型センスアンプSSAはB側のメモリセルMC、つまりメモリセルMC−2Bのデータを検出して出力する。そして、C10のタイミングでラッチ信号SLBが立ち下がると、データ線駆動セル110B−Rは、メモリセルMC−2Bに格納されているデータをラッチする。
Further, the word line WL2 is selected at the timing indicated by C9, and the memory cells MC-2A and MC-2B are selected. At this time, since the selection signal COLB is active, the selection type sense amplifier SSA detects and outputs data of the B-side memory cell MC, that is, the memory cell MC-2B. When the latch signal SLB falls at the timing of C10, the data
これにより、図26(A)の1H期間とは異なる1H期間での2回読み出しによるデータ線ドライバ100のデータラッチが完了する。
Thereby, the data latch of the
このような読み出し方法に対して、RAM200の各メモリセルMCには、図27に示すようにデータが格納される。例えば、データRA−1A〜RA−6A及びデータRA−1B〜RA−6Bはデータ線駆動セル110A−Rに供給するためのR用サブピクセルのための6ビットのデータである。データRA−1A〜RA−6Aは図26(A)に示す1H期間におけるR用サブピクセルデータであり、データRA−1B〜RA−6Bは図26(B)に示す1H期間におけるR用サブピクセルデータである。
For such a reading method, data is stored in each memory cell MC of the
また、データRB−1A〜RB−6A及びデータRB−1B〜RB−6Bはデータ線駆動セル110B−Rに供給するためのR用サブピクセルのための6ビットのデータである。データRB−1A〜RB−6Aは図26(A)に示す1H期間におけるR用サブピクセルデータであり、データRB−1B〜RB−6Bは図26(B)に示す1H期間におけるRサブピクセルデータである。
Data RB-1A to RB-6A and data RB-1B to RB-6B are 6-bit data for R subpixels to be supplied to the data
図27に示すように、RAM200には、X方向に沿ってデータRA−1A(データ線ドライバ100Aがラッチするためのデータ)、RB−1A(データ線ドライバ100Bがラッチするためのデータ)という順番に各メモリセルMCに格納される。
As shown in FIG. 27, the
また、RAM200には、Y方向に沿って、データRA−1A(図26(A)の1H期間にデータ線ドライバ100Aがラッチするためのデータ)、データRA−1B(図26(A)の1H期間にデータ線ドライバ100Aがラッチするためのデータ)、データRA−2A(図26(A)の1H期間にデータ線ドライバ100Aがラッチするためのデータ)、データRA−2B(図26(A)の1H期間にデータ線ドライバ100Aがラッチするためのデータ)・・という順番で格納される。即ち、RAM200には、Y方向に沿って、ある1H期間にデータ線ドライバ100Aにラッチされるデータと、その1H期間とは異なる他の1H期間にデータ線ドライバ100Aにラッチされるデータとが、交互に格納される。
Further, in the
なお図26(A)、図26(B)に示す読み出し方法は、1H期間に2回読み出しを行うが、1H期間に異なるワード線WLが選択される。そして、1垂直期間(つまり、1フレーム期間)に同一のワード線が2回選択される。これは、選択型センスアンプSSAが2組のビット線対BL、/BLを接続するからである。従って、選択型センスアンプSSAに3組又はそれ以上のビット線BL、/BLが接続される場合には、1垂直期間に同一のワード線が3回又はそれ以上の回数だけ選択されることになる。 Note that in the reading method illustrated in FIGS. 26A and 26B, reading is performed twice in the 1H period, but different word lines WL are selected in the 1H period. The same word line is selected twice in one vertical period (that is, one frame period). This is because the selective sense amplifier SSA connects two pairs of bit lines BL and / BL. Accordingly, when three or more sets of bit lines BL and / BL are connected to the selective sense amplifier SSA, the same word line is selected three times or more in one vertical period. Become.
なお、本実施形態では、上述されたワード線WLの制御は、例えば図4のワード線制御回路220によって制御される。
In the present embodiment, the above-described control of the word line WL is controlled by, for example, the word
3.4.データ読み出し制御回路の配置
図20は、図17(B)の横型セルを用いて構成された2つのRAM200内に設けられた2つのメモリセルアレイ200A,200Bとその周辺回路を示している。
3.4. Arrangement of Data Read Control Circuit FIG. 20 shows two
図20は、図3(A)に示すように、2つのRAM200が隣接している例のブロック図である。2つのメモリセルアレイ200A,200Bの各一つに専用の回路として、ローデコーダ(広義にはワード線制御回路)150と、出力回路154と、CPUライト/リード回路158が設けられている。また、2つのメモリセルアレイ200A,200Bに共用の回路として、CPU/LCD制御回路152と、カラムデコーダ156が設けられている。
FIG. 20 is a block diagram of an example in which two
そして、ローデコーダ150は、CPU/LCD制御回路152からの信号に基づいて、RAM200A及び200Bのワード線WLを制御する。2つのメモリセルアレイ200A,200Bの各々からのLCD側へのデータ読み出し制御は、ローデコーダ150及びCPU/LCD制御回路152により行なわれるので、ローデコーダ150及びCPU/LCD制御回路152が広義のデータ読み出し制御回路となる。CPU/LCD制御回路152は例えば外部のホストの制御に基づいて、2つのローデコーダ150、2つの出力回路154、2つのCPUライト/リード回路158、一つのカラムデコーダ156を制御する。
The
2つのCPUライト/リード回路158はCPU/LCD制御回路152からの信号に基づいて、ホスト側からのデータをメモリセルアレイ200A,220Bに書き込んだり、メモリセルアレイ200A,200Bに格納されているデータを読み出して例えばホスト側に出力する制御を行ったりする。カラムデコーダ156は、CPU/LCD制御回路152からの信号に基づいて、メモリセルアレイ200A,200Bのビット線BL、/BLの選択制御を行う。
The two CPU write / read
なお、出力回路154は、上述したように1ビットのデータがそれぞれ入力される複数のセンスアンプセル211を含み、1H期間内に異なる例えば2本のワード線WLの選択によって各メモリセルアレイ200A,200Bから出力されるMビットのデータをデータ線ドライバ100に出力する。また、図3(A)のように4つのRAM200を有する場合、2つのCPU/LCD制御回路152は、図10に示す同一のワード線制御信号RACに基づいて4つのカラムデコーダ156を制御する結果、4つのメモリセルアレイでは同一カラムアドレスのワード線WLが同時に選択される。
The
このように、1H期間に各メモリセルアレイ200A,200Bから例えば2回読み出しを行なうことで、1回当たりの読み出しビットMが減少するので、カラムデコーダ156及びCPUライト/リード回路158のサイズは半減する。さらに、図3(A)に示すように、2つのRAM200が隣接している場合には、図20に示すように2つのメモリセルアレイ200A,200BにCPU/LCD制御回路152及びカラムデコーダ156を共用できるので、これによってもRAM200のサイズを小さくできる。
As described above, by reading twice from each of the
また、図17(B)に示す横型セルの場合、図19に示すように各ワード線WL1,WL2に接続されるメモリセルMCの数はM個と少なくなるので、ワード線の配線容量は比較的小さい。よって、ワード線をメインワード線及びサブワード線にて階層化する必要もない。 In the case of the horizontal cell shown in FIG. 17B, the number of memory cells MC connected to each of the word lines WL1 and WL2 is as small as M as shown in FIG. Small. Therefore, it is not necessary to divide the word lines into main word lines and sub word lines.
4.変形例
図28に本実施形態に係る変形例を示す。例えば図11(A)では、データ線ドライバ100A及び100BがX方向に分割されている。そして、各データ線ドライバ100A、100Bにはそれぞれ、カラー表示の場合、R用サブピクセルのデータ線駆動セル、G用サブピクセルのデータ線駆動セル、B用サブピクセルのデータ線駆動セルが設けられている。
4). Modified Example FIG. 28 shows a modified example according to this embodiment. For example, in FIG. 11A, the
これに対して、図28の変形例では、データ線ドライバ100−R(広義には第1の分割データ線ドライバ)、100−G(広義には第2の分割データ線ドライバ)、100−B(広義には第3の分割データ線ドライバ)の3つがX方向に分割されている。そして、データ線ドライバ100−Rには、複数のR用サブピクセルのデータ線駆動セル110−R1、110−R2・・(広義にはR用データ線駆動セル)が設けられ、データ線ドライバ100−Gには、複数のG用サブピクセルのデータ線駆動セル110−G1、110−G2・・(広義にはG用データ線駆動セル)が設けられている。同様にしてデータ線ドライバ100−Bには、複数のB用サブピクセルのデータ線駆動セル110−B1、110−B2・・(広義にはB用データ線駆動セル)が設けられている。 On the other hand, in the modification of FIG. 28, the data line driver 100-R (first divided data line driver in a broad sense), 100-G (second divided data line driver in a broad sense), 100-B. Three (third divided data line drivers in a broad sense) are divided in the X direction. The data line driver 100-R includes a plurality of R subpixel data line driving cells 110-R1, 110-R2,... (In a broad sense, R data line driving cells). A plurality of G sub-pixel data line driving cells 110-G1, 110-G2,... (G data line driving cells in a broad sense) are provided in -G. Similarly, the data line driver 100-B is provided with a plurality of B subpixel data line driving cells 110-B1, 110-B2,... (In a broad sense, B data line driving cells).
そして、図28の変形例では、1H期間に3回(広義にはN回、Nは3の倍数)読み出しが行われる。例えば、ワード線WL1が選択されると、それに応じて、データ線ドライバ100−RがRAM200から出力されるデータをラッチする。これにより、例えばメモリセル群MCS31に格納されているデータがデータ線駆動セル110−R1にラッチされる。
In the modification of FIG. 28, reading is performed three times in the 1H period (N times in a broad sense, where N is a multiple of 3). For example, when the word line WL1 is selected, the data line driver 100-R latches data output from the
また、ワード線WL2が選択されると、それに応じて、データ線ドライバ100−GがRAM200から出力されるデータをラッチする。これにより、例えばメモリセル群MCS32に格納されているデータがデータ線駆動セル110−G1にラッチされる。
When the word line WL2 is selected, the data line driver 100-G latches data output from the
また、ワード線WL3が選択されると、それに応じて、データ線ドライバ100−BがRAM200から出力されるデータをラッチする。これにより、例えばメモリセル群MCS33に格納されているデータがデータ線駆動セル110−B1にラッチされる。
When the word line WL3 is selected, the data line driver 100-B latches the data output from the
メモリセル群MCS34、MCS35、MCS36についても上記と同様であり、それぞれが、図28に示すようにデータ線駆動セル110−R2、110−G2、110−B2のいずれかに格納されている。 The memory cell groups MCS34, MCS35, and MCS36 are the same as described above, and each is stored in one of the data line driving cells 110-R2, 110-G2, and 110-B2, as shown in FIG.
図29は、この3回読み出しによる動作のタイミングチャートを示す図である。図29のD1のタイミングでワード線WL1が選択され、D2のタイミングでデータ線ドライバ100−RがRAM200からのデータをラッチする。これにより、上記のようにワード線WL1の選択により出力されるデータがデータ線ドライバ100−Rにラッチされる。
FIG. 29 is a diagram showing a timing chart of the operation by the three readings. The word line WL1 is selected at the timing D1 in FIG. 29, and the data line driver 100-R latches the data from the
また、D3のタイミングでワード線WL2が選択され、D4のタイミングでデータ線ドライバ100−GがRAM200からのデータをラッチする。これにより、上記のようにワード線WL2の選択により出力されるデータがデータ線ドライバ100−Gにラッチされる。
Further, the word line WL2 is selected at the timing D3, and the data line driver 100-G latches the data from the
また、D5のタイミングでワード線WL3が選択され、D6のタイミングでデータ線ドライバ100−BがRAM200からのデータをラッチする。これにより、上記のようにワード線WL3の選択により出力されるデータがデータ線ドライバ100−Bにラッチされる。
Further, the word line WL3 is selected at the timing D5, and the data line driver 100-B latches the data from the
上記のように動作する場合、RAM200のメモリセルMCには、図30に示すようにデータが格納される。例えば、図30のデータR1−1は、R用サブピクセルが6ビットの階調度である場合のその1ビットのデータを示し、例えば1つのメモリセルMCに格納される。
When operating as described above, data is stored in the memory cell MC of the
例えば図28のメモリセル群MCS31には、データR1−1〜R1−6が格納され、メモリセル群MCS32には、データG1−1〜G1−6が格納され、メモリセル群MCS33には、データB1−1〜B1−6が格納される。同様にして、メモリセル群MCS33〜MCS36には、図30に示すようにデータR2−1〜R2−6、G2−1〜G2−6、B2−1〜B2−6が格納される。 For example, data R1-1 to R1-6 are stored in the memory cell group MCS31 of FIG. 28, data G1-1 to G1-6 are stored in the memory cell group MCS32, and data are stored in the memory cell group MCS33. B1-1 to B1-6 are stored. Similarly, data R2-1 to R2-6, G2-1 to G2-6, and B2-1 to B2-6 are stored in the memory cell groups MCS33 to MCS36 as shown in FIG.
例えば、メモリセル群MCS31〜MCS33に格納されるデータを1ピクセルのデータとみなすことができ、メモリセル群MCS34〜MSC36に格納されるデータに対応するデータ線とは異なるデータ線を駆動するためのデータである。従って、RAM200には、Y方向に沿って1ピクセル毎のデータを順に書き込むことができる。
For example, data stored in the memory cell groups MCS31 to MCS33 can be regarded as 1-pixel data, and a data line for driving a data line different from the data line corresponding to the data stored in the memory cell groups MCS34 to MSC36 is used. It is data. Accordingly, data for each pixel can be sequentially written in the
また、表示パネル10に設けられている複数のデータ線のうち、例えばR用サブピクセルに対応するデータ線を駆動し、次にG用サブピクセルに対応するデータ線を駆動し、そしてB用サブピクセルに対応するデータ線を駆動する。これにより、1H期間に3回読み出しを行った場合に各回の読み出しにおいて遅延が生じても、例えばR用サブピクセルに対応するデータ線が全て駆動されているので、遅延によって表示されない領域の面積が小さくなる。従って、ちらつき等の表示劣化を緩和することができる。
Of the plurality of data lines provided in the
なお、変形例では、3分割による形態が一例として示されているが、これに限定されない。Nが3の倍数である場合には、N個の分割データ線ドライバのうち、(1/3)個の分割データ線ドライバが第1群の分割データ線ドライバに相当し、さらに(1/3)個の分割データ線ドライバが第2群の分割データ線ドライバに相当し、残りの(1/3)個の分割データ線ドライバが第3群の分割データ線ドライバに相当する。 In addition, in the modification, although the form by 3 division is shown as an example, it is not limited to this. When N is a multiple of 3, out of N divided data line drivers, (1/3) divided data line drivers correspond to the first group of divided data line drivers, and (1/3) ) Divided data line drivers correspond to the second group of divided data line drivers, and the remaining (1/3) divided data line drivers correspond to the third group of divided data line drivers.
5.本実施形態の効果
従来は、図8に示すように1本のワード線WLに接続されたメモリセル数は、表示パネルの全データ線に対応する画素の階調ビット数と等しくする制約があり、レイアウトの自由度が奪われていた。従来、表示メモリを複数のRAMブロックにブロック化する場合には、図9(A)に示すようにワード線WLの延びるX方向で複数に分轄され、複数のRAMブロックはワード線WLの延びる方向に沿って配置される。
5). Effect of this Embodiment Conventionally, as shown in FIG. 8, there is a restriction that the number of memory cells connected to one word line WL is equal to the number of gradation bits of pixels corresponding to all data lines of the display panel. , Layout freedom was deprived. Conventionally, when the display memory is divided into a plurality of RAM blocks, as shown in FIG. 9A, the display memory is divided into a plurality in the X direction in which the word lines WL extend, and the plurality of RAM blocks are in the direction in which the word lines WL extend. It is arranged along.
本実施形態では、図9(B)に示すように、ワード線WLの延びるX方向で分轄された複数のRAMブロック205−1の各々を90゜回転させ、複数のRAMブロック205−1の各々をビット線BLの延びるX方向に沿って配置した。これにより、従来の画一化されたレイアウトとは全く異なり、集積回路装置内での複数のRAMブロックの新たなレイアウトが可能となった。 In the present embodiment, as shown in FIG. 9B, each of the plurality of RAM blocks 205-1 divided in the X direction in which the word line WL extends is rotated by 90 °, and each of the plurality of RAM blocks 205-1 is then rotated. Are arranged along the X direction in which the bit line BL extends. As a result, a new layout of a plurality of RAM blocks in the integrated circuit device is possible, which is completely different from the conventional uniform layout.
また、図19に示すように、複数のメモリセルMCの各々では、ワード線WLはメモリセルのMC長辺MCYの延びるY方向に沿って配置すると、メモリセルMCの長辺MCYの範囲でセンスアンプ210を配置することができる。また、ビット線BL(図19では省略)が延びるX方向とメモリセルMCの短辺MCXが一致するので、ビット線が形成される方向のRAMブロックのサイズが制限される場合にもビット線に共通接続されるメモリセルの数を増やすことができる。即ち、効率の良いレイアウトが可能となり、コスト削減の効果を奏する。
As shown in FIG. 19, in each of the plurality of memory cells MC, when the word line WL is arranged along the Y direction in which the MC long side MCY of the memory cell extends, sensing is performed in the range of the long side MCY of the memory cell MC. An
さらには、図9(C)及び図9(D)に示すように示すように1H期間に複数回の読み出しをRAM200に対して行う。そのため、上述されたように、1ワード線あたりのメモリセルMCの数を少なくすることや、データ線ドライバ100の分割化が可能となる。例えば1H期間の読み出し回数を調整することで1ワード線に対応するメモリセルMCの配列数を調整できるので、RAM200のX方向の長さRX及びY方向の長さRYを適宜に調整することができる。また、1H期間の読み出し回数を調整することでデータ線ドライバ100の分割数も変更できる。
Further, as shown in FIGS. 9C and 9D, the
また、対象となる表示パネル10の表示領域12に設けられたデータ線の数に応じて、データ線ドライバ100及びRAM200のブロック数を変更したり、各データ線ドライバ100及びRAM200のレイアウトサイズを変更したりすることも容易になる。このため、表示ドライバ20に搭載される他の回路を考慮した設計が可能となり、表示ドライバ20の設計コストの削減が可能となる。例えば、対象となる表示パネル10に変更があり、データ線の数だけ変更された場合、データ線ドライバ100及びRAM200が主に変更の対象となる場合がある。この場合、本実施形態では、データ線ドライバ100及びRAM200のレイアウトサイズを柔軟に設計できるため、他の回路においては従来のライブラリを流用できる場合がある。従って、本実施形態では、限られたスペースを有効に利用することができ、表示ドライバ20の設計コストを削減できる。
Further, the number of blocks of the
また、本実施形態では、1H期間に複数回読み出しを行うため、図21(A)に示すようにセンスアンプSSAにより、Mビットのデータが出力されるRAM200に対して、Y方向にM×2個のメモリセルMCを設けることができる。これにより、効率よくメモリセルMCを配列することができるので、チップ面積の縮小を可能とする。
In this embodiment, since reading is performed a plurality of times in the 1H period, the sense amplifier SSA outputs M × 2 in the Y direction to the
また、図8の比較例の表示ドライバ24では、ワード線WLが非常に長いため、RAM205からのデータ読み出しの遅延によるバラツキが生じないようにするために、ある程度の電力を必要とする。また、ワード線WLが非常に長いため、ワード線WL1本あたりに接続されるメモリセルの数も増大し、ワード線WLに寄生される容量が増大する。この寄生容量の増大に対しては、ワード線WLを分割して制御することで対処可能であるが、そのための回路が別途必要となる。
Further, in the
これに対して、本実施形態では、例えば図11(A)に示すようにワード線WL1、WL2等がY方向に沿って延在形成されており、その各々の長さが比較例のワード線WLに比べて十分に短い。そのため、1回のワード線WL1の選択に要する電力は小さくなる。これにより、1H期間に複数回読み出しを行った場合にも消費電力の増大を防ぐことができる。 On the other hand, in the present embodiment, for example, as shown in FIG. 11A, the word lines WL1, WL2, etc. are formed extending along the Y direction, and the length of each of them is the word line of the comparative example. Short enough compared to WL. Therefore, the electric power required for selecting one word line WL1 is reduced. As a result, an increase in power consumption can be prevented even when reading is performed a plurality of times during the 1H period.
また、図3(A)に示すように例えば、RAM200が4BANK設けられている場合、RAM200では、図11(B)に示すようにワード線を選択する信号や、ラッチ信号SLA、SLBの制御が行われる。これらの信号は、例えば4BANKのそれぞれのRAM200に共通に用いられるようにすることができる。
As shown in FIG. 3A, for example, when the
具体的には、例えば図10に示すようにデータ線ドライバ100−1〜100−4には、同じデータ線制御信号SLC(データ線ドライバ用制御信号)が供給され、RAM200−1〜200−4には、同じワード線制御信号RAC(RAM用制御信号)が供給される。データ線制御信号SLCは例えば図11(B)に示されるラッチ信号SLA、SLBを含み、RAM用制御信号RACは例えば図11(B)に示されるワード線を選択する信号を含む。 Specifically, for example, as shown in FIG. 10, the same data line control signal SLC (data line driver control signal) is supplied to the data line drivers 100-1 to 100-4, and the RAMs 200-1 to 200-4 are supplied. Are supplied with the same word line control signal RAC (RAM control signal). The data line control signal SLC includes, for example, latch signals SLA and SLB shown in FIG. 11B, and the RAM control signal RAC includes a signal for selecting a word line shown in FIG. 11B, for example.
これにより、それぞれのBANKでRAM200のワード線が同じように選択され、データ線ドライバ100に供給されるラッチ信号SLA、SLB等が同じように立ち下がる。即ち、1H期間において、あるRAM200のワード線が選択されると同時に、他のRAM200のワード線も同時に選択される。このようにして、複数のデータ線ドライバ100は、複数のデータ線を正常に駆動することができる。
As a result, the word lines of the
6.ソースドライバ及びRAMブロックの具体例
以下、図31に示すように、176×220画素を有するQCIF表示に対応のカラー液晶表示パネル10に使用する表示ドライバ10を、4分割かつ90度回転させ、一水平走査期間に2回読み出しするためのデータドライバ100及びRAMブロック200について、具体的に説明する。
6). Specific Examples of Source Driver and RAM Block Hereinafter, as shown in FIG. 31, the
6.1.RAM内蔵データドライバブロック
図32は、ソースドライバ100及びRAMブロック200のブロックを示し、このブロックはワード線が延びる方向Yで分割されており、11ブロックに分割されたRAM内蔵データドライバブロック300を有する。一つのRAMブロック200は図31に示すようにY方向で22画素分のデータを格納しているため、11分割された各RAM内蔵データドライバブロック300はY方向で2画素分のデータを格納している。
6.1. FIG. 32 shows blocks of the
一つのRAM内蔵データブロック300は、図33に示すように、X方向でRAM領域310とデータドライバ領域350とに大別される。RAM領域310には、メモリセルアレイ312とメモリ出力回路320が設けられる。データドライバ領域350には、ラッチ回路352、FRC(フレーム・レート・コントローラ)354、レベルシフタ356、セレクタ358、DAC(デジタル・アナログ・コンバータ)360、出力制御回路362、オペアンプ364及び出力回路366を含んでいる。2画素データ出力用のRAM内蔵データドライバブロック300は、1画素データ毎にサブブロック300A,300Bに分けられる。これら2つのサブブロック300A,300Bは、境界線を挟んで回路配置がミラー配置となっている。とくに、図33に示すように、DAC360の領域では、一画素分のデータをデジタル−アナログ変換する一画素変換領域のPウェル及びNウェル構造が、2つのサブブロック300A,330Bの境界を挟んでミラー配置されている。この理由は、Y方向の一直線上に、DACに必要なスイッチを構成するN型及びP型トランジスタを配列できるからである。こうして、2つのサブブロック300A,330BでN型ウェルを共用できるので、ウェル分離領域が少なくなり、Y方向の寸法を圧縮できる。つまり、図10に示す寸法RYを小さく出来る。
One RAM built-in data block 300 is roughly divided into a
図34は、図33に示すRAM内蔵データドライバブロック300のRAM領域310を示している。RAM領域310には、Y方向で2画素分、つまり、2(画素)×3(RGB)×6(階調ビット数)=36ビット分の36個のメモリセルMCが配列される。本実施形態に用いるメモリセルMCは、図34に示すように、X方向(ビット線方向)に平行な長辺と、Y方向(ワード線方向)に平行な短辺とを有する長方形である。これにより、Y方向に36個のメモリセルMCを配列した時のY方向の高さを小さくでき、もって、図10に示すRAMブロック200の高さを小さくできる。
FIG. 34 shows the
図33で説明したように、RAM内蔵データドライバブロック300の2つのサブブロック300A,300Bがミラー配置であることから、各サブブロック300A,300Bのデータドライバ領域350への入力は、図34の右端に示すように、サブブロック300A,300Bの境界を挟んで対称となる関係を満足する必要がある。
As described with reference to FIG. 33, since the two sub-blocks 300A and 300B of the RAM built-in
ここで、1画素を構成する各サブピクセルR,G,Bはそれぞれ6ビットであるとすると、1画素は計18ビットとなり、この1画素18ビットのデータを、R0,B0,G0,…R5,B5,G5と表記する。図34の右端に示すように、サブブロック300Aでのデータドライバ領域350への出力配列は、上からR0,G0,B0,R1,…R5,G5,B5の順序となる。一方、サブブロック300Bでのデータドライバ領域350への出力配列は、上述した理由から、下からR0,G0,B0,R1,…R5,G5,B5の順序となる。つまり、2画素分のデータは、サブブロック300A,300Bの境界を挟んで対称となる。 Here, assuming that each of the sub-pixels R, G, and B constituting one pixel is 6 bits, each pixel has a total of 18 bits, and this 18-bit data of each pixel is converted into R0, B0, G0,. , B5, G5. As shown at the right end of FIG. 34, the output array to the data driver area 350 in the sub-block 300A is in the order of R0, G0, B0, R1,... R5, G5, B5 from the top. On the other hand, the output array to the data driver area 350 in the sub-block 300B is in the order of R0, G0, B0, R1,... R5, G5, and B5 from the bottom for the reason described above. That is, the data for two pixels are symmetric with respect to the boundary between the sub-blocks 300A and 300B.
一方、RAM内蔵データドライバブロック300のRAM領域310のメモリセルアレイ312では、図34に示すRGB格納配列順序(つまりデータ読出し配列順序)となっており、データドライバ領域350へのデータ出力配列順序とは一致していない。このため、図34に示すように、メモリ出力回路320の領域に並び替え配線領域410を確保している。この並べ替え配線領域410は、複数のビット線からのデータ読み出し配列順序で入力されたビットデータを、配線により並べ替えて、メモリ出力回路320でのビット出力配列順序で出力するものである。
On the other hand, in the
並び替え配線領域410については後述するとして、まず、メモリセルアレイ312について説明する。図34に示すように、メモリセルアレイ312の右側には、RAMブロック200にデータを読み書き制御するホスト機器(図示せず)との間でデータが入出力されるデータ読出し/書き込み回路400を有する。このデータ読出し/書き込み回路400には、1回のアクセスで18ビットのデータが入力または出力される。つまり、一つのRAM内蔵データドライバブロック300に2画素分の36ビットデータを読み書きするには、2回のアクセスが必要となる。
The rearrangement wiring region 410 will be described later. First, the
ここで、データ読出し/書き込み回路400は、図34に示すように、Y方向で18個の書き込み駆動セル402と、Y方向で18個のセンスアンプセル404とを有する。そして、各書き込み駆動セル402は、Y方向(ワード線方向)にて隣接する所定個数(本実施形態では2個)のメモリセルを一メモリセル群とし、その一メモリセル群を構成する2つのメモリセルMCのY方向の高さと等しい高さを有する。つまり、隣接する2つのメモリセルMCで一つの書き込み駆動セル402が共用される。同じく、各センスアンプセル404も、隣接する2つのメモリセルMCのY方向の高さと等しい高さを有する。つまり、隣接する2つのメモリセルMCで一つのセンスアンプセル404が共用される。
Here, as shown in FIG. 34, the data read /
例えば、ホスト機器が1画素分のデータをメモリセルアレイ312に書き込む時について説明する。図34にて例えばワード線WL1が選択されると共に、Y方向に配列された36個のメモリセルMCのうちの例えば偶数番目の18個のメモリセルMCに、18個の書き込み駆動セル402を介して、1画素分のデータR0,B0,G0,…R5,B5,G5が書き込まれる。次に、同じワード線WL1が選択され、Y方向に配列された36個のメモリセルMCのうちの例えば奇数番目の18個のメモリセルMCに、18個の書き込み駆動セル402を介して、次の1画素分のデータR0,B0,G0,…R5,B5,G5が書き込まれる。
For example, a case where the host device writes data for one pixel in the
このような駆動により、図34に示すY方向で36個のメモリセルMCに2画素分のデータが書き込まれる。ホスト機器へデータを読み出す場合には、書き込み駆動セル402に代えてセンスアンプセル404が用いられて、書き込みと同じ手順で2回に分けて読み出される。
By such driving, data for two pixels is written in the 36 memory cells MC in the Y direction shown in FIG. When reading data to the host device, the
以上のことから、図34のY方向にて隣接する2つのメモリセルMCには、ホスト機器側とのアクセスの制約により、同色でかつ全6ビット中の階調ビット番号が同じ2つのデータ(例えばR0,R0)が入力されることになる。この制約のため、図34のY方向に配列された2画素分36個のメモリセルMCに格納されるデータ配列順序は、図34の左端に示すデータ出力配列順序と一致しない。図34に示すY方向の36個のメモリセルMCへのデータ格納配列は、並べ替え配線領域410での配線交差回数を少なし、並べ替え配線長を短くするために決定されている。 From the above, the two memory cells MC adjacent in the Y direction in FIG. 34 have two data (same color and the same gradation bit number in all 6 bits) due to access restrictions with the host device side ( For example, R0, R0) is input. Due to this restriction, the data arrangement order stored in 36 memory cells MC for two pixels arranged in the Y direction in FIG. 34 does not match the data output arrangement order shown at the left end of FIG. The data storage arrangement in the 36 memory cells MC in the Y direction shown in FIG. 34 is determined in order to reduce the number of wiring intersections in the rearrangement wiring region 410 and shorten the rearrangement wiring length.
以上により、メモリセルアレイ312での複数のビット線BLの配列に従ったデータ読出し配列順序と、メモリ出力回路320からのデータ出力配列順序とが異なっている。このため、図34に示す並び替え配線領域410が設けられている。
As described above, the data reading arrangement order according to the arrangement of the plurality of bit lines BL in the
6.2.メモリ出力回路
並び替え配線領域410を有するメモリ出力回路320の一例を、図35を参照して説明する。図35において、メモリ出力回路320は、X方向にて大別して、センスアンプ回路322、バッファ回路324及びそれらを制御するコントロール回路326を有する。
6.2. Memory Output Circuit An example of the
センスアンプ回路322は、ビット線方向(X方向)にL(Lは、2≦L<M/2を満足する整数)個、例えばL=2個の第1のセンスアンプセル322A、第2のセンスアンプセル322Bを有し、一水平走査期間内に同時に読み出される2つのビットデータを、第1,第2のセンスアンプセル322A,322Bの異なる一つにそれぞれ入力させる。このため、第1,第2のセンスアンプセル322A,322Bの各々の高さは、X方向にて隣接するL個(L=2個)のメモリセルMCの高さの範囲内におさめればよく、センスアンプ回路322の回路レイアウトの自由度が確保される。
The
つまり、一つのメモリセルMCのY方向高さをMCYとし、例えばL=2個の第1のセンスアンプセル322A、第2のセンスアンプセル322Bの各々のY方向高さをSACYとすると、(L−1)×MCY<SACY≦L×MCYとすると、集積回路装置のY方向高さを所定値以内に確保しながら、センスアンプセルのレイアウトの自由度を確保できる。なお、Lは2に限らず、2以上の整数とすることができる。
That is, if the height in the Y direction of one memory cell MC is MCY, for example, the height in the Y direction of each of L = 2 first
バッファ回路324は、第1のセンスアンプセル322Aの出力を増幅する第1のバッファセル324Aと、第2のセンスアンプセル322Bの出力を増幅する第2のバッファセル324Bとを有する。図35の例では、ワード線選択によりメモリセルMC1から読み出されたデータは、第1のセンスアンプセル322Aで検出され、第1のバッファセル324Aにより増幅されて出力される。同一のワード線選択でメモリセルMC2から読み出されたデータは、第2のセンスアンプセル322Bで検出され、第2のバッファセル324Bにより増幅されて出力される。図36は、第1のセンスアンプセル322A及び第1のバッファセル324Aの回路構成の一例を示しており、これらはコントロール回路326からの信号TLT,XPCGLにより制御されている。
The
6.3.並べ替え配線領域
本実施形態では、図34に示す並べ替え配線領域410を、図37に示すように、第2のバッファセル324Bの領域に配置している。図37は、図33に示すサブブロック300Aを主として示しており、第1のバッファセル324Aの出力データR1〜B1、R3〜B3、R5〜B5と、第2のバッファセル324Bの出力データR1〜B1、R3〜B3、R5〜B5が示されている。
6.3. Rearrangement wiring area In this embodiment, the rearrangement wiring area 410 shown in FIG. 34 is arranged in the area of the
第1のバッファセル324Aの出力データR1〜B1、R3〜B3、R5〜B5の出力端子は、金属第二層ALBでX方向に引き出され、ビアを介して金属第三層ALCによりY方向に引き出されて、サブブロック300B側に配線される。
The output terminals of the output data R1 to B1, R3 to B3, and R5 to B5 of the
第2のバッファセル324Bの出力データR1〜B1、R3〜B3、R5〜B5の出力端子は、金属第二層ALBでX方向にわずかに引き出され、ビアを介して金属第三層ALCによりY方向に引き出されて、さらにビアを介して金属第二層ALBによりX方向に引き出されて、メモリ出力回路320の出力端子まで接続される。
The output terminals of the output data R1 to B1, R3 to B3, and R5 to B5 of the
このように、並べ替え配線領域410は、ビット線方向に延びる複数の配線が形成された配線層ALBと、ワード線方向に延びる複数の配線が形成された配線層ALCと、両配線層ALB,ALC間選択的に接続する複数のビアとを有することで、目的とする並べ替え配線を実現している。また、第2のバッファセル324Bの領域を利用して並べ替えを行うことで、第1,第2のバッファセル324A,324Bからの出力を最短にて並べ替えることができ、配線負荷を低減することができる。
As described above, the rearranged wiring region 410 includes the wiring layer ALB in which a plurality of wirings extending in the bit line direction, the wiring layer ALC in which a plurality of wirings extending in the word line direction are formed, both wiring layers ALB, By having a plurality of vias that are selectively connected between ALCs, the target rearrangement wiring is realized. Further, by rearranging using the region of the
図38は、図35とは異なるメモリ出力回路を示しており、図38ではY方向にて第1のセンスアンプセル322A,第1のバッファセル324A,第2のセンスアンプセル324B,第2のバッファセル324B及びコントロール回路326の順で配列している。この場合でも、メモリ出力回路の領域、特に第2のバッファセル324Bの領域に並べ替え配線領域410を配置することができる。
FIG. 38 shows a memory output circuit different from FIG. 35. In FIG. 38, the first
図39の例では、センスアンプ322及びバッファ324は、一水平走査期間の読出し回数Nに応じて分割されていない。この場合、センスアンプ322の前段に第1のスイッチ327、バッファ324の後段に第2のスイッチ328を設けている。第1のスイッチ327は、図40に示すように、カラムアドレス信号COLA,COLBにより択一的に選択される2つのスイッチ327A,327Bを有する。こうして、2つのメモリセルMCに一つのセンスアンプ322及び一つのバッファ324を共用することができる。第2のスイッチ328は、第1のスイッチ327同様にしてスイッチングされることで、時分割で送られてくる2つのメモリセルMCからのデータを2本の出力線に振り分けて出力することができる。図39の例においても、メモリ出力回路の領域に並べ替え配線領域410を配置することができる。
In the example of FIG. 39, the
なお、並べ替え配線領域410を設ける原因は、上述の実施形態では、ホスト機器とメモリセルアレイとの間のデータアクセスに起因したメモリセルのレイアウトと、データドライバ中の回路構造のミラー配置との2つの要因であったが、いずれか一方の場合であってもよく、これらに加えて、あるいはこれらとは異なる要因で並べ替えを実施しても良いことは言うまでもない。 In the above-described embodiment, the reason why the rearrangement wiring area 410 is provided is that the layout of the memory cell resulting from the data access between the host device and the memory cell array and the mirror arrangement of the circuit structure in the data driver are two. However, it is needless to say that the rearrangement may be performed in addition to these factors or by a factor different from these factors.
6.4.データドライバ、ドライバセルの配置
図41にデータドライバと、データドライバが含むドライバセルの配置例を示す。図41に示すように、データドライバブロックは、X方向に沿って並んで配置される複数のデータドライバDRa、DRb(第1〜第Nの分割データドライバ)を含む。また各データドライバDRa、DRbは、複数の22個(広義にはQ個)のドライバセルDRC1〜DRC22を含む。
6.4. Arrangement of Data Driver and Driver Cell FIG. 41 shows an arrangement example of a data driver and driver cells included in the data driver. As shown in FIG. 41, the data driver block includes a plurality of data drivers DRa and DRb (first to Nth divided data drivers) arranged side by side along the X direction. Each data driver DRa, DRb includes a plurality of 22 (Q in a broad sense) driver cells DRC1 to DRC22.
データドライバDRaは、メモリブロックのワード線WL1aが選択され、1回目の画像データがメモリブロックから読み出されると、図41に示すラッチ信号LATaに基づいて、読み出された画像データをラッチする。そしてラッチされた画像データのD/A変換を行い、1回目の読み出し画像データに対応するデータ信号DATAaをデータ信号出力線に出力する。 When the word line WL1a of the memory block is selected and the first image data is read from the memory block, the data driver DRa latches the read image data based on the latch signal LATa shown in FIG. Then, D / A conversion of the latched image data is performed, and a data signal DATAa corresponding to the first read image data is output to the data signal output line.
一方、データドライバDRbは、メモリブロックのワード線WL1bが選択され、2回目の画像データがメモリブロックから読み出されると、図41に示すラッチ信号LATbに基づいて、読み出された画像データをラッチする。そしてラッチされた画像データのD/A変換を行い、2回目の読み出し画像データに対応するデータ信号DATAbをデータ信号出力線に出力する。 On the other hand, when the word line WL1b of the memory block is selected and the second image data is read from the memory block, the data driver DRb latches the read image data based on the latch signal LATb shown in FIG. . Then, D / A conversion of the latched image data is performed, and a data signal DATAb corresponding to the second read image data is output to the data signal output line.
このようにして、各データドライバDRa、DRbが22個の画素に対応する22本分のデータ信号を出力することで、一水平走査期間に合計で44個の画素に対応する44本分のデータ信号が出力されるようになる。 In this way, each data driver DRa, DRb outputs 22 data signals corresponding to 22 pixels, whereby 44 data corresponding to 44 pixels in total in one horizontal scanning period. A signal is output.
図41のように、複数のデータドライバDRa、DRbをX方向に沿って配置(スタック)するようにすれば、データドライバの規模の大きさが原因になって集積回路装置のY方向での幅Wが大きくなってしまう事態を防止できる。またデータドライバは、表示パネルのタイプに応じて種々の構成が採用される。この場合にも、複数のデータドライバをX方向に沿って配置する手法によれば、種々の構成のデータドライバを効率良くレイアウトすることが可能になる。なお図41ではX方向でのデータドライバの配置数が2個である場合を示しているが、配置数は3個以上でもよい。 If a plurality of data drivers DRa and DRb are arranged (stacked) along the X direction as shown in FIG. 41, the width of the integrated circuit device in the Y direction due to the size of the data driver. The situation where W becomes large can be prevented. The data driver has various configurations depending on the type of the display panel. Also in this case, according to the method of arranging a plurality of data drivers along the X direction, it is possible to efficiently lay out data drivers having various configurations. FIG. 41 shows a case where the number of data drivers arranged in the X direction is two, but the number of arranged data drivers may be three or more.
また図41では、各データドライバDRa、DRbは、Y方向に沿って並んで配置される22個(Q個)のドライバセルDRC1〜DRC22を含む。ここでドライバセルDRC1〜DRC22の各々は、1画素分の画像データを受ける。そして1画素分の画像データのD/A変換を行い、1画素分の画像データに対応するデータ信号を出力する。 In FIG. 41, each data driver DRa, DRb includes 22 (Q) driver cells DRC1 to DRC22 arranged side by side along the Y direction. Here, each of driver cells DRC1 to DRC22 receives image data for one pixel. Then, D / A conversion of the image data for one pixel is performed, and a data signal corresponding to the image data for one pixel is output.
そして図41において、表示パネルのデータ線本数をDLNとし、データドライバブロックのブロック数(ブロック分割数)をBNKとし、一水平走査期間での画像データの読み出し回数をNとする。 In FIG. 41, the number of data lines of the display panel is DLN, the number of data driver blocks (number of block divisions) is BNK, and the number of times image data is read in one horizontal scanning period is N.
この場合に、Y方向に沿って並ぶドライバセルDRC1〜DRC22の個数Qは、表示パネルの水平走査方向の画素数をPX、バンク数をBNK、一水平走査期間の読出し回数をNとすると、Q=PX/(BNK×N)と表すことができる。図41の場合には、PX=176、BNK=4、N=2であるため、Q=176/(4×2)=22個になる。 In this case, the number Q of driver cells DRC1 to DRC22 arranged along the Y direction is defined as Q, where the number of pixels in the horizontal scanning direction of the display panel is PX, the number of banks is BNK, and the number of readings in one horizontal scanning period is N. = PX / (BNK × N). In the case of FIG. 41, since PX = 176, BNK = 4, and N = 2, Q = 176 / (4 × 2) = 22.
換言すれば、RGBカラー表示の場合に、Y方向に沿って並ぶドライバセルDRC1〜DRC22の個数Qは、一水平走査期間に表示メモリより読み出されるデータのビット数をMとし、データ線に供給されるデータの階調値をGビットとすると、Q=M/3Gと表すことができる。図41の場合には、M=396、G=6であるため、Q=396/(3×6)=22個になる。 In other words, in the case of RGB color display, the number Q of driver cells DRC1 to DRC22 arranged in the Y direction is M, which is the number of bits of data read from the display memory in one horizontal scanning period, and is supplied to the data lines. If the gradation value of the data is G bits, it can be expressed as Q = M / 3G. In the case of FIG. 41, since M = 396 and G = 6, Q = 396 / (3 × 6) = 22.
また表示パネルのデータ線本数をDLNとし、データ線1本あたりの画像データのビット数をGとし、メモリブロックのブロック数をBNKとし、1水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をNとする。この場合に、センスアンプブロックSABに含まれるセンスアンプセル(1ビット分の画像データを出力するセンスアンプ)の個数は、一水平走査期間にメモリセルから読み出されるデータのビット数Mと等しく、M=(DLN×G)/(BNK×N)と表すことができる。図41の場合には、DLN=528、G=6、BNK=4、N=2であるため、M=(528×6)/(4×2)=396個になる。なお個数Mは、有効メモリセル数に対応する有効センスアンプ数であり、ダミーメモリセル用のセンスアンプ等の有効ではないセンスアンプの個数は含まない。また、図35、図38のようにビット線方向にL=2個のセンスアンプセルを配列した場合には、ワード線方向に配列されるセンスアンプセルの個数Pは、P=M/L=(DLN×G)/(BNK×N×L)=198個となる。 The number of display panel data lines is DLN, the number of bits of image data per data line is G, the number of memory block blocks is BNK, and the number of times image data is read from the memory block in one horizontal scanning period. Is N. In this case, the number of sense amplifier cells (sense amplifiers that output one bit of image data) included in the sense amplifier block SAB is equal to the number of bits M of data read from the memory cells in one horizontal scanning period. = (DLN × G) / (BNK × N). In the case of FIG. 41, since DLN = 528, G = 6, BNK = 4, and N = 2, M = (528 × 6) / (4 × 2) = 396. The number M is the number of effective sense amplifiers corresponding to the number of effective memory cells, and does not include the number of ineffective sense amplifiers such as sense amplifiers for dummy memory cells. Further, when L = 2 sense amplifier cells are arranged in the bit line direction as shown in FIGS. 35 and 38, the number P of sense amplifier cells arranged in the word line direction is P = M / L = (DLN × G) / (BNK × N × L) = 198.
6.5.データドライバブロックのレイアウト
図42にデータドライバブロックの更に詳細なレイアウト例を示す。図42では、N=2個のデータドライバブロックDRa,DRbは、1サブピクセル分の画像データに対応するデータ信号を出力する複数のサブピクセルドライバセルSDC1〜SDC132を含む。そして、2つのデータドライバブロックの各々では、X方向(サブピクセルドライバセルの長辺に沿った方向)に沿ってR、G、Bに細分割されて、R,G,Bで各々M/3G=22個のサブピクセルドライバセルがY方向に配置されている。即ちサブピクセルドライバセルSDC1〜SDC132がマトリクス配置される。そしてデータドライバブロックの出力線と表示パネルのデータ線とを電気的に接続するためのパッド(パッドブロック)が、データドライバブロックのY方向側に配置される。
6.5. Data Driver Block Layout FIG. 42 shows a more detailed layout example of the data driver block. In FIG. 42, N = 2 data driver blocks DRa and DRb include a plurality of subpixel driver cells SDC1 to SDC132 that output data signals corresponding to image data for one subpixel. Each of the two data driver blocks is subdivided into R, G, and B along the X direction (the direction along the long side of the subpixel driver cell), and each of R, G, and B is M / 3G. = 22 subpixel driver cells are arranged in the Y direction. That is, the subpixel driver cells SDC1 to SDC132 are arranged in a matrix. A pad (pad block) for electrically connecting the output line of the data driver block and the data line of the display panel is arranged on the Y direction side of the data driver block.
図42において、分割データ線ドライバDRaのサブピクセルドライバセルSD1,SD4,SDC7,…SDC64は、第1の細分割データ線ドライバに属するR用データ駆動セルである。サブピクセルドライバセルSD2,SD5,SDC8,…SDC65は、第2の細分割データ線ドライバに属するG用データ駆動セルである。サブピクセルドライバセルSD3,SD6,SDC9,…SDC66は、第Sまたは第3の細分割データ線ドライバに属するB用データ駆動セルである。 42, subpixel driver cells SD1, SD4, SDC7,... SDC64 of the divided data line driver DRa are R data drive cells belonging to the first fine divided data line driver. The subpixel driver cells SD2, SD5, SDC8,... SDC65 are G data drive cells belonging to the second subdivision data line driver. The subpixel driver cells SD3, SD6, SDC9,... SDC66 are B data drive cells belonging to the S or third subdivision data line driver.
図42の実施形態は一水平走査期間での読出し回数N=2であり、図28の実施形態のようにNは3の倍数ではない。しかし、図42に示すように、一水平走査期間内の読出し回数Nを3の倍数としなくても、各分割データ線ドライバDRa,DRbの各々にてR,G,Bの色毎に分けて細分割データドライバを配置すれば、R,G,Bの色毎に分けて駆動セルを第2の方向に沿って配列できる。 In the embodiment of FIG. 42, the number of readings N = 2 in one horizontal scanning period, and N is not a multiple of 3 as in the embodiment of FIG. However, as shown in FIG. 42, the divided data line drivers DRa and DRb are divided into R, G, and B colors for each of the divided data line drivers DRa and DRb without the number of readings N in one horizontal scanning period being a multiple of 3. If the subdivided data driver is arranged, the drive cells can be arranged along the second direction separately for each of R, G, and B colors.
例えば図41のデータドライバDRaのドライバセルDRC1は、図42のサブピクセルドライバセルSDC1、SDC2、SDC3により構成される。ここでSDC1、SDC2、SDC3は、各々、R(赤)用、G(緑)用、B(青)用のサブピクセルドライバセルであり、1本目のデータ信号に対応するR、G、Bの画像データ(R1、G1、B1)がメモリブロックから入力される。そしてサブピクセルドライバセルSDC1、SDC2、SDC3は、これらの画像データ(R1、G1、B1)のD/A変換を行い、1本目のR、G、Bのデータ信号(データ電圧)を、1本目のデータ線に対応するR、G、B用のパッドに出力する。 For example, the driver cell DRC1 of the data driver DRa in FIG. 41 includes the subpixel driver cells SDC1, SDC2, and SDC3 in FIG. Here, SDC1, SDC2, and SDC3 are subpixel driver cells for R (red), G (green), and B (blue), respectively, and R, G, and B corresponding to the first data signal. Image data (R1, G1, B1) is input from the memory block. The subpixel driver cells SDC1, SDC2, and SDC3 perform D / A conversion of these image data (R1, G1, and B1), and the first R, G, and B data signals (data voltages) are converted to the first data. Are output to the R, G, and B pads corresponding to the data lines.
同様にドライバセルDRC2は、R用、G用、B用のサブピクセルドライバセルSDC4、SDC5、SDC6により構成され、2本目のデータ信号に対応するR、G、Bの画像データ(R2、G2、B2)がメモリブロックから入力される。そしてサブピクセルドライバセルSDC4、SDC5、SDC6は、これらの画像データ(R2、G2、B2)のD/A変換を行い、2本目のR、G、Bのデータ信号(データ電圧)を、2本目のデータ線に対応するR、G、B用のパッドに出力する。他のサブピクセルドライバセルも同様である。 Similarly, the driver cell DRC2 includes R, G, and B subpixel driver cells SDC4, SDC5, and SDC6, and R, G, and B image data (R2, G2,. B2) is input from the memory block. The subpixel driver cells SDC4, SDC5, and SDC6 perform D / A conversion of these image data (R2, G2, and B2), and the second R, G, and B data signals (data voltages) are supplied to the second. Are output to the R, G, and B pads corresponding to the data lines. The same applies to the other subpixel driver cells.
なおサブピクセルの数は3個に限定されず、4個以上であってもよい。またサブピクセルドライバセルの配置も図42に限定されず、R用、G用、B用のサブピクセルドライバセルを例えばY方向に沿ってスタック配置してもよい。 Note that the number of subpixels is not limited to three, and may be four or more. The arrangement of the subpixel driver cells is not limited to that shown in FIG. 42, and R, G, and B subpixel driver cells may be stacked in the Y direction, for example.
6.6.メモリブロックのレイアウト
図43にメモリブロックのレイアウト例を示す。図43は、メモリブロックのうちの1画素(R、G、Bが各々6ビットで合計18ビット)に対応する部分を詳細に示している。なお、図43中のセンスアンプブロックのRGB配列は、説明の便宜上、図37で説明した並べ替え後の配列として示してある。
6.6. Memory Block Layout FIG. 43 shows a memory block layout example. FIG. 43 shows in detail a portion of the memory block corresponding to one pixel (R, G, and B are 6 bits each and a total of 18 bits). Note that the RGB array of the sense amplifier blocks in FIG. 43 is shown as the rearranged array described in FIG. 37 for convenience of description.
センスアンプブロックのうち1画素に対応する部分は、R用のセンスアンプセルSAR0〜SAR5と、G用のセンスアンプセルSAG0〜SAG5と、B用のセンスアンプセルSAB0〜SAB5を含む。また図43では、2個(広義には複数)のセンスアンプ(及びバッファ)がX方向にスタック配置される。そしてスタック配置されたセンスアンプセルSAR0、SAR1のX方向側にX方向に沿って並ぶ2行のメモリセル列のうち、上側の行のメモリセル列のビット線は例えばSAR0に接続され、下側の行のメモリセル列のビット線は例えばSAR1に接続される。そしてSAR0、SAR1は、メモリセルから読み出された画像データの信号増幅を行い、これによりSAR0、SAR1から2ビットの画像データが出力されるようになる。他のセンスアンプとメモリセルの関係についても同様である。 The portion corresponding to one pixel in the sense amplifier block includes R sense amplifier cells SAR0 to SAR5, G sense amplifier cells SAG0 to SAG5, and B sense amplifier cells SAB0 to SAB5. In FIG. 43, two (a plurality in a broad sense) sense amplifiers (and buffers) are stacked in the X direction. Of the two memory cell columns arranged along the X direction on the X direction side of the stacked sense amplifier cells SAR0 and SAR1, the bit line of the upper memory cell column is connected to, for example, SAR0, The bit lines of the memory cell columns in the row are connected to SAR1, for example. Then, SAR0 and SAR1 perform signal amplification of the image data read from the memory cell, whereby 2-bit image data is output from SAR0 and SAR1. The same applies to the relationship between other sense amplifiers and memory cells.
図43の構成の場合には、図11(B)に示す1水平走査期間での画像データの複数回読み出しは、次のようにして実現できる。即ち第1の水平走査期間(第1の走査線の選択期間)においては、まず図41のワード線WL1aを選択して画像データの1回目の読み出しを行い、1回目のデータ信号DATAaを出力する。この場合にはセンスアンプセルSAR0〜SAR5、SAG0〜SAG5、SAB0〜SAB5からのR、G、Bの画像データは、各々、サブピクセルドライバセルSDC1、SDC2、SDC3に入力される。次に、同じ第1の水平走査期間においてワード線WL1bを選択して画像データの2回目の読み出しを行い、2回目のデータ信号DATAbを出力する。この場合にはセンスアンプセルSAR0〜SAR5、SAG0〜SAG5、SAB0〜SAB5からのR、G、Bの画像データは、各々、図42のサブピクセルドライバセルSDC67、SDC68、SDC69に入力される。また次の第2の水平走査期間(第2の走査線の選択期間)においては、まずワード線WL2aを選択して画像データの1回目の読み出しを行い、1回目のデータ信号DATAaを出力する。次に、同じ第2の水平走査期間においてワード線WL2bを選択して画像データの2回目の読み出しを行い、2回目のデータ信号DATAbを出力する。 In the case of the configuration shown in FIG. 43, the image data can be read a plurality of times in one horizontal scanning period shown in FIG. 11B as follows. That is, in the first horizontal scanning period (first scanning line selection period), first, the word line WL1a in FIG. 41 is selected, the image data is read for the first time, and the first data signal DATAa is output. . In this case, R, G, and B image data from the sense amplifier cells SAR0 to SAR5, SAG0 to SAG5, and SAB0 to SAB5 are input to the subpixel driver cells SDC1, SDC2, and SDC3, respectively. Next, in the same first horizontal scanning period, the word line WL1b is selected, the image data is read for the second time, and the second data signal DATAb is output. In this case, the R, G, and B image data from the sense amplifier cells SAR0 to SAR5, SAG0 to SAG5, and SAB0 to SAB5 are input to the subpixel driver cells SDC67, SDC68, and SDC69 in FIG. In the next second horizontal scanning period (second scanning line selection period), the word line WL2a is first selected to read the image data for the first time, and the first data signal DATAa is output. Next, in the same second horizontal scanning period, the word line WL2b is selected, the image data is read for the second time, and the second data signal DATAb is output.
7.電子機器
図44(A)(B)に本実施形態の集積回路装置20を含む電子機器(電気光学装置)の例を示す。なお電子機器は図44(A)(B)に示されるもの以外の構成要素(例えばカメラ、操作部又は電源等)を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
7). Electronic Device FIGS. 44A and 44B show examples of electronic devices (electro-optical devices) including the integrated
図44(A)(B)においてホストデバイス510は、例えばMPU(Micro Processor Unit)、ベースバンドエンジン(ベースバンドプロセッサ)などである。このホストデバイス510は、表示ドライバである集積回路装置20の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図44(B)の画像処理コントローラ(表示コントローラ)520は、ホストデバイス510に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
44A and 44B, the
表示パネル500は、複数のデータ線(ソース線)と、複数の走査線(ゲート線)と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子(狭義には、液晶素子)の光学特性を変化させることで、表示動作を実現する。この表示パネル500は、TFT、TFDなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル500は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネルであってもよい。
The
図44(A)の場合には、集積回路装置20としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置10は、ホストデバイス510からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。図44(B)の場合にも、集積回路装置20としてメモリ内蔵のものを用いることができる。即ちこの場合には、ホストデバイス510からの画像データは、画像処理コントローラ520の内蔵メモリを用いて画像処理を行うことができる。画像処理されたデータが集積回路装置20のメモリに記憶され、表示パネル500が駆動される。
In the case of FIG. 44A, an
上記のように、本発明の実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。 As described above, the embodiments of the present invention have been described in detail. However, those skilled in the art can easily understand that many modifications can be made without departing from the novel matters and effects of the present invention. . Accordingly, all such modifications are intended to be included in the scope of the present invention. For example, a term described with a different term having a broader meaning or the same meaning at least once in the specification or the drawings can be replaced with the different term anywhere in the specification or the drawings.
なお、本実施形態では、表示ドライバ20内に設けられた複数のRAM200に対して例えば一表示画面分の画像データを格納させることができるが、これに限定されない。
In the present embodiment, for example, image data for one display screen can be stored in a plurality of
表示パネル10に対してZ(Zは2以上の整数)個の表示ドライバを設け、Z個の表示ドライバの各々に、一表示画面分の画像データの(1/Z)を格納させても良い。この場合、一表示画面のデータ線DLの総本数DLNとしたとき、Z個の表示ドライバの各々が分担して駆動するデータ線本数は(DLN/Z)本である。
Z (Z is an integer of 2 or more) display drivers may be provided for the
10 表示パネル、20 表示ドライバ(集積回路装置)、
100 データ線ドライバブロック、
100A、100A1、100A2、100−R、DRa 第1の分割データ線ドライバ、
100−G 第2の分割データ線ドライバ、
100B、100B1、100B2、100−B、DRb 第Nの分割データ線ドライバ、
200 RAMブロック、211 センスアンプ、240 ワード線制御回路、
240,250 データ読み出し制御回路、
322A,322B L個のセンスアンプセル、BL ビット線、
DL データ線、MC メモリセル、MCX 短辺、MCY 長辺、
SLA、SL1 第1のラッチ信号、SL2 第2のラッチ信号、
SLB、SLC 第Nのラッチ信号、SLC データ線制御信号、
RAC ワード線制御信号、WL ワード線
10 display panel, 20 display driver (integrated circuit device),
100 data line driver block,
100A, 100A1, 100A2, 100-R, DRa first divided data line driver,
100-G second divided data line driver;
100B, 100B1, 100B2, 100-B, DRb Nth divided data line driver,
200 RAM block, 211 sense amplifier, 240 word line control circuit,
240, 250 data read control circuit,
322A, 322B L sense amplifier cells, BL bit lines,
DL data line, MC memory cell, MCX short side, MCY long side,
SLA, SL1 first latch signal, SL2 second latch signal,
SLB, SLC Nth latch signal, SLC data line control signal,
RAC word line control signal, WL word line
Claims (20)
前記表示メモリは、その各々が複数のワード線と、複数のビット線と、複数のメモリセルと、データ読み出し制御回路と、をそれぞれ含む複数のRAMブロックを含み、
前記複数のRAMブロックの各々は、前記複数のビット線の延びる第1の方向に沿って配置されていることを特徴とする集積回路装置。 An integrated circuit device including a display memory for storing data for at least one screen displayed on a display panel having a plurality of scanning lines and a plurality of data lines,
The display memory includes a plurality of RAM blocks each including a plurality of word lines, a plurality of bit lines, a plurality of memory cells, and a data read control circuit,
Each of the plurality of RAM blocks is arranged along a first direction in which the plurality of bit lines extend.
前記複数のメモリセルの各々は、短辺及び長辺を有し、
前記複数のメモリセルの各々では、
前記複数のビット線は前記複数のメモリセルの前記短辺の延びる方向に沿って形成され、
前記複数のワード線は前記複数のメモリセルの前記長辺の延びる方向に沿って形成されていることを特徴とする集積回路装置。 In claim 1,
Each of the plurality of memory cells has a short side and a long side;
In each of the plurality of memory cells,
The plurality of bit lines are formed along a direction in which the short sides of the plurality of memory cells extend,
The integrated circuit device, wherein the plurality of word lines are formed along a direction in which the long sides of the plurality of memory cells extend.
前記複数のRAMブロックの各々は、一回のワード線の選択によってM(Mは2以上の整数)ビットのデータを出力するセンスアンプ回路を含み、
前記複数のRAMブロックの各々には、前記複数のワード線の延びる第2の方向に沿って少なくともM個のメモリセルが配列されていることを特徴とする集積回路装置。 In claim 2,
Each of the plurality of RAM blocks includes a sense amplifier circuit that outputs M (M is an integer of 2 or more) bits of data by selecting a word line once.
An integrated circuit device, wherein each of the plurality of RAM blocks includes at least M memory cells arranged along a second direction in which the plurality of word lines extend.
前記センスアンプ回路には、前記M個のメモリセルから読み出されたMビットのデータが入力されるM個のセンスアンプセルが、前記第2の方向に沿って配列されていることを特徴とする集積回路装置。 In claim 3,
In the sense amplifier circuit, M sense amplifier cells to which M-bit data read from the M memory cells are input are arranged along the second direction. Integrated circuit device.
前記複数のメモリセルの各々は、短辺及び長辺を有し、
前記複数のメモリセルの各々では、
前記複数のビット線は前記複数のメモリセルの前記長辺の延びる方向に沿って形成され、
前記複数のワード線は前記複数のメモリセルの前記短辺の延びる方向に沿って形成され、
前記複数のRAMブロックの各々は、一回のワード線の選択によってM(Mは2以上の整数)ビットのデータを出力するセンスアンプ回路を含み、
前記複数のRAMブロックの各々には、前記第2の方向に沿って少なくともM個のメモリセルが配列され、
前記センスアンプ回路には、前記M個のメモリセルから読み出されたMビットのデータが入力されるM個のセンスアンプセルが設けられ、前記第2の方向で隣接する各L(Lは、2≦L<M/2を満足する整数)個のメモリセルと対応する位置に前記M個のメモリセルの各L個が配置され、
前記メモリセルの前記第2の方向の高さをMCYとし、前記センスアンプセルの前記第2の方向の高さをSACYとしたとき、(L−1)×MCY<SACY≦L×MCYが成立することを特徴とする集積回路装置。 In claim 1,
Each of the plurality of memory cells has a short side and a long side;
In each of the plurality of memory cells,
The plurality of bit lines are formed along a direction in which the long sides of the plurality of memory cells extend,
The plurality of word lines are formed along a direction in which the short sides of the plurality of memory cells extend,
Each of the plurality of RAM blocks includes a sense amplifier circuit that outputs M (M is an integer of 2 or more) bits of data by selecting a word line once.
In each of the plurality of RAM blocks, at least M memory cells are arranged along the second direction,
The sense amplifier circuit is provided with M sense amplifier cells to which M-bit data read from the M memory cells is input, and each L (L is L) adjacent in the second direction. An integer satisfying 2 ≦ L <M / 2) L of the M memory cells are arranged at positions corresponding to the memory cells,
When the height of the memory cell in the second direction is MCY and the height of the sense amplifier cell in the second direction is SACY, (L−1) × MCY <SACY ≦ L × MCY is established. An integrated circuit device.
前記L個のメモリセルのビット線にそれぞれ接続されたL個のセンスアンプセルは、前記第1の方向に沿って配置されていることを特徴とする集積回路装置。 In claim 5,
An integrated circuit device, wherein the L sense amplifier cells respectively connected to the bit lines of the L memory cells are arranged along the first direction.
前記データ読み出し制御回路は、前記表示パネルを水平走査駆動する一水平走査期間に、前記複数のデータ線に対応する画素のデータを前記表示メモリよりN(Nは2以上の整数)回に分けて読み出し制御することを特徴とする集積回路装置。 In any one of Claims 3 thru | or 6.
The data readout control circuit divides pixel data corresponding to the plurality of data lines into N (N is an integer of 2 or more) times from the display memory in one horizontal scanning period in which the display panel is driven to perform horizontal scanning. An integrated circuit device which performs read control.
前記データ読み出し制御回路はワード線制御回路を含み、
前記ワード線制御回路は、前記一水平走査期間において、前記複数のワード線のうち互いに異なるN本のワード線を選択し、かつ、前記表示パネルを垂直走査駆動する一垂直走査期間において、同一のワード線を複数回選択しないことを特徴とする集積回路装置。 In claim 7,
The data read control circuit includes a word line control circuit,
The word line control circuit selects N word lines different from each other among the plurality of word lines in the one horizontal scanning period and is identical in one vertical scanning period in which the display panel is vertically scanned. An integrated circuit device characterized by not selecting a word line a plurality of times.
前記表示パネルの前記複数の走査線の本数をSCN本とした場合、
前記複数のRAMブロックの各々には、前記第1の方向に沿って少なくとも(N×SCN)個のメモリセルが配列されていることを特徴とする集積回路装置。 In claim 8,
When the number of the plurality of scanning lines of the display panel is SCN,
An integrated circuit device, wherein each of the plurality of RAM blocks includes at least (N × SCN) memory cells arranged along the first direction.
Mの値は、前記複数のデータ線の本数をDLN本、前記複数のデータ線に対応する各画素の階調ビット数をG、前記複数のRAMブロックのブロック数をBNKと定義した場合に以下の式で与えられることを特徴とする半導体装置。
The value of M is as follows when the number of the plurality of data lines is defined as DLN, the number of gradation bits of each pixel corresponding to the plurality of data lines is defined as G, and the number of blocks of the plurality of RAM blocks is defined as BNK. A semiconductor device characterized by being given by:
前記一水平走査期間に前記表示メモリから読み出されたデータに基づいて、前記表示パネルに設けられた前記複数のデータ線を駆動するデータ線ドライバをさらに有することを特徴とする集積回路装置。 In any one of Claims 1 thru | or 10.
The integrated circuit device further comprising a data line driver for driving the plurality of data lines provided in the display panel based on data read from the display memory during the one horizontal scanning period.
前記データ線ドライバは、前記複数のRAMブロックに対応した数の複数のデータ線ドライバブロックを含み、
前記複数のデータ線ドライバブロックは、前記第1の方向に沿って配置されていることを特徴とする集積回路装置。 In claim 11,
The data line driver includes a plurality of data line driver blocks corresponding to the plurality of RAM blocks,
The integrated circuit device, wherein the plurality of data line driver blocks are arranged along the first direction.
前記複数のデータ線ドライバブロックは、前記複数のRAMブロックのいずれかと前記第1の方向に隣接するように配置されていることを特徴とする集積回路装置。 In claim 12,
The integrated circuit device, wherein the plurality of data line driver blocks are arranged adjacent to any one of the plurality of RAM blocks in the first direction.
前記複数のデータ線ドライバブロックの各々は、第1〜第Nの分割データ線ドライバを含み、
前記第1〜第Nの分割データ線ドライバには、第1〜第Nのラッチ信号が供給され、
前記第1〜第Nの分割データ線ドライバは、前記第1〜第Nのラッチ信号に基づいて、対応するRAMブロックから入力されたデータをラッチすることを特徴とする集積回路装置。 In claim 12 or 13,
Each of the plurality of data line driver blocks includes first to Nth divided data line drivers,
The first to Nth divided data line drivers are supplied with first to Nth latch signals,
The integrated circuit device, wherein the first to Nth divided data line drivers latch data input from corresponding RAM blocks based on the first to Nth latch signals.
前記複数のRAMブロックの端辺のうち、前記複数のデータ線ドライバブロックと隣接する辺と対向する辺は、前記複数のRAMブロックのいずれかと隣接する辺であることを特徴とする集積回路装置。 In any of claims 12 to 14,
2. The integrated circuit device according to claim 1, wherein, of the end sides of the plurality of RAM blocks, a side facing a side adjacent to the plurality of data line driver blocks is a side adjacent to any of the plurality of RAM blocks.
前記ワード線制御回路は、ワード線制御信号に基づいてワード線の選択を行い、
前記複数のデータ線を駆動する際には、前記複数のRAMブロックの各々の前記ワード線制御回路に、同一の前記ワード線制御信号が供給されることを特徴とする集積回路装置。 In any of claims 8 to 15,
The word line control circuit selects a word line based on a word line control signal,
2. The integrated circuit device according to claim 1, wherein when driving the plurality of data lines, the same word line control signal is supplied to the word line control circuit of each of the plurality of RAM blocks.
前記複数のデータ線ドライバブロックは、データ線制御信号に基づいてデータ線を駆動し、
前記複数のデータ線を前記データ線ドライバが駆動する際には、前記複数のデータ線ドライバブロックの各々に、同一の前記データ線制御信号が供給されることを特徴とする集積回路装置。 In any of claims 12 to 16,
The plurality of data line driver blocks drive data lines based on a data line control signal,
The integrated circuit device, wherein when the data line driver drives the plurality of data lines, the same data line control signal is supplied to each of the plurality of data line driver blocks.
前記集積回路装置は、前記表示パネルを形成する基板に実装されていることを特徴とする電子機器。 In claim 18,
The integrated circuit device is mounted on a substrate that forms the display panel.
前記集積回路装置の前記複数のワード線が、前記表示パネルに設けられた前記複数のデータ線が延びる方向と平行になるように前記表示パネルを形成する基板に前記集積回路装置が実装されていることを特徴とする電子機器。 In claim 19,
The integrated circuit device is mounted on a substrate on which the display panel is formed such that the plurality of word lines of the integrated circuit device are parallel to a direction in which the plurality of data lines provided on the display panel extend. An electronic device characterized by that.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006136664A JP4127291B2 (en) | 2005-06-30 | 2006-05-16 | Integrated circuit device and electronic apparatus |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005192683 | 2005-06-30 | ||
JP2006034516 | 2006-02-10 | ||
JP2006034500 | 2006-02-10 | ||
JP2006136664A JP4127291B2 (en) | 2005-06-30 | 2006-05-16 | Integrated circuit device and electronic apparatus |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2007242209A true JP2007242209A (en) | 2007-09-20 |
JP2007242209A5 JP2007242209A5 (en) | 2007-11-29 |
JP4127291B2 JP4127291B2 (en) | 2008-07-30 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP4127291B2 (en) |
-
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---|---|
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A521 | Written amendment |
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|
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