JP2007233998A - データ転送制御装置及び電子機器 - Google Patents

Abstract

【課題】低消費電力化を図りながら適正なパワーマネージメント制御を実現できるデータ転送制御装置及び電子機器を提供すること。
【解決手段】シリアルＡＴＡバスを介してデータ転送を行うデータ転送制御装置は、基準クロックであるＣＬＫ１に基づき物理層回路１００により生成されたクロックＣＬＫ２が供給され、クロックＣＬＫ２に基づき動作するトランスポートコントローラ１０と、クロックＣＬＫ１、ＣＬＫ２が供給され、ＣＬＫ１、ＣＬＫ２に基づき動作するリンクコントローラ５０を含む。リンクコントローラ５０は、クロックＣＬＫ２に基づき動作し、リンクコントローラ５０のステート制御を行うリンクステート制御回路６０と、クロックＣＬＫ１に基づき動作し、パワーマネージメントのステート制御を行うパワーマネージメント制御回路７０を含む。
【選択図】図４

Description

本発明は、データ転送制御装置及び電子機器に関する。

近年、ストレージデバイス等のシリアルインターフェースとして、シリアルＡＴＡ（Serial AT Attachment）と呼ばれる規格が脚光を浴びている。このシリアルＡＴＡは、パラレルインターフェースであるＡＴＡ（ＩＤＥ）との間のソフトウェアレベルでの互換性を備えた規格である。そして最初の規格であるシリアルＡＴＡ Ｉのデータ転送速度は１．５Ｇｂｐｓであったが、次の規格であるシリアルＡＴＡ IIではデータ転送速度が３．０Ｇｂｐｓに高速化している。またシリアルＡＴＡ IIでは外部接続についても定義されている。

このシリアルＡＴＡでは、パーシャル（PARTIAL）やスランバ（SLUMBER）というパワーダウン（パワーセーブ）モードが規格化されている。パーシャルモードでは当該モードからの復帰時間が１０μｓを越えてはならないと定義されており、スランバモードでは当該モードからの復帰時間が１０ｍｓを越えてはならないと定義されている。

シリアルＡＴＡのデータ転送制御装置は、トランスポートコントローラ、リンクコントローラ、物理層回路により構成できる。ところが、シリアルＡＴＡ規格に忠実にデータ転送制御装置を設計すると、トランスポートコントローラはシステム側のクロックで動作するようになる。従って上記のようなパーシャル、スランバなどのパワーダウンモードにおいて、トランスポートコントローラがパワーダウンモード（スリープモード）に移行できず、低消費電力化の達成が不十分であるという課題があった。
特開２００５−７８５１４号公報

本発明は、以上のような課題に鑑みてなされたものであり、その目的とするところは、低消費電力化を図りながら適正なパワーマネージメント制御を実現できるデータ転送制御装置及びこれを含む電子機器を提供することにある。

本発明は、シリアルＡＴＡ（Serial AT Attachment）バスを介してデータ転送を行うデータ転送制御装置であって、基準クロックである第１のクロックに基づき物理層回路により生成された第２のクロックが供給され、前記第２のクロックに基づき動作するトランスポートコントローラと、前記第１、第２のクロックが供給され、前記第１、第２のクロックに基づき動作するリンクコントローラとを含み、前記リンクコントローラは、前記第２のクロックに基づき動作し、前記リンクコントローラのステート制御を行うリンクステート制御回路と、前記第１のクロックに基づき動作し、パワーマネージメントのステート制御を行うパワーマネージメント制御回路を含むデータ転送制御装置に関係する。

本発明では、基準クロックである第１のクロックに基づき、物理層回路（クロック生成回路）により第２のクロックが生成される。そしてトランスポートコントローラは第２のクロックに基づき動作し、リンクコントローラは第１、第２のクロックに基づき動作する。なおトランスポートコントローラの一部の回路を第１のクロックに基づき動作させてもよい。

そして本発明では、リンクコントローラのメインのステート制御については、第２のクロックに基づき動作するリンクステート制御回路により行われる。一方、パワーダウンモードへの移行等のためのパワーマネージメント制御については、第１のクロックに基づき動作するパワーマネージメント制御回路により行われる。

従って、パワーダウンモードに移行して第２のクロックが停止することで、トランスポートコントローラやリンクコントローラの動作を停止させることが可能になり、低消費電力化を図れる。一方、パワーダウンモードに移行して第２のクロックが停止しても、基準クロックである第１のクロックは停止しない。従って、第１のクロックに基づき動作するパワーマネージメント制御回路により、適正なパワーマネージメント制御を実現できるようになる。従って、低消費電力化を図りながら適正なパワーマネージメント制御を実現できるデータ転送制御装置を提供できる。

また本発明では、前記リンクステート制御回路は、パワーダウンリクエストを受けた場合に、パワーダウン条件が満たされたか否かを判断し、パワーダウン条件が満たされた場合に、前記パワーマネージメント制御回路に対してパワーマネージメントのステート制御のイネーブル信号を出力し、前記パワーマネージメント制御回路は、前記イネーブル信号を受けた場合に、パワーマネージメントのステート制御を開始するようにしてもよい。

このようにすれば、リンクステート制御回路からパワーマネージメント制御回路へのステート制御の引き継ぎを、適正に行うことが可能になる。

また本発明では、前記パワーマネージメント制御回路は、パワーマネージメントのステート制御を開始した場合に、インターフェースの初期化のための処理を行うインターフェース初期化制御回路に対してパワーダウンモードへの移行を指示し、その後に、前記物理層回路に対してパワーダウンモードへの移行を指示するようにしてもよい。

このようにすれば、インターフェース初期化制御回路による処理が適正に完了した後に、物理層回路をパワーダウンモードに移行させることが可能になり、適正なパワーマネージメント制御を実現できる。

また本発明では、前記パワーマネージメント制御回路は、パワーダウンモードへの移行指示に対するレディ信号を前記インターフェース初期化制御回路から受けた場合に、前記物理層回路に対してパワーダウンモードへの移行を指示するようにしてもよい。

このようにすれば、インターフェース初期化制御回路からのレディ信号の出力を待って、物理層回路がパワーダウンモードに移行するようになる。従って、インターフェース初期化制御回路の処理が完了していないのに、物理層回路がパワーダウンモードに移行してしまう事態を防止できる。

また本発明では、前記リンクステート制御回路は、シリアルＡＴＡバスを介して接続されるデバイスからパワーダウンリクエストを受け、パワーダウンリクエストに対する承諾を前記デバイスに送信した場合に、パワーダウンモードへの移行の承認を、データ転送制御装置を制御する処理部に対してリクエストするようにしてもよい。

このようにすれば、パワーダウンモードへの移行の事後的な承認を、処理部に対して要求できる。

また本発明では、前記パワーマネージメント制御回路は、パワーダウンモードからのウェイアップリクエストを受けた場合に、前記物理層回路のパワーダウンモードを解除し、その後に、インターフェースの初期化のための処理を行うインターフェース初期化制御回路のパワーダウンモードを解除するようにしてもよい。

このようにすれば、物理層回路のパワーダウンモードが解除された後に、インターフェース初期化制御回路のパワーダウンモードが解除されて、インターフェース初期化制御回路によるインターフェースの初期化処理が行われるようになり、適正なパワーマネージメント制御を実現できる。

また本発明では、前記パワーマネージメント制御回路は、パワーダウンモードの解除に対して、前記物理層回路の動作レディ信号を前記物理層回路から受けた場合に、前記インターフェース初期化制御回路のパワーダウンモードを解除するようにしてもよい。

このようにすれば、物理層回路からの動作レディ信号の出力を待って、インターフェース初期化制御回路のパワーダウンモードが解除されるようになる。従って、物理層回路のパワーダウンモードの解除が完了していないのに、インターフェース初期化制御回路の初期化処理が開始してしまう事態を防止できる。

また本発明では、前記パワーマネージメント制御回路は、前記インターフェース初期化制御回路のパワーダウンモードを解除した後に、前記リンクステート制御回路に対してパワーダウンモードの解除を通知するようにしてもよい。

このようにすれば、物理層回路、インターフェース初期化制御回路のパワーダウンモードが解除された後に、パワーマネージメント制御回路からリンクステート制御回路に対してステート制御を引き継ぐことが可能になる。

また本発明では、前記トランスポートコントローラは、処理部とのインターフェース処理を行うインターフェース回路と、前記第２のクロックに同期して前記処理部によりアクセス可能な同期タイプの第１の制御レジスタと、前記第２のクロックに同期せずに前記処理部によりアクセス可能な非同期タイプの第２の制御レジスタを含むようにしてもよい。

このようにすれば、パワーダウンモード時等においても、処理部からのリクエストを、第２の制御レジスタを介してパワーマネージメント制御回路等に伝えることが可能になる。

また本発明では、前記パワーマネージメント制御回路は、パワーダウンモードからのウェイアップリクエストを、前記第２の制御レジスタを介して前記処理部から受けるようにしてもよい。

このようにすれば、トランスポートコントローラがパワーダウンモードに設定されている場合にも、処理部からのウェイクアップリクエストを、第２の制御レジスタを介してパワーマネージメント制御回路に伝えることが可能になる。

また本発明では、前記パワーマネージメント制御回路は、パワーダウンモードからのウェイアップリクエストを、前記トランスポートコントローラをバイパスして前記処理部から受けるようにしてもよい。

このようにすれば、トランスポートコントローラがパワーダウンモードに設定されている場合にも、処理部からのウェイクアップリクエストを、トランスポートコントローラをバイパスしてパワーマネージメント制御回路に伝えることが可能になる。

また本発明では、インターフェースの初期化のための処理を行うインターフェース初期化制御回路を含むようにしてもよい。

また本発明では、シリアルＡＴＡバスを介してデータを送受信する物理層回路を含むようにしてもよい。

また本発明は、上記のいずれかに記載のデータ転送制御装置と、前記データ転送制御装置を制御する処理部とを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．シリアルＡＴＡ
まずシリアルＡＴＡ（Serial AT Attachment）規格について説明する。図１にシリアルＡＴＡ（以下、ＳＡＴＡ）の層構造を示す。

物理層では、ホストとデバイスとの間のシリアル通信や、シリアルデータからパラレルデータへの変換やパラレルデータからシリアルデータへの変換などが行われる。具体的にはビット列がシリアル・ビット化され、小振幅の差動信号として転送される。

リンク層では、物理層とのデータの送受信や、シリアルインターフェースプロトコルの制御や、トランスポート層との間でのアプリケーションデータ（ユーザデータ）の送受信が行われる。具体的にはフレーム転送のための伝送路のアービトレーションやフロー制御が行われ、ＦＩＳ(Frame Information Structure)や制御コードをシリアル伝送に適したビット列に変換する８ｂ／１０ｂ変換などが行われる。

アプリケーション層は、パラレルＡＴＡ（ＩＤＥ）規格のホストバスアダプタ（ＨＢＡ）と同じインターフェースを通してトランスポート層にアクセスする。レジスタアクセスなどはパラレルＡＴＡ規格のコマンドプロトコルとソフトウェアレベルで互換性を有している。トランスポート層は、リンク層と送受信するデータをパラレルＡＴＡ規格のコマンドプロトコル動作に変換する。

これらの物理層、リンク層、トランスポート層は、ホスト側、デバイス側に設けられた物理層回路（ＰＨＹコントローラ）、リンクコントローラ、トランスポートコントローラにより実現される。またアプリケーション層は、ホスト側、デバイス側のソフトウェア、バッファメモリ、ＤＭＡエンジンなどにより実現される。

パラレルＡＴＡ（ＩＤＥ）では、制御レジスタである全てのタスクファイル・レジスタ（ＴＦＲ）はＣＰＵ（広義には処理部）のアドレス空間にマッピングされる。ＣＰＵ上のソフトウェアは、このレジスタをリード／ライトしてデバイスを制御する。このＴＦＲはデバイス側のファームウェアからも同時に参照される。

ＳＡＴＡでは、従来のパラレルＡＴＡ（ＩＤＥ）との間でソフトウェアレベルでの互換性が維持されている。そしてＳＡＴＡでは、上述のＴＦＲが２つ存在することが特徴になっている。即ちホスト（ＨＢＡ）側に存在するシャドウ・タスクファイル・レジスタ（シャドウＴＦＲ）とデバイス側の本来のタスクファイル・レジスタ（デバイスＴＦＲ）である。ＣＰＵ上のソフトウェアからはシャドウＴＦＲのみが直接アクセス可能となっており、デバイス側のファームウェアからはデバイスＴＦＲのみが直接アクセス可能となっている。この２つのＴＦＲは、コマンド発行時と完了時にＨｏｓｔ ｔｏ Ｄｅｖｉｃｅ Ｒｅｇｉｓｔｅｒ ＦＩＳ、Ｄｅｖｉｃｅ ｔｏ Ｈｏｓｔ Ｒｅｇｉｓｔｅｒ ＦＩＳおよびＰＩＯ Ｓｅｔｕｐ ＦＩＳによりお互いにコピーされる。なおＳＡＴＡでは従来のＩＤＥをエミュレートするために８個のフレーム（ＦＩＳ）が定義されている。

図２、図３に、トランスポート層、リンク層、物理層でのデータ処理の流れを示す。図２は送信側のデータ処理の流れを示し、図３は受信側のデータ処理の流れを示している。

図２に示すように送信側のトランスポートコントローラ（トランスポート層）では、シャドウレジスタに書き込まれたコマンドやデータポートに入力されたデータによりＦＩＳが生成される。ここでＦＩＳは、フレームのペイロード部であり、Ｄｗｏｒｄ（３２ビット）単位で構成される。またフレームは、ホストとデバイスの間で交換される情報ユニットであり、ＳＯＦ（Start Of Frame）プリミティブと、ＦＩＳと、ＦＩＳに対して計算されたＣＲＣ（Cyclic Redundancy Check）と、ＥＯＦ（End Of Frame）プリミティブにより構成される。

リンクコントローラでは、ＦＩＳに対するＣＲＣが演算されてＦＩＳの最後尾に付加される。そしてＦＩＳ及びＣＲＣとスクランブルデータとの排他的論理和（ＸＯＲ）をとるスクランブル処理が行われる。そしてこのようにスクランブルされたＦＩＳ及びＣＲＣに対して、８ｂ／１０ｂのエンコードが行われる。ここで８ｂ／１０ｂエンコードは、８ビットのデータを１０ビットの伝送キャラクタに変換するデータ伝送符号化のアルゴリズムであり、符号列内の１と０の数を揃え、連続的な伝送を保証する。そして８ｂ／１０ｂエンコード後のＦＩＳ及びＣＲＣに対してＳＯＦ、ＥＯＦなどのプリミティブが付加される。

物理層回路では、リンク層からのパラレルデータがシリアルデータに変換され、小振幅の差動信号としてシリアルＡＴＡのバスに送信される。

図３に示すように受信側の物理層回路では、シリアルＡＴＡのバスを介して受信したシリアルデータがパラレルデータに変換される。

リンクコントローラでは、ＦＩＳ及びＣＲＣに付加されたプリミティブに対するデコードが行われる。またＦＩＳ及びＣＲＣに対する８ｂ／１０ｂのデコードが行われる。即ち１０ビットの伝送キャラクタが８ビットのデータに変換される。次に、スクランブルされたＦＩＳ及びＣＲＣとスクランブルデータとの排他的論理和をとるデスクランブル処理が行われる。そしてＦＩＳの最後尾に付加されたＣＲＣがチェックされる。

トランスポートコントローラでは、ＦＩＳのコマンドがシャドウレジスタに書き込まれ、ステータスや割り込みが出力されると共に、データがデータポートを介して出力される。

２．構成
図４に本実施形態のデータ転送制御装置の構成例を示す。このデータ転送制御装置は、トランスポートコントローラ１０、リンクコントローラ５０、物理層回路１００を含む。なお本実施形態のデータ転送制御装置は図４の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加する構成としてもよい。例えば物理層回路１００を含まない構成としてもよい。或いはトランスポートコントローラ１０やリンクコントローラ５０の構成要素の一部を省略したり、他の構成要素を追加してもよい。

ＳＡＴＡでは、データは３２ビット単位で処理される。この３２ビットのデータが、リンクコントローラ５０により８ｂ／１０ｂでエンコードされて４０ビットのデータになり、物理層回路１００に送られる。物理層回路１００は、この４０ビットのデータをシリアル化してＳＡＴＡのケーブルに送信する。受信も逆の手順で、シリアルデータが物理層回路１００で４０ビットのデータに変換され、リンクコントローラ５０で３２ビットのデータに変換され、トランスポートコントローラ１０に送られる。

トランスポートコントローラ１０はトランスポート層の制御を行うものである。具体的にはトランスポートコントローラ１０は、上位層（アプリケーション層）からＦＩＳの送信要求が来た時に、以下の処理を行う。

まずトランスポートコントローラ１０は、ＦＩＳタイプの要件に基づいてＦＩＳの内容を収集する。また送信する情報をＦＩＳのタイプ毎に定義フォーマットに配置する。次にリンクコントローラ５０に対して送信要求を通知する。これによりリンクコントローラ５０はＸ＿ＲＤＹの送信処理を行う。そして相手ノードからのＲ＿ＲＤＹを受信し、リンクコントローラ５０から受信のアクノリッジが来ると、トランスポートコントローラ１０はＦＩＳをリンクコントローラ５０に転送する。そして送信ＦＩＦＯ２０のフロー管理を行い、必要なフロー制御をリンクコントローラ５０に通知する。その後、リンクコントローラ５０から送信結果を受信すると、必要に応じて上位層に送信結果を通知する。

トランスポートコントローラ１０は、リンクコントローラ５０からＦＩＳを受信した時には、以下の処理を行う。

トランスポートコントローラ１０は、リンクコントローラ５０からＦＩＳを受信すると、受信したＦＩＳのタイプを判別する。そしてＦＩＳのタイプに応じた適切なレジスタやＦＩＦＯにデータを転送する。そして受信ＦＩＦＯ２２のフロー管理を行い、必要なフロー制御をリンクコントローラ５０に通知する。その後、リンクコントローラ５０及び上位層（アプリケーション層）に受信結果を通知する。

リンクコントローラ５０はリンク層の制御を行うものである。具体的にはリンクコントローラ５０は、送信時には以下の処理を行う。

まずリンクコントローラ５０はトランスポートコントローラ１０からのデータ（ＦＩＳ）を受け取る。そしてＦＩＳのＣＲＣを生成し、ＦＩＳの最後尾に付加する。次にデータのスクランブルを行い、その後、８ｂ／１０ｂのエンコードを行う。そしてＳＡＴＡ通信のプロトコルにしたがったプリミティブ、ＦＩＳの送信を行う。そして送信結果をトランスポートコントローラ１０に通知する。

リンクコントローラ５０は受信時には以下の処理を行う。即ちリンクコントローラ５０は物理層回路１００から、８ｂ／１０ｂエンコードキャラクタを受信する。そして８ｂ／１０ｂエンコードキャラクタをデコードし、デコードしたプリミティブを処理部等に通知する。次にデコードしたＦＩＳのデスクランブル処理を行い、ＣＲＣをチェックする。そしてトランスポートコントローラ１０にデータを渡す。またデコード結果やＣＲＣのチェック結果をトランスポートコントローラ１０に通知する。

物理層回路１００は物理層を実現するアナログフロントエンド回路である。この物理層回路１００は、シリアルデータ（シリアルストリーム）の送受信や、シリアルデータからパラレルデータへの変換や、パラレルデータからシリアルデータへの変換を行う。また８ｂ／１０ｂのＫ２８．５キャラクタの検出や、ＯＯＢ(Out Of Band）信号の検出と送信を行う。またデバイスステータス（デバイスの有無、転送状態、パワー状態）の提供や、通信制御用のインターフェース（転送レート制御、ループバック）の提供を行う。またオプションでパワーマネージメントも行う。

物理層回路（ＰＨＹ）１００はトランスミッタ（ドライバ）１１０、レシーバ１２０を含む。またＯＯＢ検出回路１３０、ＰＬＬ（広義にはクロック生成回路）１４０を含む。

トランスミッタ１１０は、差動信号線（差動信号線ペア）ＴＸ＋／−を介してシリアルデータ（パケット）の送信を行い、レシーバ１２０は、差動信号線（差動信号線ペア）ＲＸ＋／−を介してシリアルデータ（パケット）の受信を行う。ＴＸ＋／−、ＲＸ＋／−のＳＡＴＡバス（広義にはシリアルバス）では、振幅電圧＋／−２５０ｍＶのＮＲＺ差動信号によるシリアルストリーム転送が行われる。転送レートとしては１．５Ｇｂｐｓ（ＳＡＴＡ II Ｇｅｎ２では３．０Ｇｂｐｓ）が用意され、シリアルストリームからデータが抽出される。またＳＳＣ（Spread Spectrum Clocking）やトランスミッタ・レシーバのインピーダンス測定も行われる。

ＳＡＴＡのケーブルは７芯であり、差動信号線ＴＸ＋／−、ＲＸ＋／−の各ペアは、トランスミッタ１１０、レシーバ１２０に割り当てられる。上がり信号はデバイス側のＴＸ＋／−とホスト（ＨＢＡ）側のＲＸ＋／−を接続し、下り信号はホスト側のＴＸ＋／−とデバイス側のＲＸ＋／−を接続する。ＳＡＴＡは全二重のみの仕様になっており、データは一方向のみしか通信できない。従ってＴＸ＋／−で通信を行っている最中に、バックチャネルとしてＲＸ＋／−で相手ノードからのプロトコル通信を行うことができ、フロー制御に有効利用できる。

ＯＯＢ検出回路１３０はＯＯＢ信号の検出処理を行う。このＯＯＢ信号は、ＳＡＴＡインターフェースのリセット／初期化、通信の確立や、スピード・ネゴシエーションをつかさどる信号である。図５（Ａ）に示すようにＯＯＢ信号には、ＣＯＭＲＥＳＥＴ／ＣＯＭＩＮＩＴとＣＯＭＷＡＫＥがある。ＣＯＭＲＥＳＥＴとＣＯＭＩＮＩＴとしては同じ信号が使用されるが、ホストが出力する信号がＣＯＭＲＥＳＥＴであり、デバイスが出力する信号がＣＯＭＩＮＩＴである。ＣＯＭＲＥＳＥＴ／ＣＯＭＩＮＩＴとＣＯＭＷＡＫＥとの違いは、図５（Ａ）に示すようにバースト信号間のアイドル間隔である。なお各バースト信号は４つのＡＬＩＧＮプリミティブにより構成される。

図５（Ｂ）にＳＡＴＡインターフェースの初期化の時の信号波形を示す。まずホストがＣＯＭＲＥＳＥＴを発行する（Ａ１）。デバイスはＣＯＭＲＥＳＥＴを検出するとＣＯＭＩＮＩＴを発行する（Ａ２）。するとホストは伝送路を最適化してＣＯＭＷＡＫＥを発行する（Ａ３）。デバイスはホストからのＣＯＭＷＡＫＥを検出すると伝送路を最適化してＣＯＭＷＡＫＥを発行する（Ａ４）。

その後、デバイスはＡＬＩＧＮを連続送信する（Ａ５）。この際にホストとのスピード・ネゴシエーションを行う。即ち所定回数のＡＬＩＧＮ送信までにホストからのＡＬＩＧＮが検出されない場合には、転送レートを１段階落とす。

ホストはデバイスからのＣＯＭＷＡＫＥを検出すると、Ｄ１０．２のキャラクタを送信する（Ａ６）。そしてデバイスからのＡＬＩＧＮによって受信用ＰＬＬ（Phase-Locked Loop）をロックする。ロックが完了すると、同じ転送レートでＡＬＩＧＮをデバイスに送信する（Ａ７）。

デバイスは、ホストからのＡＬＩＧＮにより受信用ＰＬＬをロックし、ＳＹＮＣプリミティブを送信する。ホストはデバイスからのＳＹＮＣプリミティブを検出すると、ＳＹＮＣを送信する。これによりログインが完了し、通信が確立する。

ＰＬＬ１４０（送信用ＰＬＬ）はクロックを生成する回路である。具体的にはＰＬＬ１４０は基準クロック（システムクロック）であるＣＬＫ１（第１のクロック）を受ける。このＣＬＫ１は、例えば外部の発振器等から供給され、その周波数は例えば２５ＭＨｚとなっている。

そしてＰＬＬ１４０は、原振であるクロックＣＬＫ１に基づいて、ＣＬＫ１に同期したクロックＣＬＫ２（第２のクロック）を生成する。このＣＬＫ２の周波数は例えば３７．５ＭＨｚとなっている。具体的にはＰＬＬ１４０は、ＣＬＫ１に基づき１００ＭＨｚのクロックを生成して、ＯＯＢ検出回路１３０に供給すると共に、１．５ＧＨｚのクロックを生成してトランスミッタ１１０に供給する。トランスミッタ（ドライバ）１１０は、この１．５ＧＨｚのクロック（ＴＸクロック）に基づいて高速シリアルストリームの送信を行う。またこの１．５ＧＨｚのクロックが分周されて３７．５ＭＨｚのクロックＣＬＫ２が生成されて、トランスポートコントローラ１０、リンクコントローラ５０に供給される。トランスポートコントローラ１０は、このＣＬＫ２（第２のクロック）に基づき動作する。またリンクコントローラ５０は、ＣＬＫ１、ＣＬＫ２（第１、第２のクロック）に基づき動作する。なおトランスポートコントローラ１０の一部の回路をＣＬＫ１に基づき動作させてもよい。

また物理層回路１００は受信用ＰＬＬも含んでおり、この受信用ＰＬＬは、受信データから抽出されたクロックに同期したサンプリングクロックを生成する。そして物理層回路１００からの受信データのサンプリングクロックと、クロックＣＬＫ２には位相差が生じるため、その位相差を吸収するためのバッファ回路がリンクコントローラ５０に設けられる。

図４ではブロック間で転送される送信データ、受信データのビット数が４０ビットになっている。従って、１．５ＧＨｚ／４０＝３７．５ＨｚのクロックＣＬＫ２がトランスポートコントローラ１０、リンクコントローラ５０に供給される。但しブロック間で転送される送信データ、受信データのビット数が例えば１０ビットである場合には、１．５ＧＨｚ／１０＝１５０ＭＨｚのクロックＣＬＫ２をトランスポートコントローラ１０、リンクコントローラ５０に供給すればよい。

リンクコントローラ５０は、リンクステート制御回路６０、パワーマネージメント制御回路７０、インターフェース初期化制御回路８０、フレーム生成回路９０、フレームデコード回路９２を含む。なおリンクコントローラ５０は図４の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加する構成としてもよい。例えばインターフェース初期化制御回路８０の一部又は全部を物理層回路１００に含ませてもよい。

リンクステート制御回路（メインステート制御回路）６０は、物理層回路１００で生成されたクロックＣＬＫ２に基づき動作し、リンクコントローラ５０のメインのステート制御を行う。即ちリンクコントローラ５０が行う各処理のステート制御を行うメインのステートマシーンとして動作する。例えばリセットステート、アイドルステート、送信ステート、受信ステート等のステート間の遷移処理等を行う。

パワーマネージメント制御回路（パワーステート制御回路）７０は、パワーダウンモード時にも停止しないクロックＣＬＫ１に基づき動作し、パワーマネージメント（パワーダウンモード）のステート制御を行う。即ちパワーダウンモード時にリンクコントローラ５０が行う各パワーマネージメント処理のステート制御を行うステートマシーンとして動作する。例えばノーマルステート、パワーダウンステート、ウェイクアップステートなどのステート間の遷移処理等を行う。

インターフェース初期化制御回路８０（物理層初期化制御回路）は、インターフェース（物理層）の初期化のための各処理を行う。即ちフレーム生成回路９０に対して初期化制御信号を出力し、ＣＯＭＲＥＳＥＴ（ＣＯＭＩＮＩＴ）やＣＯＭＷＡＫＥの発行や、キャリブレーションや、スピード・ネゴシエーションのための処理などを行う。

フレーム生成回路９０は、トランスポートコントローラ１０からの送信データ（ＦＩＳ）や、リンクステート制御回路６０からの送信制御信号などに基づいてフレームの生成処理を行う。具体的には図２で説明したように、トランスポートコントローラ１０からのＦＩＳのＣＲＣを演算したり、スクランブル処理を行ったり、８ｂ／１０ｂエンコード処理を行ったり、プリミティブを生成して付加する処理などを行う。

フレームデコード回路９２は、受信したフレームの解析（分解）処理を行い、受信解析信号（パワーダウンリクエスト信号等）をリンクステート制御回路６０に出力する。具体的には図３で説明したように、ＦＩＳに付加されたプリミティブを解析したり、８ｂ／１０ｂのデコード処理を行ったり、デスクランブル処理を行ったり、ＣＲＣを演算してチェックする処理などを行う。

そして本実施形態ではリンクステート制御回路６０は、ＣＰＵ（処理部、アプリケーション層）やデバイスからパワーダウンリクエストを受ける。具体的にはＣＰＵインターフェース回路１２及び同期タイプの制御レジスタ１４を介して、ＣＰＵからＰａｒｔｉａｌ＿Ｒｅｑ、Ｓｌｕｍｂｅｒ＿Ｒｅｑによるパワーダウンリクエストを受けたり、ＳＡＴＡバスを介して、デバイスからＰＭＲＥＱ＿Ｐ、ＰＭＲＥＱ＿Ｓのプリミティブによるパワーダウンリクエストを受ける。そしてパワーダウンリクエストを受けると、パワーダウン条件が満たされたか否かを判断する。そしてパワーダウン条件が満たされた場合には、パワーマネージメント制御回路７０に対してパワーマネージメント（パーシャル、スランバ）のステート制御のイネーブル信号ＰＭＳｔａｔｅＥｎｂを出力する。

パワーマネージメント制御回路７０は、イネーブル信号ＰＭＳｔａｔｅＥｎｂを受けた場合（ＰＭＳｔａｔｅＥｎｂがアサートされた場合）に、パワーマネージメントのステート制御を行う。具体的にはパワーマネージメント制御回路７０は、パワーマネージメントのステート制御において、信号ＨＲ＿ＤＯＷＮをアサートして、インターフェース初期化制御回路８０に対してパワーダウンモードへの移行を指示する。その後に、信号ＰＡＲＴＩＡＬ（ＳＬＵＭＢＥＲ）をアサートして、物理層回路１００に対してパワーダウンモードへの移行を指示する。即ちパワーダウンモード（パーシャルモード、スランバモード）への移行指示に対するレディ信号ＳｙｎｃＲｅａｄｙをインターフェース初期化制御回路８０から受けた場合に、物理層回路１００に対してパワーダウンモードへの移行を指示する。

なお、リンクステート制御回路６０は、シリアルＡＴＡバスを介して接続されるデバイスからパワーダウンリクエスト（ＰＭＲＥＱ＿Ｐ、ＰＭＲＥＱ＿Ｓ）を受け、パワーダウンリクエストに対する承諾（アクノリッジ）をデバイスに送信した場合に、パワーダウンモードへの移行の承認を、データ転送制御装置を制御するＣＰＵ（処理部）に対してリクエストする。具体的には信号ｐｍｏｄｅ＿ｒｅｑｕｅｓｔを割りこみコントローラ１８に対して出力し、これにより割りこみコントローラ１８がＣＰＵに対して割り込みを発生する。

またパワーマネージメント制御回路７０は、ＣＰＵやデバイスからウェイアップリクエストを受ける。具体的にはＣＰＵインターフェース回路１２及び非同期タイプの制御レジスタ１６を介して、ＷａｋｅＵｐ＿ＲｅｑによるウェイクアップリクエストをＣＰＵから受けたり、ＳＡＴＡバスを介して、ＣＯＭＷＡＫＥによるウェイクアップリクエストをデバイスから受ける。そしてウェイクアップリクエストを受けると、パワーマネージメント制御回路７０は、信号ＰＡＲＴＩＡＬ（ＳＬＵＭＢＥＲ）をネゲートして、物理層回路１００のパワーダウンモードを解除する。その後に、信号ＨＲ＿ＤＯＷＮをネゲートして、インターフェース初期化制御回路８０のパワーダウンモードを解除する。具体的には、パワーダウンモードの解除に対するレディ信号ＰｈｙＲｅａｄｙを物理層回路１００から受けた場合に、インターフェース初期化制御回路８０のパワーダウンモードを解除する。

そしてパワーマネージメント制御回路７０は、インターフェース初期化制御回路８０のパワーダウンモードを解除した後に、リンクステート制御回路６０に対して信号ＬｉｎｋＡｇａｉｎを用いてパワーダウンモードの解除を通知する。これによりリンクコントローラ５０のウェイクアップ動作が完了する。

トランスポートコントローラ１０は、ＣＰＵインターフェース回路１２、制御レジスタ１４、１６、割りこみコントローラ１８、ＤＭＡ制御回路１９、送信ＦＩＦＯ２０、受信ＦＩＦＯ２２、ＦＩＳ生成回路３０、ＦＩＳデコード回路３２、トランスポートステート制御回路４０を含む。なおトランスポートコントローラ１０は図４の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加する構成としてもよい。例えばＤＭＡ制御回路４０等を省略する構成としてもよい。

ＣＰＵインターフェース回路１２は、ＣＰＵ（処理部）とのインターフェース処理を行う回路である。具体的にはデータ信号、リード信号、ライト信号、アドレス信号などを用いてＣＰＵとトランスポートコントローラ１０（データ転送制御装置）との間のインターフェース処理を行う。このＣＰＵインターフェース回路１２を用いることで、データ転送制御装置へのコマンドの書き込みや、ステータスの読み出しを実現できる。なおＣＰＵとＣＰＵインターフェース回路１２との間に、データ転送制御装置の外部バスとのインターフェース処理を行う外部バスインターフェース回路を更に設けてもよい。

制御レジスタ１４は、ＣＬＫ２に同期してＣＰＵによりアクセス可能な同期タイプのレジスタである。具体的にはＣＬＫ２の立ち上がり又は立ち下がりエッジに同期してデータを書き込んだり、読み込んだりすることができるレジスタである。制御レジスタ１６は、ＣＬＫ２に同期せずにＣＰＵによりアクセス可能な非同期タイプのレジスタである。具体的には、例えばＣＬＫ２に非同期のライトパルス信号やリードパルス信号などを用いてデータを書き込んだり、読み込んだりすることができるレジスタである。これらの制御レジスタ１４、１６は、シャドウレジスタやステータス＆コントロールレジスタ（ＳＣＲ）などとして機能する。

そして図４ではリンクコントローラ５０は、パワーダウンモードからのウェイアップリクエスト（ＷａｋｅＵｐ＿Ｒｅｑ）を、非同期タイプの制御レジスタ１６を介してＣＰＵから受ける。このようにすることで、リンクコントローラ５０は、パワーダウンモードになりＣＬＫ２が停止している場合にも、ＣＰＵからのウェイクアップリクエストを受けることが可能になる。

なおリンクコントローラ５０は、ウェイアップリクエストを、トランスポートコントローラ１０をバイパスしてＣＰＵから受けるようにしてもよい。即ち信号ＷａｋｅＵｐ＿Ｒｅｑを、トランスポートコントローラ１０を介さずに直接にリンクコントローラ５０に入力してもよい。このようにしても、リンクコントローラ５０は、ＣＬＫ２の停止時にＣＰＵからのウェイクアップリクエストを受けることが可能になる。

割り込みコントローラ１８は、ＣＰＵに対する割り込みを発生する回路である。具体的にはリンクコントローラ５０からの信号ｐｍｏｄｅ＿ｒｅｑｕｅｓｔやＷａｋｅＵｐ＿ｃｍｐに基づいて、パワーダウンモード移行の承認リクエストのための割り込みや、ウェイクアップ完了のための割り込みを発生する。

ＤＭＡ制御回路１９は、ＦＩＳに含まれる送信データや受信データ（コンテンツ・データ）のＤＭＡ転送を制御する回路である。送信ＦＩＦＯ２０は、ＤＭＡ制御回路１９からの送信データのバッファとなるＦＩＦＯ（First-In First-Out）である。受信ＦＩＦＯ２２は、リンクコントローラ５０からの受信データのバッファとなるＦＩＦＯである。ＦＩＳ生成回路３０はＦＩＳの生成を行う回路であり、ＦＩＳデコード回路３２はＦＩＳの解析を行う回路である。トランスポートステート制御回路４０は、トランスポートコントローラ１０のステート制御を行う回路である。

３．パワーマネージメント
ＳＡＴＡでは、スランバ（SLUMBER）やパーシャル（PARTIAL）というパワーダウンモードが用意されている。スランバモードでは、復帰時間が１０ｍｓを越えてはならないと定義され、パーシャルモードに比べて復帰時間が長い。このためＰＬＬの動作についても停止させることができ、消費電力をより低減できる。

一方、ＳＡＴＡ規格に忠実にデータ転送制御装置を設計すると、トランスポートコントローラはシステム（ＣＰＵ）側のクロックで動作するようになる。従って上記のようなパーシャルやスランバなどのパワーダウンモードにおいても、トランスポートコントローラは、システム側のクロックが供給されて動作する。従って物理層回路やリンクコントローラがパワーダウンモードに移行したとしても、トランスポートコントローラについてはパワーダウンモードに移行できない。即ちＳＡＴＡバスがパワーダウンしているのにもかかわらず、トランスポートコントローラにおいて無駄に電力が消費されてしまう。そしてトランスポートコントローラは、その論理ゲート数が多いため、消費される電力は非常に大きい。

この場合、ＰＣ（パーソナルコンピュータ）用途のＳＡＴＡのデータ転送制御装置では、消費電力が大きくてもそれほど問題にはならない。ところが、携帯型音楽プレーヤ、携帯型映像プレーヤ、ハードディスレコーダなどの家電の電子機器にデータ転送制御装置を組み込んだ場合には、データ転送制御装置の低消費電力化は重要な技術的課題となる。

そこで本実施形態では図４に示すように、トランスポートコントローラ１０を、システム（ＣＰＵ）側のクロックではなくて、リンクコントローラ５０用のクロックＣＬＫ２（３７．５ＭＨｚ）で動作させる構成としている。このようにすれば、パーシャルやスランバなどのパワーダウンモードに移行し、クロックＣＬＫ２が停止した場合に、物理層回路１００やリンクコントローラ５０のみならず、ＣＬＫ２に基づき動作するトランスポートコントローラ１０についてもその動作が停止し、パワーダウンモードに移行する。この結果、従来のＳＡＴＡのデータ転送制御装置に比べて、消費電力を大幅に低減できる。

更に本実施形態では、リンクコントローラ５０の中に、ＣＬＫ２で動作する回路のみならずＣＬＫ１で動作する回路も設けている。具体的にはリンクコントローラ５０のメインのステート制御を行うリンクステート制御回路６０については、クロックＣＬＫ２で動作させる一方で、パワーマネージメントのステート制御を行うパワーマネージメント制御回路７０については、クロックＣＬＫ１で動作させている。このようにすれば、物理層回路１００がパワーダウンモードに移行して、ＣＬＫ２が停止した場合にも、パワーマネージメント制御回路７０については、原振クロックであるＣＬＫ１に基づき、停止せずにその動作を維持する。従って、パワーマネージメント制御回路７０の制御の下で、インターフェース初期化制御回路８０や物理層回路１００を段階的にパワーダウンモードに移行させる制御が可能になる。またパワーマネージメント制御回路７０以外の回路がパワーダウンモードに移行した状態にあっても、ＣＰＵやデバイスからのウェイクアップリクエスト（ＷａｋｅＵｐ＿Ｒｅｑ、ＣＯＭＷＡＫＥ）を受けたパワーマネージメント制御回路７０が、インターフェース初期化制御回路８０や物理層回路１００のパワーダウンモードを段階的に解除する制御が可能になる。

このように本実施形態によれば、トランスポートコントローラ１０をシステム側ではなくリンク用のクロックＣＬＫ２で動作させることで低消費電力化を実現しながら、ＣＬＫ１で動作するパワーマネージメント制御回路７０を設けることで、パワーダウンモードへの適正な移行やパワーダウンモードからの適正な復帰の実現に成功している。

４．動作
次に本実施形態の詳細な動作について図６、図７を用いて説明する。なお以下では、適宜、トランスポートコントローラ１０、リンクコントローラ５０、リンクステート制御回路６０、パワーマネージメント制御回路７０、インターフェース初期化制御回路８０、物理層回路１００を、各々、ＴＲＡＮＳ、ＬＩＮＫ、ＬＳ、ＰＳ、ＨＲＳ、ＰＨＹと略して記載する。

図６は、ホスト側のアプリケーション層が主体となるパワーダウン／ウェイクアップのシーケンスを示している。

まずアプリケーション層（ＣＰＵ、ファームウェア）が、ＳＡＴＡポートをスリープする要求を発生する（Ｔ１）。これにより、ＬＳ（リンクステート制御回路）に入力される信号Ｐａｒｔｉａｌ＿Ｒｅｑ（Ｓｌｕｍｂｅｒ＿Ｒｅｑ）が論理レベル「１」になる（Ｔ２）。するとＬＳは、パーシャル（スランバ）モード移行のためのＰＭＲＥＱ＿Ｐ（ＰＭＲＥＱ＿Ｓ）の生成をフレーム生成回路３８に指示する（Ｔ３）。この時、デバイス側においてパワーモード有効の設定がなされている場合には、デバイス側は、ＰＭＡＣＫ＿Ｐ（ＰＭＡＣＫ＿Ｓ）を返信して、パーシャル（スランバ）モードに移行する（Ｔ４、Ｔ５、Ｔ６）。

ＬＩＮＫ（リンクコントローラ）がデバイス側からＰＭＡＣＫを受領すると、ＬＩＮＫステートがＬ＿ＣｈｋＰｈｙＲｄｙに遷移し、ＴＲＡＮＳ（トランスポートコントローラ）のＳＳｔａｔｕｓレジスタに反映される（Ｔ７、Ｔ８、Ｔ９）。そして信号ＰＭＳｔａｔｅＥｎｂが「１」になりＰＳ（パワーマネージメント制御回路）のステート制御が開始すると、ＰＳが信号ＰＡＲＴＩＡＬ（ＳＬＵＭＢＥＲ）を「１」にする（Ｔ１０）。するとＰＨＹがパーシャル（スランバ）モードに移行し、クロックＣＬＫ２が停止し、ＬＩＮＫもパワーダウンモードに移行する（Ｔ１１、Ｔ１２、Ｔ１３）。

次に、ＣＰＵがウェイクアップリクエストを発行し、信号ＷａｋｅＵｐ＿Ｒｅｑが「１」になると、ＬＩＮＫステートがＷａｋｅＵｐになり、ＰＳが信号ＰＡＲＴＩＡＬ（ＳＬＵＭＢＥＲ）を論理レベル「０」にする（Ｔ２１、Ｔ２２、Ｔ２３）。これによりＰＨＹのパワーダウンモードが解除され、クロックＣＬＫ２の動作が開始し、ＰＨＹからの信号ＰｈｙＲｅａｄｙが立ち上がる（Ｔ２４、Ｔ２５）。そしてＨＲＳ（インターフェース初期化制御回路）によるインターフェースの初期化シーケンスが開始し、デバイス側にＣＯＭＷＡＫＥが発行される（Ｔ２６、Ｔ２７）。そして初期化やネゴシエーションが行われ、デバイス側、ホスト側のウェイクアップが完了する（Ｔ２８、Ｔ２９）。するとＴＲＡＮＳによりＰｏｒｔＷａｋｅＵｐの割り込みがアサートされ、ＳＡＴＡのポートがウェイクアップしたことをアプリケーション層が認識する（Ｔ３０、Ｔ３１）。

図７は、デバイス（相手）側が主体となるパワーダウン／ウェイクアップのシーケンスを示している。

まずデバイス側が、ＳＡＴＡポートをスリープする要求を発生し、パーシャル（スランバ）モード移行のためのＰＭＲＥＱ＿Ｐ（ＰＭＲＥＱ＿Ｓ）を生成してホスト側に送信する（Ｔ４１、Ｔ４２）。

ホスト側は、ＰＭＲＥＱ＿Ｐ（ＰＭＲＥＱ＿Ｓ）を受領し、且つ、ＳＣＲレジスタ／ＩＰＭフィールドのパワーマネージメント遷移が有効に設定されている場合には、ＰＭＡＣＫをデバイス側に発行する（Ｔ４３、Ｔ４４）。デバイス側は、ＰＭＡＣＫを受領すると、パーシャル（スランバ）のパワーダウンモードに移行する（Ｔ４５、Ｔ４６）。またＴＲＡＮＳは、パーシャル（スランバ）要求の割り込みをアサートし、アプリケーション層はそれを認識して、承認する（Ｔ４７、Ｔ４８、Ｔ４９）。すると、ＬＩＮＫステートがＬ＿ＣｈｋＰｈｙＲｄｙに遷移し、ＳＳｔａｔｕｓレジスタに反映されると共に、信号ＰＡＲＴＩＡＬ（ＳＬＵＭＢＥＲ）が「１」になる（Ｔ５０、Ｔ５１、Ｔ５２、Ｔ５３）。そしてＰＨＹがパーシャル（スランバ）モードに移行し、クロックＣＬＫ２が停止し、リンクもパワーダウンモードに移行する（Ｔ５４、Ｔ５５、Ｔ５６）。

次に、デバイス側がＳＡＴＡポートのウェイクアップ要求を発生し、ＣＯＭＷＡＫＥを発行する（Ｔ６１、Ｔ６２）。するとＰＨＹ（ＯＯＢ検出回路）がＣＯＭＷＡＫＥを認識し、ＬＩＮＫステートがＷａｋｅＵｐになり、ＰＳが信号ＰＡＲＴＩＡＬ（ＳＬＵＭＢＥＲ）を「０」にする（Ｔ６３、Ｔ６４、Ｔ６５）。これによりＰＨＹのパワーダウンモードが解除され、クロックＣＬＫ２の動作が開始し、ＰＨＹからの信号ＰｈｙＲｅａｄｙが立ち上がる（Ｔ６６、Ｔ６７）。そしてＨＲＳによるインターフェースの初期化シーケンスが開始し、デバイス側にＣＯＭＷＡＫＥが発行される（Ｔ６８、Ｔ６９）。その後は、図６のＴ２８〜Ｔ３１と同様のシーケンスになる（Ｔ７０〜Ｔ７３）。

図８に本実施形態の動作を説明する信号波形例を示す。ＬＳは、パワーダウンリクエストを受けると、パワーマネージメントのステート制御のイネーブル信号ＰＭＳａｔｅＥｎｂを「１」にしてＰＳに出力する（Ｂ１）。これによりＰＳは、そのステートがＰＭ＿ＣｈｋＰｈｙＲｄｙに遷移し（Ｂ２）、パワーダウンモードへの移行を指示する信号ＨＲ＿ＤＯＷＮを「１」にしてＨＲＳに出力する（Ｂ３）。そしてＨＲＳから受けたレディ信号ＳｙｎｃＲｅａｄｙが「０」になると（Ｂ４）、ＰＳは、そのステートがＰＭ＿ＮｏＣｏｍｍＰｏｗｅｒに遷移する（Ｂ５）。そしてＰＳは信号ＳＬＵＭＢＥＲを「１」にしてＰＨＹに出力し（Ｂ６）、ＰＨＹに対してパワーダウンモードへの移行を指示し、ＰＨＹがレディ信号ＰｈｙＲｅａｄｙを「０」にする（Ｂ７）。これによりＰＨＹがパワーダウンモードに移行し、ＣＬＫ２が停止し（Ｂ８）、ＴＲＡＮＳ、ＬＩＮＫもパワーダウンモードに移行する。

次にＰＳは、信号ＷａｋｅＵｐ＿Ｒｅｑ又はＣＯＭＷＡＫＥによりウェイクアップリクエストを受けると（Ｂ９）、そのステートがＰＭ＿ＷａｋｅＵｐ１−１に遷移する（Ｂ１０）。そしてＰＳは信号ＳＬＵＭＢＥＲを「０」にしてＰＨＹに出力し（Ｂ１１）、ＰＨＹのパワーダウンモードを解除する。これにより、ＰＨＹのＰＬＬの動作が開始してＰＬＬの動作が復帰し（Ｂ１２）、ＣＬＫ２の動作が開始する（Ｂ１３）。これによりＬＩＮＫ、ＴＲＡＮＳは動作可能になる。そしてＰＬＬの動作が復帰すると、ＰＨＹはレディ信号ＰｈｙＲｅａｄｙを「１」にしてＨＲＳ、ＰＳに出力する（Ｂ１４）。するとＰＳは、そのステートがＰＭ＿ＷａｋｅＵｐ１−２に遷移し（Ｂ１５）、信号ＨＲ＿ＤＯＷＮを「０」にしてＨＲＳに出力し、ＨＲＳのパワーダウンモードを解除する（Ｂ１６）。

そしてＨＲＳによるインターフェースの再初期化が行われ（Ｂ１７）、再初期化が終了するとＨＲＳはレディ信号ＳｙｎｃＲｅａｄｙを「１」にしてＰＳに出力する（Ｂ１８）。これにより、ＰＳは、そのステートがＰＭ＿ＷａｋｅＵｐ２に遷移する（Ｂ１９）。そしてＰＳは、パワーダウンモードの解除を通知する信号ＬｉｎｋＡｇａｉｎを「１」にしてＬＳに出力し（Ｂ２０）、そのステートがノーマルモードであるＰＭ＿ＮｏｒｍａｌＭｏｄｅに遷移する（Ｂ２１）。

以上のように本実施形態では、ＣＰＵ又はデバイス側からのパワーダウンリクエストを受けると、ＬＳは、ＰＭＳｔａｔｅＥｎｂを「１」にしてパワーマネージメント制御をＬＳからＰＳに引き継ぐ（Ｂ１）。するとＰＳは、ＨＲ＿ＤＯＷＮを「１」にしてパワーダウンモードへの移行をＨＲＳに対して指示する（Ｂ３）。そしてＨＲＳからのＳｙｎｃＲｅａｄｙが「０」になると（Ｂ４）、ＳＬＵＭＢＥＲを「１」にしてパワーダウンモードへの移行をＰＨＹに対して指示する（Ｂ６）。これによりＰＨＹがパワーダウンモードに移行し、クロックＣＬＫ２が停止する（Ｂ８）。この結果、ＬＩＮＫのみならず、ＣＬＫ２で動作するＴＲＡＮＳもパワーダウンモードに移行するため、従来に比べて消費電力を大幅に削減できる。またＰＳの制御の下で、ＨＲＳ、ＰＨＹ等を段階的にパワーダウンモードに移行させているため、ＳＡＴＡ規格に準じた適正なパワーマネージメント制御が可能になる。

そして本実施形態では、このようにＣＬＫ２が停止した時にＣＬＫ１については停止しておらず、ＰＳはＣＬＫ１に基づき動作している。従ってＰＳは、ＣＰＵ又はデバイス側からのウェイクアップリクエストを受けることができる。そしてＰＳは、ウェイクアップリクエストを受けると（Ｂ９）、ＳＬＵＭＢＥＲを「０」にしてＰＨＹのパワーダウンモードを解除する（Ｂ１１）。そしてＰＬＬが復帰すると（Ｂ１２）、ＣＬＫ２の動作が開始し、ＬＩＮＫ、ＴＲＡＮＳは動作可能になる（Ｂ１３）。そしてＰＨＹの準備が整いＰｈｙＲｅａｄｙが「１」になると（Ｂ１４）、ＰＳはＨＲ＿ＤＯＷＮを「０」にしてＨＲＳのパワーダウンモードを解除する（Ｂ１６）。そしてインターフェースの再初期化が終了しＳｙｎｃＲｅａｄｙが「１」になると（Ｂ１８）、ＰＳはＬｉｎｋＡｇａｉｎを「１」にして（Ｂ２０）、パワーダウンモードの解除をＬＳに通知する。これによりＬＳは、パワーダウンモードの解除（ウェイクアップの完了）をＣＰＵ等に通知できるようになる。このように本実施形態では、ＰＳの制御の下で、ＨＲＳ、ＰＨＹ等のパワーダウンモードを段階的に解除しているため、ＳＡＴＡ規格に準じた適正なパワーマネージメント制御が可能になる。

５．ステート遷移
次に、リンクステート制御回路６０（ＬＳ）、パワーマネージメント制御回路７０（ＰＳ）、インターフェース初期化制御回路８０（ＨＲＳ）のステート遷移について図９〜図１２を用いて説明する。

図９、図１０はＬＳ（リンクステート制御回路）のステート遷移図である。ＬＳは、リセットによりＳ１のステートに遷移し、リセットが解除されるとＳ２のステートに遷移する。そしてＨＲＳがＳｙｎｃＲｅａｄｙを「１」にすると、Ｓ３のアイドルステート（送信・受信の待機状態）に遷移する。

Ｓ３のアイドルステートにおいて、ＬＳは、デバイスからの送信要求を受領するとＳ４の受信ステートに遷移し、ＳｙｎｃＲｅａｄｙが「１」で、且つ、ＴＲＡＮＳがフレームの送信を要求するとＳ５の送信ステートに遷移する。

またＳ３のアイドルステートにおいて、ＬＳは、ＴＲＡＮＳがＰａｒｔｉａｌ＿Ｒｅｑ、Ｓｌｕｍｂｅｒ＿Ｒｅｑを発行すると、各々、Ｓ６、Ｓ７のステートに遷移する。またデバイスからＰＭＲＥＱ＿Ｐ又はＰＭＲＥＱ＿Ｓを受領し、且つ、ＰｏｗｅｒＭｏｄｅが有効に設定されている場合にはＳ８に遷移し、ＰＭＲＥＱ＿Ｐ又はＰＭＲＥＱ＿Ｓを受領し、且つ、ＰｏｗｅｒＭｏｄｅが無効に設定されている場合にはＳ９に遷移する。

図１０はパワーダウン時のＬＳの詳細なステート遷移図である。Ｓ６（Ｓ７）のステートに遷移すると、ＬＳは、パワーダウンモード要求プリミティブ（ＰＭＲＥＱ＿Ｐ又はＰＭＲＥＱ＿Ｓ）をデバイスに送信する。そしてデバイスからのパワーダウンモード承諾プリミティブ（ＰＭＡＣＫ）を受領するとＳ１１のステートに遷移する。

Ｓ８のステートに遷移すると、ＬＳは、パワーダウンモード承諾プリミティブ（ＰＭＡＣＫ）をデバイスに送信する。そしてＰＭＡＣＫの送信が完了するとＳ１０のステートに遷移し、ｐｍｏｄｅ＿ｒｅｑｕｅｓｔの割り込みを用いて、パワーダウンモードへ移行するための承認をＣＰＵへリクエストする。そしてＣＰＵからの承認（ｃｏｎｆ＿ｐｍｏｄｅ）を受領すると、Ｓ１１のステートに遷移する。

このように本実施形態では、デバイスからパワーダウンリクエストを受け、パワーダウンリクエストに対する承諾（アクノリッジ）をデバイスに送信した場合に（Ｓ８）、パワーダウンモードへの移行の承認を、データ転送制御装置を制御するＣＰＵ（処理部）に対してリクエストするようにしている（Ｓ１０）。こうすることで、パワーダウンモードへの移行の事後的な承認を、ＣＰＵに対して要求できるようになる。

Ｓ９のステートに遷移すると、ＬＳは、ＰｏｗｅｒＭｏｄｅが無効に設定されているため、パワーダウンモード拒否プリミティブ（ＰＭＮＡＫ）をデバイスに送信する。これによりパワーダウンモードへの移行が拒否される。

このように本実施形態では、Ｓ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１０のステートで、パワーダウン条件が満たされたか否かが判断される。そしてパワーダウン条件が満たされたと判断されると、Ｓ１１のステートに遷移し、ＬＳはＰＭＳｔａｔｅＥｎｂをアサートする。そしてパワーマネージメント制御がＬＳからＰＳに引き継がれ、その後、クロックＣＬＫ２が停止する。そして、ＣＰＵ又はデバイスからウェイクアップリクエストが来て、パワーダウン状態が解除されると、クロックＣＬＫ２の動作が開始する。そしてＰＳからのＬｉｎｋＡｇａｉｎが検出されると、ＬＳはＳ１２のステートに遷移する。そしてＡＬＩＧＮの送信を行い、ＳｙｎｃＲｅａｄｙが「１」になると、Ｓ３のアイドルステートに戻る。

図１１はＰＳ（パワーマネージメント制御回路）のステート遷移図である。通常動作時には、ＰＳはＳ２１のノーマルステートに待機する。そしてＬＳからのＰＭＳｔａｔｅＥｎｂが「１」になると、Ｓ２２のステートに遷移し、ＨＲＳへのＨＲ＿ＤＯＷＮをアサートし、ＨＲＳからのＳｙｎｃＲｅａｄｙがネゲートされるのを待つ。

ＳｙｎｃＲｅａｄｙが「０」になると、ＰＳは、Ｓ２３のステートに遷移し、ＰＨＹに対するＰＡＲＴＩＡＬ又はＳＬＵＭＢＥＲをアサートする。これによりＰＨＹがパワーダウンモードに移行し、クロックＣＬＫ２が停止し、ＴＲＡＮＳや、ＰＳを除くＬＩＮＫもパワーダウンモードに移行する。

次に、ＴＲＡＮＳからのＷＡＫＥ＿Ｕｐ＿Ｒｅｑ又はＰＨＹからのＣＯＭＷＡＫＥを受領すると、ＰＳはＳ２４のステートに遷移する。

即ち本実施形態では、制御レジスタ１６は、ＣＬＫ２に同期しない非同期タイプのレジスタになっている。従って、ＣＬＫ２が停止し、ＴＲＡＮＳがパワーダウンモードに移行していても、ＣＬＫ１に基づき動作しているＰＳは、ＣＰＵからのウェイクアップリクエスト（ＷＡＫＥ＿Ｕｐ＿Ｒｅｑ）を、非同期タイプの制御レジスタ１６を介して受けることができる。

またＰＨＹがパワーダウンモードに移行しても、ＯＯＢ検出回路１３０は動作を継続しており、デバイスからのＣＯＭＷＡＫＥを検出できる。従って、ＰＨＹがパワーダウンモードに移行していても、ＣＬＫ１に基づき動作しているＰＳは、デバイスからのＣＯＭＷＡＫＥをＯＯＢ検出回路１３０を介して受けることができる。

Ｓ２４のステートに遷移すると、ＰＳは、ＰＨＹに対するＰＡＲＴＩＡＬ又はＳＬＵＭＢＥＲをネゲートする。その後、ＰＨＹからのＰｈｙＲｅａｄｙがアサートされるのを待つ。そしてＰｈｙＲｅａｄｙが「１」になるとＳ２５のステートに遷移する。

Ｓ２５のステートに遷移すると、ＰＳは、ＨＲＳに対するＨＲ＿ＤＯＷＮをネゲートする。その後、ＨＲＳからのＳｙｎｃＲｅａｄｙがアサートされるのを待つ。そしてＳｙｎｃＲｅａｄｙが「１」になると、Ｓ２６のステートに遷移する。

Ｓ２６のステートに遷移すると、ＰＳは、ＬＳに対するＬｉｎｋＡｇａｉｎをアサートする。その後、ＬＳからのＰＭＳｔａｔｅＥｎｂがネゲートされるのを待つ。そしてＰＭＳｔａｔｅＥｎｂが「０」になると、Ｓ２１のノーマルステートに戻る。これによりＬＩＮＫのステート制御がＰＳからＬＳに戻される。

図１２はＨＲＳ（インターフェース初期化制御回路）のステート遷移図である。ＨＲＳは、リセット後、Ｓ３１のステートに遷移して、ＣＯＭＲＥＳＥＴを送信する。そしてリセットが解除されると、Ｓ３２のステートに遷移にして、デバイスからのＣＯＭＩＮＩＴを待つ。そしてデバイスからのＣＯＭＩＮＩＴが検出されると、Ｓ３３のキャリブレーション等が行われ、Ｓ３４のステートに遷移する。

Ｓ３４のステートに遷移すると、ＨＲＳは、ＣＯＭＷＡＫＥを送信し、Ｓ３５のステートに遷移し、デバイスからのＣＯＭＷＡＫＥを待つ。そしてデバイスからのＣＯＭＷＡＫＥが検出されると、Ｓ３６のステートに遷移し、デバイスからのＣＯＭＷＡＫＥが終了するのを待つ。

デバイスからのＣＯＭＷＡＫＥが検出されなくなると、Ｓ３７の一連のインターフェース同期処理が行われる。そしてＳ３８のステートに遷移し、インターフェースの同期が確立すると、ＨＲＳはＳｙｎｃＲｅａｄｙをアサートする。そしてＰＳからのＨＲ＿ＤＯＷＮが「１」になると、Ｓ３９のステートに遷移する。

Ｓ３９のステートに遷移すると、ＨＲＳは、ＳｙｎｃＲｅａｄｙをネゲートする。そしてこの状態に遷移した後に、クロックＣＬＫ２が停止する。

次に、ＨＲ＿ＤＯＷＮ＝「０」になり、且つ、ＣＯＭＷＡＫＥが受信された場合には、Ｓ３６のステートに戻り、デバイスからのＣＯＭＷＡＫＥが終了するのを待つ。一方、ＨＲ＿ＤＯＷＮ＝「０」になり、且つ、ＣＯＭＷＡＫＥが受信されていない場合には、Ｓ３４のステートに戻り、ＣＯＭＷＡＫＥを送信する。

図１３は比較例のデータ転送制御装置におけるＬＳ（リンクステート制御回路）のステート遷移図である。この比較例のデータ転送制御装置では、ＬＳだけが設けられ、ＰＳ（パワーマネージメント制御回路）については設けられていない。

図１３と図１０を比較すれば明らかなように、比較例では図１０のＳ１０のステートが存在しない。またＰＳが設けられていないため、図１３のＳ６２、Ｓ６３のパワーマネージメント制御は、ＬＳが行うことになる。従ってパワーダウンモード時にも、ＬＩＮＫ（ＬＳ）やＴＲＡＮＳは動作する必要があり、低消費電力化の達成が不十分となる。

これに対して本実施形態では、ＰＳが設けられているため、ＣＬＫ１に基づき動作するＰＳが、図１１のパワーマネージメント制御を行うようになる。従って、パワーダウンモード時には、ＰＳを除くＬＩＮＫや、ＴＲＡＮＳの動作を停止することができ、比較例に比べて大幅に消費電力を低減できる。

６．電子機器
図１４に本実施形態の電子機器の構成例を示す。この電子機器は、本実施形態で説明したデータ転送制御装置３１０と、処理部３３０（ＣＰＵ）と、ＲＯＭ３４０と、ＲＡＭ３５０と、表示部３６０と、操作部３７０を含む。また、データ転送制御装置３１０とＳＡＴＡを介して接続されるデバイス３２０を含むことができる。なお本実施形態の電子機器の構成は図１４に限定されず、図１４の構成要素の一部を省略したり、他の構成要素を付加する変形実施が可能である。

図１４においてデバイス３２０は、ＨＤＤ（ハードディスクドライブ）等のストレージデバイスである。但しデバイス３２０はＨＤＤ等のストレージデバイスに限定されない。

処理部３３０（ＣＰＵ）はデータ転送制御装置３１０や電子機器の全体制御を行う。なおデータ転送制御装置３１０を制御する処理部と、電子機器を制御する処理部とを別々に設けてもよい。ＲＯＭ３４０は制御プログラムや各種データを記憶する。ＲＡＭ３５０は処理部３３０やデータ転送制御装置３１０のワーク領域やデータ格納領域として機能する。表示部３６０は種々の情報をユーザに表示する。操作部３７０はユーザが電子機器を操作するためのものである。

なお、本実施形態を適用できる電子機器としては、ＨＤＤレコーダ、ビデオカメラ、オーディオ機器、携帯型音楽プレーヤ、携帯型映像プレーヤ、ゲーム装置、又は携帯型ゲーム装置等の種々のものが考えられる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（シリアルバス、処理部等）と共に記載された用語（ＳＡＴＡ、ＣＰＵ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またデータ転送制御装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。また、本実施形態では、ＳＡＴＡへの本発明の適用例について説明したが、本発明は、ＳＡＴＡと同様の思想に基づく規格や、ＳＡＴＡ（ＳＡＴＡ Ｉ、ＳＡＴＡ II、ＳＡＳ）を発展させた規格等にも適用できる。

ＳＡＴＡのプロトコルの層構造の説明図。 ＳＡＴＡの送信側のデータ処理の説明図。 ＳＡＴＡの受信側のデータ処理の説明図。 本実施形態のデータ転送制御装置の構成例。 図５（Ａ）（Ｂ）はＳＡＴＡの初期化シーケンスの説明図。 本実施形態の詳細な動作の説明図。 本実施形態の詳細な動作の説明図。 本実施形態の詳細な動作を説明する信号波形例。 リンクステート制御回路のステート遷移図。 リンクステート制御回路の詳細なステート遷移図。 パワーマネージメント制御回路のステート遷移図。 インターフェース初期化制御回路のステート遷移図。 比較例のリンクステート制御回路のステート遷移図。 電子機器の構成例。

符号の説明

１０ トランスポートコントローラ、１２ ＣＰＵインターフェース回路、
１４、１６ 制御レジスタ、１８ 割り込みコントローラ、１９ ＤＭＡ制御回路、
２０ 送信ＦＩＦＯ、２２ 受信ＦＩＦＯ、３０ ＦＩＳ生成回路、
３２ ＦＩＳデコード回路、４０ トランスポートステート制御回路、
５０ リンクコントローラ、６０ リンクステート制御回路、
７０ パワーマネージメント制御回路、８０ インターフェース初期化制御回路、
９０ フレーム生成回路、９２ フレームデコード回路、１００ 物理層回路、
１１０ トランスミッタ、１２０ レシーバ、１３０ ＯＯＢ検出回路、
１４０ ＰＬＬ

Claims (14)

1. シリアルＡＴＡ（Serial AT Attachment）バスを介してデータ転送を行うデータ転送制御装置であって、
   基準クロックである第１のクロックに基づき物理層回路により生成された第２のクロックが供給され、前記第２のクロックに基づき動作するトランスポートコントローラと、
   前記第１、第２のクロックが供給され、前記第１、第２のクロックに基づき動作するリンクコントローラとを含み、
   前記リンクコントローラは、
   前記第２のクロックに基づき動作し、前記リンクコントローラのステート制御を行うリンクステート制御回路と、
   前記第１のクロックに基づき動作し、パワーマネージメントのステート制御を行うパワーマネージメント制御回路を含むことを特徴とするデータ転送制御装置。
2. 請求項１において、
   前記リンクステート制御回路は、
   パワーダウンリクエストを受けた場合に、パワーダウン条件が満たされたか否かを判断し、パワーダウン条件が満たされた場合に、前記パワーマネージメント制御回路に対してパワーマネージメントのステート制御のイネーブル信号を出力し、
   前記パワーマネージメント制御回路は、
   前記イネーブル信号を受けた場合に、パワーマネージメントのステート制御を開始することを特徴とするデータ転送制御装置。
3. 請求項２において、
   前記パワーマネージメント制御回路は、
   パワーマネージメントのステート制御を開始した場合に、インターフェースの初期化のための処理を行うインターフェース初期化制御回路に対してパワーダウンモードへの移行を指示し、その後に、前記物理層回路に対してパワーダウンモードへの移行を指示することを特徴とするデータ転送制御装置。
4. 請求項３において、
   前記パワーマネージメント制御回路は、
   パワーダウンモードへの移行指示に対するレディ信号を前記インターフェース初期化制御回路から受けた場合に、前記物理層回路に対してパワーダウンモードへの移行を指示することを特徴とするデータ転送制御装置。
5. 請求項１乃至４のいずれかにおいて、
   前記リンクステート制御回路は、
   シリアルＡＴＡバスを介して接続されるデバイスからパワーダウンリクエストを受け、パワーダウンリクエストに対する承諾を前記デバイスに送信した場合に、パワーダウンモードへの移行の承認を、データ転送制御装置を制御する処理部に対してリクエストすることを特徴とするデータ転送制御装置。
6. 請求項１乃至５のいずれかにおいて、
   前記パワーマネージメント制御回路は、
   パワーダウンモードからのウェイアップリクエストを受けた場合に、前記物理層回路のパワーダウンモードを解除し、その後に、インターフェースの初期化のための処理を行うインターフェース初期化制御回路のパワーダウンモードを解除することを特徴とするデータ転送制御装置。
7. 請求項６において、
   前記パワーマネージメント制御回路は、
   パワーダウンモードの解除に対して、前記物理層回路の動作レディ信号を前記物理層回路から受けた場合に、前記インターフェース初期化制御回路のパワーダウンモードを解除することを特徴とするデータ転送制御装置。
8. 請求項６又は７において、
   前記パワーマネージメント制御回路は、
   前記インターフェース初期化制御回路のパワーダウンモードを解除した後に、前記リンクステート制御回路に対してパワーダウンモードの解除を通知することを特徴とするデータ転送制御装置。
9. 請求項１乃至８のいずれかにおいて、
   前記トランスポートコントローラは、
   処理部とのインターフェース処理を行うインターフェース回路と、
   前記第２のクロックに同期して前記処理部によりアクセス可能な同期タイプの第１の制御レジスタと、
   前記第２のクロックに同期せずに前記処理部によりアクセス可能な非同期タイプの第２の制御レジスタを含むことを特徴とするデータ転送制御装置。
10. 請求項９において、
    前記パワーマネージメント制御回路は、
    パワーダウンモードからのウェイアップリクエストを、前記第２の制御レジスタを介して前記処理部から受けることを特徴とするデータ転送制御装置。
11. 請求項１乃至８のいずれかにおいて、
    前記パワーマネージメント制御回路は、
    パワーダウンモードからのウェイアップリクエストを、前記トランスポートコントローラをバイパスして前記処理部から受けることを特徴とするデータ転送制御装置。
12. 請求項１乃至１１のいずれかにおいて、
    インターフェースの初期化のための処理を行うインターフェース初期化制御回路を含むことを特徴とするデータ転送制御装置。
13. 請求項１乃至１２のいずれかにおいて、
    シリアルＡＴＡバスを介してデータを送受信する物理層回路を含むことを特徴とするデータ転送制御装置。
14. 請求項１乃至１３のいずれかに記載のデータ転送制御装置と、
    前記データ転送制御装置を制御する処理部と、
    を含むことを特徴とする電子機器。

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