JP2007227548A - Ferroelectric memory device, driving ic for display, and electronic appliance - Google Patents
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Abstract
Description
本発明は、強誘電体メモリ装置、表示用駆動IC及び電子機器に関するものである。 The present invention relates to a ferroelectric memory device, a display driving IC, and an electronic device.
強誘電体メモリ(FeRAM、Ferroelectric Random Access Memory)装置は、強誘電体材料の分極と電界との間に見られるヒステリシス特性を利用して情報を記憶させるものであり、その高速性、低消費電力性及び不揮発性などの観点から注目されている。 Ferroelectric Random Access Memory (FeRAM) devices store information using hysteresis characteristics that are found between the polarization and electric field of ferroelectric materials, and have high speed and low power consumption. It attracts attention from the viewpoints of safety and non-volatility.
かかる強誘電体メモリ装置においては、他のメモリ装置同様、メモリセルの高集積化もしくは縮小化が恒久の課題である。 In such a ferroelectric memory device, like other memory devices, high integration or downsizing of memory cells is a permanent issue.
例えば、下記特許文献1(特開2002−170935号)には、所定のビット線に接続される活性領域が当該ビット線に沿って一列に配置されている強誘電体メモリが記載され、プレート線、ワード線及び活性領域の形状や配置を工夫することによって、強誘電体メモリセルの面積の低減を図る技術が開示されている。
しかしながら、上記従来の強誘電体メモリ構成においては、ビット線(方向)の長さが長くなってしまい、強誘電体メモリのサイズが大きくなってしまうという問題が生じていた。 However, the conventional ferroelectric memory configuration has a problem that the length of the bit line (direction) becomes long and the size of the ferroelectric memory becomes large.
一方、上記強誘電体メモリは、その高速性、低消費電力性及び不揮発性などの特性から、各種電子機器に用いられるようになってきている。例えば、表示装置に用いられる表示用駆動ICにおいては、追って詳細に説明するように、表示体等との接続の関係上、配線間隔が通常のデザインルール(例えば、最小の配線間隔)よりも大きく設定されることがある。 On the other hand, the ferroelectric memory has come to be used in various electronic devices due to its characteristics such as high speed, low power consumption and non-volatility. For example, in a display driver IC used in a display device, as will be described in detail later, the wiring interval is larger than a normal design rule (for example, the minimum wiring interval) due to the connection with a display body or the like. May be set.
従って、強誘電体メモリ装置の高集積化もしくは縮小化を図ることはもとより、許容された配線間隔を遵守しつつ、メモリセルの高集積化等を図る必要がある。 Accordingly, it is necessary to increase the integration density of memory cells while complying with an allowable wiring interval as well as to increase the integration density or reduce the size of the ferroelectric memory device.
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置及び表示用駆動IC等を提供することを目的とする。 Accordingly, an object of the present invention is to provide a ferroelectric memory device, a display driving IC, and the like that can solve the above-described problems.
即ち、強誘電体メモリ装置の高集積化もしくは縮小化を図ることを目的とする。特に、ビット線方向における集積度が高い強誘電体メモリ装置を提供することを目的とする。また、表示用駆動IC(integrated circuit)に用いられる強誘電体メモリ装置の高集積化もしくは縮小化(レイアウトの最適化)を図ることを目的とする。特に、表示用駆動ICに用いられる強誘電体メモリ装置のビット線方向における集積度を向上させることを目的とする。 That is, it is an object to achieve high integration or downsizing of the ferroelectric memory device. In particular, an object is to provide a ferroelectric memory device having a high degree of integration in the bit line direction. Another object of the present invention is to achieve high integration or downsizing (optimization of layout) of a ferroelectric memory device used in a display driving IC (integrated circuit). In particular, it is an object to improve the degree of integration in the bit line direction of a ferroelectric memory device used in a display driver IC.
この目的は特許請求の範囲に記載の特徴の組み合わせにより達成される。 This object is achieved by a combination of the features described in the claims.
上記目的を達成するため、本発明の第1の形態によれば、第1の方向に延在する第1のワード線と、第1のワード線の両側に、第1の方向に配列された複数の素子領域と、複数の素子領域にそれぞれ接続され、第1のワード線により駆動される複数の第1の強誘電体キャパシタと、を備えたことを特徴とする強誘電体メモリ装置を提供する。第1の強誘電体キャパシタは、第1の方向と直交する第2の方向の幅より第1の方向の幅が大きいパターンである。 To achieve the above object, according to the first embodiment of the present invention, the first word line extending in the first direction and the first word line are arranged in the first direction on both sides of the first word line. A ferroelectric memory device comprising: a plurality of element regions; and a plurality of first ferroelectric capacitors connected to the plurality of element regions and driven by a first word line. To do. The first ferroelectric capacitor has a pattern in which the width in the first direction is larger than the width in the second direction orthogonal to the first direction.
上記形態によれば、各ワード線がその両側に配列された複数の素子領域に接続された第1の強誘電体キャパシタを駆動するので、第1の方向と交差する第2の方向における長さが短い強誘電体メモリ装置を提供することができる。特に、上記形態によれば、ビット線の両側に複数の素子領域が配列された強誘電体メモリ装置と比して、第2の方向における長さを短くすることができる。また、第1の強誘電体キャパシタを、第1の方向と直交する第2の方向の幅より第1の方向の幅が大きいパターンとしたので、強誘電体キャパシタに蓄積できる電荷量が多くなり、書き込み、読み出しマージンが大きくなる。また、書き込み、読み出し特性が向上する。 According to the above aspect, since each word line drives the first ferroelectric capacitor connected to the plurality of element regions arranged on both sides thereof, the length in the second direction intersecting with the first direction. Can provide a short ferroelectric memory device. In particular, according to the above embodiment, the length in the second direction can be reduced as compared with the ferroelectric memory device in which a plurality of element regions are arranged on both sides of the bit line. In addition, since the first ferroelectric capacitor has a pattern in which the width in the first direction is larger than the width in the second direction orthogonal to the first direction, the amount of charge that can be accumulated in the ferroelectric capacitor increases. Write and read margins are increased. In addition, writing and reading characteristics are improved.
上記強誘電体メモリ装置は、複数の第1のワード線と、第1の方向に延在し、複数の第1のワード線と交互に配置された複数の第2のワード線と、複数の素子領域にそれぞれ接続され、第2のワード線により駆動される複数の第2の強誘電体キャパシタと、をさらに備え、複数の素子領域は、第1のワード線と第2のワード線との間にそれぞれ配列されることが好ましい。また、第2の強誘電体キャパシタは、第2の方向の幅より前記第1の方向の幅が大きいパターンであることが好ましい。 The ferroelectric memory device includes a plurality of first word lines, a plurality of second word lines extending in a first direction and alternately arranged with the plurality of first word lines, and a plurality of second word lines. A plurality of second ferroelectric capacitors each connected to the element region and driven by the second word line, wherein the plurality of element regions include a first word line and a second word line. It is preferable to arrange each in between. The second ferroelectric capacitor is preferably a pattern having a width in the first direction larger than a width in the second direction.
上記形態によれば、所定の素子領域には少なくとも2つの強誘電体キャパシタが接続され、さらに、各強誘電体キャパシタを駆動するワード線は、当該所定の素子領域の両側に配置されるので、集積度が高く、かつ、第2の方向における長さが短い強誘電体メモリ装置を提供することができる。また、第2の強誘電体キャパシタを、第1の方向と直交する第2の方向の幅より第1の方向の幅が大きいパターンとしたので、強誘電体キャパシタに蓄積できる電荷量が多くなり、書き込み、読み出しマージンが大きくなる。また、書き込み、読み出し特性が向上する。 According to the above aspect, at least two ferroelectric capacitors are connected to the predetermined element region, and the word lines for driving each ferroelectric capacitor are arranged on both sides of the predetermined element region. A ferroelectric memory device having a high degree of integration and a short length in the second direction can be provided. In addition, since the second ferroelectric capacitor has a pattern in which the width in the first direction is larger than the width in the second direction orthogonal to the first direction, the amount of charge that can be accumulated in the ferroelectric capacitor increases. Write and read margins are increased. In addition, writing and reading characteristics are improved.
上記強誘電体メモリ装置において、各素子領域は、第1の方向において、第1の強誘電体キャパシタが接続された一方の端部、及び、第2の強誘電体キャパシタが接続された他方の端部を有することが好ましく、また、複数の素子領域は、第1の方向において、第1のワード線及び第2のワード線の両側において交互に配列されることが好ましい。 In the above ferroelectric memory device, each element region has one end to which the first ferroelectric capacitor is connected and the other end to which the second ferroelectric capacitor is connected in the first direction. The plurality of element regions are preferably arranged alternately on both sides of the first word line and the second word line in the first direction.
上記形態によれば、複数の素子領域が各第1のワード線と各第2のワード線との間において、第1の方向に交互に配列されるので、第2の方向における素子領域間の距離がさらに短くなり、第2の方向における長さがさらに短い強誘電体メモリ装置を提供することができる。 According to the above aspect, since the plurality of element regions are alternately arranged in the first direction between each first word line and each second word line, between the element regions in the second direction. It is possible to provide a ferroelectric memory device in which the distance is further shortened and the length in the second direction is further shortened.
上記強誘電体メモリ装置において、各素子領域は、平面視において段差状を成しており、各素子領域において、一方の端部及び他方の端部の幅は、当該一方の端部と当該他方の端部との間の中間部の幅よりも狭く、第1のワード線及び第2のワード線は、隣接する複数の素子領域の間を屈曲して第1の方向に延在することが好ましい。 In the above ferroelectric memory device, each element region has a step shape in plan view, and in each element region, the width of one end and the other end is set to the one end and the other end. The first word line and the second word line may be bent between a plurality of adjacent element regions and extend in the first direction. preferable.
上記形態によれば、第2の方向における素子領域間の距離をさらに縮めることができるので、第2の方向における長さがさらに短い強誘電体メモリ装置を提供することができる。 According to the above aspect, since the distance between the element regions in the second direction can be further reduced, it is possible to provide a ferroelectric memory device having a shorter length in the second direction.
上記強誘電体メモリ装置において、第1のワード線の片側に配置された素子領域において、一方の端部及び他方の端部は、第1の方向と交差する第2の方向に互いにずれて配置されており、第1のワード線の他の片側に配置された素子領域において、一方の端部及び他方の端部は、第2の方向と反対方向に互いにずれて配置されていることが好ましい。 In the above ferroelectric memory device, in the element region arranged on one side of the first word line, one end and the other end are shifted from each other in the second direction intersecting the first direction. In the element region arranged on the other side of the first word line, it is preferable that one end and the other end are arranged to be shifted from each other in the direction opposite to the second direction. .
上記形態によれば、第2の方向における素子領域間の距離をさらに縮めつつも、素子領域に十分な幅を持たせることができるので、素子領域に形成されるトランジスタの駆動能力を十分に確保することができる。ひいては、強誘電体キャパシタへの十分なアクセス速度を確保することができる。 According to the above aspect, the element region can have a sufficient width while further reducing the distance between the element regions in the second direction, so that sufficient drive capability of the transistors formed in the element region is ensured. can do. As a result, sufficient access speed to the ferroelectric capacitor can be ensured.
上記強誘電体メモリ装置において、第1のワード線及び第2のワード線は、隣接する複数の素子領域の配置及び形状に応じて屈曲していることが好ましい。 In the ferroelectric memory device, it is preferable that the first word line and the second word line are bent according to the arrangement and shape of a plurality of adjacent element regions.
上記形態によれば、各ワード線を屈曲させるので、第2の方向における素子領域間の距離をさらに縮めることができるので、第2の方向における長さがさらに短い強誘電体メモリ装置を提供することができる。 According to the above aspect, since each word line is bent, the distance between the element regions in the second direction can be further reduced, and thus a ferroelectric memory device having a shorter length in the second direction is provided. be able to.
上記強誘電体メモリ装置において、第1のワード線及び第2のワード線は、第1の方向に延在する幹線と、幹線から分岐し、当該幹線に隣接する複数の素子領域を亘って配置された複数の支線と、を有することが好ましい。また、上記強誘電体メモリ装置において、第1のワード線は、第2のワード線の複数の支線の配置に応じて、さらに屈曲しており、第2のワード線は、第1のワード線の複数の支線の配置に応じて、さらに屈曲していることが好ましい。 In the ferroelectric memory device, the first word line and the second word line are arranged across a main line extending in the first direction and a plurality of element regions branched from the main line and adjacent to the main line. It is preferable to have a plurality of branch lines. In the above ferroelectric memory device, the first word line is further bent according to the arrangement of the plurality of branch lines of the second word line, and the second word line is the first word line. It is preferable to bend further according to the arrangement of the plurality of branch lines.
上記形態によれば、第2の方向における素子領域間の距離をさらに縮めることができるので、第2の方向における長さがさらに短い強誘電体メモリ装置を提供することができる。 According to the above aspect, since the distance between the element regions in the second direction can be further reduced, it is possible to provide a ferroelectric memory device having a shorter length in the second direction.
上記強誘電体メモリ装置は、複数の第1の強誘電体キャパシタ及び複数の第2の強誘電体キャパシタに接続された複数のプレート線をさらに備えることが好ましい。 The ferroelectric memory device preferably further includes a plurality of plate lines connected to the plurality of first ferroelectric capacitors and the plurality of second ferroelectric capacitors.
上記形態によれば、各プレート線に接続された第1の強誘電体キャパシタ及び第2の強誘電体キャパシタは、互いに異なるワード線によって駆動されることとなるので、第2の方向における長さを短くしつつ、所望の強誘電体キャパシタにアクセス可能な強誘電体メモリ装置を提供することができる。 According to the above aspect, since the first ferroelectric capacitor and the second ferroelectric capacitor connected to each plate line are driven by different word lines, the length in the second direction is It is possible to provide a ferroelectric memory device that can access a desired ferroelectric capacitor while shortening the length.
上記強誘電体メモリ装置において、複数の素子領域は、第1の方向において、第1のワード線及び第2のワード線の両側に交互に配列されており、所定の素子領域に接続された第1の強誘電体キャパシタは、当該所定の素子領域に隣接する第2のワード線を挟んで当該所定の素子領域に隣接する他の素子領域に接続された第2の強誘電体キャパシタと同一のプレート線に接続されることが好ましい。 In the ferroelectric memory device, the plurality of element regions are alternately arranged on both sides of the first word line and the second word line in the first direction, and are connected to the predetermined element region. One ferroelectric capacitor is the same as the second ferroelectric capacitor connected to another element region adjacent to the predetermined element region across the second word line adjacent to the predetermined element region. It is preferable to be connected to a plate line.
上記形態によれば、各プレート線に接続された第1の強誘電体キャパシタ及び第2の強誘電体キャパシタは、互いに異なるワード線によって駆動する構成において、各プレート線を略直線状に設けることができるので、プレート線の負荷を低減させることができる。 According to the above aspect, the first ferroelectric capacitor and the second ferroelectric capacitor connected to each plate line are provided in a substantially linear shape in a configuration in which the first ferroelectric capacitor and the second ferroelectric capacitor are driven by different word lines. Therefore, the load on the plate wire can be reduced.
上記強誘電体メモリ装置において、各プレート線は、第1の方向に延在しており、各第1のワード線の両側に配列された複数の素子領域に接続された複数の第1の強誘電体キャパシタ及び複数の第2の強誘電体キャパシタに接続されてもよい。 In the ferroelectric memory device, each plate line extends in the first direction, and a plurality of first ferroelectrics connected to a plurality of element regions arranged on both sides of each first word line. A dielectric capacitor and a plurality of second ferroelectric capacitors may be connected.
上記形態によれば、各プレート線が第1のワード線の両側に配置された複数の第1の強誘電体キャパシタ及び第2の強誘電体キャパシタに接続されるので、第2の方向における長さがさらに短い強誘電体メモリ装置を提供することができる。また、上記形態によれば、プレート線の本数を減らすことができるので、プレート線を制御する構成の面積をも低減させることができる。 According to the above aspect, each plate line is connected to the plurality of first ferroelectric capacitors and the second ferroelectric capacitors arranged on both sides of the first word line. A ferroelectric memory device having a shorter length can be provided. Moreover, according to the said form, since the number of plate lines can be reduced, the area of the structure which controls a plate line can also be reduced.
上記強誘電体メモリ装置において、各プレート線は、前記第1の方向と交差する第2の方向に延在しており、所定の素子領域に接続された第1の強誘電体キャパシタと、当該所定の素子領域に隣接する第2のワード線を挟んで当該所定の素子領域に隣接する他の素子領域に接続された第2の強誘電体キャパシタに接続されてもよい。 In the above ferroelectric memory device, each plate line extends in a second direction intersecting the first direction, and the first ferroelectric capacitor connected to a predetermined element region; The second word line adjacent to the predetermined element region may be connected to a second ferroelectric capacitor connected to another element region adjacent to the predetermined element region.
上記強誘電体メモリ装置において、複数の素子領域は、第1の方向において、第1のワード線及び第2のワード線の両側に交互に配列されており、各プレート線は、第1の方向と交差する第2の方向に延在しており、第1のワード線と第2のワード線との間に設けられた第1の強誘電体キャパシタ及び第2の強誘電体キャパシタに交互に接続されてもよい。 In the ferroelectric memory device, the plurality of element regions are alternately arranged on both sides of the first word line and the second word line in the first direction, and each plate line has the first direction. Extending in a second direction intersecting with the first ferroelectric capacitor and the second ferroelectric capacitor provided alternately between the first word line and the second word line. It may be connected.
上記形態によれば、第2の方向における長さが短い強誘電体メモリ装置に対し、各プレート線を第2方向に延在させたので、プレート線が短くなり、プレート線の負荷を低減させることができる。 According to the above aspect, since each plate line is extended in the second direction with respect to the ferroelectric memory device having a short length in the second direction, the plate line is shortened and the load on the plate line is reduced. be able to.
上記強誘電体メモリ装置において、第1の方向と交差する第2の方向に延在する複数のビット線をさらに備え、各素子領域は、複数のビット線のいずれかと交差して配置されることが好ましい。 The ferroelectric memory device further includes a plurality of bit lines extending in a second direction intersecting with the first direction, and each element region is arranged to intersect with any of the plurality of bit lines. Is preferred.
本発明の第2の形態によれば、第1のワード線、第2のワード線及び第3のワード線と、第1のプレート線及び第2のプレート線と、第1ビット線及び第2のビット線と、ゲートが第1のワード線に接続され、ソース及びドレインの一方が第1のビット線に接続された第1のトランジスタと、ゲートが第3のワード線に接続され、ソース及びドレインの一方が第1のビット線に接続された第2のトランジスタと、ゲートが第1のワード線に接続され、ソース及びドレインの一方が第2のビット線に接続された第3のトランジスタと、ゲートが第2のワード線に接続され、ソース及びドレインの一方が第2のビット線に接続された第4のトランジスタと、一方端が第1のトランジスタのソース及びドレインの他方に接続され、他方端が第1のプレート線に接続された第1の強誘電体キャパシタと、一方端が第2のトランジスタのソース及びドレインの他方に接続され、他方端が第2のプレート線に接続された第2の強誘電体キャパシタと、一方端が第3のトランジスタのソース及びドレインの他方に接続され、他方端が第2のプレート線に接続された第3の強誘電体キャパシタと、一方端が第4のトランジスタのソース及びドレインの他方に接続され、他方端が第1のプレート線に接続された第4の強誘電体キャパシタと、を備えたことを特徴とする強誘電体メモリ装置を提供する。 According to the second aspect of the present invention, the first word line, the second word line, and the third word line, the first plate line and the second plate line, the first bit line, and the second bit line A bit line, a gate connected to the first word line, one of a source and a drain connected to the first bit line, a gate connected to the third word line, a source and A second transistor in which one of the drains is connected to the first bit line; a third transistor in which the gate is connected to the first word line; and one of the source and drain is connected to the second bit line; A fourth transistor having a gate connected to the second word line, one of the source and drain connected to the second bit line, and one end connected to the other of the source and drain of the first transistor; The other end is the first A first ferroelectric capacitor connected to the gate line; a second ferroelectric capacitor having one end connected to the other of the source and drain of the second transistor and the other end connected to the second plate line A body capacitor, a third ferroelectric capacitor having one end connected to the other of the source and drain of the third transistor and the other end connected to the second plate line, and one end connected to the fourth transistor. A ferroelectric memory device comprising: a fourth ferroelectric capacitor connected to the other of the source and the drain and having the other end connected to a first plate line.
また、第1のワード線、第2のワード線及び第3のワード線と、第1のプレート線、第2のプレート線及び第3のプレート線と、第1ビット線及び第2のビット線と、ゲートが前記第1のワード線に接続され、ソース及びドレインの一方が前記第1のビット線に接続された第1のトランジスタと、ゲートが前記第3のワード線に接続され、ソース及びドレインの一方が前記第1のビット線に接続された第2のトランジスタと、ゲートが前記第1のワード線に接続され、ソース及びドレインの一方が前記第2のビット線に接続された第3のトランジスタと、ゲートが前記第2のワード線に接続され、ソース及びドレインの一方が前記第2のビット線に接続された第4のトランジスタと、一方端が前記第1のトランジスタのソース及びドレインの他方に接続され、他方端が前記第1のプレート線に接続された第1の強誘電体キャパシタと、一方端が前記第2のトランジスタのソース及びドレインの他方に接続され、他方端が前記第2のプレート線に接続された第2の強誘電体キャパシタと、一方端が前記第3のトランジスタのソース及びドレインの他方に接続され、他方端が前記第2のプレート線に接続された第3の強誘電体キャパシタと、一方端が前記第4のトランジスタのソース及びドレインの他方に接続され、他方端が前記第3のプレート線に接続された第4の強誘電体キャパシタと、を備えたことを特徴とする強誘電体メモリ装置を提供する。 In addition, the first word line, the second word line, and the third word line, the first plate line, the second plate line, and the third plate line, the first bit line, and the second bit line. A first transistor having a gate connected to the first word line and one of a source and a drain connected to the first bit line; a gate connected to the third word line; A third transistor in which one of the drains is connected to the first bit line, a gate is connected to the first word line, and one of the source and the drain is connected to the second bit line; A transistor having a gate connected to the second word line, one of a source and a drain connected to the second bit line, and one end having a source and a drain of the first transistor. of A first ferroelectric capacitor having the other end connected to the first plate line, one end connected to the other of the source and drain of the second transistor, and the other end connected to the first plate line. A second ferroelectric capacitor connected to the second plate line, a third capacitor having one end connected to the other of the source and drain of the third transistor and the other end connected to the second plate line. And a fourth ferroelectric capacitor having one end connected to the other of the source and the drain of the fourth transistor and the other end connected to the third plate line. A ferroelectric memory device is provided.
上記形態によれば、ワード線の両側にトランジスタが接続される素子領域を配列し、ワード線の両側のトランジスタを当該ワード線が駆動するように、各構成を配置することができるので、ワード線の延在する方向と交差する方向における長さが短い強誘電体メモリ装置を提供することができる。 According to the above configuration, the element regions to which the transistors are connected can be arranged on both sides of the word line, and each configuration can be arranged so that the word line drives the transistors on both sides of the word line. It is possible to provide a ferroelectric memory device having a short length in a direction intersecting with the extending direction.
本発明の第3の形態によれば、上記強誘電体メモリ装置を備えたことを特徴とする表示用駆動ICを提供する。表示用駆動ICとは、例えば液晶表示装置等の表示装置を駆動するデバイス全般をいう。 According to a third aspect of the present invention, there is provided a display driver IC comprising the ferroelectric memory device. The display driving IC refers to all devices that drive a display device such as a liquid crystal display device.
本発明の第4の形態によれば、上記強誘電体メモリ装置を備えたことを特徴とする電子機器。電子機器とは、本発明にかかる強誘電体メモリ装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、上記強誘電体メモリ装置を備えたコンピュータ装置一般、携帯電話、PHS、PDA、電子手帳、ICカードなど、記憶装置を必要とするあらゆる装置が含まれる。 According to a fourth aspect of the present invention, there is provided an electronic apparatus comprising the ferroelectric memory device. The electronic device generally refers to a device having a certain function provided with the ferroelectric memory device according to the present invention, and its configuration is not particularly limited. For example, a computer device generally provided with the ferroelectric memory device is generally described. Any device that requires a storage device, such as a mobile phone, PHS, PDA, electronic notebook, and IC card, is included.
以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施の形態は特許請求の範囲に係る発明を限定するものではなく、また、実施の形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。 Hereinafter, the present invention will be described through embodiments of the invention with reference to the drawings. However, the following embodiments do not limit the invention according to the scope of claims, and will be described in the embodiments. Not all of the feature combinations described are essential for the solution of the invention. In addition, the same or related code | symbol is attached | subjected to what has the same function, and the repeated description is abbreviate | omitted.
(実施の形態1)
図1は、本実施の形態の表示用駆動ICの構成を示すブロック図である。表示用駆動ICは、強誘電体メモリ装置と、ラッチ回路150と、表示駆動回路160とを備えて構成される。強誘電体メモリ装置は、メモリセルアレイ110と、複数のワード線WLと、複数のプレート線PLと、複数のビット線BLと、ワード線制御部120と、プレート線制御部130と、ビット線制御部140とを備えて構成される。
(Embodiment 1)
FIG. 1 is a block diagram showing a configuration of a display driving IC according to the present embodiment. The display driving IC includes a ferroelectric memory device, a
メモリセルアレイ110は、後述するように、アレイ状に配置された複数のメモリセルMCを有して構成される。各メモリセルMCには、いずれかのワード線WL、プレート線PL及びビット線BLが接続されている。そして、ワード線制御部120及びプレート線制御部130は、複数のワード線WL及び複数のプレート線PLの電圧を制御し、メモリセルMCに記憶されたデータを複数のビット線BLに読み出し、また、外部から供給されたデータをビット線BLを介してメモリセルMCに記憶させる。ラッチ回路150は、メモリセルMCから読み出されたデータをラッチし、表示駆動回路160は、ラッチ回路150にラッチされたデータに基づいて、外部の表示体を駆動する。
As will be described later, the
ここで、外部の表示体は、例えば、液晶表示装置等の表示装置である。例えば、液晶表示装置の表示体を構成する各セルは、スイッチングトランジスタ(TFT:thin film transistor)と液晶を挟み込んだ画素電極とを有し、アレイ状に配置される。従って、これらのセル(画素)を駆動するためには、各TFTのゲート線やソース線等に接続される駆動ICが必要となる。かかるゲート線やソース線等の配線間隔は、通常のメモリセルアレイのビット線間隔より広く設定されることが多い。例えば、1〜1.3倍の間隔となる。 Here, the external display body is, for example, a display device such as a liquid crystal display device. For example, each cell constituting a display body of a liquid crystal display device has a switching transistor (TFT: thin film transistor) and a pixel electrode sandwiching liquid crystal, and is arranged in an array. Therefore, in order to drive these cells (pixels), a driving IC connected to the gate line or source line of each TFT is required. The wiring interval of such gate lines and source lines is often set wider than the bit line interval of a normal memory cell array. For example, the interval is 1 to 1.3 times.
ここで、表示体の複数の配線を、メモリセルアレイ中のより間隔の小さい複数の配線部と直接接続することも考えられるが、接続のための配線の引き回しが複雑となり、配線接続不良が起こり得る。また、表示体の複数の配線ピッチにあわせて、ビット線を形成した場合、上記配線接続不良は低減されるが、ビット線間隔が大きくなる分、メモリセルアレイが大きくなってしまう。そこで、許容された配線間隔を遵守しつつ、メモリセルの高集積化等を図る技術が重要となるのである。 Here, it is conceivable to directly connect a plurality of wirings of the display body to a plurality of wiring parts having a smaller interval in the memory cell array, but wiring of the wirings for connection becomes complicated, and wiring connection failure may occur. . Further, when the bit lines are formed in accordance with the plurality of wiring pitches of the display body, the wiring connection defects are reduced, but the memory cell array becomes larger as the bit line interval is increased. In view of this, it is important to provide a technology for achieving high integration of memory cells while complying with an allowable wiring interval.
図2は、本実施の形態のメモリセルアレイ110の構成を示す回路図である。図2は、メモリセルアレイ110において、繰り返しの単位となるメモリセルMC1〜MC4の構成を示している。メモリセルアレイ110は、メモリセルMC1〜MC4がワード線WLの延在方向及びビット線BLの延在方向に繰り返し配置されている。
FIG. 2 is a circuit diagram showing a configuration of the
メモリセルMC1〜MC4は、それぞれ強誘電体キャパシタ170及びNMOS(nチャネル型MOS:Metal Oxide Semiconductor、nチャネル型MISFET:Metal Insulator Semiconductor Field Effect Transistor)172を有する。メモリセルMC1〜MC4において、NMOS172は、そのソース、ドレイン領域の一方がビット線BLに接続されており、他方が強誘電体キャパシタ170の一方端に接続されている。なお、ソース、ドレイン領域とは、トランジスタのソースもしくはドレインとなる領域をいう。
Each of the memory cells MC1 to MC4 includes a
また、NMOS172は、ゲートがワード線WLに接続されており、ワード線WLの電圧に応じて強誘電体キャパシタ170の一方端を、対応するビット線BLに接続するか否かを切り換える。また、強誘電体キャパシタ170の他方端は、対応するプレート線PLに接続されている。
The
具体的には、メモリセルMC1において、NMOS172は、そのソース、ドレイン領域の一方がビット線BL1に接続され、ゲートがワード線WL1に接続されており、強誘電体キャパシタ170の他方端は、プレート線PL1に接続されている。また、メモリセルMC2において、NMOS172は、そのソース、ドレイン領域の一方がビット線BL1に接続され、ゲートがワード線WL3に接続されており、強誘電体キャパシタ170の他方端は、プレート線PL2に接続されている。また、メモリセルMC3において、NMOS172は、そのソース、ドレイン領域の一方がビット線BL2に接続され、ゲートがワード線WL1に接続されており、強誘電体キャパシタ170の他方端は、プレート線PL2に接続されている。また、メモリセルMC4において、NMOS172は、そのソース、ドレイン領域の一方がビット線BL2に接続され、ゲートがワード線WL2に接続されており、強誘電体キャパシタ170の他方端は、プレート線PL1に接続されている。
Specifically, in the memory cell MC1, the
図3は、本実施の形態のメモリセルアレイ110を示す平面図である。図4は、本実施の形態のメモリセルアレイ110の要部断面図である。図4(a)は、図3におけるAA断面を示し、図4(b)は、図3におけるBB断面を示している。図5〜図9は、図3に示すメモリセルアレイ110のレイアウトの部分的なパターンを示す要部平面図である。
FIG. 3 is a plan view showing the
以下、図3〜図9を参照しながら、本実施の形態のメモリセルアレイの構成について詳細に説明するが、まず、本実施の形態の主要な特徴について、図10を参照しながら説明する。図10は、本実施の形態のメモリセルアレイ110を示す概略的な平面図である。
Hereinafter, the configuration of the memory cell array of the present embodiment will be described in detail with reference to FIGS. 3 to 9. First, main features of the present embodiment will be described with reference to FIG. FIG. 10 is a schematic plan view showing the
図10に示すように、素子領域112は、x方向に長辺を有する略矩形の領域であり、この素子領域112が、x方向に一定の間隔を置いて複数配置されている。この素子領域には、2つのメモリセル(2つのトランジスタと2つの強誘電体キャパシタ)が形成される。
As shown in FIG. 10, the
また、複数の素子領域112は、いわゆる千鳥配置されている。言い換えれば、x方向に並ぶ複数の素子領域112を素子領域行とした場合、A配置の素子領域行とB配置の素子領域行とがy方向に交互に繰り返して配置されている。A配置の活性領域行とは、例えば、図10のメモリセルMC2が形成された素子領域112を含む素子領域行を意味し、B配置の活性領域行とは、A配置の素子領域とは、起点が所定の距離ずれて配置された素子領域行(例えばメモリセルMC3が形成された素子領域112を含む素子領域行)を意味する。
The plurality of
ここで、各素子領域行間にはワード線WLの幹線がx方向に配置されている。このワード線WLは、追って詳細に説明するように、支線を有し、この支線は幹線から素子領域112上にy方向に延在している。
Here, the trunk lines of the word lines WL are arranged in the x direction between the element region rows. As will be described in detail later, this word line WL has a branch line, and this branch line extends in the y direction on the
また、ビット線BLは、各素子領域112と直交する方向(y方向)に延在し、メモリセルMCを構成するNMOS172のソース、ドレイン領域と接続される。
The bit line BL extends in a direction (y direction) orthogonal to each
本実施の形態においては、活性領域112に、2つのNMOS172と2つの強誘電体キャパシタ170が形成されているため、2つのNMOS172の共通するソース、ドレイン領域と接続するよう、素子領域112の略中央部上を横断するようにビット線BLが配置されている。
In this embodiment, since two NMOSs 172 and two
ここで、各素子領域行中のビット線BLの図中右側に配置されるメモリセルMCは、それぞれ同じワード線WL(図中上部に位置するワード線WL)に接続され、ビット線BLの図中右側に配置されるメモリセルは、それぞれ同じワード線WL(図中上部に位置するワード線WL)に接続される。 Here, the memory cells MC arranged on the right side of the bit line BL in each element region row are connected to the same word line WL (the word line WL located in the upper part in the drawing), and the bit line BL is shown in FIG. The memory cells arranged on the middle right side are each connected to the same word line WL (word line WL located in the upper part in the figure).
言い換えれば、素子領域行間のワード線WLは、その両側(図中の上部及び下部)の素子領域112に形成されるメモリセルMCのうち、いずれか一方(例えば図中左側)と接続される。また、このワード線WLに隣接するワード線WLについては、その両側(図中の上部及び下部)の素子領域112に形成されるメモリセルMCのうち、他方(例えば図中右側)と接続される。
In other words, the word line WL between the element region rows is connected to one (for example, the left side in the drawing) of the memory cells MC formed in the
また、別の言い方をすれば、同一ビット線BL間において隣接するメモリセル(例えば、MC2とMC3)は、異なるワード線WLで駆動される。 In other words, adjacent memory cells (for example, MC2 and MC3) between the same bit lines BL are driven by different word lines WL.
ここで、本実施の形態の主たる特徴を纏める。 Here, the main features of the present embodiment are summarized.
まず、第1の特徴は、素子領域112の長手方向をビット線BLと直交する方向(x方向、ワード線WLと平行)に配置したことにある。また、ビット線BL間に2つのメモリセル列を配置したことにある。また、ビット線BLの両側にメモリセル列を配置したことにある。メモリセル列とは、y方向に並ぶ複数のメモリセルを意味する。例えば、ビット線BLの両側には、メモリセルMC2を含むメモリセル列とメモリセルMC1を含むメモリセル列が配置されている。また、ビット線間には、メモリセルMC2を含むメモリセル列とメモリセルMC3を含むメモリセル列が配置されている。
First, the first feature is that the longitudinal direction of the
このように、本実施の形態によれば、ビット線BL間に効率良くメモリセルを配置することができる。特に、ビット線BL間が通常より広い場合に、効率良くメモリセルを配置することができる。 Thus, according to the present embodiment, memory cells can be efficiently arranged between the bit lines BL. In particular, when the space between the bit lines BL is wider than usual, the memory cells can be arranged efficiently.
また、本実施の形態の第2の特徴は、ワード線WLに支線を設け、素子領域112上のメモリセルと接続したことにある。素子領域の長手方向をワード線WLと平行に配置しても、ワード線WLの支線によってメモリセルの駆動が可能となる。
A second feature of the present embodiment is that a branch line is provided for the word line WL and connected to a memory cell on the
また、本実施の形態の第3の特徴は、前述したように素子領域を千鳥配置したことにある。千鳥配置することで、y方向の素子領域間を縮めることができる。また、ワード線(幹線)WLの配置領域を確保することができる。 The third feature of the present embodiment is that the element regions are arranged in a staggered manner as described above. By staggered arrangement, the element regions in the y direction can be reduced. In addition, it is possible to secure an arrangement area for the word line (main line) WL.
また、本実施の形態の第4の特徴は、前述したように、各メモリセルとワード線WLとの接続を工夫したので、後述するように、1)ワード線WLを屈曲させながら延在させる、2)もしくは、素子領域の形状をZ字形状とする、ことによりy方向の素子領域間をさらに縮めることができる。即ち、各メモリセルの配置を最適化することができる。 In addition, as described above, the fourth feature of the present embodiment is that the connection between each memory cell and the word line WL is devised. As will be described later, 1) the word line WL is extended while being bent. 2) Or, by making the shape of the element region Z-shaped, the space between the element regions in the y direction can be further reduced. That is, the arrangement of each memory cell can be optimized.
ついで、図3〜図9を参照しながら、本実施の形態のメモリセルアレイの構成について詳細に説明する。なお、図面を分かり易くするため、平面図においても適宜ハッチングを付けてある。 Next, the configuration of the memory cell array according to the present embodiment will be described in detail with reference to FIGS. In addition, in order to make the drawings easy to understand, the plan view is also appropriately hatched.
図3等に示すように、メモリセルアレイ110には、複数の素子領域112、複数のワード線WL、複数のプラグ、複数の強誘電体キャパシタ170、複数のビット線BL及び複数のプレート線PLが配置されている。
As shown in FIG. 3 and the like, the
(1)図5に示すように、素子領域112は、x方向に長い領域であり、本実施の形態においては、略Z形状(もしくは逆Z形状)である。この素子領域112は、x方向に複数配置され、その間隔はDAcxである。また、y方向に隣接する素子領域112のy方向における距離はDAcyである。また、隣接する2列の素子領域行を構成する各素子領域112は、x方向に交互に配列されている。言い換えれば、千鳥配置されている。図5においては、各素子領域112が、x方向において重ならないように配置されている。
(1) As shown in FIG. 5, the
素子領域112は、メモリセルMC1〜MC4を構成するNMOS172(図2参照)が形成される領域である。各素子領域112には、2つのNMOS172(ワード線WLの支線124)が形成されている。図4及び図5の右下部に示すように、素子領域112は、一方の端部、他方の端部及び中間部の一例である、活性領域114、116及び118を有する。素子領域112において、活性領域114、116及び118は、それぞれNMOS172のソース、ドレイン領域であり、ソースもしくはドレインとして機能する。また、ワード線WLの支線124は、NMOS172のゲートとして機能する。素子領域112は、絶縁層70を介して互いに絶縁(素子分離)されている(図4参照)。
The
ここで、素子領域112は、略Z形状(もしくは略逆Z形状)である。言い換えれば、図5の右下の活性領域112に示すように、y方向における活性領域118の幅は、y方向における活性領域114及び116の幅よりも広い。具体的には、素子領域112は、y方向が長手方向となっており、かつ、y方向において段差状を成している。つまり、素子領域112において、活性領域114及び116は、x方向において、互いに反対方向にずれて配置されている。
Here, the
このように素子領域112の形状を工夫することで、y方向の素子領域間を縮めることができる。即ち、図10において説明したように、素子領域112を略矩形状とした場合、y方向の素子領域間を広く確保しなければならない。これは、例えば、図11(a)に示すように、ワード線WLの支線124と隣接する他のワードWLの幹線122との距離(DW)を確保する必要があるためである。図11は、本実施の形態の効果を説明するための部分平面図である。
Thus, by devising the shape of the
図11(a)に示すように、自身が駆動されるワード線WL方向(図中の下方向)に、素子領域112の一端をクランク状に折り曲げることで、ワード線WLの支線124と隣接する他のワード線WLの幹線122間の距離が大きくなり、その分ワード線WLと素子領域112の間を縮めることができる。その結果、y方向の素子領域間を縮めることができる。言い換えれば、素子領域112の一端上に形成されるメモリセルは、自身が駆動されるワード線WLの幹線122と近接して配置され、その距離はD1である。一方、自身が駆動されないワード線WLの幹線122とは、距離D2(>D1)離間して配置される。
As shown in FIG. 11A, one end of the
また、図11(b)に示すように、隣接する素子領域112においては、近接する側がそれぞれ同じ方向に折り曲げられ、素子領域間の幅(DAcy2)が確保されている。即ち、各ワード線WLの一方の片側に配列された素子領域(例えばメモリセルMC2が形成される素子領域)112は、他の片側に配列された素子領域(例えばメモリセルC3が形成される素子領域)112と、活性領域114及び116がずれて配置される方向が反対となっている。別の言い方をすれば、各ワード線WLの一方の片側に配列された素子領域(例えばメモリセルMC2が形成される素子領域)112は、略Z字形状であるのに対し、他の片側に配列された素子領域(例えばメモリセルC3が形成される素子領域)112は、逆Z字形状となっている。
In addition, as shown in FIG. 11B, in the
このように素子領域112の形状及び配置を工夫することで、y方向の素子領域間を縮めることができる。
Thus, by devising the shape and arrangement of the
また、素子領域112は、隣接するワード線WL間において、x方向に配列されている。すなわち、メモリセルアレイ110において、ワード線WLと素子領域112の列とが、y方向において交互に配置されている。また、素子領域112は、各ワード線WLの両側においてx方向に交互に配列されている。言い換えれば、千鳥配置されている。本実施の形態では、各ワード線WLの一方の片側に配列された素子領域112と、他方の片側に配列された素子領域112とが、x方向において重ならないように配置されている。
The
(2)図6に示すように、各ワード線WLは、概ねx方向に延在する幹線122及びx方向と略直交するy方向に延在する支線124からなっており、全体としてx方向に延在している。幹線122は、それに隣接する複数の素子領域112の間を屈曲して、x方向に延在している。具体的には、幹線122は、隣接する複数の素子領域112の形状及び配置に応じて、x方向及びy方向に屈曲して、当該複数の素子領域112の間を通過するように延在している。
(2) As shown in FIG. 6, each word line WL is composed of a
また、幹線122は、隣接する他のワード線WLの支線124の配置にさらに応じて屈曲している。具体的には、支線124は、幹線122から分岐して、素子領域112の一方の片側から他方の片側に、y方向に素子領域112を亘って配置されており、その端部が素子領域112から突出している。これは、素子領域112のy方向の幅全体をチャネルとして利用し、トランジスタの駆動能力を向上させるためである。また、突出部分を形成することで、マスクずれや、製造ばらつきによる不良を低減することができる。
Further, the
また、支線124は、素子領域112において、後述する活性領域114と118との間、及び、活性領域116と118との間を通って(図4参照)、その端部が当該素子領域112から突出している。そして、幹線122は、隣接する他のワード線WLの支線124の当該端部と所定の距離を隔てて配置されるように、屈曲している。
Further, the
このようにワード線WLを屈曲させながら素子領域間に延在させることで、y方向の素子領域間を縮めることができる。即ち、図10において説明したように、素子領域112を略矩形状とした場合、y方向の素子領域間を広く確保しなければならない。これは、例えば、図12に示すように、ワード線WLの支線124と隣接する他のワード線WLの幹線122との距離(DW)を確保する必要があるためである。図12は、本実施の形態の効果を説明するための部分平面図である。
By extending the word line WL between the element regions in this way, the element region in the y direction can be reduced. That is, as described with reference to FIG. 10, when the
図12に示すように、ワード線WLの幹線122をその支線124が延在する素子領域112側に対しては、近接して配置し、即ち、距離D3(<D4)離間して配置する。さらに、ワード線WLの幹線122を、他のワード線WLの支線124と対向する素子領域112側に対しては距離D4(>D3)離間して配置する。
As shown in FIG. 12, the
このように、ワード線WLの幹線122をその両側の素子領域112に対して近づける遠ざけるを繰り返すよう、屈曲して配置することにより、ワード線WLと素子領域112の間を縮めることができる。その結果、y方向の素子領域間を縮めることができる。
In this manner, the space between the word line WL and the
(3)図7等に示すように、強誘電体キャパシタ170は、素子領域112の一方の端部、他方の端部(活性領域114、116)上に形成される(図4、図5参照)。図4に示すように、強誘電体キャパシタ170は、下部電極50、強誘電体層52及び上部電極54の積層構造を有しており、x方向における素子領域112の両端の上層にそれぞれ設けられている。強誘電体キャパシタ170は、それぞれ、下部電極50がプラグ56を介して活性領域114及び116に接続されている。
(3) As shown in FIG. 7 and the like, the
本実施の形態において、メモリセルアレイ110には、活性領域114に接続された強誘電体キャパシタ170を駆動するワード線WLと、活性領域116に接続された強誘電体キャパシタ170を駆動するワード線WLとが交互に配置されている。そして、所定のワード線WLから分岐する複数の支線124は、活性領域114及び活性領域116のいずれか一方に接続された強誘電体キャパシタ170(図4、図7参照)のみを駆動するように配置されている。図3においては、ワード線WL1が、活性領域114に接続された強誘電体キャパシタ170を駆動し、ワード線WL1に隣接するワード線WL2及びWL3が、活性領域116に接続された強誘電体キャパシタ170を駆動するように配置されている。なお、当該複数の支線124が、活性領域114及び活性領域116の双方に接続された強誘電体キャパシタ170を駆動するように配置してもよい。
In the present embodiment, the
(4)図8等に示すように、各ビット線BLは、互いにx方向に一定の間隔を有して、y方向に略直線状に延在している。前述したように素子領域112は、x方向において各ワード線WLの両側に交互に配置され、かつ、図8等に示すようにビット線BLと交差するように配置されている。図4等に示すように、各ビット線BLは、プラグ56を介して、活性領域118において素子領域112と接続されている。そして、各NMOS172は、支線124(ワード線WL)に所定の電圧が供給されると、素子領域112において当該支線124の下部にチャネルが形成され、ビット線BLと強誘電体キャパシタ170の下部電極50とが接続される。
(4) As shown in FIG. 8 and the like, the bit lines BL extend substantially linearly in the y direction with a certain interval in the x direction. As described above, the
また、図8等に示すように、配線72は、ビット線BLと同層に設けられており、所定の素子領域112の活性領域114から、当該活性領域114に隣接する他の素子領域112の活性領域116に亘って設けられている。また、図4(b)等に示すように、活性領域114に接続された強誘電体キャパシタ170と、当該活性領域114に隣接する他の素子領域112の活性領域116に接続された強誘電体キャパシタ170とを接続する。つまり、プラグ60を介して、それぞれ強誘電体キャパシタ170の上部電極54に接続されている。
Further, as shown in FIG. 8 and the like, the
(5)図3、図4及び図9等に示すように、各プレート線PLは、互いにy方向に一定の間隔を有して、x方向に略直線状に延在している。各プレート線PLは、素子領域112の配列に沿って、素子領域112と重なるように配置されている。そして、各プレート線PLは、当該プレート線PLの下層に配置された複数の強誘電体キャパシタ170のうち、活性領域114に接続された強誘電体キャパシタ170のみに接続されるとともに、当該プレート線PLに隣接する他のプレート線PLの下層に配置された強誘電体キャパシタのうち、活性領域116に接続された強誘電体キャパシタ170のみに接続される。すなわち、所定のワード線WLの一方の片側に設けられた活性領域114に接続された強誘電体キャパシタ170と、他方の片側に設けられた活性領域116に接続された強誘電体キャパシタ170とは、同一のプレート線PLに接続されている。
(5) As shown in FIGS. 3, 4, 9, etc., the plate lines PL extend substantially linearly in the x direction with a certain interval in the y direction. Each plate line PL is arranged so as to overlap the
以上詳細に説明したように、本実施の形態によれば、各ワード線WLがその両側に配列された複数の素子領域112に接続された強誘電体キャパシタ170を駆動するので、y方向における長さが短い強誘電体メモリ装置を提供することができる。特に、本実施の形態によれば、ビット線BLの両側に複数の素子領域112が配列された強誘電体メモリ装置と比して、y方向における長さを短くすることができる。
As described in detail above, according to the present embodiment, each word line WL drives the
本実施の形態によれば、所定の素子領域112には少なくとも2つの強誘電体キャパシタ170が接続され、さらに、各強誘電体キャパシタ170を駆動するワード線WLは、当該所定の素子領域112の両側に配置されるので、集積度が高く、かつ、y方向における長さが短い強誘電体メモリ装置を提供することができる。
According to the present embodiment, at least two
本実施の形態によれば、複数の素子領域112が各ワード線WLの間において、x方向に交互に配列されるので、y方向における素子領域112間の距離がさらに短くなり、y方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
According to the present embodiment, since the plurality of
本実施の形態によれば、素子領域112においてNMOS172のチャネル幅を広くとることができるので、y方向における長さを短くしたとしても、素子領域112に形成されるNMOS172の駆動能力を十分に確保することができる。ひいては、強誘電体キャパシタ170への十分なアクセス速度を確保することができる。
According to the present embodiment, since the channel width of the
本実施の形態によれば、y方向における素子領域112間の距離をさらに縮めつつも、素子領域112に十分な幅を持たせることができるので、素子領域112に形成されるNMOS172の駆動能力を十分に確保することができる。ひいては、強誘電体キャパシタ170への十分なアクセス速度を確保することができる。
According to the present embodiment, the
本実施の形態によれば、各ワード線WLを屈曲させるので、y方向における素子領域112間の距離をさらに縮めることができ、y方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
According to the present embodiment, since each word line WL is bent, the distance between the
本実施の形態によれば、同一のプレート線PLに接続された複数の強誘電体キャパシタ170を、互いに異なるワード線WLによって駆動することができるので、y方向における長さを短くしつつ、所望の強誘電体キャパシタ170にアクセス可能な強誘電体メモリ装置を提供することができる。
According to the present embodiment, a plurality of
本実施の形態によれば、同一のプレート線PLに接続された複数の強誘電体キャパシタ170を、互いに異なるワード線WLによって駆動する構成において、各プレート線PLを略直線状に設けることができるので、プレート線PLの負荷を低減させることができる。
According to the present embodiment, in a configuration in which a plurality of
(実施の形態2)
図13は、本実施の形態のメモリセルアレイ110を示す平面図である。図14は、本実施の形態のメモリセルアレイ110の要部断面図である。図14(a)は、図13におけるAA断面を示し、図14(b)は、図13におけるBB断面を示している。以下において、実施の形態1と対応する部位には同じ符号を付し、その詳細な説明を省略し、実施の形態1と異なる点を中心に説明する。
(Embodiment 2)
FIG. 13 is a plan view showing the
本実施の形態においては、図13に示すように、各プレート線PLが、x方向に延在しており、ワード線WLの両側に配列された複数の素子領域112に接続された複数の強誘電体キャパシタ170に接続されている。具体的には、プレート線PLは、2本のワード線WLに対して1本の割合で設けられており、対応するワード線WLの両側に配置された活性領域114及び116に接続された複数の強誘電体キャパシタ170に接続されている。
In the present embodiment, as shown in FIG. 13, each plate line PL extends in the x direction and is connected to a plurality of
また、本実施の形態においては、図14に示すように、ビット線BLはプレート線PLよりも上層に配置されている。具体的には、プレート線PLは、プラグ60を介して強誘電体キャパシタ170の上部電極54に接続されており、ビット線BLは、プラグ62、プレート線PLと同層に配置されたパッド74、及びプラグ56を介して、活性領域118に接続されている。
In the present embodiment, as shown in FIG. 14, the bit line BL is arranged in an upper layer than the plate line PL. Specifically, the plate line PL is connected to the
本実施の形態によれば、各プレート線PLがワード線WLの両側に配置された複数の強誘電体キャパシタ170に接続されるので、実施の形態1の効果に加えて、y方向における長さがさらに短い強誘電体メモリ装置を提供することができる。また、本実施の形態によれば、プレート線PLの本数を減らすことができるので、プレート線制御部の構成の面積をも低減させることができる(図1参照)。
According to the present embodiment, since each plate line PL is connected to the plurality of
なお、本実施の形態においては、ビット線BLが、プレート線PLより下層に位置する構成としたが、ビット線BLが、プレート線PLより上層に位置する構成としてもよい。 In the present embodiment, the bit line BL is positioned below the plate line PL, but the bit line BL may be positioned above the plate line PL.
(実施の形態3)
図15及び図16は、本実施の形態のメモリセルアレイ110を示す平面図である。図16は、図15中のビット線BL及びプレート線PLの関係を明示した平面図である。図17は、本実施の形態のメモリセルアレイ110の構成を示す回路図である。
(Embodiment 3)
15 and 16 are plan views showing the
以下において、実施の形態1と対応する部位には同じ符号を付し、その詳細な説明を省略し、実施の形態1と異なる点を中心に説明する。 In the following, portions corresponding to those in the first embodiment are denoted by the same reference numerals, detailed description thereof will be omitted, and differences from the first embodiment will be mainly described.
本実施の形態においては、図15及び図16に示すように、各プレート線PLは、y方向に延在している。言い換えれば、各プレート線PLは、ビット線BL間に、ビット線BLとほぼ平行に延在している。 In the present embodiment, as shown in FIGS. 15 and 16, each plate line PL extends in the y direction. In other words, each plate line PL extends between the bit lines BL substantially in parallel with the bit lines BL.
具体的には、プレート線PLは、所定の素子領域112の活性領域114から、当該活性領域114に隣接する他の素子領域112の活性領域116上に延在するように設けられている。また、プレート線PLは、活性領域114に接続された強誘電体キャパシタ170と、当該活性領域114に隣接する他の素子領域112の活性領域116に接続された強誘電体キャパシタ170とを接続する。
Specifically, the plate line PL is provided so as to extend from the
本実施の形態によれば、実施の形態1で説明した通り、メモリセルアレイ110のビット線BLの延在する方向(y方向)における長さが短くなっているので、プレート線をx方向に延在させる場合より、プレート線PLが短くなり、プレート線PLの負荷を低減させることができる。
According to the present embodiment, as described in the first embodiment, since the length in the extending direction (y direction) of the bit line BL of the
また、本実施の形態によれば、プレート線PLとビット線BLを同一方向に延在させたので、プレート線PLとビット線BLを同層で形成することができる。この場合、図4(a)および(b)における配線72の位置にプレート線PLが位置することとなる。
According to the present embodiment, since the plate line PL and the bit line BL are extended in the same direction, the plate line PL and the bit line BL can be formed in the same layer. In this case, the plate line PL is positioned at the position of the
また、図17は、本実施の形態のメモリセルアレイ110において、繰り返しの単位となるメモリセルMC1〜MC4の構成を示している。メモリセルアレイ110は、メモリセルMC1〜MC4がワード線WLの延在方向及びビット線BLの延在方向に繰り返し配置されている。
FIG. 17 shows the configuration of the memory cells MC1 to MC4 which are repetitive units in the
メモリセルMC1〜MC4は、それぞれ強誘電体キャパシタ170及びNMOS172を有する。メモリセルMC1〜MC4において、NMOS172は、ソース、ドレイン領域の一方がビット線BLに接続されており、他方が強誘電体キャパシタ170の一方端に接続されている。また、NMOS172は、ゲートがワード線WLに接続されており、ワード線WLの電圧に応じて強誘電体キャパシタ170の一方端を、対応するビット線BLに接続するか否かを切り換える。また、強誘電体キャパシタ170の他方端は、対応するプレート線PLに接続されている。
Each of the memory cells MC1 to MC4 includes a
具体的には、メモリセルMC1において、NMOS172は、ソース、ドレイン領域の一方がビット線BL1に接続され、ゲートがワード線WL1に接続されており、強誘電体キャパシタ170の他方端は、プレート線PL1に接続されている。また、メモリセルMC2において、NMOS172は、ソース、ドレイン領域の一方がビット線BL1に接続され、ゲートがワード線WL3に接続されており、強誘電体キャパシタ170の他方端は、プレート線PL2に接続されている。また、メモリセルMC3において、NMOS172は、ソース、ドレイン領域の一方がビット線BL2に接続され、ゲートがワード線WL1に接続されており、強誘電体キャパシタ170の他方端は、プレート線PL2に接続されている。また、メモリセルMC4において、NMOS172は、ソース、ドレイン領域の一方がビット線BL2に接続され、ゲートがワード線WL2に接続されており、強誘電体キャパシタ170の他方端は、プレート線PL3に接続されている。
Specifically, in the memory cell MC1, the
(実施の形態4)
図18及び図19は、本実施の形態のメモリセルアレイ110を示す平面図である。図19は、図18中の強誘電体キャパシタ170およびビット線BLの配置を示した平面図である。以下において、実施の形態1と対応する部位には同じ符号を付し、その詳細な説明を省略し、実施の形態1と異なる点を中心に説明する。
(Embodiment 4)
18 and 19 are plan views showing the
本実施の形態においては、図18及び図19に示すように、強誘電体キャパシタ170の形成面積が実施の形態1(図7)等の場合より大きくなっている。
In this embodiment, as shown in FIGS. 18 and 19, the formation area of the
具体的には、図19等に示すように、強誘電体キャパシタ170をx方向に長辺を有する略矩形状とした。図示するように、自身が駆動されるビット線BLと隣接するビット線BL方向に強誘電体キャパシタ170の形成領域を長く確保する。
Specifically, as shown in FIG. 19 and the like, the
その結果、実施の形態1で説明した効果に加え、強誘電体キャパシタ170に蓄積できる電荷量が多くなり、書き込み、読み出しマージンが大きくなる。また、書き込み、読み出し特性が向上する。
As a result, in addition to the effects described in the first embodiment, the amount of charge that can be accumulated in the
また、強誘電体キャパシタ170の占有面積が大きくなり、強誘電体キャパシタ170の有無による段差を低減することができる。
Further, the area occupied by the
なお、プレート線PLの構成を実施の形態2もしくは3で説明した形状としてもよい。 The configuration of the plate line PL may be the shape described in the second or third embodiment.
なお、実施の形態1および3においては、ビット線BLが、プレート線PLより下層に位置する構成としたが、実施の形態2のようにビット線BLが、プレート線PLより上層に位置する構成としてもよい。 In the first and third embodiments, the bit line BL is positioned below the plate line PL. However, the bit line BL is positioned above the plate line PL as in the second embodiment. It is good.
また、実施の形態1〜3においては、活性領域の形状を略矩形状としたが、他の形状(例えば、楕円形状等)としてもよい。また、実施の形態1〜3においては、一つの活性領域上に2つのセル(2つのトランジスタと2つのキャパシタ)を形成したが、これに限らず、一つの活性領域上に1つのセル(1つのトランジスタと1つのキャパシタ)が形成される強誘電体メモリ装置等に適用してもよい。 In the first to third embodiments, the active region has a substantially rectangular shape, but may have another shape (for example, an elliptical shape). In the first to third embodiments, two cells (two transistors and two capacitors) are formed on one active region. However, the present invention is not limited to this, and one cell (1 The present invention may be applied to a ferroelectric memory device or the like in which one transistor and one capacitor are formed.
また、実施の形態1〜3においては、表示体の複数の配線ピッチにあわせてビット線を形成する場合を前提に説明したが、表示体の複数の配線間隔と、ビット線間隔は同じである必要はない。これらの間隔差が低減するだけでも、これらの配線の接続がより容易になり、配線間の接続不良が低減するからである。従って、少なくともメモリセル領域において、上記実施の形態のメモリセルの構成を有すれば良い。 In the first to third embodiments, the description has been made on the premise that the bit lines are formed in accordance with the plurality of wiring pitches of the display body. There is no need. This is because the connection of these wirings becomes easier and the connection failure between the wirings can be reduced even if the difference between the intervals is reduced. Therefore, the memory cell structure of the above embodiment may be provided at least in the memory cell region.
(電気光学装置および電子機器の説明)
次に、このような表示体が用いられる電気光学装置や電子機器について説明する。
(Description of electro-optical device and electronic equipment)
Next, an electro-optical device and an electronic apparatus in which such a display body is used will be described.
本発明は、例えば、電気光学装置(表示装置)の駆動回路として用いられる。図20に、表示体を用いた電子機器の例を示す。図20(A)は携帯電話への適用例であり、図20(B)は、ビデオカメラへの適用例である。また、図20(C)は、テレビジョンへ(TV)の適用例であり、図20(D)は、ロールアップ式テレビジョンへの適用例である。 The present invention is used, for example, as a drive circuit for an electro-optical device (display device). FIG. 20 illustrates an example of an electronic device using a display body. FIG. 20A shows an application example to a mobile phone, and FIG. 20B shows an application example to a video camera. 20C illustrates an example of application to television (TV), and FIG. 20D illustrates an example of application to roll-up television.
図20(A)に示すように、携帯電話530には、アンテナ部531、音声出力部532、音声入力部533、操作部534及び電気光学装置(表示部、表示体)500を備えている。この電気光学装置に、本発明を適用することができる。
As shown in FIG. 20A, the
図20(B)に示すように、ビデオカメラ540には、受像部541、操作部542、音声入力部543及び電気光学装置500を備えている。この電気光学装置に、本発明を適用することができる。
As shown in FIG. 20B, the
図20(C)に示すように、テレビジョン550は、電気光学装置500を備えている。この電気光学装置に、本発明を適用することができる。なお、パーソナルコンピュータ等に用いられるモニタ装置にも本発明を適用することができる。
As illustrated in FIG. 20C, the
図20(D)に示すように、ロールアップ式テレビジョン560は、電気光学装置500を備えている。この電気光学装置に、本発明を適用することができる。
As shown in FIG. 20D, the roll-up
なお、電気光学装置を有する電子機器としては、上記の他、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型TV、電子手帳、電光掲示板、宣伝広告用ディスプレイなどがある。 In addition to the above, the electronic apparatus having the electro-optical device includes a fax machine with a display function, a digital camera finder, a portable TV, an electronic notebook, an electric bulletin board, a display for advertisements, and the like.
また、実施の形態1〜3においては、表示体の駆動回路に接続されるメモリセルアレイの場合について説明したが、かかる用途に限定されず、強誘電体メモリ装置自身及び強誘電体メモリを有する各種電子機器に広く適用可能である。 Further, in the first to third embodiments, the case of the memory cell array connected to the drive circuit of the display body has been described. Widely applicable to electronic devices.
また、上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施の形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 In addition, the examples and application examples described through the above-described embodiments of the invention can be used in appropriate combination depending on the application, or can be used with modifications or improvements. The present invention is described in the above-described embodiments. It is not limited to. It is apparent from the description of the scope of claims that the embodiments added with such combinations or changes or improvements can be included in the technical scope of the present invention.
50…下部電極、52…強誘電体層、54…上部電極、56、60、62…プラグ、70…絶縁層、72…配線、74…パッド、110…メモリセルアレイ、112…各素子領域、112…素子領域、114、116、118…活性領域、120…ワード線制御部、122…幹線、124…支線、130…プレート線制御部、140…ビット線制御部、150…ラッチ回路、160…表示駆動回路、170…強誘電体キャパシタ、172…NMOS、500…電気光学装置、530…携帯電話、531…アンテナ部、532…音声出力部、533…音声入力部、534…操作部、540…ビデオカメラ、541…受像部、542…操作部、543…音声入力部、550…テレビジョン、560…ロールアップ式テレビジョン、BL…ビット線、MC…メモリセル、PL…プレート線、WL…ワード線
50 ... Lower electrode, 52 ... Ferroelectric layer, 54 ... Upper electrode, 56, 60, 62 ... Plug, 70 ... Insulating layer, 72 ... Wiring, 74 ... Pad, 110 ... Memory cell array, 112 ... Each element region, 112
Claims (19)
前記第1のワード線の両側に、前記第1の方向に配列された複数の素子領域と、
前記複数の素子領域にそれぞれ接続され、前記第1のワード線により駆動される複数の第1の強誘電体キャパシタと、
を備え、
前記第1の強誘電体キャパシタは、前記第1の方向と直交する第2の方向の幅より前記第1の方向の幅が大きいパターンであること、
を特徴とする強誘電体メモリ装置。 A first word line extending in a first direction;
A plurality of element regions arranged in both sides of the first word line in the first direction;
A plurality of first ferroelectric capacitors respectively connected to the plurality of element regions and driven by the first word line;
With
The first ferroelectric capacitor is a pattern having a width in the first direction larger than a width in a second direction orthogonal to the first direction;
A ferroelectric memory device.
前記第1の方向に延在し、前記複数の第1のワード線と交互に配置された複数の第2のワード線と、
前記複数の素子領域にそれぞれ接続され、前記第2のワード線により駆動される複数の第2の強誘電体キャパシタと、
をさらに備え、
前記複数の素子領域は、前記第1のワード線と前記第2のワード線との間にそれぞれ配列され、
前記第2の強誘電体キャパシタは、前記第2の方向の幅より前記第1の方向の幅が大きいパターンであること、
を特徴とする請求項1記載の強誘電体メモリ装置。 A plurality of said first word lines;
A plurality of second word lines extending in the first direction and arranged alternately with the plurality of first word lines;
A plurality of second ferroelectric capacitors respectively connected to the plurality of element regions and driven by the second word line;
Further comprising
The plurality of element regions are respectively arranged between the first word line and the second word line,
The second ferroelectric capacitor is a pattern having a width in the first direction larger than a width in the second direction;
The ferroelectric memory device according to claim 1.
各素子領域において、前記一方の端部及び前記他方の端部の幅は、当該一方の端部と当該他方の端部との間の中間部の幅よりも狭く、
前記第1のワード線及び前記第2のワード線は、隣接する複数の素子領域の間を屈曲して前記第1の方向に延在することを特徴とする請求項4記載の強誘電体メモリ装置。 Each element region has a step shape in plan view,
In each element region, the width of the one end and the other end is narrower than the width of the intermediate portion between the one end and the other end,
5. The ferroelectric memory according to claim 4, wherein the first word line and the second word line are bent between a plurality of adjacent element regions and extend in the first direction. apparatus.
前記第1のワード線の他の片側に配置された素子領域において、前記一方の端部及び前記他方の端部は、前記第2の方向と反対方向に互いにずれて配置されていることを特徴とする請求項5記載の強誘電体メモリ装置。 In the element region arranged on one side of the first word line, the one end and the other end are arranged so as to be shifted from each other in a second direction intersecting the first direction,
In the element region arranged on the other side of the first word line, the one end and the other end are arranged so as to be shifted from each other in a direction opposite to the second direction. The ferroelectric memory device according to claim 5.
前記第1の方向に延在する幹線と、
前記幹線から分岐し、当該幹線に隣接する複数の素子領域を亘って配置された複数の支線と、
を有することを特徴とする請求項5から7のいずれか1項記載の強誘電体メモリ装置。 The first word line and the second word line are:
A trunk line extending in the first direction;
A plurality of branch lines branched from the trunk line and arranged across a plurality of element regions adjacent to the trunk line;
8. The ferroelectric memory device according to claim 5, further comprising:
前記第2のワード線は、前記第1のワード線の前記複数の支線の配置に応じて、さらに屈曲していることを特徴とする請求項8記載の強誘電体メモリ装置。 The first word line is further bent according to the arrangement of the branch lines of the second word line,
9. The ferroelectric memory device according to claim 8, wherein the second word line is further bent in accordance with the arrangement of the plurality of branch lines of the first word line.
所定の素子領域に接続された第1の強誘電体キャパシタは、当該所定の素子領域に隣接する第2のワード線を挟んで当該所定の素子領域に隣接する他の素子領域に接続された第2の強誘電体キャパシタと同一のプレート線に接続されたことを特徴とする請求項10記載の強誘電体メモリ装置。 The plurality of element regions are alternately arranged on both sides of the first word line and the second word line in the first direction,
The first ferroelectric capacitor connected to the predetermined element region has a first ferroelectric capacitor connected to another element region adjacent to the predetermined element region across the second word line adjacent to the predetermined element region. 11. The ferroelectric memory device according to claim 10, wherein the ferroelectric memory device is connected to the same plate line as the two ferroelectric capacitors.
所定の素子領域に接続された第1の強誘電体キャパシタと、当該所定の素子領域に隣接する第2のワード線を挟んで当該所定の素子領域に隣接する他の素子領域に接続された第2の強誘電体キャパシタに接続されていることを特徴とする請求項10記載の強誘電体メモリ装置。 Each plate line extends in a second direction intersecting the first direction,
A first ferroelectric capacitor connected to the predetermined element region and a second word line adjacent to the predetermined element region and a second element line connected to another element region adjacent to the predetermined element region 11. The ferroelectric memory device according to claim 10, wherein the ferroelectric memory device is connected to two ferroelectric capacitors.
各プレート線は、前記第1の方向と交差する第2の方向に延在しており、第1のワード線と第2のワード線との間に設けられた第1の強誘電体キャパシタ及び第2の強誘電体キャパシタに交互に接続されたことを特徴とする請求項10記載の強誘電体メモリ装置。 The plurality of element regions are alternately arranged on both sides of the first word line and the second word line in the first direction,
Each plate line extends in a second direction intersecting the first direction, and includes a first ferroelectric capacitor provided between the first word line and the second word line, and 11. The ferroelectric memory device according to claim 10, wherein the ferroelectric memory device is alternately connected to the second ferroelectric capacitor.
各素子領域は、前記複数のビット線のいずれかと交差して配置されたことを特徴とする請求項1から14のいずれか1項記載の強誘電体メモリ装置。 A plurality of bit lines extending in a second direction intersecting the first direction;
15. The ferroelectric memory device according to claim 1, wherein each element region is arranged to intersect with any of the plurality of bit lines.
第1のプレート線及び第2のプレート線と、
第1ビット線及び第2のビット線と、
ゲートが前記第1のワード線に接続され、ソース及びドレインの一方が前記第1のビット線に接続された第1のトランジスタと、
ゲートが前記第3のワード線に接続され、ソース及びドレインの一方が前記第1のビット線に接続された第2のトランジスタと、
ゲートが前記第1のワード線に接続され、ソース及びドレインの一方が前記第2のビット線に接続された第3のトランジスタと、
ゲートが前記第2のワード線に接続され、ソース及びドレインの一方が前記第2のビット線に接続された第4のトランジスタと、
一方端が前記第1のトランジスタのソース及びドレインの他方に接続され、他方端が前記第1のプレート線に接続された第1の強誘電体キャパシタと、
一方端が前記第2のトランジスタのソース及びドレインの他方に接続され、他方端が前記第2のプレート線に接続された第2の強誘電体キャパシタと、
一方端が前記第3のトランジスタのソース及びドレインの他方に接続され、他方端が前記第2のプレート線に接続された第3の強誘電体キャパシタと、
一方端が前記第4のトランジスタのソース及びドレインの他方に接続され、他方端が前記第1のプレート線に接続された第4の強誘電体キャパシタと、
を備えたことを特徴とする強誘電体メモリ装置。 A first word line, a second word line, and a third word line;
A first plate line and a second plate line;
A first bit line and a second bit line;
A first transistor having a gate connected to the first word line and one of a source and a drain connected to the first bit line;
A second transistor having a gate connected to the third word line and one of a source and a drain connected to the first bit line;
A third transistor having a gate connected to the first word line and one of a source and a drain connected to the second bit line;
A fourth transistor having a gate connected to the second word line and one of a source and a drain connected to the second bit line;
A first ferroelectric capacitor having one end connected to the other of the source and drain of the first transistor and the other end connected to the first plate line;
A second ferroelectric capacitor having one end connected to the other of the source and drain of the second transistor and the other end connected to the second plate line;
A third ferroelectric capacitor having one end connected to the other of the source and drain of the third transistor and the other end connected to the second plate line;
A fourth ferroelectric capacitor having one end connected to the other of the source and drain of the fourth transistor and the other end connected to the first plate line;
A ferroelectric memory device comprising:
第1のプレート線、第2のプレート線及び第3のプレート線と、
第1ビット線及び第2のビット線と、
ゲートが前記第1のワード線に接続され、ソース及びドレインの一方が前記第1のビット線に接続された第1のトランジスタと、
ゲートが前記第3のワード線に接続され、ソース及びドレインの一方が前記第1のビット線に接続された第2のトランジスタと、
ゲートが前記第1のワード線に接続され、ソース及びドレインの一方が前記第2のビット線に接続された第3のトランジスタと、
ゲートが前記第2のワード線に接続され、ソース及びドレインの一方が前記第2のビット線に接続された第4のトランジスタと、
一方端が前記第1のトランジスタのソース及びドレインの他方に接続され、他方端が前記第1のプレート線に接続された第1の強誘電体キャパシタと、
一方端が前記第2のトランジスタのソース及びドレインの他方に接続され、他方端が前記第2のプレート線に接続された第2の強誘電体キャパシタと、
一方端が前記第3のトランジスタのソース及びドレインの他方に接続され、他方端が前記第2のプレート線に接続された第3の強誘電体キャパシタと、
一方端が前記第4のトランジスタのソース及びドレインの他方に接続され、他方端が前記第3のプレート線に接続された第4の強誘電体キャパシタと、
を備えたことを特徴とする強誘電体メモリ装置。 A first word line, a second word line, and a third word line;
A first plate line, a second plate line and a third plate line;
A first bit line and a second bit line;
A first transistor having a gate connected to the first word line and one of a source and a drain connected to the first bit line;
A second transistor having a gate connected to the third word line and one of a source and a drain connected to the first bit line;
A third transistor having a gate connected to the first word line and one of a source and a drain connected to the second bit line;
A fourth transistor having a gate connected to the second word line and one of a source and a drain connected to the second bit line;
A first ferroelectric capacitor having one end connected to the other of the source and drain of the first transistor and the other end connected to the first plate line;
A second ferroelectric capacitor having one end connected to the other of the source and drain of the second transistor and the other end connected to the second plate line;
A third ferroelectric capacitor having one end connected to the other of the source and drain of the third transistor and the other end connected to the second plate line;
A fourth ferroelectric capacitor having one end connected to the other of the source and drain of the fourth transistor and the other end connected to the third plate line;
A ferroelectric memory device comprising:
An electronic apparatus comprising the ferroelectric memory device according to claim 1.
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