JP2007219998A - Storage control device - Google Patents
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Abstract
Description
本発明は、記憶内容を保持するためのリフレッシュ動作が必要な半導体記憶装置に対するデータの書込み及び読み出しを制御する記憶制御装置に関する。 The present invention relates to a storage control device that controls writing and reading of data to and from a semiconductor memory device that requires a refresh operation for holding stored contents.
半導体記憶装置、例えばDRAM(Dynamic Random Access Memory)は、多数のコンデンサ部により構成されており、データに応じて各コンデンサ部に蓄積する電荷量を異ならせることによりデータを記憶する。 A semiconductor storage device, for example, a DRAM (Dynamic Random Access Memory) is configured by a large number of capacitor units, and stores data by varying the amount of charge accumulated in each capacitor unit according to the data.
DRAMをメモリとして持つ情報処理装置では、DRAMを構成するコンデンサ部が自然に放電してしまうことによる記憶の消失を防ぐため、記憶制御装置によりデータの保持を目的として定期的にコンデンサ部に電荷をチャージするリフレッシュを実行している。 In an information processing apparatus having a DRAM as a memory, in order to prevent loss of memory due to spontaneous discharge of the capacitor part constituting the DRAM, the storage controller periodically charges the capacitor part for the purpose of holding data. A refresh to charge is being executed.
このリフレッシュ動作は、通常、装置に装備されている全てのDRAMの全てのコンデンサ部に対して所定のリフレッシュ周期毎に行なわれるため、DRAMの記憶容量を増大させると、リフレッシュ動作による消費電力も増大してしまう。 Since this refresh operation is normally performed for every capacitor section of all DRAMs equipped in the apparatus at a predetermined refresh cycle, increasing the storage capacity of the DRAM also increases the power consumption by the refresh operation. Resulting in.
近年、電子機器の省電力化に伴い、情報処理装置においても消費電力を低減させることが求められている。その一方で、電子機器の高性能化に伴い、DRAMの記憶容量は増加する傾向にある。 In recent years, with the power saving of electronic devices, it is required to reduce power consumption in information processing apparatuses. On the other hand, the storage capacity of DRAM tends to increase as the performance of electronic devices increases.
そこで、従来、DRAMにメモリアクセスした場合にメモリアクセスしたアドレスを記録しておき、このDRAMに対するリフレッシュを実行する際に、リフレッシュの対象となるアドレスに対するメモリアクセスの記録が存在する場合には、当該メモリアクセスの記録をクリアし、次のアドレスをリフレッシュの対象とすることが提案されている(例えば、特許文献1参照。)。 Therefore, conventionally, when a memory access is made to the DRAM, the memory access address is recorded, and when refreshing the DRAM, if there is a memory access record for the address to be refreshed, It has been proposed to clear the memory access record and set the next address as a refresh target (see, for example, Patent Document 1).
すなわち、特許文献1では、メモリアクセスがあったアドレスに対するリフレッシュを省略することにより、リフレッシュのための消費電力を低減させている。 That is, in Patent Document 1, power consumption for refresh is reduced by omitting refresh for an address that has been accessed.
また、従来、揮発性メモリからなるメモリアレイをN個の部分メモリアレイに分割して構成し、1回のリフレッシュ動作で部分メモリアレイを1個ずつリフレッシュさせることにより、リフレッシュ時の最大消費電力を低減させ、記憶装置全体の消費電力を低減させるようにすることが提案されている(例えば、特許文献2参照。)。
しかしながら、上記従来の技術では、DRAMの使用状況に拘らずリフレッシュが不要な領域についてもリフレッシュを行なっており、装置全体におけるDRAMの記憶容量が増加すれば、消費電力の増大は避けられない、という問題点があった。 However, in the above-described conventional technology, refresh is performed even in an area where refresh is not required regardless of the use state of the DRAM, and if the storage capacity of the DRAM in the entire device increases, it is inevitable that the power consumption increases. There was a problem.
本発明は上記問題点を解決するためになされたものであり、半導体記憶装置の使用状況に応じてリフレッシュに要する消費電力を効率よく低減できる記憶制御装置を提供することが目的である。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a storage control device that can efficiently reduce power consumption required for refresh according to the use state of a semiconductor storage device.
上記課題を解決するために、請求項1記載の発明は、半導体記憶装置に対するデータの書込み及び読出しを制御する記憶制御装置であって、前記半導体記憶装置の記憶領域の使用状況を示す使用状況情報を更新記憶する記憶手段と、前記記憶手段に記憶された前記使用状況情報に基づき、使用している記憶領域を対象として、記憶状態を保持するためのリフレッシュ動作を所定のリフレッシュ周期で実行するリフレッシュ動作実行制御手段と、を備えている。 In order to solve the above-mentioned problem, the invention described in claim 1 is a storage control device that controls writing and reading of data to and from a semiconductor memory device, and usage status information indicating a usage status of a storage area of the semiconductor memory device. A storage unit that updates and stores the data, and a refresh that executes a refresh operation for maintaining the storage state at a predetermined refresh cycle for the storage area being used based on the usage status information stored in the storage unit Operation execution control means.
請求項1記載の発明によれば、半導体記憶装置に対するデータの書込み及び読出しを制御するに際し、半導体記憶装置の記憶領域の使用状況を示す使用状況情報を記憶手段に更新記憶すると共に、当該使用状況情報に基づいて、使用している記憶領域を対象として、記憶状態を保持するためのリフレッシュ動作を所定のリフレッシュ周期で実行するようにしているので、半導体記憶装置の使用状況に応じてリフレッシュ動作の対象となる記憶領域を削減することにより、リフレッシュに要する消費電力を効率よく低減できる。 According to the first aspect of the present invention, when controlling the writing and reading of data to and from the semiconductor memory device, the usage status information indicating the usage status of the storage area of the semiconductor memory device is updated and stored in the storage means, and the usage status Based on the information, the refresh operation for holding the storage state is executed at a predetermined refresh cycle for the storage area being used, so that the refresh operation can be performed according to the usage status of the semiconductor memory device. By reducing the target storage area, the power consumption required for refresh can be efficiently reduced.
すなわち、使用していない領域の記憶状態は保持する必要がないので、当該使用していない領域に対するリフレッシュ動作は行なわなくてもよい。 That is, since it is not necessary to maintain the storage state of the unused area, it is not necessary to perform the refresh operation for the unused area.
また、本発明は、請求項2記載の発明のように、前記使用状況情報として、前記使用している記憶領域のアドレスを適用してもよい。 Further, according to the present invention, as in the second aspect of the present invention, an address of the used storage area may be applied as the usage status information.
なお、使用状況情報としては、使用している記憶領域のアドレスのほか、半導体記憶装置に記憶された情報と記憶領域とを関連付けた情報や、非使用領域のアドレス等があげられる。 The usage status information includes, in addition to the address of the storage area being used, information associated with the information stored in the semiconductor memory device and the storage area, the address of the non-use area, and the like.
以上説明した如く本発明は、半導体記憶装置に対するデータの書込み及び読出しを制御するに際し、半導体記憶装置の記憶領域の使用状況を示す使用状況情報を記憶手段に更新記憶すると共に、当該使用状況情報に基づいて、使用している記憶領域を対象として、記憶状態を保持するためのリフレッシュ動作を所定のリフレッシュ周期で実行するので、半導体記憶装置の使用状況に応じてリフレッシュに要する消費電力を効率よく低減できる、という優れた効果を有する。 As described above, according to the present invention, when controlling the writing and reading of data to and from the semiconductor memory device, the usage status information indicating the usage status of the storage area of the semiconductor memory device is updated and stored in the storage means. Based on this, the refresh operation for maintaining the storage state is executed at a predetermined refresh cycle for the storage area being used, so the power consumption required for refresh can be efficiently reduced according to the usage status of the semiconductor memory device. It has the excellent effect of being able to.
以下、図面を参照して、本発明の実施の形態について詳細に説明する。まず、図1は、本実施の形態に係る情報記憶装置10の構成を示す概略図であり、以下、情報記憶装置10の概略構成について説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. First, FIG. 1 is a schematic diagram showing a configuration of the information storage device 10 according to the present embodiment. Hereinafter, a schematic configuration of the information storage device 10 will be described.
なお、当該情報記憶装置10は、情報処理装置に組み込まれ、記憶手段として用いられる。 The information storage device 10 is incorporated in an information processing device and used as storage means.
同図に示されるように、情報記憶装置10は、DRAMコントローラ20と、DRAMとを含んで構成されている。DRAM30は、DRAMコントローラ20に接続されており、DRAMコントローラ20によりデータの書込み、読出し、及び消去等の処理が実行されるようになっている。
As shown in the figure, the information storage device 10 includes a
また、DRAMコントローラ20は、当該情報記憶装置10が組み込まれたデバイスの各部位(以下、「外部」という)からの要求信号に応じてDRAM30へのアクセスを制御する。なお、要求信号としては、データの記憶指示、データの読出指示、データの消去指示等がそれぞれ示す信号が入力される。
The
ここで、DRAM30の記憶領域は、多数のコンデンサ部により構成されており、各コンデンサ部への電荷の蓄積が制御されてデータが記憶されるようになっている。この各コンデンサ部にはそれぞれに固有のアドレスが付与され、DRAMコントローラ20では、当該アドレスを用いてアクセスするコンデンサ部を特定して、データの書込み、読出し及び消去等を実行するようになっている。なお、このアドレスを用いたアクセスにおいては、適宜バンク切替等を用いることができる。
Here, the storage area of the
また、DRAMコントローラ20は、不図示のタイマによる計時に基づくタイムアップ信号や、外部から入力されるクロック信号等に基づく所定のリフレッシュ周期で、DRAM30の記憶領域を構成するコンデンサ部に電荷をチャージするリフレッシュ動作を所定のリフレッシュ周期で実行する。
In addition, the
ところで、本実施の形態では、DRAM30の使用状況に応じてリフレッシュ動作の対象となる記憶領域(以下、「リフレッシュ領域」という)を決定するようにしている。
By the way, in the present embodiment, a storage area (hereinafter referred to as “refresh area”) to be refreshed is determined according to the usage state of the
すなわち、DRAMコントローラ20により、データの書き込み及び消去が繰り返されることにより、DRAM30の記憶領域には、使用領域30A、30Cと、非使用領域30B、30Dと、が混在することになる。
That is, by repeatedly writing and erasing data by the
そこで、DRAMコントローラ20は、レジスタ22を含んで構成されており、当該レジスタ22に使用領域を示すアドレスを使用状況情報として記憶するようにしている。これにより、DRAMコントローラ20では、レジスタ22に記憶された使用領域を対象としてリフレッシュ動作を実行する。
Therefore, the
なお、当該レジスタ22に記憶された使用領域を示すアドレスは、DRAM30に対するデータの書込み及び消去を実行する毎に更新記憶される。
The address indicating the used area stored in the
以下、本実施の形態の作用を説明する。 Hereinafter, the operation of the present embodiment will be described.
DRAMコントローラ20では、外部から要求信号が入力されると、メイン処理を実行する。
The
図2は、DRAMコントローラ20で実行されるメイン処理の流れを示すフローチャートであり、以下、同図を参照して、本実施の形態に係るメイン処理について説明する。
FIG. 2 is a flowchart showing a flow of main processing executed by the
まず、ステップ200では、入力された要求信号が、データ記憶指示を示すものか否かを判定し、当該判定が肯定判定となった場合はステップ202に移行して、入力されたデータをDRAM30に記憶する。その後、次のステップ204に移行して、記憶先のアドレスをレジスタに追加した後に、本メイン処理を終了する。
First, in
一方、ステップ200で否定判定となった場合はステップ206に移行して、入力された要求信号がデータ消去指示を示すものか否かを判定し、当該判定が肯定判定となった場合はステップ208に移行する。
On the other hand, if a negative determination is made in
ステップ208では、消去指示の対象となるデータの記憶先アドレスを開放し、その後にステップ210に移行する。ステップ210では、消去したデータの記憶先アドレスをレジスタ22から削除し、その後に本メイン処理を終了する。
In
また、ステップ206で否定判定となった場合は、入力された要求信号がデータ読出し指示を示すものであると判断してステップ212に移行し、当該読出し指示の対象となるデータの記憶先アドレスからデータを読出して出力し、その後に本メイン処理を終了する。
On the other hand, if the determination in
また、DRAMコントローラ20では、所定のリフレッシュ周期でリフレッシュ動作処理を実行する。
In addition, the
図3は、外部から要求信号が入力された場合にDRAMコントローラ20により実行されるリフレッシュ動作処理の流れを示すフローチャートであり、以下、同図を参照して、本実施の形態に係るリフレッシュ動作処理について説明する。
FIG. 3 is a flowchart showing a flow of a refresh operation process executed by the
まず、ステップ220では、レジスタ22を参照してリフレッシュ領域の決定を行い、次のステップ222では、決定されたリフレッシュ領域を指定してリフレッシュ動作を実行し、その後に本リフレッシュ処理を終了する。
First, in
以上詳細に説明したように、本実施の形態によれば、DRAM30に対するデータの書込み及び読出しを制御するに際し、DRAM30の記憶領域の使用状況を示す使用状況情報をレジスタ22に更新記憶すると共に、当該レジスタ22に更新記憶された使用状況情報に基づいて、使用領域30A、30Cを対象として、記憶状態を保持するためのリフレッシュ動作を所定のリフレッシュ周期で実行するので、DRAM30の使用状況に応じてリフレッシュに要する消費電力を効率よく低減できる。
As described above in detail, according to the present embodiment, when controlling the writing and reading of data to / from the
(他の形態)
上記実施の形態のDRAM30に代えて、リングバッファとして使用される受信用先入れ先出しメモリ(FIFO:First-In First-Out Buffer)のDRAM70(図4参照)を適用することもできる。この場合、情報記憶装置10の構成及びリフレッシュ動作処理の流れについては同一のものを適用することができるので、ここでの図示及び説明を省略する。
(Other forms)
In place of the
図4に示されるように、DRAM70は、入力されたデータが順次所定の記憶容量単位のバッファに記憶され、入力された順に出力する。データが記憶されたバッファのうち、最先にデータが記憶されたバッファを示す出力ポインタP1と、直近にデータが記憶されたバッファを示す入力ポインタP2との間に存在するFIFOバッファ領域が使用領域となる。出力処理が実行される毎に出力ポインタP1は順次次のバッファに移動し、記憶処理が実行される毎に入力ポインタP2は順次次のバッファに移動するので、使用領域も順次ずれていくことになる。
As shown in FIG. 4, the
図5は、DRAMコントローラ20により実行されるメイン処理の流れを示すフローチャートであり、以下、同図を参照して当該他の形態に係るメイン処理について説明する。
FIG. 5 is a flowchart showing the flow of the main process executed by the
まず、ステップ300では、入力された要求信号が、データ記憶指示を示すものか否かを判定し、当該判定が肯定判定となった場合はステップ302に移行する。
First, in
ステップ302では、入力ポインタP2を次のバッファに移動させた後に、ステップ304に移行する。ステップ304では、入力ポインタP2により示されるバッファに入力されたデータを記憶し、その後にステップ310に移行する。
In
一方、ステップ300で否定判定となった場合はステップ306に移行して、出力ポインタP1により示されるバッファのデータを読出して外部に出力し、その後にステップ308に移行する。ステップ308では、出力ポインタを次のバッファに移動させて、FIFOバッファ領域を変更した後に、ステップ310に移行する。
On the other hand, if a negative determination is made in
ステップ310では、データの記憶又は出力により変更されたFIFOバッファ領域を、使用領域としてレジスタ22に記憶し、その後に本メイン処理を終了する。
In
これにより、DRAMコントローラ20により所定のリフレッシュ周期で実行されるリフレッシュ動作処理(図3参照)において、FIFOバッファ領域のみが対象とされることになり、非使用領域に対するリフレッシュ動作が実行されないので、ハードウェアの構成を変更することなく、容易に消費電力の低減を図ることができる。
As a result, in the refresh operation processing (see FIG. 3) executed by the
なお、上記実施の形態に係る情報記憶装置10の構成(図1参照)は一例であり、本発明の趣旨を逸脱しない範囲で適宜変更可能である。 The configuration of the information storage device 10 according to the above embodiment (see FIG. 1) is merely an example, and can be changed as appropriate without departing from the spirit of the present invention.
また、上記各実施の形態に係る処理の流れ(図2,3及び図5参照)も一例であり、本発明の趣旨を逸脱しない範囲で適宜変更可能である。 Further, the processing flow according to each of the above-described embodiments (see FIGS. 2, 3 and 5) is also an example, and can be appropriately changed without departing from the gist of the present invention.
10 情報記憶装置
20 DRAMコントローラ(リフレッシュ動作実行制御手段)
22 レジスタ(記憶手段)
30 DRAM(半導体記憶装置)
10
22 registers (storage means)
30 DRAM (semiconductor memory device)
Claims (2)
前記半導体記憶装置の記憶領域の使用状況を示す使用状況情報を更新記憶する記憶手段と、
前記記憶手段に記憶された前記使用状況情報に基づき、使用している記憶領域を対象として、記憶状態を保持するためのリフレッシュ動作を所定のリフレッシュ周期で実行するリフレッシュ動作実行制御手段と、
を備えた記憶制御装置。 A storage control device for controlling writing and reading of data to and from a semiconductor storage device,
Storage means for updating and storing usage status information indicating a usage status of a storage area of the semiconductor storage device;
A refresh operation execution control means for executing a refresh operation for maintaining a storage state at a predetermined refresh cycle for a storage area being used based on the use state information stored in the storage means;
A storage control device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006042350A JP2007219998A (en) | 2006-02-20 | 2006-02-20 | Storage control device |
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08147970A (en) * | 1994-11-21 | 1996-06-07 | Matsushita Electric Ind Co Ltd | Dram controller |
JP2001175532A (en) * | 1999-12-16 | 2001-06-29 | Minolta Co Ltd | Dma controller |
JP2003051185A (en) * | 2001-08-03 | 2003-02-21 | Matsushita Electric Ind Co Ltd | Data reproducing device, and program |
WO2005036395A1 (en) * | 2003-10-04 | 2005-04-21 | Symbian Software Limited | Memory management with defragmentation in a computing device |
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2006
- 2006-02-20 JP JP2006042350A patent/JP2007219998A/en active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08147970A (en) * | 1994-11-21 | 1996-06-07 | Matsushita Electric Ind Co Ltd | Dram controller |
JP2001175532A (en) * | 1999-12-16 | 2001-06-29 | Minolta Co Ltd | Dma controller |
JP2003051185A (en) * | 2001-08-03 | 2003-02-21 | Matsushita Electric Ind Co Ltd | Data reproducing device, and program |
WO2005036395A1 (en) * | 2003-10-04 | 2005-04-21 | Symbian Software Limited | Memory management with defragmentation in a computing device |
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