JP2007208612A - Automatic gain control circuit and receiver employing the same - Google Patents
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Abstract
Description
本発明は、自動利得制御回路及びそれを用いた受信装置に関する。 The present invention relates to an automatic gain control circuit and a receiving apparatus using the automatic gain control circuit.
可変利得増幅器（以下、「ＶＧＡ（Variable Gain Amplifier）」と称する。）と、ＶＧＡの利得を制御するＶＧＡ制御回路と、によって主に構成される自動利得制御回路（以下、「ＡＧＣ(Automatic Gain Control)回路」と称する。）は、ラジオ受信装置やテレビ受信装置等といった電子機器において、アンテナ等で検出されてＶＧＡで増幅させる受信信号のレベルを、ＶＧＡの利得を帰還制御することによって自動的に調整する目的に利用されている。尚、ＶＧＡとしては、一般的に、対数表示した利得が利得制御信号に対して線形的な応答を持つ、換言すると、デシベル量の利得制御信号に対して線形的な利得特性が得られる制御応答（以下、「利得の対数線形性」と称する。）が要求されている。例えば、この利得の対数線形性を実現することによって、利得制御信号の一定量ごとの変化に対して各ＶＧＡの利得損失を一定とすることができる。また、この場合では、利得損失を極力抑えつつ、複数段直列接続したＶＧＡの合成利得を可変制御できるようになる。 An automatic gain control circuit (hereinafter referred to as “AGC (Automatic Gain Control)”, which mainly includes a variable gain amplifier (hereinafter referred to as “VGA (Variable Gain Amplifier)”) and a VGA control circuit that controls the gain of the VGA. ) Circuit).) In an electronic device such as a radio receiver or a television receiver, the level of a received signal detected by an antenna or the like and amplified by the VGA is automatically controlled by feedback-controlling the gain of the VGA. Used for adjustment purposes. In general, as a VGA, a logarithmic display gain has a linear response to a gain control signal, in other words, a control response in which a linear gain characteristic is obtained with respect to a decibel amount of gain control signal. (Hereinafter referred to as “logarithmic linearity of gain”). For example, by realizing the logarithmic linearity of the gain, it is possible to make the gain loss of each VGA constant with respect to a certain change in the gain control signal. In this case, the combined gain of VGAs connected in series in a plurality of stages can be variably controlled while minimizing gain loss.
そこで、従来では、かかる利得の対数線形性の要求により、例えば、図１９に示すアッテネータを採用したＡＧＣ回路が提案されている（例えば、以下に示す非特許文献１、２を参照）。
Therefore, conventionally, for example, an AGC circuit employing an attenuator shown in FIG. 19 has been proposed in response to the requirement of the logarithmic linearity of the gain (see, for example, Non-Patent
図１９に示す従来のＡＧＣ回路は、１段目のＰＧＡ（Programmable Gain Amplifier）３００の入力側にアッテネータを設けて入力電圧ＶＩＮを予め減衰させてある。かかるアッテネータは、入力抵抗Ｒｓと、シャント抵抗としてそれぞれ機能する１０段並列接続したＰＭＯＳトランジスタＱ１〜Ｑ１０と、ＰＭＯＳトランジスタＱ１〜Ｑ１０を順にオフさせる制御を行うクリッピングアンプＣ１〜Ｃ１０と、によって構成される。尚、クリッピングアンプＣ１〜Ｃ１０は、その反転入力に制御電圧ＶＣの制御範囲内で等間隔に設定された基準電圧Ｖ１〜Ｖ１０がそれぞれ印加され、その非反転入力に制御電圧ＶＣがそれぞれ印加される。また、制御回路３０１は、ＰＧＡ３００の出力電圧ＶＯＵＴに基づいて、ＰＧＡ３００のゲイン設定用ビットＭＧＳ（Maximum Gain Select）と、クリッピングアンプＣ１〜Ｃ１０それぞれの非反転入力へと供給させる制御電圧ＶＣを生成する。
In the conventional AGC circuit shown in FIG. 19, an attenuator is provided on the input side of a first stage PGA (Programmable Gain Amplifier) 300 to attenuate the input voltage VIN in advance. The attenuator includes an input resistor Rs, 10-stage parallel-connected PMOS transistors Q1 to Q10 each functioning as a shunt resistor, and clipping amplifiers C1 to C10 that perform control to turn off the PMOS transistors Q1 to Q10 in turn. . In the clipping amplifiers C1 to C10, reference voltages V1 to V10 set at equal intervals within the control range of the control voltage VC are applied to their inverting inputs, respectively, and a control voltage VC is applied to their non-inverting inputs. . The
制御電圧ＶＣが、クリッピングアンプＣ１〜Ｃ１０の入力範囲内でレベル上昇するにつれて、クリッピングアンプＣ１〜Ｃ１０の出力Ａ１〜Ａ１０は、“０Ｖ”（ＰＭＯＳトランジスタＱ１〜Ｑ１０はオン）から、“コモン電圧ＶＣＭ−ＰＭＯＳトランジスタＱ１〜Ｑ１０の閾値電圧ＶＴ”（ＰＭＯＳトランジスタＱ１〜Ｑ１０はオフ）へとレベル上昇する。すなわち、制御電圧ＶＣのレベル上昇に伴ってＰＭＯＳトランジスタＱ１〜Ｑ１０がそれぞれオンからオフへと切り替わる際に、隣接したつぎのＰＭＯＳトランジスタＱ１〜Ｑ１０がオンからオフへと切り替わる。尚、図２０（ａ）は、図１９に示すクリッピングアンプＣ１〜Ｃ１０の制御電圧ＶＣ対出力電圧Ａ１〜Ａ１０の特性を示した図であり、図２０（ｂ）は、図１９に示すＰＭＯＳトランジスタＱ１〜Ｑ１０の制御電圧ＶＣ対利得減衰量（ｄＢ）の特性を示した図である。尚、ＰＭＯＳトランジスタＱ１〜Ｑ１０の各利得減衰量を“−４．５（ｄＢ）”に設定している。 As the control voltage VC increases in level within the input range of the clipping amplifiers C1 to C10, the outputs A1 to A10 of the clipping amplifiers C1 to C10 change from “0V” (PMOS transistors Q1 to Q10 are on) to “common voltage VCM. The level rises to the threshold voltage VT ″ of the PMOS transistors Q1 to Q10 (PMOS transistors Q1 to Q10 are off). That is, when the PMOS transistors Q1 to Q10 are switched from on to off as the level of the control voltage VC is increased, the next adjacent PMOS transistors Q1 to Q10 are switched from on to off. 20A is a diagram showing the characteristics of the control voltage VC and the output voltages A1 to A10 of the clipping amplifiers C1 to C10 shown in FIG. 19, and FIG. 20B is a PMOS transistor shown in FIG. It is the figure which showed the characteristic of the control voltage VC of Q1-Q10 with respect to gain attenuation amount (dB). The gain attenuation amounts of the PMOS transistors Q1 to Q10 are set to “−4.5 (dB)”.
このように、低レベルの制御電圧ＶＣの場合にはＰＭＯＳトランジスタＱ１〜Ｑ１０が全てオンし、一方、高レベルの制御電圧ＶＣの場合にはＰＭＯＳトランジスタＱ１〜Ｑ１０が全てオフする。従って、ＰＭＯＳトランジスタＱ１〜Ｑ１０は、制御電圧ＶＣのレベル上昇に伴って、入力抵抗Ｒｓと１０段並列接続のＰＭＯＳトランジスタＱ１〜Ｑ１０によって形成された全シャント抵抗値を線形的に減少させるように振る舞う。尚、図２０（ｃ）は、図２０（ｂ）に示したＰＭＯＳトランジスタＱ１〜Ｑ１０の各利得特性を合成したものであり、すなわち、図１９に示すアッテネータ全体の制御電圧ＶＣ対利得減衰量（ｄＢ）の特性を示す図である。ここで、図２０（ｃ）の特性図に示されるように、制御電圧ＶＣに対するアッテネータ全体の利得減衰量（ｄＢ）としては、全ＰＭＯＳトランジスタＱ１〜Ｑ１０が全てオンの場合の“−４５（ｄＢ）”から、全ＰＭＯＳトランジスタＱ１〜Ｑ１０が全てオフの場合の“０（ｄＢ）”まで、制御電圧ＶＣに対して略線形的に変化する利得の対数線形性が得られていることが分かる。 Thus, in the case of the low level control voltage VC, the PMOS transistors Q1 to Q10 are all turned on, while in the case of the high level control voltage VC, the PMOS transistors Q1 to Q10 are all turned off. Accordingly, the PMOS transistors Q1 to Q10 behave so as to linearly decrease the total shunt resistance value formed by the input resistor Rs and the 10-stage parallel connected PMOS transistors Q1 to Q10 as the level of the control voltage VC increases. . FIG. 20C is a combination of the gain characteristics of the PMOS transistors Q1 to Q10 shown in FIG. 20B, that is, the control voltage VC vs. gain attenuation amount of the entire attenuator shown in FIG. It is a figure which shows the characteristic of dB). Here, as shown in the characteristic diagram of FIG. 20C, the gain attenuation amount (dB) of the entire attenuator with respect to the control voltage VC is “−45 (dB) when all the PMOS transistors Q1 to Q10 are all on. ) ", It can be seen that the logarithmic linearity of the gain changing substantially linearly with respect to the control voltage VC is obtained from" 0 (dB) "when all the PMOS transistors Q1 to Q10 are all off.
また、例えば、以下に示す特許文献１には、ＶＧＡを複数段直列接続するとともに、少なくとも初段のＶＧＡの入力側に低雑音増幅器を設けることで、利得可変範囲の拡大を目的とした技術が開示されているが、かかる技術は、利得の対数線形性に関して、何ら示唆も開示もされていない。
ところで、図１９に示したＰＭＯＳトランジスタＱ１〜Ｑ１０それぞれでは、図２０（ｂ）に示すように、制御電圧ＶＣに対して対数的な利得減衰量の変化を示す動作範囲が非常に狭い範囲となっている。このため、従来のＡＧＣ回路全体の利得可変範囲を広げたい場合には、図１９に示した１０段並列接続のＰＭＯＳトランジスタＱ１〜Ｑ１０のように、シャント抵抗として機能させるトランジスタを数多く設けることが必要となる。また、複数のＶＧＡを直列接続させて更なる利得可変範囲の拡大を図りたい場合には、かかるトランジスタ個数の増大化の問題が顕著となる。このように、利得の対数線形性を得たいがためにアッテネータを利用する従来のＡＧＣ回路の仕組みでは、利得可変範囲を広げようとすると、回路規模を増大化せざるを得ないという課題があった。 By the way, in each of the PMOS transistors Q1 to Q10 shown in FIG. 19, as shown in FIG. 20B, the operation range showing a logarithmic change in gain attenuation with respect to the control voltage VC is a very narrow range. ing. Therefore, in order to expand the gain variable range of the entire conventional AGC circuit, it is necessary to provide a large number of transistors that function as shunt resistors, such as the 10-stage parallel-connected PMOS transistors Q1 to Q10 shown in FIG. It becomes. Further, when it is desired to further increase the variable gain range by connecting a plurality of VGAs in series, the problem of increasing the number of transistors becomes significant. As described above, the conventional AGC circuit mechanism using an attenuator to obtain the logarithmic linearity of the gain has a problem that if the gain variable range is expanded, the circuit scale must be increased. It was.
前述した課題を解決する主たる本発明は、可変利得増幅器において増幅させる信号のレベルを当該可変利得増幅器の利得を帰還制御する自動利得制御回路において、利得制御信号のレベルに応じた線形的な単体利得特性をそれぞれ有し、初段に入力された入力信号のレベルを増幅させた出力信号が最終段より得られる複数段の可変利得増幅器と、前記出力信号を帰還させた帰還信号のレベルに応じて下に凸から上に凸へと変化するレベル特性を有した前記利得制御信号を、各段の前記可変利得増幅器へと段階的に供給することによって、前記複数段の可変利得増幅器の対数表示した合成利得が前記利得制御信号に対して線形的な応答となるべく制御を行う利得制御回路と、を有することとする。 The main present invention for solving the above-described problem is to provide a linear unity gain corresponding to the level of a gain control signal in an automatic gain control circuit that feedback controls the gain of the variable gain amplifier. A plurality of variable gain amplifiers each having a characteristic, and an output signal obtained by amplifying the level of the input signal input to the first stage is obtained from the last stage, and a level corresponding to the level of the feedback signal obtained by feeding back the output signal. The gain control signal having a level characteristic that changes from convex to convex upward is supplied stepwise to the variable gain amplifiers at each stage, whereby the logarithmic display of the multiple stage variable gain amplifiers is provided. And a gain control circuit for controlling the gain to be a linear response to the gain control signal.
本発明によれば、回路規模を抑えつつ、複数段の可変利得増幅器の対数表示した合成利得を利得制御信号に対して線形的な応答にさせるとともにその利得可変範囲を拡大することが可能な自動利得制御回路及びそれを用いた受信装置を提供することができる。 According to the present invention, it is possible to make the combined gain displayed in logarithm of a plurality of variable gain amplifiers linearly respond to the gain control signal and expand the gain variable range while suppressing the circuit scale. A gain control circuit and a receiving apparatus using the same can be provided.
＜受信装置の全体構成＞
図１は、本発明の一実施形態に係る受信装置１００の全体構成を示す図である。尚、図１に示す受信装置１００は、所定の変調処理（ＡＭ変調、ＦＭ変調等）がなされた電波信号（ラジオ放送信号、テレビ放送信号、ＧＰＳ衛星からのＧＰＳ信号等）を受信して所定の復調処理（ＡＭ復調、ＦＭ復調等）を実行した後、当該受信した電波信号が情報として有する音声情報や映像情報等を再生するための装置である。以下では、説明の具体性のために、受信装置１００がデジタルラジオ受信装置である場合を前提として説明するが、勿論、デジタルラジオ受信装置に限定されるものではなく、ＡＧＣ回路が搭載される全ての受信装置を本発明の対象とする。
<Overall configuration of receiving apparatus>
FIG. 1 is a diagram illustrating an overall configuration of a
アンテナ１０は、放送局からのラジオ放送信号を受信するアンテナである。ＲＦアンプ１１は、アンテナ１０において受信する様々なラジオ放送信号の中から、不図示の同調回路によって所望の受信周波数ｆ１のラジオ放送信号を選択し、それをＲＦ帯（無線周波数帯）のＲＦ信号へと変換すべく高周波増幅する増幅器である。
The
局所発振器１２、混合回路１３、ＢＰＦ１４は、本発明に係る『中間周波回路』の一実施形態である。局所発振器１２は、受信周波数ｆ１とは異なる発振周波数ｆ２の発振信号を生成する発振器である。混合回路１３は、ＲＦアンプ１１からのＲＦ信号と局所発振器１２からの発振信号とを混合させて、周波数成分（ｆ２−ｆ１）及び周波数成分（ｆ２＋ｆ１）の信号を生じさせる回路である。ＢＰＦ１４は、周波数成分（ｆ２−ｆ１）又は周波数成分（ｆ２＋ｆ１）のいずれか一方の周波数成分を有した信号、すなわちＩＦ信号（中間周波信号）を取り出すためのフィルタである。
The
ＶＧＡ１５ａ〜１５ｃ、ＡＤ変換器１６、ＤＳＰ１７、ＶＧＡ制御回路２０によって形成される帰還制御系は、本発明に係る『自動利得制御回路（以下、ＡＧＣ回路と称する。）』の一実施形態である。すなわち、前述の帰還制御系は、ＢＰＦ１４からのＩＦ信号のレベルを、ＶＧＡ１５ａ〜１５ｃの各利得を自動的に帰還制御することによって調整するものである。
The feedback control system formed by the
ＶＧＡ１５ａ〜１５ｃは、本発明に係る『可変利得増幅器』の一実施形態である。ＶＧＡ１５ａ〜１５ｃは、各単体利得が制御電流ＩＣ１〜ＩＣ３のレベルに応じて線形的な特性を有した増幅器（例えば、トランスコンダクタンスアンプ）を採用し、かかる特性を有した単体利得に伴って、ＩＦ信号のレベルを所定レベルに増幅させた信号が最終段のＶＧＡ１５ｃより得られる。ＶＧＡ１５ａ〜１５ｃには、ＶＧＡ制御回路２０から、バイアス信号ＶＢ１〜ＶＢ３と制御電流ＩＣ１〜ＩＣ３（本発明に係る『利得制御信号』）とが供給される。
The
ＡＤ変換器１６は、最終段のＶＧＡ１５ｃから増幅出力されたアナログ量のＩＦ（Ａ）信号をデジタル量のＩＦ（Ｄ）信号へとＡＤ変換する回路である。ＤＳＰ１７は、ＡＤ変換器１６からのデジタル量のＩＦ（Ｄ）信号をもとに所定の復調処理や所定のアプリケーション処理を施す回路である。尚、ＤＳＰ１７が実行する所定の復調処理としては、例えば、ＡＭ変調されたラジオ放送信号の場合、ＢＦＯ（Beat Frequency Oscillator）周波数を混合させてＡＭ復調するためのデジタル処理のことである。また、ＤＳＰ１７が実行する所定のアプリケーション処理としては、例えば、音量調整処理、イフェクタ処理、イコライザ処理、Ｓメータ（シグナルメータ）２１に表示させる受信電界強度の算出処理等、といったデジタル処理のことである。また、ＤＳＰ１７は、ＶＧＡ制御回路２０の各種時定数の調整も行う。Ｄ級アンプ１８は、ＤＳＰ１７において所定の復調処理や所定のアプリケーション処理が施されたデジタル量のラジオ放送信号を増幅するデジタルアンプであり、その増幅後のラジオ放送信号がスピーカー１９を介して出力される。
The
ＶＧＡ制御回路２０は、本発明に係る『利得制御回路』の一実施形態であり、ＶＧＡ１５ａ〜１５ｃの各利得を制御する回路である。アンテナ１０で受信するラジオ放送信号は、図２に示すように、放送局の周波数チャンネル毎に広範囲（数μＶ〜数Ｖ）の電界強度を有するものである。また、アンテナ１０で受信するラジオ放送信号は、受信装置１００が搭載された自動車の移動による受信電界強度の変化やマルチパスノイズ等に起因して、様々なノイズ成分を有する場合がある。このため、ＶＧＡ制御回路２０は、アンテナ１０で受信したラジオ放送信号に応じてＶＧＡ１５ａ〜１５ｃの利得制御を行うことによって、様々な放送局のチャンネルに幅広く対応させてスピーカー１９から出力される信号の振幅レベルを一定とさせる目的や、また、受信したラジオ放送信号に含まれるノイズ成分を除去する目的で設けられる。
The
ＶＧＡ制御回路２０は、ＤＡ変換器２００、バイアス回路２１０、電流制御回路２２０を有する。
The
ＤＡ変換器２００は、ＡＤ変換器１６から出力されるデジタル量のＩＦ（Ｄ）信号をＤＳＰ１７より受信して、アナログ量の制御電圧ＤＡＣＩＮ（本発明に係る『帰還信号』）へ変換する回路である。すなわち、本実施形態のＶＧＡ制御回路２０は、ＡＤ変換器１６へ入力されるＩＦ（Ａ）信号の振幅レベルが適正な範囲内に収まるように、ＤＡ変換器２００を介してＶＧＡ１５ａ〜１５ｃの各利得を制御するものといえる。尚、ＤＡ変換器２００のビット階調が、ＶＧＡ１５ａ〜１５ｃの利得可変範囲を制限することになる。
The
バイアス回路２１０は、ＶＧＡ１５ａ〜１５ｃを動作可能とさせるためのバイアス信号ＶＢ１〜ＶＢ３や、電流制御回路２２０を動作可能とさせるためのバイアス信号ＶＲを生成する回路である。
The
電流制御回路２２０は、ＤＡ変換器２００からの制御電圧ＤＡＣＩＮに基づいて、ＶＧＡ１５ａ〜１５ｃの利得を制御するための制御電流ＩＣ１〜ＩＣ３（本発明に係る『利得制御信号』）を生成する回路である。すなわち、電流制御回路２２０は、制御電圧ＤＡＣＩＮのレベルに応じて、指数関数的な形状の『下に凸（１次微分が正、２次微分が正となる傾き）』から対数関数的な形状の『上に凸（１次微分が正、２次微分が負となる傾き）』へと変化するレベル特性を有した制御電流ＩＣ１〜ＩＣ３を、各段のＶＧＡ１５ａ〜１５ｃへと段階的に順次供給していくことによって、３段のＶＧＡ１５ａ〜１５ｃの対数表示した合成利得が制御電流ＩＣ１〜ＩＣ３に対して線形的な応答を持つべく制御を行う。
The
この結果、ＡＧＣ回路全体の回路規模を抑えつつ、ＶＧＡ１５ａ〜１５ｃの対数表示した合成利得が制御電流ＩＣ１〜ＩＣ３に対して線形的な応答を持つとともにその利得可変範囲を拡大させることが可能となる。尚、かかる効果は、利得可変範囲を容易に拡大させることができるが故に、ＤＡ変換器２００の少ないビット階調であっても所望の利得可変範囲を有したＡＧＣ回路を構成することができ、また、ＡＤ変換器１６へと入力可能なＩＦ信号の振幅レベルを容易に拡張させることもできる。すなわち、本発明に係るＡＧＣ回路は、広範囲の電界強度を有するラジオ放送信号を取り扱うＤＳＰ１７で構成されたデジタルラジオ受信装置用途に好適である。
As a result, the combined gain displayed logarithmically of the VGAs 15a to 15c has a linear response to the control currents IC1 to IC3 and the gain variable range can be expanded while suppressing the circuit scale of the entire AGC circuit. . Since this effect can easily expand the gain variable range, an AGC circuit having a desired gain variable range can be configured even with a small bit gradation of the
＜ＡＧＣ回路の詳細＞
＜＜バイアス回路の詳細＞＞
図３は、本発明の一実施形態に係るバイアス回路２１０の構成を示す図である。
差動トランジスタ対２１１は、互いに相補的に動作させるＮＭＯＳトランジスタＭ３０、Ｍ３１で構成され、ＮＭＯＳトランジスタＭ３０、Ｍ３１のゲートが、かかる差動トランジスタ対２１１の差動入力となる。尚、ＮＭＯＳトランジスタＭ３０のゲートには、レギュレート電圧ＶＲＥＧを抵抗素子Ｒ３０、Ｒ３１による抵抗分圧器２１４によって分圧させた基準電圧ＶＡが印加され、一方、ＮＭＯＳトランジスタＭ３１のゲートには、カレントミラー回路２１５のＰＭＯＳトランジスタＭ４１と抵抗素子Ｒ３３の接続点の電圧ＶＢが印加される。
<Details of AGC circuit>
<< Details of Bias Circuit >>
FIG. 3 is a diagram showing a configuration of the
The
カレントミラー回路２１２は、所定のミラー比が各ＰＭＯＳトランジスタＭ３６、Ｍ３７に設定され、また、ＰＭＯＳトランジスタＭ３６と、ダイオード接続されたＰＭＯＳトランジスタＭ３７の双方のゲートを共通接続して構成され、差動トランジスタ対２１１の定電流負荷となる。
The
カレントミラー回路２１３は、所定のミラー比が各ＮＭＯＳトランジスタＭ３２〜Ｍ３５に設定され、また、ＮＭＯＳトランジスタＭ３３〜Ｍ３５と、ダイオード接続されたＮＭＯＳトランジスタＭ３２それぞれのゲートを共通接続して構成される。尚、ＮＭＯＳトランジスタＭ３３に流れるミラー電流が、差動トランジスタ対２１１のテール電流ＩＴとなる。このテール電流ＩＴは、差動トランジスタ対２１１において、ＮＭＯＳトランジスタＭ３０に流れる電流ＩＡとＮＭＯＳトランジスタＭ３１に流れる電流ＩＢとの合計電流となる。
The
カレントミラー回路２１５は、所定のミラー比が各ＰＭＯＳトランジスタＭ４０〜Ｍ４５に設定され、また、ＰＭＯＳトランジスタＭ４１〜Ｍ４５と、ダイオード接続されたＰＭＯＳトランジスタＭ４０それぞれのゲートを共通接続して構成される。尚、ＰＭＯＳトランジスタＭ３０に流れる電流ＩＡに応じて、ＰＭＯＳトランジスタＭ３８、ＮＭＯＳトランジスタＭ３９のオン電流が定まるが、特に、ＮＭＯＳトランジスタＭ３９のオン電流が、カレントミラー回路２１５におけるＰＭＯＳトランジスタＭ４０に流れる基準電流を定めることになる。また、ＰＭＯＳトランジスタＭ４０に流れる基準電流が、ＰＭＯＳトランジスタＭ４１に流れる電流を設定し、ひいては電圧ＶＢを設定することになる。よって、電圧ＶＡと電圧ＶＢは一定となり、その結果、カレントミラー回路２１５の各ＰＭＯＳトランジスタＭ４０〜Ｍ４５に流れるミラー電流は一定となる。
The
バイアス電圧出力部２１６は、ＰＭＯＳトランジスタＭ４２からの電流ＩＲが流れ、電流制御回路２２０のカレントミラー回路２２２に対して電流ＩＲを複製するためのバイアス電圧ＶＲを生成するダイオード接続されたＮＭＯＳトランジスタＭ４６と、ＰＭＯＳトランジスタＭ４３からの電流ＩＢ１が流れて、ＶＧＡ１５ａのカレントミラー回路１５３ａに対して電流ＩＢ１を複製するためのバイアス電圧ＶＢ１を生成するダイオード接続されたＮＭＯＳトランジスタＭ４７と、ＰＭＯＳトランジスタＭ４４からの電流ＩＢ２が流れて、ＶＧＡ１５ｂのカレントミラー回路１５３ｂに対して電流ＩＢ２を複製するためのバイアス電圧ＶＢ２を生成するダイオード接続されたＮＭＯＳトランジスタＭ４８と、ＰＭＯＳトランジスタＭ４５からの電流ＩＢ３が流れて、ＶＧＡ１５ｃのカレントミラー回路１５３ｃに対して電流ＩＢ３を複製するためのバイアス電圧ＶＢ３を生成するダイオード接続されたＮＭＯＳトランジスタＭ４９と、を有する。
The bias
＜＜電流制御回路の詳細＞＞
図４は、本発明の一実施形態に係る電流制御回路２２０の構成を示す図である。
<< Details of current control circuit >>
FIG. 4 is a diagram showing a configuration of the
抵抗分圧器２２１は、本発明に係る『基準信号生成回路』の一実施形態である。すなわち、抵抗分圧器２２１は、差動トランジスタ対２２３、２２５、２２７の各クロスポイントＣＰ１〜ＣＰ３を設定するための基準電圧Ｖ１、Ｖ２、Ｖ３（本発明に係る『基準信号』）を抵抗分圧によってそれぞれ生成する。具体的には、抵抗分圧器２２１は、電源電圧ＶＣＣと接地電圧ＧＮＤと間に抵抗素子Ｒ１〜Ｒ４を直列接続し、抵抗素子Ｒ１、Ｒ２間の電位をクロスポイントＣＰ１に対応する基準電圧Ｖ１、抵抗素子Ｒ２、Ｒ３間の電位をクロスポイントＣＰ２に対応する基準電圧Ｖ２、抵抗素子Ｒ３、Ｒ４間の電位をクロスポイントＣＰ３に対応する基準電圧Ｖ３を、それぞれ生成する。
The
尚、クロスポイントＣＰ１〜ＣＰ３とは、差動トランジスタ対２２３、２２５、２２７それぞれを構成する二つのトランジスタにおいて、それらの入力電圧対出力電流特性上の交差点のことを指している。換言すると、この二つのトランジスタの入力電圧対出力電流の特性は、下に凸から変曲点を経て上に凸へと切り替わる双曲線正接関数によって一般的には表現されるので、クロスポイントＣＰ１〜ＣＰ３は、この双曲線正接関数の変曲点に該当することになる。 Note that the cross points CP1 to CP3 indicate cross points on the input voltage versus output current characteristics of the two transistors constituting the differential transistor pairs 223, 225, and 227, respectively. In other words, the characteristics of the input voltage versus the output current of these two transistors are generally expressed by a hyperbolic tangent function that switches from a convex downward to an upward inflection point to a convex upward, so that the cross points CP1 to CP3 Corresponds to the inflection point of this hyperbolic tangent function.
カレントミラー回路２２２は、所定のミラー比が各ＮＭＯＳトランジスタＭ７〜Ｍ１２に設定され、また、ＮＭＯＳトランジスタＭ７〜Ｍ１２とバイアス回路２１０のダイオード接続されたＮＭＯＳトランジスタＭ４６の双方のゲートを共通接続して構成される。尚、ＮＭＯＳトランジスタＭ７、Ｍ９、Ｍ１１に流れるミラー電流が、差動トランジスタ対２２３、２２５、２２７の各テール電流Ｉ０となる。この各テール電流Ｉ０は、差動トランジスタ対２２３、２２５、２２７それぞれの各合計電流となる。また、ＮＭＯＳトランジスタＭ８、Ｍ１０、Ｍ１２に流れるミラー電流が、制御電流ＩＣ１〜ＩＣ３の下限電流量を定める下限電流ＩＬとなる。このように、カレントミラー回路２２２は、電流制御回路２２０全体のバイアス回路として機能する。
The
差動トランジスタ対２２３は、互いに相補的にオン・オフさせるＮＭＯＳトランジスタＭ１（本発明に係る『差動トランジスタ対の他方のトランジスタ』）並びにＮＭＯＳトランジスタＭ２（本発明に係る『差動トランジスタ対の一方のトランジスタ』）によって構成され、ＮＭＯＳトランジスタＭ１のゲート（本発明に係る『他方のトランジスタの制御電極』）とＮＭＯＳトランジスタＭ２のゲート（本発明に係る『一方のトランジスタの制御電極』）が、差動トランジスタ対２２３の差動入力となる。尚、ＮＭＯＳトランジスタＭ１のゲートには抵抗分圧器２２１からの基準電圧Ｖ１が印加され、一方、ＮＭＯＳトランジスタＭ２のゲートには、ＤＡ変換器２００からの制御電圧ＤＡＣＩＮに応じたゲート電圧ＶＧが印加される。よって、基準電圧Ｖ１は一定であるため、ゲート電圧ＶＧがレベル上昇するにつれて、ＮＭＯＳトランジスタＭ１に流れる電流Ｉ１は減少するとともにＮＭＯＳトランジスタＭ２に流れる電流Ｉ２は増加する。一方、ゲート電圧ＶＧがレベル降下するにつれて、ＮＭＯＳトランジスタＭ１に流れる電流Ｉ１は増加するとともにＮＭＯＳトランジスタＭ２に流れる電流Ｉ２は減少する。
The
カレントミラー回路２２４は、所定のミラー比が各ＰＭＯＳトランジスタ（Ｍ１３、Ｍ１４）並びに（Ｍ１９、Ｍ２０）に設定され、ＰＭＯＳトランジスタＭ１３と、ダイオード接続されたＰＭＯＳトランジスタＭ１４の双方のゲートを共通接続した上段カレントミラー部と、ＰＭＯＳトランジスタＭ２０と、ダイオード接続されたＰＭＯＳトランジスタＭ１９の双方のゲートを共通接続した下段カレントミラー部を直列接続して構成される。すなわち、カレントミラー回路２２４は、差動トランジスタ対２２３のＮＭＯＳトランジスタＭ２に流れる電流Ｉ２とＮＭＯＳトランジスタＭ８に流れる下限電流ＩＬの合計電流（Ｉ２＋ＩＬ）が、ＰＭＯＳトランジスタＭ１３、Ｍ１９に流れる。この結果、合計電流（Ｉ２＋ＩＬ）を複製したミラー電流がＰＭＯＳトランジスタＭ１４、Ｍ２０へと流れてＶＧＡ１５ａの制御電流ＩＣ１として取り出される。
The
差動トランジスタ対２２５は、互いに相補的に動作させるＮＭＯＳトランジスタＭ３、Ｍ４で構成され、ＮＭＯＳトランジスタＭ３、Ｍ４のゲートが、かかる差動トランジスタ対２２５の差動入力となる。尚、ＮＭＯＳトランジスタＭ３のゲートには抵抗分圧器２２１からの基準電圧Ｖ２が印加され、一方、ＮＭＯＳトランジスタＭ４のゲートには、ＤＡ変換器２００からの制御電圧ＤＡＣＩＮに応じたゲート電圧ＶＧが印加される。よって、基準電圧Ｖ２が一定であるため、ゲート電圧ＶＧがレベル上昇するにつれて、ＮＭＯＳトランジスタＭ３に流れる電流Ｉ３は減少するとともにＮＭＯＳトランジスタＭ４に流れる電流Ｉ４は増加する。一方、ゲート電圧ＶＧがレベル降下するにつれて、ＮＭＯＳトランジスタＭ３に流れる電流Ｉ３は増加するとともにＮＭＯＳトランジスタＭ４に流れる電流Ｉ４は減少する。
The
カレントミラー回路２２６は、所定のミラー比が各ＰＭＯＳトランジスタ（Ｍ１５、Ｍ１６）並びに（Ｍ２１、Ｍ２２）に設定され、ＰＭＯＳトランジスタＭ１５と、ダイオード接続されたＰＭＯＳトランジスタＭ１６の双方のゲートを共通接続した上段カレントミラー部と、ＰＭＯＳトランジスタＭ２２と、ダイオード接続されたＰＭＯＳトランジスタＭ２１の双方のゲートを共通接続した下段カレントミラー部を直列接続して構成される。すなわち、カレントミラー回路２２６は、差動トランジスタ対２２５のＮＭＯＳトランジスタＭ４に流れる電流Ｉ４とＮＭＯＳトランジスタＭ１０に流れる下限電流ＩＬの合計電流（Ｉ４＋ＩＬ）が、ＰＭＯＳトランジスタＭ１５、Ｍ２１に流れる。この結果、合計電流（Ｉ４＋ＩＬ）に応じたミラー電流がＰＭＯＳトランジスタＭ１６、Ｍ２２へと流れるとともに、ＶＧＡ１５ｂの制御電流ＩＣ２として取り出される。
In the
差動トランジスタ対２２７は、互いに相補的に動作させるＮＭＯＳトランジスタＭ５、Ｍ６で構成され、ＮＭＯＳトランジスタＭ５、Ｍ６のゲートが、かかる差動トランジスタ対２２７の差動入力となる。尚、ＮＭＯＳトランジスタＭ５のゲートには抵抗分圧器２２１からの基準電圧Ｖ３が印加され、一方、ＮＭＯＳトランジスタＭ６のゲートには、ＤＡ変換器２００からの制御電圧ＤＡＣＩＮに応じたゲート電圧ＶＧが印加される。よって、基準電圧Ｖ３が一定であるため、ゲート電圧ＶＧがレベル上昇するにつれて、ＮＭＯＳトランジスタＭ５に流れる電流Ｉ５は減少するとともにＮＭＯＳトランジスタＭ６に流れる電流Ｉ６は増加する。一方、ゲート電圧ＶＧがレベル降下するにつれて、ＮＭＯＳトランジスタＭ５に流れる電流Ｉ５は増加するとともにＮＭＯＳトランジスタＭ６に流れる電流Ｉ６は減少する。
The
カレントミラー回路２２８は、所定のミラー比が各ＰＭＯＳトランジスタ（Ｍ１７、Ｍ１８）並びに（Ｍ２３、Ｍ２４）に設定され、ＰＭＯＳトランジスタＭ１７と、ダイオード接続されたＰＭＯＳトランジスタＭ１８の双方のゲートを共通接続した上段カレントミラー部と、ＰＭＯＳトランジスタＭ２４と、ダイオード接続されたＰＭＯＳトランジスタＭ２３の双方のゲートを共通接続した下段カレントミラー部を直列接続して構成される。すなわち、カレントミラー回路２２８は、差動トランジスタ対２２７のＮＭＯＳトランジスタＭ６に流れる電流Ｉ６とＮＭＯＳトランジスタＭ１２に流れる下限電流ＩＬの合計電流（Ｉ６＋ＩＬ）が、ＰＭＯＳトランジスタＭ１７、Ｍ２３に流れる。この結果、この合計電流（Ｉ６＋ＩＬ）に応じたミラー電流がＰＭＯＳトランジスタＭ１８、Ｍ２４へと流れるとともに、ＶＧＡ１５ｃの制御電流ＩＣ３として取り出される。
In the
レベルシフト回路２２９は、抵抗素子Ｒ５とプルアップ抵抗Ｒ６によって、ＤＡ変換器２００からの制御電圧ＤＡＣＩＮをＮＭＯＳトランジスタＭ２、Ｍ４、Ｍ６の各ゲートに印加する前に、それらのゲート電圧ＶＧの許容レベルへとレベルシフトする回路である。また、レベルシフト回路２２９は、基準電圧Ｖ１〜Ｖ３との兼ね合いで、クロスポイントＣＰ１〜ＣＰ３の電圧レベルを設定する働きも持たせてある。
The
以上が電流制御回路２２０の詳細な構成の説明である。尚、電流制御回路２２０が生成する制御電流ＩＣ１〜ＩＣ３の特性について、図５、図６に示した特性図をもとに説明する。
The above is the detailed description of the
まず、図５（ａ）は、横軸を制御電圧ＤＡＣＩＮのレベル（Ｖ）、縦軸を制御電圧ＤＡＣＩＮに応じた制御電流ＩＣ１〜ＩＣ３の電流量（Ａ）とした特性図である。また、図５（ｂ）は、横軸を制御電圧ＤＡＣＩＮのレベル（Ｖ）に応じたＮＭＯＳトランジスタＭ２、Ｍ４、Ｍ６のゲート電圧ＶＧのレベル（Ｖ）、縦軸をゲート電圧ＶＧのレベル（Ｖ）に応じた制御電流ＩＣ１〜ＩＣ３の電流量（Ａ）とした特性図である。 First, FIG. 5A is a characteristic diagram in which the horizontal axis represents the level (V) of the control voltage DACIN, and the vertical axis represents the current amounts (A) of the control currents IC1 to IC3 corresponding to the control voltage DACIN. In FIG. 5B, the horizontal axis indicates the level (V) of the gate voltage VG of the NMOS transistors M2, M4, and M6 corresponding to the level (V) of the control voltage DACIN, and the vertical axis indicates the level (V) of the gate voltage VG. FIG. 6 is a characteristic diagram in which the current amounts (A) of the control currents IC <b> 1 to IC <b> 3 are determined according to ().
図５（ａ）、（ｂ）に示すように、制御電流ＩＣ１〜ＩＣ３の電流量（Ａ）を、制御電圧ＤＡＣＩＮやゲート電圧ＶＧのレベル（Ｖ）に応じて急峻に変化させず、下に凸から上に凸へと緩やかに変化させる。すなわち、電流制御回路２２０は、例えば、前段のＶＧＡ１５ａ及び後段のＶＧＡ１５ｂへそれぞれ供給する制御電流ＩＣ１、ＩＣ２に関して、前段の制御電流ＩＣ１における上に凸のレベル特性と、後段の制御電流ＩＣ２における下に凸のレベル特性と、を合成（足し算）した際に滑らかな線形性が得られるように制御電流ＩＣ１、ＩＣ２を生成することになる。また、電流制御回路２２０は、制御電流ＩＣ２、ＩＣ３の関係についても、制御電流ＩＣ１、ＩＣ２の関係と同様に形成させる。尚、こうした制御電流ＩＣ１〜ＩＣ３の特性は、差動トランジスタ対２２３、２２５、２２７のゲート寸法比（Ｗ／Ｌ）の設定によって、コンダクタンスｇｍ（＝出力電流変化／入力電圧変化）を小さく設定させることで得られる。
As shown in FIGS. 5A and 5B, the current amount (A) of the control currents IC1 to IC3 is not changed sharply according to the level (V) of the control voltage DACIN or the gate voltage VG. Gently change from convex to convex. That is, the
また、図５（ｂ）に示すように、ゲート電圧ＶＧのレベル上昇に伴って、ゲート電圧ＶＧが基準電圧Ｖ１、Ｖ２、Ｖ３を順に超えていく場合とする。この場合、まず、１段目のＶＧＡ１５ａの制御電流ＩＣ１の電流量が下に凸の特性から上に凸の特性へと緩やかに増加していく際、ゲート電圧ＶＧのレベルが基準電圧Ｖ１のレベルに該当するクロスポイントＣＰ１（変曲点）に到達したとき又はその近傍付近で、２段目のＶＧＡ１５ｂの制御電流ＩＣ２の電流量の緩やかな増加、すなわち下の凸の特性を開始させる。同様に、２段目のＶＧＡ１５ｂの制御電流ＩＣ２の電流量が、下に凸の特性から上に凸の特性へと緩やかに増加していく際、ゲート電圧ＶＧのレベルが基準電圧Ｖ２のレベルに該当するクロスポイントＣＰ２（変曲点）に到達したとき又はその近傍付近で、３段目のＶＧＡ１５ｃの制御電流ＩＣ３の電流量の緩やかな増加、すなわち下の凸の特性を開始させる。
Further, as shown in FIG. 5B, it is assumed that the gate voltage VG sequentially exceeds the reference voltages V1, V2, and V3 as the level of the gate voltage VG increases. In this case, first, when the current amount of the control current IC1 of the first-
すなわち、電流制御回路２２０は、ゲート電圧ＶＧのレベル上昇に伴って、前段の制御電流ＩＣ１、ＩＣ２のクロスポイントＣＰ１、ＣＰ２（変曲点）近傍において、後段の制御電流ＩＣ２、ＩＣ３における下に凸の特性が開始すべく、制御電流ＩＣ１〜ＩＣ３を一斉にではなく段階的に生成させることとする。この結果、制御電流ＩＣ１〜ＩＣ３を合成させた場合に線形性が得られるようにすべく、制御電流ＩＣ１〜ＩＣ３の下に凸の特性の各開始タイミングに適切な間隔を空けることができる。尚、こうした制御電流ＩＣ１〜ＩＣ３の特性は、抵抗分圧器２２１の抵抗素子Ｒ１〜Ｒ４の各抵抗値と、レベルシフト回路２２９の抵抗素子Ｒ５、Ｒ６の各抵抗値を、適宜調整することで得られる。
That is, as the level of the gate voltage VG increases, the
図６（ａ）は、図５（ｂ）の縦軸に示される制御電流ＩＣ１〜ＩＣ３の電流量（Ａ）を対数表示（ｄＢ）したものを示してある。尚、この対数表示への変換は、電流制御回路２２０の段階的な制御電流ＩＣ１〜ＩＣ３の生成動作と、ＶＧＡ１５ａ〜１５ｃの縦続接続によって行われる。図６（ｂ）は、図６（ａ）に示される制御電流ＩＣ１〜ＩＣ３の各電流量（ｄＢ）を足し算したものを縦軸へと示してある。すなわち、ＶＧＡ１５ａ〜１５ｃとしては電流量（ｄＢ ）に対して利得（ｄＢ）が比例する増幅器を採用するので、制御電流ＩＣ１〜ＩＣ３の電流量（ｄＢ）を足し算したものが、３段のＶＧＡ１５ａ〜１５ｃの各デシベル量の利得を掛け算した合成利得の変化へと、そのまま対応することになる。よって、図６（ａ）の制御電流ＩＣ１〜ＩＣ３の特性が得られれば、図６（ｂ）より、３段のＶＧＡ１５ａ〜１５ｃの合成利得が、ゲート電圧ＶＧのレベル（Ｖ）に応じて滑らかな対数線形性を持つことが導出できる。
FIG. 6A shows a logarithmic display (dB) of the current amount (A) of the control currents IC1 to IC3 shown on the vertical axis of FIG. 5B. The conversion to the logarithmic display is performed by the stepwise generation operation of the control currents IC1 to IC3 of the
＜＜ＶＧＡの詳細＞＞
図７は、本発明の一実施形態に係る１段目のＶＧＡ１５ａの構成を示す図である。尚、ＶＧＡ１５ａは、入力信号のレベル変化に対して線形的な出力信号のレベル変化を得られる、いわゆるトランスコンダクタンスアンプを採用しており、入力側の前段部１６０ａと、出力側の後段部１７０ａと、によって主に構成される。
<< Details of VGA >>
FIG. 7 is a diagram showing a configuration of the first-
ここで、詳細は後述するが、前段部１６０ａのダイオード負荷回路１５２ａにおけるダイオード特性（Ｎ型トランジスタＢ７１、Ｂ７２のベース・エミッタ間特性）を利用することで、後段部１７０ａの差動トランジスタ対１５４ａの特性のうち非線形な箇所が線形的な特性となるように補正が行われる。この結果、ＶＧＡ１５ａの単体利得は、制御電流ＩＣ１の電流量に比例することになり、ダイナミックレンジが拡大することになる。
Here, although details will be described later, by utilizing the diode characteristics (base-emitter characteristics of the N-type transistors B71 and B72) in the
図８は、本発明の一実施形態に係る２段目のＶＧＡ１５ｂ並びに３段目のＶＧＡ１５ｃの構成を示す図である。ＶＧＡ１５ｂ、１５ｃの差動入力部の差動トランジスタ対１５１ｂ、１５１cにおいて、前段のＶＧＡ１５ａ、１５ｂからの差動出力ＯＵＴ１、ＯＵＴ２が各ＮＭＯＳトランジスタＭ９０、Ｍ９１のゲートへと入力される箇所以外は、図７に示した１段目のＶＧＡ１５ａの構成と同様であるので以下では説明を省略する。
FIG. 8 is a diagram showing the configuration of the second-
＝＝＝後段部＝＝＝
後段部１７０ａは、差動トランジスタ対１５４ａ、カレントミラー回路１５５ａ、１５６ａ、１５７ａによって主に構成される。
=== Rear part ===
The
差動トランジスタ対１５４ａは、互いに相補的に動作させるＮＰＮ型トランジスタＢ７５、Ｂ７６で構成され、ＮＰＮ型トランジスタＢ７５、Ｂ７６のベースが、かかる差動トランジスタ対１５４ａの差動入力となる。尚、ＮＰＮ型トランジスタＢ７５のベースには、ＮＭＯＳトランジスタＭ７０に流れる電流Ｉｘが供給され、ＮＰＮ型トランジスタＢ７６のベースには、ＮＭＯＳトランジスタＭ７１に流れる電流Ｉｙが供給される。この結果、入力電圧ＩＮのレベル上昇によって、電流Ｉｙに応じた電流Ｉｕは減少するとともに電流Ｉｘに応じた電流Ｉｖは増加する特性を示すが、一方、入力電圧ＩＮのレベル降下によって、電流Ｉｙに応じた電流Ｉｕは増加するとともに電流Ｉｘに応じた電流Ｉｖは減少する特性を示す。
The
カレントミラー回路１５５ａは、所定のミラー比が各ＰＭＯＳトランジスタＭ７９、Ｍ８０に設定され、ダイオード接続されたＰＭＯＳトランジスタＭ７９と、ＰＭＯＳトランジスタＭ８０の双方のゲートを共通接続して構成される。尚、ＰＭＯＳトランジスタＭ８０のドレインがＮＰＮ型トランジスタＢ７５のコレクタと接続されるため、カレントミラー回路１５５ａは、ＮＰＮ型トランジスタＢ７５の定電流負荷となる。また、ＰＭＯＳトランジスタＭ７９に流れる電流は、次段のＶＧＡ１５ｂへと入力させる出力電流ＯＵＴ２として取り出される。尚、出力電流ＯＵＴ２は、抵抗素子や容量素子等（不図示）によって、ノイズ除去されるとともに電流から電圧へと変換された後、次段のＶＧＡ１５ｂの差動入力のうち一方の入力ＩＮ２へと印加される。
The
カレントミラー回路１５６ａは、所定のミラー比が各ＰＭＯＳトランジスタＭ８１、Ｍ８２に設定され、ダイオード接続されたＰＭＯＳトランジスタＭ８２と、ＰＭＯＳトランジスタＭ８１の双方のゲートを共通接続して構成される。尚、ＰＭＯＳトランジスタＭ８１のドレインがＮＰＮ型トランジスタＢ７６のコレクタと接続されるため、カレントミラー回路１５６ａは、ＮＰＮ型トランジスタＢ７６の定電流負荷となる。また、ＰＭＯＳトランジスタＭ８２に流れる電流は、次段のＶＧＡ１５ｂへと入力させる出力電流ＯＵＴ１として取り出される。尚、出力電流ＯＵＴ１は、抵抗素子や容量素子等（不図示）によって、ノイズが除去されるとともに電流から電圧へと変換された後、次段のＶＧＡ１５ｂの差動入力のうち他方の入力ＩＮ１へと印加される。
The
カレントミラー回路１５７ａは、所定のミラー比が各ＮＭＯＳトランジスタＭ７４〜Ｍ７８に設定され、ダイオード接続されたＮＭＯＳトランジスタＭ７４と、ＮＭＯＳトランジスタＭ７５〜Ｍ７８の双方のゲートを共通接続して構成される。尚、ＮＭＯＳトランジスタＭ７４のドレインには制御電流ＩＣ１が供給される。また、ＮＭＯＳトランジスタＭ７５のドレインはＰＭＯＳトランジスタＭ８２のドレイン、ＮＭＯＳトランジスタＭ７６のドレインはＮＰＮ型トランジスタＢ７６のエミッタ、ＮＭＯＳトランジスタＭ７７のドレインはＮＰＮ型トランジスタＢ７５のエミッタ、ＮＭＯＳトランジスタＭ７８のドレインはＰＭＯＳトランジスタＭ７９のドレインと、それぞれ接続される。 The current mirror circuit 157a is configured such that a predetermined mirror ratio is set for each of the NMOS transistors M74 to M78, and the gates of both the diode-connected NMOS transistor M74 and the NMOS transistors M75 to M78 are connected in common. A control current IC1 is supplied to the drain of the NMOS transistor M74. The drain of the NMOS transistor M75 is the drain of the PMOS transistor M82, the drain of the NMOS transistor M76 is the emitter of the NPN transistor B76, the drain of the NMOS transistor M77 is the emitter of the NPN transistor B75, and the drain of the NMOS transistor M78 is the drain of the PMOS transistor M79. Each is connected to the drain.
よって、カレントミラー回路１５７ａは、制御電流ＩＣ１がＮＭＯＳトランジスタＭ７４に流れることで、ＮＭＯＳトランジスタＭ７５〜Ｍ７８へと複製される。すなわち、カレントミラー回路１５７ａは、差動トランジスタ対１５４ａ、カレントミラー回路１５５ａ、１５６ａのバイアス回路として機能する。
Therefore, the current mirror circuit 157a is replicated to the NMOS transistors M75 to M78 when the control current IC1 flows to the NMOS transistor M74. That is, the current mirror circuit 157a functions as a bias circuit for the
以上が、後段部１７０ａの詳細な構成の説明である。尚、後段部１７０ａにおける差動トランジスタ対１５４ａは、図１１（ａ）に示される等価回路へと置き換えることができる。かかる等価回路は、ＮＰＮ型トランジスタＢ７５、Ｂ７６のコレクタ電圧Ｖ２、ＮＰＮ型トランジスタＢ７６とベース電圧Ｖ１を固定とし、ＮＰＮ型トランジスタＢ７５のベース電圧Ｖ３を可変とさせる。また、ＮＰＮ型トランジスタＢ７５、Ｂ７６のテール電流Ｉ０を可変とさせる。図１１（ｂ）は、かかる等価回路において、テール電流Ｉ０を１０μＡ〜１００μＡへと変化させた場合のベース電圧Ｖ３対コレクタ電流Ｉ１の特性図である。
The above is the description of the detailed configuration of the
図１１（ｂ）中に示す第１〜第４象限全体を通して観察した場合、ベース電圧Ｖ３対コレクタ電流Ｉ１の特性は双曲線正接関数（ｔａｎｈ（ｘ））で表現できることが分かる。また、図１１（ｂ）に示す第１象限のみで観察した場合、ベース電圧Ｖ３のレベル上昇に伴って、コレクタ電流Ｉ１は、対数関数的に増加していき、最終的には飽和していくといった特性を示すことが分かる。また、テール電流Ｉ０が増加するに伴って、ベース電圧Ｖ３に対するコレクタ電流Ｉ１の傾きは急峻になる特性を示すことが分かる。 When observed throughout the first to fourth quadrants shown in FIG. 11B, it can be seen that the characteristic of the base voltage V3 versus the collector current I1 can be expressed by a hyperbolic tangent function (tanh (x)). Further, when observed only in the first quadrant shown in FIG. 11B, the collector current I1 increases logarithmically with the increase in the level of the base voltage V3, and finally becomes saturated. It can be seen that these characteristics are exhibited. It can also be seen that the collector current I1 has a steep slope with respect to the base voltage V3 as the tail current I0 increases.
図１２は、図１１（ｂ）において、任意のテール電流Ｉ０におけるベース電圧Ｖ３（入力電圧Ｖ）対コレクタ電流Ｉ１（出力電流Ｉ）の特性を抜粋したものである。図１２に示すように、差動トランジスタ対１５４ａは、入力電圧Ｖがレベル上昇するに伴って、入力電圧Ｖの微小振幅レベルに応答する出力電流Ｉの微小振幅レベルは増加することが分かる。
FIG. 12 shows the characteristics of the base voltage V3 (input voltage V) versus the collector current I1 (output current I) at an arbitrary tail current I0 in FIG. 11B. As shown in FIG. 12, in the
このように、後段部１７０ａは、入力電圧Ｖのレベルが上昇すると、利得（コンダクタンスｇｍ）もまた同様に増加するという特性を示すことになる。
As described above, the
＝＝＝前段部＝＝＝
前段部１６０ａは、差動トランジスタ対１５１ａ、ダイオード負荷回路１５２ａ、カレントミラー回路１５３ａ、によって主に構成される。
=== Previous part ===
The
差動トランジスタ対１５１ａは、互いに相補的に動作させるＮＭＯＳトランジスタＭ７０、Ｍ７１で構成され、ＮＭＯＳトランジスタＭ７０、Ｍ７１のゲートが、かかる差動トランジスタ対１５１ａの差動入力となる。尚、ＮＭＯＳトランジスタＭ７０のゲートにはＢＰＦ１４からの入力電圧ＩＮ（すなわち、ＩＦ信号）が印加され、一方、ＮＭＯＳトランジスタＭ７１のゲートには、レギュレータ電圧ＶＲＥＧがベースに印加されたＮＰＮ型トランジスタＭ７３と抵抗素子Ｒ７４の接続点の電圧ＶＣが印加される。尚、ＮＭＯＳトランジスタＭ７０のゲートに印加される入力電圧ＩＮのレベルは、容量素子Ｃ７０とプルアップ抵抗Ｒ７３によってＮＭＯＳトランジスタＭ７０のゲート電圧の許容レベルにまで調整される。
The
よって、差動トランジスタ対１５１ａは、電圧ＶＣが一定であるため、入力電圧ＩＮがレベル上昇するにつれて、ＮＭＯＳトランジスタＭ７０に流れる電流Ｉｘは増加するとともにＮＭＯＳトランジスタＭ７１に流れる電流Ｉｙは減少する特性を示す。一方、入力電圧ＩＮがレベル降下するにつれて、ＮＭＯＳトランジスタＭ７０に流れる電流Ｉｘは減少するとともにＮＭＯＳトランジスタＭ７１に流れる電流Ｉｙは減少する特性を示す。
Therefore, since the voltage VC is constant, the
従って、前段部１６０ａのＮＰＮ型トランジスタＢ７１、Ｂ７２のベース・エミッタ特性と、後段部１７０ａのＮＰＮ型トランジスタＢ７５、Ｂ７６のベース・エミッタ特性の双方の非線形特性が相殺されるため、前段部１６０ａから後段部１７０ａへの信号伝達の際の歪みが解消されて、ＶＧＡ１５ａの入力側のダイナミックレンジの拡大や制御電流ＩＣ１に応じたＶＧＡ１５ａの単体利得の線形的な応答が得られることになる。
Accordingly, the non-linear characteristics of both the base / emitter characteristics of the NPN transistors B71 and B72 in the
ダイオード負荷回路１５２ａは、電源電圧ＶＣＣと接地電圧ＧＮＤ間に設けられた抵抗素子Ｒ７０、Ｒ７１の直列接続によって生じるバイアス電流が、ＮＰＮ型トランジスタＢ７１、Ｂ７２の各ベースへと流れてダイオードとして機能し、差動トランジスタ対１５１ａの定電流負荷となる。
In the
カレントミラー回路１５３ａは、所定のミラー比が各ＮＭＯＳトランジスタＭ７２、Ｍ７３に設定され、また、ＮＭＯＳトランジスタＭ７２、Ｍ７３と、バイアス回路２１０のダイオード接続されたＮＭＯＳトランジスタＭ４７それぞれのゲートを共通接続して構成される。尚、ＮＭＯＳトランジスタＭ７２、７３に流れるミラー電流が、差動トランジスタ対１５１ａのテール電流Ｉｚとなる。このテール電流Ｉｚは、差動トランジスタ対１５１ａにおいて、一方のＮＭＯＳトランジスタＭ７０に流れる電流Ｉｘと、他方のＮＭＯＳトランジスタＭ７１に流れる電流Ｉｙの合計電流となる。このように、カレントミラー回路１５３ａは、差動トランジスタ対１５１ａとダイオード負荷回路１５２ａ等のバイアス回路として機能する。
The
以上が、前段部１６０ａの詳細な構成の説明である。尚、前段部１６０ａにおけるダイオード負荷回路１５２ａは、図９（ａ）に示される等価回路へと置き換えることができる。かかる等価回路は、ＮＰＮ型トランジスタＢ７１、Ｂ７２のコレクタ電圧Ｖ２とベース電圧Ｖ１を固定とし、さらに、エミッタ電流Ｉ１が流れるように設定した回路である。図９（ｂ）は、かかる等価回路のエミッタ電流Ｉ１対エミッタ電圧ＶＯＵＴ１の特性図である。図９（ｂ）に示すように、エミッタ電流Ｉ１の電流量の増加に伴ってエミッタ電圧ＶＯＵＴ１がレベル降下する特性を示し、エミッタ電流Ｉ１の電流量の減少に伴ってエミッタ電圧ＶＯＵＴ１がレベル上昇する特性を示すことが分かる。
The above is the description of the detailed configuration of the
一方、前段部１６０ａにおける差動トランジスタ対１５１ａは、図１０に示すような入力電流Ｉ（ドレイン電流）対出力電圧Ｖ（ドレイン電圧）の特性を示すことになる。すなわち、図１０に示す特性図は、図９（ｂ）の縦軸（エミッタ電圧ＶＯＵＴ１）の極性を反転させた特性図となっている。図１０に示すように、差動トランジスタ対１５１ａは、入力電流Ｉの電流量が増加するに伴って、入力電流Ｉの微小振幅レベルに応答する出力電圧Ｖの微小振幅レベルは減少することが分かる。
On the other hand, the
このように、前段部１６０ａは、差動トランジスタ対１５１ａに流れる入力電流Ｉの電流量が増加すると、利得（コンダクタンスｇｍ）が減少するという特性を示すことになる。
Thus, the
＜＜多段接続ＶＧＡの合成利得の対数線形性＞＞
以下では、ＶＧＡ制御回路２０、特に電流制御回路２２０において生成される制御電流ＩＣ１〜ＩＣ３によって、３段のＶＧＡ１５ａ〜１５ｃの合成利得の対数線形性が得られることを説明する。
<< Logarithmic linearity of combined gain of multistage VGA >>
Hereinafter, it will be described that the logarithmic linearity of the combined gain of the three stages of VGAs 15a to 15c is obtained by the control currents IC1 to IC3 generated in the
まず、電流制御回路２２０の差動トランジスタ対２２３、２２５、２２７は、図１３に示すような等価回路に置き換えることができる。尚、図１３（ａ）に示す等価回路は、差動トランジスタ対２２３のみについて示してある。ここで、差動増幅器の入力電圧Ｘと出力電流Ｙとの関係は、下に凸から変曲点を経て上に凸へと切り替わる双曲線正接関数（ｔａｎｈ）を用いて、“Ｙ＝ｔａｎｈ（Ｘ）”として表現される。よって、図１３（ａ）に示す等価回路において、ＮＭＯＳトランジスタＭ２のゲートに印加される制御電圧Ｖｘのレベルに応じて、ＮＭＯＳトランジスタＭ２に流れる電流Ｉ２は“ｔａｎｈ（α×Ｖｘ）”として表現でき、また、ＮＭＯＳトランジスタＭ１に流れる電流Ｉ１は“−ｔａｎｈ（α×Ｖｘ）”として表現できる。但し、“α”は係数である。このように双曲線正接関数を用いて表現された図１３（ａ）に示す等価回路の特性を図１３（ｂ）に示す。尚、図１３（ｂ）に示す特性図では、電流Ｉ１、Ｉ２の平衡した電流量を原点とし、このときの入力電圧Ｖｘを原点とする。かかる原点が、双曲線正接関数の変曲点、すなわちクロスポイントＣＰ１に該当することになる。
First, the
このように、電流制御回路２２０は、差動トランジスタ対２２３、２２５、２２７を構成する二つのトランジスタの入出力特性が双曲線正接関数で表現される性質を利用して、差動トランジスタ対２２３、２２５、２２７の一方のＮＭＯＳトランジスタＭ２、Ｍ４、Ｍ６の各出力から、本発明に係る制御電流ＩＣ１〜ＩＣ３を容易に得ることができる。尚、下に凸から変曲点を経て上に凸へと切り替わる入出力特性を有した回路素子（例えば、ダイオード素子）であれば、差動トランジスタ対２２３、２２５、２２７に特にこだわる必要はない。
In this manner, the
図１３（ｂ）に示した電流Ｉ１、Ｉ２の原点付近での傾きの絶対値は“１”である。この電流Ｉ１、Ｉ２の傾きは、前述した係数αによって変化させることができる。この係数αを定める要因の一つとしては、ＮＭＯＳトランジスタＭ１、Ｍ２のゲート寸法比（Ｗ／Ｌ）が挙げられる。図１４は、ＮＭＯＳトランジスタＭ２のゲート寸法比（Ｗ／Ｌ）を変えた場合の電流Ｉ２の特性変化を示す図である。図１４に示すように、ＮＭＯＳトランジスタＭ２のゲート幅Ｗを増加させていくに伴って、電流Ｉ２の傾きは、滑らかな変化から急峻な変化へと切り替わっていく様子が分かる。また、ＮＭＯＳトランジスタＭ２のゲート長Ｌを増加させていくに伴って、電流Ｉ２の傾きは、急峻な変化から滑らかな変化へと切り替わっていく様子が分かる。 The absolute value of the slope of the currents I1 and I2 shown in FIG. 13B near the origin is “1”. The slopes of the currents I1 and I2 can be changed by the coefficient α described above. One factor for determining this coefficient α is the gate size ratio (W / L) of the NMOS transistors M1 and M2. FIG. 14 is a diagram showing a change in characteristics of the current I2 when the gate size ratio (W / L) of the NMOS transistor M2 is changed. As shown in FIG. 14, it can be seen that as the gate width W of the NMOS transistor M2 is increased, the slope of the current I2 switches from a smooth change to a steep change. It can also be seen that the slope of the current I2 switches from a steep change to a smooth change as the gate length L of the NMOS transistor M2 is increased.
つぎに、電流制御回路２２０の差動トランジスタ対２２３、２２５、２２７のうち、隣接接続された二つの差動トランジスタの一例として、差動トランジスタ対２２３、２２５の等価回路を図１５に示すことにする。
Next, as an example of two adjacently connected differential transistors among the differential transistor pairs 223, 225, and 227 of the
図１５に示す等価回路では、テール電流Ｉ０を定める電流源２３０（本発明に係る『第１の電流源』）とは別に、電流Ｉ１、Ｉ２の下限電流量を定める電流源２４０（本発明に係る『第２の電流源』）を設けてある。尚、電流源２３０は、図４に示すＮＭＯＳトランジスタＭ７、Ｍ９、Ｍ１１に該当し、電流源２４０は、図４に示すＮＭＯＳトランジスタＭ８、Ｍ１０、Ｍ１２に該当する。かかる電流源２３０及び電流源２４０によって、差動トランジスタ対２２３のクロスポイントＣＰ１と、差動トランジスタ対２２５のクロスポイントＣＰ２との各電流量が決定される。例えば、図１５に示す等価回路の数値例では、テール電流Ｉ０の“２０μＡ”の半分に下限電流ＩＬの“５μＡ”を加えた“１５μＡ”が、クロスポイントＣＰ１、ＣＰ２の電流量として決定される。すなわち、電流Ｉ１のみにテール電流Ｉ０に相当する“２０μＡ”が流れてしまい、電流Ｉ２の電流量が“０μＡ”となる状況であったとしても、制御電流ＩＣ１は“０μＡ”とはならず、電流源２４０の“５μＡ”が最低限補償される。よって、かかる状況下で、ＶＧＡ１５ａの利得が“０ｄＢ”とはならず安定した制御が行えるようになる。
In the equivalent circuit shown in FIG. 15, in addition to the
また、図１５に示す等価回路の数値例では、ＮＭＯＳトランジスタＭ１のゲートには基準電圧Ｖ１の“１Ｖ”が印加されており、この結果、クロスポイントＣＰ１における電圧レベルは“１Ｖ”に決定される。同様に、ＮＭＯＳトランジスタＭ３のゲートには基準電圧Ｖ２の“２Ｖ”が印加されており、この結果、クロスポイントＣＰ２における電圧レベルは“２Ｖ”に決定される。 In the numerical example of the equivalent circuit shown in FIG. 15, the reference voltage V1 of “1V” is applied to the gate of the NMOS transistor M1, and as a result, the voltage level at the cross point CP1 is determined to be “1V”. . Similarly, “2V” of the reference voltage V2 is applied to the gate of the NMOS transistor M3, and as a result, the voltage level at the cross point CP2 is determined to be “2V”.
図１６（ａ）は、図１５に示した等価回路の数値例に基づいて、制御電圧に応じた差動トランジスタ対２２３の電流Ｉ１、Ｉ２並びに差動トランジスタ対２２５の電流Ｉ３、Ｉ４の各特性を、図１３（ｂ）に示したように双曲線正接関数を用いて示した図である。図１６（ａ）に示すように、電流Ｉ２、Ｉ４は“ｔａｎｈ（α×Ｖｘ）”で表現され、一方、電流Ｉ１、Ｉ３は“−ｔａｎｈ（α×Ｖｘ）”で表現される。また、電流Ｉ１、Ｉ２のクロスポイントＣＰ１では、制御電圧Ｖｘのレベルが“１Ｖ”且つ電流Ｉ１、Ｉ２の電流量が“１５μＡ”に決定されており、電流Ｉ３、Ｉ４のクロスポイントＣＰ２では、制御電圧Ｖｘのレベルが“２Ｖ”且つ電流Ｉ３、Ｉ４の電流量が“１５μＡ”に決定されている。尚、図１６（ａ）に示す電流Ｉ２、Ｉ４の傾きの場合は、制御電圧Ｖｘのレベル上昇に伴って、１段目のＶＧＡ１５ａに供給される電流Ｉ２がクロスポイントＣＰ１に到達した際、２段目のＶＧＡ１５ｂに供給される電流Ｉ４が直ちに緩やかな増加を開始する特性（下に凸の特性）になってはおらず、電流Ｉ２がクロスポイントＣＰ１をしばらく経過した後、電流Ｉ４が緩やかな増加を開始する特性（下に凸の特性）となっている場合とする。
FIG. 16A shows characteristics of the currents I1 and I2 of the
図１６（ｂ）は、図１６（ａ）に示される特性を有した電流Ｉ２、Ｉ４が制御電流ＩＣ１、ＩＣ２として１段目のＶＧＡ１５ａと２段目のＶＧＡ１５ｂそれぞれへと供給された場合、１段目のＶＧＡ１５ａの利得特性と、２段目のＶＧＡ１５ｂの利得特性と、ＶＧＡ１５ａ〜１５ｂの合成利得の特性を示した図である。ここで、ＶＧＡ１５ａ、１５ｂは、電流量に比例した利得特性を持っているので、ＶＧＡ１５ａ、１５ｂの各利得特性は、図１６（ａ）に示す電流Ｉ２、Ｉ４の特性と相似している。尚、ＶＧＡ１５ａの利得特性とＶＧＡ１５ｂの利得特性を足し算したものが、ＶＧＡ１５ａ〜１５ｂの合成利得の特性となる。但し、図１６（ｂ）に示されるＶＧＡ１５ａ〜１５ｂの合成利得は、１段目利得と２段目利得のつなぎ目が非線形性を示しているので、理想的な対数線形性には程遠い特性が得られている。
16B shows a case where the currents I2 and I4 having the characteristics shown in FIG. 16A are supplied to the first-
そこで、図１７（ａ）に示す電流Ｉ１〜Ｉ４の特性図では、図１６（ａ）に示す電流Ｉ１〜Ｉ４の特性図と対比して、クロスポイントＣＰ１、ＣＰ２における制御電圧Ｖｘのレベル自体は“１Ｖ”、“２Ｖ”と変化させてはいないが、前述したように、ＮＭＯＳトランジスタＭ１、Ｍ２のゲート寸法比（Ｗ／Ｌ）を調整することによって、電流Ｉ１〜Ｉ４の傾きを滑らかにさせた場合である。この結果、図１６（ａ）に示す場合とは異なり、電流Ｉ２、Ｉ４の傾きの場合は、制御電圧Ｖｘのレベル上昇に伴って、１段目のＶＧＡ１５ａに供給される電流Ｉ２がクロスポイントＣＰ１に到達した付近で、２段目のＶＧＡ１５ｂに供給される電流Ｉ４が直ぐに緩やかな増加を開始する特性になる。
Therefore, in the characteristic diagram of the currents I1 to I4 shown in FIG. 17A, the level itself of the control voltage Vx at the cross points CP1 and CP2 is compared with the characteristic diagram of the currents I1 to I4 shown in FIG. Although not changed to “1V” and “2V”, as described above, the slopes of the currents I1 to I4 are made smooth by adjusting the gate size ratio (W / L) of the NMOS transistors M1 and M2. This is the case. As a result, unlike the case shown in FIG. 16A, in the case of the slopes of the currents I2 and I4, the current I2 supplied to the first-
図１７（ｂ）は、図１７（ａ）に示される特性を有した電流Ｉ２、Ｉ４が制御電流ＩＣ１、ＩＣ２として１段目のＶＧＡ１５ａと２段目のＶＧＡ１５ｂそれぞれへと供給された場合、１段目のＶＧＡ１５ａの対数表示した利得特性と、２段目のＶＧＡ１５ｂの対数表示した利得特性と、ＶＧＡ１５ａ〜１５ｂの対数表示した合成利得の特性と、をそれぞれ示した図である。図１７（ｂ）に示すように、ＶＧＡ１５ａ〜１５ｂの対数表示した合成利得の特性は、図１６（ｂ）と対比して、１段目の利得特性と２段目の利得特性のつなぎ目の非線形性が解消されて、理想的な対数線形性が得られていることが分かる。
FIG. 17B shows a case where the currents I2 and I4 having the characteristics shown in FIG. 17A are supplied to the first-
但し、電流Ｉ２、Ｉ４の傾きをあまりにも滑らかにしすぎた場合には、図１８に示すように、１段目利得と２段目利得のつなぎ目の線形性は得られるものの、ＶＧＡ１５ａ〜１５ｂの合成利得の両端の鈍りが酷くなるので、使用可能な利得可変範囲が狭くなるという新たな欠点が生じる。このため、１段目のＶＧＡ１５ａに供給される電流Ｉ２がクロスポイントＣＰ１に到達する近傍付近で、必ず、２段目のＶＧＡ１５ｂに供給される電流Ｉ４の緩やかな増加（下に凸の特性）を開始させるようにする。具体的には、ＮＭＯＳトランジスタＭ１、Ｍ２のゲート寸法比（Ｗ／Ｌ）の調整、すなわち、ＮＭＯＳトランジスタＭ１、Ｍ２のゲート幅Ｗを増加若しくはゲート長Ｌを減少させていく調整によって、ＮＭＯＳトランジスタＭ１、Ｍ２のコンダクタンスｇｍを小さく設定していき、電流Ｉ２、Ｉ４の最適な傾きが得られるゲート幅Ｗ並びにゲート長Ｌを決定する必要がある。
However, if the slopes of the currents I2 and I4 are made too smooth, the linearity of the joint between the first stage gain and the second stage gain is obtained as shown in FIG. 18, but the synthesis of the VGAs 15a to 15b is obtained. Since the dullness at both ends of the gain becomes severe, a new disadvantage that the usable gain variable range becomes narrow arises. For this reason, the current I4 supplied to the second-
ところで、図１等に示した本実施形態では、本発明の目的である回路規模の増大化の抑制と合成利得の対数線形性の両方をバランス良く達成するのに最適な３段構成のＶＧＡ１５ａ〜１５ｃを採用している。しかし、例えば、２段構成のＶＧＡ１５ａ、１５ｂのみであっても、合成利得の対数線形性が得られるが、合成利得のつなぎ目が１段目と２段目の一箇所しかないため、つなぎ目が２カ所ある３段構成の場合と対比して、合成利得の両端の鈍りによって利得可変範囲が却って狭くなる恐れがある。また、例えば、４段構成以上の場合には、３段構成の場合と対比して、回路規模の増大化は免れない。よって、本発明では、３段構成のＶＧＡ１５ａ〜１５ｃを採用することが好ましい。
By the way, in the present embodiment shown in FIG. 1 and the like, the
以上、本発明の実施形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。 As mentioned above, although embodiment of this invention was described, the Example mentioned above is for making an understanding of this invention easy, and is not for limiting and interpreting this invention. The present invention can be changed / improved without departing from the spirit thereof, and the present invention includes equivalents thereof.
１０ アンテナ
１１ ＲＦアンプ
１２ 局所発振器
１３ 混合回路
１４ ＢＰＦ
１５ａ〜１５ｃ ＶＧＡ
１５１ａ〜１５１ｃ 差動トランジスタ対
１５２ａ〜１５２ｃ ダイオード負荷回路
１５３ａ〜１５３ｃ カレントミラー回路
１５４ａ〜１５４ｃ 差動トランジスタ対
１５５ａ〜１５５ｃ カレントミラー回路
１５６ａ〜１５６ｃ カレントミラー回路
１５７ａ〜１５７ｃ カレントミラー回路
１６ ＡＤ変換器
１６０ａ〜１６０ｃ 前段部
１７ ＤＳＰ
１７０ａ〜１７０ｃ 後段部
１８ Ｄ級アンプ
１９ スピーカー
２０ ＶＧＡ制御回路
２１ Ｓメーター
２００ ＤＡ変換器
２１０ バイアス回路
２１１ 差動トランジスタ対
２１２、２１３、２１５ カレントミラー回路
２１４ 抵抗分圧器
２１６ バイアス電圧出力部
２２０ 電流制御回路
２２１ 抵抗分圧器
２２２、２２４、２２６、２２８ カレントミラー回路
２２３、２２５、２２７ 差動トランジスタ対
２２９ レベルシフト回路
DESCRIPTION OF
15a-15c VGA
151a to 151c
170a to
Claims (16)
利得制御信号のレベルに応じた線形的な単体利得特性をそれぞれ有し、初段に入力された入力信号のレベルを増幅させた出力信号が最終段より得られる複数段の可変利得増幅器と、
前記出力信号を帰還させた帰還信号のレベルに応じて下に凸から上に凸へと変化するレベル特性を有した前記利得制御信号を、各段の前記可変利得増幅器へと段階的に供給することによって、前記複数段の可変利得増幅器の対数表示した合成利得が前記利得制御信号に対して線形的な応答となるべく制御を行う利得制御回路と、
を有することを特徴とする自動利得制御回路。 In an automatic gain control circuit that feedback-controls the gain of the variable gain amplifier for the level of the signal amplified in the variable gain amplifier,
A plurality of variable gain amplifiers each having a linear unity gain characteristic corresponding to the level of the gain control signal and from which the output signal obtained by amplifying the level of the input signal input to the first stage is obtained from the last stage;
The gain control signal having a level characteristic that changes from a convex downward to a convex upward according to the level of the feedback signal obtained by feeding back the output signal is supplied stepwise to the variable gain amplifier at each stage. A gain control circuit that performs control so that the combined gain expressed logarithmically of the plurality of variable gain amplifiers has a linear response to the gain control signal;
An automatic gain control circuit comprising:
前段及び後段の前記可変電流増幅器へそれぞれ供給する前段及び後段の前記利得制御信号に関し、
前段の前記利得制御信号における前記上に凸のレベル特性と、後段の前記利得制御信号における前記下に凸のレベル特性と、を合成した際に線形性が得られるようにすべく、
前記前段及び後段の前記利得制御信号を生成すること、
を特徴とする請求項１に記載の自動利得制御回路。 The gain control circuit includes:
With respect to the gain control signals at the front stage and the rear stage supplied to the variable current amplifiers at the front stage and the rear stage, respectively.
In order to obtain linearity when combining the upward convex level characteristic in the preceding gain control signal and the downward convex level characteristic in the subsequent gain control signal,
Generating the gain control signals of the front and rear stages;
The automatic gain control circuit according to claim 1.
前段の前記利得制御信号が前記下に凸から前記上に凸へとレベル特性が切り替わる変曲点の近傍において、後段の前記利得制御信号における前記下に凸のレベル特性が開始すべく、前記前段及び後段の前記利得制御信号を段階的に生成すること、
を特徴とする請求項２に記載の自動利得制御回路。 The gain control circuit includes:
In the vicinity of the inflection point where the level characteristic of the front gain control signal switches from the downward convex to the upward convex, the downward convex level characteristic in the subsequent gain control signal is started. And stepwise generating the gain control signal in the subsequent stage,
The automatic gain control circuit according to claim 2.
前記可変利得増幅器の段数に応じた複数の差動トランジスタ対を有しており、
前記差動トランジスタ対を構成する二つのトランジスタに関して、下に凸から変曲点を経て上に凸へと切り替わる双曲線正接関数で表現される当該二つのトランジスタの入出力特性を利用して、前記差動トランジスタ対の一方のトランジスタの出力から前記利得制御信号を生成すること、
を特徴とする請求項１乃至３のいずれかに記載の自動利得制御回路。 The gain control circuit includes:
It has a plurality of differential transistor pairs according to the number of stages of the variable gain amplifier,
Using the input / output characteristics of the two transistors expressed by a hyperbolic tangent function that switches from a convex downward to an upward inflection point to a convex upward with respect to the two transistors that constitute the differential transistor pair, the difference Generating the gain control signal from the output of one transistor of the dynamic transistor pair;
The automatic gain control circuit according to any one of claims 1 to 3.
各段の前記利得制御信号の前記変曲点に対応した基準信号をそれぞれ生成する基準信号生成回路を有しており、
各段の前記差動トランジスタ対それぞれが有する一方のトランジスタの制御電極には前記帰還信号をそれぞれ供給し、
各段の前記差動トランジスタ対それぞれが有する他方のトランジスタの制御電極には前記基準信号をそれぞれ供給し、
各段の前記差動トランジスタ対それぞれが有する前記一方のトランジスタに流れる出力電流に基づいて前記利得制御信号を生成すること、
を特徴とする請求項４に記載の自動利得制御回路。 The gain control circuit includes:
A reference signal generation circuit for generating a reference signal corresponding to the inflection point of the gain control signal of each stage;
The feedback signal is supplied to the control electrode of one transistor of each differential transistor pair in each stage,
The reference signal is supplied to the control electrode of the other transistor of each differential transistor pair in each stage,
Generating the gain control signal based on an output current flowing in the one transistor of each differential transistor pair in each stage;
The automatic gain control circuit according to claim 4.
前記帰還信号を前記他方のトランジスタの制御電極に供給する前に、前記基準信号並びに当該制御電極に応じたレベルへと前記帰還信号のレベルを調整するレベルシフト回路を設けたこと、
を特徴とする請求項５に記載の自動利得制御回路。 The gain control circuit includes:
A level shift circuit for adjusting the level of the feedback signal to a level corresponding to the reference signal and the control electrode before supplying the feedback signal to the control electrode of the other transistor;
The automatic gain control circuit according to claim 5.
各段の前記差動トランジスタ対の合成電流を生成する第１の電流源と、
各段の前記利得制御信号の下限電流を生成する第２の電流源と、
前記合成電流に応じて各段の前記差動トランジスタ対の一方のトランジスタに流れる出力電流と、前記下限電流と、を加算した電流を複製して各段の前記利得制御信号として取り出すカレントミラー回路と、
を有することを特徴とする請求項４乃至６のいずれかに記載の自動利得制御回路。 The gain control circuit includes:
A first current source for generating a combined current of the differential transistor pair in each stage;
A second current source for generating a lower limit current of the gain control signal of each stage;
A current mirror circuit that duplicates a current obtained by adding an output current flowing through one transistor of the differential transistor pair of each stage in accordance with the combined current and the lower limit current and extracts the current as a gain control signal of each stage; ,
The automatic gain control circuit according to claim 4, comprising:
各段の前記差動トランジスタ対を構成する各トランジスタのゲート寸法比を調整して、前記利得制御信号の傾きを滑らかにすることによって、前段の前記利得制御信号における前記上に凸のレベル特性と、後段の前記利得制御信号における前記下に凸のレベル特性と、を合成した際に線形性が得られるようにしたこと、
を特徴とする請求項４乃至７のいずれかに記載の自動利得制御回路。 The gain control circuit includes:
By adjusting the gate size ratio of each transistor constituting the differential transistor pair in each stage and smoothing the slope of the gain control signal, the level characteristic of the upward convex in the gain control signal in the previous stage is obtained. , Linearity is obtained when combining the downward convex level characteristic in the gain control signal in the subsequent stage,
The automatic gain control circuit according to claim 4, wherein:
を特徴とする請求項８に記載の自動利得制御回路。 The gain control circuit utilizes the characteristic that the slope of the gain control signal at each stage becomes smooth as the gate length of each transistor constituting the differential transistor pair at each stage is decreased, Linearity is obtained when the upward convex level characteristic in the gain control signal and the downward convex level characteristic in the subsequent gain control signal are combined;
The automatic gain control circuit according to claim 8.
を特徴とする請求項８に記載の自動利得制御回路。 The gain control circuit utilizes the characteristic that the slope of the gain control signal of each stage becomes smooth as the gate width of each transistor constituting the differential transistor pair of each stage increases, Linearity is obtained when the upward convex level characteristic in the gain control signal and the downward convex level characteristic in the subsequent gain control signal are combined;
The automatic gain control circuit according to claim 8.
前記入力信号のレベル増加に伴って利得が減少する特性を有した前段部と、
前記入力信号のレベル増加に伴って利得が増加する特性を有した後段部と、
を有することを特徴とする請求項１乃至１１のいずれかに記載の自動利得制御回路。 The variable gain amplifier includes:
A pre-stage having a characteristic that the gain decreases as the level of the input signal increases;
A rear stage portion having a characteristic that the gain increases as the level of the input signal increases;
The automatic gain control circuit according to claim 1, comprising:
利得制御信号のレベルに応じた線形的な単体利得特性をそれぞれ有し、前記受信信号のレベルを調整した信号が最終段より得られる複数段の可変利得増幅器と、
最終段の前記可変利得増幅器の出力信号を帰還させた帰還信号のレベルに応じて、下に凸から上に凸へと変化するレベル特性を有した前記利得制御信号を、各段の前記可変利得増幅器へと段階的に供給することによって、前記複数段の可変利得増幅器の対数表示した合成利得が前記利得制御信号に対して線形的な応答となるべく制御を行う利得制御回路と、
を有することを特徴とする受信装置。 In a receiving apparatus that performs demodulation processing on a received signal received by an antenna and amplified by a variable gain amplifier, and feedback-controls the gain of the variable gain amplifier for the level of the received signal,
A plurality of variable gain amplifiers each having a linear unity gain characteristic according to the level of the gain control signal, wherein a signal obtained by adjusting the level of the received signal is obtained from the final stage;
The gain control signal having a level characteristic that changes from a convex downward to a convex upward according to the level of the feedback signal obtained by feeding back the output signal of the variable gain amplifier at the final stage, and the variable gain at each stage. A gain control circuit that performs control so that a logarithmically combined gain of the plurality of variable gain amplifiers is a linear response to the gain control signal by supplying the amplifier stepwise;
A receiving apparatus comprising:
前記複数段の可変利得増幅器は、前記中間周波回路からの中間周波信号を増幅させるものであること、を特徴とする請求項１３に記載の受信装置。 An intermediate frequency circuit that generates an intermediate frequency signal obtained by extracting a signal having a desired frequency from the reception signal received by the antenna and converting it to an intermediate frequency;
14. The receiving apparatus according to claim 13, wherein the plurality of stages of variable gain amplifiers amplifies an intermediate frequency signal from the intermediate frequency circuit.
前記ＡＤ変換された出力信号に復調処理を施すデジタル信号処理回路と、を有し、
前記利得制御回路は、
前記復調処理が施された出力信号をＤＡ変換したものを前記帰還信号として用いること、を特徴とする請求項１４に記載の受信装置。 An AD converter for AD converting the output signal obtained from the variable gain amplifier at the final stage;
A digital signal processing circuit that performs demodulation processing on the AD-converted output signal,
The gain control circuit includes:
15. The receiving apparatus according to claim 14, wherein the output signal subjected to the demodulation processing is DA-converted and used as the feedback signal.
The receiving apparatus according to claim 15, wherein the received signal is a radio broadcast signal.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009134806A (en) * | 2007-11-30 | 2009-06-18 | Fujitsu Ltd | Head ic, read circuit, and medium storage device |
| WO2017019050A1 (en) * | 2015-07-29 | 2017-02-02 | Applied Micro Circuits Corporation | Programmable gain amplifier with controlled gain steps |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20090130 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
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| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090708 |