JP2007201498A

JP2007201498A - Semiconductor memory device

Info

Publication number: JP2007201498A
Application number: JP2007096892A
Authority: JP
Inventors: Takashi Osawa; 隆大澤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-04-02
Filing date: 2007-04-02
Publication date: 2007-08-09
Anticipated expiration: 2021-02-15
Also published as: JP4745276B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor memory that enables dynamic memory by a memory cell of a simple transistor structure. <P>SOLUTION: One bit memory cell MC is composed of one MIS transistor formed in a floating silicon layer 12. A second gate 20, whose potential is fixed in order to control the potential of the silicon layer 12 by capacity coupling, is provided, in addition to a first gate 13 for forming a channel arranged between a source 15 and a drain 14. The MIS transistor dynamically memorizes a first data state in which the silicon layer 12 is set to a first potential by causing impact ionization in the vicinity of the drain junction; and a second data state in which the silicon layer 12 is set to a second potential by passing forward current to the drain junction. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

この発明は、トランジスタのチャネルボディを記憶ノードとしてダイナミックにデータ記憶を行う半導体メモリ装置に関する。 The present invention relates to a semiconductor memory device that dynamically stores data using a channel body of a transistor as a storage node.

従来のＤＲＡＭは、ＭＯＳトランジスタとキャパシタによりメモリセルが構成されている。ＤＲＡＭの微細化は、トレンチキャパシタ構造やスタックトキャパシタ構造の採用により大きく進んでいる。現在、単位メモリセルの大きさ（セルサイズ）は、最小加工寸法をＦとして、２Ｆ×４Ｆ＝８Ｆ^２の面積まで縮小されている。つまり、最小加工寸法Ｆが世代と共に小さくなり、セルサイズを一般にαＦ^２としたとき、係数αも世代と共に小さくなり、Ｆ＝０．１８μｍの現在、α＝８が実現されている。 In a conventional DRAM, a memory cell is composed of a MOS transistor and a capacitor. The miniaturization of DRAM is greatly advanced by adopting a trench capacitor structure or a stacked capacitor structure. At present, the size (cell size) of the unit memory cell is reduced to an area of 2F × 4F = 8F ² where F is the minimum processing dimension. That is, when the minimum processing dimension F decreases with generation and the cell size is generally αF ² , the coefficient α also decreases with generation, and α = 8 is currently realized at F = 0.18 μm.

今後も従来と変わらないセルサイズ或いはチップサイズのトレンドを確保するためには、Ｆ＜０．１８μｍでは、α＜８、更にＦ＜０．１３μｍでは、α＜６を満たすことが要求され、微細加工と共に如何にセルサイズを小さい面積に形成するかが大きな課題になる。そのため、１トランジスタ／１キャパシタのメモリセルを６Ｆ^２や４Ｆ^２の大きさにする提案も種々なされている。しかし、トランジスタを縦型にしなければならないといった技術的困難や、隣接メモリセル間の電気的干渉が大きくなるといった問題、更に加工や膜生成等の製造技術上の困難があり、実用化は容易ではない。 In order to secure the same cell size or chip size trend as before, it is required to satisfy α <8 when F <0.18 μm, and α <6 when F <0.13 μm. How to form a cell size in a small area along with processing becomes a big problem. For this reason, various proposals have been made to make the size of the memory cell of 1 transistor / 1 capacitor 6F ² or 4F ² . However, there are technical difficulties such as having to make the transistor vertical, problems such as increased electrical interference between adjacent memory cells, and difficulties in manufacturing technology such as processing and film generation, and practical application is not easy. Absent.

これに対して、キャパシタを用いず、１トランジスタをメモリセルとするＤＲＡＭの提案も、以下に挙げるようにいくつかなされている（特許文献１及び非特許文献１乃至３参照）。 On the other hand, some proposals of DRAM using one transistor as a memory cell without using a capacitor have been made as described below (see Patent Document 1 and Non-Patent Documents 1 to 3).

非特許文献１のメモリセルは、埋め込みチャネル構造のＭＯＳトランジスタを用いて構成される。素子分離絶縁膜のテーパ部に形成される寄生トランジスタを利用して、表面反転層の充放電を行い、二値記憶を行う。特許文献１のメモリセルは、個々にウェル分離されたＭＯＳトランジスタを用い、ＭＯＳトランジスタのウェル電位により決まるしきい値を二値データとする。非特許文献２のメモリセルは、ＳＯＩ基板上のＭＯＳトランジスタにより構成される。ＳＯＩ基板の側から大きな負電圧を印加してシリコン層の酸化膜と界面部でのホール蓄積を利用し、このホールの放出、注入により二値記憶を行う。非特許文献３のメモリセルは、ＳＯＩ基板上のＭＯＳトランジスタにより構成される。ＭＯＳトランジスタは構造上一つであるが、ドレイン拡散層の表面に重ねて逆導電型層が形成され、実質的に書き込み用ＰＭＯＳトランジスタと読み出し用ＮＭＯＳトランジスタを一体に組み合わせた構造としている。ＮＭＯＳトランジスタの基板領域をフローティングのノードとして、その電位により二値データを記憶する。 The memory cell of Non-Patent Document 1 is configured using a buried channel MOS transistor. Using a parasitic transistor formed in the taper portion of the element isolation insulating film, the surface inversion layer is charged and discharged to perform binary storage. The memory cell of Patent Document 1 uses individual well-isolated MOS transistors, and the threshold value determined by the well potential of the MOS transistor is binary data. The memory cell of Non-Patent Document 2 is configured by a MOS transistor on an SOI substrate. By applying a large negative voltage from the SOI substrate side and utilizing the accumulation of holes in the silicon layer oxide film and the interface, binary storage is performed by the emission and injection of the holes. The memory cell of Non-Patent Document 3 is configured by a MOS transistor on an SOI substrate. Although the MOS transistor is one in structure, a reverse conductivity type layer is formed on the surface of the drain diffusion layer, and a structure in which a writing PMOS transistor and a reading NMOS transistor are substantially combined is formed. Using the substrate region of the NMOS transistor as a floating node, binary data is stored according to the potential.

しかし、非特許文献１のメモリセルは構造が複雑であり、寄生トランジスタを利用していることから、特性の制御性にも難点がある。特許文献１のメモリセルは、構造は単純であるが、トランジスタのドレイン、ソース共に信号線に接続して電位制御する必要がある。また、ウェル分離であるため、セルサイズが大きく、しかもビット毎の書き換えができない。非特許文献２のメモリセルでは、ＳＯＩ基板側からの電位制御を必要としており、従ってビット毎の書き換えができず、制御性に難点がある。非特許文献３のメモリセルは特殊トランジスタ構造を必要とし、またメモリセルには、ワード線、ライトビット線、リードビット線、パージ線を必要とするため、信号線数が多くなる。
JOHN E.LEISS et al,"dRAM Design Using the Taper-Isolated Dynamic Cell"(IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.SC-17,NO.2,APRIL 1982,pp337-344) 特開平３−１７１７６８号公報 Marnix R.Tack et al,"The Multistable Charge-Controlled Memory Effect in SOI MOS Transistors at Low Temperatures"(IEEE TRANSACTIONS ON ELECTRONDEVICES,VOL.37,MAY,1990,pp1373-1382) Hsing-jen Wann et al,"A Capacitorless DRAM Cell on SOI Substrate"(IEDM93,pp635-638) However, since the memory cell of Non-Patent Document 1 has a complicated structure and uses a parasitic transistor, there is a difficulty in controllability of characteristics. The memory cell of Patent Document 1 has a simple structure, but it is necessary to control the potential by connecting both the drain and source of the transistor to the signal line. In addition, because of well separation, the cell size is large, and rewriting for each bit is impossible. In the memory cell of Non-Patent Document 2, potential control from the SOI substrate side is necessary, and therefore rewriting for each bit cannot be performed, and controllability is difficult. The memory cell of Non-Patent Document 3 requires a special transistor structure, and the memory cell requires a word line, a write bit line, a read bit line, and a purge line, so that the number of signal lines increases.
JOHN E. LEISS et al, "dRAM Design Using the Taper-Isolated Dynamic Cell" (IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.SC-17, NO.2, APRIL 1982, pp337-344) Japanese Patent Laid-Open No. 3-171768 Marnix R. Tack et al, "The Multistable Charge-Controlled Memory Effect in SOI MOS Transistors at Low Temperatures" (IEEE TRANSACTIONS ON ELECTRONDEVICES, VOL.37, MAY, 1990, pp1373-1382) Hsing-jen Wann et al, "A Capacitorless DRAM Cell on SOI Substrate" (IEDM93, pp635-638)

この発明は、単純なトランジスタ構造のメモリセルにより、ダイナミック記憶を可能とした半導体メモリ装置を提供することを目的としている。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory device capable of dynamic storage with a memory cell having a simple transistor structure.

この発明に係る半導体メモリ装置は、１ビットのメモリセルがフローティングの半導体層に形成された一つのＭＩＳトランジスタにより構成され、前記ＭＩＳトランジスタの拡散層間に配置されたチャネル形成のための第１のゲートとは別に、前記半導体層の電位を容量結合により制御するためその表面が蓄積状態あるいは空乏状態になるような固定電位を与えられ、前記メモリセルへのデータ書き込み、その後のデータ保持及びデータ読み出しにおいてその固定電位が終始一定に維持される第２のゲートが設けられ、前記ＭＩＳトランジスタは、前記半導体層を第１の電位に設定した第１データ状態と、前記半導体層を第２の電位に設定した第２データ状態とを記憶することを特徴とする。 The semiconductor memory device according to the present invention includes a first gate for forming a channel, in which a 1-bit memory cell is constituted by one MIS transistor formed in a floating semiconductor layer, and is disposed between diffusion layers of the MIS transistor. Separately, in order to control the potential of the semiconductor layer by capacitive coupling, a fixed potential is applied so that the surface of the semiconductor layer is in an accumulation state or a depletion state, and data writing to the memory cell, subsequent data holding and data reading are performed. A second gate is provided to maintain the fixed potential constant from start to finish. The MIS transistor has a first data state in which the semiconductor layer is set to a first potential, and the semiconductor layer is set to a second potential. The second data state is stored.

この発明において具体的にメモリセルアレイは、前記ＭＩＳトランジスタが複数個マトリクス配列され、第１の方向に並ぶＭＩＳトランジスタの前記拡散層の一方がビット線に、第２の方向に並ぶＭＩＳトランジスタの第１のゲートがワード線に、前記ＭＩＳトランジスタの前記拡散層の他方が第１の固定電位に、前記ＭＩＳトランジスタの第２のゲートが第２の固定電位にそれぞれ接続されてメモリセルアレイが構成され、データ書き込み時、前記第１の固定電位を基準電位として、選択ワード線に前記基準電位より高い第１の制御電位を与え、非選択ワード線に前記基準電位より低い第２の制御電位を与え、ビット線には第１及び第２データ状態に応じてそれぞれ前記基準電位より高い第３の制御電位及び前記基準電位より低い第４の制御電位を与えることにより、ビット単位でのデータ書き換えが可能になる。ＭＩＳトランジスタがｐチャネル型の場合には、基準電位と各制御電位の関係を逆にすればよい。 Specifically, in the present invention, the memory cell array includes a plurality of the MIS transistors arranged in a matrix, and one of the diffusion layers of the MIS transistors arranged in the first direction is arranged on the bit line and the first of the MIS transistors arranged in the second direction. Is connected to the word line, the other of the diffusion layers of the MIS transistor is connected to a first fixed potential, and the second gate of the MIS transistor is connected to a second fixed potential. When writing, using the first fixed potential as a reference potential, a first control potential higher than the reference potential is applied to a selected word line, and a second control potential lower than the reference potential is applied to a non-selected word line. The line has a third control potential higher than the reference potential and a fourth control potential lower than the reference potential, respectively, depending on the first and second data states. By applying a potential, allowing data rewriting in units of bits. When the MIS transistor is a p-channel type, the relationship between the reference potential and each control potential may be reversed.

第２のゲートに与える第２の固定電位は、例えば半導体層の第２のゲート側表面が蓄積状態（フラットバンド状態を含む）になるように設定される。このとき、第２のゲート側にはゲート絶縁膜で決まる容量が接続されたことになる。或いは、第２の固定電位を、半導体層の第２のゲート側の表面が反転層が形成されない範囲で空乏状態になるように設定してもよい。この場合、第２のゲート側のゲート絶縁膜が実質的に厚くなったと等価になる。具体的に、第２の固定電位として、表面を蓄積状態にするような基準電位より低い電位を与えることができる。 The second fixed potential applied to the second gate is set so that, for example, the second gate side surface of the semiconductor layer is in an accumulation state (including a flat band state). At this time, a capacitor determined by the gate insulating film is connected to the second gate side. Alternatively, the second fixed potential may be set so that the surface on the second gate side of the semiconductor layer is in a depleted state in a range where the inversion layer is not formed. In this case, it is equivalent to the gate insulating film on the second gate side becoming substantially thick. Specifically, as the second fixed potential, a potential lower than a reference potential that brings the surface into an accumulation state can be given.

この発明によると、一つのメモリセルは、フローティングの半導体層を持つ単純な一つのトランジスタにより形成され、セルサイズを４Ｆ^２と小さくすることができる。トランジスタの拡散層の１つには固定電位に接続され、拡散層のもう一方に接続されたビット線とゲートに接続されたワード線の制御のみによって、読み出し、書き換え及びリフレッシュの制御が行われる。即ち任意ビット単位でのデータ書き換えも可能である。また、トランジスタのボディに対向する第２のゲートには、拡散層の１つに与える基準電位より低い電位を与えてボディと容量結合させることによって、第１のゲートによるボディに対する容量結合比を最適化して、“０”，“１”データのしきい値電圧差を大きくすることができる。 According to the present invention, one memory cell is formed by a simple transistor having a floating semiconductor layer, and the cell size can be reduced to 4F ² . One of the diffusion layers of the transistor is connected to a fixed potential, and read, rewrite, and refresh are controlled only by controlling the bit line connected to the other of the diffusion layers and the word line connected to the gate. That is, it is possible to rewrite data in arbitrary bit units. The second gate facing the body of the transistor is capacitively coupled to the body by applying a lower potential than the reference potential applied to one of the diffusion layers, thereby optimizing the capacitive coupling ratio of the first gate to the body. Thus, the threshold voltage difference between “0” and “1” data can be increased.

この発明において具体的に、半導体層は、半導体基板上に絶縁膜により分離されて形成されたＳＯＩ構造を持つものとする。この場合、第１のゲートは、半導体層の上部にワード線として連続的に配設され、第２のゲートは、半導体層の下部にワード線と並行する配線として、或いは、全メモリセルをカバーする共通ゲートとして形成される。また、第２のゲートは、半導体基板と半導体層を分離する絶縁膜中に埋設されてゲート絶縁膜を介して半導体層に対向する多結晶シリコン膜により構成することができる。或いはまた、第２のゲートは、半導体基板と半導体層を分離する絶縁膜を介して半導体層に対向するように、半導体基板の表面部に形成された高濃度不純物拡散層により構成することもできる。 Specifically, in the present invention, the semiconductor layer has an SOI structure formed on a semiconductor substrate by being separated by an insulating film. In this case, the first gate is continuously arranged as a word line above the semiconductor layer, and the second gate is a wiring parallel to the word line below the semiconductor layer or covers all memory cells. Formed as a common gate. The second gate can be formed of a polycrystalline silicon film that is embedded in an insulating film that separates the semiconductor substrate and the semiconductor layer and faces the semiconductor layer through the gate insulating film. Alternatively, the second gate may be constituted by a high concentration impurity diffusion layer formed on the surface portion of the semiconductor substrate so as to face the semiconductor layer with an insulating film separating the semiconductor substrate and the semiconductor layer interposed therebetween. .

更に、この発明において、半導体層は、半導体基板上に形成された柱状半導体とすることもできる。この場合、第１のゲート及び第２のゲートは、柱状半導体層の両側面に対向するように形成され、拡散層の一方が柱状半導体の上面に、拡散層の他方が前記柱状半導体の下部に形成される。 Furthermore, in the present invention, the semiconductor layer can be a columnar semiconductor formed on a semiconductor substrate. In this case, the first gate and the second gate are formed to face both side surfaces of the columnar semiconductor layer, one of the diffusion layers is on the upper surface of the columnar semiconductor, and the other of the diffusion layers is on the lower side of the columnar semiconductor. It is formed.

更にこの発明において、第２のゲートと半導体層の間の第２のゲート絶縁膜の膜厚を調整することにより、チャネルボディと第２のゲートとの間の容量を調整することができ、これにより、第１のゲートからのチャネルボディに対する容量結合比を最適化することができる。具体的に、第１のゲートと半導体層の間の第１のゲート絶縁膜に比べて、第２のゲートと半導体層の間の第２のゲート絶縁膜を厚く設定すれば、チャネルボディと第２のゲート間の容量がチャネルボディと第１のゲート間の容量に比べて小さくなる。これにより、“０”，“１”データのしきい値電圧差は小さくなるが、チャネルボディの電位の第１のゲートに対する追随性がよくなり、ワード線振幅を小さく抑えることができ、微細化にとって好ましい。 Further, in the present invention, the capacitance between the channel body and the second gate can be adjusted by adjusting the film thickness of the second gate insulating film between the second gate and the semiconductor layer. Accordingly, the capacitive coupling ratio from the first gate to the channel body can be optimized. Specifically, if the second gate insulating film between the second gate and the semiconductor layer is set thicker than the first gate insulating film between the first gate and the semiconductor layer, the channel body and the first The capacitance between the two gates is smaller than the capacitance between the channel body and the first gate. This reduces the threshold voltage difference between “0” and “1” data, but improves the followability of the potential of the channel body with respect to the first gate, and can suppress the word line amplitude to a small size. Preferred for.

本発明によれば、単純なトランジスタ構造のメモリセルにより、ダイナミック記憶を可能とした半導体メモリ装置を提供することができる。 According to the present invention, it is possible to provide a semiconductor memory device capable of dynamic storage with a memory cell having a simple transistor structure.

以下、図面を参照して、この発明の実施の形態を説明する。図１はこの発明によるＤＲＡＭの単位メモリセルの基本断面構造を示し、図２はその等価回路を示している。メモリセルＭＣは、ＳＯＩ構造のＮチャネルＭＩＳトランジスタにより構成されている。即ち、シリコン基板１０上に絶縁膜としてシリコン酸化膜１１が形成され、このシリコン酸化膜１１上にｐ型シリコン層１２が形成されたＳＯＩ基板が用いられている。この基板のシリコン層１２上に、ゲート酸化膜１６を介してゲート電極１３が形成され、ゲート電極１３に自己整合されてｎ型ドレイン、ソース拡散層１４，１５が形成されている。 Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a basic sectional structure of a unit memory cell of a DRAM according to the present invention, and FIG. 2 shows an equivalent circuit thereof. The memory cell MC is composed of an N-channel MIS transistor having an SOI structure. That is, an SOI substrate in which a silicon oxide film 11 is formed as an insulating film on a silicon substrate 10 and a p-type silicon layer 12 is formed on the silicon oxide film 11 is used. A gate electrode 13 is formed on the silicon layer 12 of this substrate via a gate oxide film 16, and n-type drain and source diffusion layers 14 and 15 are formed in self-alignment with the gate electrode 13.

ドレイン、ソース１４，１５は、底部のシリコン酸化膜１１に達する深さに形成されている。従って、ｐ型シリコン層１２からなるボディ領域は、チャネル幅方向（図の紙面に直交する方向）の分離を酸化膜で行うとすれば、底面及びチャネル幅方向の側面が他から絶縁分離され、チャネル長方向はｐｎ接合分離されたフローティング状態になる。このメモリセルＭＣをマトリクス配列する場合、ゲート１３はワード線ＷＬに接続され、ソース１５は固定電位線（接地電位線）に接続され、ドレイン１４はビット線ＢＬに接続される。 The drain and source 14 and 15 are formed to a depth reaching the bottom silicon oxide film 11. Therefore, if the body region formed of the p-type silicon layer 12 is separated by the oxide film in the channel width direction (direction perpendicular to the drawing sheet), the bottom surface and the side surface in the channel width direction are insulated from each other, The channel length direction is a floating state with pn junction separation. When the memory cells MC are arranged in a matrix, the gate 13 is connected to the word line WL, the source 15 is connected to a fixed potential line (ground potential line), and the drain 14 is connected to the bit line BL.

図３は、メモリセルアレイのレイアウトを示し、図４（ａ），（ｂ）はそれぞれ図３のＡ−Ａ’，Ｂ−Ｂ’断面を示している。ｐ型シリコン層１２は、シリコン酸化膜２１の埋め込みにより、格子状にパターン形成される。即ちドレインを共有する二つのトランジスタの領域がワード線ＷＬ方向にシリコン酸化膜２１により素子分離されて配列される。或いはシリコン酸化膜２１の埋め込みに代わって、シリコン層１２をエッチングすることにより、横方向の素子分離を行っても良い。ゲート１３は一方向に連続的に形成されて、これがワード線ＷＬとなる。ソース１５は、ワード線ＷＬ方向に連続的に形成されて、これが固定電位線（共通ソース線）となる。トランジスタ上は層間絶縁膜２３で覆われこの上にビット線ＢＬが形成される。ビット線ＢＬは、二つのトランジスタで共有するドレイン１４にコンタクトして、ワード線ＷＬと交差するように配設される。 FIG. 3 shows the layout of the memory cell array, and FIGS. 4A and 4B show the A-A ′ and B-B ′ cross sections of FIG. 3, respectively. The p-type silicon layer 12 is patterned in a lattice shape by embedding the silicon oxide film 21. That is, two transistor regions sharing the drain are arranged in the direction of the word line WL while being separated from each other by the silicon oxide film 21. Alternatively, instead of embedding the silicon oxide film 21, lateral isolation may be performed by etching the silicon layer 12. The gate 13 is continuously formed in one direction, and this becomes the word line WL. The source 15 is continuously formed in the direction of the word line WL and becomes a fixed potential line (common source line). The transistor is covered with an interlayer insulating film 23, and a bit line BL is formed thereon. The bit line BL is disposed so as to contact the drain 14 shared by the two transistors and cross the word line WL.

これにより、各トランジスタのボディ領域であるシリコン層１２は、底面及びチャネル幅方向の側面が酸化膜により互いに分離され、チャネル長方向にはｐｎ接合により互いに分離されてフローティング状態に保たれる。そしてこのメモリセルアレイ構成では、ワード線ＷＬおよびビット線ＢＬを最小加工寸法Ｆのピッチで形成したとして、単位セル面積は、図３に破線で示したように、２Ｆ×２Ｆ＝４Ｆ^２となる。 Thereby, the silicon layer 12 which is the body region of each transistor is kept in a floating state by separating the bottom surface and the side surface in the channel width direction from each other by the oxide film and from each other by the pn junction in the channel length direction. In this memory cell array configuration, assuming that the word lines WL and the bit lines BL are formed at a pitch of the minimum processing dimension F, the unit cell area is 2F × 2F = 4F ² as shown by the broken line in FIG.

このｎチャネル型ＭＩＳトランジスタからなるＤＲＡＭセルの動作原理は、ＭＩＳトランジスタのボディ領域（他から絶縁分離されたｐ型シリコン層１２）の多数キャリアであるホールの蓄積を利用する。即ち、トランジスタを５極管領域で動作させることにより、ドレイン１４から大きな電流を流し、ドレイン１４の近傍でインパクトイオン化を起こす。このインパクトイオン化により生成される多数キャリアであるホールをｐ型シリコン層１２に保持させ、そのホール蓄積状態を例えばデータ“１”とする。ドレイン１４とｐ型シリコン層１２の間のｐｎ接合を順方向バイアスして、ｐ型シリコン層１２の過剰ホールをドレイン側に放出した状態をデータ“０”とする。 The operation principle of the DRAM cell composed of this n-channel MIS transistor utilizes the accumulation of holes, which are majority carriers, in the body region of the MIS transistor (p-type silicon layer 12 isolated from the others). That is, by operating the transistor in the pentode region, a large current flows from the drain 14 and impact ionization occurs in the vicinity of the drain 14. Holes, which are majority carriers generated by this impact ionization, are held in the p-type silicon layer 12, and the hole accumulation state is, for example, data “1”. Data “0” is defined as a state in which the pn junction between the drain 14 and the p-type silicon layer 12 is forward-biased and excessive holes in the p-type silicon layer 12 are discharged to the drain side.

データ“０”，“１”は、チャネルボディの電位の差として、従ってトランジスタのしきい値電圧の差として記憶される。即ち、ホール蓄積によりボディの電位が高いデータ“１”状態のしきい値電圧Ｖｔｈ１は、データ“０”状態のしきい値電圧Ｖｔｈ０より低い。ボディに多数キャリアであるホールを蓄積した“１”データ状態を保持するためには、ワード線には負のバイアス電圧を印加することが必要になる。このデータ保持状態は、逆データの書き込み動作（消去）を行わない限り、読み出し動作を行っても変わらない。即ち、キャパシタの電荷蓄積を利用する１トランジスタ／１キャパシタのＤＲＡＭと異なり、非破壊読み出しが可能である。 Data “0” and “1” are stored as a difference in channel body potential, and thus as a threshold voltage difference between transistors. That is, the threshold voltage Vth1 in the data “1” state in which the body potential is high due to hole accumulation is lower than the threshold voltage Vth0 in the data “0” state. In order to maintain the “1” data state in which holes that are majority carriers are accumulated in the body, it is necessary to apply a negative bias voltage to the word line. This data holding state does not change even if a read operation is performed unless a reverse data write operation (erase) is performed. That is, unlike a one-transistor / one-capacitor DRAM that uses capacitor charge storage, non-destructive readout is possible.

データ読み出しの方式には、いくつか考えられる。ワード線電位Ｖｗｌとバルク電位ＶＢの関係は、データ“０”，“１”との関係で図５のようになる。従ってデータ読み出しの第１の方法は、ワード線ＷＬにデータ“０”，“１”のしきい値電圧Ｖｔｈ０，Ｖｔｈ１の中間になる読み出し電位を与えて、“０”データのメモリセルでは電流が流れず、“１”データのメモリセルでは電流が流れることを利用する。具体的には例えば、ビット線ＢＬを所定の電位ＶＢＬにプリチャージして、その後ワード線ＷＬを駆動する。これにより、図６に示すように、“０”データの場合、ビット線プリチャージ電位ＶＢＬの変化がなく、“１”データの場合はプリチャージ電位ＶＢＬが低下する。 There are several possible methods for reading data. The relationship between the word line potential Vwl and the bulk potential VB is as shown in FIG. 5 in relation to the data “0” and “1”. Therefore, in the first method of reading data, a read potential that is intermediate between the threshold voltages Vth0 and Vth1 of the data “0” and “1” is applied to the word line WL, and current flows in the memory cell of “0” data. The fact that the current flows in the memory cell of “1” data is used. Specifically, for example, the bit line BL is precharged to a predetermined potential VBL, and then the word line WL is driven. Thereby, as shown in FIG. 6, in the case of “0” data, there is no change in the bit line precharge potential VBL, and in the case of “1” data, the precharge potential VBL decreases.

第２の読み出し方式は、ワード線ＷＬを立ち上げてから、ビット線ＢＬに電流を供給して、“０”，“１”の導通度に応じてビット線電位の上昇速度が異なることを利用する。簡単には、ビット線ＢＬを０Ｖにプリチャージし、図７に示すようにワード線ＷＬを立ち上げて、ビット線電流を供給する。このとき、ビット線の電位上昇の差をダミーセルを利用して検出することにより、データ判別が可能となる。 The second read method utilizes the fact that the rising speed of the bit line potential varies depending on the conductivity of “0” and “1” by supplying current to the bit line BL after the word line WL is raised. To do. Briefly, the bit line BL is precharged to 0V, the word line WL is raised as shown in FIG. 7, and a bit line current is supplied. At this time, it is possible to discriminate data by detecting the difference in potential rise of the bit line using the dummy cell.

第３の読み出し方式は、ビット線ＢＬを所定の電位にクランプしたときの、“０”，“１”で異なるビット線電流の差を読む方式である。電流差を読み出すには、電流−電圧変換回路が必要であるが、最終的には電位差を差動増幅して、センス出力を出す。 The third reading method is a method of reading a difference between bit line currents different between “0” and “1” when the bit line BL is clamped to a predetermined potential. In order to read out the current difference, a current-voltage conversion circuit is required. Finally, the potential difference is differentially amplified to output a sense output.

この発明において、選択的に“０”データを書き込むためには、即ちメモリセルアレイのなかで選択されたワード線ＷＬとビット線ＢＬの電位により選択されたメモリセルのボディのみからホールを放出させるには、ワード線ＷＬとボディの間の容量結合が本質的になる。データ“１”でボディにホールが蓄積された状態は、ワード線を十分負方向にバイアスして、メモリセルのゲート・基板間容量が、ゲート酸化膜容量となる状態（即ち表面に空乏層が形成されていない状態）で保持することが必要である。また、書き込み動作は、“０”，“１”共に、パルス書き込みとして消費電力を減らすことが好ましい。“０”書き込み時、選択トランジスタのボディからドレインにホール電流が、ドレインからボディに電子電流が流れるが、ボディにホールが注入されることはない。 In the present invention, in order to selectively write "0" data, that is, holes are emitted only from the body of the memory cell selected by the potential of the word line WL and bit line BL selected in the memory cell array. In this case, capacitive coupling between the word line WL and the body becomes essential. In the state where holes are accumulated in the body with data “1”, the word line is sufficiently biased in the negative direction, and the gate-substrate capacitance of the memory cell becomes the gate oxide film capacitance (that is, there is a depletion layer on the surface). It is necessary to hold it in a state where it is not formed. In the write operation, both “0” and “1” preferably reduce power consumption as pulse write. When “0” is written, a hole current flows from the body to the drain of the selection transistor and an electron current flows from the drain to the body, but holes are not injected into the body.

より具体的な動作波形を説明する。図８〜図１１は、選択セルによるビット線の放電の有無によりデータ判別を行う第１の読み出し方式を用いた場合のリード／リフレッシュ及びリード／ライトの動作波形である。図８及び図９は、それぞれ“１”データ及び“０”データのリード／リフレッシュ動作である。時刻ｔ１までは、データ保持状態（非選択状態）であり、ワード線ＷＬには負電位が与えられている。時刻ｔ１でワード線ＷＬを正の所定電位に立ち上げる。このときワード線電位は、“０”，“１”データのしきい値Ｖｔｈ０，Ｖｔｈ１の間に設定する。これにより、“１”データの場合、予めプリチャージされていたビット線ＶＢＬは放電により低電位になる。“０”データの場合はビット線電位ＶＢＬは保持される。これにより“１”，“０”データが判別される。 More specific operation waveforms will be described. 8 to 11 show operation waveforms of read / refresh and read / write in the case of using the first read method in which data is discriminated based on the presence / absence of discharge of the bit line by the selected cell. 8 and 9 show read / refresh operations of “1” data and “0” data, respectively. Until time t1, the data is held (non-selected state), and a negative potential is applied to the word line WL. At time t1, the word line WL is raised to a predetermined positive potential. At this time, the word line potential is set between the threshold values Vth0 and Vth1 of “0” and “1” data. As a result, in the case of “1” data, the bit line VBL precharged in advance becomes a low potential by discharging. In the case of “0” data, the bit line potential VBL is held. Thereby, “1” and “0” data are discriminated.

そして、時刻ｔ２で、ワード線ＷＬの電位を更に高くし、同時に読み出しデータが“１”の場合には、ビット線ＢＬに正電位を与え（図８）、読み出しデータが“０”の場合はビット線ＢＬに負電位を与える（図９）。これにより、選択メモリセルが“１”データの場合、５極管動作により大きなチャネル電流が流れてインパクトイオン化が起こり、ボディに過剰のホールが注入保持されて再度“１”データが書き込まれる。“０”データの場合には、ドレイン接合が順方向バイアスになり、ボディに過剰ホールが保持されていない“０”データが再度書き込まれる。 At time t2, the potential of the word line WL is further increased. At the same time, when the read data is “1”, a positive potential is applied to the bit line BL (FIG. 8), and when the read data is “0”. A negative potential is applied to the bit line BL (FIG. 9). As a result, when the selected memory cell is “1” data, a large channel current flows due to the pentode operation, impact ionization occurs, excessive holes are injected and held in the body, and “1” data is written again. In the case of “0” data, the drain junction becomes a forward bias, and “0” data in which excess holes are not held in the body is written again.

そして、時刻ｔ３でワード線ＷＬを負方向にバイアスして、リード／リフレッシュ動作を終了する。“１”データ読み出しを行ったメモリセルと同じビット線ＢＬにつながる他の非選択メモリセルでは、ワード線ＷＬが負電位、従ってボディが負電位に保持されて、インパクトイオン化は起こらない。“０”データ読み出しを行ったメモリセルと同じビット線ＢＬにつながる他の非選択メモリセルでは、やはりワード線ＷＬが負電位に保持されて、ホール放出は起こらない。 At time t3, the word line WL is biased in the negative direction, and the read / refresh operation is terminated. In other unselected memory cells connected to the same bit line BL as the memory cell from which “1” data is read, the word line WL is held at a negative potential, and therefore the body is held at a negative potential, and impact ionization does not occur. In other unselected memory cells connected to the same bit line BL as the memory cell from which “0” data is read, the word line WL is also held at a negative potential, and no hole emission occurs.

図１０及び図１１は、同じ読み出し方式によるそれぞれ“１”データ及び“０”データのリード／ライト動作である。図１０及び図１１での時刻ｔ１での読み出し動作はそれぞれ、図８及び図９と同様である。読み出し後、時刻ｔ２でワード線ＷＬを更に高電位とし、同じ選択セルに“０”データを書き込む場合には同時に、ビット線ＢＬに負電位を与え（図１０）、“１”データを書き込む場合にはビット線ＢＬに正電位を与える（図１１）。これにより、“０”データが与えられたセルでは、ドレイン接合が順方向バイアスになり、ボディのホールが放出される。“１”データが与えられたセルでは、ドレイン近傍でインパクトイオン化が起こり、ボディに過剰ホールが注入保持される。 10 and 11 show read / write operations of “1” data and “0” data, respectively, by the same read method. The read operation at time t1 in FIGS. 10 and 11 is the same as that in FIGS. 8 and 9, respectively. After reading, when the word line WL is set to a higher potential at time t2 and “0” data is written to the same selected cell, a negative potential is simultaneously applied to the bit line BL (FIG. 10) and “1” data is written. A positive potential is applied to the bit line BL (FIG. 11). As a result, in the cell to which “0” data is given, the drain junction becomes a forward bias, and holes in the body are emitted. In a cell to which “1” data is given, impact ionization occurs near the drain, and excess holes are injected and held in the body.

図１２〜図１５は、ビット線ＢＬを０Ｖにプリチャージし、ワード線選択後にビット線ＢＬに電流を供給して、ビット線ＢＬの電位上昇速度によりデータ判別を行う第２の読み出し方式を用いた場合のリード／リフレッシュ及びリード／ライトの動作波形である。図１２及び図１３は、それぞれ“１”データ及び“０”データのリード／リフレッシュ動作である。負電位に保持されていたワード線ＷＬを、時刻ｔ１で正電位に立ち上げる。このときワード線電位は、図７に示したように、“０”，“１”データのしきい値Ｖｔｈ０，Ｖｔｈ１のいずれよりも高い値に設定する。或いは、ワード線電位を、第１の読み出し方式と同様に、“０”，“１”データのしきい値Ｖｔｈ０，Ｖｔｈ１の間に設定してもよい。そして、時刻ｔ２でビット線に電流を供給する。これにより、“１”データの場合、メモリセルが深くオンしてビット線ＢＬの電位上昇は小さく（図１２）、“０”データの場合メモリセルの電流が小さく（或いは電流が流れず）、ビット線電位は急速に上昇する。これにより“１”，“０”データが判別される。 12 to 15 use the second reading method in which the bit line BL is precharged to 0 V, a current is supplied to the bit line BL after the word line is selected, and data is discriminated based on the potential rise speed of the bit line BL. The read / refresh and read / write operation waveforms are shown. 12 and 13 show read / refresh operations of “1” data and “0” data, respectively. The word line WL held at the negative potential is raised to the positive potential at time t1. At this time, as shown in FIG. 7, the word line potential is set to a value higher than the threshold values Vth0 and Vth1 of “0” and “1” data. Alternatively, the word line potential may be set between the threshold values Vth0 and Vth1 of “0” and “1” data, as in the first reading method. Then, current is supplied to the bit line at time t2. Thereby, in the case of “1” data, the memory cell is turned on deeply and the potential rise of the bit line BL is small (FIG. 12). The bit line potential rises rapidly. Thereby, “1” and “0” data are discriminated.

そして、時刻ｔ３で、読み出しデータが“１”の場合には、ビット線ＢＬに正の電位を与え（図１２）、読み出しデータが“０”の場合はビット線ＢＬに負の電位を与える（図１３）。これにより、選択メモリセルが“１”データの場合、ドレイン電流が流れてインパクトイオン化が起こり、ボディに過剰ホールが注入保持されて再度“１”データが書き込まれる。“０”データの場合には、ドレイン接合が順方向バイアスになり、ボディに過剰ホールのない“０”データが再度書き込まれる。時刻ｔ４でワード線ＷＬを負方向にバイアスして、リード／リフレッシュ動作を終了する。 At time t3, when the read data is “1”, a positive potential is applied to the bit line BL (FIG. 12), and when the read data is “0”, a negative potential is applied to the bit line BL (FIG. 12). FIG. 13). As a result, when the selected memory cell has “1” data, drain current flows, impact ionization occurs, excess holes are injected and held in the body, and “1” data is written again. In the case of “0” data, the drain junction becomes a forward bias, and “0” data without excessive holes in the body is written again. At time t4, the word line WL is biased in the negative direction, and the read / refresh operation is terminated.

図１４及び図１５は、同じ読み出し方式によるそれぞれ“１”データ及び“０”データのリード／ライト動作である。図１４及び図１５での時刻ｔ１及びｔ２での読み出し動作はそれぞれ、図１２及び図１３と同様である。読み出し後、同じ選択セルに“０”データを書き込む場合には、ビット線ＢＬに負電位を与え（図１４）、“１”データを書き込む場合にはビット線ＢＬに正電位を与える（図１５）。これにより、“０”データが与えられたセルでは、ドレイン接合が順方向バイアスになり、ボディの過剰ホールが放出される。“１”データが与えられたセルでは、大きなドレイン電流が流れてドレイン近傍でインパクトイオン化が起こり、ボディに過剰ホールが注入保持される。 14 and 15 show read / write operations of “1” data and “0” data, respectively, by the same read method. Read operations at times t1 and t2 in FIGS. 14 and 15 are the same as those in FIGS. 12 and 13, respectively. After reading, when writing “0” data to the same selected cell, a negative potential is applied to the bit line BL (FIG. 14), and when writing “1” data, a positive potential is applied to the bit line BL (FIG. 15). ). As a result, in the cell to which “0” data is given, the drain junction becomes a forward bias, and excessive holes in the body are discharged. In a cell to which “1” data is given, a large drain current flows, impact ionization occurs near the drain, and excess holes are injected and held in the body.

以上のようにこの発明によるＤＲＡＭセルは、他から電気的に分離されたフローティングのチャネルボディを持つ単純なＭＯＳトランジスタにより構成され、４Ｆ^２のセルサイズが実現可能である。また、フローティングのボディの電位制御は、ゲート電極からの容量結合を利用しており、ソースも固定電位である。即ち、読み出し／書き込みの制御は、ワード線ＷＬとビット線ＢＬで行われ、簡単である。更にメモリセルは基本的に非破壊読み出しであるので、センスアンプをビット線毎に設ける必要がなく、センスアンプのレイアウトは容易になる。更に電流読み出し方式であるので、ノイズにも強く、例えばオープンビット線方式でも読み出しが可能である。また、メモリセルの製造プロセスも簡単である。 As described above, the DRAM cell according to the present invention is constituted by a simple MOS transistor having a floating channel body electrically isolated from others, and a cell size of 4F ² can be realized. In addition, the potential control of the floating body utilizes capacitive coupling from the gate electrode, and the source is also at a fixed potential. That is, the read / write control is performed by the word line WL and the bit line BL and is simple. Further, since the memory cell is basically non-destructive reading, it is not necessary to provide a sense amplifier for each bit line, and the layout of the sense amplifier becomes easy. Furthermore, since it is a current reading method, it is resistant to noise, and for example, reading is possible even with an open bit line method. Also, the manufacturing process of the memory cell is simple.

また、ＳＯＩ構造は、今後のロジックＬＳＩの性能向上を考えたときに重要な技術となる。この発明によるＤＲＡＭは、この様なＳＯＩ構造のロジックＬＳＩとの混載を行う場合にも非常に有望である。キャパシタを用いる従来のＤＲＡＭと異なり、ロジックＬＳＩのプロセスと異なるプロセスを必要とせず、製造工程が簡単になるからである。 The SOI structure is an important technology when considering future performance improvement of logic LSIs. The DRAM according to the present invention is very promising when it is mixed with a logic LSI having such an SOI structure. This is because, unlike a conventional DRAM using a capacitor, a process different from that of a logic LSI is not required, and the manufacturing process is simplified.

更に、この発明によるＳＯＩ構造のＤＲＡＭは、従来の１トランジスタ／１キャパシタ型のＤＲＡＭをＳＯＩ構造とした場合に比べて、優れた記憶保持特性が得られるという利点がある。即ち従来の１トランジスタ／１キャパシタ型のＤＲＡＭをＳＯＩ構造とすると、フローティングのボディにホールが蓄積されてトランジスタのしきい値が下がり、トランジスタのサブスレッショルド電流が増加する。これは記憶保持特性を劣化させる。これに対してこの発明による１トランジスタのみのメモリセルでは、記憶電荷を減少させるトランジスタパスは存在せず、データ保持特性は純粋にｐｎ接合のリークのみで決まり、サブスレッショルドリークという問題がなくなる。 Furthermore, the SOI structure DRAM according to the present invention has an advantage that superior memory retention characteristics can be obtained as compared with a conventional one-transistor / one-capacitor DRAM having an SOI structure. That is, when the conventional one-transistor / one-capacitor DRAM has an SOI structure, holes are accumulated in the floating body, the threshold value of the transistor is lowered, and the subthreshold current of the transistor is increased. This degrades the memory retention characteristics. On the other hand, in the memory cell having only one transistor according to the present invention, there is no transistor path for reducing the stored charge, the data retention characteristic is determined solely by the leakage of the pn junction, and the problem of subthreshold leakage is eliminated.

ここまでに説明した基本的なＤＲＡＭセルにおいて、チャネルボディの電位の差として記憶されるデータ“０”，“１”のしきい値電圧差をどれだけ大きくとれるかがメモリ特性にとって重要になる。この点に関してシミュレーションを行った結果によると、ゲートからの容量結合によるチャネルボディの電位制御を伴うデータ書き込みに際して、書き込み直後の“０”，“１”データのボディ電位差に比べて、その後のデータ保持状態での“０”，“１”データのボディ電位差が小さくなることが明らかになった。そのシミュレーション結果を次に説明する。 In the basic DRAM cell described so far, how large the threshold voltage difference between data “0” and “1” stored as the channel body potential difference is important for the memory characteristics. According to the result of simulation regarding this point, when data is written with potential control of the channel body by capacitive coupling from the gate, the subsequent data retention is compared with the body potential difference between “0” and “1” data immediately after the writing. It became clear that the body potential difference between “0” and “1” data in the state becomes small. The simulation result will be described next.

デバイス条件は、ゲート長Ｌｇ＝０．３５μｍ、ｐ型シリコン層１２は厚さがｔＳｉ＝１００ｎｍ、アクセプタ濃度がＮＡ＝５×１０¹⁷／ｃｍ^３であり、ソース１４及びドレイン１５のドナー濃度がＮＤ＝５×１０²⁰／ｃｍ^３、ゲート酸化膜厚がｔｏｘ＝１０ｎｍである。 The device condition is that the gate length Lg = 0.35 μm, the p-type silicon layer 12 has a thickness tSi = 100 nm, the acceptor concentration NA = 5 × 10 ¹⁷ / cm ³ , and the source concentration of the source 14 and the drain 15 is ND = 5 × 10 ²⁰ / cm ³ and the gate oxide film thickness is tox = 10 nm.

図１６は、“０”データ書き込みと、その後のデータ保持及びデータ読み出し（それぞれ瞬時で示している）におけるゲート電位Ｖｇ、ドレイン電位Ｖｄ、及びチャネルボディの電位ＶＢを示している。図１７は同じく、“１”データ書き込みと、その後のデータ保持及びデータ読み出し（それぞれ瞬時で示している）におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｄ、及びチャネルボディ電圧ＶＢを示している。また、時刻ｔ６−ｔ７のデータ読み出し動作における“０”データのしきい値電圧Ｖｔｈ０と“１”データのしきい値電圧Ｖｔｈ１を見るために、その時間のドレイン電流Ｉｄｓとゲート・ソース間電圧Ｖｇｓを描くと、図１８のようになる。但し、チャネル幅Ｗとチャネル長ＬをＷ／Ｌ＝０．１７５μｍ／０．３５μｍとし、ドレイン・ソース間電圧をＶｄｓ＝０．２Ｖとしている。 FIG. 16 shows the gate potential Vg, the drain potential Vd, and the channel body potential VB in the “0” data write and the subsequent data retention and data read (respectively shown instantaneously). FIG. 17 similarly shows the gate voltage Vg, the drain voltage Vd, and the channel body voltage VB in “1” data writing, and subsequent data holding and data reading (respectively shown instantaneously). Further, in order to see the threshold voltage Vth0 of the “0” data and the threshold voltage Vth1 of the “1” data in the data read operation at the time t6-t7, the drain current Ids and the gate-source voltage Vgs at that time. Is drawn as shown in FIG. However, the channel width W and the channel length L are W / L = 0.175 μm / 0.35 μm, and the drain-source voltage is Vds = 0.2V.

図１８から、“０”書き込みセルのしきい値電圧Ｖｔｈ０と“１”書き込みセルのしきい値電圧Ｖｔｈ１の差ΔＶｔｈは、ΔＶｔｈ＝０．３２Ｖとなっている。以上の解析結果から、問題になるのは、図１６及び図１７において、“０”書き込み直後（時刻ｔ３）のボディ電位がＶＢ＝−０．７７Ｖ、“１”書き込み直後のボディ電位がＶＢ＝０．８５Ｖであり、その差が１．６２Ｖであるのに対し、データ保持状態（時刻ｔ６）では、“０”書き込みセルのボディ電位がＶＢ＝−２．０４Ｖ、“１”書き込みセルのボディ電位がＶＢ＝−１．６Ｖであり、その差が０．４４Ｖと書き込み直後より小さくなっていることである。 From FIG. 18, the difference ΔVth between the threshold voltage Vth0 of the “0” write cell and the threshold voltage Vth1 of the “1” write cell is ΔVth = 0.32V. From the above analysis results, the problem is that in FIGS. 16 and 17, the body potential immediately after writing “0” (time t3) is VB = −0.77 V, and the body potential immediately after writing “1” is VB = While the difference is 0.85 V and the difference is 1.62 V, the body potential of the “0” write cell is VB = −2.04 V and the body of the “1” write cell in the data holding state (time t6). The potential is VB = −1.6 V, and the difference is 0.44 V, which is smaller than that immediately after writing.

このように書き込み直後に比べて、その後のデータ保持状態でのボディ電位のデータによる差が小さくなる要因は、二つ考えられる。その一つは、ゲートからボディへの容量カップリングがデータにより異なることである。“０”書き込み直後（ｔ３−ｔ４）では、ドレインは−１．５Ｖであるが、“１”書き込み直後ではドレインが２Ｖである。従って、その後ゲート電位Ｖｇを下げたとき、“１”書き込みセルではチャネルが容易に消失し、ゲート・ボディ間の容量が顕在化して、次第にボディにホールが蓄積されて容量が大きくなる。一方、“０”書き込みセルではチャネルが容易には消失せず、ゲート・ボディ間容量が顕在化しない。 There are two possible causes for the difference in the body potential data in the subsequent data holding state as compared to immediately after writing. One is that the capacitive coupling from the gate to the body depends on the data. Immediately after writing "0" (t3-t4), the drain is -1.5V, but immediately after writing "1", the drain is 2V. Therefore, when the gate potential Vg is subsequently lowered, the channel is easily lost in the “1” write cell, the capacitance between the gate and the body becomes obvious, and holes are gradually accumulated in the body, increasing the capacitance. On the other hand, in the “0” write cell, the channel does not disappear easily, and the gate-body capacitance does not become apparent.

ゲート電位を下げ始めるより先にドレイン電位を２００ｍＶにリセットすれば、上述したアンバランスは解消されるかに思われる。しかしこの場合には、“０”書き込みを行ったセルでは、チャネルが形成された状態でドレイン電位が上昇して３極管動作による電流が流れる。そして、“０”書き込みにより折角下げたボディ電位が、ｎ型のドレイン及びチャネル反転層とｐ型のボディとの間の容量結合により上昇してしまい、好ましくない。 If the drain potential is reset to 200 mV before starting to lower the gate potential, it seems that the above-mentioned imbalance is eliminated. However, in this case, in the cell in which “0” is written, the drain potential rises in a state where the channel is formed, and a current due to the triode operation flows. Further, the body potential lowered by writing “0” is undesirably increased due to capacitive coupling between the n-type drain and channel inversion layer and the p-type body.

もう一つは、書き込み後の時刻ｔ４−ｔ５の間で、ソース或いはドレインとボディとの間のｐｎ接合の容量でボディ電位が影響され、これが“０”，“１”データの信号量を減らす方向に作用することである。 The other is that the body potential is affected by the capacitance of the pn junction between the source or drain and the body between times t4 and t5 after writing, which reduces the signal amount of “0” and “1” data. It acts on the direction.

そこでこの発明においては、上記基本ＤＲＡＭセルに対して、チャネル形成の制御を行うためのゲート（第１のゲート）とは別に、チャネルボディを容量結合により電位制御するためのゲート（第２のゲート）を付加する。第２のゲートは、チャネルボディとの間の容量を確保するためには、第２のゲート側の表面が蓄積状態（フラットバンド状態を含む）になるように、例えばソースに与えられる基準電位より低い電位（ｎチャネルの場合であれば、負電位）に固定すればよい。或いは、第２のゲートに、第２のゲート側の表面が反転層が形成されない範囲で空乏状態になるような固定電位を与えることもできる。これにより、実質的に第２のゲート側のゲート絶縁膜厚を大きくしたと等価になる。以下に具体的な実施の形態を説明する。 Therefore, in the present invention, a gate (second gate) for controlling the potential of the channel body by capacitive coupling, separately from the gate (first gate) for controlling the channel formation for the basic DRAM cell. ) Is added. In order to secure the capacitance between the second gate and the channel body, for example, a reference potential applied to the source is set so that the surface on the second gate side is in an accumulation state (including a flat band state). What is necessary is just to fix to a low electric potential (in the case of n channel, it is a negative electric potential). Alternatively, a fixed potential can be applied to the second gate so that the surface on the second gate side is depleted in a range where the inversion layer is not formed. This is substantially equivalent to increasing the gate insulating film thickness on the second gate side. Specific embodiments will be described below.

［実施の形態１］図１９は、この発明の実施の形態によるＤＲＡＭセル構造を、図１に対応させて示している。基本構造は、図１と同様であり、図１と異なる点は、チャネル制御を行う第１のゲート１３とは別に、シリコン層１２にゲート絶縁膜１９を介して対向して容量結合する第２のゲート２０が酸化膜１１に埋め込まれている点である。具体的にゲート絶縁膜１９は、第１のゲート１３側のゲート絶縁膜１６と同じ膜厚とする。 [Embodiment 1] FIG. 19 shows a DRAM cell structure according to an embodiment of the present invention corresponding to FIG. The basic structure is the same as that of FIG. 1. The difference from FIG. 1 is that, apart from the first gate 13 that performs channel control, a second layer that is capacitively coupled to the silicon layer 12 via the gate insulating film 19. The gate 20 is embedded in the oxide film 11. Specifically, the gate insulating film 19 has the same thickness as the gate insulating film 16 on the first gate 13 side.

実際のセルアレイ構成では、後に説明するように、第１のゲート１３はワード線として連続的に形成され、第２のゲート２０はこれと並行する配線として配設される。第２のゲート２０には、例えば負の固定電位が与えられる。 In an actual cell array configuration, as will be described later, the first gate 13 is continuously formed as a word line, and the second gate 20 is disposed as a wiring parallel to the first gate 13. For example, a negative fixed potential is applied to the second gate 20.

［実施の形態２］図２０は、別の実施の形態によるＤＲＡＭセルの構造である。図１９の実施の形態と異なりこの実施の形態では、第２のゲート２０は、配線としてパターニングされず、セルアレイ領域全体をカバーするように共通のゲート（バックプレート）として配設される。この様な構造とすれば、第２のゲート２０と第１のゲート１３の位置合わせが不要であり、製造プロセスが簡単になる。 [Embodiment 2] FIG. 20 shows a structure of a DRAM cell according to another embodiment. Unlike the embodiment of FIG. 19, in this embodiment, the second gate 20 is not patterned as a wiring, but is arranged as a common gate (back plate) so as to cover the entire cell array region. With such a structure, it is not necessary to align the second gate 20 and the first gate 13, and the manufacturing process is simplified.

次に、上記した実施の形態１，２のＤＲＡＭセルについて、先に基本ＤＲＡＭセルについて行ったと同様のシミュレーションを行った結果を説明する。デバイス条件は、第２のゲート２０がｐ⁺型多結晶シリコンであり、−２Ｖに電位固定する。ゲート絶縁膜１９は第１のゲート１３側のゲート絶縁膜１６と同じ１０ｎｍ厚、その他の条件も先の基本ＤＲＡＭセルの場合と同じである。 Next, for the DRAM cells of the first and second embodiments described above, the results of a simulation similar to that performed for the basic DRAM cell will be described. The device condition is that the second gate 20 is p ⁺ type polycrystalline silicon and the potential is fixed at −2V. The gate insulating film 19 has the same thickness of 10 nm as the gate insulating film 16 on the first gate 13 side, and other conditions are the same as in the case of the basic DRAM cell.

図２１は、“０”データ書き込みと、その後のデータ保持及びデータ読み出し（それぞれ瞬時で示している）におけるゲート電位Ｖｇ、ドレイン電位Ｖｄ、及びチャネルボディの電位ＶＢを示している。図２２は同じく、“１”データ書き込みと、その後のデータ保持及びデータ読み出し（それぞれ瞬時で示している）におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｄ、及びチャネルボディ電圧ＶＢを示している。 FIG. 21 shows a gate potential Vg, a drain potential Vd, and a channel body potential VB in “0” data writing, and subsequent data holding and data reading (represented instantaneously). Similarly, FIG. 22 shows the gate voltage Vg, the drain voltage Vd, and the channel body voltage VB in the “1” data write and the subsequent data retention and data read (respectively shown instantaneously).

図２１及び図２２において、“０”書き込み直後（時刻ｔ３）のボディ電位がＶＢ＝−０．８２Ｖ、“１”書き込み直後のボディ電位がＶＢ＝０．８４Ｖであり、その差が１．６６Ｖである。これに対し、データ保持状態（時刻ｔ６）では、“０”書き込みセルのボディ電位がＶＢ＝−１．９８Ｖ、“１”書き込みセルのボディ電位がＶＢ＝−０．８６Ｖであり、その差は１．１２Ｖとなっている。これは、先の基本ＤＲＡＭセル構造の場合と比較して、書き込み直後とその後のデータ保持時の間で、ボディ電位の差の変化が小さくなっている。 21 and 22, the body potential immediately after writing “0” (time t3) is VB = −0.82V, the body potential immediately after writing “1” is VB = 0.84V, and the difference is 1.66V. It is. On the other hand, in the data holding state (time t6), the body potential of the “0” write cell is VB = −1.98 V, and the body potential of the “1” write cell is VB = −0.86 V, and the difference is 1.12V. In comparison with the case of the above basic DRAM cell structure, the change in the difference in body potential is small between immediately after writing and when data is held thereafter.

図２３は、図１８に対応させて、時刻ｔ６−ｔ７のデータ読み出し動作における“０”データのしきい値電圧Ｖｔｈ０と“１”データのしきい値電圧Ｖｔｈ１を見るために、その時間のドレイン電流Ｉｄｓとゲート・ソース間電圧Ｖｇｓを示している。これから、“０”データのしきい値電圧Ｖｔｈ０と“１”データのしきい値電圧Ｖｔｈ１の差ΔＶｔｈは、ΔＶｔｈ＝０．８８Ｖである。従って、先の基本セル構造の場合に比べて、“０”，“１”データの間で大きな信号差が得られている。 FIG. 23 corresponds to FIG. 18 in order to see the threshold voltage Vth0 of “0” data and the threshold voltage Vth1 of “1” data in the data read operation at time t6-t7. The current Ids and the gate-source voltage Vgs are shown. Thus, the difference ΔVth between the threshold voltage Vth0 of “0” data and the threshold voltage Vth1 of “1” data is ΔVth = 0.88V. Therefore, a larger signal difference is obtained between “0” and “1” data than in the case of the basic cell structure.

図２４は、図１９のＤＲＡＭセル構造を用いた場合のメモリセルアレイのレイアウトを示している。図２５は図２４のＡ−Ａ’及びＢ−Ｂ’断面である。第１のゲート１３がワード線ＷＬ１として一方向に連続的に形成され、これに対応して、第２のゲート２０もワード線ＷＬ１と並行するワード線ＷＬ２として配設される。但し、ワード線ＷＬ２は前述のように電位固定される。その他の構成は、図３及び図４に示した基本ＤＲＡＭセルの場合と同様であり、４Ｆ^２のセル面積を実現することができる。 FIG. 24 shows a layout of the memory cell array when the DRAM cell structure of FIG. 19 is used. FIG. 25 is a cross section taken along the lines AA ′ and BB ′ of FIG. The first gate 13 is continuously formed in one direction as the word line WL1, and correspondingly, the second gate 20 is also arranged as the word line WL2 parallel to the word line WL1. However, the potential of the word line WL2 is fixed as described above. Other configurations are the same as those of the basic DRAM cell shown in FIGS. 3 and 4, and a cell area of 4F ² can be realized.

上述のように、ＤＲＡＭセルのボディに対してバックゲート或いはバックプレートを設けてその電位を固定することにより、“０”，“１”データの間で大きなしきい値電圧差が得られることが明らかになった。しかしこの場合、ワード線の振幅が大きくなるおそれがある。これは、セルアレイの中で選択的な“０”データ書き込みを実現するためには、“１”データ書き込みセルのデータ保持状態でのボディ電位を、“０”データ書き込み直後のボディ電位レベル以下にしなければならないからである。 As described above, by providing a back gate or back plate to the body of the DRAM cell and fixing the potential, a large threshold voltage difference can be obtained between “0” and “1” data. It was revealed. In this case, however, the amplitude of the word line may increase. In order to realize selective “0” data write in the cell array, the body potential in the data holding state of the “1” data write cell is made lower than the body potential level immediately after the “0” data write. Because it must be.

即ち、ビット線に共通接続されているＤＲＡＭセルのうち、選択ワード線を上げてこれにより選択されたセルで“０”データを書く場合、“１”データが書かれている非選択セルでデータを保持するためには、非選択ワード線の電位を十分に下げることが必要になる。また、バックゲート或いはバックプレートでボディに容量結合させていることは、相対的にフロントゲート（第１のゲート）からボディに対する容量結合を小さくすることになるから、その分ワード線振幅を大きくすることが必要になる。 That is, among the DRAM cells commonly connected to the bit line, when the selected word line is raised and “0” data is written in the selected cell, data is written in the unselected cell in which “1” data is written. In order to hold the voltage, it is necessary to sufficiently lower the potential of the unselected word line. Further, the capacitive coupling to the body by the back gate or the back plate relatively reduces the capacitive coupling from the front gate (first gate) to the body, so that the word line amplitude is increased accordingly. It will be necessary.

以上のことから、第１のゲートと第２のゲートのチャネルボディに対する容量結合の大きさを最適状態に設定することが必要になる。そのためには、第２のゲート２０とシリコン層１２の間の第２のゲート絶縁膜１９の膜厚を、第１のゲート１３とシリコン層１２の間の第１のゲート絶縁膜１６の膜厚との関係で最適化すればよい。この点を考慮をした実施の形態を以下に説明する。 From the above, it is necessary to set the magnitude of capacitive coupling of the first gate and the second gate to the channel body in an optimum state. For this purpose, the film thickness of the second gate insulating film 19 between the second gate 20 and the silicon layer 12 is set to the film thickness of the first gate insulating film 16 between the first gate 13 and the silicon layer 12. It may be optimized in relation to An embodiment considering this point will be described below.

［実施の形態３］図２６は、その様な実施の形態のＤＲＡＭセル構造を、図１９に対応させて示している。上記実施の形態１，２では、第１のゲート１３側のゲート絶縁膜１６と第２のゲート２０側のゲート絶縁膜１９を同じ膜厚としたのに対してこの実施の形態では、第１のゲート１３側のゲート絶縁膜１６の膜厚１２．５ｎｍに対して、第２のゲート２０側のゲート絶縁膜１９を３７．５ｎｍと厚くしている。 [Third Embodiment] FIG. 26 shows a DRAM cell structure of such an embodiment corresponding to FIG. In the first and second embodiments, the gate insulating film 16 on the first gate 13 side and the gate insulating film 19 on the second gate 20 side have the same film thickness. The gate insulating film 19 on the second gate 20 side is 37.5 nm thicker than the gate insulating film 16 on the gate 13 side of 12.5 nm.

その他のデバイス条件を先の実施の形態の場合と同じとして、そのミュレーション結果を図２７及び図２８に示す。但し、ワード線振幅（Ｖｇ）は先の実施の形態の場合と異なり、書き込み時のＨレベルを３Ｖ、データ保持時のＬレベルを−０．５Ｖとしている。図２７では、書き込み直後からの電位変化のみ示している。また図２９は、データ保持状態からデータ読み出しの間のセルのドレイン電流Ｉｄｓとゲート電圧Ｖｇｓの関係を示している。 The other device conditions are the same as in the previous embodiment, and the simulation results are shown in FIGS. However, unlike the previous embodiment, the word line amplitude (Vg) is 3V for writing and 3% for holding data and -0.5V for holding data. In FIG. 27, only the potential change immediately after writing is shown. FIG. 29 shows the relationship between the cell drain current Ids and the gate voltage Vgs between the data holding state and the data reading.

図２９の結果から、“０”データと“１”データのしきい値電圧の差は、ΔＶｔｈ＝０．６２Ｖである。先の実施の形態の場合に比べて、しきい値電圧差は小さくなるが、第１のゲート側の容量が相対的に第２のゲート側の容量より大きくなるため、ワード線振幅を小さして、同様の動作が可能になる。また、ワード線振幅を小さくすることにより、トランジスタの耐圧による制限内での動作が容易になる。 From the result of FIG. 29, the difference between the threshold voltages of “0” data and “1” data is ΔVth = 0.62V. Although the threshold voltage difference is smaller than in the previous embodiment, the first gate side capacitance is relatively larger than the second gate side capacitance, so the word line amplitude is reduced. The same operation is possible. Further, by reducing the word line amplitude, the operation within the limit due to the breakdown voltage of the transistor is facilitated.

［実施の形態４］図３０は、別の実施の形態によるＤＲＡＭセルアレイのレイアウトを示し、図３１はそのＡ−Ａ’断面を示している。ここまでの実施の形態では、フローティングのチャネルボディを持つトランジスタを作るためにＳＯＩ基板を用いたのに対し、この実施の形態では、いわゆるＳＧＴ（ＳｕｒｒｏｕｎｄｉｎｇＧａｔｅＴｒａｎｓｉｓｔｏｒ）構造を利用して、フローティングのチャネルボディを持つ縦型ＭＩＳトランジスタによりＤＲＡＭセルを構成する。 [Fourth Embodiment] FIG. 30 shows a layout of a DRAM cell array according to another embodiment, and FIG. 31 shows a cross section taken along line A-A '. In the embodiments described so far, an SOI substrate is used to manufacture a transistor having a floating channel body. In this embodiment, a floating channel body is used by utilizing a so-called SGT (Surrounding Gate Transistor) structure. A DRAM cell is formed by a vertical MIS transistor having

シリコン基板１０には、ＲＩＥにより、縦横に走る溝を加工して、ｐ型柱状シリコン３０が配列形成される。これらの各柱状シリコン３０の両側面に対向するように、第１のゲート１３と第２のゲート２０が形成される。第１のゲート１３と第２のゲート２０は、図３１の断面において、柱状シリコン３０の間に交互に埋め込まれる。第１のゲート１３は、側壁残しの技術により、隣接する柱状シリコン３０の間で隣接する柱状シリコン３０に対して独立したゲート電極として分離形成される。一方第２のゲート２０は、隣接する柱状シリコン３０の間にこれらが共有するように埋め込まれる。第１，第２のゲート１３，２０はそれぞれ、第１，第２のワード線ＷＬ１，ＷＬ２として連続的にパターン形成される。 In the silicon substrate 10, the p-type columnar silicon 30 is arranged and formed by processing grooves running vertically and horizontally by RIE. The first gate 13 and the second gate 20 are formed so as to face both side surfaces of each columnar silicon 30. The first gate 13 and the second gate 20 are alternately embedded between the columnar silicons 30 in the cross section of FIG. The first gate 13 is separated and formed as an independent gate electrode with respect to the adjacent columnar silicon 30 between the adjacent columnar silicons 30 by the technique of leaving the side wall. On the other hand, the second gate 20 is buried between the adjacent columnar silicons 30 so as to be shared. The first and second gates 13 and 20 are successively patterned as first and second word lines WL1 and WL2, respectively.

柱状シリコン３０の上面にｎ型ドレイン拡散層１４が形成され、下部には全セルで共有されるｎ型ソース拡散層１５が形成される。これにより、各チャネルボディがフローティングである縦型トランジスタからなるメモリセルＭＣが構成される。ゲート１３，２０が埋め込まれた基板には層間絶縁膜１７が形成され、この上にビット線１８が配設される。この実施の形態の場合も、第２のゲート２０に固定電位を与えて、先の各実施の形態と同様の動作ができる。 An n-type drain diffusion layer 14 is formed on the upper surface of the columnar silicon 30, and an n-type source diffusion layer 15 shared by all the cells is formed below. Thereby, a memory cell MC composed of a vertical transistor in which each channel body is floating is formed. An interlayer insulating film 17 is formed on the substrate in which the gates 13 and 20 are embedded, and a bit line 18 is disposed thereon. Also in this embodiment, the same operation as in the previous embodiments can be performed by applying a fixed potential to the second gate 20.

［実施の形態５］図３２は、更に別の実施の形態によるＤＲＡＭセル構造を、図１９或いは図２０に対応させて示している。この実施の形態の場合、分離用のシリコン酸化膜１１を薄くして、これをそのままゲート絶縁膜として用いている。そして、シリコン基板１０の酸化膜１１側の表面部に高濃度のｐ⁺型拡散層を形成してこれを第２のゲート２０としている。この実施の形態によっても先の各実施の形態と同様の動作ができる。 [Fifth Embodiment] FIG. 32 shows a DRAM cell structure according to still another embodiment corresponding to FIG. 19 or FIG. In this embodiment, the isolation silicon oxide film 11 is thinned and used as it is as a gate insulating film. A high-concentration p ⁺ -type diffusion layer is formed on the surface portion of the silicon substrate 10 on the oxide film 11 side, and this is used as the second gate 20. According to this embodiment, the same operation as in the previous embodiments can be performed.

ここまでの実施の形態では、第１のゲートと第２のゲートとは半導体層を挟んで対向するように配置している。即ち、図１９，図２０，図３２の実施の形態では、シリコン層１２の上下に第１及び第２のゲート１，２０を配置し、図３０，図３１の実施の形態では、柱状シリコンの３０の両側面に第１及び第２のゲート１３，２０を配置している。しかし第１，第２のゲートの配置はこれらの実施の形態に限られない。例えば、図には示さないが、半導体層の第１のゲートが対向する面と直交する面に第２のゲートを対向させるように、横方向にメモリセルを分離する素子分離領域に第２のゲートを配置することもできる。 In the embodiments so far, the first gate and the second gate are arranged to face each other with the semiconductor layer interposed therebetween. That is, in the embodiment of FIGS. 19, 20 and 32, the first and second gates 1 and 20 are arranged above and below the silicon layer 12, and in the embodiment of FIGS. The first and second gates 13 and 20 are arranged on both side surfaces of 30. However, the arrangement of the first and second gates is not limited to these embodiments. For example, although not shown in the drawing, the second isolation region is formed in the element isolation region for isolating the memory cells in the lateral direction so that the second gate faces the surface orthogonal to the surface facing the first gate of the semiconductor layer. A gate can also be arranged.

以上述べたようにこの発明によれば、一つのメモリセルは、フローティングの半導体層を持つ単純な一つのトランジスタにより形成され、セルサイズを４Ｆ^２と小さくすることができる。トランジスタのソースは固定電位に接続され、ドレインに接続されたビット線とゲートに接続されたワード線の制御のみによって、読み出し，書き換え及びリフレッシュの制御が行われる。トランジスタのボディに対向する第２のゲートには、ボディと容量結合させることによって、第１のゲートによるボディに対する容量結合比を最適化して、“０”，“１”データのしきい値電圧差を大きくすることができる。 As described above, according to the present invention, one memory cell is formed by a simple transistor having a floating semiconductor layer, and the cell size can be reduced to 4F ² . The source of the transistor is connected to a fixed potential, and read, rewrite, and refresh are controlled only by controlling the bit line connected to the drain and the word line connected to the gate. The second gate opposite to the body of the transistor is capacitively coupled with the body to optimize the capacitive coupling ratio of the first gate to the body, and the threshold voltage difference between “0” and “1” data. Can be increased.

この発明によるＤＲＡＭセルの基本構造を示す断面図である。1 is a cross-sectional view showing a basic structure of a DRAM cell according to the present invention. 同ＤＲＡＭセルの等価回路である。It is an equivalent circuit of the DRAM cell. 同ＤＲＡＭのメモリセルアレイのレイアウトである。This is a layout of a memory cell array of the DRAM. 図３のＡ−Ａ’及びＢ−Ｂ’断面図である。It is A-A 'and B-B' sectional drawing of FIG. 同ＤＲＡＭセルのワード線電位とバルク電位の関係を示す図である。It is a figure which shows the relationship between the word line potential and bulk potential of the DRAM cell. 同ＤＲＡＭセルの読み出し方式を説明するための図である。It is a figure for demonstrating the read-out system of the DRAM cell. 同ＤＲＡＭセルの他の読み出し方式を説明するための図である。It is a figure for demonstrating the other read-out system of the DRAM cell. 同ＤＲＡＭの“１”データ読み出し／リフレッシュの動作波形を示す図である。It is a figure which shows the operation | movement waveform of "1" data read / refresh of the DRAM. 同ＤＲＡＭの“０”データ読み出し／リフレッシュの動作波形を示す図である。It is a figure which shows the operation waveform of "0" data read / refresh of the DRAM. 同ＤＲＡＭの“１”データ読み出し／“０”データ書き込みの動作波形を示す図である。It is a figure which shows the operation | movement waveform of "1" data reading / "0" data writing of the DRAM. 同ＤＲＡＭの“０”データ読み出し／“１”データ書き込みの動作波形を示す図である。It is a figure which shows the operation | movement waveform of "0" data read / "1" data write of the DRAM. 同ＤＲＡＭの他の読み出し方式による“１”データ読み出し／リフレッシュの動作波形を示す図である。It is a figure which shows the operation | movement waveform of "1" data reading / refreshing by the other reading system of the DRAM. 同ＤＲＡＭの他の読み出し方式による“０”データ読み出し／リフレッシュの動作波形を示す図である。It is a figure which shows the operation | movement waveform of "0" data read / refresh by the other read system of the DRAM. 同ＤＲＡＭの他の読み出し方式による“１”データ読み出し／“０”データ書き込みの動作波形を示す図である。It is a figure which shows the operation | movement waveform of "1" data reading / "0" data writing by the other reading system of the DRAM. 同ＤＲＡＭの他の読み出し方式による“０”データ読み出し／“１”データ書き込みの動作波形を示す図である。It is a figure which shows the operation | movement waveform of "0" data reading / "1" data writing by the other reading system of the DRAM. 同ＤＲＡＭセルの“０”書き込み／読み出しのシミュレーションによるボディ電位変化を示す図である。It is a figure which shows the body potential change by simulation of "0" write / read of the DRAM cell. 同ＤＲＡＭセルの“１”書き込み／読み出しのシミュレーションによるボディ電位変化を示す図である。It is a figure which shows the body potential change by simulation of "1" write / read of the DRAM cell. 同シミュレーションによる“０”，“１”データの読み出し時のドレイン電流−ゲート電圧特性を示す図である。It is a figure which shows the drain current-gate voltage characteristic at the time of the reading of "0" and "1" data by the same simulation. この発明の実施の形態によるＤＲＡＭセルの構造を示す断面図である。1 is a cross-sectional view showing a structure of a DRAM cell according to an embodiment of the present invention. 他の実施の形態によるＤＲＡＭセルの構造を示す断面図である。It is sectional drawing which shows the structure of the DRAM cell by other embodiment. 同ＤＲＡＭセルの“０”書き込み／読み出しのシミュレーションによるボディ電位変化を示す図である。It is a figure which shows the body potential change by simulation of "0" write / read of the DRAM cell. 同ＤＲＡＭセルの“１”書き込み／読み出しのシミュレーションによるボディ電位変化を示す図である。It is a figure which shows the body potential change by simulation of "1" write / read of the DRAM cell. 同シミュレーションによる“０”，“１”データの読み出し時のドレイン電流−ゲート電圧特性を示す図である。It is a figure which shows the drain current-gate voltage characteristic at the time of the reading of "0" and "1" data by the same simulation. 図１９のＤＲＡＭセルを用いたセルアレイのレイアウトである。20 is a layout of a cell array using the DRAM cell of FIG. 図２４のＡ−Ａ’及びＢ−Ｂ’断面図である。It is A-A 'and B-B' sectional drawing of FIG. 他の実施の形態によるＤＲＡＭセルの構造を示す断面図である。It is sectional drawing which shows the structure of the DRAM cell by other embodiment. 同ＤＲＡＭセルの“０”書き込み／読み出しのシミュレーションによるボディ電位変化を示す図である。It is a figure which shows the body potential change by simulation of "0" write / read of the DRAM cell. 同ＤＲＡＭセルの“１”書き込み／読み出しのシミュレーションによるボディ電位変化を示す図である。It is a figure which shows the body potential change by simulation of "1" write / read of the DRAM cell. 同シミュレーションによる“０”，“１”データの読み出し時のドレイン電流−ゲート電圧特性を示す図である。It is a figure which shows the drain current-gate voltage characteristic at the time of the reading of "0" and "1" data by the same simulation. 他の実施の形態によるＤＲＡＭセルを用いたセルアレイのレイアウトである。It is a layout of the cell array using the DRAM cell by other embodiment. 図３０のＡ−Ａ’断面図である。It is A-A 'sectional drawing of FIG. 他の実施の形態によるＤＲＡＭセルの構造を示す断面図である。It is sectional drawing which shows the structure of the DRAM cell by other embodiment.

Explanation of symbols

１０…シリコン基板、１１…シリコン酸化膜、１２…ｐ型シリコン層、１３…第１のゲート、１４…ドレイン拡散層、１５…ソース拡散層、２０…第２のゲート。 DESCRIPTION OF SYMBOLS 10 ... Silicon substrate, 11 ... Silicon oxide film, 12 ... P-type silicon layer, 13 ... 1st gate, 14 ... Drain diffused layer, 15 ... Source diffused layer, 20 ... 2nd gate.

Claims

A 1-bit memory cell is composed of one MIS transistor formed in a floating semiconductor layer,
In addition to the first gate for channel formation disposed between the diffusion layers of the MIS transistor, a fixed potential is set so that the surface of the semiconductor layer is accumulated or depleted in order to control the potential of the semiconductor layer by capacitive coupling. A second gate is provided in which the fixed potential is maintained constant from start to finish in data writing to the memory cell, subsequent data holding and data reading,
The semiconductor memory device, wherein the MIS transistor stores a first data state in which the semiconductor layer is set to a first potential and a second data state in which the semiconductor layer is set to a second potential.

A plurality of the MIS transistors are arranged in a matrix, one of the diffusion layers of the MIS transistors arranged in the first direction is a bit line, the first gate of the MIS transistors arranged in the second direction is a word line, and the MIS transistor A memory cell array is formed by connecting the other of the diffusion layers to a first fixed potential and the second gate of the MIS transistor to a second fixed potential. When writing data, the first fixed potential is As a reference potential, a first control potential higher than the reference potential is applied to a selected word line, a second control potential lower than the reference potential is applied to an unselected word line, and first and second data states are applied to a bit line. And a fourth control potential lower than the reference potential is applied according to the reference potential. 1 semiconductor memory device according.

The semiconductor layer is formed on a semiconductor substrate by being separated by an insulating film, and the first gate is continuously disposed as a word line above the semiconductor layer, and the second gate The semiconductor memory device according to claim 1, wherein the semiconductor memory device is formed as a wiring parallel to the word line under the semiconductor layer.

The semiconductor layer is formed on a semiconductor substrate by being separated by an insulating film, and the first gate is continuously disposed as a word line above the semiconductor layer, and the second gate 3. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is formed under the semiconductor layer as a common gate that covers all memory cells.

5. The semiconductor memory device according to claim 3, wherein the second gate is a polycrystalline silicon film embedded in the insulating film and opposed to the semiconductor layer through the gate insulating film.

5. The high-concentration impurity diffusion layer formed on the surface portion of the semiconductor substrate so as to face the semiconductor layer with the insulating film interposed therebetween. 5. Semiconductor memory device.

The semiconductor layer is a columnar semiconductor formed on a semiconductor substrate, the first gate and the second gate are formed to face both side surfaces of the columnar semiconductor layer, and one of the diffusion layers is 3. The semiconductor memory device according to claim 1, wherein the other of the diffusion layers is formed on a lower surface of the columnar semiconductor on an upper surface of the columnar semiconductor.