JP2007199854A - Constant-current circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a constant-current circuit capable of outputting a stable constant current by equipping a compensation circuit for compensating the deviation of a reference current from an assumed value, due to manufacturing variations or fluctuation in the power supply voltages. <P>SOLUTION: The constant current circuit includes a current mirror circuit for supplying a mirror current that is proportional to the reference current; an operational amplifier for comparing the output potential of the current mirror circuit to reference potential; and a compensation circuit for canceling out the increase or decrease in the reference current depending on the result of comparison by the operational amplifier. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、定電流回路に関し、特に、基準電流がばらついた場合であっても、そのずれを補償する補償回路を備えて一定電流を出力する定電流回路に関する。   The present invention relates to a constant current circuit, and more particularly to a constant current circuit that includes a compensation circuit that compensates for a deviation even when a reference current varies, and outputs a constant current.

従来、例えば、アナログ回路等で必要とされる一定電流を供給する場合、カレントミラー回路が用いられる。   Conventionally, for example, when supplying a constant current required for an analog circuit or the like, a current mirror circuit is used.

図３は従来のカレントミラー回路の一例を示す概略図である。   FIG. 3 is a schematic diagram showing an example of a conventional current mirror circuit.

図３に示すように、カレントミラー回路１２は、ゲート端子とドレイン端子が接続されソース端子がグランドＧＮＤに接続されたＮＭＯＳトランジスタＭ１１と、ゲート端子がそのＮＭＯＳトランジスタＭ１１のゲート端子と共通に接続されソース端子がグランドＧＮＤに接続されたＮＭＯＳトランジスタＭ１２とで構成されている。また、ＮＭＯＳトランジスタＭ１１のドレイン端子は、基準電流生成回路１１により生成された基準電流Ｉ１１が入力されるカレントミラー回路１２の入力端子となっており、ＮＭＯＳトランジスタＭ１２のドレイン・ソース間には、基準電流Ｉ１１がミラーされた電流（以下、ミラー電流）Ｉ１２が流れる。   As shown in FIG. 3, the current mirror circuit 12 includes an NMOS transistor M11 having a gate terminal connected to a drain terminal and a source terminal connected to the ground GND, and a gate terminal commonly connected to the gate terminal of the NMOS transistor M11. An NMOS transistor M12 having a source terminal connected to the ground GND is formed. The drain terminal of the NMOS transistor M11 is an input terminal of the current mirror circuit 12 to which the reference current I11 generated by the reference current generation circuit 11 is input. Between the drain and source of the NMOS transistor M12, the reference terminal A current (hereinafter, mirror current) I12 obtained by mirroring the current I11 flows.

図４は図３に示す基準電流生成回路１１の一例を示す概略図である。   FIG. 4 is a schematic diagram showing an example of the reference current generating circuit 11 shown in FIG.

図４に示すように、基準電流生成回路１１は、例えば、抵抗Ｒと、演算増幅器２２と、ＮＭＯＳトランジスタＭ１５と、ＰＭＯＳトランジスタＭ１６、Ｍ１７とから構成さてれる。抵抗Ｒの一端は演算増幅器２２の−入力端子に接続され、他端はグランドＧＮＤに接続されている。演算増幅器２２の＋入力端子には、図示しないＢＧＲ（バンドギャップリファレンス）回路で生成された基準電圧Ｖｒｅｆが入力される。ＮＭＯＳトランジスタＭ１５のソース端子は抵抗Ｒの上記一端に、ゲート端子は上記演算増幅器２２の出力端子に接続され、そのドレイン端子はＰＭＯＳトランジスタＭ１６のドレイン端子に接続されている。ＰＭＯＳトランジスタＭ１６のゲート端子とドレイン端子は共通に接続され、ソース端子は電源電圧ＶＤＤに接続されている。ＰＭＯＳトランジスタＭ１７のソース端子は電源電圧ＶＤＤに接続され、ゲート端子はＰＭＯＳトランジスタＭ１６のゲート端子に接続されている。したがって、ＰＭＯＳトランジスタＭ１６、Ｍ１７とでカレントミラー回路が構成され、ＰＭＯＳトランジスタＭ１７のドレイン端子から基準電流Ｉｒｅｆが出力される。   As shown in FIG. 4, the reference current generation circuit 11 includes, for example, a resistor R, an operational amplifier 22, an NMOS transistor M15, and PMOS transistors M16 and M17. One end of the resistor R is connected to the negative input terminal of the operational amplifier 22, and the other end is connected to the ground GND. A reference voltage Vref generated by a BGR (band gap reference) circuit (not shown) is input to the + input terminal of the operational amplifier 22. The NMOS transistor M15 has a source terminal connected to the one end of the resistor R, a gate terminal connected to the output terminal of the operational amplifier 22, and a drain terminal connected to the drain terminal of the PMOS transistor M16. The gate terminal and drain terminal of the PMOS transistor M16 are connected in common, and the source terminal is connected to the power supply voltage VDD. The source terminal of the PMOS transistor M17 is connected to the power supply voltage VDD, and the gate terminal is connected to the gate terminal of the PMOS transistor M16. Therefore, the PMOS transistors M16 and M17 form a current mirror circuit, and the reference current Iref is output from the drain terminal of the PMOS transistor M17.

ここで、基準電圧ＶｒｅｆはＢＧＲ回路で生成されるため、温度、電源電圧、プロセス等に依存しにくい一定電圧である。図４に示す構成においては、演算増幅器２２のゲインが十分高ければ、Ｖｒｅｆ＝Ｖｘを保証することができ、基準電流ＩｒｅｆはＶｘ／Ｒ(一定)となる。   Here, since the reference voltage Vref is generated by the BGR circuit, it is a constant voltage that does not easily depend on temperature, power supply voltage, process, and the like. In the configuration shown in FIG. 4, if the gain of the operational amplifier 22 is sufficiently high, Vref = Vx can be guaranteed, and the reference current Iref is Vx / R (constant).

図３において、ＮＭＯＳトランジスタＭ１１およびＮＭＯＳトランジスタＭ１２は飽和領域で動作しており、各々のトランジスタのドレイン・ソース間を流れる基準電流Ｉ１１およびミラー電流Ｉ１２は以下の式（１）と式（２）で表される。   In FIG. 3, an NMOS transistor M11 and an NMOS transistor M12 operate in a saturation region, and a reference current I11 and a mirror current I12 flowing between the drain and source of each transistor are expressed by the following equations (1) and (2). expressed.

Figure 2007199854
Figure 2007199854

Figure 2007199854
Figure 2007199854

ここで、Ｗ１１とＬ１１はＮＭＯＳトランジスタＭ１１のチャネル幅とチャネル長であり、Ｗ１２とＬ１２はＮＭＯＳトランジスタＭ１２のチャネル幅とチャネル長である。また、μｎは移動度、Ｃｏｘは単位面積あたりのゲート容量、ＶｇｓとＶｔｈｎはＮＭＯＳトランジスタＭ１１、Ｍ１２のゲート・ソース間電圧と閾値である。式（１）および式（２）から、 Here, W11 and L11 are the channel width and channel length of the NMOS transistor M11, and W12 and L12 are the channel width and channel length of the NMOS transistor M12. Further, the mu n is the mobility, Cox the gate capacitance per unit area, Vgs and Vthn are NMOS transistors M11, the gate-source voltage of M12 and the threshold. From Equation (1) and Equation (2)

Figure 2007199854
Figure 2007199854

の関係が成り立つ。 The relationship holds.

即ち、ＮＭＯＳトランジスタＭ１２のミラー電流Ｉ１２はＮＭＯＳトランジスタ１１のサイズおよび基準電流Ｉ１１に比例した値となる。ここで、ＮＭＯＳトランジスタのサイズが同じであれば、ＮＭＯＳトランジスタＭ１２のミラー電流Ｉ１２は基準電流Ｉ１１となる。   That is, the mirror current I12 of the NMOS transistor M12 has a value proportional to the size of the NMOS transistor 11 and the reference current I11. Here, if the sizes of the NMOS transistors are the same, the mirror current I12 of the NMOS transistor M12 becomes the reference current I11.

しかし、一般的には製造プロセスのばらつきや電源電圧の変動によりミラーされる電流が想定した値からずれる場合がある。このような問題を解決する手段として、例えば、特許文献１には、製造プロセスのばらつきや電源電圧又は温度の変動があっても、入出力特性を一定にするカレントミラー回路が開示されている。また、特許文献２には、電源電圧や電気負荷の抵抗値が変動しても、その負荷に一定電流を流すカレントミラー回路が開示されている。
特開平１０−２２９３１０号公報 特開平９−３０７３６９号公報 However, in general, the mirrored current may deviate from the assumed value due to variations in the manufacturing process and fluctuations in the power supply voltage. As means for solving such a problem, for example, Patent Document 1 discloses a current mirror circuit that makes input / output characteristics constant even when there are variations in manufacturing processes and fluctuations in power supply voltage or temperature. Patent Document 2 discloses a current mirror circuit that allows a constant current to flow through a load even when the power supply voltage or the resistance value of the electric load fluctuates.
JP-A-10-229310 Japanese Patent Laid-Open No. 9-307369

特許文献１や特許文献２に開示されている技術によれば、カレントミラー回路の入力電流（基準電流）に対するミラー電流を一定に保つことはできるものの、基準電流のばらつきや変動により所望のミラー電流を得ることができない場合がある。   According to the techniques disclosed in Patent Document 1 and Patent Document 2, although the mirror current with respect to the input current (reference current) of the current mirror circuit can be kept constant, a desired mirror current can be obtained due to variations and fluctuations in the reference current. May not be able to get.

上述したように、基準電流は基準電流生成回路に用いる基準電圧Ｖｘ（＝Ｖｒｅｆ）および抵抗Ｒが一定であれば一定電流となるが、実際にはＰｏｌｙＳｉ等で生成した抵抗Ｒは２０％程度のプロセス起因のばらつきがあり、例え基準電圧Ｖｒｅｆを一定に保ったとしても抵抗値がばらつくと基準電流にもばらつきが生ずる。しかし、従来のカレントミラー回路ではこのような基準電流のばらつきや変動を吸収することができず、所望のミラー電流を得ることができない。   As described above, the reference current is a constant current if the reference voltage Vx (= Vref) used in the reference current generation circuit and the resistance R are constant, but in reality, the resistance R generated by PolySi or the like is about 20%. There is variation due to the process, and even if the reference voltage Vref is kept constant, if the resistance value varies, the reference current also varies. However, the conventional current mirror circuit cannot absorb such variations and fluctuations in the reference current and cannot obtain a desired mirror current.

本発明の目的は、前記従来技術に基づく問題点を解消し、基準電流が想定した値からずれた場合でもこのずれを補償する補償回路を備え、所望の一定電流を得ることのできる定電流回路を提供することにある。   An object of the present invention is to provide a constant current circuit capable of solving a problem based on the prior art and including a compensation circuit that compensates for the deviation even when the reference current is deviated from an assumed value, thereby obtaining a desired constant current. Is to provide.

上記目的を達成するために、本発明の定電流回路は、ゲート端子とドレイン端子が接続されそのドレイン端子に基準電流が入力される第１のＭＯＳトランジスタと、その第１のＭＯＳトランジスタと同一極性であってゲート端子が上記第１のＭＯＳトランジスタのゲート端子と接続され上記基準電流に比例するミラー電流を供給する第２のＭＯＳトランジスタを有するカレントミラー回路と、上記基準電流の増減に応じた前記ミラー電流の増減分を相殺する補償回路とを備えるものである。   In order to achieve the above object, the constant current circuit of the present invention includes a first MOS transistor having a gate terminal connected to a drain terminal and a reference current input to the drain terminal, and the same polarity as the first MOS transistor. A current mirror circuit having a second MOS transistor having a gate terminal connected to the gate terminal of the first MOS transistor and supplying a mirror current proportional to the reference current; And a compensation circuit that cancels the increase and decrease of the mirror current.

ここで、上記補償回路は、上記第１のＭＯＳトランジスタのゲート電圧と基準電位とを比較する演算増幅器と、該演算増幅器の比較結果により前記ミラー電流を一定に保持する電流経路とを備えることが好ましい。   Here, the compensation circuit includes an operational amplifier that compares the gate voltage of the first MOS transistor with a reference potential, and a current path that holds the mirror current constant according to a comparison result of the operational amplifier. preferable.

さらに、本発明の定電流回路は、ゲート端子とドレイン端子が上記第２のＭＯＳトランジスタのドレイン端子に共通に接続された第３のＭＯＳトランジスタと、その第３のＭＯＳトランジスタと同一極性であってゲート端子が上記第３のＭＯＳトランジスタのゲート端子と接続された第４のＭＯＳトランジスタを備え、その第４のＭＯＳトランジスタは上記第３のＭＯＳトランジスタを流れる上記ミラー電流をさらにミラーして出力することが好ましい。   Furthermore, the constant current circuit of the present invention includes a third MOS transistor having a gate terminal and a drain terminal connected in common to the drain terminal of the second MOS transistor, and the same polarity as the third MOS transistor. A fourth MOS transistor having a gate terminal connected to the gate terminal of the third MOS transistor, and the fourth MOS transistor further mirrors and outputs the mirror current flowing through the third MOS transistor; Is preferred.

また、上記電流経路は、ドレイン端子が前記第３のＭＯＳトランジスタのドレイン端子に接続され、ゲート端子が前記演算増幅器の出力が接続された第５のＭＯＳトランジスタを備えることが好ましい。   The current path preferably includes a fifth MOS transistor having a drain terminal connected to the drain terminal of the third MOS transistor and a gate terminal connected to the output of the operational amplifier.

本発明の定電流回路は、製造プロセス等の変動により基準電流が増加もしくは減少した場合、これを検出してその増減分の電流を生成する電流経路を備え、基準電流とこの電流経路を流れる電流を合算した電流をミラーするものである。本発明の定電流回路によれば、基準電流生成回路を構成する抵抗等のばらつきや電源電圧の変動等により基準電流が想定した値からずれた場合でも、一定の電流を出力することが可能になる。   The constant current circuit of the present invention includes a current path that detects when the reference current increases or decreases due to fluctuations in the manufacturing process or the like and generates a current corresponding to the increase or decrease, and the reference current and the current flowing through the current path Is used to mirror the current. According to the constant current circuit of the present invention, it is possible to output a constant current even when the reference current is deviated from an assumed value due to variations in resistance, etc. constituting the reference current generation circuit or fluctuations in the power supply voltage. Become.

以下に、添付の図面に示す好適実施形態に基づいて、本発明の定電流回路について詳細に説明する。   Hereinafter, a constant current circuit of the present invention will be described in detail based on preferred embodiments shown in the accompanying drawings.

図１は、本発明の定電流回路の内部構成を表す一実施形態の概略図である。   FIG. 1 is a schematic diagram illustrating an internal configuration of a constant current circuit of the present invention.

図１に示す定電流回路１０は、ゲート端子とドレイン端子が接続されソース端子がグランドＧＮＤに接続されたＮＭＯＳトランジスタＭ１と、ゲート端子がＮＭＯＳトランジスタＭ１のゲート端子に接続されソース端子がグランドＧＮＤに接続されたＮＭＯＳトランジスタＭ２とにより構成される従来と同様のカレントミラー回路２を備えている。さらに、本発明の定電流回路１０は、ドレイン端子とゲート端子が共通に接続されかつＮＭＯＳトランジスタＭ２のドレイン端子に接続され、ソース端子が電源電圧ＶＤＤに接続されたＰＭＯＳトランジスタＭ４と、ソース端子が電源電圧ＶＤＤに接続されゲート端子がＰＭＯＳトランジスタＭ４のゲート端子に接続されたＰＭＯＳトランジスタＭ５から成るカレントミラー回路５を備えている。さらに、本発明の定電流回路１０は、−入力端子にＮＭＯＳトランジスタＭ１のドレイン端子が接続され、＋入力端子に基準電圧Ｖｒｅｆが接続された演算増幅器３と、ドレイン端子がＰＭＯＳトランジスタＭ４のドレイン端子に接続され、ソース端子がグランドＧＮＤに接続され、ゲート端子が演算増幅器３の出力端子に接続されたＮＭＯＳトランジスタＭ３とから構成される補償回路４を備えている。ＮＭＯＳトランジスタＭ３は、本発明でいうところの電流経路にあたり、補償回路４はこの電流経路により基準電流のばらつきや変動を補償する。   The constant current circuit 10 shown in FIG. 1 includes an NMOS transistor M1 having a gate terminal connected to a drain terminal and a source terminal connected to the ground GND, a gate terminal connected to the gate terminal of the NMOS transistor M1, and a source terminal connected to the ground GND. A current mirror circuit 2 similar to the conventional one is provided that includes an NMOS transistor M2 connected thereto. Further, the constant current circuit 10 of the present invention includes a PMOS transistor M4 having a drain terminal and a gate terminal connected in common and connected to the drain terminal of the NMOS transistor M2, a source terminal connected to the power supply voltage VDD, and a source terminal connected to the power supply voltage VDD. A current mirror circuit 5 comprising a PMOS transistor M5 connected to the power supply voltage VDD and having a gate terminal connected to the gate terminal of the PMOS transistor M4 is provided. Furthermore, the constant current circuit 10 of the present invention includes an operational amplifier 3 having a negative input terminal connected to the drain terminal of the NMOS transistor M1 and a positive input terminal connected to the reference voltage Vref, and a drain terminal connected to the drain terminal of the PMOS transistor M4. , A compensation terminal 4 comprising an NMOS transistor M3 having a source terminal connected to the ground GND and a gate terminal connected to the output terminal of the operational amplifier 3. The NMOS transistor M3 corresponds to a current path in the present invention, and the compensation circuit 4 compensates for variations and fluctuations in the reference current by this current path.

ここで、演算増幅器３の一方の入力となる基準電圧Ｖｒｅｆは固定電位であって、電源電圧の影響を受けにくいものであることが好ましく、例えば、バンドギャップリファレンス（ＢＧＲ）回路で生成される基準電位を用いる。   Here, it is preferable that the reference voltage Vref as one input of the operational amplifier 3 is a fixed potential and is not easily influenced by the power supply voltage. For example, a reference generated by a bandgap reference (BGR) circuit is used. Electric potential is used.

ここで、ＮＭＯＳトランジスタＭ１のドレイン端子は基準電流Ｉ１が入力される本発明の定電流回路１０の入力端子であり、ＰＭＯＳトランジスタＭ５のドレイン端子は本発明の定電流回路１０が定電流を出力する出力端子となっている。   Here, the drain terminal of the NMOS transistor M1 is an input terminal of the constant current circuit 10 of the present invention to which the reference current I1 is input, and the constant current circuit 10 of the present invention outputs a constant current to the drain terminal of the PMOS transistor M5. Output terminal.

ＮＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２は、従来と同様のカレントミラー回路２を構成している。上述したように、基準電流Ｉ１とＮＭＯＳトランジスタを流れるドレイン電流Ｉ２との間では以下の式に示される関係が成り立つ。   The NMOS transistor M1 and the NMOS transistor M2 constitute a current mirror circuit 2 similar to the conventional one. As described above, the relationship represented by the following equation holds between the reference current I1 and the drain current I2 flowing through the NMOS transistor.

Figure 2007199854
Figure 2007199854

この構成のカレントミラー回路２において、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のサイズは同じもの（Ｗ１＝Ｗ２、Ｌ１＝Ｌ２）とし、ＮＭＯＳトランジスタＭ２は基準電流Ｉ１と同一値の電流がミラーされるものとする。即ち、ＮＭＯＳトランジスタＭ１のドレイン端子には、基準電流発生回路１からの基準電流Ｉ１が入力され、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のサイズは同じであるので、式（４）よりＮＭＯＳトランジスタＭ２のドレイン・ソース間にはＩ２＝Ｉ１の電流が流れる。   In the current mirror circuit 2 having this configuration, the NMOS transistor M1 and the NMOS transistor M2 have the same size (W1 = W2, L1 = L2), and the NMOS transistor M2 is mirrored with a current having the same value as the reference current I1. To do. That is, the reference current I1 from the reference current generating circuit 1 is input to the drain terminal of the NMOS transistor M1, and the NMOS transistor M1 and the NMOS transistor M2 have the same size. -A current of I2 = I1 flows between the sources.

次に、本発明の定電流回路１０を構成する補償回路の動作について説明する。   Next, the operation of the compensation circuit constituting the constant current circuit 10 of the present invention will be described.

上述したように、補償回路４において、ＮＭＯＳトランジスタＭ３のゲート端子には、正側の＋入力端子に基準電圧Ｖｒｅｆが接続され負側の−入力端子にＮＭＯＳトランジスタＭ１のドレイン端子が接続された演算増幅器３の出力端子が接続されているため、ＮＭＯＳトランジスタＭ３には基準電圧ＶｒｅｆとＮＭＯＳトランジスタＭ１のゲート電圧との差に応じた電流Ｉ３が流れる。   As described above, in the compensation circuit 4, the gate terminal of the NMOS transistor M3 has the positive voltage input terminal connected to the reference voltage Vref and the negative voltage negative input terminal connected to the drain terminal of the NMOS transistor M1. Since the output terminal of the amplifier 3 is connected, a current I3 corresponding to the difference between the reference voltage Vref and the gate voltage of the NMOS transistor M1 flows through the NMOS transistor M3.

ここで、基準電流Ｉ１（＝ミラー電流Ｉ２）は以下の式で表される。   Here, the reference current I1 (= mirror current I2) is expressed by the following equation.

Figure 2007199854
Figure 2007199854

（５）式からＮＭＯＳトランジスタＭ１およびＭ２のゲート・ソース間電圧は、 From the equation (5), the gate-source voltage of the NMOS transistors M1 and M2 is

Figure 2007199854
Figure 2007199854

となる。また、ＮＭＯＳトランジスタＭ３のゲート・ソース間電圧は以下の式で表される。 It becomes. The gate-source voltage of the NMOS transistor M3 is expressed by the following equation.

Figure 2007199854
Figure 2007199854

したがって、ＮＭＯＳトランジスタＭ３のドレイン・ソース間を流れる電流Ｉ３は、 Therefore, the current I3 flowing between the drain and source of the NMOS transistor M3 is

Figure 2007199854
Figure 2007199854

となる。 It becomes.

式（８）から分かるように、ＮＭＯＳトランジスタＭ３を流れるドレイン電流は基準電流Ｉ１が増加すると減少し、基準電流Ｉ１が減少すると増加する。   As can be seen from equation (8), the drain current flowing through the NMOS transistor M3 decreases as the reference current I1 increases, and increases as the reference current I1 decreases.

ＰＭＯＳトランジスタＭ４にはＭＯＳトランジスタＭ２を流れる電流Ｉ２＝Ｉ１とＮＭＯＳトランジスタＭ３を流れる電流Ｉ３を合わせた電流Ｉ４が流れることになり、その電流値は基準電圧Ｖｒｅｆを適当な値に設定すること、または、Ｗ３、Ｌ３の値を適当に設定するにより任意に設定できる。   The PMOS transistor M4 has a current I4 that is a sum of the current I2 = I1 flowing through the MOS transistor M2 and the current I3 flowing through the NMOS transistor M3, and the current value is set to an appropriate value for the reference voltage Vref, or , W3, and L3 can be arbitrarily set by appropriately setting the values.

また、ＰＭＯＳトランジスタＭ４はソース端子が電源電圧ＶＤＤに接続され、そのゲート端子とドレイン端子は共通に接続されており、ＰＭＯＳトランジスタＭ５のソース端子は電源電圧ＶＤＤにゲート端子はＰＭＯＳトランジスタＭ４のドレイン端子に接続されているため、ＰＭＯＳトランジスタＭ４とＭ５によりカレントミラー回路５を構成している。従って、ＰＭＯＳトランジスタＭ５のドレイン端子からはＩｏｕｔ＝Ｉ４の電流が出力される。   Further, the source terminal of the PMOS transistor M4 is connected to the power supply voltage VDD, the gate terminal and the drain terminal thereof are connected in common, the source terminal of the PMOS transistor M5 is the power supply voltage VDD, and the gate terminal is the drain terminal of the PMOS transistor M4. Therefore, the PMOS transistor M4 and M5 constitute a current mirror circuit 5. Therefore, a current of Iout = I4 is output from the drain terminal of the PMOS transistor M5.

ここで、あらかじめ基準電圧Ｖｒｅｆを適当な値に設定しておき所望の出力電流が得られているものとし、その状態で基準電流が製造プロセスその他の原因でばらつきが生じた場合を考える。   Here, it is assumed that the reference voltage Vref is set to an appropriate value in advance to obtain a desired output current, and the reference current varies in that state due to a manufacturing process or other causes.

基準電流Ｉ１が所定の値よりも増加した場合、ＮＭＯＳトランジスタＭ１のドレイン電圧は上昇し、基準電圧Ｖｒｅｆとそのドレイン電圧の差に応じて、演算増幅器３の出力電圧が低下する。すると、ＮＭＯＳトランジスタＭ３のゲート電圧が低下することによりドレイン・ソース間の電流Ｉ３は減少し、ＰＭＯＳトランジスタＭ４を流れる基準電流Ｉ１とＰＭＯＳトランジスタＭ３の電流Ｉ３を合わせた電流Ｉ４は、基準電流Ｉ１が増加した影響が弱められ補償されることになる。   When the reference current I1 increases from a predetermined value, the drain voltage of the NMOS transistor M1 increases, and the output voltage of the operational amplifier 3 decreases according to the difference between the reference voltage Vref and the drain voltage. Then, the drain-source current I3 decreases due to the decrease in the gate voltage of the NMOS transistor M3, and the reference current I1 is the sum of the reference current I1 flowing through the PMOS transistor M4 and the current I3 of the PMOS transistor M3. The increased effect will be weakened and compensated.

逆に、基準電流Ｉ１が所定の値よりも減少した場合、ＮＭＯＳトランジスタＭ１のドレイン電圧は下降し、基準電圧Ｖｒｅｆとそのドレイン電圧の差に応じて、演算増幅器３の出力電圧が上昇する。今度は、ＮＭＯＳトランジスタＭ３のゲート電圧が上昇するため、電流Ｉ３は増加し、ＰＭＯＳトランジスタＭ４を流れる基準電流Ｉ１とＰＭＯＳトランジスタＭ３の電流Ｉ３を合わせた電流Ｉ４は、基準電流Ｉ１が減少した影響が弱められ補償されることになる。   On the other hand, when the reference current I1 decreases below a predetermined value, the drain voltage of the NMOS transistor M1 decreases, and the output voltage of the operational amplifier 3 increases according to the difference between the reference voltage Vref and the drain voltage. This time, since the gate voltage of the NMOS transistor M3 increases, the current I3 increases, and the current I4, which is the sum of the reference current I1 flowing through the PMOS transistor M4 and the current I3 of the PMOS transistor M3, is affected by the decrease in the reference current I1. It will be weakened and compensated.

図２は図１に示す定電流回路において基準電流Ｉ１が変化した場合の出力電流Ｉｏｕｔの変化する様子をシミュレーションにより求めた入出力特性曲線である。   FIG. 2 is an input / output characteristic curve obtained by simulation of how the output current Iout changes when the reference current I1 changes in the constant current circuit shown in FIG.

図２では基準電流Ｉ１を３０μＡから５０μＡまで変動させている。図から明らかなように出力電流Ｉｏｕｔは数％しか変化しておらず、本発明の定電流回路１０を構成する補償回路４により基準電流Ｉ１の増減が補償されていることが分かる。   In FIG. 2, the reference current I1 is varied from 30 μA to 50 μA. As can be seen from the figure, the output current Iout changes only a few percent, and it can be seen that the compensation circuit 4 constituting the constant current circuit 10 of the present invention compensates for the increase and decrease of the reference current I1.

本発明の定電流回路は、製造プロセスのばらつきや電源電圧の変動により基準電流がばらついたとしても、このばらつきを補償する補償回路を備えることにより、所望の安定した一定電流を出力することが可能となる。   The constant current circuit of the present invention can output a desired stable constant current by providing a compensation circuit that compensates for this variation even if the reference current varies due to variations in manufacturing processes and variations in power supply voltage. It becomes.

本発明は、基本的に以上のようなものである。   The present invention is basically as described above.

以上、本発明の定電流回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよい。   Although the constant current circuit of the present invention has been described in detail above, the present invention is not limited to the above embodiment, and various improvements and modifications may be made without departing from the spirit of the present invention.

本発明の定電流回路の内部構成を表す一実施形態の概略図である。It is the schematic of one Embodiment showing the internal structure of the constant current circuit of this invention. 図１に示す定電流回路において基準電流が変化した場合の出力電流の変化する様子をシミュレーションにより求めた入出力特性曲線Input / output characteristic curve obtained by simulation of how the output current changes when the reference current changes in the constant current circuit shown in FIG. 従来のカレントミラー回路の一例を示す概略図である。It is the schematic which shows an example of the conventional current mirror circuit. 基準電流生成回路の一例を示す概略図である。It is the schematic which shows an example of a reference current generation circuit.

符号の説明Explanation of symbols

１、１１ 基準電流生成回路
２、５、１２カレントミラー回路
３、２２ 演算増幅器
４ 補償回路
Ｍ１、Ｍ２、Ｍ３、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ１５ ＮＭＯＳトランジスタ
Ｍ４、Ｍ５、Ｍ１６、Ｍ１７ ＰＭＯＳトランジスタ
Ｖｒｅｆ 基準電位 1, 11 Reference current generation circuit 2, 5, 12 Current mirror circuit 3, 22 Operational amplifier 4 Compensation circuit M1, M2, M3, M11, M12, M13, M14, M15 NMOS transistors M4, M5, M16, M17 PMOS transistor Vref Reference potential

Claims (4)

ゲート端子とドレイン端子が接続され該ドレイン端子に基準電流が入力される第１のＭＯＳトランジスタと、該第１のＭＯＳトランジスタと同一極性であってゲート端子が前記第１のＭＯＳトランジスタのゲート端子と接続され前記基準電流に比例するミラー電流を供給する第２のＭＯＳトランジスタを有するカレントミラー回路と、
前記基準電流の増減に応じた前記ミラー電流の増減分を相殺する補償回路とを備えることを特徴とする定電流回路。 A first MOS transistor in which a gate terminal and a drain terminal are connected and a reference current is input to the drain terminal; and a gate terminal having the same polarity as the first MOS transistor and the gate terminal of the first MOS transistor A current mirror circuit having a second MOS transistor connected and supplying a mirror current proportional to the reference current;
A constant current circuit, comprising: a compensation circuit that cancels an increase / decrease in the mirror current according to an increase / decrease in the reference current. 前記補償回路は、前記第１のＭＯＳトランジスタのゲート電圧と基準電位とを比較する演算増幅器と、該演算増幅器の比較結果により前記ミラー電流を一定に保持する電流経路とを備えることを特徴とする請求項１に記載の定電流回路。   The compensation circuit includes an operational amplifier that compares a gate voltage of the first MOS transistor with a reference potential, and a current path that holds the mirror current constant according to a comparison result of the operational amplifier. The constant current circuit according to claim 1. ゲート端子とドレイン端子が前記第２のＭＯＳトランジスタのドレイン端子に共通に接続された第３のＭＯＳトランジスタと、該第３のＭＯＳトランジスタと同一極性であってゲート端子が前記第３のＭＯＳトランジスタのゲート端子と接続された第４のＭＯＳトランジスタを備え、該第４のＭＯＳトランジスタは前記第３のＭＯＳトランジスタを流れる前記ミラー電流をさらにミラーして出力するものである請求項１または２に記載の定電流回路。   A third MOS transistor having a gate terminal and a drain terminal commonly connected to the drain terminal of the second MOS transistor, and the same polarity as the third MOS transistor, and the gate terminal of the third MOS transistor The fourth MOS transistor connected to a gate terminal, wherein the fourth MOS transistor further mirrors and outputs the mirror current flowing through the third MOS transistor. Constant current circuit. 前記電流経路は、ドレイン端子が前記第３のＭＯＳトランジスタのドレイン端子に接続され、ゲート端子が前記演算増幅器の出力に接続された第５のＭＯＳトランジスタを備えることを特徴とする請求項３に記載の定電流回路。   The current path includes a fifth MOS transistor having a drain terminal connected to a drain terminal of the third MOS transistor and a gate terminal connected to an output of the operational amplifier. Constant current circuit.
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