JP2007184480A - 多層インダクタ素子 - Google Patents
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Abstract
【課題】渦巻状のインダクタパターン3と導電接地パターン4とを用いる際に、導電接地パターン4のスリット5形状を選択して渦電流の発生を十分阻止する多層インダクタ素子を提供する。
【解決手段】一面側に中央部3(1)から外側方向に渦巻状に形成したインダクタパターン3を有する第1層1と、第1層1の他面側に積層され、一面側に形成した導電接地パターン4を有する第2層2とからなる多層インダクタ素子で、導電接地パターン4はインダクタパターン3の中央部3(1)に対応する位置を中心として放射状に形成された同一幅の複数の導電接地パターン6からなる。
【選択図】図1
【解決手段】一面側に中央部3(1)から外側方向に渦巻状に形成したインダクタパターン3を有する第1層1と、第1層1の他面側に積層され、一面側に形成した導電接地パターン4を有する第2層2とからなる多層インダクタ素子で、導電接地パターン4はインダクタパターン3の中央部3(1)に対応する位置を中心として放射状に形成された同一幅の複数の導電接地パターン6からなる。
【選択図】図1
Description
本発明は、多層インダクタ素子に係り、特に、渦巻状のインダクタパターンを形成した第1層に隣接する導電接地パターンを形成した第2層とからなり、第2層の導電接地パターンに複数のスロットを設けることにより、渦電流の発生を阻止し、高いQをもったインダクタを得た多層インダクタ素子に関する。
従来、高周波回路を実装する場合、比較的占有面積が大きくなる構成部品、例えばインダクタ素子やキャパシタ素子を効率的な形で実装し、高周波回路全体を小型化するために、それらの構成部品を小型にすることが慣用されている。この場合、小型のインダクタ素子やキャパシタ素子を形成すれば、効率的な実装が可能になる反面、インダクタ素子やキャパシタ素子の特性を所望の特性にすることが難しく、小型のインダクタ素子やキャパシタ素子の形成には自ずと限界があった。
ここで、図3は、この種の小型のインダクタ素子の構成の一例を示すもので、特開2001−308538号の開示のインダクタ素子に係わるものであり、(a)はその斜視図であり、(b)はその上面図である。
図3(a)、(b)に示されるように、このインダクタ素子は、積層された最上誘電体層(図示なし)と第1誘電体層31と第2誘電体層32とからなり、第1誘電体層31の一面(最上誘電体層側の面)に渦巻状のインダクタパターン33が装着され、第2誘電体層32の一面(第1誘電体層31側の面)に分離領域35によって分離された導電接地パターン34(1)、34(2)が装着されている。この場合、導電接地パターン34(1)、34(2)間に形成されていると分離領域35は、渦巻状のインダクタパターン33の全外周位置に沿うように設けられ、その幅は例えば約100μm程度のものである。また、渦巻状のインダクタパターン33は、その両端に接続端子36、37が形成されている。
かかる構成を備えたインダクタ素子は、第2誘電体層32の一面に形成されている導電接地パターン34(1)、34(2)は、分離領域35によって分離された形になっており、導電接地パターン34(2)だけが接地接続され、渦巻状のインダクタパターン33と対向配置される導電接地パターン34(1)が接地接続されないので、渦巻状のインダクタパターン33に付与される浮遊容量が低減し、渦巻状のインダクタパターン33からなるインダクタ素子の自己共振周波数を高めることができ、バラツキや損失の小さい小型のインダクタ素子を得ることができる。
ところで、前記特開2001−308538号の開示の小型のインダクタ素子は、第2誘電体層32の一面に形成されている導電接地パターン34(1)、34(2)を設け、渦巻状のインダクタパターン33に付与される浮遊容量を低減させることができるものであるが、渦巻状のインダクタパターン33の外周位置にあって、渦巻状のインダクタパターン33を囲むように接地された導電接地パターン34(2)が対向配置されているため、インダクタ素子の動作時に、導電接地パターン34(2)に渦電流が流れ、インダクタ素子のQが低下するようになる。
かかる点を改良するために、インダクタ素子の動作時に、導電接地パターンに渦電流が流れるのを防止する手段を施したインダクタ素子が提案されており、その一例として、特開2005−167468号の開示の小型のインダクタ素子が知られている。
図4は、かかる特開2005−167468号の開示の小型のインダクタ素子の構成の一例を示すもので、その分解斜視図である。
図4に示されるように、このインダクタ素子は、積層された第1誘電体層41と第2誘電体層42と第3誘電体層43と第4誘電体層44とからなり、第1誘電体層41の一面(上面)に馬蹄形状の第1コイルパターン45が装着され、第2誘電体層42の一面(上面)に円弧状の第2コイルパターン46が装着され、第3誘電体層43の一面(上面)に馬蹄形状の第3コイルパターン47が装着され、第4誘電体層44の一面(上面)に十字型スリット49を有する導電接地パターン48が装着されている。この場合、第1コイルパターン45は、一端が接続端子50に接続され、他端が第1誘電体層41に形成されたスルーホール配線51を通して第2コイルパターン46の一端に導電接続される。第2コイルパターン46は、他端が第2誘電体層42に形成されたスルーホール配線52を通して第3コイルパターン47の一端に導電接続される。第3コイルパターン47は、他端が第1誘電体層41及び第2誘電体層42に通し形成されたスルーホール配線53を通して第1誘電体層41に形成されている接続端子54に接続される。
かかる構成を備えたインダクタ素子は、第1コイルパターン45と第2コイルパターン46と第3コイルパターン47は、それぞれスルーホール配線51、52、53を通して直列状態に接続され、接続端子51、54間にインダクタ素子が形成される。また、このインダクタ素子とそれに対向する導電接地パターン48との間に浮遊容量が形成される。そして、このインダクタ素子の動作時に、導電接地パターン48の一部に渦電流が発生したとしても、その渦電流は十字型スリット49によって阻止されるので、導電接地パターン48全体に渦電流が流れることがなく、それによりインダクタ素子のQの低下やインダクタンスの低下を抑制することができるものである。
特開2001−308538号
特開2005−167468号
前記特開2005−167468に開示のインダクタ素子は、そのインダクタ部分が第1コイルパターン45と第2コイルパターン46と第3コイルパターン47とに分かれているため、導電接地パターン48に発生する渦電流を十字型スリット49を設けるだけで十分阻止することができ、それによりインダクタ素子のQの低下を防ぐ等のことが可能になる。
これに対して、インダクタ部分が一つの渦巻状のインダクタパターンによって形成されているインダクタ素子は、インダクタパターンにおける渦巻状の内側部分のインダクタパターンを横切る導電接地パターンの長さと、渦巻状の外側部分のインダクタパターンを横切る導電接地パターンの長さとが大きく異なっていることから、導電接地パターンに十字型スリットを設けただけでは、渦巻状の外側部分のインダクタパターンを横切る導電接地パターンの長さが長くなるため、導電接地パターンに発生する渦電流を十分阻止することができず、その結果、インダクタ素子のQの低下を防ぐことができなくなる。
本発明は、このような技術的背景に鑑みてなされたもので、その目的は、渦巻状のインダクタパターンと導電接地パターンとを用いる際に、導電接地パターンのスリット形状を選択して渦電流の発生を十分阻止する多層インダクタ素子を提供することにある。
前記目的を達成するために、本発明による多層インダクタ素子は、一面側に中央から外側方向に渦巻状に形成したインダクタパターンを有する第1層と、第1層の他面側に積層され、一面側に形成した導電接地パターンを有する第2層とからなるものであって、導電接地パターンは、インダクタパターンの中央に対応する位置を中心として放射状に形成された同一幅の複数の導電接地パターンからなっている第1構成手段を具備する。
この場合、第1構成手段における同一幅の複数の導電接地パターンは、インダクタパターンの中央に対応する領域が円形状に相互接続されたものである。
また、第1構成手段における同一幅の複数の導電接地パターンは、インダクタパターンの形成領域の外周位置に対応する領域が相互接続されたものである。
また、前記目的を達成するために、本発明による多層インダクタ素子は、一面側に中央から外側方向に渦巻状に形成したインダクタパターンを有する第1層と、第1層の他面側に積層され、一面側に形成した導電接地パターンを有する第2層とからなるものであって、導電接地パターンは、導電接地パターンを部分的に除去して形成した複数のスリットを有しており、複数のスリットは、それぞれインダクタパターンの形成領域の外周位置に対応する位置が一辺になり、インダクタパターンの中央に近接した位置を一辺に相対する一頂点になる3角形状のものである第2構成手段を具備する。
以上のように、本発明に係わる多層インダクタ素子によれば、渦巻状に形成したインダクタパターンとともに用いられる導電接地パターンは、インダクタパターンの中央に対応する位置を中心として放射状に形成された同一幅の複数の導電接地パターンを有するもの、または、導電接地パターンを部分的に除去して形成した複数のスリットを有し、複数のスリットは、それぞれインダクタパターンの形成領域の外周位置に対応する位置が一辺になり、インダクタパターンの中央に近接した位置を一辺に相対する一頂点になる3角形状のものであるものを用いることにより、導電接地パターンに発生する渦電流を十分阻止することが可能になり、インダクタ素子のQの低下を防ぐことができるという効果がある。
以下、本発明の実施の形態を図面を参照して説明する。
図1は、本発明による多層インダクタ素子の構成を示すもので、その要部構成部分を示す斜視図である。
図1に示されるように、この実施の形態による多層インダクタ素子は、積層された第1誘電体層1と第2誘電体層2とからなり、第1誘電体層1の一面(上面)には、中央部3(1)と外端部3(2)との間に渦巻状に形成したインダクタパターン3が装着され、第2誘電体層2の一面(第1誘電体層1と接する面)には、後述するように導電接地パターン4を部分的に除去して形成した複数のスリット5を有する導電接地パターン4が装着される。この場合、導電接地パターン4は、渦巻状に形成したインダクタパターン3の中央部3(1)に対応する位置を中心として放射状に伸びる複数の同一幅の導電接地パターン6が形成され、これらの複数の導電接地パターン6は、渦巻状に形成したインダクタパターン3の外周位置に対応する位置までくると隣接する導電接地パターン6同士が一体化接続され、複数の導電接地パターン6が消滅してべた状の導電接地パターン4が形成されている。なお、渦巻状に形成したインダクタパターン3は、中央部3(1)と外端部3(2)にそれぞれ外部接続端子が形成され、外部接続端子を通してこの多層インダクタ素子がインアクタとして利用される。
かかる構成を有する多層インダクタ素子は、渦巻状に形成したインダクタパターン3と対向する位置に、導電接地パターン4を部分的に除去して形成した複数のスリット5を設けているので、インダクタパターン3の動作時に、複数のスリット5の間にある同一幅の導電接地パターン6に渦電流が発生したとしても、発生した渦電流はそれぞれのスリット5によってその流れが抑止され、大きな渦電流に成長することはなく十分阻止できるので、多層インダクタ素子のQの低下を防ぐことができる。
ここで、図2は、この多層インダクタ素子における周波数変化に対するQの変化特性を示す特性図であって、比較のために、本発明のような複数の同一幅の導電接地パターン6が形成されていない導電接地パターンを有するものの周波数変化に対するQの変化特性を併せて提示している。
図2において、横軸方向はGHzで表した使用周波数であり、縦軸方向はQの値であって、特性曲線aは本発明による多層インダクタ素子のものであり、特性曲線b、cは本発明以外のインダクタ素子のものでものである。
図2に図示の特性図に示されるように、特性曲線a、b、cはいずれも使用周波数の変動に対して同じように変化するQ値を示すものであるが、特性曲線aのQ値は、他の2つの特性曲線b、cに比べてQ値が大きく、渦電流の発生に基づくQ値の低下が少ないことがわかる。
前記実施の形態における構成は、渦巻状に形成したインダクタパターン3と対向する位置に、導電接地パターン4を部分的に除去して形成した複数のスリット5を設ける際に、複数の同一幅の導電接地パターン6を形成するようにしたものであるが、複数のスリット5の形状に注目した場合、複数のスリット5の構成として、それぞれ、渦巻状に形成したインダクタパターン3の形成領域の外周位置に対応する位置が一辺を構成し、当該インダクタパターン3の中央部3(1)に近接した位置を前記一辺に相対する一頂点を構成する3角形状のものにした場合であっても、結果的に複数の同一幅の導電接地パターン6が形成され、それによって前記実施の形態における構成と同等の機能を発揮させることができる。
1 第1誘電体層
2 第2誘電体層
3 インダクタパターン
3(1) 中央部
3(2) 外端部
4 導電接地パターン
5 スリット
6 同一幅の導電接地パターン
2 第2誘電体層
3 インダクタパターン
3(1) 中央部
3(2) 外端部
4 導電接地パターン
5 スリット
6 同一幅の導電接地パターン
Claims (4)
- 一面側に中央から外側方向に渦巻状に形成したインダクタパターンを有する第1層と、前記第1層の他面側に積層され、一面側に形成した導電接地パターンを有する第2層とからなる多層インダクタ素子であって、前記導電接地パターンは、前記インダクタパターンの中央に対応する位置を中心として放射状に形成された同一幅の複数の導電接地パターンからなっていることを特徴とする多層インダクタ素子。
- 前記同一幅の複数の導電接地パターンは、前記インダクタパターンの中央に対応する領域が円形状に相互接続されたものであることを特徴とする請求項1に記載の多層インダクタ素子。
- 前記同一幅の複数の導電接地パターンは、前記インダクタパターンの形成領域の外周位置に対応する領域が相互接続されたものであることを特徴とする請求項1に記載の多層インダクタ素子。
- 一面側に中央から外側方向に渦巻状に形成したインダクタパターンを有する第1層と、前記第1層の他面側に積層され、一面側に形成した導電接地パターンを有する第2層とからなる多層インダクタ素子であって、前記導電接地パターンは、前記導電接地パターンを部分的に除去して形成した複数のスリットを有しており、前記複数のスリットは、それぞれ前記インダクタパターンの形成領域の外周位置に対応する位置が一辺になり、前記インダクタパターンの中央に近接した位置を前記一辺に相対する一頂点になる3角形状のものであることを特徴とする多層インダクタ素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006002558A JP2007184480A (ja) | 2006-01-10 | 2006-01-10 | 多層インダクタ素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006002558A JP2007184480A (ja) | 2006-01-10 | 2006-01-10 | 多層インダクタ素子 |
Publications (1)
Publication Number | Publication Date |
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JP2007184480A true JP2007184480A (ja) | 2007-07-19 |
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ID=38340293
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2006002558A Withdrawn JP2007184480A (ja) | 2006-01-10 | 2006-01-10 | 多層インダクタ素子 |
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Country | Link |
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2006
- 2006-01-10 JP JP2006002558A patent/JP2007184480A/ja not_active Withdrawn
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A300 | Withdrawal of application because of no request for examination |
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