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JP2007180174A - Variable resistance memory element - Google Patents

Variable resistance memory element

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JP2007180174A
JP2007180174A JP2005375255A JP2005375255A JP2007180174A JP 2007180174 A JP2007180174 A JP 2007180174A JP 2005375255 A JP2005375255 A JP 2005375255A JP 2005375255 A JP2005375255 A JP 2005375255A JP 2007180174 A JP2007180174 A JP 2007180174A
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JP
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Patent type
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films
memory
resistance
laminated
variable
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Application number
JP2005375255A
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Japanese (ja)
Inventor
Hiroyasu Kawano
浩康 川野
Original Assignee
Fujitsu Ltd
富士通株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a variable resistance memory element which is contrived to suppress variation in a CER (colossal electroresistance) value and improve the CER value. <P>SOLUTION: The element is provided with variable resistance memory films 33 each formed on a semiconductor substrate 31, and formed of a crystal of an oxide having high and low resistance states switchable in response to an applied voltage; laminated films 34 laminated alternately with the variable resistance memory films, and each having an electric resistivity different from that of the each of the variable resistance memory films; and a pair of electrode films 32a, 32b arranged so as to sandwich the entire of the alternately laminated memory films 33 and the laminated films 34, and used for applying a voltage to the memory films 33 and the laminated films 34. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、印加電圧に応じて、高抵抗状態と、高抵抗状態よりも電流が流れやすい低抵抗状態とが切り替わり、高抵抗状態と低抵抗状態とを選択的に保持する抵抗変化型記憶素子に関する。 The invention, in accordance with the applied voltage, the high and resistance state, the high resistance state and the low resistance state is switched to a current easily flows than the high resistance state and the resistance change memory element to selectively retain the low resistance state on.

従来より、電源を切っても記憶内容を保持することができる不揮発性記憶素子の研究開発が盛んに行われている。 Conventionally, research and development of non-volatile storage elements can also turn off the power to hold the stored contents has been actively conducted.

最近、次世代型の新たな不揮発性記憶素子として、R−RAM(Resistance RAM)と呼ばれる抵抗変化型記憶素子が提案されている(例えば、特許文献1、非特許文献1、2参照)。 Recently, as a new non-volatile memory element of the next generation type, the resistance change memory element, called R-RAM (Resistance RAM) it has been proposed (e.g., see Patent Document 1, Non-Patent Documents 1 and 2).

このR−RAMは、印加電圧に応じて、高抵抗状態と、その高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わる抵抗変化型記憶膜を備え、高抵抗状態と低抵抗状態とを選択的に保持する不揮発性記憶素子である。 The R-RAM, depending on the applied voltage, a high resistance state, includes a resistance variable memory layer to switch to a low resistance state current easily flows than its high resistance state and a high resistance state and the low resistance state a nonvolatile memory element selectively retaining.

R−RAMは、高速性、大容量性、低消費電力性など、既存の不揮発性記憶素子を凌ぐ可能性を秘めており、将来性が期待されている。 R-RAM is high speed, large capacity, low power consumption, etc., has the potential to outperform existing nonvolatile memory element, future is expected.
特表平11−510317号公報 Kohyo 11-510317 JP A. A. Beck et al. Beck et al. ,Appl. , Appl. Phys. Phys. Lett. Lett. Vol. Vol. 77, p. 77, p. 139(2001) 日経マイクロデバイス誌、第238号、42頁(2005年) 139 (2001) Nikkei Microdevices magazine, No. 238, p. 42 (2005)

上述した抵抗変化型記憶素子の研究開発では、抵抗変化型記憶素子のデバイス性能を決める重要な因子が、電界誘起巨大抵抗変化(CER:Colossal electro―resistance)であると言われている。 In the research and development of the above-mentioned resistance variable memory element, an important factor in determining device performance of the resistance variable memory element, electric field induced giant resistance change: are said to be (CER Colossal electro-resistance). 抵抗変化型記憶素子における高抵抗状態の電気抵抗率と低抵抗状態の電気抵抗率との比(以下、CER値と称する)が大きいほど、抵抗変化型記憶素子のデバイス性能が高まると言われている。 The ratio of the electrical resistivity of the high resistance state in the resistance change memory element and the electrical resistivity of the low resistance state (hereinafter, referred to as CER value) the larger, it is said that the device performance of the resistance change memory element is increased there.

このCER現象の発現機構はまだ十分には解明されておらず、諸説が唱えられている。 Expression mechanism of the CER phenomenon has not yet been elucidated enough, several theories have been advocated. 現在のところ、抵抗変化型記憶膜に電圧を印加する電極膜とその抵抗変化型記憶膜との異種材料が接合することにより、接合界面において、電子の流れを不連続にする領域(ショットキー障壁や電子トラップ領域)が形成されることがCER現象の有力な発現機構であると理解され始めている。 Currently, by different materials of the electrode film for applying a voltage to the resistance variable memory film and its resistance variable memory film is bonded at the bonding interface, region (Schottky barrier to discontinuous flow of electronic the or electron trap region) is formed is beginning to be understood to be a potent expression mechanism of CER phenomenon.

従来の抵抗変化型記憶素子に関する報告では、同じ組成の抵抗変化型記憶膜の材料を用いても得られるCER値がばらつきやすく、再現性に乏しいという問題点が指摘されている。 The report on a conventional resistance variable memory device, easy variation CER value also obtained by using the material of the resistance variable memory film of the same composition, the problem of poor reproducibility has been pointed out.

そこで、抵抗変化型記憶素子の品質を上げるためには、CER値を高めるとともにCER値のばらつきが抑制された抵抗変化型記憶素子を提供することが望まれる。 Therefore, in order to increase the quality of the resistance variable memory element, it is desirable to provide a resistance variable memory element variation of CER values ​​is suppressed to increase the CER values.

本発明は、上記事情に鑑み、CER値のばらつきを抑制するとともにCER値を高める工夫が施された抵抗変化型記憶素子を提供することを目的とする。 In view of the above circumstances, and an object thereof is to provide a resistance variable memory element devised to increase the CER values ​​were subjected suppresses variation of CER values.

上記目的を達成する本発明の抵抗変化型記憶素子のうちの第1の抵抗変化型記憶素子は、印加電圧に応じて、高抵抗状態と、その高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わり、高抵抗状態と低抵抗状態とを選択的に保持する抵抗変化型記憶素子において、 First resistance variable memory element, in accordance with the applied voltage, a high resistance state, the low-resistance state current easily flows than its high resistance state of the resistance variable memory element of the present invention to achieve the above object switches to DOO, in the resistance variable memory element to selectively retain a high resistance state and a low resistance state,
半導体基板上に形成されて、印加電圧に応じて高抵抗状態と低抵抗状態とに切り替わる酸化物の結晶で形成された抵抗変化型記憶膜と、 Is formed on a semiconductor substrate, and a resistance variable memory film formed by crystallization of a high resistance state and oxides switched to a low resistance state according to an applied voltage,
上記抵抗変化型記憶膜と交互に積層された、上記抵抗変化型記憶膜とは異なる電気抵抗率を有する積層膜と、 It stacked alternately with the resistance-change memory film, a laminated film having different electrical resistivity and the resistance-change memory film,
上記抵抗変化型記憶膜および上記積層膜からなる積層構造の全体を挟んで配備された、その抵抗変化型記憶膜およびその積層膜に電圧を印加する一対の電極膜とを備えたことを特徴とする。 It deployed across the entire layered structure consisting of the resistance variable memory film and the laminated film, and characterized by comprising a pair of electrode films which apply a voltage to the resistance variable memory film and the laminate film to.

抵抗変化型記憶膜と積層膜とを交互に積層することで、抵抗変化型記憶膜と電極膜との間に形成される界面だけでなく、抵抗変化型記憶膜と積層膜との間に形成される異種材料による接合界面を多く配備することができる。 Formed between the the resistance-change memory film and the laminated film by alternately stacking well interface formed between the resistance variable memory film and the electrode film, and the resistance variable memory film and laminated film it can be deployed much bonding interface by different materials to be. その結果、ショットキー障壁や電子をトラップする領域が増える分、CER値を高めることができる。 As a result, amount that region for trapping Schottky barrier and electrons is increased, it is possible to increase the CER values.

ここで、上記抵抗変化型記憶膜は、上記酸化物の単結晶からなるものであることが好ましい。 Here, the resistance variable memory film is preferably made of a single crystal of the oxide.

抵抗変化型記憶膜を上記単結晶にすることで、結晶育成に関し、単結晶を積層するだけでよく、後述するように、多結晶にする場合と比較して製造工程が少なくて済む。 The resistance variable memory film by the above single crystal relates to a crystal growth, it is only necessary to laminate the single crystal, as described later, it requires less manufacturing steps compared with the case of the polycrystalline.

また、上記抵抗変化型記憶膜は、複数の上記酸化物の結晶が上記半導体基板上に同一の粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなるものであることが好ましい。 Further, the resistance variable memory film is to crystals of a plurality of said oxide of polycrystalline crystal surface adjacent are formed closely together to grow in the same particle size on the semiconductor substrate it is preferable.

また、上記抵抗変化型記憶膜は、酸化物からなる複数の結晶が前記半導体基板上に同一の粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなるものであることが好ましい。 Further, the resistance variable memory film is to crystal interface between the plurality of crystal made of an oxide is adjacent with grown at the same diameter on the semiconductor substrate is made of a closely polycrystalline formed by it is preferable.

本願発明者は、異種材料のみならず、同種の結晶界面においてもCERが発現することを見出した。 The inventors have not only different materials, it found that CER is also expressed in the crystal interface of the same type. その結果、抵抗変化型記憶膜を多結晶にすることで、その多結晶同士の結晶界面に電子の流れを不連続にする領域が形成され、その分、CER値を高めることができる。 As a result, the resistance change storage layer by a polycrystalline, that region of the discontinuous flow of electrons in the crystal interface of polycrystalline each other are formed, correspondingly, it is possible to increase the CER values. また、結晶の大きさを均一に揃えることで、CER値のばらつきを抑制することができる。 In addition, uniformly align it the size of the crystals, it is possible to suppress the variation of CER values.

ここで、上記積層膜は、上記抵抗変化型記憶膜よりも電気抵抗率が低い膜であることが好適である。 Here, the laminated film, it is preferable that a film electrical resistivity is lower than the resistance variable memory film.

電気抵抗率が低い膜を積層膜に用いることで、抵抗変化型記憶膜と積層膜との間の界面で生じるショットキー障壁の高さや幅を制御したり、電子をトラップする界面トラップ準位を制御することができ、CER値を高めることができる。 By using the electric resistivity lower film laminated film, to control the height and width of the Schottky barrier generated at the interface between the variable resistance memory film and laminated film, the interface trap level that traps electrons can be controlled, it is possible to increase the CER values. この電気抵抗率が低い膜は金属膜であることが好ましい。 It is preferred that the electric resistivity is lower film metal film.

また、上記積層膜は、上記抵抗変化型記憶膜よりも電気抵抗率が高い膜であることが好適である。 Further, the laminated film, it is preferable that a film electrical resistivity is higher than the resistance variable memory film.

電気抵抗率が高い膜を積層膜に用いることによっても、抵抗変化型記憶膜と積層膜との間の界面で生じるショットキー障壁の高さや幅を制御したり、電子をトラップする界面トラップ準位を制御することができ、CER値を高めることができる。 By the use of the electrical resistivity is high film laminated film, to control the height and width of the Schottky barrier generated at the interface between the variable resistance memory film and the laminated film, the interface trap levels for trapping electrons can be controlled, it is possible to increase the CER values.

また、上記目的を達成する本発明の抵抗変化型記憶素子のうちの第2の抵抗変化型記憶素子は、印加電圧に応じて、高抵抗状態と、その高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わり、高抵抗状態と低抵抗状態とを選択的に保持する抵抗変化型記憶素子において、 The second resistance variable memory element of the resistance variable memory element of the present invention to achieve the above object, in accordance with the applied voltage, a high resistance state, low current easily flows than its high resistance state switches to the resistive state, in the resistance variable memory element to selectively retain a high resistance state and a low resistance state,
半導体基板上に形成されて、酸化物からなる複数の結晶が上記半導体基板上に同一な粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなる抵抗変化型記憶膜と、 Is formed on a semiconductor substrate, a plurality of crystal resistance variable memory film crystal interface adjacent to each other consist of closely formed polycrystalline as well as growth in the same particle size on the semiconductor substrate made of an oxide When,
上記抵抗変化型記憶膜を挟んで配備された、その抵抗変化型記憶膜に電圧を印加する一対の電極膜とを備えたことを特徴とする。 It deployed across the resistance variable memory film, characterized by comprising a pair of electrode films which apply a voltage to the resistance variable memory film.

抵抗変化型記憶膜を多結晶にすることで、抵抗変化型記憶膜と電極膜との間に形成された界面だけでなく、その多結晶同士の結晶界面に電子の流れを不連続にする領域が形成され、その分、CER値を高めることができる。 The resistance variable memory film by polycrystalline well interface formed between the resistance variable memory film and the electrode film, region discontinuous electron flow in the crystal interface of the polycrystal between There are formed, correspondingly, it is possible to increase the CER values. また、結晶の粒径を揃えることで、結晶が均一化される分、CER値のばらつきを抑制することができる。 Further, by aligning the particle diameter of the crystal, minute crystals is uniform, it is possible to suppress the variation of CER values.

以上、説明したように、CER値のばらつきを抑制するとともにCER値を大きな値にする工夫が施された抵抗変化型記憶素子を提供することができる。 As described above, it is possible to provide a resistance variable memory element devised has been subjected to the CER value to a larger value suppresses the variation in the CER values.

以下、本発明の実施の形態について説明する。 The following describes embodiments of the present invention.

まず、現在知られている、抵抗変化型記憶素子の動作原理について述べる。 First, it is known now describe the operation principle of the resistance variable memory element.

図1は、双極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子の電流―電圧特性を示すグラフであり、図2は、単極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子の電流―電圧特性を示すグラフである。 1, the current resistance variable memory element using a bipolar resistance variable memory film - is a graph showing the voltage characteristic, FIG. 2, the resistance variable memory element using a unipolar resistance variable memory film current - is a graph showing the voltage characteristic.

抵抗変化型記憶素子は、印加電圧に応じて高抵抗状態と低抵抗状態とが切り替わる抵抗変化型記憶膜が一対の電極間に狭持されたものである。 Resistance variable memory element is to the resistance variable memory film and the high resistance state and the low resistance state is switched in accordance with the applied voltage is sandwiched between a pair of electrodes. この抵抗変化型記憶膜は、その多くが遷移金属を含む酸化物材料の膜であり、電気的特性の違いから大きく2つに分類される。 The resistance variable memory film, many of a film of oxide material containing a transition metal, are classified into two types from the electric characteristics difference.

一方の抵抗変化型記憶膜は、高抵抗状態と低抵抗状態との間で抵抗状態を変化させるために互いに異なる極性の電圧を用いるタイプである。 One of the resistance variable memory film is of the type using different polarities of the voltage to change the resistance state between the high and low resistance states. 酸化物材料としては、クロム(Cr)等の不純物を微量にドープしたSrTiO や、SrZrO 、あるいは超巨大磁気抵抗(CMR: Colossal Magneto−Resistance)を示すPr 1―x Ca MnO やLa 1―x Ca MnO 等が用いられる。 As the oxide material, SrTiO 3 and doped with impurities such as chromium (Cr) in a trace amount, SrZrO 3, or colossal magnetoresistance (CMR: Colossal Magneto-Resistance) shown Pr 1-x Ca x MnO 3 and La like 1-x Ca x MnO 3 is used. 以下、抵抗状態の書き換えに極性の異なる電圧を要する上述の抵抗変化型記憶膜を双極性抵抗変化型記憶膜と呼ぶ。 Hereinafter, a resistance variable memory film described above which requires different voltage polarities for rewriting resistance state is referred to as a bipolar resistance variable memory film.

他方の抵抗変化型記憶膜は、高抵抗状態と低抵抗状態との間で抵抗状態を変化させるために極性の同じ電圧を用いるタイプである。 The other resistance variable memory film is a type using the same voltage polarity to change the resistance state between the high and low resistance states. 酸化物材料としては、例えば、NiO やTiO のような単一の遷移金属の酸化物等が用いられる。 As the oxide material, for example, oxides of a single transition metal, such as NiO x or TiO x is used. 以下、抵抗状態の書き換えに極性が同じ電圧を要する抵抗変化型記憶膜を単極性抵抗変化型記憶膜と呼ぶ。 Hereinafter referred polarity for rewriting resistance state of the resistance variable memory film requiring the same voltage as unipolar resistance variable memory film.

図1は、双極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子の電流―電圧特性を示すグラフであり、非特許文献1に記載されたものである。 1, the current resistance variable memory element using a bipolar resistance variable memory film - a graph showing the voltage characteristics are those described in Non-Patent Document 1. このグラフは、典型的な双極性抵抗変化型記憶膜であるCrドープのSrZrO を用いた電流―電圧特性を示している。 This graph is typical bipolar current using SrZrO 3 of the resistance variable memory film is a Cr-doped - represents the voltage characteristic.

初期状態において、抵抗変化型記憶素子は高抵抗状態である場合を考える。 In the initial state, the resistance change memory element is considered to be a high resistance state.

印加電圧を0Vの状態から徐々に負電圧に増加していくと、流れる電流は曲線aに沿って、矢印の方向に変化し、その絶対値は徐々に増加する。 When the applied voltage increases gradually the negative voltage from the state of 0V, the current flowing along the curve a, changes in the direction of the arrow, the absolute value gradually increases. 印加する負電圧が更に大きくなり、約0.5Vを超えると、抵抗変化型記憶素子が高抵抗状態から低抵抗状態へスイッチする。 Negative voltage applied is further increased, above about 0.5V, the resistance change memory element is switched from the high resistance state to the low resistance state. これに伴い、電流の絶対値が急激に増加し、電流―電圧特性は点Aから点Bに遷移する。 Accordingly, the absolute value of the current increases rapidly, a current - voltage characteristic changes from point A to point B. なお、以下の説明では、抵抗変化型記憶素子を高抵抗状態から低抵抗状態へ変化する動作を「セット」と呼ぶ。 In the following description, the operation of changing the resistance variable memory element from the high resistance state to the low resistance state is referred to as a "set".

点Bの状態から徐々に負電圧を減少していくと、電流は曲線bに沿って矢印の方向に変化し、その絶対値は徐々に減少する。 When decreasing gradually negative voltage from the state the point B, the current changes in the direction of the arrow along the curve b, the absolute value gradually decreases. 印加電圧が0Vに戻ると、電流も0Aとなる。 When the applied voltage is returned to 0V, the current also becomes 0A.

印加電圧を0Vの状態から徐々に正電圧に増加していくと、電流値は曲線cに沿って矢印の方向に変化し、その絶対値は徐々に増加する。 When the applied voltage increases gradually the positive voltage from the state of 0V, the current value changes in the direction of the arrow along the curve c, the absolute value gradually increases. 印加する正電圧が更に大きくなり、約0.5Vを超えると、抵抗変化型記憶素子が低抵抗状態から高抵抗状態へスイッチする。 Positive voltage applied is further increased, above about 0.5V, the resistance change memory element is switched from the low resistance state to the high resistance state. これに伴い、電流の絶対値が急激に減少し、電流―電圧特性は点Cから点Dに遷移する。 Accordingly, the absolute value decreases abruptly in current, the current - voltage characteristic changes from the point C to point D.

なお、以下の説明では、抵抗変化型記憶素子を低抵抗状態から高抵抗状態へ変化する動作を「リセット」と呼ぶ。 In the following description, the operation of changing the resistance variable memory element from the low resistance state to the high resistance state is called "reset".

点Dの状態から徐々に正電圧を減少していくと、電流は曲線dに沿って矢印の方向に変化し、その絶対値は徐々に減少する。 When decreasing gradually positive voltage from state point D, the current changes in the direction of the arrow along the curve d, the absolute value gradually decreases. 印加電圧が0Vに戻ると、電流も0Aとなる。 When the applied voltage is returned to 0V, the current also becomes 0A.

それぞれの抵抗状態は、約±0.5Vの範囲で安定であり、電源を切っても保たれる。 Each resistance state is stable in a range of about ± 0.5V, it is maintained even when the power is turned off. すなわち、高抵抗状態では、印加電圧が点Aの電圧の絶対値よりも低ければ、電流―電圧特性は曲線a、dに沿って線形的に変化し、高抵抗状態が維持される。 That is, in the high resistance state, if the applied voltage is lower than the absolute value of the voltage at the point A, current - voltage characteristics change linearly along the curve a, d, the high-resistance state is maintained. 同様に、低抵抗状態では、印加電圧が点Cの電圧の絶対値よりも低ければ、電流―電圧特性は曲線b、cに沿って線形的に変化し、低抵抗状態が維持される。 Similarly, in the low resistance state, if the applied voltage is lower than the absolute value of the voltage at the point C, the current - voltage characteristics change linearly along the curve b, c, the low resistance state is maintained.

このように、双極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子は、高抵抗状態と低抵抗状態との間で抵抗状態を変化させるために、互いに異なる極性の電圧を印加するものである。 Thus, the resistance change memory device using a bipolar resistance variable memory film, in order to change the resistance state between the high resistance state and low resistance state, intended to apply different polarities of the voltage with each other is there.

図2は、単極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子の電流―電圧特性を示す図である。 2, the current resistance variable memory element using a unipolar resistance variable memory film - is a graph showing voltage characteristics. このグラフは、典型的な単極性抵抗変化型記憶膜であるTiO を用いた場合である。 This graph is the case with the typical TiO x is a unipolar resistance variable memory film.

初期状態で、抵抗変化型記憶素子は高抵抗状態である場合を考える。 In the initial state, the resistance change memory element is considered to be a high resistance state.

印加電圧を0Vから徐々に増加していくと、電流は曲線aに沿って、矢印の方向に変化し、その絶対値は徐々に増加する。 When the applied voltage gradually increases from 0V, the current along the curve a, changes in the direction of the arrow, the absolute value gradually increases. 印加する正電圧が更に大きくなり、約1.3Vを超えると、抵抗変化型記憶素子が高抵抗状態から低抵抗状態へスイッチ(セット)する。 Positive voltage applied is further increased, above about 1.3V, the resistance change memory element is switched (set) from the high resistance state to the low resistance state. これに伴い、電流の絶対値が急激に増加し、電流―電圧特性は点Aから点Bに遷移する。 Accordingly, the absolute value of the current increases rapidly, a current - voltage characteristic changes from point A to point B. なお、図2において、点Bにおける電流値が約20mAで一定になっているのは、急激な電流の増加による素子の破壊を防止するために電流制限を施しているためである。 In FIG. 2, the current value at the point B becomes constant at about 20mA is because the applied current limited to prevent destruction of the element caused by a sudden current.

点Bの状態から徐々に電圧を減少していくと、電流は曲線bに沿って矢印の方向に変化し、その絶対値は徐々に減少する。 When decreasing the voltage gradually from the state of point B, the current changes in the direction of the arrow along the curve b, the absolute value gradually decreases. 印加電圧が0Vに戻ると、電流も0Aとなる。 When the applied voltage is returned to 0V, the current also becomes 0A.

印加電圧を0Vから再度徐々に増加していくと、電流は曲線cに沿って矢印の方向に変化し、その絶対値は徐々に増加する。 When the applied voltage gradually increases again 0V, the current changes in the direction of the arrow along the curve c, the absolute value gradually increases. 印加する正電圧が更に大きくなりなり約1.2Vを超えると、抵抗変化型記憶素子が低抵抗状態から高抵抗状態にスイッチ(リセット)する。 When a positive voltage applied exceeds further increases and becomes about 1.2V, the resistance change memory element is switched (reset) from the low resistance state to the high resistance state. これに伴い電流の絶対値が急激に減少し、電流―電圧特性は点Cから点Dに遷移する。 The absolute value of the current due to this rapidly decreases, current - voltage characteristic changes from the point C to point D.

点Dの状態から状態から徐々に電圧を減少していくと、電流は曲線dに沿って矢印の方向に変化し、その絶対値は徐々に減少する。 When decreasing the voltage gradually from the state from the state of point D, the current changes in the direction of the arrow along the curve d, the absolute value gradually decreases. 印加電圧が0Vに戻ると、電流も0Aとなる。 When the applied voltage is returned to 0V, the current also becomes 0A.

それぞれの抵抗状態は、セット、リセットに必要な電圧以下で安定である。 Each resistance state, set a stable below the voltage required to reset. すなわち、図2においては約1.0V以下で両状態ともに安定であり、電源を切っても保たれる。 In other words, is stable in both states at about 1.0V or less in FIG. 2, is maintained even when the power is turned off. すなわち、低抵抗状態では、印加電圧が点Cの電圧よりも低ければ、電流―電圧特性は曲線cに沿って、低抵抗状態が維持される。 That is, in the low resistance state, if the applied voltage is lower than the voltage at the point C, the current - voltage characteristics along the curve c, the low resistance state is maintained.

このように、単極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子は、高抵抗状態と低抵抗状態との間で抵抗状態を変化させるために、極性の同じ電圧を印加するものである。 Thus, the resistance variable memory element using a unipolar resistance variable memory film, in order to change the resistance state between the high resistance state and the low resistance state, is to apply the same voltage polarity .

なお、上記材料を用いて抵抗変化型記憶素子を形成する場合、抵抗変化型記憶素子形成直後の初期状態では図1及び図2に示すような特性は得られず、抵抗変化型記憶膜を高抵抗状態と低抵抗状態との間で可逆的に変化しうる状態にするためには、上述したフォーミング処理が必要となる。 In the case of forming a resistance variable memory element using the above materials, characteristics as shown in FIGS. 1 and 2 in the initial state immediately after the resistance change memory element formation can not be obtained, a high resistance change storage layer to state that can reversibly change is between a resistive state and the low resistance state, it is necessary to forming process described above.

図3は、図2の場合と同じ単極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子のフォーミング処理を説明する電流―電圧特性である。 3, the current for explaining the forming process of the resistance variable memory element using the same unipolar resistance variable memory film as in FIG. 2 - voltage characteristic.

抵抗変化型記憶素子の形成直後の初期状態では、図3に示すように、高抵抗でありかつ絶縁耐圧は8V程度と非常に高くなっている。 In the initial state immediately after formation of the resistance change memory element, as shown in FIG. 3, and breakdown voltage in the high resistance are very high as about 8V.

初期状態においてこの絶縁耐圧よりも高い電圧を印加すると、図3に示すように、素子に流れる電流値が急激に増加し、すなわち抵抗変化型記憶素子のフォーミングが行われる。 In the initial state upon application of a voltage higher than the breakdown voltage, as shown in FIG. 3, the current value abruptly increases flowing in the element, i.e. the forming of the resistance variable memory element is performed. このフォーミングを行うことにより、抵抗変化型記憶素子は、図2に示すような電流―電圧特性を示すようになり、低抵抗状態と高抵抗状態とを可逆的に変化することができるようになる。 By performing this forming, the resistance change memory element, the current as shown in FIG. 2 - is as shown voltage characteristics, it is possible to change the low resistance state and high resistance state reversibly .

次に、本発明の第1の抵抗変化型記憶素子の第1実施形態について説明する。 Next, a description will be given of a first embodiment of the first resistance variable memory element of the present invention.

図4は、本発明の第1の抵抗変化型記憶素子の第1実施形態の断面図である。 Figure 4 is a cross-sectional view of a first embodiment of the first resistance variable memory element of the present invention.

この抵抗変化型記憶素子1には、半導体基板11上に下部電極としての電極膜12aが設けられている。 The resistance variable memory element 1, the electrode film 12a of the lower electrode is provided on the semiconductor substrate 11. その電極膜12a上には、印加電圧に応じて高抵抗状態と、その高抵抗状態よりも電流が流れやすい低抵抗状態とが切り替わり、高抵抗状態と低抵抗状態とを選択的に保持する抵抗変化型記憶膜13が設けられている。 On the electrode film 12a, and the high resistance state in response to the applied voltage, its a low resistance state is switched to a current easily flows than the high resistance state, selectively retaining a high resistance state and a low resistance state resistance change storage layer 13 is provided. この抵抗変化型記憶膜13は、複数の酸化物の結晶が半導体基板11上に同一の粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなるものである。 The resistance variable memory film 13 is to crystal interface between the crystals of the plurality of oxide adjacent with grown at the same diameter on the semiconductor substrate 11 is made of a closely polycrystalline formed by.

この抵抗変化型記憶膜13の上には、上部電極としての電極膜12bが設けられている。 On this resistance variable memory film 13, the electrode film 12b as an upper electrode is provided. これらの電極膜12a、12bが抵抗変化型記憶膜13を挟む構造になっており、電極膜12a、12bによって、抵抗変化型記憶膜13に電圧が印加される。 These electrode films 12a, 12b has a structure sandwiching the resistance variable memory film 13, the electrode film 12a, by 12b, a voltage is applied to the resistance variable memory film 13. この抵抗変化型記憶膜13の膜厚は、20nm〜50nmである。 The thickness of the resistance variable memory film 13 is 20 nm to 50 nm.

ここで、抵抗変化型記憶膜13の電気抵抗率は、1〜10 12 Ωcmの範囲内である。 Here, the electrical resistivity of the resistance variable memory film 13 is in the range of 1 to 10 12 [Omega] cm.

また、抵抗変化型記憶膜13の材料としては、例えば、酸化ニッケル、酸化鉄、酸化コバルト、酸化チタン、酸化クロム、酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化イットリウム、PrCaMnO 、LaSrMnO 、BaSrMnO 、Cr−doped SrTiO 、Cr−doped PbTiO 、GeSbTeなどを用いることができる。 As the material of the resistance variable memory film 13, for example, nickel oxide, iron oxide, cobalt oxide, titanium oxide, chromium oxide, silicon oxide, aluminum oxide, hafnium oxide, magnesium oxide, yttrium oxide, PrCaMnO 3, LaSrMnO 3 , and the like can be used BaSrMnO 3, Cr-doped SrTiO 3 , Cr-doped PbTiO 3, GeSbTe.

一方、電極膜12a、12bの電気抵抗率は、10 −3 Ωcm以下である。 On the other hand, the electrical resistivity of the electrode film 12a, 12b is 10 -3 [Omega] cm or less. 電極膜12a、12bの材料としては、Pt、Au、Al、Cuなどの金属やITO、SnO 2―x 、ZnO 1−xなどの酸化物を用いることができる。 Electrode film 12a, as the material of 12b, it is possible to use Pt, Au, Al, a metal or ITO, such as Cu, SnO 2-x, an oxide such as ZnO 1-x.

次に、本発明の第1の抵抗変化型記憶素子の第1実施形態の製造方法ついて説明する。 Next, a description will be given of the manufacturing method of the first embodiment of the first resistance variable memory element of the present invention.

図5は、本発明の第1の抵抗変化型記憶素子の第1実施形態の製造方法の工程を示す図である。 Figure 5 is a diagram showing a step in a manufacturing method of the first embodiment of the first resistance variable memory element of the present invention.

第1の工程として、半導体基板11上に電極膜12aをスパッタリングに代表される真空製膜法により成長させる(図5(a))。 As a first step, it is growing by a vacuum film forming method typified electrode film 12a to sputtering on the semiconductor substrate 11 (Figure 5 (a)).

第2の工程として、電極膜12aに、真空製膜法により複数個の島状成長核14を形成する(図5(b))。 As a second step, the electrode film 12a, to form a plurality of island growth nucleus 14 by a vacuum film forming method (Figure 5 (b)). この島状成長核14は、抵抗変化型記憶膜の結晶が成長する元になる結晶核である。 The island growth nucleus 14, crystals of the resistance variable memory film is a crystal nucleus from which to grow. なお、図5では、図を見やすくするため、一番右端の島状成長核にのみ、符号14が付されている。 In FIG. 5, for clarity of illustration, only the rightmost island growth nucleus, reference numeral 14 is attached.

ここで、以下の文中、島状成長核を形成する下地となる電極膜や後述する積層膜および酸化膜を下地膜と総称する。 Here, the following text, the laminated film and the oxide film to the electrode film and later as a base for forming the island-shaped growth nuclei are collectively referred to as the base film.

島状成長核は、下地膜と濡れ性が低い(表面エネルギが大きい)材料を用いることにより形成することができる。 Island growth nucleus can be formed by using a base film and low wettability (surface energy is large) material.

具体的には、濡れ性が低い材料として、酸化物(酸化インジウム−酸化スズ、酸化スズ、酸化亜鉛、酸化ニッケル、酸化タングステン、酸化チタン、酸化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウムなど)、窒化物(窒化シリコン、窒化アルミニウム、窒化チタン、窒化硼素など)、弗化物(弗化マグネシウムなど)、および硼化物(硼化チタンなど)のようなセラミックスの群の中から選択される材料を下地膜に用いる。 Specifically, the low wettability material, oxide (indium oxide - tin oxide, tin oxide, zinc oxide, nickel oxide, tungsten oxide, titanium oxide, silicon oxide, aluminum oxide, tantalum oxide, etc. hafnium oxide), nitrides (silicon nitride, aluminum nitride, titanium nitride, etc. boron nitride), (such as magnesium fluoride) fluoride, and boride lower a material selected from the group of ceramics such as (titanium boride, etc.) It used to Chimaku. 特に上記窒化物は表面張力調整膜として用いることが好ましい。 In particular the nitride is preferably used as a surface tension adjusting film. 図5には図示しない表面張力調整膜とは必要に応じて電極膜12a上(電極膜12aと島状成長核15との間)に形成されるものであり、トンネル効果で電流を流せる薄い膜厚を有するセラミック膜であれば良い。 Figure 5 is intended is formed on the not-shown tension adjusting film and the electrode film 12a, if necessary (between the electrode film 12a and the island growth nuclei 15), a thin film that can safely current tunneling the thickness may be a ceramic membrane having a.

この下地膜に、貴金属(Pt、Au、Pd、Ruなど)、高融点金属(Cr、Ta、W、Tiなど)、およびAgやInなどの(加熱)凝集し易い金属の群の中から選択される金属をスパッタリングに代表される真空製膜法により膜厚0.2〜1.0nm形成することにより島状成長核を形成する。 This base film, a noble metal (Pt, Au, Pd, Ru, etc.), refractory metals (Cr, Ta, W, Ti, etc.), and (heating), such as Ag and In selected from the group of aggregated prone metal forming an island growth nuclei by thickness 0.2~1.0nm formed by a vacuum film forming method typified by sputtering a metal to be. なお、製膜直後に真空中で100〜250℃に1〜10秒加熱することにより、島状成長核の形成を促すことができる。 Incidentally, by heating 1 to 10 seconds 100 to 250 ° C. in a vacuum after film formation, it is possible to cause formation of island growth nucleus.

次に、第3の工程として、島状成長核にシードを形成させる。 Next, as a third step, to form a seed in an island-like growth nuclei. 以下、シードの形成について詳述する。 Below, it will be described in detail the formation of the seed.

島状成長核の形成後、抵抗変化型記憶膜を構成する材料として、酸化ニッケル、酸化鉄、酸化コバルト、酸化チタン、酸化クロム、酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化イットリウム、PrCaMnO 、LaSrMnO 、BaSrMnO 、Cr−doped SrTiO 、Cr−doped PbTiO 、およびGeSbTeなどの群の中から選択される材料を用いて、真空製膜法により、島状成長核の膜厚を1.0〜5.0nmに製膜し、シード15を形成する。 After the formation of the island growth nucleus, as the material constituting the resistance change storage layer, nickel oxide, iron oxide, cobalt oxide, titanium oxide, chromium oxide, silicon oxide, aluminum oxide, hafnium oxide, magnesium oxide, yttrium oxide, PrCaMnO 3, LaSrMnO 3, BaSrMnO 3, Cr-doped SrTiO 3, Cr-doped PbTiO 3, and by using a material selected from the group such as GeSbTe, by a vacuum film forming method, the film thickness of island growth nucleus to form a film in 1.0~5.0nm, to form a seed 15. なお、図5では、図を見やすくするため、一番右端のシードにのみ、符号15が付されている。 In FIG. 5, for clarity of illustration, only the rightmost seed, code 15 is attached. シード15の形成に際し、隣接するシード15を形状的に分離するため、製膜速度を遅く(0.1〜0.5nm/min)して、ゆっくりとシード15を堆積することが好ましい。 Upon formation of the seed 15, to separate adjacent seeds 15 geometrically, slowing the deposition rate was (0.1 to 0.5 / min), it is preferable to deposit the slow seed 15. このようにして形成されたシード間の距離は一定に保たれ、各シード間の距離を5〜20nmに設定することができる。 Thus the distance between the formed seed which is kept constant, the distance between each seed can be set to 5 to 20 nm.

続いて、第4の工程として、シード15の形成後、抵抗変化型記憶膜を構成する材料を用いて、真空製膜法により膜厚20〜50nmの抵抗変化型記憶膜13を形成する(図5(d))。 Subsequently, as a fourth step, after the formation of the seed 15 by using the material for forming the resistance variable memory film, forming a resistance variable memory film 13 having a thickness of 20~50nm by a vacuum film forming method (FIG. 5 (d)).

さらに、第5の工程として、電極膜12bを真空製膜法により成長させる(図5(e))。 Further, as a fifth step, growing the electrode film 12b by a vacuum film forming method (FIG. 5 (e)).

これらの工程を経て、本発明の第1の抵抗変化型記憶素子の第1実施形態が製造される。 Through these steps, a first embodiment of the first resistance variable memory element of the present invention is produced. なお、抵抗変化型記憶膜と電極膜との接合面の間に表面張力調整膜を積層してもよい。 It is also possible to laminate a surface tension adjusting film between the joint surfaces of the resistance variable memory film and the electrode film. 表面張力調整膜については、第1の抵抗変化型記憶素子の第2実施形態の説明で後述する。 The surface tension adjustment layer, later in the description of the second embodiment of the first resistance variable memory element.

なお、図5(e)において、説明上、明示的に島状成長核やシードが描かれている。 Incidentally, in FIG. 5 (e), the explanation has been explicitly depicted island growth nucleus and the seed. この島状成長核やシードは、本来、真空製膜法により形成された後の抵抗変化型記憶膜13の一部として同一の結晶となっており、図4に示す抵抗変化型記憶素子1のようになっている。 The island growth nuclei or seeds, originally has a same crystal as part of the resistance variable memory film 13 after being formed by a vacuum film forming method, resistance variable memory element 1 shown in FIG. 4 It has become way.

次に、第1の抵抗変化型記憶素子の第1実施形態の動作について説明する。 Next, the operation of the first embodiment of the first resistance variable memory element.

図6は、第1の抵抗変化型記憶素子の第1実施形態を採用した不揮発性半導体記憶装置のメモリセルの概要図である。 Figure 6 is a schematic diagram of a memory cell of a nonvolatile semiconductor memory device employing a first embodiment of the first resistance variable memory element.

図6に示す不揮発性半導体記憶装置のメモリセル100は、抵抗変化型記憶素子1とセル選択トランジスタ101とを有している。 Memory cell 100 of the nonvolatile semiconductor memory device shown in FIG. 6, and a resistance change memory element 1 and the cell select transistor 101. 抵抗変化型記憶素子1は、その一端がビット線BLに接続され、他端がセル選択トランジスタ101のドレイン端子101aに接続されている。 Resistance change memory element 1 has one end connected to the bit line BL, and the other end connected to the drain terminal 101a of the cell select transistor 101. セル選択トランジスタ101のドレイン端子101bはソース線SLに接続され、セル選択トランジスタ101のゲート端子101cはワード線WLに接続されている。 Drain terminal 101b of the cell select transistor 101 is connected to the source line SL, and a gate terminal 101c of the cell selection transistor 101 is connected to a word line WL.

図7は、図6に示すメモリセルをマトリクス状に配置したメモリセルアレイの一例を示す回路図である。 Figure 7 is a circuit diagram showing an example of a memory cell array in which memory cells arranged in a matrix shown in FIG. 複数のメモリセルが列方向(図面縦方向)及び行方向(図面横方向)に隣接して形成されている。 A plurality of memory cells are formed adjacent in the column direction (vertically in the drawing) and the row direction (lateral direction).

列方向には、複数のワード線WL1、バーWL1、WL2、バーWL2・・・が配されており、列方向に並ぶメモリセルは、共通の信号線を共有している。 The column direction, a plurality of word lines WL1, bar WL1, WL2, and a bar WL2 · · · are arranged, the memory cells arranged in a column direction, share a common signal line. また、列方向には、ソース線SL1、SL2、・・・が配され、列方向に並ぶメモリセルに共通の信号線を共有している。 Further, in the column direction, source lines SL1, SL2, · · · are arranged, share a common signal line to the memory cells aligned in the column direction.

なお、ソース線SLは、ワード線WL2本に1本づつ設けられている。 The source line SL is provided one by one the word line WL2 present.

行方向(図面横方向)には、複数のビット線BL1、BL2、BL3、BL4・・・が配されており、行方向に並ぶメモリセルは共通の信号線を共有している。 In the row direction (lateral direction), a plurality of bit lines BL1, BL2, BL3, BL4 · · · are arranged, the memory cells arranged in the row direction share a common signal line.

次に、本発明の第1の抵抗変化型記憶素子の第1実施形態を採用した不揮発性半導体記憶装置の動作を説明する。 Next, the operation of the first non-volatile semiconductor memory device employing a first embodiment of the resistance variable memory element of the present invention.

はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について説明する。 First, the rewriting operation from the high resistance state to the low resistance state, i.e. the operation of the set will be described. ここで、説明をわかりやすくするため、書き換え対象のメモリセルは、図7に示す点線の四角で囲った、ワード線WL1およびビット線BL1に接続されたメモリセル100である。 Here, for ease of description, the memory cell to be rewritten is boxed in dotted line shown in FIG. 7, a memory cell 100 connected to the word line WL1 and the bit line BL1.

まず、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ101をオン状態にする。 First, a prescribed voltage is applied to the word line WL1, the cell select transistor 101 in the ON state. ソース線SL1は、基準電位、例えば、接地電位である0Vに接続する。 The source line SL1, a reference potential, for example, be connected to 0V which is the ground potential.

次いで、ビット線BL1に、抵抗変化型記憶素子1をセットするに要する電圧と同じあるいはこれよりやや大きいバイアス電圧を印加する。 Then, the bit line BL1, and applies the same or slightly larger bias voltage than this voltage required to set the resistance change memory element 1. 例えば、図2の実線で示す特性を有する抵抗変化型記憶素子の場合、約1.5V程度のバイアス電圧を印加する。 For example, if the resistance variable memory element having characteristics indicated by the solid line in FIG. 2, for applying a bias voltage of about 1.5V.

バイアス電圧を印加することにより、ビット線BL1、抵抗変化型記憶素子1およびセル選択トランジスタ101を介してソース線SL1へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗変化型記憶素子1の抵抗値R 及びセル選択トランジスタ101のチャネル抵抗R CSに応じてそれぞれ分配される。 By applying a bias voltage, the bit line BL1, a current path toward the source line SL1 via the resistance variable memory element 1 and the cell select transistor 101 is formed, the applied bias voltage, resistance variable memory element 1 It is distributed respectively in accordance with the channel resistance R CS of the resistance value R H and the cell select transistor 101.

このとき、抵抗変化型記憶素子1の抵抗値R は、セル選択トランジスタ101のチャネル抵抗R CSに比べて十分に大きいため、バイアス電圧のほとんどは抵抗変化型記憶素子1に印加される。 At this time, the resistance value R H of the resistance change memory element 1, for sufficiently large in comparison with the channel resistance R CS of the cell select transistors 101, most of the bias voltage applied to the resistance variable memory element 1. これにより、抵抗変化型記憶素子1は、高抵抗状態から低抵抗状態に変化する。 Accordingly, the resistance change memory element 1 is changed from the high resistance state to the low resistance state.

次いで、ビット線BL1に印加するバイアス電圧をゼロに戻した後、ワード線WL1に印加する電圧をオフにし、セットの動作を完了する。 Then, after returning the bias voltage applied to the bit lines BL1 to zero, to clear the voltage applied to the word line WL1, completes the operation of the set.

次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について説明する。 Next, rewriting operation from the low resistance state to the high resistance state, i.e. the operation of the reset will be described. 書き換え対象のメモリセル100は、ワード線WL1及びビット線BL1に接続されたメモリセル100である。 Rewritten in the memory cell 100 is a memory cell 100 connected to the word line WL1 and the bit line BL1.

まず、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ101をオン状態にする。 First, a prescribed voltage is applied to the word line WL1, the cell select transistor 101 in the ON state. ソース線SL1は、基準電位、例えば接地電位である0Vに接続する。 The source line SL1, the reference potential, is connected to 0V, for example ground potential.

次いで、ビット線BL1に、抵抗変化型記憶素子1をリセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する。 Then, the bit line BL1, and applies the same or slightly larger bias voltage than this voltage required to reset the resistance change memory element 1. 例えば、図2の実線で示す特性を有する抵抗変化型記憶素子の場合、約0.8V程度のバイアス電圧を印加する。 For example, if the resistance variable memory element having characteristics indicated by the solid line in FIG. 2, for applying a bias voltage of about 0.8V.

バイアス電圧を印加することにより、ビット線BL1、抵抗変化型記憶素子1及びセル選択トランジスタ101を介してソース線SL1へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗変化型記憶素子1の抵抗値R 及びセル選択トランジスタ101のチャネル抵抗R CSに応じてそれぞれに分配される。 By applying a bias voltage, the bit line BL1, a current path toward the source line SL1 via the resistance variable memory element 1 and the cell select transistor 101 is formed, the applied bias voltage, resistance variable memory element 1 It is distributed to each according to the channel resistance R CS of the resistance value R L and the cell select transistor 101.

このとき、セル選択トランジスタ101のチャネル抵抗R CSは、抵抗変化型記憶素子1の抵抗値R よりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗変化型記憶素子1に印加される。 In this case, the channel resistance R CS of the cell select transistor 101, for sufficiently smaller than the resistance value R L of the resistance change memory element 1, most of the applied bias voltage is applied to the resistance variable memory element 1. これにより、抵抗変化型記憶素子1は、低抵抗状態から高抵抗状態に変化する。 Accordingly, the resistance change memory element 1 is changed from the low resistance state to the high resistance state.

リセット過程では、抵抗変化型記憶素子1が高抵抗状態に切り換わった瞬間、ほぼ全バイアス電圧が抵抗変化型記憶素子1に配分されるため、このバイアス電圧によって抵抗変化型記憶素子1が再度セットされることを防止する必要がある。 In the reset process, the moment of resistance variable memory element 1 is switched to the high resistance state, since almost all the bias voltage is distributed to the resistance variable memory element 1, is set again the resistance change memory element 1 by the bias voltage it is necessary to prevent being. このためには、ビット線BL1に印加するバイアス電圧は、セットに要する電圧よりも小さくしなければならない。 For this purpose, the bias voltage applied to the bit line BL1, must be smaller than the voltage required for the set.

リセット過程では、セル選択トランジスタ101のチャネル抵抗R CSが抵抗変化型記憶素子1の抵抗値R よりも十分に小さくなるように、これらトランジスタのゲート電圧を調整するとともに、ビット線BL1に印加するバイアス電圧を、リセットに必要な電圧以上、セットに必要な電圧未満に設定する。 In the reset process, as in channel resistance R CS of the cell select transistor 101 becomes sufficiently smaller than the resistance value R L of the resistance change memory element 1, with adjusting the gate voltages of these transistors, it is applied to the bit line BL1 a bias voltage, a voltage more than necessary to reset and set to be less than voltage necessary to set.

次いで、ビット線BL1に印加するバイアス電圧をゼロに戻した後、ワード線WL1に印加する電圧をオフにし、リセットの動作を完了する。 Then, after returning the bias voltage applied to the bit lines BL1 to zero, to clear the voltage applied to the word line WL1, completes the operation of the reset.

本実施形態による不揮発性半導体記憶装置では、図6に示すように、ワード線WLとソース線SLとが列方向に配されており、一のワード線(例えばWL1)に接続されたメモリセル100は、同じソース線SL(例えばSL1)に接続されている。 In the nonvolatile semiconductor memory device according to the present embodiment, as shown in FIG. 6, the word line WL and the source line SL are arranged in the column direction, the memory cells connected to one word line (e.g., WL1) 100 It is connected to the same source line SL (for example, SL1). したがって、上記リセット動作において複数のビット線BL(例えばBL1〜BL4)を同時に駆動すれば、選択ワード線(例えばWL1)に連なる複数のメモリセル100を一括してリセットすることも可能である。 Thus, if at the same time driving the bit lines BL (for example, BL1 to BL4) in the reset operation, it is possible to reset at once a plurality of memory cells 100 connected to the selected word line (e.g., WL1).

次に、図6に示す本実施形態による不揮発性半導体記憶装置の読み出し方法について説明する。 Next, the reading method of the nonvolatile semiconductor memory device will be described according to the present embodiment shown in FIG. 読み出し対象のメモリセル100は、ワード線WL1及びビット線BL1に接続されたメモリセル100である。 A memory cell to be read 100 is a memory cell 100 connected to the word line WL1 and the bit line BL1.

まず、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ101をオン状態にする。 First, a prescribed voltage is applied to the word line WL1, the cell select transistor 101 in the ON state. ソース線SL1は、基準電位、例えば接地電位である0Vに接続する。 The source line SL1, the reference potential, is connected to 0V, for example ground potential.

次いで、ビット線BL1に、所定のバイアス電圧を印加する。 Then, the bit line BL1, and applies a predetermined bias voltage. このバイアス電圧は、抵抗変化型記憶素子1がいずれの抵抗状態にあるときも印加電圧によってセットやリセットが生じないように設定する。 This bias voltage, the resistance change memory element 1 is set so as not to cause the set and reset by even an applied voltage when in any resistance state.

ビット線BL1にこのようなバイアス電圧を印加すると、ビット線BL1には抵抗変化型記憶素子1の抵抗値に応じた電流が流れる。 The application of this bias voltage to the bit line BL1, current corresponding to the resistance value of the resistance variable memory element 1 to the bit line BL1. したがって、ビット線BL1に流れるこの電流値を検出することにより、抵抗変化型記憶素子1がどのような抵抗状態にあるかを読み出すことができる。 Therefore, by detecting the current flowing through the bit line BL1, if the resistance change memory element 1 is in any resistance state can be read out.

以上より、本発明の第1の抵抗変化型記憶素子の第1実施形態によれば、抵抗変化型記憶膜13を多結晶にすることで、抵抗変化型記憶膜13と電極膜12a、12bとの間に形成された界面だけでなく、その多結晶同士の結晶界面にも電子の流れを不連続にする領域が形成され、その分、CER値を高めることができる。 According to the first of the first embodiment of the resistance variable memory element of the above, the present invention, the resistance variable memory film 13 by a polycrystalline, the resistance change memory layer 13 and the electrode film 12a, and 12b not only the interface formed between, the area to discontinuous flow of electrons in the crystal interface of polycrystalline each other are formed, correspondingly, it is possible to increase the CER values. また、結晶の粒径を揃えることで、結晶が均一化される分、CER値のばらつきを抑制することができる。 Further, by aligning the particle diameter of the crystal, minute crystals is uniform, it is possible to suppress the variation of CER values.

ここで、上述した抵抗変化型記憶膜13は、酸化物からなる複数の結晶が半導体基板11上に同一の粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなるものであってもよい。 The resistance variable memory film 13 described above, a plurality of crystals of a polycrystalline crystal surface adjacent are formed closely together to grow in the same particle size on the semiconductor substrate 11 made of an oxide it may be the one. 以下の実施例においても、同様とする。 In the following examples, the same.

以上で、本発明の第1の抵抗変化型記憶素子の第1実施形態の説明を終了し、次に、本発明の第1の抵抗変化型記憶素子の第2実施形態について説明する。 This concludes the description of the first embodiment of the first resistance variable memory element of the present invention, it will now be described a second embodiment of the first resistance variable memory element of the present invention.

なお、本発明の第1の抵抗変化型記憶素子の第1実施形態と本発明の第1の抵抗変化型記憶素子の第2実施形態とでは、構造が一部異なるが、それ以外は同様の構造を有するため、同じ要素については同じ符号を付して説明を省略し、相違点について主に説明する。 Incidentally, the present invention in a second embodiment of the first embodiment and the first resistance variable memory element of the present invention the first resistance variable memory element, but different structures partially, the same otherwise because it has a structure, for the same elements it will be omitted with denoted by the same reference numerals and mainly describes the differences.

図8は、本発明の第1の抵抗変化型記憶素子の第2実施形態の断面図である。 Figure 8 is a cross-sectional view of a second embodiment of the first resistance variable memory element of the present invention.

本発明の第1の抵抗変化型記憶素子の第1実施形態と第1の抵抗変化型記憶素子の第2実施形態との相違は、この第2実施形態において、大きさが異なる不揃いの多結晶からなる電極膜12c、12dを採用している点である。 The difference between the second embodiment of the first of the first embodiment and the first resistance variable memory element of the resistance variable memory element of the present invention, in this second embodiment, the irregular having different sizes polycrystalline electrode film 12c made of, is a point that employ 12d. また、抵抗変化型記憶膜と電極膜との間に、後述する表面張力調整膜を設けた点である。 Between the resistance-change memory film and the electrode film, in that a surface tension adjustment layer to be described later.

次に、本発明の第1の抵抗変化型記憶素子の第2実施形態の製造方法について説明する。 Next, a method for manufacturing the second embodiment of the first resistance variable memory element of the present invention.

図9は、本発明の第1の抵抗変化型記憶素子の第2実施形態の製造方法の工程を示す図である。 Figure 9 is a diagram illustrating a process method for manufacturing the second embodiment of the first resistance variable memory element of the present invention.

第1の工程として、半導体基板11上に電極膜12cを真空製膜法により成長させる(図9(a))。 As a first step, growing by a vacuum film forming method of the electrode film 12c on the semiconductor substrate 11 (FIG. 9 (a)). 図9では、電極膜12cは大きさが異なる不揃いの多結晶から構成されている。 In Figure 9, the electrode film 12c is formed of a polycrystalline irregular that the size differs.

第2の工程として、電極膜12cの上面(下地膜)の表面エネルギを調整するため、表面張力調整膜16a(例えば、酸化物膜、窒化物膜、炭化物膜、弗化物膜、および硼化物などのセラミックス膜の群の中から選択される膜)を真空製膜法により、膜厚0.5〜2.0nmに形成する。 As a second step, to adjust the surface energy of the upper surface (base film) of the electrode film 12c, the surface tension adjustment layer 16a (e.g., oxide film, nitride film, a carbide film, fluoride films, and borides such as the film) selected from the group of a ceramic film by a vacuum film formation method, is formed to a thickness of 0.5~2.0Nm.

第3の工程として、真空製膜法により電極膜12cに島状成長核14を形成する(図9(c))。 As a third step, to form a island growth nuclei 14 to the electrode film 12c by a vacuum film forming method (FIG. 9 (c)).

第4の工程として、真空製膜法により島状成長核にシード15を形成させる(図9(d))。 As a fourth step, to form the seed 15 to island growth nucleus by a vacuum film forming method (FIG. 9 (d)).

第5の工程として、シード15の形成後、抵抗変化型記憶膜を構成する材料を用いて、真空製膜法により膜厚20〜50nmの抵抗変化型記憶膜13を形成する(図9(e))。 As a fifth step, after the formation of the seed 15 by using the material for forming the resistance variable memory film, forming a resistance variable memory film 13 having a thickness of 20~50nm by a vacuum film forming method (FIG. 9 (e )).

これらの工程を経て、本発明の第1の抵抗変化型記憶素子の第2実施形態が製造される。 Through these steps, a second embodiment of the first resistance variable memory element of the present invention is produced.

次に、本発明の第1の抵抗変化型記憶素子の第2実施形態を採用した不揮発性半導体記憶装置の動作について説明する。 Next, the operation of the first non-volatile semiconductor memory device employing a second embodiment of the resistance variable memory element of the present invention. なお、本発明の第1の抵抗変化型記憶素子の第1実施形態との相違点について説明する。 Incidentally, the difference will be described in the first embodiment of the first resistance variable memory element of the present invention.

本発明の第1の抵抗変化型記憶素子の第2実施形態では、表面張力調整膜を積層したが、表面張力調整膜を積層せずに抵抗変化型記憶素子を作製してもよい。 In the second embodiment of the first resistance variable memory element of the present invention it has been stacked the surface tension adjustment layer may be made variable resistance memory element without laminating the surface tension adjustment layer.

次に、本発明の第1の抵抗変化型記憶素子の第3実施形態について説明する。 Next, a description of a third embodiment of the first resistance variable memory element of the present invention.

図10は、本発明の第1の抵抗変化型記憶素子の第3実施形態の断面図である。 Figure 10 is a cross-sectional view of a third embodiment of the first resistance variable memory element of the present invention.

本発明の第1の抵抗変化型記憶素子の第3実施形態の特徴は、同一形状の多結晶からなる電極膜12eを採用している点である。 Features of the third embodiment of the first resistance variable memory element of the present invention is that it employs an electrode film 12e made of polycrystalline having the same shape.

次に、第1の抵抗変化型記憶素子の第3実施形態の製造方法について説明する。 Next, a method for manufacturing the third embodiment of the first resistance variable memory element.

図11は、本発明の第1の抵抗変化型記憶素子の第3実施形態の製造方法の工程を示す図である。 Figure 11 is a diagram showing a step in a manufacturing method of the third embodiment of the first resistance variable memory element of the present invention.

第1の工程として、真空製膜法により半導体基板11上に電極膜を形成するための島状成長核14を形成する(図11(a))。 As a first step, to form an island-like growth nuclei 14 for forming an electrode film on the semiconductor substrate 11 by a vacuum film forming method (FIG. 11 (a)).

第2の工程として、真空製膜法により島状成長核14にシード15を形成させる(図11(b))。 As a second step, to form the seed 15 to island growth nucleus 14 by a vacuum film forming method (FIG. 11 (b)).

第3の工程として、シード15を起点として、真空製膜法により、電極膜となる結晶が半導体基板11上に同一の粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなる電極膜12eを形成させる。 The As third step, starting from the seed 15 by the vacuum film forming method, a polycrystalline surface adjacent with the electrode film crystal is grown at the same diameter on the semiconductor substrate 11 is formed close to each thereby forming an electrode film 12e made of crystal.

第4の工程として、抵抗変化型記憶膜を構成する材料を用いて、真空製膜法により膜厚20〜50nmの抵抗変化型記憶膜13を形成する(図11(d))。 As a fourth step, by using a material for forming the resistance variable memory film, forming a resistance variable memory film 13 having a thickness of 20~50nm by a vacuum film forming method (FIG. 11 (d)).

第5の工程として、真空製膜法により抵抗変化型記憶膜13上に電極膜12fを成長させる(図11(e))。 As a fifth step, growing the electrode film 12f on the resistance variable memory film 13 by a vacuum film forming method (FIG. 11 (e)).

これらの工程を経て、本発明の第1の抵抗変化型記憶素子の第3実施形態が製造される。 Through these steps, the third embodiment of the first resistance variable memory element of the present invention is produced.

次に、本発明の第1の抵抗変化型記憶素子の第3実施形態を採用した不揮発性半導体記憶装置の動作に関し、特徴的な点について説明する。 Next, relates behavior of the first variable resistance nonvolatile semiconductor memory device employing a third embodiment of a storage element of the present invention will be described characteristic points on.

本発明の第1の抵抗変化型記憶素子の第3実施形態では、電極膜12eを同一形状の多結晶構造としている。 In the third embodiment of the first resistance variable memory element of the present invention, and an electrode film 12e and the polycrystalline structure of the same shape.

次に、本発明の第1の抵抗変化型記憶素子の第4実施形態について説明する。 Next, a description of a fourth embodiment of the first resistance variable memory element of the present invention.

図12は、本発明の第1の抵抗変化型記憶素子の第4実施形態の断面図である。 Figure 12 is a cross-sectional view of a fourth embodiment of the first resistance variable memory element of the present invention.

第1の抵抗変化型記憶素子の第4実施形態では、第3実施形態と比較して、新たに酸化Si層11bを設けた。 In the fourth embodiment of the first resistance variable memory element, as compared with the third embodiment, it is provided a new Si oxide layer 11b.

次に、本発明の第1の抵抗変化型記憶素子の第4実施形態の製造方法について説明する。 Next, a method for manufacturing the fourth embodiment of the first resistance variable memory element of the present invention.

図13は、本発明の第1の抵抗変化型記憶素子の第4実施形態の製造方法の工程を示す。 Figure 13 illustrates a process of the manufacturing method of the fourth embodiment of the first resistance variable memory element of the present invention.

第1の工程として、シリコン単結晶からなるSi基板11a上に、フォトリソグラフィの技術を用いて、レジストパターニングを行う。 As a first step, on a Si substrate 11a made of silicon single crystal, by using a photolithography technique, the resist is patterned. 続いて、緩衝フッ酸水溶液を用いてSi基板11aをエッチングすることにより、Si結晶面上におけるエッチング速度の違いを反映した三角錐状のエッチングピットが形成される(図13(a))。 Subsequently, by etching the Si substrate 11a with a buffered hydrofluoric acid aqueous solution, a triangular pyramid-shaped etching pits reflecting the difference in etching rate on Si crystal face is formed (FIG. 13 (a)).

第2の工程として、レジストを除去した後、Si基板11aの表面に熱酸化Si層11bを形成することで、島状成長核材料のシリサイド化を防ぐ(図13(b))。 As a second step, after removing the resist, forming a thermally oxidized Si layer 11b on the surface of the Si substrate 11a, prevent silicidation of island growth nucleus material (FIG. 13 (b)).

第3の工程として、Si基板11aに、電極膜を形成するための島状成長核14を形成する(図13(c))。 As a third step, the Si substrate 11a, to form an island-shaped growth nuclei 14 to form an electrode film (FIG. 13 (c)).

第4の工程として、島状成長核14にシード15を形成させる(図13(d))。 As a fourth step, to form the seed 15 to island growth nucleus 14 (FIG. 13 (d)).

第5の工程として、シード15を起点として、真空製膜法により電極膜12gを形成させる(図13(e))。 As a fifth step, starting from the seed 15 to form an electrode film 12g by a vacuum film forming method (FIG. 13 (e)).

第6の工程として、抵抗変化型記憶膜を構成する材料を用いて、真空製膜法により膜厚20〜50nmの抵抗変化型記憶膜13を形成する(図13(f))。 As a sixth step, by using a material for forming the resistance variable memory film, forming a resistance variable memory film 13 having a thickness of 20~50nm by a vacuum film forming method (FIG. 13 (f)).

第7工程として、真空製膜法により抵抗変化型記憶膜13上に電極膜12hを成長させる(図13(g))。 A seventh step, growing an electrode film 12h on the resistance variable memory film 13 by a vacuum film forming method (FIG. 13 (g)).

なお、本発明の第1の抵抗変化型記憶素子の第4実施形態を採用した不揮発性半導体記憶装置の動作は第1の抵抗変化型記憶素子の第3実施形態を採用した不揮発性半導体記憶装置の動作と同様であるので、説明を省略する。 The first resistance variable memory fourth operation adopted the nonvolatile semiconductor memory device embodiments nonvolatile semiconductor memory device employing a third embodiment of the first resistance variable memory element of the device of the present invention are the same as the operation of, the description thereof is omitted.

本発明の第1の抵抗変化型記憶素子の第4実施形態によっても、第1の抵抗変化型記憶素子の第3実施形態と同様の効果を得ることができる。 Also in accordance with the fourth embodiment of the first resistance variable memory element of the present invention, it is possible to obtain the same effect as the third embodiment of the first resistance variable memory element.

次に、本発明の第1の抵抗変化型記憶素子の第5実施形態について説明する。 Next, a description of a fifth embodiment of the first resistance variable memory element of the present invention.

図14は、本発明の第1の抵抗変化型記憶素子の第5実施形態の断面図である。 Figure 14 is a cross-sectional view of a fifth embodiment of the first resistance variable memory element of the present invention.

本発明の第1の抵抗変化型記憶素子の第5実施形態では、第4実施形態と比較して、島状形成核を形成させる工程を省略して電極膜12iを形成させている。 In the fifth embodiment of the first resistance variable memory element of the present invention, as compared with the fourth embodiment, it is omitted the step of forming the island-shaped nuclei formed by forming an electrode film 12i.

次に、本発明の第1の抵抗変化型記憶素子の第4実施形態の製造方法について説明する。 Next, a method for manufacturing the fourth embodiment of the first resistance variable memory element of the present invention.

図15は、本発明の第1の抵抗変化型記憶素子の第4実施形態の製造方法の工程を示す。 Figure 15 illustrates a process of the manufacturing method of the fourth embodiment of the first resistance variable memory element of the present invention.

第1の工程として、シリコン単結晶からなるSi基板11a上に、フォトリソグラフィの技術を用いて、レジストパターニングを行う。 As a first step, on a Si substrate 11a made of silicon single crystal, by using a photolithography technique, the resist is patterned. 続いて、緩衝フッ酸水溶液を用いてSi基板11aをエッチングすることにより、Si結晶面上におけるエッチング速度の違いを反映した三角錐状のエッチングピットが形成される(図15(a))。 Subsequently, by etching the Si substrate 11a with a buffered hydrofluoric acid aqueous solution, a triangular pyramid-shaped etching pits reflecting the difference in etching rate on Si crystal face is formed (FIG. 15 (a)).

第2の工程として、レジストを除去した後、Si基板の表面に熱酸化Si層を形成する(図15(b))。 As a second step, after removing the resist, to form a thermally oxidized Si layer on a surface of the Si substrate (FIG. 15 (b)).

第3の工程として、真空製膜法により、同じ大きさの電極膜12iを形成させる(図15(c))。 As a third step, by a vacuum film forming method, thereby forming an electrode film 12i of the same size (FIG. 15 (c)).

第4の工程として、抵抗変化型記憶膜を構成する材料を用いて、真空製膜法により膜厚20〜50nmの抵抗変化型記憶膜を形成する(図15(d))。 As a fourth step, by using a material for forming the resistance variable memory film, forming a resistance variable memory film having a thickness of 20~50nm by a vacuum film forming method (FIG. 15 (d)).

第5工程として、上述した第4実施例の第1〜第3工程を繰り返すことで、電極膜12jを成長させる(図15(e))。 As a fifth step, by repeating the first to third steps of the fourth embodiment described above, grow the electrode film 12j (FIG. 15 (e)).

なお、本発明の第1の抵抗変化型記憶素子の第5実施形態を採用した不揮発性半導体記憶装置の動作は、本発明の第1の抵抗変化型記憶素子の第3実施形態を採用した不揮発性半導体記憶装置の動作と同様であるので、説明を省略する。 Incidentally, a nonvolatile operation of the first variable resistance nonvolatile semiconductor memory device employing a fifth embodiment of a storage element, which employs a third embodiment of the first resistance variable memory element of the present invention of the present invention it is the same as the operation of sEMICONDUCTOR mEMORY dEVICE, omitted.

本発明の第1の抵抗変化型記憶素子の第5実施形態によっても、本発明の第1の抵抗変化型記憶素子の第3実施形態と同様の効果を得ることができる。 Also by the fifth embodiment of the first resistance variable memory element of the present invention, it is possible to obtain the same effect as the third embodiment of the first resistance variable memory element of the present invention.

以上で、本発明の第1の抵抗変化型記憶素子の第5実施形態の説明を終了し、本発明の第2の抵抗変化型記憶素子の第1実施形態について説明する。 This concludes the description of the fifth embodiment of the first resistance variable memory element of the present invention will be described first embodiment of the second resistance variable memory element of the present invention.

図16は、本発明の第2の抵抗変化型記憶素子の第1実施形態および第2実施形態の断面図である。 Figure 16 is a cross-sectional view of the first embodiment and the second embodiment of the second resistance variable memory element of the present invention.

この抵抗変化型記憶素子2は、上述した、印加電圧に応じて高抵抗状態と低抵抗状態とが切り替わる酸化物の単結晶で形成された抵抗変化型記憶膜23とその抵抗変化型記憶膜23とは異なる電気抵抗率を有する積層膜24とが交互に積層している構造を有している。 The resistance variable memory element 2, described above, the resistance change memory formed by a single crystal of an oxide and a high resistance state in response to the applied voltage and the low resistance state is switched film 23 and the resistance change storage layer 23 a laminated film 24 having different electrical resistivity and has a structure in which stacked alternately. さらに、半導体基板21上に形成されて、交互に積層された抵抗変化型記憶膜23および積層膜24からなる積層構造の全体を挟んで配備された、抵抗変化型記憶膜23および積層膜24に電圧を印加する一対の電極膜22a、22bとが備えられている(図16(a))。 Further, formed on the semiconductor substrate 21, is deployed across the entire layered structure consisting of the resistance variable memory film 23 and the laminated film 24 are alternately laminated, the resistance variable memory film 23 and laminated film 24 a pair of electrode films 22a for applying a voltage, and a 22b are provided (FIG. 16 (a)).

次に、本発明の第2の抵抗変化型記憶素子の第1実施形態の製造方法について説明する。 Next, a method for manufacturing the first embodiment of the second resistance variable memory element of the present invention.

第1の工程として、半導体基板21上に電極膜22aを真空製膜法により成長させる。 As a first step, an electrode film 22a is grown by a vacuum film forming method on the semiconductor substrate 21.

第2の工程として、抵抗変化型記憶膜を構成する酸化物の単結晶材料を用いて、真空製膜法により抵抗変化型記憶膜23を電極膜22a上に形成する。 As a second step, using a single crystal material of the oxide constituting the resistance change storage layer, forming a resistance variable memory layer 23 on the electrode film 22a by a vacuum film forming method.

第3の工程として、真空製膜法により、抵抗変化型記憶膜23とは異なる電気抵抗率を有する積層膜24を抵抗変化型記憶膜23上に形成する。 As a third step, by a vacuum film forming method, the laminated film 24 is formed on the resistance variable memory layer 23 having different electrical resistivity and the resistance change storage layer 23.
その後は、真空製膜法により、抵抗変化型記憶膜23と積層膜24とを交互に積層させる。 Then, by a vacuum film forming method, it is laminated alternately with the resistance-change memory layer 23 and the laminate film 24.

第4の工程として、真空製膜法により電極膜22bを積層させる。 As a fourth step, to stack the electrode film 22b by a vacuum film forming method.

これらの工程を経て、本発明の第2の抵抗変化型記憶素子の第1実施形態が製造される。 Through these steps, a first embodiment of the second resistance variable memory element of the present invention is produced.

次に、本発明の第2の抵抗変化型記憶素子の第1実施形態の動作について説明する。 Next, the operation of the first embodiment of the second resistance variable memory element of the present invention.

先ず第1に、積層膜24として、抵抗変化型記憶膜23よりも電気抵抗率が高い膜を用いた場合について述べる。 First, a laminated film 24 will be described the case of using the electric resistivity is higher film than the resistance variable memory film 23.

ここで、この積層膜24は、印加電圧に応じて電子がトンネル現象によってこの積層膜24を通過できる厚さ(数nm)の膜である。 Here, the multilayer film 24, electrons in response to the applied voltage is a membrane of thickness that can pass through the laminated film 24 by the tunnel phenomenon (a few nm).

以上より、抵抗変化型記憶膜23と電気抵抗率が高い積層膜24との界面を多くすることで、抵抗変化型記憶膜23と積層膜24の界面に生じるトンネリング効果に伴う界面領域の電子の流れが抑制される。 Thus, the resistance-change memory layer 23 and the electrical resistivity is high laminated film 24 by increasing the interfacial resistance variable memory film 23 and the interface region electrons due to the tunneling effect occurring at the interface of the laminated film 24 flow is suppressed. すなわち、抵抗変化型記憶膜23と積層膜24との間の界面で生じるショットキー障壁の高さや幅を制御したり、電子をトラップする界面トラップ準位を制御することができ、CER値を高めることができる。 That is, to control the height and width of the Schottky barrier generated at the interface between the resistance change storage layer 23 and the multilayer film 24, it is possible to control the interface trap states that trap electrons, increasing the CER values be able to.

次に、積層膜24として抵抗変化型記憶膜23よりも電気抵抗率が低い膜を用いた場合について述べる。 Next, description will be made of a case where the electric resistivity than the resistance change storage layer 23 as a laminated film 24 using a low film.

電気抵抗率が低い膜を積層膜24に用いた場合、印加電圧に応じて伝導電子が抵抗変化型記憶膜および積層膜24内を膜厚方向に流れるが、抵抗変化型記憶膜とその抵抗変化型記憶膜よりも電気抵抗の低い膜が周期的に存在するためホッピング伝導によって流れる。 If the electrical resistivity is used with low film laminated film 24, but conduction electrons in response to the applied voltage flows through the resistance variable memory film and the laminated film 24 in the thickness direction, the resistance variable memory film and the resistance change than type storage film flows by hopping conduction for low film electric resistance is present periodically. したがって、抵抗変化型記憶膜と積層膜24との間の界面で生じるショットキー障壁の高さや幅を制御したり、電子をトラップする界面トラップ準位を制御することができ、CER値を高めることができる。 Therefore, to control the height and width of the Schottky barrier generated at the interface between the variable resistance memory film and the laminated film 24, it is possible to control the interface trap states that trap electrons, increasing the CER values can.

以上より、本発明の第2の抵抗変化型記憶素子の第1実施形態によれば、抵抗変化型記憶膜と積層膜とを交互に積層することで、抵抗変化型記憶膜と電極膜との間に形成される界面だけでなく、抵抗変化型記憶膜と積層膜との間に形成される異種材料による接合界面を多く配備することができる。 From the above, according to the first embodiment of the second resistance variable memory element of the present invention, a a resistance variable memory film and the laminated film by alternately stacking, the resistance change memory film and the electrode film and the not only the interface formed between the bonding interface due to different materials to be formed between the resistance variable memory film and laminated film can be more deployment. その結果、ショットキー障壁や電子をトラップする領域が増える分、CER値を高めることができる。 As a result, amount that region for trapping Schottky barrier and electrons is increased, it is possible to increase the CER values.

以上で、本発明の第2の抵抗変化型記憶素子の第1実施形態の説明を終了し、本発明の第2の抵抗変化型記憶素子の第2実施形態について説明する。 This concludes the description of the first embodiment of the second resistance variable memory element of the present invention, a description of a second embodiment of the second resistance variable memory element of the present invention.

図16(b)は、本発明の第2の抵抗変化型記憶素子の第2実施形態の断面図である。 16 (b) is a cross-sectional view of a second embodiment of the second resistance variable memory element of the present invention.

本発明の第2の抵抗変化型記憶素子の第1実施形態との差異点は、抵抗変化型記憶膜を酸化物の単結晶ではなく、酸化物からなる複数の結晶が前記半導体基板上に同一の粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶にしている点である。 The difference between the first embodiment of the second resistance variable memory element of the present invention, a resistance variable memory film including a crystal of an oxide, a plurality of crystals comprising an oxide is the same on said semiconductor substrate crystal interface adjacent with grow in particle size is in that in the closely polycrystalline formed by.

次に、第2の抵抗変化型記憶素子の第2実施形態の製造方法について説明する。 Next, a method for manufacturing the second embodiment of the second resistance variable memory element.

第1〜第4の工程は、既に上述した、図5(a)〜図5(d)と同様であるので説明を省略する。 The first to fourth steps are already omitted because described above is similar to FIG. 5 (a) ~ FIG 5 (d).

第5の工程として、電極膜でなく、積層膜34を真空製膜法により成長させる。 As a fifth step, instead of the electrode film is grown by a vacuum film forming method of the laminated film 34.

第6の工程として、その後は、第1〜第4の工程と同様にして、真空製膜法により、抵抗変化型記憶膜33を積層させる。 As the sixth step, then, in the same manner as in the first to fourth steps, by a vacuum film forming method, to stack resistance variable memory film 33. そして、任意に抵抗変化型記憶膜33と積層膜34を交互に積層する。 Then, stacked alternately with the resistance-change memory layer 33 a laminated film 34 as desired.

第7の工程として、真空製膜法により、電極膜32bを積層させる。 As a seventh step, by a vacuum film forming method, to stack the electrode film 32b.

これらの工程を経て、本発明の第2の抵抗変化型記憶素子の第2実施形態が製造される。 Through these steps, a second embodiment of the second resistance variable memory element of the present invention is produced.

ここで、本発明の第2の抵抗変化型記憶素子の第1実施形態で説明したように、積層膜として、電気抵抗率の低い膜、電気抵抗率の高い膜、あるいは酸化膜を用いた場合については同様であるので、積層膜34の効果については説明を省略する。 Here, as described in the first embodiment of the second resistance variable memory element of the present invention, a laminated film, low film electrical resistivity, high electrical resistivity film or the case of using the oxide film, is the same for, it will not be described effects of the laminate film 34.

以上より、第2の抵抗変化型記憶素子の第2実施形態によれば、抵抗変化型記憶膜を多結晶にすることで、その多結晶同士の結晶界面に電子の流れを不連続にする領域が形成され、その分、CER値を高めることができる。 From the above, according to the second embodiment of the second resistance variable memory element, a resistance variable memory film by a polycrystalline region discontinuous electron flow in the crystal interface of the polycrystal between There are formed, correspondingly, it is possible to increase the CER values. また、結晶の大きさを均一に揃えることで、CER値のばらつきを抑制することができる。 In addition, uniformly align it the size of the crystals, it is possible to suppress the variation of CER values.

以上説明したように、本発明によれば、CER値のばらつきを抑制するとともにCER値を高める工夫が施された抵抗変化型記憶素子を提供することができる。 As described above, according to the present invention, it is possible to provide a resistance variable memory element devised to increase the CER values ​​were subjected suppresses variation of CER values.

本発明は以下の付記を有する。 The present invention has the following appendices.
(付記1) (Note 1)
印加電圧に応じて、高抵抗状態と該高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わり、該高抵抗状態と該低抵抗状態とを選択的に保持する抵抗変化型記憶素子において、 Depending on the applied voltage, it switched to a low resistance state current easily flows than the high resistance state and the high resistance state, the resistance change memory element to selectively retain the high-resistance state and the low resistance state,
半導体基板上に形成されて、印加電圧に応じて前記高抵抗状態と前記低抵抗状態とに切り替わる酸化物の結晶で形成された抵抗変化型記憶膜と、 Is formed on a semiconductor substrate, and the high resistance state and the low resistance state and crystal formed a resistance variable memory film of oxide switched to according to the applied voltage,
前記抵抗変化型記憶膜と交互に積層された、前記抵抗変化型記憶膜とは異なる電気抵抗率を有する積層膜と、 The laminated on the resistance variable memory film and alternately and laminated films having different electric resistivity and the resistance change storage layer,
前記抵抗変化型記憶膜および前記積層膜からなる積層構造の全体を挟んで配備された、該抵抗変化型記憶膜および該積層膜に電圧を印加する一対の電極膜とを備えたことを特徴とする抵抗変化型記憶素子。 And wherein the resistance variable memory film and deployed across the entire layered structure made of the laminated film, and a pair of electrode films which apply a voltage to the resistance variable memory film and laminated film resistance variable memory element.
(付記2) (Note 2)
前記抵抗変化型記憶膜は、前記酸化物の単結晶からなるものであることを特徴とする付記1記載の抵抗変化型記憶素子。 The resistance variable memory film, the resistance change memory element according to Supplementary Note 1, wherein a is made of single crystal of the oxide.
(付記3) (Note 3)
前記抵抗変化型記憶膜は、酸化物からなる複数の結晶が前記半導体基板上に同一の粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなるものであることを特徴とする付記1記載の抵抗変化型記憶素子。 Said resistance variable memory film is to crystal interface between the plurality of crystal made of an oxide is adjacent with grown at the same diameter on the semiconductor substrate is made of a closely polycrystalline formed by resistance variable memory element according to Supplementary note 1, wherein.
(付記4) (Note 4)
前記積層膜は、前記抵抗変化型記憶膜よりも電気抵抗率が低い膜であること特徴とする付記1記載の抵抗変化型記憶素子。 The laminated film, the resistance change memory element according to Supplementary Note 1, wherein said a membrane electric resistivity is lower than the resistance change storage layer.
(付記5) (Note 5)
前記積層膜は、前記抵抗変化型記憶膜よりも電気抵抗率が高い膜であること特徴とする付記1記載の抵抗変化型記憶素子。 The laminated film, the resistance change memory film resistance variable memory element according to Supplementary Note 1, wherein it is a high electrical resistivity layer than.
(付記6) (Note 6)
印加電圧に応じて、高抵抗状態と該高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わり、該高抵抗状態と該低抵抗状態とを選択的に保持する抵抗変化型記憶素子において、 Depending on the applied voltage, it switched to a low resistance state current easily flows than the high resistance state and the high resistance state, the resistance change memory element to selectively retain the high-resistance state and the low resistance state,
半導体基板上に形成されて、酸化物からなる複数の結晶が前記半導体基板上に同一の粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなる抵抗変化型記憶膜と、 It is formed on a semiconductor substrate, a plurality of crystal the crystal interface adjacent with grown at the same diameter on the semiconductor substrate is made of closely formed polycrystalline resistance variable memory film of an oxide When,
前記抵抗変化型記憶膜を挟んで配備された、該抵抗変化型記憶膜に電圧を印加する一対の電極膜とを備えたことを特徴とする抵抗変化型記憶素子。 The resistance variable memory membranes were deployed across the resistance variable memory element characterized by comprising a pair of electrode films which apply a voltage to the resistance-change memory film.
(付記7) (Note 7)
前記電極膜が、単結晶若しくは多結晶からなるものであることを特徴とする付記1又は5記載の抵抗変化型記憶素子。 The electrode film, the resistance change memory element according to Supplementary Note 1 or 5, wherein the is made of single crystal or polycrystalline.

双極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子の電流―電圧特性を示すグラフである。 Current resistance variable memory element using a bipolar resistance variable memory film - is a graph showing the voltage characteristic. 単極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子の電流―電圧特性を示すグラフである。 Current resistance variable memory element using a unipolar resistance variable memory film - is a graph showing the voltage characteristic. 図2の場合と同じ単極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子のフォーミング処理を説明する電流―電圧特性を示すグラフである。 Current explaining the forming process of the resistance variable memory element using the same unipolar resistance variable memory film as in FIG. 2 - is a graph showing the voltage characteristic. 本発明の第1の抵抗変化型記憶素子の第1実施形態の断面図である。 It is a cross-sectional view of a first embodiment of the first resistance variable memory element of the present invention. 本発明の第1の抵抗変化型記憶素子の第1実施形態の製造方法の工程を示す図である。 It is a diagram showing a step in a manufacturing method of the first embodiment of the first resistance variable memory element of the present invention. 本発明の第1の抵抗変化型記憶素子の第1実施形態を採用した不揮発性半導体記憶装置のメモリセルの概要図である。 It is a schematic diagram of a memory cell of the first resistance variable adopted nonvolatile semiconductor memory device of the first embodiment of a storage element of the present invention. 図6に示すメモリセルをマトリクス状に配置したメモリセルアレイの一例を示す回路図である。 The memory cell shown in FIG. 6 is a circuit diagram showing an example of a memory cell array arranged in a matrix. 本発明の第1の抵抗変化型記憶素子の第2実施形態の断面図である。 It is a cross-sectional view of a second embodiment of the first resistance variable memory element of the present invention. 本発明の第1の抵抗変化型記憶素子の第2実施形態の製造方法の工程を示す図である。 It is a diagram showing a step in a manufacturing method of the second embodiment of the first resistance variable memory element of the present invention. 本発明の第1の抵抗変化型記憶素子の第3実施形態の断面図である。 It is a cross-sectional view of a third embodiment of the first resistance variable memory element of the present invention. 本発明の第1の抵抗変化型記憶素子の第3実施形態の製造方法の工程を示す図である。 It is a diagram showing a step in a manufacturing method of the third embodiment of the first resistance variable memory element of the present invention. 本発明の第1の抵抗変化型記憶素子の第4実施形態の断面図である。 It is a cross-sectional view of a fourth embodiment of the first resistance variable memory element of the present invention. 本発明の第1の抵抗変化型記憶素子の第4実施形態の製造方法の工程を示す図である。 It is a diagram showing a step in a manufacturing method of the fourth embodiment of the first resistance variable memory element of the present invention. 本発明の第1の抵抗変化型記憶素子の第5実施形態の断面図である。 It is a cross-sectional view of a fifth embodiment of the first resistance variable memory element of the present invention. 本発明の第1の抵抗変化型記憶素子の第5実施形態の製造方法の工程を示す図である。 It is a diagram showing a step in a manufacturing method of the fifth embodiment of the first resistance variable memory element of the present invention. 本発明の第2の抵抗変化型記憶素子の第1実施形態および第2実施形態の断面図である。 It is a cross-sectional view of the first embodiment and the second embodiment of the second resistance variable memory element of the present invention.

符号の説明 DESCRIPTION OF SYMBOLS

1、2、3 抵抗変化型記憶素子 11、21、31 半導体基板 11a Si基板 11b エッチングピット 12a、12b、12c、12d、12e、12f 電極膜 12g、12h、12i、12j 電極膜 13、23、33 抵抗変化型記憶膜 14 島状成長核 15 シード 16a 表面張力調整膜 24、34 積層膜 1,2,3 resistance change storage element 11, 21, 31 semiconductor substrate 11a Si substrate 11b etching pits 12a, 12b, 12c, 12d, 12e, 12f electrode film 12g, 12h, 12i, 12j electrode film 13, 23, 33 resistance variable memory film 14 island growth nucleus 15 seeds 16a tension adjusting film 24, 34 laminated film
100 メモリセル 101 セル選択トランジスタ 101a、101b ドレイン端子 101c ゲート端子 BL、BL1、BL2、BL3、BL4 ビット線 SL、SL1、SL2、バーSL1、バーSL2 ソース線 WL、WL1、WL2、バーWL1、バーWL2 ワード線 100 memory cells 101 cell select transistors 101a, 101b drain terminal 101c gate terminal BL, BL1, BL2, BL3, BL4 bit lines SL, SL1, SL2, bar SL1, bar SL2 source lines WL, WL1, WL2, bar WL1, bar WL2 word line

Claims (5)

  1. 印加電圧に応じて、高抵抗状態と該高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わり、該高抵抗状態と該低抵抗状態とを選択的に保持する抵抗変化型記憶素子において、 Depending on the applied voltage, it switched to a low resistance state current easily flows than the high resistance state and the high resistance state, the resistance change memory element to selectively retain the high-resistance state and the low resistance state,
    半導体基板上に形成されて、印加電圧に応じて前記高抵抗状態と前記低抵抗状態とに切り替わる酸化物の結晶で形成された抵抗変化型記憶膜と、 Is formed on a semiconductor substrate, and the high resistance state and the low resistance state and crystal formed a resistance variable memory film of oxide switched to according to the applied voltage,
    前記抵抗変化型記憶膜と交互に積層された、前記抵抗変化型記憶膜とは異なる電気抵抗率を有する積層膜と、 The laminated on the resistance variable memory film and alternately and laminated films having different electric resistivity and the resistance change storage layer,
    前記抵抗変化型記憶膜および前記積層膜からなる積層構造の全体を挟んで配備された、該抵抗変化型記憶膜および該積層膜に電圧を印加する一対の電極膜とを備えたことを特徴とする抵抗変化型記憶素子。 And wherein the resistance variable memory film and deployed across the entire layered structure made of the laminated film, and a pair of electrode films which apply a voltage to the resistance variable memory film and laminated film resistance variable memory element.
  2. 前記抵抗変化型記憶膜は、前記酸化物の単結晶からなるものであることを特徴とする請求項1記載の抵抗変化型記憶素子。 The resistance variable memory film, the resistance change memory element according to claim 1, wherein a is made of single crystal of the oxide.
  3. 前記抵抗変化型記憶膜は、酸化物からなる複数の結晶が前記半導体基板上に同一粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなるものであることを特徴とする請求項1記載の抵抗変化型記憶素子。 Wherein the resistance variable memory film is to crystal interface between the plurality of crystal made of an oxide is adjacent with grown at the same diameter on the semiconductor substrate is made of a closely polycrystalline formed by resistance variable memory element of claim 1 wherein.
  4. 印加電圧に応じて、高抵抗状態と該高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わり、該高抵抗状態と該低抵抗状態とを選択的に保持する抵抗変化型記憶素子において、 Depending on the applied voltage, it switched to a low resistance state current easily flows than the high resistance state and the high resistance state, the resistance change memory element to selectively retain the high-resistance state and the low resistance state,
    半導体基板上に形成されて、酸化物からなる複数の結晶が前記半導体基板上に同一の粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなる抵抗変化型記憶膜と、 It is formed on a semiconductor substrate, a plurality of crystal the crystal interface adjacent with grown at the same diameter on the semiconductor substrate is made of closely formed polycrystalline resistance variable memory film of an oxide When,
    前記抵抗変化型記憶膜を挟んで配備された、該抵抗変化型記憶膜に電圧を印加する一対の電極膜とを備えたことを特徴とする抵抗変化型記憶素子。 The resistance variable memory membranes were deployed across the resistance variable memory element characterized by comprising a pair of electrode films which apply a voltage to the resistance-change memory film.
  5. 前記電極膜が、単結晶若しくは多結晶からなるものであることを特徴とする請求項1又は4記載の抵抗変化型記憶素子。 The electrode film, the resistance change memory device according to claim 1 or 4, wherein the is made of single crystal or polycrystalline.
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008182227A (en) * 2007-01-23 2008-08-07 Samsung Electronics Co Ltd Phase change memory element provided with selectively grown phase change layer and its manufacturing method
KR100885434B1 (en) 2007-10-12 2009-02-24 연세대학교 산학협력단 Resistive ramdom access memory device and method of the same
WO2009104229A1 (en) * 2008-02-19 2009-08-27 パナソニック株式会社 Resistive nonvolatile memory element and method of manufacture thereof
JP2009289822A (en) * 2008-05-27 2009-12-10 Toshiba Corp Resistance change memory
US7894239B2 (en) 2007-12-07 2011-02-22 Sharp Kabushiki Kaisha Variable resistance element, method for producing the same, and nonvolatile semiconductor storage device
WO2011024271A1 (en) * 2009-08-26 2011-03-03 株式会社 東芝 Nonvolatile memory element and nonvolatile memory device
JP2011517105A (en) * 2008-04-08 2011-05-26 エフオーエム・インスティテュート・フォー・アトミック・アンド・モルキュラー・フィジックス Photovoltaic solar cells with surface plasmon resonance generating nano-structures
CN102386323A (en) * 2010-09-03 2012-03-21 中芯国际集成电路制造(上海)有限公司 Phase change memory element and manufacturing method thereof
JP2012084765A (en) * 2010-10-14 2012-04-26 Sony Corp Nonvolatile memory element and method for manufacturing the same
KR101529361B1 (en) * 2008-05-01 2015-06-16 인터몰레큘러 인코퍼레이티드 Surface treatment to improved resistive-switching characteristics
US9184381B2 (en) 2010-10-08 2015-11-10 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile storage element and method for manufacturing same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005518665A (en) * 2002-02-20 2005-06-23 マイクロン テクノロジー インコーポレイテッド Silver selenide / chalcogenide glass for the resistance change memory
JP2005340806A (en) * 2004-05-27 2005-12-08 Sharp Corp Bipolar switching pcmo thin film forming method and system
JP2007173515A (en) * 2005-12-22 2007-07-05 Matsushita Electric Ind Co Ltd Electrical device, memory device, and semiconductor integrated circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005518665A (en) * 2002-02-20 2005-06-23 マイクロン テクノロジー インコーポレイテッド Silver selenide / chalcogenide glass for the resistance change memory
JP2005340806A (en) * 2004-05-27 2005-12-08 Sharp Corp Bipolar switching pcmo thin film forming method and system
JP2007173515A (en) * 2005-12-22 2007-07-05 Matsushita Electric Ind Co Ltd Electrical device, memory device, and semiconductor integrated circuit

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008182227A (en) * 2007-01-23 2008-08-07 Samsung Electronics Co Ltd Phase change memory element provided with selectively grown phase change layer and its manufacturing method
US8445318B2 (en) 2007-01-23 2013-05-21 Samsung Electronics Co., Ltd. Phase change memory devices including phase change layer formed by selective growth methods and methods of manufacturing the same
US8278642B2 (en) 2007-10-12 2012-10-02 Industry-Academic Cooperation Foundation Yonsei University Resistive random access memory device and method of same
KR100885434B1 (en) 2007-10-12 2009-02-24 연세대학교 산학협력단 Resistive ramdom access memory device and method of the same
WO2009048301A3 (en) * 2007-10-12 2009-07-02 Young Wook Chang Resistive random access memory device and method of the same
WO2009048301A2 (en) * 2007-10-12 2009-04-16 Industry-Academic Cooperation Foundation Yonsei University Resistive random access memory device and method of the same
US7894239B2 (en) 2007-12-07 2011-02-22 Sharp Kabushiki Kaisha Variable resistance element, method for producing the same, and nonvolatile semiconductor storage device
WO2009104229A1 (en) * 2008-02-19 2009-08-27 パナソニック株式会社 Resistive nonvolatile memory element and method of manufacture thereof
US7738280B2 (en) 2008-02-19 2010-06-15 Panasonic Corporation Resistive nonvolatile memory element, and production method of the same
JP2011517105A (en) * 2008-04-08 2011-05-26 エフオーエム・インスティテュート・フォー・アトミック・アンド・モルキュラー・フィジックス Photovoltaic solar cells with surface plasmon resonance generating nano-structures
KR101529361B1 (en) * 2008-05-01 2015-06-16 인터몰레큘러 인코퍼레이티드 Surface treatment to improved resistive-switching characteristics
JP2009289822A (en) * 2008-05-27 2009-12-10 Toshiba Corp Resistance change memory
WO2011024271A1 (en) * 2009-08-26 2011-03-03 株式会社 東芝 Nonvolatile memory element and nonvolatile memory device
CN102386323A (en) * 2010-09-03 2012-03-21 中芯国际集成电路制造(上海)有限公司 Phase change memory element and manufacturing method thereof
US9184381B2 (en) 2010-10-08 2015-11-10 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile storage element and method for manufacturing same
JP2012084765A (en) * 2010-10-14 2012-04-26 Sony Corp Nonvolatile memory element and method for manufacturing the same

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