JP2007164842A - Nonvolatile memory - Google Patents
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Abstract
Description
本発明は、読み出しスピードの高速化を図った不揮発性メモリに関する。 The present invention relates to a non-volatile memory that achieves a higher reading speed.
図9は従来のフラッシュメモリ(不揮発性メモリ)のセンスアンプの構成例を示す回路図である。この図において、Pチャネル(以下、Pchと言う)トランジスタ1aおよび2aでプリチャージ回路101aが構成され、Pchトランジスタ3aおよび4aで負荷回路102aが構成されている。Pchトランジスタ1a、3aはスイッチングトランジスタであり、2aおよび4aが負荷トランジスタとなる。トランジスタ2aは急速充電用であり、トランジスタのゲート幅は2a>4aに設定される。また、トランジスタ5aはゲートに略1.0V程度のバイアス信号BIAS1が入力された、しきい値が略ゼロボルトのNチャネル(以下、Nchと言う)トランジスタ、6aはカラムアドレスにより選択されるカラムゲート信号CGが入力されるNchトランジスタ、7aはゲートにローアドレスにより選択されるワード線WLが入力されるメモリセルである。これと同じく、トランジスタ1b〜6bおよびレファレンスセル7bで構成される回路が対照的に作られている。この場合、レファレンスセル7bは、メモリセル7aと比較するためのメモリセルであり、ゲートにはレファレンス電圧RefWLが入力される。また、Nchトランジスタ6b及びレファレンスセル7bで構成される回路をREFCELL1とする。
FIG. 9 is a circuit diagram showing a configuration example of a sense amplifier of a conventional flash memory (nonvolatile memory). In this figure, P channel (hereinafter referred to as Pch) transistors 1a and 2a constitute a
これらの回路の出力SAIN、REFINは、Pchトランジスタ8、9、10およびNchトランジスタ11、12で構成される差動増幅回路104に入力される。13は差動出力SAOUTを一定期間基準電圧に固定しておく放電用のNchトランジスタ、103は差動出力SAOUTを増幅するバッファ用インバータである。また、カラムゲートトランジスタ6aとバイアストランジスタ5aとの接続点は、データ線HON1に接続される。このデータ線HON1には、図示しないカラムデコーダにより選択される複数のカラムゲート6aを介して複数のメモリセル7aからデータが読み出される。同様に、トランジスタ5bとトランジスタ6bとの接続点はレファレンス線REF1に接続される。
Outputs SAIN and REFIN of these circuits are input to a
このように、ページモード機能の無い一般的なセンスアンプでは、容量バランスをとるためにメモリセル側の回路とレファレンス側の回路を差動増幅回路104に対して1対1で設けている。
As described above, in a general sense amplifier having no page mode function, a circuit on the memory cell side and a circuit on the reference side are provided on a one-to-one basis with respect to the
また、図10は上記の回路に、データ線HON1とレファレンス線REF1とをイコライズするためのNchトランジスタ3001を設けた回路であり、プリチャージのタイミングにおいてトランジスタ3001をオンとしてイコライズをかけ、これにより、読み出し時の動作の均一化および高速化を図っている。
FIG. 10 is a circuit in which an
ところで、近年、システムの高機能化に伴い、使用されるメモリの高速化の要求が強くなってきている。そこで、フラッシュメモリにおいては、連続的に大量のデータを読み出すために、ページモード或いはバーストモード等の機能が付加されるようになってきている。ところが、ページモード機能等を採用した場合には、例えば8ワードのページ機能を採用すると、通常はワード読み出しで16個しかないセンスアンプが、16×8ページ=128個必要となり上述のレファレンス側の回路(101b、102b、5b、REFCELL1)も128個必要となりセンスアンプの面積が大変大きくなってしまう。このため、図11のように、REFCELL1はセンスアンプ4個に対して1個とし、センスアンプ1〜4に基準電流を供給する構成の面積を縮小する手法が取られてきた。
By the way, in recent years, with an increase in the functionality of the system, there is an increasing demand for speeding up the memory used. Therefore, in a flash memory, a function such as a page mode or a burst mode is added to continuously read a large amount of data. However, when the page mode function or the like is adopted, for example, when the page function of 8 words is adopted, normally only 16 sense amplifiers for word reading require 16 × 8 pages = 128, and the above-mentioned reference side is required. Since 128 circuits (101b, 102b, 5b, REFCELL1) are also required, the area of the sense amplifier becomes very large. For this reason, as shown in FIG. 11, one REFCELL 1 is provided for four sense amplifiers, and a method of reducing the area of a configuration for supplying a reference current to the
次に、図11に示す回路の動作を説明する。図12に各部の波形を示す。プリチャージ信号/PREおよび活性化信号/SENがLowになるとプリチャージが始まり、SAIN、REFINが充電される。トランジスタ1a、1bは急速充電用なので、SAIN、REFINは速やかにVcc−Vthpのレベルまで充電される。また、データ線HON1〜HON4、REF1はバイアス用トランジスタ5a、5bを介して略BIAS1のレベルに充電される。ここで、プリチャージが終了すると、/PREがHighになり、スイッチングトランジスタ1a、1bがオフし、SAIN、HON1およびREFIN、REF1は負荷トランジスタ4aとメモリセル7aあるいは、負荷トランジスタ4bとレファレンスセル7bとで決まる電位となる。
Next, the operation of the circuit shown in FIG. 11 will be described. FIG. 12 shows the waveform of each part. When the precharge signal / PRE and the activation signal / SEN become Low, precharge starts and SAIN and REFIN are charged. Since the transistors 1a and 1b are for quick charging, SAIN and REFIN are quickly charged to the level of Vcc-Vthp. The data lines HON1 to HON4 and REF1 are charged to the level of about BIAS1 through the
図12において、メモリセル7aがオンの状態(“1”)のとき、SAIN(”1”)、HON1(”1”)とし、メモリセル7aがオフの状態(“0”)のとき、SAIN(”0”)、HON1(”0”)とし、レファレンスセル7bは中間の電流が流れるように設定されているので、図12のような波形となる。丁度プリチャージが終了したときに、放電用トランジスタ13のゲート電圧SENaがLowとなり、差動増幅回路104の出力SAOUTが出力される。差動出力SAOUTはインバータ103によって増幅され、BUFOUT信号が出力される。プリチャージ時間をt1と、プリチャージが終了してからBUFOUTが出力されるまでの時間t2がこのセンスアンプの読み出しスピードとなる。なお、SAIN、REFINがプリチャージ終了直後持ち上がるのは、トランジスタ1a、1bがオフするときのカップリングノイズである。
In FIG. 12, when the memory cell 7a is on (“1”), SAIN (“1”) and HON1 (“1”) are set, and when the memory cell 7a is off (“0”), SAIN ("0"), HON1 ("0"), and the reference cell 7b is set so that an intermediate current flows, and thus has a waveform as shown in FIG. When the precharge is just finished, the gate voltage SENa of the
上述した構成によれば、REFCELL1(符号6b、7b)をメモリセル対応で設ける場合に比較しチップ面積を小さくすることができる。なお、上記の構成において、ある程度の容量バランス及び差動出力SAOUTの高速化を図るために差動増幅回路104の入力側トランジスタ9、11と、レファレンス側トランジスタ10、12の大きさを3:1程度に設定している。
なお、従来技術の文献として特許文献1が知られている。
上述した図11の回路には次の問題がある。
(1) メモリセル側とレファレンスセル側をアンバランスに構成しているため、図10の回路のようなイコライズ方式を採用できない。このため、ビット線をプリチャージするのに、データ線HON1、レファレンス線REF1の充電速度にばらつきが生じ、差動増幅回路104の入力SAIN、REFINにもばらつきが生じる。このため、プリチャージが終了しセンス開始時点でHON1とREF1、SAINとREFINに差が生じ、この差が縮まるのを待つ必要があるため、読み出し時間t2が遅くなる。
The circuit of FIG. 11 described above has the following problems.
(1) Since the memory cell side and the reference cell side are configured to be unbalanced, the equalization method as in the circuit of FIG. 10 cannot be adopted. For this reason, when the bit line is precharged, the charging speed of the data line HON1 and the reference line REF1 varies, and the inputs SAIN and REFIN of the
(2) データ線HON1、レファレンス線REF1を充電するのに、プリチャージ回路101aあるいは101bからバイアストランジスタ5aあるいは5bを介して充電されるので、プリチャージ時間を短縮しようとすると、プリチャージ回路101a、101b及びバイアストランジスタ5a、5bを大きくする必要があるが、この場合、複雑なレイアウトのセンスアンプ内に大きなトランジスタを入れなければならず、センスアンプ面積が大きくなり、配線距離も長くなるため特性的にも悪くなる。
(2) Since the data line HON1 and the reference line REF1 are charged through the
本発明は上記事情を考慮してなされたもので、その目的は、レファレンス側のチップ面積を小さくすることができ、しかも、高速読み出しを行うことができる不揮発性メモリを提供することにある。 The present invention has been made in view of the above circumstances, and an object thereof is to provide a nonvolatile memory capable of reducing the chip area on the reference side and performing high-speed reading.
この発明は上述した課題を解決するためになされたもので、請求項1に記載の発明は、メモリセルのデータが読み出されるデータ線と、レファレンスセルのデータが読み出されるレファレンス線とを具備する不揮発性メモリにおいて、前記メモリセルのデータを読み出す直前において前記データ線および前記レファレンス線のイコライズおよび充電を行う充電回路を設けたことを特徴とする不揮発性メモリである。
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems. The invention according to
請求項2に記載の発明は、メモリセル側の第1検出点を充電する第1のプリチャージ回路と、レファレンスセル側の第2検出点を充電する第2のプリチャージ回路と、前記第1、第2検出点へバイアス電圧を与える第1、第2バイアス用トランジスタと、前記第1バイアス用トランジスタに接続されたデータ線と,前記第2バイアス用トランジスタに接続されたレファレンス線と、前記第1、第2検出点の電圧を比較することによってメモリセルのデータを読み出す差動増幅回路とを具備する不揮発性メモリにおいて、前記メモリセルのデータを読み出す直前において前記データ線および前記レファレンス線のイコライズおよび充電を行う充電回路を設けたことを特徴とする不揮発性メモリである。 According to a second aspect of the present invention, a first precharge circuit that charges the first detection point on the memory cell side, a second precharge circuit that charges the second detection point on the reference cell side, and the first , First and second bias transistors for applying a bias voltage to a second detection point, a data line connected to the first bias transistor, a reference line connected to the second bias transistor, and the first 1. In a non-volatile memory comprising a differential amplifier circuit that reads out data of a memory cell by comparing the voltages at the first and second detection points, the data line and the reference line are equalized immediately before reading out the data of the memory cell. And a non-volatile memory including a charging circuit for charging.
請求項3に記載の発明は、請求項1または請求項2に記載の不揮発性メモリにおいて、前記充電回路は、一つの共通線と、該共通線と前記データ線および前記レファレンス線との間に挿入された複数のスイッチング素子と、前記共通線の容量を充電する第3のプリチャージ回路とを具備し、前記スイッチング素子を外部から供給される第1の信号によってオンとすることにより、前記データ線および前記レファレンス線を相互に短絡してイコライズすると共に、前記データ線および前記レファレンス線の容量を充電することを特徴とする。 According to a third aspect of the present invention, in the nonvolatile memory according to the first or second aspect, the charging circuit includes one common line, the common line, the data line, and the reference line. A plurality of inserted switching elements; and a third precharge circuit that charges the capacitance of the common line. The switching element is turned on by a first signal supplied from the outside, whereby the data The line and the reference line are short-circuited to equalize, and the capacitance of the data line and the reference line is charged.
請求項4に記載の発明は、請求項3に記載の不揮発性メモリにおいて、前記第1の信号を電源電圧と、前記電源電圧より低い一定電圧との間で変化する信号に変換するレベル変換回路を設けたことを特徴とする。
請求項5に記載の発明は、請求項1または請求項2に記載の不揮発性メモリにおいて、前記充電回路は、一つの共通線と、該共通線と前記データ線および前記レファレンス線との間に挿入されたしきい値が略ゼロボルトの複数のスイッチング素子と、前記共通線と電源との間に挿入された半導体素子と、前記スイッチング素子のゲートへバイアス電圧を加えるバイアス回路と、前記バイアス回路の出力を制御することによって前記スイッチング素子をオン/オフ制御するトランジスタとを具備することを特徴とする。
According to a fourth aspect of the present invention, in the nonvolatile memory according to the third aspect, the level conversion circuit converts the first signal into a signal that changes between a power supply voltage and a constant voltage lower than the power supply voltage. Is provided.
According to a fifth aspect of the present invention, in the nonvolatile memory according to the first or second aspect, the charging circuit includes one common line, the common line, the data line, and the reference line. A plurality of switching elements having an inserted threshold value of approximately zero volts, a semiconductor element inserted between the common line and a power source, a bias circuit for applying a bias voltage to the gate of the switching element, And a transistor for controlling on / off of the switching element by controlling an output.
請求項6に記載の発明は、請求項1または請求項2に記載の不揮発性メモリにおいて、前記充電回路は、一つの共通線と、該共通線と前記データ線および前記レファレンス線との間に挿入されたしきい値が略ゼロボルトの複数のスイッチング素子と、前記共通線と電源との間に挿入された半導体素子と、前記スイッチング素子のゲートへバイアス電圧を加えるバイアス回路とを具備し、前記バイアス回路は、前記共通線が充電前の時前記スイッチング素子をオンとし、前記共通線の容量が充電された時前記スイッチング素子をオフとするバイアス電圧を前記スイッチング素子のゲートへ加えることを特徴とする。
請求項7に記載の発明は、請求項1〜請求項6のいずれかの項に記載の不揮発性メモリにおいて、前記充電回路を、前記データ線および前記レファレンス線の長さ方向中央部近傍に配置したことを特徴とする。
また、請求項8に記載の発明は、メモリセル側の第1検出点を充電する第1のプリチャージ回路と、レファレンスセル側の第2検出点を充電する第2のプリチャージ回路と、前記第1、第2検出点へバイアス電圧を与える第1、第2バイアス用トランジスタと、前記第1バイアス用トランジスタに接続されたデータ線と,前記第2バイアス用トランジスタに接続されたレファレンス線と、前記第1、第2検出点の電圧を比較することによってメモリセルのデータを読み出す差動増幅回路とを具備し、複数のデータ線に対してひとつの共通したレファレンス線を有する不揮発性メモリにおいて、前記メモリセルのデータを読み出す直前において前記データ線および前記レファレンス線のイコライズおよび充電を行う充電回路を設けたことを特徴とする不揮発性メモリである。
さらに、請求項9に記載の発明は、メモリセル側の第1検出点を充電する第1のプリチャージ回路と、レファレンスセル側の第2検出点を充電する第2のプリチャージ回路と、前記第1、第2検出点へバイアス電圧を与える第1、第2バイアス用トランジスタと、前記第1バイアス用トランジスタに接続されたデータ線と,前記第2バイアス用トランジスタに接続されたレファレンス線と、前記第1、第2検出点の電圧を比較することによってメモリセルのデータを読み出す複数の差動増幅回路と、前記メモリセルのデータを読み出す直前において前記データ線および前記レファレンス線のイコライズおよび充電を行う充電回路とを具備する不揮発性メモリにおいて、前記複数の差動増幅回路が配置されたほぼ中央付近に上記充電回路が配置されたことを特徴とする不揮発性メモリである。
According to a sixth aspect of the present invention, in the nonvolatile memory according to the first or second aspect, the charging circuit includes one common line, the common line, the data line, and the reference line. A plurality of switching elements having an inserted threshold value of approximately zero volts, a semiconductor element inserted between the common line and a power supply, and a bias circuit for applying a bias voltage to the gate of the switching element, The bias circuit applies to the gate of the switching element a bias voltage that turns on the switching element when the common line is before charging, and turns off the switching element when the capacitance of the common line is charged. To do.
According to a seventh aspect of the present invention, in the nonvolatile memory according to any one of the first to sixth aspects, the charging circuit is disposed in the vicinity of the central portion in the length direction of the data line and the reference line. It is characterized by that.
According to an eighth aspect of the present invention, the first precharge circuit that charges the first detection point on the memory cell side, the second precharge circuit that charges the second detection point on the reference cell side, and First and second bias transistors for applying a bias voltage to the first and second detection points; a data line connected to the first bias transistor; a reference line connected to the second bias transistor; A non-volatile memory comprising a differential amplifier circuit for reading out data of a memory cell by comparing voltages at the first and second detection points, and having a common reference line for a plurality of data lines; A charging circuit is provided for equalizing and charging the data line and the reference line immediately before reading the data of the memory cell. It is a non-volatile memory.
Furthermore, the invention described in
この発明によれば、イコライズおよび充電用の充電回路を設け、メモリセルのデータを読み出す直前においてデータ線およびレファレンス線のイコライズおよび充電を行うので、全データ線とレファレンス線が同時にイコライズされると共に充電され、これにより、メモリセル側とレファレンス側とにアンバランスがある場合においても高速かつ安定した動作を達成することができる。この結果、レファレンス側の回路数を少なくしてチップ面積を最小限に抑え、しかも、高速且つ安定した読み出しが達成でき、これにより、高速で動作マージンのあるセンスアンプを実現することができる。 According to the present invention, the charging circuit for equalization and charging is provided, and the data line and the reference line are equalized and charged immediately before the data of the memory cell is read. Therefore, all the data lines and the reference line are equalized and charged at the same time. Thus, even when there is an imbalance between the memory cell side and the reference side, high-speed and stable operation can be achieved. As a result, the number of circuits on the reference side can be reduced to minimize the chip area, and high-speed and stable reading can be achieved. As a result, a sense amplifier having a high-speed operation margin can be realized.
以下、図面を参照しこの発明の第1の実施の形態について説明する。この実施形態によるフラッシュメモリ(不揮発性メモリ)は、前述した図11に示すセンスアンプ1と同じセンスアンプが128回路設けられ、また、REFCELL1(図11の符号6b、7b)と同じREFCELLが4センスアンプにつき1回路、合計32回路設けられている。
図1はこのフラッシュメモリに設けられる充電回路11の構成を示すブロック図であり、この図において、データ線HON1、HON2、・・・、HON128、レファレンス線REF1、REF2、・・・、REF32はそれぞれ、上述した128のセンスアンプおよび32のREFCELLに接続された線である。なお、ここまでの構成は従来のものと同じである。
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. In the flash memory (nonvolatile memory) according to this embodiment, 128 circuits of the same sense amplifier as the
FIG. 1 is a block diagram showing a configuration of a charging
図において、符号201〜328およびR201〜R232はイコライズ用Nchトランジスタ(FET)であり、トランジスタ201〜328の各ドレインが各々データ線HON1〜HON128に接続され、トランジスタR201〜R232の各ドレインが各々レファレンス線REF1〜REF32に接続されている。そして、トランジスタ201〜328およびR201〜R232の各ソースが共通線COMに接続され、この共通線COMがプリチャージ回路401のトランジスタEQ202のソースに接続されている。また、トランジスタ201〜328およびR201〜R232の各ゲートは共通接続され、この共通接続点へ外部から信号EQが加えられるようになっている。
In the figure,
プリチャージ回路401は、PchトランジスタEQ201と上記のNchトランジスタEQ202から構成され、トランジスタEQ201のドレインが正電源端子(電圧:Vcc)に接続され、ソースがトランジスタEQ202のドレインに接続されている。トランジスタEQ201のゲートは接地され、これにより、トランジスタEQ201は負荷抵抗として機能する。また、トランジスタEQ202はしきい値がゼロボルトのトランジスタでり、そのゲートにはバイアス電圧BIAS1(図11参照)が加えられる。
The
図2に上記充電回路11の各部の動作波形を示す。/PRE、/SEN、SENaは図12と同様であるが、プリチャージ期間t11は図12のプリチャージ期間t1より短く設定される。信号EQは、プリチャージ開始と同時に立ち上がり、プリチャージ信号/PREより短い期間t33で終了する。データ線HON1、HON2、・・・、HON128、レファレンス線REF1、REF2、・・・、REF32は、図11に示すプリチャージ回路101a、101bに加え、図1の充電回路11の共通線COMを介してプリチャージ回路401から急速充電される。また、トランジスタ201〜328およびR201〜R232を介して共通接続されることによりイコライズされるため、期間t11で十分に充電され、且つ、データ線HONとレファレンス線REFが均等に充電される。なお、図12から明らかなように、従来のものはデータ線HONとレファレンス線REFが均等に充電されず、充電時間にばらつきが生じ、このため、プリチャージに多くの時間がかっていた。
FIG. 2 shows operation waveforms of each part of the charging
また、各データ線HON1、HON2、・・・、HON128およびレファレンス線REF1、REF2、・・・、REF32が均等に、且つ、高速に充電されることから、センスアンプ入力信号SAIN,REFIN(図11)も高速かつ安定して充電され、この結果、プリチャージ終了後の読み出し期間t22(図2)も従来の読み出し期間t2(図12)より短い時間で高速に読み出される。 In addition, since the data lines HON1, HON2,..., HON128 and the reference lines REF1, REF2,..., REF32 are charged uniformly and at high speed, the sense amplifier input signals SAIN, REFIN (FIG. 11). ) Is stably charged at high speed, and as a result, the read period t22 (FIG. 2) after the precharge is completed is read at a higher speed in a shorter time than the conventional read period t2 (FIG. 12).
ここで、t33<t11に設定する理由について、図3の拡大図を参照して説明する。図3において、イコライズおよび急速充電が終了して信号EQがローになると、トランジスタ201〜328、R201〜R232の各ゲートとのカップリングによりデータ線HON1、HON2、・・・、HON128、レファレンス線REF1、REF2、・・・、REF32がカップリングノイズを受け、ΔV1=0.01V程度の落ち込みが生じる。この落ち込みをリカバリーするために多少の時間を設けている。
Here, the reason for setting t33 <t11 will be described with reference to the enlarged view of FIG. In FIG. 3, when equalization and quick charge are finished and the signal EQ becomes low, the data lines HON1, HON2,..., HON128, the reference line REF1 are coupled with the gates of the
次に、この発明の第2の実施形態について図4を参照して説明する。この第2の実施形態は上述したカップリングノイズの軽減を図ったものである。
この第2の実施形態は、図1における信号EQを直接トランジスタ201〜328、R201〜R232の各ゲートへ加えるのではなく、図4に示すEQ信号発生回路12を介してトランジスタ201〜328、R201〜R232の各ゲートへ加えるものである。
Next, a second embodiment of the present invention will be described with reference to FIG. In the second embodiment, the above-described coupling noise is reduced.
In the second embodiment, the signal EQ in FIG. 1 is not directly applied to the gates of the
図4において、EQ信号発生回路12として、Pchトランジスタ501とNchトランジスタ502とで構成されるインバータの接地側にそれぞれゲートが自身のドレインに接続されたNchトランジスタ503、504が直列に接続されている。Nchトランジスタ505は、必要に応じて、図示しないリセット回路から出力されるリセット信号RESETがゲートへ加えられるトランジスタである。インバータ601は、信号EQを反転してトランジスタ501、502の各ゲートへ出力する。
In FIG. 4, as the EQ
上記の構成において、信号EQは電源電圧Vcc(たとえば3.0V)とGND(0V)との間を振幅している。このため、図1の構成の場合は、カップリングノイズとして3.0Vのノイズが印加されるが、この第2の実施形態では、ハイレベルはVcc(3.0V)であるがローレベルは2×VthN(VthNはNchトランジスタのしきい値)であり、VthN=0.7Vとすると約1.4Vとなる。この結果、EQ信号発生回路12から出力される信号EQ2は3.0Vと1.4Vの間を振幅する信号となり、カップリングノイズも約半分に軽減される。
In the above configuration, the signal EQ has an amplitude between the power supply voltage Vcc (for example, 3.0 V) and GND (0 V). For this reason, in the case of the configuration of FIG. 1, 3.0 V noise is applied as coupling noise. In the second embodiment, the high level is Vcc (3.0 V), but the low level is 2. × VthN (VthN is a threshold value of the Nch transistor). When VthN = 0.7V, the voltage is about 1.4V. As a result, the signal EQ2 output from the EQ
ここで、データ線HONはメモリセルの保護(信頼性)及び高速充電のためにプリチャージレベルは約1Vに抑えられている。すなわち、バイアス信号BIAS1(図1、図11)のレベルが約1Vに設定されており、データ線HONの“1”レベルと“0”レベルの差が約0.1Vなので、イコライズ及び急速充電終了後に信号EQ2が1.4Vになるとイコライズ用トランジスタ201〜328、R201〜R232はカットオフし、したがって、上記のEQ信号発生回路12を挿入しても動作上問題はない。
Here, the precharge level of the data line HON is suppressed to about 1 V for the protection (reliability) of the memory cell and the high-speed charging. That is, since the level of the bias signal BIAS1 (FIGS. 1 and 11) is set to about 1V and the difference between the “1” level and the “0” level of the data line HON is about 0.1V, equalization and quick charge end When the signal EQ2 becomes 1.4V later, the equalizing
次に、この発明の第3の実施形態について図5、図6を参照して説明する。この実施形態はさらにカップリングノイズを軽減したものである。
図5において、符号13は本実施形態によるフラッシュメモリにおいて用いられる充電回路の構成を示す回路図である。図に示すように、共通線COMと各データ線HON1、HON2、・・・、HON128、レファレンス線REF1、REF2、・・・、REF32との間にしきい値が略ゼロボルトであるNchトランジスタ701,702、・・・、828、R701,R702,・・・、R732が設けられている。また、これらのトランジスタのゲートにはバイアス信号BIAS2が加えられ、共通線COMには充電用の負荷トランジスタ901が接続されている。
Next, a third embodiment of the present invention will be described with reference to FIGS. This embodiment further reduces coupling noise.
In FIG. 5,
符号1001は、バイアス信号BIAS2を発生するバイアス発生回路を示し、1002はバイアス信号BIAS1を発生するバイアス発生回路を示す。これらのバイアス発生回路1001、1002は同一構成である。バイアス発生回路1002は、従来のものと同じであり、約1Vのバイアス信号BIAS1を発生し、各センスアンプへ出力する(図11)。バイアス発生回路1001の出力側には、ドレインが同出力に接続され、ソースがGNDに、ゲートに信号CUTが入力されるNchトランジスタ1003が設けられており、このバイアス発生回路1001の出力がBIAS2としてトランジスタ701〜828およびR701〜R732の各ゲートへ加えられる。なお、Nchトランジスタ1003は非常に小さく(オン抵抗が大きく)設定される。
上述した回路の各部の波形を図6に示す。プリチャージ時間はt111であり、t333≦t111なる期間t333においてCUT信号がローレベルとなり、トランジスタ1003がオフし、バイアス信号BIAS2がバイアス信号BIAS1と同レベルとなる。これにより、トランジスタ701〜828およびR701〜R732がオンし、データ線HON1〜HON128、レファレンス線REF1〜REF32のイコライズおよびプリチャージが行われる。次に、信号CUTがハイレベルとなると、トランジスタ1003がオンとなり、バイアス信号BIAS2のレベルを下げるが、トランジスタ1003は非常に小さく設定されているので、バイアス発生回路1001の能力がまさり、レベルの低下分ΔV2が約0.1V程度となる。
The waveform of each part of the circuit described above is shown in FIG. The precharge time is t111. In a period t333 where t333 ≦ t111, the CUT signal becomes low level, the
プリチャージが完了した時点では、データ線HON1、HON2、・・・、HON128、レファレンス線REF1、REF2、・・・、REF32のレベルは約1.0Vになっており、データ線HONのゼロレベルが約0.9Vとなるので、トランジスタ701〜828およびR701〜R732はカットオフする。この場合、トランジスタ701〜828およびR701〜R732のカップリングノイズはほとんど影響がない程度にい微小であり、本実施形態を用いれば、カップリングのイズの影響を受けずに高速化が実現できる。
When the precharge is completed, the levels of the data lines HON1, HON2,..., HON128, the reference lines REF1, REF2, ..., REF32 are about 1.0 V, and the zero level of the data line HON is Since it becomes about 0.9 V, the
次に、この発明の第4の実施形態について図7を参照して説明する。
図において、充電回路14は図5に示す充電回路3と同一構成である。但し、トランジスタ701〜828およびR701〜R732の各ゲートへはバイアス信号BIAS3が加えられるようになっている。2001は従来のバイアス信号BIAS1を出力するバイアス回路である。また、2002は、バイアス信号BIAS1より少しレベルの低いバイアス信号BIAS3(BIAS3<BIAS1)を出力するバイアス回路である。例えば、BIAS1=1.0V,BIAS3=0.9Vに設定される。
Next, a fourth embodiment of the present invention will be described with reference to FIG.
In the figure, the charging
この実施形態は、トランジスタ701〜828およびR701〜R732を介して充電が進み、データ線HONおよびレファレンス線REFが約0.9Vまで充電されると、自動的にトランジスタ701〜828およびR701〜R732がカットオフするため、カップリングノイズが発生することなく、急速充電が可能となる。
次に、この発明のさらに他の実施形態について説明する。
In this embodiment, when charging proceeds through the
Next, still another embodiment of the present invention will be described.
これまで説明した第1〜第4の実施形態では、図11のごとく、メモリセル側とレファレンス側とが差動増幅回路104の左右の入力でアンバランスのケースについて説明してきたが、もちろん、通常の左右が同一の構成である、バランス型の場合でも本発明は有効である。すなわち、図9に示すセンスアンプのデータ線HONおよびレファレンス線REFに図1、図5、図7の各充電回路11、13、14を接続してもデータ線HON及びレファレンス線REFにイコライズをかけながら急速に充電することが出来る。
In the first to fourth embodiments described so far, the case where the memory cell side and the reference side are imbalanced by the left and right inputs of the
また、図10に示すイコライズ用のNchトランジスタ3001を設けたセンスアンプによるフラッシュメモリにも上記の充電回路11、13、14を適用することができる。この場合、図1の回路と組み合わせても良いが、むしろ図5の回路の方が面積が小さく出来るので好ましい。
In addition, the
本発明の主旨は、データ線HONとレファレンス線REFに直接急速充電を行う回路を設けること、あるいは、これらのデータ線HONとレファレンス線REFにまとめてイコライズをかける回路を設けることでプリチャージ回路の面積を縮小し、且つ、高速化を図るものであり、この趣旨の範囲内で、各実施形態の組み合わせは可能である。 The gist of the present invention is to provide a circuit for performing rapid charging directly on the data line HON and the reference line REF, or to provide a circuit for applying equalization to the data line HON and the reference line REF. It is intended to reduce the area and increase the speed, and combinations of the embodiments are possible within the scope of this gist.
図8は上記各実施形態によるフラッシュメモリの各回路ブロックの最適配置図である。メモリセルアレイ内から図示しないビット線をカラムゲートで選択してデータ線HON1〜HON128に接続する。また、同時に、図示しないレファレンス回路から読み出されるレファレンスデータがレファレンス線REF1〜REF32に接続される。このデータ線HON1〜HON128とレファレンス線REF1〜REF32はセンスアンプ1〜128に入力される。センスアンプは1〜64がチップ左側に、65〜128がチップ右側に均等に配置される。上記各実施形態による充電回路11、13、14は、データ線の配線抵抗等を考慮し、出来るだけ左右均等になるように、中央付近に配置する。
FIG. 8 is an optimum layout diagram of each circuit block of the flash memory according to each of the above embodiments. A bit line (not shown) is selected from the memory cell array by a column gate and connected to the data lines HON1 to HON128. At the same time, reference data read from a reference circuit (not shown) is connected to the reference lines REF1 to REF32. The data lines HON1 to HON128 and the reference lines REF1 to REF32 are input to the
この発明は、主としてフラッシュメモリに用いられる。 The present invention is mainly used for flash memories.
11、13、14…充電回路
12…EQ信号発生回路
201〜328、R201〜R232、502〜505、1003…Nchトランジスタ
401…プリチャージ回路
601…インバータ
501、901、EQ201…Pchトランジスタ
701〜828、R701〜R732、EQ202…バイアス電圧が0のNchトランジスタ
1001、1002、2001、2002…バイアス回路
DESCRIPTION OF
Claims (9)
前記メモリセルのデータを読み出す直前において前記データ線および前記レファレンス線のイコライズおよび充電を行う充電回路を設けたことを特徴とする不揮発性メモリ。 In a nonvolatile memory including a data line from which data of a memory cell is read and a reference line from which data of a reference cell is read,
A non-volatile memory comprising a charging circuit for equalizing and charging the data line and the reference line immediately before reading data from the memory cell.
前記メモリセルのデータを読み出す直前において前記データ線および前記レファレンス線のイコライズおよび充電を行う充電回路を設けたことを特徴とする不揮発性メモリ。 A first precharge circuit for charging the first detection point on the memory cell side, a second precharge circuit for charging the second detection point on the reference cell side, and a bias voltage to the first and second detection points First and second bias transistors, a data line connected to the first bias transistor, a reference line connected to the second bias transistor, and voltages at the first and second detection points are applied. In a non-volatile memory including a differential amplifier circuit that reads out data of a memory cell by comparing,
A non-volatile memory comprising a charging circuit for equalizing and charging the data line and the reference line immediately before reading data from the memory cell.
一つの共通線と、
該共通線と前記データ線および前記レファレンス線との間に挿入された複数のスイッチング素子と、
前記共通線の容量を充電する第3のプリチャージ回路と、
を具備し、前記スイッチング素子を外部から供給される第1の信号によってオンとすることにより、前記データ線および前記レファレンス線を相互に短絡してイコライズすると共に、前記データ線および前記レファレンス線の容量を充電することを特徴とする請求項1または請求項2に記載の不揮発性メモリ。 The charging circuit is
One common line,
A plurality of switching elements inserted between the common line and the data line and the reference line;
A third precharge circuit for charging the capacitance of the common line;
And the switching element is turned on by a first signal supplied from the outside to equalize the data line and the reference line by short-circuiting each other, and the capacitance of the data line and the reference line The nonvolatile memory according to claim 1, wherein the non-volatile memory is charged.
一つの共通線と、
該共通線と前記データ線および前記レファレンス線との間に挿入されたしきい値が略ゼロボルトの複数のスイッチング素子と、
前記共通線と電源との間に挿入された負荷素子と、
前記スイッチング素子のゲートへバイアス電圧を加えるバイアス回路と、
前記バイアス回路の出力を制御することによって前記スイッチング素子をオン/オフ制御する手段と、
を具備することを特徴とする請求項1または請求項2に記載の不揮発性メモリ。 The charging circuit is
One common line,
A plurality of switching elements having a threshold value of approximately zero volts inserted between the common line and the data line and the reference line;
A load element inserted between the common line and a power source;
A bias circuit for applying a bias voltage to the gate of the switching element;
Means for controlling on / off of the switching element by controlling an output of the bias circuit;
The nonvolatile memory according to claim 1, further comprising:
一つの共通線と、
該共通線と前記データ線および前記レファレンス線との間に挿入されたしきい値が略ゼロボルトの複数のスイッチング素子と、
前記共通線と電源との間に挿入された負荷素子と、
前記スイッチング素子のゲートへバイアス電圧を加えるバイアス回路と、
を具備し、前記バイアス回路は、前記共通線が充電前の時前記スイッチング素子をオンとし、前記共通線の容量が充電された時前記スイッチング素子をオフとするバイアス電圧を前記スイッチング素子のゲートへ加えることを特徴とする請求項1または請求項2に記載の不揮発性メモリ。 The charging circuit is
One common line,
A plurality of switching elements having a threshold value of approximately zero volts inserted between the common line and the data line and the reference line;
A load element inserted between the common line and a power source;
A bias circuit for applying a bias voltage to the gate of the switching element;
And the bias circuit turns on the switching element when the common line is before charging, and turns off the switching element when the common line is charged to the gate of the switching element. The nonvolatile memory according to claim 1, wherein the nonvolatile memory is added.
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