JP2007157890A - Semiconductor integrated circuit and semiconductor device - Google Patents
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Abstract
Description
本発明は、第三者からの改竄等に対して、防止、抑制を目的とした、セキュリティ機能搭載した半導体装置における半導体集積回路および半導体装置に関するものである。 The present invention relates to a semiconductor integrated circuit and a semiconductor device in a semiconductor device equipped with a security function for the purpose of preventing and suppressing tampering from a third party.
近年、ICカードに代表されるように、個人情報や金銭情報の等の重要情報が書き込まれたカードを個人が所有するようになってきた。このような重要情報を保護するため、ICカードに搭載されているLSI、特にLSIに内蔵されたROMのデータや不揮発性メモリのデータを第三者からの偽造、改竄等に対するセキュリティ機能を強化する為の技術が搭載されている。 In recent years, as represented by an IC card, an individual has possessed a card in which important information such as personal information and money information is written. In order to protect such important information, strengthen the security function against forgery, falsification, etc. from third parties on the LSI mounted on the IC card, especially ROM data and nonvolatile memory data embedded in the LSI. Technology for the purpose is installed.
以下に、従来の耐タンパー(セキュリティ)技術を搭載した半導体装置に関して説明する。図8は従来の半導体装置のテストパッド周辺部の回路構成図である。 A semiconductor device equipped with a conventional tamper resistant (security) technology will be described below. FIG. 8 is a circuit configuration diagram of a peripheral portion of a test pad of a conventional semiconductor device.
図8に示すように、従来の半導体装置は、不揮発性メモリ検査時の検査効率化等の目的で、実際に使用するパッドとは別に、検査専用のテストパッドを用いて検査を実行する場合がある。従来の半導体装置は、複数のテストパッドTPAD1〜TPADnにて構成されたテストパッド部1と、複数のテストパッドTPAD1〜TPADnに対応した入力バッファ回路BUFB1〜BUFBnにて構成された入力バッファ回路部102と、テストパッドと入力バッファ回路を接続するためのヒューズFUSE1〜FUSEnにて構成されたヒューズ部103にて構成されている。半導体装置の出荷前の検査終了後、出荷する直前に、ヒューズFUSE1〜FUSEnを切断してレーザートリマ等の装置で切断を行う。これにより、通常の手段を用いたアクセス以外を禁止できるため、以降のカスタマーの工程やユーザーの使用の際において、第三者からの改竄・偽造等の脅威から、不揮発性メモリに書き込まれた重要な情報を守ることができる。
As shown in FIG. 8, in the conventional semiconductor device, for the purpose of improving the inspection efficiency at the time of non-volatile memory inspection, there is a case where the inspection is performed using a test pad dedicated to the inspection separately from the pad actually used. is there. The conventional semiconductor device includes a
以上のような構成と手法をとることにより、重要情報を書き込んだ不揮発性メモリへのアクセス、データの変更や、プログラムを制御するROMへのアクセスは通常の手段以外へのアクセスはできなくなり、違法なプログラムの改竄や重要情報のモニターを防止する対策がとられている。(例えば、特許文献1参照)
しかしながら、上記記載のような回路構成とした場合、重要とされる不揮発性メモリ等のデータ量が増加するにつれ、検査専用の端子は多数存在することとなる。また、全てのテストパッドに対して、多数のヒューズをパッド近傍に配置した場合、ヒューズ素子を分散して多数配置することと、配置するヒューズ素子に関連するレイアウト的な制約から、LSIのチップ面積が大きくなる課題が発生する。 However, in the case of the circuit configuration as described above, as the amount of data in the nonvolatile memory or the like which is important increases, there are a large number of terminals dedicated for inspection. In addition, when a large number of fuses are arranged in the vicinity of all the test pads, the LSI chip area is distributed due to the large number of fuse elements distributed and layout restrictions related to the arranged fuse elements. The problem that becomes large occurs.
したがって、本発明の目的は、チップ面積の増大を抑制しつつセキュリティ確保するという、相反する2つの課題を解決する半導体集積回路および半導体装置を提供することである。 Accordingly, an object of the present invention is to provide a semiconductor integrated circuit and a semiconductor device that solve two conflicting problems of ensuring security while suppressing an increase in chip area.
上記課題を解決するために、本発明の請求項1記載の半導体集積回路は、検査用に設けられたテストパッド部と、テストパッド部から入力される信号を所定レベルに変換する入力バッファ回路部と、テストパッド部と入力バッファ回路部とを電気的に接続し、スイッチ回路を有するトランスファー回路部と、物理ヒューズの接続もしくは切断状態に応じて、スイッチ回路の活性もしくは不活性状態を制御可能とした制御回路とを備えた。
In order to solve the above problems, a semiconductor integrated circuit according to
請求項2記載の半導体集積回路は、請求項1記載の半導体集積回路において、スイッチ回路は、CMOSスイッチ回路である。 According to a second aspect of the present invention, in the semiconductor integrated circuit according to the first aspect, the switch circuit is a CMOS switch circuit.
請求項3記載の半導体集積回路は、請求項2記載の半導体集積回路において、制御回路は、予め接続された少なくとも一つの物理ヒューズと予め切断された少なくとも一つの物理ヒューズとを有し、複数個搭載された物理ヒューズの接続もしくは切断状態に応じて、CMOSスイッチ回路の活性もしくは不活性状態を制御可能とした。 According to a third aspect of the present invention, there is provided the semiconductor integrated circuit according to the second aspect, wherein the control circuit has at least one physical fuse connected in advance and at least one physical fuse cut in advance. The active or inactive state of the CMOS switch circuit can be controlled according to the connection or disconnection state of the mounted physical fuse.
請求項4記載の半導体集積回路は、請求項3記載の半導体集積回路において、予め切断されたヒューズは、検査終了後において予め接続されたヒューズと同様の切断跡が付けられている。 According to a fourth aspect of the present invention, in the semiconductor integrated circuit according to the third aspect, the pre-cut fuse is marked with the same cut mark as the pre-connected fuse after the inspection is completed.
請求項5記載の半導体集積回路は、請求項2記載の半導体集積回路において、制御回路は、物理ヒューズの接続もしくは切断状態に応じて、“H”もしくは“L”レベルを出力する入力制御回路と、データを保存する不揮発性メモリと、不揮発性メモリのデータをラッチするためのラッチ回路と、入力制御回路の出力信号とラッチ回路にて保持されるラッチデータとを比較し、その比較結果の出力信号の状態に応じて、CMOSスイッチ回路の活性もしくは非活性状態を制御可能とした比較回路とを備えた。 According to a fifth aspect of the present invention, there is provided the semiconductor integrated circuit according to the second aspect, wherein the control circuit includes an input control circuit that outputs an “H” or “L” level in accordance with a connected or disconnected state of the physical fuse. , A non-volatile memory for storing data, a latch circuit for latching data in the non-volatile memory, an output signal of the input control circuit and the latch data held by the latch circuit, and output of the comparison result And a comparison circuit capable of controlling the active or inactive state of the CMOS switch circuit in accordance with the signal state.
請求項6記載の半導体装置は、請求項1,2,3,4または5記載の半導体集積回路を搭載した。 A semiconductor device according to a sixth aspect includes the semiconductor integrated circuit according to the first, second, third, fourth or fifth aspect.
本発明の請求項1記載の半導体集積回路によれば、物理ヒューズの接続もしくは切断状態に応じて、スイッチ回路の活性もしくは不活性状態を制御可能とした制御回路を備えているので、出荷の直前に、搭載された物理ヒューズを切断し、テストパッドを非活性状態とすることにより、通常の手段を用いたアクセスのみ許可し、それ以外のテストパッド部からの入力を禁止できる。このため、従来回路のようなテストパッド増加に比例したヒューズ数の増加に比べて、必要ヒューズ数を最小限に抑え、レイアウト面積の増加を抑制でき、かつ、出荷の際の物理ヒューズ切断によりセキュリティを確保できる。 According to the semiconductor integrated circuit of the first aspect of the present invention, since the control circuit that can control the active or inactive state of the switch circuit according to the connection or disconnection state of the physical fuse is provided, In addition, by cutting the mounted physical fuse and deactivating the test pad, only access using normal means can be permitted, and input from other test pad portions can be prohibited. Therefore, compared to the increase in the number of fuses in proportion to the increase in test pads as in the conventional circuit, the number of required fuses can be minimized, the increase in layout area can be suppressed, and security can be achieved by cutting physical fuses at the time of shipment. Can be secured.
請求項2では、スイッチ回路は、CMOSスイッチ回路であることが好ましい。この場合、入力バッファ回路部は、テストパッド部から入力される信号レベルを直接入力バッファに印加でき、入力バッファ回路の入力状態が確認できる。すなわち、CMOSスイッチ回路と抵抗素子を用いることでパッドが電気的に切り離されたか否かを直接的に確認が出来るというメリットがある。 In the present invention, the switch circuit is preferably a CMOS switch circuit. In this case, the input buffer circuit unit can directly apply the signal level input from the test pad unit to the input buffer, and the input state of the input buffer circuit can be confirmed. That is, there is an advantage that it is possible to directly confirm whether or not the pad is electrically separated by using the CMOS switch circuit and the resistance element.
本発明の請求項3記載の半導体集積回路によれば、制御回路は、予め接続された少なくとも一つの物理ヒューズと予め切断された少なくとも一つの物理ヒューズとを有し、複数個搭載された物理ヒューズの接続もしくは切断状態に応じて、CMOSスイッチ回路の活性もしくは不活性状態を制御可能としたので、請求項1と同様に必要ヒューズ数を最小限に抑え、レイアウト面積の増加を抑制でき、かつ、セキュリティを確保できる。また、ヒューズ切断後は、所定の通りに復元しなければ、再び、テストパッドを使用することができない為、セキュリティ機能が更に向上する。
According to another aspect of the semiconductor integrated circuit of the present invention, the control circuit has at least one physical fuse connected in advance and at least one physical fuse cut in advance, and a plurality of mounted physical fuses. Since the active or inactive state of the CMOS switch circuit can be controlled in accordance with the connection or disconnection state, the number of necessary fuses can be minimized as in the case of
請求項4では、予め切断されたヒューズは、検査終了後において予め接続されたヒューズと同様の切断跡が付けられているので、製品出荷時には予め切断されたヒューズと予め接続されたヒューズとの差がわからないようになり、セキュリティ機能が更に向上する。
In
本発明の請求項5記載の半導体集積回路によれば、制御回路は、物理ヒューズの接続もしくは切断状態に応じて、“H”もしくは“L”レベルを出力する入力制御回路と、データを保存する不揮発性メモリと、不揮発性メモリのデータをラッチするためのラッチ回路と、入力制御回路の出力信号とラッチ回路にて保持されるラッチデータとを比較し、その比較結果の出力信号の状態に応じて、CMOSスイッチ回路の活性もしくは非活性状態を制御可能とした比較回路とを備えているので、比較結果の出力信号の状態に応じて、CMOSトランスファー回路部の活性もしくは非活性状態を制御し、搭載されたヒューズの切断はもちろんのこと、不揮発性メモリに保存する比較対象のデータを、各LSI毎に設定を変更することが可能である。このため、請求項1と同様に必要ヒューズ数を最小限に抑え、レイアウト面積の増加を抑制でき、かつ、セキュリティを確保できる。また、ヒューズ切断後は、所定の通りに復元しなければならないことに加えて、物理的に解読できないデータとの比較を行うことで、内部の回路を物理的に解読するという手法に対して対応できることと、各LSI毎に個別に設定できることで、セキュリティ機能が更に向上する。 According to the semiconductor integrated circuit of the fifth aspect of the present invention, the control circuit stores the data and the input control circuit that outputs the “H” or “L” level according to the connection or disconnection state of the physical fuse. Nonvolatile memory, latch circuit for latching data in nonvolatile memory, output signal of input control circuit and latch data held in latch circuit are compared, and according to the state of output signal of comparison result And a comparison circuit capable of controlling the active or inactive state of the CMOS switch circuit, so that the active or inactive state of the CMOS transfer circuit unit is controlled according to the state of the output signal of the comparison result, The setting of the comparison target data stored in the nonvolatile memory can be changed for each LSI as well as the mounted fuse is cut. For this reason, the number of necessary fuses can be minimized, the layout area can be prevented from increasing, and security can be ensured as in the first aspect. Also, after the fuse is blown, it must be restored as specified, and it also supports the method of physically decoding the internal circuit by comparing with data that cannot be physically decoded. The security function is further improved by being able to do this and setting each LSI individually.
本発明の請求項6記載の半導体装置によれば、請求項1,2,3,4または5記載の半導体集積回路を搭載したので、従来回路のようなテストパッド増加に比例したヒューズ数の増加に比べて、必要ヒューズ数を最小限に抑え、レイアウト面積の増加を抑制でき、かつ、セキュリティを確保できる。 According to the semiconductor device of the sixth aspect of the present invention, since the semiconductor integrated circuit according to the first, second, third, fourth or fifth aspect is mounted, the increase in the number of fuses in proportion to the increase in the number of test pads as in the conventional circuit. In comparison with the above, the number of necessary fuses can be minimized, the increase in layout area can be suppressed, and security can be ensured.
(第1の実施形態)
本発明の第1の実施形態を図1に基づいて説明する。
(First embodiment)
A first embodiment of the present invention will be described with reference to FIG.
図1に本発明の第1の実施形態に関する回路図を示す。 FIG. 1 shows a circuit diagram relating to a first embodiment of the present invention.
図1に示すように、第1の実施形態は、検査用に設けられたテストパッドTPAD1〜TPADnで構成されるテストパッド部1と、テストパッド部1から入力される信号を所定レベルに変換するBUFA1〜BUFAnで構成される入力バッファ回路部2と、テストパッド部1と入力バッファ回路部2を電気的に接続し、CMOSスイッチSW1〜SWnで構成されたCMOSトランスファー回路部3と、CMOSトランスファー回路部3を構成するSW1〜SWnの活性もしくは非活性の状態を一括して制御する入力制御回路4とで構成されている。
As shown in FIG. 1, in the first embodiment, a
テストパッド部1はテストパッドTPAD1〜TPADnにより構成されている。
The
入力バッファ回路部2は入力バッファ回路BUFA1〜BUFAnにより構成され、テストパッド1から入力される信号をCMOSレベルに変換する。入力バッファ回路BUFA1の一例を、図1の入力バッファ回路BUFA1に記載した回路構成をもとに説明する。入力バッファ回路BUFA1は、高抵抗素子41とインバータ42により構成されており、高抵抗素子41は一方が入力ノードとインバータ42にもう一方がグランド端子VSSに接続されている。
The input
上記では、抵抗素子41が入力ノードとグランド端子VSSの間に挿入した例で説明したが、抵抗素子41が入力ノードと電源端子VDDとの間に挿入された構成であっても同様の機能を有する。
In the above description, the example in which the
CMOSトランスファー回路部3は、CMOSスイッチ回路SW1〜SWnにて構成されている。CMOSスイッチ回路SW1の一例を、図1のSW1に記載した回路構成をもとに説明する。CMOSスイッチSW1は、Nチャネルトランジスタ11とPチャネルトランジスタ12とインバータ13により構成されている。Nチャネルトランジスタ11はゲート端子が入力制御回路4の出力信号であるVCONT10に接続され、ソース端子がテスト端子TPAD1にドレイン端子が入力バッファ回路BUFA1の入力端子に接続されている。Pチャネルトランジスタ12はゲート端子がインバータ13の出力信号に接続され、ソース端子がテスト端子TPAD1にドレイン端子が入力バッファ回路BUFA1の入力端子に接続されている。インバータ13は入力端子が前記VCONT10に接続され、出力端子がPチャネルトランジスタ12のゲート端子に接続されている。
The CMOS
入力制御回路4は、物理ヒューズ21の接続もしくは切断状態に応じて、CMOSスイッチ回路SW1〜SWnの活性もしくは不活性状態を制御可能とする。この場合、Pチャネルトランジスタ22はソース端子が電源端子VDDに、ゲート端子がVBIAS端子に、ドレイン端子がインバータ31の入力とヒューズ21の一方に接続されている。ヒューズ21は一方の端子がVSS端子にもう一方の端子がインバータ31の入力とPチャネルトランジスタ22のドレイン端子に接続されている。インバータ31は入力端子がPチャネルトランジスタ22のドレイン端子とヒューズ21の一方の端子に接続され、出力端子がインバータ32の入力端子に接続されている。インバータ32は入力端子がインバータ31の出力端子に接続され、出力端子がインバータ33の入力端子に接続されている。インバータ33は入力端子がインバータ32の出力端子に接続され、出力端子がCMOSトランスファー回路部3の制御信号VCONT10として使用されている。
The
VBIASの電位は、Pチャネルトランジスタ22のしきい値電圧VtをVtpとした場合、VDD−Vtpより若干低い電位でコントロールされるように制御されており、トランジスタ22を介してVDDからインバータ回路31の入力端子に電流が流れ込む。Pチャネルトランジスタ22での等価抵抗は、物理ヒューズ21の抵抗値より大きく設定されている。
The potential of VBIAS is controlled to be controlled at a potential slightly lower than VDD−Vtp when the threshold voltage Vt of the P-
物理ヒューズ21が接続されたままの初期状態においては、上記Pチャネルトランジスタ22の等価抵抗と物理ヒューズ21の抵抗値の関係より、インバータ回路31のゲート電位は“L”電位となり、CMOSスイッチコントロール信号VCONT10は“H”電位状態となりCMOSスイッチ回路は活性化状態となる。この場合テストパッド部1と入力バッファ回路部2と電気的に接続された状態であり、テストパッド部1を用いて検査を行うことが可能となる。
In the initial state where the
また、出荷の際に物理ヒューズ21を切断することにより、インバータ回路31の入力端子は、VDDからの電流供給源のみ接続されることとなる。この場合、インバータ回路31のゲート電位は“H”電位となり、CMOSスイッチコントロール信号VCONT10は“L”電位状態となり、CMOSスイッチ回路は非活性化状態となる。テストパッド部1と入力バッファ回路部2と電気的に切断され、テストパッドからの制御が無効となる。
Further, by cutting the
また、本回路構成により、物理ヒューズ21が接続されたままの初期状態においては、テストパッドTPAD1に一定以上の電圧を印加することで、Pチャネルトランジスタ12、Nチャネルトランジスタ11と高抵抗素子41を通じて電流が流れる。出荷の際に物理ヒューズを切断した場合は、テストパッドTPAD1に一定以上の電圧を印加しても、電気的に切断されていることで、電流が発生しない為、出荷の際に電気的に切断されているかを容易に確認できる。
Further, according to this circuit configuration, in the initial state where the
本実施形態では説明の簡略化のため、検査用端子数を絞って説明したが、検査端子数が増加すればするほど、LSIのチップ面積抑制効果が増加する。
(第2の実施形態)
本発明の第2の実施形態を図2〜図4に基づいて説明する。図1と同じ構成には同じ符号を付す。
In the present embodiment, for the sake of simplicity of explanation, the number of inspection terminals has been narrowed down. However, as the number of inspection terminals increases, the LSI chip area suppression effect increases.
(Second Embodiment)
A second embodiment of the present invention will be described with reference to FIGS. The same components as those in FIG.
図2に本発明の第2の実施形態に関する回路図を示す。 FIG. 2 shows a circuit diagram relating to the second embodiment of the present invention.
図2に示すように、第2の実施形態は、TPAD1〜TPADnで構成されるテストパッド部1と、BUFA1〜BUFAnで構成される入力バッファ回路部2と、テストパッド部1と入力バッファ回路部2を電気的に接続するSW1〜SWnで構成されたCMOSトランスファー回路部3と、CMOSトランスファー回路部3を構成するSW1〜SWnの活性もしくは非活性の状態を一括して制御する制御回路5で構成されている。制御回路5以外は実施形態1と同等の構成である為に、詳細な説明を割愛する。
As shown in FIG. 2, in the second embodiment, the
制御回路5の一例を図3に示す。
An example of the
制御回路5は、入力制御回路4と、入力制御回路6と、入力制御回路4の出力信号GCONT31と入力制御回路6の出力信号GCONT32を入力信号として制御信号VCONT20を出力するAND回路63とで構成される。入力制御回路4は実施形態1で説明している為、詳細な説明は割愛する。
The
入力制御回路6に関して図3を用いて説明する。入力制御回路6は、Pチャネルトランジスタ50と、あらかじめ切断された電気ヒューズ51と、インバータ61,62により構成される。Pチャネルトランジスタ50はソース端子が電源端子VDDに、ゲート端子がVBIAS端子に、ドレイン端子がインバータ61の入力とヒューズ51の一方に接続されている。
The
ヒューズ51は一方の端子がVSS端子にもう一方の端子がインバータ61の入力とPチャネルトランジスタ50のドレイン端子に接続されている。インバータ61は入力端子がPチャネルトランジスタ50のドレイン端子とヒューズ51の一方の端子に接続され、出力端子がインバータ62の入力端子に接続されている。インバータ62は入力端子がインバータ61の出力端子に接続され、出力端子が制御信号GCONT32となっている。
The
VBIASの電位は、実施形態1での説明と同様に、Pチャネルトランジスタ22のしきい値電圧VtをVtpとした場合、VDD−Vtpより若干低い電位でコントロールされるように制御されており、トランジスタ22を介してVDDからインバータ回路31の入力端子に電流が流れ込む。
Similarly to the description in the first embodiment, the potential of VBIAS is controlled to be controlled at a potential slightly lower than VDD−Vtp when the threshold voltage Vt of the P-
入力制御回路6においては物理ヒューズ51があらかじめ切断されているので、インバータ回路61のゲート電位は“H”電位となり、制御信号GCONT32は“H”電位状態となる。
In the
物理ヒューズ21が接続されたままの初期状態においては、制御信号GCONT31は“H”電位となり、制御信号GCONT32も“H”電位である。従って、VCONT20も“H”電位状態となりCMOSスイッチ回路は活性化状態となる。この場合テストパッド部1と入力バッファ回路部2と電気的に接続された状態であり、テストパッド部1を用いて検査を行うことが可能となる。
In an initial state where the
また、出荷の際に物理ヒューズ21を切断することにより、制御信号GCONT31は“L”電位となり、VCONT20も“L”電位状態となりテストパッド部1と入力バッファ回路部2と電気的に切断され、テストパッドからの制御が無効となる。
Further, by cutting the
また、出荷の際においては、あらかじめ接続されたヒューズ21との差がわからないように、ヒューズ21のみならず、ヒューズ51に対しても、レーザートリマ等で切断跡を付ける。
At the time of shipment, not only the
なお、上記のようにヒューズ51に対しても、ヒューズ21と同様に切断跡をつける為、レーザー装置の切断跡よりあらかじめ切断したヒューズの切断幅は狭く設定することがセキュリティ確保の為に有効である。
As described above, the
第三者が改竄を行う際には、物理ヒューズを正しく復元しなければならず、例えば、ヒューズ51を再接続した場合は、制御信号GCONT32は“L”電位状態となるため、CMOSトランスファー回路部3を制御する制御信号VCONT20は“L”電位状態となる。テストパッド部1は非活性状態である為、第三者からの改竄等を防止、抑制効果がある。
When a third party performs tampering, the physical fuse must be correctly restored. For example, when the
また、本実施形態では、説明の簡略化の為、あらかじめ接続されたヒューズを用いる入力制御回路4を1個とあらかじめ切断されたヒューズを用いる入力制御回路6を1個を組み合わせて、それぞれの入力制御回路の出力制御信号のAND論理をとり、CMOSスイッチ回路を制御する構成にて説明したが、図4に示すように、搭載する入力制御回路4と入力制御回路6の搭載個数を増加させることや、実際にヒューズ素子をレイアウトする際に、配置をランダムにすることで、セキュリティ機能が向上することは言うまでもない。
(第3の実施形態)
本発明の第3の実施形態を図5〜図7に基づいて説明する。図1と同じ構成には同じ符号を付す。
Further, in this embodiment, for the sake of simplification of description, one
(Third embodiment)
A third embodiment of the present invention will be described with reference to FIGS. The same components as those in FIG.
図5に本発明の第3の実施形態に関するCMOSトランスファー回路部3を制御する制御回路の一例を示す。
FIG. 5 shows an example of a control circuit for controlling the CMOS
図5に示すように、制御回路は、入力制御回路4と、EEPROMやFeRAMに代表される不揮発性メモリ81と、前記不揮発性メモリ81のデータをラッチするラッチ回路82と、比較回路83とで構成される。
As shown in FIG. 5, the control circuit includes an
不揮発性メモリ81のデータをラッチ回路82にデータをラッチする。ラッチされたデータの出力信号GCONT52と入力制御回路4の出力信号GCONT51を比較回路83に入力し、2つの信号の状態を比較してCMOSトランスファー回路部3の制御信号となるVCONT20に出力する。
Data in the
物理ヒューズ21が接続されたままの初期状態においては、制御信号GCONT51は“H”電位となり、ラッチ回路のデータ出力も“H”電位となるように、不揮発性メモリを制御しておく。この状態においては、比較回路83の出力信号VCONT20も“H”電位状態となりCMOSスイッチ回路は活性化状態となる。この場合テストパッド部1と入力バッファ回路部2と電気的に接続された状態であり、テストパッド部1を用いて検査を行うことが可能となる。
In the initial state with the
また、出荷の際に物理ヒューズ21を切断することにより、制御信号GCONT51は“L”電位となり、VCONT20も“L”電位状態となりテストパッド部1と入力バッファ回路部2と電気的に切断され、テストパッド部1からの制御が無効となる。
Further, by cutting the
また出荷の際、不揮発性メモリ81のデータを変更することでも、同様に、テストパッドの非活性化が実現できる。
Also, the test pad can be deactivated by changing the data in the
また、図6に示したように、入力制御回路4の代わりに入力制御回路6を用いて、出荷の際に不揮発性メモリのデータを変化させることで、同等の効果が得られることは言うまでもない。GCONT62はラッチされたデータの出力信号、GCONT61は入力制御回路6の出力信号である。
Further, as shown in FIG. 6, it is needless to say that the same effect can be obtained by using the
また、上記実施形態においては、説明の簡略化のために、入力制御回路4を一個用いた場合の実施形態で説明を行ったが、図7に示すように、入力制御回路4と入力制御回路6を複数個用いた回路構成により、セキュリティ機能が向上することは言うまでもない。GCONT71,72は入力制御回路4の出力信号、GCONT73,74は入力制御回路6の出力信号である。
Further, in the above embodiment, for the sake of simplification of explanation, the explanation is given in the embodiment in which one
また、不揮発性メモリのデータの状態は物理解析では解読できないことと、不揮発性メモリのデータとの比較をすることで、ユーザーが任意にセキュリティコードを変更することも可能となるし、テストパッドが使用できる状態が、各LSI毎で設定可能となる為、セキュリティ機能が更に向上する。 In addition, the data state of the nonvolatile memory cannot be deciphered by physical analysis, and the user can arbitrarily change the security code by comparing with the data of the nonvolatile memory. Since the usable state can be set for each LSI, the security function is further improved.
なお、インバータの数は、上記のような制御ができれば何個でもよい。また、スイッチ回路はNANDやNORの回路構成でも、実現が可能である。ただし、CMOSスイッチ回路と抵抗素子を用いることでパッドが電気的に切り離されたか否かを直接的に確認が出来るというメリットがある。 The number of inverters may be any number as long as the above control can be performed. The switch circuit can also be realized with a NAND or NOR circuit configuration. However, there is an advantage that it is possible to directly confirm whether or not the pad is electrically separated by using the CMOS switch circuit and the resistance element.
本発明にかかる半導体集積回路は、第三者からの改竄等の対策の為、耐タンパー用ヒューズを搭載したLSIのレイアウト面積増大抑制と、さらなる耐タンパー性を向上させる機能を有し、セキュリティ機能が必須とされるICカード用半導体装置等として有用である。 The semiconductor integrated circuit according to the present invention has a function of suppressing an increase in the layout area of an LSI equipped with a tamper resistant fuse and further improving the tamper resistance as a countermeasure against tampering by a third party, and a security function. Is useful as a semiconductor device for an IC card and the like.
1 テストパッド部
2,102 入力バッファ回路部
3 CMOSトランスファー回路部
4,5,6 入力制御回路
11 Nチャネルトランジスタ
12,22,50 Pチャネルトランジスタ
13,31,32,33,42 インバータ
21 物理ヒューズ
41 抵抗素子
51 あらかじめ切断された物理ヒューズ
63,71 AND回路
81 不揮発性メモリ
82 ラッチ回路
83,84 比較回路
103 ヒューズ部
DESCRIPTION OF
Claims (6)
前記テストパッド部から入力される信号を所定レベルに変換する入力バッファ回路部と、
前記テストパッド部と入力バッファ回路部とを電気的に接続し、スイッチ回路を有するトランスファー回路部と、
物理ヒューズの接続もしくは切断状態に応じて、前記スイッチ回路の活性もしくは不活性状態を制御可能とした制御回路とを備えた半導体集積回路。 A test pad provided for inspection;
An input buffer circuit unit for converting a signal input from the test pad unit to a predetermined level;
A transfer circuit unit electrically connecting the test pad unit and the input buffer circuit unit and having a switch circuit;
A semiconductor integrated circuit comprising: a control circuit capable of controlling an active state or an inactive state of the switch circuit according to a connection or disconnection state of a physical fuse.
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