JP2007148750A - Computer device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To simplify a structure of a boot sequencer controlling a boot process in a computer system capable of self-booting through a nonvolatile memory such as a NAND type flash memory. <P>SOLUTION: A DDMA bus 32 which is used for DMA transfer between the DDMA bus and an externally-built SDRAM 43 is arranged in a system LSI 10 separately from a host bus 31. A NAND type flash memory 41 is connected with the DDMA bus 32 via a DDMA interface 132 and selector 22, and a dual port RAM 42 is also connected with the DDMA bus 32 via a DDMA interface 143 and selector 23. Access points of the DDMA interfaces 132 and 143 are switched to a data transfer path 33 in the system LSI 10 prior to booting, and a boot program is transmitted from the NAND type flash memory 41 to the dual port RAM 42. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、不揮発性メモリからのセルフブートが可能なコンピュータ装置に関する。   The present invention relates to a computer device capable of self-booting from a nonvolatile memory.

従来より、ＮＡＮＤ型フラッシュメモリからのセルフブートが可能なコンピュータ装置は、ＮＡＮＤ型フラッシュメモリからランダムアクセスメモリへブートプログラムを転送し、ランダムアクセスメモリに格納されたブートプログラムをＣＰＵが読み出して実行するように構成されている。   Conventionally, a computer device capable of self-booting from a NAND flash memory transfers a boot program from the NAND flash memory to the random access memory, and the CPU reads and executes the boot program stored in the random access memory. It is configured.

しかし、従来技術では、ブートプログラムの転送にあたって、ブートプロセスを制御するブートシーケンサがデータ転送を扱う必要があり、ブートシーケンサの構成が複雑になってしまうという問題があった。   However, in the prior art, when transferring the boot program, there is a problem that the boot sequencer that controls the boot process needs to handle data transfer, and the configuration of the boot sequencer becomes complicated.

本発明は、この問題を解決するためになされたもので、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリからのセルフブートが可能なコンピュータ装置において、ブートプロセスを制御するブートシーケンサの構成を簡略化することを目的とする。   The present invention has been made to solve this problem, and in a computer device capable of self-booting from a non-volatile memory such as a NAND flash memory, the configuration of a boot sequencer for controlling the boot process is simplified. With the goal.

上記課題を解決するため、請求項１の発明は、コンピュータ装置であって、ＣＰＵと、前記ＣＰＵのブートに用いられるブートプログラムが格納された第１メモリを、第３メモリとの間のＤＭＡ転送に用いられるバスに接続可能な第１インターフェースと、前記ＣＰＵが前記ブートプログラムを読み出す場合の読み出し先となる第２メモリを、前記バスに接続可能な第２インターフェースと、前記バスとは別に設けられた、前記第１インターフェースと前記第２インターフェースとの間をデータ転送可能に結合するデータ転送路と、前記第１インターフェース及び前記第２インターフェースの接続先を前記バスと前記データ転送路との間で切り替える第１セレクタと、前記ブートに先立って、前記第１インターフェース及び前記第２インターフェースが前記データ転送路に接続された状態で、前記第１メモリから前記第２メモリへブートプログラムを転送するトリガを与えるブートシーケンサとを備える。   In order to solve the above-mentioned problems, the invention of claim 1 is a computer apparatus, wherein a DMA transfer between a CPU and a first memory storing a boot program used for booting the CPU is transferred to a third memory. A first interface connectable to the bus used for the above and a second memory as a read destination when the CPU reads the boot program are provided separately from the second interface connectable to the bus and the bus. Further, a data transfer path that couples the first interface and the second interface so that data transfer is possible, and a connection destination of the first interface and the second interface is between the bus and the data transfer path. A first selector for switching, and prior to the boot, the first interface and the second interface; In a state where Esu is connected to the data transfer path, and a boot sequencer to trigger forwarding the first boot program from the memory to the second memory.

請求項２の発明は、請求項１に記載のコンピュータ装置において、前記ブートプログラムの前記第１メモリから前記第２メモリへの転送にあたって、前記第１インターフェースは、データを前記第１メモリからシーケンシャルに読み出して順次出力し、前記第２インターフェースは、順次入力されたデータを前記第２メモリへシーケンシャルに書き込む。   According to a second aspect of the present invention, in the computer device according to the first aspect, when the boot program is transferred from the first memory to the second memory, the first interface sequentially transfers data from the first memory. The data is read and sequentially output, and the second interface sequentially writes the sequentially input data to the second memory.

請求項３の発明は、請求項１又は請求項２に記載のコンピュータ装置において、前記第１インターフェース及び前記第２インターフェースの制御主体を前記ＣＰＵと前記ブートシーケンサとの間で切り替える第２セレクタをさらに備え、前記制御主体を前記ブートシーケンサとした状態で前記ブートプログラムの前記第１メモリから前記第２メモリへの転送を行い、前記転送が終了した後に、前記制御主体を前記ＣＰＵへ切り替える。   A third aspect of the present invention is the computer apparatus according to the first or second aspect, further comprising a second selector that switches a control subject of the first interface and the second interface between the CPU and the boot sequencer. The boot program is transferred from the first memory to the second memory in a state where the control subject is the boot sequencer, and after the transfer is completed, the control subject is switched to the CPU.

請求項４の発明は、請求項１ないし請求項３のいずれかに記載のコンピュータ装置において、前記第１メモリは、不揮発性のメモリであり、前記第２メモリは、１バイト単位でランダムにアクセス可能なランダムアクセスメモリであることを特徴とするコンピュータ装置。   According to a fourth aspect of the present invention, in the computer apparatus according to any one of the first to third aspects, the first memory is a non-volatile memory, and the second memory is randomly accessed in units of 1 byte. A computer device characterized by being a random access memory.

請求項１ないし請求項４の発明によれば、第１メモリから第２メモリへのブートプログラムの転送にあたって、ブートシーケンサがブートプログラムの第１メモリから第２メモリへの転送を扱う必要がないので、ブートシーケンサの構成を簡略化することができる。   According to the first to fourth aspects of the invention, when transferring the boot program from the first memory to the second memory, the boot sequencer does not need to handle the transfer of the boot program from the first memory to the second memory. The configuration of the boot sequencer can be simplified.

請求項２の発明によれば、ブートプログラムの第１メモリから第２メモリへの転送にあたって、アドレスの制御を行う必要がないので、ブートプログラムの第１メモリから第２メモリへの転送を容易に行うことができる。   According to the invention of claim 2, since it is not necessary to control the address when transferring the boot program from the first memory to the second memory, the transfer of the boot program from the first memory to the second memory is facilitated. It can be carried out.

＜１ 構成＞
図１は、本発明の望ましい実施形態に係るシステムＬＳＩ（Large Scale Integration）１０を含むコンピュータ１の構成を示すブロック図である。システムＬＳＩ１０は、移動体通信端末のベースバンドＬＳＩと接続され、画像処理、音声処理及び通信処理等を実行するアプリケーションコンピュータの主要部として機能している。 <1 configuration>
FIG. 1 is a block diagram showing a configuration of a computer 1 including a system LSI (Large Scale Integration) 10 according to a preferred embodiment of the present invention. The system LSI 10 is connected to a baseband LSI of a mobile communication terminal and functions as a main part of an application computer that executes image processing, audio processing, communication processing, and the like.

図１に示すように、システムＬＳＩ１０は、メモリからフェッチした命令をデコードして実行するＣＰＵ１１と、ブートプロセスを制御するブートシーケンサ１２と、外付のＮＡＮＤ型フラッシュメモリ４１へのアクセスを制御するペリフェラルであるＮＡＮＤフラッシュインターフェース１３と、２キロバイトの記憶容量を有する内蔵のデュアルポートＲＡＭ（Random Access Memory）４２へのアクセスを制御するペリフェラルであるホストインターフェース１４とを備える。   As shown in FIG. 1, the system LSI 10 includes a CPU 11 that decodes and executes an instruction fetched from a memory, a boot sequencer 12 that controls a boot process, and a peripheral that controls access to an external NAND flash memory 41. And a host interface 14 which is a peripheral for controlling access to a built-in dual port RAM (Random Access Memory) 42 having a storage capacity of 2 kilobytes.

システムＬＳＩ１０では、ＣＰＵ１１が、システムバス１５、バスコントローラ１６及びセレクタ２１を介してホストバス３１に接続され、ブートシーケンサ１２が、セレクタ２１を介してホストバス３１に接続されている。セレクタ２１は、ホストバス３１に接続されたペリフェラルの制御主体を、ＣＰＵ１１とブートシーケンサ１２との間で切り替える。さらに、システムＬＳＩ１０では、ＮＡＮＤ型フラッシュメモリ４１が、ＮＡＮＤフラッシュインターフェース１３を介してホストバス３１に接続され、デュアルポートＲＡＭ４２が、ホストインターフェース１４を介してホストバス３１に接続されている。ＮＡＮＤフラッシュインターフェース１３及びホストインターフェース１４の動作は、それぞれ、ペリフェラルコントロールレジスタ（以下「レジスタ」）１３１及び１４１に書き込まれたレジスタ値によって設定される。   In the system LSI 10, the CPU 11 is connected to the host bus 31 via the system bus 15, the bus controller 16 and the selector 21, and the boot sequencer 12 is connected to the host bus 31 via the selector 21. The selector 21 switches the control subject of the peripheral connected to the host bus 31 between the CPU 11 and the boot sequencer 12. Further, in the system LSI 10, the NAND flash memory 41 is connected to the host bus 31 via the NAND flash interface 13, and the dual port RAM 42 is connected to the host bus 31 via the host interface 14. The operations of the NAND flash interface 13 and the host interface 14 are set by register values written in peripheral control registers (hereinafter referred to as “registers”) 131 and 141, respectively.

これらの構成により、ＣＰＵ１１は、ホストインターフェース１４を介してデュアルポートＲＡＭ４２へのデータの書き込み及びデュアルポートＲＡＭ４２からのデータの読み出しを行うことができるとともに、ホストインターフェース１４のレジスタ１４１に書き込みを行うことができる。同様に、ＣＰＵ１１は、ＮＡＮＤフラッシュインターフェース１３を介してＮＡＮＤ型フラッシュメモリ４１へのデータの書き込み及びＮＡＮＤ型フラッシュメモリ４１からのデータの読み出しを行うことができるとともに、ＮＡＮＤフラッシュインターフェース１３のレジスタ１３１に書き込みを行うことができる。   With these configurations, the CPU 11 can write data to the dual port RAM 42 and read data from the dual port RAM 42 via the host interface 14, and can write to the register 141 of the host interface 14. it can. Similarly, the CPU 11 can write data to the NAND flash memory 41 and read data from the NAND flash memory 41 via the NAND flash interface 13 and write to the register 131 of the NAND flash interface 13. It can be performed.

また、これらの構成により、ワイヤードＲＯＭ（Read Only Memory）をベースとした小規模のプロセッサであるブートシーケンサ１２は、ＮＡＮＤフラッシュインターフェース１３のレジスタ１３１及びホストインターフェース１４のレジスタ１４１に書き込みを行うことができる。   Also, with these configurations, the boot sequencer 12, which is a small-scale processor based on a wired ROM (Read Only Memory), can write to the register 131 of the NAND flash interface 13 and the register 141 of the host interface 14. .

さらに、システムＬＳＩ１０には、ホストバス３１とは別に、外付のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）４３との間のＤＭＡ（Direct Memory Access）転送に用いられるバス（以下「ＤＤＭＡバス」）３２が設けられている。ＳＤＲＡＭ４３は、ＳＤＲＡＭ４３へのアクセスを制御するＳＤＲＡＭインターフェース１７を介してＤＤＭＡバス３２に接続されている。   In addition to the host bus 31, the system LSI 10 includes a bus (hereinafter referred to as “DDMA bus”) 32 used for DMA (Direct Memory Access) transfer with an external SDRAM (Synchronous Dynamic Random Access Memory) 43. Is provided. The SDRAM 43 is connected to the DDMA bus 32 via the SDRAM interface 17 that controls access to the SDRAM 43.

ＮＡＮＤフラッシュインターフェース１３は、ＮＡＮＤ型フラッシュメモリ４１をＤＤＭＡバス３２に接続可能なＤＤＭＡインターフェース１３２を備えており、ホストインターフェース１１４は、デュアルポートＲＡＭ４２をＤＤＭＡバス３２に接続可能なＤＤＭＡインターフェース１４３を備えている。ＮＡＮＤ型フラッシュメモリ４１は、ＤＤＭＡインターフェース１３２及びセレクタ２２を介してＤＤＭＡバス３２に接続され、デュアルポートＲＡＭ４２は、ＤＤＭＡインターフェース１４３及びセレクタ２３を介してＤＤＭＡバス３２に接続されている。   The NAND flash interface 13 includes a DDMA interface 132 that can connect the NAND flash memory 41 to the DDMA bus 32, and the host interface 114 includes a DDMA interface 143 that can connect the dual port RAM 42 to the DDMA bus 32. . The NAND flash memory 41 is connected to the DDMA bus 32 via the DDMA interface 132 and the selector 22, and the dual port RAM 42 is connected to the DDMA bus 32 via the DDMA interface 143 and the selector 23.

システムＬＳＩ１０には、ＤＤＭＡバス３２とは別に、ＤＤＭＡインターフェース１３２とＤＤＭＡインターフェース１４３との間をデータ転送可能に結合するショートカットパスとなるデータ転送路３３が設けられている。セレクタ２２及び２３は、それぞれ、ＤＤＭＡインターフェース１３２及び１４３の接続先を、ＤＤＭＡバス３２とデータ転送路３３との間で切り替える。   In addition to the DDMA bus 32, the system LSI 10 is provided with a data transfer path 33 serving as a shortcut path that couples the DDMA interface 132 and the DDMA interface 143 so that data can be transferred. The selectors 22 and 23 switch the connection destinations of the DDMA interfaces 132 and 143 between the DDMA bus 32 and the data transfer path 33, respectively.

これらの構成により、ＤＤＭＡインターフェース１３２及び１４３がＤＤＭＡバス３２に接続されているときは、ＮＡＮＤ型フラッシュメモリ４１とＳＤＲＡＭ４３との間又はデュアルポートＲＡＭ４２とＳＤＲＡＭ４３との間で双方向にデータ転送が可能となる。このデータ転送は、ＣＰＵ１１を介することなく行われるので、ＣＰＵ１１に負荷をかけることなく高速に行うことができる。ただし、ＤＤＭＡインターフェース１３２及び１４３がＤＤＭＡバス３２に接続されているときは、ＮＡＮＤ型フラッシュメモリ４１からデュアルポートＲＡＭ４２へのデータ転送を行うことはできない。一方、ＤＤＭＡインターフェース１３２及び１４３がデータ転送路３３に接続されているときは、ＮＡＮＤ型フラッシュメモリ４１からデュアルポートＲＡＭ４２へのデータ転送が可能となる。   With these configurations, when the DDMA interfaces 132 and 143 are connected to the DDMA bus 32, bidirectional data transfer is possible between the NAND flash memory 41 and the SDRAM 43 or between the dual port RAM 42 and the SDRAM 43. Become. Since this data transfer is performed without going through the CPU 11, it can be performed at high speed without imposing a load on the CPU 11. However, when the DDMA interfaces 132 and 143 are connected to the DDMA bus 32, data transfer from the NAND flash memory 41 to the dual port RAM 42 cannot be performed. On the other hand, when the DDMA interfaces 132 and 143 are connected to the data transfer path 33, data transfer from the NAND flash memory 41 to the dual port RAM 42 becomes possible.

デュアルポートＲＡＭ４２は、１バイト単位でランダムにアクセス可能なランダムアクセスメモリである。したがって、デュアルポートＲＡＭ４２を０番地に配置しておけば、ＣＰＵ１１がブートプログラムを読み出しする場合の読み出し先としてデュアルポートＲＡＭ１１を利用することができる。しかし、デュアルポートＲＡＭ４２は、揮発性メモリであるとともに、ホストであるベースバンドＬＳＩとの間のデータ受け渡しにも用いられるから、ブートプログラムを持続的に格納しておくことができない。そこで、システムＬＳＩ１０では、不揮発性メモリであるＮＡＮＤ型フラッシュメモリ４１にブートプログラムを格納しておき、ブートに先立って、ＮＡＮＤ型フラッシュメモリ４１からデュアルポートＲＡＭ４２へブートプログラムを転送し、ＣＰＵ１１がデュアルポートＲＡＭ４２からブートプログラムの命令をフェッチすることができるようにしている。ここで、ＮＡＮＤ型フラッシュメモリ４１に格納されたブートプログラムは書き換え可能であるから、システムＬＳＩ１０では、ブート時の動作を変更することが容易である。もちろん、不揮発性メモリとして、ＮＡＮＤ型フラッシュメモリ４１の代わりに、ＮＯＲ型フラッシュメモリやＡＮＤ型フラッシュメモリを採用することも妨げられない。   The dual port RAM 42 is a random access memory that can be randomly accessed in units of 1 byte. Therefore, if the dual port RAM 42 is arranged at address 0, the dual port RAM 11 can be used as a read destination when the CPU 11 reads the boot program. However, since the dual port RAM 42 is a volatile memory and is also used for data exchange with the baseband LSI as a host, it cannot store a boot program continuously. Therefore, in the system LSI 10, the boot program is stored in the NAND flash memory 41, which is a non-volatile memory, and the boot program is transferred from the NAND flash memory 41 to the dual port RAM 42 prior to booting. A boot program instruction can be fetched from the RAM 42. Here, since the boot program stored in the NAND flash memory 41 can be rewritten, the system LSI 10 can easily change the operation at the time of booting. Of course, the use of a NOR flash memory or an AND flash memory as a nonvolatile memory instead of the NAND flash memory 41 is not prevented.

ＮＡＮＤ型フラッシュメモリ４１からデュアルポートＲＡＭ４２へのブートプログラムの転送は、ＤＤＭＡインターフェース１３２及び１４３がデータ転送路３３に接続された状態で、（１）ＮＡＮＤフラッシュインターフェース１３が、ＮＡＮＤ型フラッシュメモリ４１のブートプログラムが格納されている空間（デュアルポートＲＡＭ４２の記憶容量と同じ２キロバイトの空間）からデータをシーケンシャルに読み出して順次出力し、（２）ホストインターフェース１４が、順次入力されたデータをデュアルポートＲＡＭ４２へシーケンシャルに書き込むことによって行われる。このようなブートプログラムの転送は、すでにあるＤＭＡ転送の仕組みの一部を利用しているので、システムＬＳＩ１０に大規模な回路を追加することなく実現可能である。さらに、このようなブートプログラムの転送は、アドレスの制御を行うことなく自律的に実行されるので、ブートシーケンサ１２を簡略化するのに寄与している。すなわち、ブートシーケンサ１２は、ブートプログラムの転送にあたって、レジスタ１３１及び１４１に所定のレジスタ値を書き込み、ソースアドレス、デスティネーションアドレス及び転送データ長等の転送対象のデータの情報を指定するだけであり、ＮＡＮＤ型フラッシュメモリ４１からのデータの読み出し及びデュアルポートＲＡＭ４２へのデータの書き込みを実際に扱う必要はない。   The boot program is transferred from the NAND flash memory 41 to the dual port RAM 42 in a state where the DDMA interfaces 132 and 143 are connected to the data transfer path 33, and (1) the NAND flash interface 13 boots the NAND flash memory 41. Data is sequentially read out from the space in which the program is stored (the space of 2 kilobytes that is the same as the storage capacity of the dual port RAM 42) and sequentially output. (2) The host interface 14 transfers the sequentially input data to the dual port RAM 42. This is done by writing sequentially. Such a transfer of the boot program can be realized without adding a large-scale circuit to the system LSI 10 because a part of the existing DMA transfer mechanism is used. Further, such a transfer of the boot program is autonomously executed without controlling the address, which contributes to simplifying the boot sequencer 12. That is, when transferring the boot program, the boot sequencer 12 simply writes predetermined register values in the registers 131 and 141 and designates information of data to be transferred such as a source address, a destination address, and a transfer data length, There is no need to actually handle reading data from the NAND flash memory 41 and writing data to the dual port RAM 42.

＜２ 動作＞
図２は、システムＬＳＩ１０におけるブート手順を示すフローチャートである。 <2 operation>
FIG. 2 is a flowchart showing a boot procedure in the system LSI 10.

図２を参照して、システムＬＳＩ１０のリセットが解除されると、最初に、ブートシーケンサ１２が起動される（ステップＳ１０１）。ブートシーケンサ１２の起動時には、ＣＰＵ１１は、リセットされたままになっている。また、ブートシーケンサ１２の起動時には、バスの設定は、ブートプログラム転送用の設定となっている。すなわち、セレクタ２１により、ＮＡＮＤフラッシュインターフェース１３及びホストインターフェース１４の制御主体はブートシーケンサ１２となっており、セレクタ２２及び２３により、ＤＤＭＡインターフェース１３２及び１４３の接続先がデータ転送路３３となり、ＤＤＭＡインターフェース１３２及び１４３がデータ転送路３３で直結された状態となっている。   Referring to FIG. 2, when the reset of system LSI 10 is released, first, boot sequencer 12 is activated (step S101). When the boot sequencer 12 is activated, the CPU 11 remains reset. When the boot sequencer 12 is started, the bus setting is a setting for transferring the boot program. That is, the selector 21 controls the NAND flash interface 13 and the host interface 14 as the boot sequencer 12, and the selectors 22 and 23 connect the DDMA interfaces 132 and 143 to the data transfer path 33, and the DDMA interface 132. And 143 are directly connected by the data transfer path 33.

続いて、ブートシーケンサ１２が、レジスタ１３１及び１４１の設定すなわちレジスタ１３１及び１４１への所定のレジスタ値の書き込みを行うことによって、ブートプログラムの転送のトリガをＮＡＮＤフラッシュインターフェース１３及びホストインターフェース１４に与える。（ステップＳ１０２）。   Subsequently, the boot sequencer 12 sets the registers 131 and 141, that is, writes predetermined register values to the registers 131 and 141, thereby giving a boot program transfer trigger to the NAND flash interface 13 and the host interface 14. (Step S102).

システムＬＳＩ１０では、ステップＳ１０２におけるレジスタ１３１及び１４１の設定に応答して、ＮＡＮＤ型フラッシュメモリ４１からデュアルポートＲＡＭ４２へのブートプログラムの転送が行われる（ステップＳ１０３）。ブートプログラムの転送においては、ＤＤＭＡインターフェース１３２、データ転送路及３３及びＤＤＭＡインターフェース１４３を用いて自律的にデータ転送が行われるので、ブートシーケンサ１２は、ＮＡＮＤフラッシュインターフェース１３からのステータス信号を参照しつつ転送のタイミングを制御するだけでよい。   In the system LSI 10, in response to the setting of the registers 131 and 141 in step S102, the boot program is transferred from the NAND flash memory 41 to the dual port RAM 42 (step S103). In the transfer of the boot program, data transfer is autonomously performed using the DDMA interface 132, the data transfer path 33, and the DDMA interface 143. Therefore, the boot sequencer 12 refers to the status signal from the NAND flash interface 13. It is only necessary to control the transfer timing.

ブートプログラムの転送が終了すると、ブートシーケンサ１２は、ＤＯＮＥ信号によってブートプログラムの転送の終了を通知する（ステップＳ１０４）。   When the transfer of the boot program is completed, the boot sequencer 12 notifies the end of the transfer of the boot program by a DONE signal (Step S104).

ＤＯＮＥ信号に応答して、システムＬＳＩ１０では、バス設定が通常動作用の設定に変更される（ステップＳ１０５）。すなわち、セレクタ２１により、ＮＡＮＤフラッシュインターフェース１３及びホストバスインターフェース１４の制御主体がＣＰＵ１１に切り替えられるとともに、ＤＤＭＡインターフェース１３２及び１４３の接続先がＤＤＭＡバス３２に切り替えられる。   In response to the DONE signal, the system LSI 10 changes the bus setting to a setting for normal operation (step S105). That is, the selector 21 switches the control subject of the NAND flash interface 13 and the host bus interface 14 to the CPU 11 and switches the connection destinations of the DDMA interfaces 132 and 143 to the DDMA bus 32.

さらに、ＤＯＮＥ信号に応答して、システムＬＳＩ１０では、ＣＰＵ１１のリセットが解除される（ステップＳ１０６）。なお、ＣＰＵ１１のリセットが解除されたときには、ＮＡＮＤ型フラッシュメモリ４１からデュアルポートＲＡＭ４２へのブートプログラムの転送は完了しているので、ＣＰＵ１１は、リセットが解除された直後から、デュアルポートＲＡＭ４２に格納されたブートプログラムの命令をフェッチして実行することができる（ステップＳ１０７）。   Further, in response to the DONE signal, the system LSI 10 releases the reset of the CPU 11 (step S106). When the reset of the CPU 11 is released, the transfer of the boot program from the NAND flash memory 41 to the dual port RAM 42 is completed, so that the CPU 11 is stored in the dual port RAM 42 immediately after the reset is released. The boot program command can be fetched and executed (step S107).

このようなステップＳ１０１〜Ｓ１０７により、システムＬＳＩ１０では、ＮＡＮＤ型フラッシュメモリ４１に準備されたブートプログラムによるセルフブートを行うことができる。   Through such steps S101 to S107, the system LSI 10 can perform self-boot by the boot program prepared in the NAND flash memory 41.

なお、システムＬＳＩ１０では、ブートプログラムの実行後は、ＮＡＮＤ型フラッシュメモリ４１に格納された、画像処理、音声処理及び通信処理等のためのプログラムが、ＳＤＲＡＭ４３にロードされ、ＣＰＵ１１により実行される。もちろん、当該プログラムのロードに先立って、第２のブートプログラムをロードするようにすることも妨げられない。   In the system LSI 10, after execution of the boot program, programs for image processing, sound processing, communication processing, and the like stored in the NAND flash memory 41 are loaded into the SDRAM 43 and executed by the CPU 11. Of course, prior to loading the program, loading the second boot program is not prevented.

本発明の望ましい実施形態に係るシステムＬＳＩ１０の構成を示すブロック図である。1 is a block diagram showing a configuration of a system LSI 10 according to a preferred embodiment of the present invention. システムＬＳＩ１０におけるブート手順を示すフローチャートである。4 is a flowchart showing a boot procedure in the system LSI 10.

符号の説明Explanation of symbols

１ コンピュータ
１０ システムＬＳＩ
１１ ＣＰＵ
１２ ブートシーケンサ
１３ ＮＡＮＤフラッシュインターフェース
１４ ホストインターフェース
２１〜２３ セレクタ
３２ ＤＤＭＡバス
３３ データ転送路
４１ ＮＡＮＤ型フラッシュメモリ
４２ デュアルポートＲＡＭ
１３１，１４１ レジスタ
１３２，１４３ ＤＤＭＡインターフェース
1 computer
10 System LSI
11 CPU
12 Boot Sequencer 13 NAND Flash Interface 14 Host Interface 21-23 Selector 32 DDMA Bus 33 Data Transfer Path 41 NAND Flash Memory 42 Dual Port RAM
131, 141 Register 132, 143 DDMA interface

Claims (4)

コンピュータ装置であって、
ＣＰＵと、
前記ＣＰＵのブートに用いられるブートプログラムが格納された第１メモリを、第３メモリとの間のＤＭＡ転送に用いられるバスに接続可能な第１インターフェースと、
前記ＣＰＵが前記ブートプログラムを読み出す場合の読み出し先となる第２メモリを、前記バスに接続可能な第２インターフェースと、
前記バスとは別に設けられた、前記第１インターフェースと前記第２インターフェースとの間をデータ転送可能に結合するデータ転送路と、
前記第１インターフェース及び前記第２インターフェースの接続先を前記バスと前記データ転送路との間で切り替える第１セレクタと、
前記ブートに先立って、前記第１インターフェース及び前記第２インターフェースが前記データ転送路に接続された状態で、前記第１メモリから前記第２メモリへブートプログラムを転送するトリガを与えるブートシーケンサと、
を備えることを特徴とするコンピュータ装置。 A computer device,
CPU,
A first interface capable of connecting a first memory storing a boot program used for booting the CPU to a bus used for DMA transfer with the third memory;
A second interface that can be connected to the bus, a second memory to be read when the CPU reads the boot program;
A data transfer path that is provided separately from the bus and connects the first interface and the second interface so that data can be transferred;
A first selector that switches a connection destination of the first interface and the second interface between the bus and the data transfer path;
A boot sequencer for providing a trigger for transferring a boot program from the first memory to the second memory in a state where the first interface and the second interface are connected to the data transfer path prior to the boot;
A computer apparatus comprising: 請求項１に記載のコンピュータ装置において、
前記ブートプログラムの前記第１メモリから前記第２メモリへの転送にあたって、
前記第１インターフェースは、
データを前記第１メモリからシーケンシャルに読み出して順次出力し、
前記第２インターフェースは、
順次入力されたデータを前記第２メモリへシーケンシャルに書き込む、
ことを特徴とするコンピュータ装置。 The computer apparatus according to claim 1.
In transferring the boot program from the first memory to the second memory,
The first interface is
Data is sequentially read from the first memory and sequentially output,
The second interface is
Sequentially writes the sequentially input data to the second memory;
The computer apparatus characterized by the above-mentioned. 請求項１又は請求項２に記載のコンピュータ装置において、
前記第１インターフェース及び前記第２インターフェースの制御主体を前記ＣＰＵと前記ブートシーケンサとの間で切り替える第２セレクタをさらに備え、
前記制御主体を前記ブートシーケンサとした状態で前記ブートプログラムの前記第１メモリから前記第２メモリへの転送を行い、前記転送が終了した後に、前記制御主体を前記ＣＰＵへ切り替えることを特徴とするコンピュータ装置。 The computer apparatus according to claim 1 or 2,
A second selector for switching a control subject of the first interface and the second interface between the CPU and the boot sequencer;
The boot program is transferred from the first memory to the second memory in a state where the control subject is the boot sequencer, and the control subject is switched to the CPU after the transfer is completed. Computer device. 請求項１ないし請求項３のいずれかに記載のコンピュータ装置において、
前記第１メモリは、不揮発性のメモリであり、
前記第２メモリは、１バイト単位でランダムにアクセス可能なランダムアクセスメモリである、
ことを特徴とするコンピュータ装置。
The computer apparatus according to any one of claims 1 to 3,
The first memory is a nonvolatile memory;
The second memory is a random access memory that can be randomly accessed in 1-byte units.
The computer apparatus characterized by the above-mentioned.
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