JP2007140850A - Bandgap circuit - Google Patents
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Abstract
Description
本発明は、周囲温度に依存せずに一定の電圧を生成するバンドギャップ回路に関するものである。 The present invention relates to a bandgap circuit that generates a constant voltage without depending on the ambient temperature.
図2は、上記非特許文献1に記載された従来のバンドギャップ回路の回路図である。
このバンドギャップ回路は、電源電位VDDとノードNAの間に直列に接続されたNPN型のトランジスタQ1と抵抗R1、及び電源電位VDDとノードNBの間に接続されたNPN型のトランジスタQ2を有している。トランジスタQ1,Q2は、いずれもベースが電源電位VDDに接続され、順方向のダイオード接続となっている。
FIG. 2 is a circuit diagram of a conventional bandgap circuit described in Non-Patent
This band gap circuit includes an NPN transistor Q1 and a resistor R1 connected in series between the power supply potential VDD and the node NA, and an NPN transistor Q2 connected between the power supply potential VDD and the node NB. ing. The bases of the transistors Q1 and Q2 are both connected to the power supply potential VDD and are forward diode connected.
ノードNA,NBは、それぞれ演算増幅器OP1の反転入力端子と非反転入力端子に接続され、この演算増幅器OP1の出力側が、それぞれ抵抗R2,R3を介してノードNA,NBに接続されている。そして、この演算増幅器OP1の出力側と電源電位VDDの間に電圧Vref が出力されるようになっている。 The nodes NA and NB are connected to the inverting input terminal and the non-inverting input terminal of the operational amplifier OP1, respectively, and the output side of the operational amplifier OP1 is connected to the nodes NA and NB via resistors R2 and R3, respectively. The voltage Vref is output between the output side of the operational amplifier OP1 and the power supply potential VDD.
このバンドギャップ回路から出力される電圧Vref は、以下の式で与えられる。
Vref =Vbe2+R2/R1×Vt×ln{(R2×Is1)/(R3×Is2)}
The voltage Vref output from this bandgap circuit is given by the following equation.
Vref = Vbe2 + R2 / R1 * Vt * ln {(R2 * Is1) / (R3 * Is2)}
Vbe2は、トランジスタQ2のベース・エミッタ間電圧であり、Is1,Is2は、それぞれトランジスタQ1,Q2の飽和電流である。また、VtはトランジスタQ1,Q2の閾値電圧である。
ここで、K=R2/R1×ln{(R2×Is1)/(R3×Is2)} とすると、
Vref =Vbe2+K×Vt となる。
Vbe2 is a base-emitter voltage of the transistor Q2, and Is1 and Is2 are saturation currents of the transistors Q1 and Q2, respectively. Vt is the threshold voltage of the transistors Q1 and Q2.
Here, if K = R2 / R1 × ln {(R2 × Is1) / (R3 × Is2)},
Vref = Vbe2 + K × Vt.
Vbe2は、トランジスタQ2におけるPN接合の順方向バイアスで発生する電圧で、温度に反比例する特性(室温で、−2.2mV/℃程度の温度係数)を有している。一方、Vtは、温度に比例する特性(室温で、0.085mV/℃程度の温度係数)を有している。 Vbe2 is a voltage generated by the forward bias of the PN junction in the transistor Q2, and has a characteristic inversely proportional to temperature (temperature coefficient of about −2.2 mV / ° C. at room temperature). On the other hand, Vt has a characteristic proportional to temperature (temperature coefficient of about 0.085 mV / ° C. at room temperature).
従って、抵抗R1,R2,R3の値を適切に設定することにより、温度に依存しない電圧Vref (バンドギャップ電圧)が得られる。このバンドギャップ回路では、電圧Vref は標準的に1.2〜1.3V程度となる。 Therefore, a voltage Vref (band gap voltage) independent of temperature can be obtained by appropriately setting the values of the resistors R1, R2, and R3. In this bandgap circuit, the voltage Vref is typically about 1.2 to 1.3V.
しかしながら、前記バンドギャップ回路では、出力される電圧Vref が1.3V程度であるため、供給される電源電圧VDDが低電圧(例えば、1.35V)の場合には回路が正常に動作できず、所望の電圧を生成することができないという問題があった。 However, in the band gap circuit, since the output voltage Vref is about 1.3 V, the circuit cannot operate normally when the supplied power supply voltage VDD is low (eg, 1.35 V). There is a problem that a desired voltage cannot be generated.
本発明は、電源電圧VDDが、例えば1.35V程度以下の場合でも、周囲温度に依存しない一定電圧を生成することができるバンドギャップ回路を提供することを目的としている。 An object of the present invention is to provide a bandgap circuit capable of generating a constant voltage independent of the ambient temperature even when the power supply voltage VDD is about 1.35 V or less, for example.
本発明バンドギャップ回路は、温度に反比例する電流を生成する第1の手段と、温度に比例する電流を生成する第2の手段と、前記第1及び第2の手段で生成された電流を加算した後、任意の比率にその加算した電流を減少させ、この減少させた電流に比例する電圧を出力する第3の手段とを備えたことを特徴としている。 The band gap circuit of the present invention adds a first means for generating a current inversely proportional to temperature, a second means for generating a current proportional to temperature, and a current generated by the first and second means. After that, there is provided a third means for reducing the added current to an arbitrary ratio and outputting a voltage proportional to the reduced current.
本発明では、温度に反比例する電流と比例する電流を加算しているので、温度に依存しない一定電流が得られる。更に、この一定電流を任意の比率で減少させ、この減少させた電流に比例する電圧を出力するようにしている。これにより、低電源電圧でも、温度に依存しないバンドギャップ電圧が得られるという効果がある。 In the present invention, since a current proportional to a temperature inversely proportional to the temperature is added, a constant current independent of the temperature can be obtained. Further, the constant current is reduced at an arbitrary ratio, and a voltage proportional to the reduced current is output. Thereby, there is an effect that a band gap voltage independent of temperature can be obtained even with a low power supply voltage.
第1から第3の手段において、電源電位と接地電位の間に直列に接続されるトランジスタまたはダイオードの数を2個以下で構成する。これにより、低電源電圧においても、正常な動作が可能になる。 In the first to third means, two or less transistors or diodes are connected in series between the power supply potential and the ground potential. This allows normal operation even at low power supply voltages.
図1は、本発明の実施例を示すバンドギャップ回路の回路図である。
このバンドギャップ回路は、温度に反比例する電流を生成する回路ブロック1と、温度に比例する電流を生成する回路ブロック2と、これらの回路ブロック1,2で生成された電流を加算して任意の比率に電流を減少させ、この減少させた電流に比例する電圧を出力する回路ブロック3とで構成されている。
FIG. 1 is a circuit diagram of a bandgap circuit showing an embodiment of the present invention.
This bandgap circuit includes a
回路ブロック1は、電源電位VDDとノードN1の間に接続されたPチャネルMOSトランジスタ(以下、「PMOS」という)11と、このノードN1と接地電位GNDの間に接続されたバイポーラ型のNPNトランジスタ(以下、単に「NPN」という)12を有している。NPN12は、ベースがノードN1に接続され、順方向のダイオード接続となっている。
The
ノードN1には、更に演算増幅器13の非反転入力端子と、演算増幅器14の反転入力端子が接続されている。演算増幅器13の出力端子はPMOS11のゲートに接続され、演算増幅器14の出力端子はPMOS15のゲートに接続されている。PMOS15のソースは電源電位VDDに接続され、ドレインは抵抗16を介して接地電位GNDに接続されると共に、演算増幅器14の非反転入力端子に接続されている。演算増幅器14の出力端子は、更にPMOS17のゲートに接続され、このPMOS17のソースは電源電位に、ドレインはノードN2にそれぞれ接続されている。
A non-inverting input terminal of the
回路ブロック2は、電源電位VDDとノードN3の間に接続されたPMOS21と、このノードN3と接地電位GNDの間に直列接続されたNPN22と抵抗23を有している。PMOS21のゲートは演算増幅器13の出力端子に接続されている。また、NPN22は、ベースがノードN3に接続され、順方向のダイオード接続となっている。
The circuit block 2 includes a
ノードN3には、更に演算増幅器13の反転入力端子と、演算増幅器24の反転入力端子が接続されている。演算増幅器24の出力端子はPMOS25のゲートに接続されている。PMOS25のソースは電源電位VDDに接続され、ドレインは抵抗26を介して接地電位GNDに接続されると共に、演算増幅器24の非反転入力端子に接続されている。演算増幅器24の出力端子は、更にPMOS27のゲートに接続され、このPMOS27のソースは電源電位VDDに、ドレインはノードN2にそれぞれ接続されている。
Further, an inverting input terminal of the
この回路ブロック2は、更に、電源電位VDDとノードN4の間に接続されたPMOS28と、このノードN4と接地電位GNDの間に接続されたNPN29を有している。PMOS28のゲートは演算増幅器13の出力端子に接続されている。また、NPN29は、ベースがノードN4に接続され、順方向のダイオード接続となっている。
The circuit block 2 further includes a
ノードN4には、更に演算増幅器30の反転入力端子が接続されている。演算増幅器30の出力端子はPMOS31のゲートに接続されている。PMOS31のソースは電源電位VDDに接続され、ドレインは抵抗32を介して接地電位GNDに接続されると共に、演算増幅器30の非反転入力端子に接続されている。演算増幅器30の出力端子は、更にPMOS33のゲートに接続され、このPMOS33のソースは電源電位VDDに、ドレインはNチャネルMOSトランジスタ(以下、「NMOS」という)34を介して接地電位GNDに接続されている。PMOS33のドレインは、NMOS34,35のゲートに接続され、このNMOS35のドレインがノードN2に、ソースが接地電位GNDにそれぞれ接続されている。
Further, the inverting input terminal of the
回路ブロック3は、NMOS41,42、PMOS43,44,及び抵抗45で構成され、このNMOS41のドレインとゲートがノードN2に接続され、ソースが接地電位GNDに接続されている。NMOS42のゲートはノードN2に接続され、ソースは接地電位GNDに接続されている。NMOS42のドレインは、PMOS43のドレインとPMOS43,44のゲートに接続され、これらのPMOS43,44のソースが電源電位VDDに接続されている。PMOS44のドレインは、抵抗45を介して接地電位GNDに接続され、このPMOS44と抵抗45の接続点から、バンドギャップ電圧VBGが出力されるようになっている。
The
なお、演算増幅器13,14,24,30は、いずれも同様の回路構成で、図1の右上の破線枠内に示すように、ゲートがそれぞれ非反転入力端子及び反転入力端子に対応するNMOSa,bを有している。NMOSa,bのソースは接地電位GNDに接続され、このNMOSaのドレインは、PMOScのドレイン及びゲートとPMOSdのゲートに接続されている。PMOSc,dのソースは電源電位VDDに接続され、このPMOSdのドレインはNMOSbのドレインに接続されている。そして、NMOSbとPMOSdのドレイン同士の接続箇所が、この演算増幅器の出力端子となっている。
Note that the
ここで、このバンドギャップ回路を構成する各素子は、次のように設定されているものとする。 Here, it is assumed that each element constituting the band gap circuit is set as follows.
NPN22,29は同一サイズで、NPN12のサイズは、これらのNPN22,29よりも小さい。抵抗26,32、及び抵抗16,45は、それぞれ同一抵抗値である。また、PMOS11,21,28、PMOS15,17、PMOS25,27、及びPMOS31,33は、それぞれ同一サイズである。一方、PMOS43のサイズは、PMOS44の2倍である。更に、NMOS34,35、NMOS41,42は、それぞれ同一サイズである。また、演算増幅器のNMOSa,b、及びPMOSc,dも、それぞれ同一サイズである。
The
このように、このバンドギャップ回路では、電源電位VDDと接地電位GNDの間に直列に接続されるトランジスタやダイオードの数を2個までに制限し、電源電圧の低電圧化を図っている。 Thus, in this bandgap circuit, the number of transistors and diodes connected in series between the power supply potential VDD and the ground potential GND is limited to two to reduce the power supply voltage.
次に、このバンドギャップ回路の動作を説明する。
まず、回路ブロック1において、演算増幅器13は、2つの入力端子の電位が同一電位になるように帰還動作する。今、ノードN1,N3が同電位の状態から、ノードN1の電位が上昇したとすると、演算増幅器13の出力電位も連動して上昇する。演算増幅器13の出力側は、PMOS11のゲートに接続されているので、この演算増幅器13の出力電位が上昇すると、PMOS11に流れる電流は減少する。PMOS11の電流が減少すると、NPN12のベース・エミッタ間電圧、即ちノードN1の電位が低下する。このような帰還動作を定常的に繰り返すことにより、ノードN1,N3が同電位となる。ここで、演算増幅器13の出力側は、PMOS11,21,28のゲートに共通接続されており、これらのPMOS11,21,28は、同一サイズに設定されているので、各PMOS11,21,28に流れる電流値は同じIaとなる。
Next, the operation of this band gap circuit will be described.
First, in the
従って、ノードN1の電位V1、即ち、NPN12のベース・エミッタ間電圧Vbe12は、次式となる。
V1=Vbe12=Vt×ln(Ia/Is12) ・・(1)
ここで、Vt=kT/q、Is12はNPN12の飽和電流、kはボルツマン定数、Tは絶対温度、qは電子の電荷量である。
Therefore, the potential V1 of the node N1, that is, the base-emitter voltage Vbe12 of the NPN 12 is expressed by the following equation.
V1 = Vbe12 = Vt × ln (Ia / Is12) (1)
Here, Vt = kT / q, Is12 is the saturation current of NPN12, k is the Boltzmann constant, T is the absolute temperature, and q is the charge amount of the electrons.
なお、電位V1は、NPN12のPN接合の順方向バイアスで発生する電圧Vbe12で、温度に反比例する特性(室温で、−2.2mV/℃程度の温度係数)を有している。 The potential V1 is a voltage Vbe12 generated by the forward bias of the PN junction of the NPN 12, and has a characteristic inversely proportional to temperature (temperature coefficient of about −2.2 mV / ° C. at room temperature).
ノードN1に接続された演算増幅器14は、PMOS15と抵抗16を介してボルテージフォロワを構成しているので、この演算増幅器14の反転入力端子と非反転入力端子の電位は同電位となるように動作する。従って、抵抗16にはノードN1と同じ電圧V1が印加され、この抵抗16に流れる電流Ibは、抵抗16の抵抗値をR16とすると、次式となる。
Ib=Vbe12/R16
Since the
Ib = Vbe12 / R16
更に、PMOS15,17は、ゲートが演算増幅器14の出力側に共通接続され、かつ同一サイズに設定されているので、このPMOS17に流れる電流の値もIbとなる。即ち、回路ブロック1のPMOS17には、温度に反比例する電流が流れる。
Further, since the gates of the
回路ブロック2では、ノードN3の電位V3は、NPN22のベース・エミッタ間電圧Vbe22と抵抗23の両端に生じる電圧の和であるので、次式となる。
V3=Vbe22+Ia×R23=Vt×ln(Ia/Is22)+Ia×R23 ・・(2)
ここで、Is22は、NPN22の飽和電流である。
In the circuit block 2, since the potential V3 of the node N3 is the sum of the base-emitter voltage Vbe22 of the
V3 = Vbe22 + Ia * R23 = Vt * ln (Ia / Is22) + Ia * R23 (2)
Here, Is22 is the saturation current of NPN22.
ノードN3に接続された演算増幅器24は、PMOS25と抵抗26を介してボルテージフォロワを構成しているので、この演算増幅器24の反転入力端子と非反転入力端子の電位は同電位となるように動作する。従って、抵抗26にはノードN3と同じ電圧V3が印加されるので、抵抗26の抵抗値をR26とすると、この抵抗26に流れる電流Icは、次式となる。
Ic=V3/R26=Vt×ln(Ia/Is22)/R26+Ia×R23/R26
Since the
Ic = V3 / R26 = Vt × ln (Ia / Is22) / R26 + Ia × R23 / R26
従って、電流Icの第1項は回路ブロック1の電流Ibと同様に温度に反比例した電流となり、第2項は温度に比例した電流となる。PMOS25,27は、ゲートが共通接続され、かつ同一サイズに設定されているので、このPMOS27に流れる電流もIcとなる。
Accordingly, the first term of the current Ic is a current inversely proportional to the temperature, like the current Ib of the
一方、ノードN4の電位V4、即ち、NPN29のベース・エミッタ間電圧Vbe29は、次式となる。
V4=Vbe29=Vt×ln(Ia/Is29)
ここで、Is29は、NPN29の飽和電流である。
On the other hand, the potential V4 of the node N4, that is, the base-emitter voltage Vbe29 of the
V4 = Vbe29 = Vt × ln (Ia / Is29)
Here, Is29 is the saturation current of NPN29.
ノードN4に接続された演算増幅器30は、PMOS31と抵抗32を介してボルテージフォロワを構成しているので、この演算増幅器30の反転入力端子と非反転入力端子の電位は同電位となるように動作する。従って、抵抗32にはノードN4と同じ電圧V4が印加され、この抵抗32に流れる電流Idは、抵抗32の抵抗値をR32とすると、次式となる。
Id=V4/R32=Vbe29/R32=Vt×ln(Ia/Is29)/R32
Since the
Id = V4 / R32 = Vbe29 / R32 = Vt × ln (Ia / Is29) / R32
従って、電流Idは回路ブロック1の電流Ibと同様に、温度に反比例した電流となる。PMOS31,33は、ゲートが共通接続され、かつ同一サイズに設定されているので、このPMOS33に流れる電流もIdとなる。また、PMOS33に直列に接続されたNMOS34にも電流Idが流れ、更に、このNMOS34に対してカレントミラーを構成するNMOS35に流れる電流もIdとなる。
Therefore, the current Id becomes a current inversely proportional to the temperature, like the current Ib of the
従って、この回路ブロック2からノードN2に流れる電流は、電流Icと電流Idの差となり、次式のようになる。
Ic−Id=Vt×ln(Ia/Is22)/R26+Ia×R23/R26
−Vt×ln(Ia/Is29)/R32
ここで、NPN22,29は同一サイズに設定されているので、Is22=Is29である。また、抵抗26,32は同じ値に設定されているので、R26=R32である。従って、上式は、次のようになる。
Ic−Id=Ia×R23/R26
Therefore, the current flowing from the circuit block 2 to the node N2 is the difference between the current Ic and the current Id and is given by the following equation.
Ic−Id = Vt × ln (Ia / Is22) / R26 + Ia × R23 / R26
−Vt × ln (Ia / Is29) / R32
Here, since the NPNs 22 and 29 are set to the same size, Is22 = Is29. Further, since the
Ic-Id = Ia × R23 / R26
電流Iaは、一般的に温度の上昇に伴って増加するので、この回路ブロック2からノードN2には、温度に比例した電流が流れることになる。 Since the current Ia generally increases as the temperature rises, a current proportional to the temperature flows from the circuit block 2 to the node N2.
回路ブロック3では、回路ブロック1からノードN2に流れ込んだ電流と、回路ブロック2からノードN2に流れ込んだ電流が加算されてNMOS41に流れる。従って、NMOS41に流れる電流Ieは、次式のようになる。
Ie=Ib+(Ic−Id)=Vbe12/R16+Ia×R23/R26
In the
Ie = Ib + (Ic−Id) = Vbe12 / R16 + Ia × R23 / R26
NMOS41,42は、ゲートが共通接続され、かつ同一サイズに設定されているので、このNMOS42に流れる電流もIeとなる。また、NMOS42に直列に接続されたPMOS43に流れる電流もIeとなる。
Since the
NMOS43,44はカレントミラーを構成し、このNMOS44のサイズはNMOS43のサイズの1/2に設定されている。従って、NMOS44とこれに直列に接続された抵抗45に流れる電流Ifは、次式となる。
If=Ie/2=(Vbe12/R16+Ia×R23/R26)/2
The
If = Ie / 2 = (Vbe12 / R16 + Ia × R23 / R26) / 2
これにより、バンドギャップ電圧VBGは、抵抗45の抵抗値をR45として、次のようになる。
VBG=R45×(Vbe12/R16+Ia×R23/R26)/2
As a result, the band gap voltage VBG is as follows, with the resistance value of the
VBG = R45 × (Vbe12 / R16 + Ia × R23 / R26) / 2
抵抗16,45は同一抵抗値に設定されているので、上式は次のようになる。
VBG=(Vbe12+Ia×R23×R45/R26)/2 ・・(3)
Since the
VBG = (Vbe12 + Ia × R23 × R45 / R26) / 2 (3)
演算増幅器13の2つの入力電位は等しくなるように動作するので、ノードN1,N3の電位V1,V3は同じである。従って、(1),(2)式から次の等式が成り立つ。
Vt×ln(Ia/Is12)=Vt×ln(Ia/Is22)+Ia×R23
従って、
Ia×R23=Vt×ln(Ia/Is12)−Vt×ln(Ia/Is22)
=Vt×ln(Is22/Is12)
Since the two input potentials of the
Vt * ln (Ia / Is12) = Vt * ln (Ia / Is22) + Ia * R23
Therefore,
Ia × R23 = Vt × ln (Ia / Is12) −Vt × ln (Ia / Is22)
= Vt × ln (Is22 / Is12)
上式を(3)式に代入すると、バンドギャップ電圧VBGは、次式のようになる。
VBG={Vbe12+Vt×(R45/R26)×ln(Is22/Is12)}/2
ここで、(R45/R26)×ln(Is22/Is12)=K とすれば、バンドギャップ電圧VBGは次のように表現される。
VBG=(Vbe12+K×Vt)
By substituting the above equation into equation (3), the bandgap voltage VBG is expressed by the following equation.
VBG = {Vbe12 + Vt × (R45 / R26) × ln (Is22 / Is12)} / 2
Here, if (R45 / R26) × ln (Is22 / Is12) = K, the band gap voltage VBG is expressed as follows.
VBG = (Vbe12 + K × Vt)
Vbe12は、PN接合の順方向バイアスで発生する電圧で、温度に反比例する特性(室温で、−2.2mV/℃程度の温度係数)を有している。一方、Vtは、温度に比例する特性(室温で、0.085mV/℃程度の温度係数)を有している。 Vbe12 is a voltage generated by the forward bias of the PN junction and has a characteristic inversely proportional to temperature (temperature coefficient of about -2.2 mV / ° C. at room temperature). On the other hand, Vt has a characteristic proportional to temperature (temperature coefficient of about 0.085 mV / ° C. at room temperature).
従って、抵抗26,45の値を適切に設定することにより、温度に依存しないバンドギャップ電圧VBGが得られる。
Therefore, by appropriately setting the values of the
以上のように、本実施例のバンドギャップ回路は、温度に反比例する電流Ibを生成する回路ブロック1と、温度に比例する電流Ic−Idを生成する回路ブロック2と、これらの電流を加算して1/2に減少させ、この減少させた電流に比例する電圧をバンドギャップ電圧VBGとして出力する回路ブロック3を有している。更に、各回路ブロック1〜3は、電源電位VDDと接地電位GNDの間に直列に接続されるトランジスタやダイオードの数を2個までに制限する回路構成としている。
As described above, the bandgap circuit of the present embodiment adds these currents to the
これにより、例えば1.35Vのような低電源電圧でも正常な動作が可能になり、従来のバンドギャップ電圧の半分の電圧(約0.6〜0.7V)の周囲温度に依存しないバンドギャップ電圧VBGが得られるという利点がある。 As a result, normal operation is possible even with a low power supply voltage such as 1.35V, and a band gap voltage that does not depend on the ambient temperature, which is half of the conventional band gap voltage (approximately 0.6 to 0.7V). There is an advantage that VBG is obtained.
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
(a) PMOS43,44のカレントミラー比を2:1にしているが、カレントミラー比は、この値に限定されない。
(b) PN接合素子としてバイポーラトランジスタのNPN12,22,29をダイオード接続して用いているが、これらのNPNを、PN接合を有するダイオードで置き換えることができる。
In addition, this invention is not limited to the said Example, A various deformation | transformation is possible. Examples of this modification include the following.
(A) Although the current mirror ratio of the
(B)
1〜4 回路ブロック
11,15,17,21,25,27,28,31,33,43,44 PMOS
12,22,29 NPN
13,14,24,30 演算増幅器
16,23,26,32,45 抵抗
34,35,41,42 NMOS
1-4
12, 22, 29 NPN
13, 14, 24, 30
Claims (2)
温度に比例する電流を生成する第2の手段と、
前記第1及び第2の手段で生成された電流を加算した後、任意の比率にその加算した電流を減少させ、この減少させた電流に比例する電圧を出力する第3の手段とを、
備えたことを特徴とするバンドギャップ回路。 A first means for generating a current inversely proportional to temperature;
A second means for generating a current proportional to temperature;
After adding the currents generated by the first and second means, a third means for reducing the added current to an arbitrary ratio and outputting a voltage proportional to the reduced current;
A band gap circuit characterized by comprising.
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