JP2007134552A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、ＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置に関するものである。 The present invention relates to a WL-CSP (wafer level chip size package) type semiconductor device.
図面を用いて従来のウェハーレベル・チップサイズパッケージ（ＷＬ−ＣＳＰ）の構造を説明する。 A structure of a conventional wafer level chip size package (WL-CSP) will be described with reference to the drawings.
図１３は従来のＷＬ−ＣＳＰ半導体装置の一例を示し、その個片切断前の断面を示す断面図、図１４はＷＬ−ＣＳＰ端子パッドと半導体集積回路のアルミニウム配線の配置を示す説明図である。 FIG. 13 shows an example of a conventional WL-CSP semiconductor device, and is a cross-sectional view showing a cross section before cutting the individual pieces. FIG. 14 is an explanatory view showing an arrangement of WL-CSP terminal pads and aluminum wiring of a semiconductor integrated circuit. .
図１３（ａ）は図１３（ｂ）に示すＮ−Ｎ’線の位置における平面方向の断面図、図１３（ｂ）は図１３（ａ）に示すＭ−Ｍ’線の位置における垂直方向の断面図である。 13A is a cross-sectional view in the plane direction at the position of the line NN ′ shown in FIG. 13B, and FIG. 13B is the vertical direction at the position of the line MM ′ shown in FIG. FIG.
図１３（ａ）において、１，２，３，４，５，６，７，８，９，１０，１１，１２は、それぞれＷＬ−ＣＳＰの再配線パターンで形成された端子パッドである。端子パッド１〜１２のうち、端子１，１０はノンコネクト（ＮＣ）端子、端子６は静電耐圧が低い入力端子、端子５，７，１１はシリコン基板に接続された基板ＧＮＤ端子である。
In FIG. 13A, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, and 12 are terminal pads formed with a rewiring pattern of WL-CSP, respectively. Of the
また、４１，４２，４３，４４は、それぞれスクライブレーン領域３０で切断されて形成されるＷＬ−ＣＳＰの完成品チップに相当する領域である。
図１３（ｂ）において、５１はＷＬ−ＣＳＰを実装するためのバンプ、５２は外部接続端子を形成するための銅ポスト、５３はモールド樹脂、５４は半導体チップと再配線層を分ける絶縁層、５５は半導体製造工程で形成される複数の配線層、５６はシリコン基板である。 In FIG. 13B, 51 is a bump for mounting WL-CSP, 52 is a copper post for forming an external connection terminal, 53 is a mold resin, 54 is an insulating layer that separates the semiconductor chip and the rewiring layer, 55 is a plurality of wiring layers formed in the semiconductor manufacturing process, and 56 is a silicon substrate.
図１４はＷＬ−ＣＳＰの端子面から透視した図であり、８１は半導体集積回路における最上位のアルミニウム配線、８２はアルミニウム配線８１よりも下層の配線である。
FIG. 14 is a view seen from the terminal surface of the WL-CSP, in which 81 is the uppermost aluminum wiring in the semiconductor integrated circuit, and 82 is a wiring below the
一般に、ＷＬ−ＣＳＰを用いた半導体装置の製造工程には大きく分けて２つの工程がある。一方の工程は他のパッケージと同じく一般的な半導体製造工程であり、他方の工程は、主に銅を用いた再配線，ポスト形成，樹脂モールド，端子への半田バンプ付けなどの組み立て工程である。 In general, a semiconductor device manufacturing process using WL-CSP is roughly divided into two processes. One process is a general semiconductor manufacturing process like the other packages, and the other process is an assembly process such as rewiring using copper, post formation, resin molding, and solder bumping to terminals. .
このＷＬ−ＣＳＰの組み立て工程には、絶縁層形成，コンタクトポスト形成，配線工程など半導体製造工程と類似した工程があり、ワイヤーボンディングにより外部端子へ接続する他のパッケージと大きく異なっている。 The WL-CSP assembly process includes processes similar to the semiconductor manufacturing process such as insulating layer formation, contact post formation, and wiring process, and is greatly different from other packages connected to external terminals by wire bonding.
ＷＬ−ＣＳＰにおいても他のパッケージと同様に、静電気などの電気的ストレスからのダメージを防ぐため、半導体素子のアルミニウム電極パッド部近くに保護ダイオードや保護トランジスタが設けられている。
しかしながら、前記従来の対策だけでは、ＷＬ−ＣＳＰ組み立て工程のプラズマアッシング工程において再配線に電荷がチャージされて起こる電気的ストレスに対しては不十分であった。 However, the above-described conventional measures alone are not sufficient for the electrical stress caused by the rewiring being charged in the plasma ashing process of the WL-CSP assembly process.
例えば、図１３のＮＣ端子１のように電荷が抜ける経路を持たない再配線パターンがある場合、図１４に示すように、半導体基板のアルミニウム配線８１，８２よりも十分大きな面積を持つＮＣ端子１の再配線パターンに溜まった電荷によって、その再配線パターンと半導体基板の間での絶縁破壊や、さらには半導体内部の素子や絶縁膜の破壊に至ることがあった。
For example, when there is a redistribution pattern that does not have a path through which charges are released as in the
また、保護素子による対策もあるが、静電破壊試験で基準を満たしている場合でも、保護素子の許容以上の電気的ストレスが加われば、半導体基板の素子や絶縁層の破壊を生起することもあった。 In addition, there is a countermeasure using a protective element, but even if the electrostatic breakdown test meets the criteria, if an electrical stress exceeding the tolerance of the protective element is applied, the element on the semiconductor substrate and the insulating layer may be destroyed. there were.
本発明の目的は、前記従来の課題を解決し、ＷＬ−ＣＳＰアッシング工程にて、再配線パターンに溜まった電荷によって、再配線パターンと半導体基板間における絶縁破壊，内部素子、あるいは絶縁膜の破壊などの発生を防止し得る構成の半導体装置を提供することにある。 An object of the present invention is to solve the above-described conventional problems, and in the WL-CSP ashing process, due to charges accumulated in the rewiring pattern, dielectric breakdown between the rewiring pattern and the semiconductor substrate, destruction of internal elements or insulating film An object of the present invention is to provide a semiconductor device having a configuration that can prevent the occurrence of
前記目的を達成するため、請求項１記載の発明は、シリコンウェハ上に個片分割用のスクライブレーン領域を持って同時に複数個作られるＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置であって、ウェハ状態から個片分割する前の状態において、個片となるチップの少なくとも１つの接続端子からＷＬ−ＣＳＰの再配線により前記スクライブレーン領域に接続配線を引き出し、該接続配線を半導体集積回路またはシリコン基板に接続したことを特徴とする。 In order to achieve the above object, a first aspect of the present invention provides a semiconductor device of WL-CSP (wafer level chip size package) type in which a plurality of scribe lane regions for dividing a piece are simultaneously formed on a silicon wafer. In the state before dividing into individual pieces from the wafer state, the connection wiring is drawn out to the scribe lane region by rewiring of WL-CSP from at least one connection terminal of the chip that becomes the individual piece, and the connection wiring is made into a semiconductor. It is connected to an integrated circuit or a silicon substrate.
請求項２記載の発明は、シリコンウェハ上に個片分割用のスクライブレーン領域を持って同時に複数個作られるＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置であって、個片分割する前の状態において、個片となるチップの少なくとも１つの接続端子からＷＬ−ＣＳＰの再配線により前記スクライブレーン領域に接続配線を引き出した後、該接続配線を同一チップ内の少なくとも１つの接続端子に接続したことを特徴とする。
The invention described in
請求項３記載の発明は、シリコンウェハ上に個片分割用のスクライブレーン領域を持って同時に複数個作られるＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置であって、個片分割する前の状態において、個片となるチップの少なくとも１つの接続端子からＷＬ−ＣＳＰの再配線により前記スクライブレーン領域に接続配線を引き出した後、該接続配線を少なくとも１つの別チップの少なくとも１つの接続端子に接続したことを特徴とする。 According to a third aspect of the present invention, there is provided a WL-CSP (wafer level chip size package) type semiconductor device having a scribe lane region for dividing an individual piece on a silicon wafer. In a state before the connection, after the connection wiring is drawn out from the at least one connection terminal of the chip as a piece to the scribe lane region by the rewiring of WL-CSP, the connection wiring is connected to at least one of at least one other chip. It is connected to a connection terminal.
請求項４に記載の発明は、シリコンウェハ上に個片分割用のスクライブレーン領域を持って同時に複数個作られるＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置であって、個片分割する前の状態において、個片となるチップの少なくとも１つの接続端子からＷＬ−ＣＳＰの再配線により前記スクライブレーン領域に接続配線を引き出した後、該接続配線を同一チップの領域で半導体集積回路またはシリコン基板に接続したことを特徴とする。 According to a fourth aspect of the present invention, there is provided a WL-CSP (wafer level chip size package) type semiconductor device having a plurality of scribe lane regions for dividing a piece on a silicon wafer. In a state before the division, after the connection wiring is drawn out from the at least one connection terminal of the chip as a piece to the scribe lane region by the rewiring of WL-CSP, the connection wiring is connected to the semiconductor integrated circuit in the region of the same chip. Alternatively, it is connected to a silicon substrate.
請求項５に記載の発明は、シリコンウェハ上に個片分割用のスクライブレーン領域を持って同時に複数個作られるＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置であって、個片分割する前の状態において、個片となるチップの少なくとも１つの接続端子からＷＬ−ＣＳＰの再配線により前記スクライブレーン領域に接続配線を引き出した後、少なくとも１つの別チップの領域で前記接続配線を半導体集積回路またはシリコン基板に接続したことを特徴とする。
The invention according to
請求項６に記載の発明は、シリコンウェハ上に個片分割用のスクライブレーン領域を持って同時に複数個作られるＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置であって、半導体装置の機能や電気的特性に寄与しない少なくとも１つの接続端子を、静電破壊保護素子を介してシリコン基板に接続したことを特徴とする。 The invention according to claim 6 is a WL-CSP (wafer level chip size package) type semiconductor device having a plurality of scribe lane regions for dividing a piece on a silicon wafer at the same time. It is characterized in that at least one connection terminal that does not contribute to the function and electrical characteristics is connected to a silicon substrate via an electrostatic breakdown protection element.
請求項７に記載の発明は、シリコンウェハ上に個片分割用のスクライブレーン領域を持って同時に複数個作られるＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置であって、半導体製造工程における最上位のアルミニウム配線が、ノンコネクト端子のＷＬ−ＣＳＰの再配線パターンによるパッド外縁と深さ方向に重なりを持たないように構成したことを特徴とする。
The invention according to
請求項８に記載の発明は、シリコンウェハ上に個片分割用のスクライブレーン領域を持って同時に複数個作られるＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置であって、請求項１〜請求項７記載のいずれかの半導体装置の構成を少なくとも２つ具備したことを特徴とする。
The invention according to claim 8 is a WL-CSP (wafer level chip size package) type semiconductor device that is simultaneously formed with a scribe lane area for dividing a piece on a silicon wafer, The semiconductor device according to any one of
本発明に係る半導体装置によれば、例えばプラズマアッシングなどの製造工程においても、電荷がチャージされることなく半導体集積回路またはシリコン基板へ流れるため、半導体素子や絶縁膜などの破壊の発生を防止することができる。 According to the semiconductor device of the present invention, for example, even in a manufacturing process such as plasma ashing, the charge flows to the semiconductor integrated circuit or the silicon substrate without being charged, thereby preventing the breakdown of the semiconductor element or the insulating film. be able to.
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一構成要素には同一番号を付与して詳しい説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following description, the same components are assigned the same numbers, and detailed description is omitted.
（実施形態１）
図１は本発明の実施形態１である半導体装置の個片切断前の断面図である。図１（ａ）は図１（ｂ）に示すＢ−Ｂ’線の位置における平面方向の断面図、図１（ｂ）は図１（ａ）に示すＡ−Ａ’線の位置における垂直方向の断面図である。
(Embodiment 1)
FIG. 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention before cutting. 1A is a cross-sectional view in the plane direction at the position of the line BB ′ shown in FIG. 1B, and FIG. 1B is the vertical direction at the position of the line AA ′ shown in FIG. FIG.
図１（ａ）において、ＷＬ−ＣＳＰの再配線により形成された接続配線１２１，１２２は、接続配線１２１の一端がＮＣ端子１に、接続配線１２２の一端が低静電耐圧入力端子６に接続され、共に他端がスクライブレーン領域３０に引き出された後、コンタクトポスト１２３に接続されている。コンタクトポスト１２３は配線層５５を介してシリコン基板５６に接続されている。
In FIG. 1A,
以上のような構成とすることにより、端子パッド１，６は、組み立て工程のアッシング工程におけるプラズマによる電荷がシリコン基板５６に流れてチャージされることがなくなるため、電気ストレスを受けない。
With the above-described configuration, the
スクライブレーン領域３０にて個片分割した後には、図２（ａ），（ｂ）の断面図に示すように、接続配線１２１，１２２はシリコン基板５６とは切り離され電気的に接続を持たなくなるため、端子パッド１，６は本来設定された接続端子としての機能を損なわない。
After the
以上のように、実施形態１によれば、端子機能や電気特性への影響なしに、アッシング工程における半導体装置へのダメージを防ぐことができる。 As described above, according to the first embodiment, it is possible to prevent damage to the semiconductor device in the ashing process without affecting the terminal function and the electrical characteristics.
（実施形態２）
図３は本発明の実施形態２である半導体装置の個片切断前の断面図である。図３（ａ）は図３（ｂ）に示すＤ−Ｄ’線の位置における平面方向の断面図、図３（ｂ）は図３（ａ）に示すＣ−Ｃ’線の位置における垂直方向の断面図である。
(Embodiment 2)
3 is a cross-sectional view of a semiconductor device according to a second embodiment of the present invention before cutting the individual pieces. 3A is a cross-sectional view in the plane direction at the position of the line DD ′ shown in FIG. 3B, and FIG. 3B is the vertical direction at the position of the line CC ′ shown in FIG. FIG.
図３（ａ）において、ＷＬ−ＣＳＰの再配線により形成された接続配線２２１，２２２は、それぞれ一方が端子パッド１，６に接続され、他方がスクライブレーン領域３０に引き出された後、ＷＬ−ＣＳＰの再配線により形成された接続配線２２３の一方に接続されている。該配線２２３の他方は端子パッド５に接続されている。
In FIG. 3A, one of the
この構成によれば、組み立て工程のアッシング工程で端子パッド１，６に溜まった電荷は、接続配線２２１，２２２及び基板ＧＮＤ端子５を介してシリコン基板５６に流出する。
According to this configuration, the charges accumulated in the
スクライブレーン領域３０にて個片分割した後には、図４（ａ），（ｂ）の断面図に示すように、接続配線２２１，２２２はシリコン基板５６とは切り離され電気的に接続を持たなくなるため、端子パッド１，５，６は本来設定された接続端子としての機能を損なわない。
After the
（実施形態３）
図５は本発明の実施形態３である半導体装置の個片切断前の断面図である。図５（ａ）は図５（ｂ）に示すＦ−Ｆ’線の位置における平面方向の断面図、図５（ｂ）は図５（ａ）に示すＥ−Ｅ’線の位置における垂直方向の断面図である。
(Embodiment 3)
FIG. 5 is a cross-sectional view of a semiconductor device according to a third embodiment of the present invention before cutting. 5A is a cross-sectional view in the plane direction at the position of the line FF ′ shown in FIG. 5B, and FIG. 5B is the vertical direction at the position of the line EE ′ shown in FIG. FIG.
図５（ａ）において、ＷＬ−ＣＳＰの再配線により形成された接続配線３２１，３２２は、それぞれ一方がチップ４１の端子パッド１、６に接続され、他方がスクライブレーン領域３０に引き出された後、ＷＬ−ＣＳＰの再配線により形成された接続配線３２３の一方に接続されている。該接続配線３２３の他方はチップ４２の端子パッド７に接続されている。
In FIG. 5A, one of the
この構成によれば、組み立て工程のアッシング工程でチップ４１の端子パッド１、６に溜まった電荷は、接続配線３２１，３２２，３２３及び基板ＧＮＤ端子７を介してシリコン基板５６に流出する。
According to this configuration, charges accumulated in the
スクライブレーン領域３０にて個片分割した後には、図６（ａ），（ｂ）の断面図に示すように、接続配線３２１，３２２，３２３はシリコン基板５６とは切り離され電気的に接続を持たなくなるため、端子パッド１，６，７は本来設定された接続端子としての機能を損なわない。
After dividing into individual pieces in the
（実施形態４）
図７は本発明の実施形態４である半導体装置の個片切断前の断面図である。図７（ａ）は図７（ｂ）に示すＨ−Ｈ’線の位置における平面方向の断面図、図７（ｂ）は図７（ａ）に示すＧ−Ｇ’線の位置における垂直方向の断面図である。
(Embodiment 4)
FIG. 7 is a cross-sectional view of a semiconductor device according to a fourth embodiment of the present invention before cutting the individual pieces. 7A is a cross-sectional view in the plane direction at the position of the line HH ′ shown in FIG. 7B, and FIG. 7B is the vertical direction at the position of the line GG ′ shown in FIG. FIG.
図７（ａ）において、ＷＬ−ＣＳＰの再配線により形成された接続配線４２１，４２２は、それぞれ一方が端子パッド１，６に接続され、他方がスクライブレーン領域３０に引き出された後、ＷＬ−ＣＳＰの再配線により形成された接続配線４２３の一方に接続されている。該接続配線４２３の他方は同一チップ内でシリコン基板５６に接続されている。
In FIG. 7A, one of the
この構成によれば、組み立て工程のアッシング工程で端子パッド１，６に溜まった電荷は、接続配線４２１，４２２，４２３を介してシリコン基板５６に流出する。
According to this configuration, the charges accumulated in the
スクライブレーン領域３０にて個片分割した後には、図８（ａ），（ｂ）の断面図に示すように、接続配線４２１，４２２，４２３はシリコン基板５６とは切り離され電気的に接続を持たなくなるため、端子パッド１、６は本来設定された接続端子としての機能を損なわない。
After dividing into pieces in the
（実施形態５）
図９は本発明の実施形態５である半導体装置の個片切断前の断面図である。
(Embodiment 5)
FIG. 9 is a sectional view of a semiconductor device according to a fifth embodiment of the present invention before cutting the individual pieces.
図９（ａ）は図９（ｂ）に示すＪ−Ｊ’線の位置における平面方向の断面図、図９（ｂ）は図９（ａ）に示すＩ−Ｉ’線の位置における垂直方向の断面図である。 9A is a cross-sectional view in the plane direction at the position of line JJ ′ shown in FIG. 9B, and FIG. 9B is the vertical direction at the position of line II ′ shown in FIG. 9A. FIG.
図９（ａ）において、ＷＬ−ＣＳＰの再配線により形成された接続配線５２１，５２２は、それぞれ一方がチップ４１の端子パッド１，６に接続されるとともに、他方がスクライブレーン領域３０に引き出された後、ＷＬ−ＣＳＰの再配線により形成された接続配線５２３の一方に接続されている。該接続配線５２３の他方は別チップ４２内でシリコン基板５６に接続されている。
In FIG. 9A, one of the
この構成によれば、組み立て工程のアッシング工程で端子パッド１，６に溜まった電荷は、接続配線５２１，５２２，５２３を介してシリコン基板５６に流出する。
According to this configuration, the charges accumulated in the
スクライブレーン領域３０にて個片分割した後には、図１０（ａ），（ｂ）の断面図に示すように、接続配線５２１，５２２，５２３はシリコン基板５６とは切り離され電気的に接続を持たなくなるので、端子パッド１，６は本来設定された接続端子としての機能を損なわない。
After dividing into pieces in the
（実施形態６）
図１１は本発明の実施形態６である半導体装置の個片切断前の断面図である。図１１（ａ）は図１１（ｂ）に示すＬ−Ｌ’線の位置における平面方向の断面図、図１１（ｂ）は図１１（ａ）に示すＫ−Ｋ’線の位置における垂直方向の断面図である。
(Embodiment 6)
FIG. 11 is a cross-sectional view of a semiconductor device according to a sixth embodiment of the present invention before cutting the individual pieces. 11A is a cross-sectional view in the plane direction at the position of the line LL ′ shown in FIG. 11B, and FIG. 11B is the vertical direction at the position of the line KK ′ shown in FIG. FIG.
図１１（ａ），（ｂ）において、６２１，６２２は、それぞれ端子パッド１，１０に接続される保護ダイオードである。端子パッド１，１０は、それぞれ保護ダイオード６２１，６２２に接続されているため、アッシング工程のプラズマ電荷による絶縁破壊は起こらず、半導体集積回路に直接接続されないので、機能や電気特性に影響されることのないＮＣ端子と同様な取り扱いができる。
11A and 11B,
ＷＬ−ＣＳＰ実装強度の問題と電気的特性の問題でＮＣ端子が必要な場合でも、実施形態６の構成を採用することにより、アッシング工程でダメージを受けることがないＮＣ端子と同等の端子を設けることができる。 Even when the NC terminal is necessary due to the problem of the mounting strength of WL-CSP and the problem of electrical characteristics, by adopting the configuration of the sixth embodiment, a terminal equivalent to the NC terminal that is not damaged in the ashing process is provided. be able to.
（実施形態７）
ＮＣ端子において、プラズマアッシングの電荷チャージによる静電破壊を防ぐには、端子パッドの下に半導体集積回路の素子や配線を配置しないことが考えられるが、端子パッドは半導体集積回路と比較して非常に大きなものであり、サイズとコスト両面で大きな損失となるので現実的でない。
(Embodiment 7)
In order to prevent electrostatic breakdown due to the charge charge of plasma ashing at the NC terminal, it is conceivable that the elements and wirings of the semiconductor integrated circuit are not arranged under the terminal pad. However, it is not realistic because it is a large loss in terms of both size and cost.
平板上の電荷が外周部に集中する特性を考えると、端子パッドの外周に沿った範囲だけ、半導体基板のアルミニウム配線の端子パッドに近い上部の配線を配置しないようにすれば、導電性である端子パッドとアルミニウム配線の物理的距離が確保できるので静電耐圧が上がる。 Considering the characteristic that the charge on the flat plate concentrates on the outer periphery, it is conductive if the upper wiring close to the terminal pad of the aluminum wiring of the semiconductor substrate is not arranged only in the range along the outer periphery of the terminal pad. Since the physical distance between the terminal pad and the aluminum wiring can be secured, the electrostatic withstand voltage increases.
図１２は本発明の実施形態７の半導体装置におけるＷＬ−ＣＳＰの端子パッドと半導体集積回路のアルミニウム配線の配置を示す説明図である。 FIG. 12 is an explanatory diagram showing the arrangement of the WL-CSP terminal pads and the aluminum wiring of the semiconductor integrated circuit in the semiconductor device according to the seventh embodiment of the present invention.
図１２（ａ），（ｂ）は、ＷＬ−ＣＳＰの端子面から透視した図であって、図１２（ａ）の７８１は半導体集積回路における最上位のアルミニウム配線、７８２はアルミニウム配線７８１よりも下層の配線であり、図１２（ｂ）の８８１，８８３は半導体集積回路における最上位のアルミニウム配線、８８２はアルミニウム配線８８１，８８３よりも下層の配線である。
12A and 12B are views seen from the terminal surface of the WL-CSP. 781 in FIG. 12A is the uppermost aluminum wiring in the semiconductor integrated circuit, and 782 is more than the
図１２（ａ）のアルミニウム配線７８１は、端子パッド１の外周部と垂直方向に重なりを持たないように配線を配置したものであり、このような構成とすることにより、チャージされた電荷による電界は分散されて弱まり、また物理的距離も取れるので耐圧自体も高くなる。
The
また、図１２（ｂ）も図１２（ａ）と同様の論理にて、最上位層のアルミニウム配線８８１，８８３を端子パッド外周部に重なりを持たないように配置したものである。
In FIG. 12B, the
なお、前記各実施形態における少なくとも２つの構成を適宜選択して組合わせて採用することにより、半導体素子や絶縁膜などの破壊の発生をより効果的に防止することが可能になる。 It should be noted that by appropriately selecting and combining at least two configurations in each of the above embodiments, it is possible to more effectively prevent the breakdown of semiconductor elements, insulating films, and the like.
本発明に係る半導体装置の構成は、ＷＬ−ＣＳＰアッシング工程のプラズマ電荷によるダメージを防ぐことに有用である。また本発明は、半導体装置をウェハから個片分割する前の接続において、外部から電圧や信号を入力して、個片分割後に電気的接続が不要となるような検査あるいは調整などまでに応用が可能である。 The configuration of the semiconductor device according to the present invention is useful for preventing damage caused by plasma charges in the WL-CSP ashing process. In addition, the present invention can be applied to inspections or adjustments in which electrical connection is not required after dividing a semiconductor device by inputting a voltage or a signal from outside in the connection before dividing the semiconductor device from the wafer. Is possible.
１，２，３，４，５，６，７，８，９，１０，１１，１２ 端子パッド
３０ スクライブレーン領域
４１，４２，４３，４４ ＷＬ−ＣＳＰチップ
５１ バンプ
５２ 銅ポスト
５３ モールド樹脂
５４ 絶縁膜
５５ 半導体集積回路の配線層
５６ シリコン基板
８１，８２ アルミニウム配線
１２１，１２２ 接続配線（ＷＬ−ＣＳＰの再配線）
１２３ コンタクトポスト
２２１，２２２，２２３ 接続配線（ＷＬ−ＣＳＰの再配線）
３２１，３２２，３２３ 接続配線（ＷＬ−ＣＳＰの再配線）
４２１，４２２，４２３ 接続配線（ＷＬ−ＣＳＰの再配線）
５２１，５２２，５２３ 接続配線（ＷＬ−ＣＳＰの再配線）
６２１，６２２ 保護ダイオード
７８１，８８１，８８３ アルミニウム配線
1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12
123
321, 322, 323 Connection wiring (WL-CSP rewiring)
421,422,423 Connection wiring (WL-CSP rewiring)
521,522,523 Connection wiring (WL-CSP rewiring)
621,622
Claims (8)
ウェハ状態から個片分割する前の状態において、個片となるチップの少なくとも１つの接続端子からＷＬ−ＣＳＰの再配線により前記スクライブレーン領域に接続配線を引き出し、該接続配線を半導体集積回路またはシリコン基板に接続したことを特徴とする半導体装置。 It is a WL-CSP (wafer level chip size package) type semiconductor device that is simultaneously formed with a scribe lane area for dividing a piece on a silicon wafer,
In a state before dividing into individual pieces from the wafer state, a connection wiring is drawn out to the scribe lane region by rewiring WL-CSP from at least one connection terminal of a chip to be a piece, and the connection wiring is connected to a semiconductor integrated circuit or silicon A semiconductor device connected to a substrate.
個片分割する前の状態において、個片となるチップの少なくとも１つの接続端子からＷＬ−ＣＳＰの再配線により前記スクライブレーン領域に接続配線を引き出した後、該接続配線を同一チップ内の少なくとも１つの接続端子に接続したことを特徴とする半導体装置。 It is a WL-CSP (wafer level chip size package) type semiconductor device that is simultaneously formed with a scribe lane area for dividing a piece on a silicon wafer,
In a state before dividing into individual pieces, after connecting wires are drawn out from the at least one connection terminal of the chip to be separated into the scribe lane region by rewiring with WL-CSP, the connection wires are connected to at least one in the same chip. A semiconductor device connected to two connection terminals.
個片分割する前の状態において、個片となるチップの少なくとも１つの接続端子からＷＬ−ＣＳＰの再配線により前記スクライブレーン領域に接続配線を引き出した後、該接続配線を少なくとも１つの別チップの少なくとも１つの接続端子に接続したことを特徴とする半導体装置。 It is a WL-CSP (wafer level chip size package) type semiconductor device that is simultaneously formed with a scribe lane area for dividing a piece on a silicon wafer,
In a state before dividing into individual pieces, after the connection wiring is drawn out to the scribe lane region by rewiring the WL-CSP from at least one connection terminal of the chip that becomes the individual piece, the connection wiring is connected to at least one other chip. A semiconductor device connected to at least one connection terminal.
個片分割する前の状態において、個片となるチップの少なくとも１つの接続端子からＷＬ−ＣＳＰの再配線により前記スクライブレーン領域に接続配線を引き出した後、該接続配線を同一チップの領域で半導体集積回路またはシリコン基板に接続したことを特徴とする半導体装置。 It is a WL-CSP (wafer level chip size package) type semiconductor device that is simultaneously formed with a scribe lane area for dividing a piece on a silicon wafer,
In a state before dividing into individual pieces, after the connection wiring is drawn out to the scribe lane region by rewiring of WL-CSP from at least one connection terminal of the chip to be the individual piece, the connection wiring is made into a semiconductor in the region of the same chip. A semiconductor device connected to an integrated circuit or a silicon substrate.
個片分割する前の状態において、個片となるチップの少なくとも１つの接続端子からＷＬ−ＣＳＰの再配線により前記スクライブレーン領域に接続配線を引き出した後、少なくとも１つの別チップの領域で前記接続配線を半導体集積回路またはシリコン基板に接続したことを特徴とする半導体装置。 It is a WL-CSP (wafer level chip size package) type semiconductor device that is simultaneously formed with a scribe lane area for dividing a piece on a silicon wafer,
In a state before dividing into individual pieces, after the connection wiring is drawn out from the at least one connection terminal of the chip to be a piece to the scribe lane region by the rewiring of WL-CSP, the connection in the region of at least one other chip is performed. A semiconductor device characterized in that wiring is connected to a semiconductor integrated circuit or a silicon substrate.
半導体装置の機能や電気的特性に寄与しない少なくとも１つの接続端子を、静電破壊保護素子を介してシリコン基板に接続したことを特徴とする半導体装置。 It is a WL-CSP (wafer level chip size package) type semiconductor device that is simultaneously formed with a scribe lane area for dividing a piece on a silicon wafer,
A semiconductor device characterized in that at least one connection terminal that does not contribute to the function and electrical characteristics of the semiconductor device is connected to a silicon substrate via an electrostatic breakdown protection element.
半導体製造工程における最上位のアルミニウム配線が、ノンコネクト端子のＷＬ−ＣＳＰの再配線パターンによるパッド外縁と深さ方向に重なりを持たないように構成したことを特徴とする半導体装置。 It is a WL-CSP (wafer level chip size package) type semiconductor device that is simultaneously formed with a scribe lane area for dividing a piece on a silicon wafer,
A semiconductor device, wherein the uppermost aluminum wiring in a semiconductor manufacturing process is configured not to overlap in the depth direction with a pad outer edge by a re-wiring pattern of WL-CSP of a non-connect terminal.
請求項１〜請求項７記載のいずれかの半導体装置の構成を少なくとも２つ具備したことを特徴とする半導体装置。 It is a WL-CSP (wafer level chip size package) type semiconductor device that is simultaneously formed with a scribe lane area for dividing a piece on a silicon wafer,
A semiconductor device comprising at least two configurations of the semiconductor device according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005327139A JP2007134552A (en) | 2005-11-11 | 2005-11-11 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005327139A JP2007134552A (en) | 2005-11-11 | 2005-11-11 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007134552A true JP2007134552A (en) | 2007-05-31 |
Family
ID=38155959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005327139A Pending JP2007134552A (en) | 2005-11-11 | 2005-11-11 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2007134552A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019117864A (en) * | 2017-12-27 | 2019-07-18 | ローム株式会社 | Semiconductor device and method of manufacturing the same |
| JP2019117865A (en) * | 2017-12-27 | 2019-07-18 | ローム株式会社 | Semiconductor device and method of manufacturing the same |
| KR20210089657A (en) | 2018-11-15 | 2021-07-16 | 로무 가부시키가이샤 | semiconductor device |
-
2005
- 2005-11-11 JP JP2005327139A patent/JP2007134552A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP7066403B2 (en) | 2017-12-27 | 2022-05-13 | ローム株式会社 | Semiconductor devices and methods for manufacturing semiconductor devices |
| KR20210089657A (en) | 2018-11-15 | 2021-07-16 | 로무 가부시키가이샤 | semiconductor device |
| DE112019005745T5 (en) | 2018-11-15 | 2021-07-29 | Rohm Co., Ltd. | Semiconductor component |
| US11894325B2 (en) | 2018-11-15 | 2024-02-06 | Rohm Co., Ltd. | Semiconductor device having a resin that seals a rewiring |
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