JP2007124875A - 情報処理装置および電源制御方法 - Google Patents

Abstract

【課題】高速応答を必要とする負荷を含む複数の負荷に対して電力を供給できる情報処理装置および電源制御方法を提供する。
【解決手段】制御装置１０のパラメータ設定部Ｐに、ＣＰＵに電力を供給する電源出力部２０の制御頻度を、従属デバイスに電力を供給する電源出力部３０，４０，５０，６０の２倍の頻度で制御するパラメータが設定されていると、１制御周期において、電源出力部３０，４０，５０，６０に対するパルス幅制御がそれぞれ１回ずつ行われるのに対して、電源出力部２０に対するパルス幅制御が２回行われる。
【選択図】 図１

Description

本発明は、複数のＤＣ−ＤＣコンバータおよびＰＷＭ制御回路を用いた情報処理装置および電源制御方法に関する。

複数種の安定化直流電源を出力する多出力電源装置が種々開発されている。またＤＣ−ＤＣコンバータをＰＷＭ制御する安定化直流電源装置も種々開発されている。
特開２００１−２６８９０９号公報 特開平１０−２４８２３８号公報

近年、ＤＳＰ（Digital Singal Processor）を用いて複数のＤＣ−ＤＣコンバータをＰＷＭ制御する、所謂多出力デジタル電源装置が開発されている。ＤＣ−ＤＣコンバータには、入力電圧から目的の出力電圧を得るために、出力電圧のモニタリングおよび制御を行うフィードバックループ（制御ループ）が存在する。この各ＤＣ−ＤＣコンバータの出力に対するフィードバックループの処理をＤＳＰで行っている。この処理では、上記フィードバックループによるＤＣ−ＤＣコンバータの出力電圧若しくは出力電流（負荷に流れる電流）若しくは出力電圧と出力電流の双方の値をもとに上記ＤＣ−ＤＣコンバータに供給（印加）するＰＷＭ信号のパルス幅（即ちデューティ比（オンデューティ））を制御する処理を行う。このＤＳＰの処理による制御を従来では上記複数のＤＣ−ＤＣコンバータに対して（即ちＤＣ−ＤＣコンバータをＰＷＭ制御するＰＷＭ制御回路に対して）一定の周期の中で一定の順序で均等に（同じ頻度で）行っていた。この制御は、多出力になる（ＤＣ−ＤＣコンバータが増加する）ほど、フィードバックループのクロスオーバー周波数が低下することから、高速応答制御を必要とする負荷体を含む複数の負荷体を対象とした多出力電源では電源の出力数が大幅に制約されるという問題があった。またこの問題を解消しようとすると、出力全体の制御頻度を上げた高速処理に追随できる高速プロセッサ（ＤＳＰ、マイクロプロセッサ等）が必要になるという問題があった。

本発明は上記実情に鑑みなされたもので、高速応答を必要とする負荷を含む複数の負荷に対して電力を供給できる情報処理装置および電源制御方法を提供することを目的とする。

本発明は、第１のデバイスと、前記第１のデバイス動作させる電力を出力する第１のＤＣ−ＤＣコンバータと、前記第１のＤＣ−ＤＣコンバータをＰＷＭ制御する第１のＰＷＭ制御回路と、前記第１のデバイスと異なる第２のデバイスと、前記第２のデバイスを動作させる電力を出力する第２のＤＣ−ＤＣコンバータと、前記第２のＤＣ−ＤＣコンバータをＰＷＭ制御する第２のＰＷＭ制御回路と、前記第１のＰＷＭ制御回路に対する制御回数が前記第２のＰＷＭ制御回路に対する制御回数よりも多くなるように制御する制御手段と
を具備した情報処理装置を特徴とする。

また本発明は、複数のＤＣ−ＤＣコンバータと、前記複数のＤＣ−ＤＣコンバータにＰＷＭ信号を夫々供給する複数のＰＷＭ制御回路と、前記複数のＰＷＭ制御回路をグループ分けすることで定められたグループ毎に異なる頻度に基づいて、前記複数のＰＷＭ制御回路を制御する制御手段とを具備した情報処理装置を特徴とする。

また本発明は、第１のデバイス動作させる電力を出力する第１のＤＣ−ＤＣコンバータをＰＷＭ制御する第１のＰＷＭ制御回路および第２のデバイスを動作させる電力を出力する第２のＤＣ−ＤＣコンバータをＰＷＭ制御する第２のＰＷＭ制御回路を具備する情報処理装置の電源制御方法において、前記第１のＰＷＭ制御回路および前記第２のＰＷＭ制御回路の制御に要するパラメータを設定し、前記設定されたパラメータに基づいて、前記第１のＰＷＭ制御回路に対する制御回数が前記第２のＰＷＭ制御回路に対する制御回数よりも多くなるように制御することを特徴とする。

高速応答を必要とする負荷を含む複数の負荷に対して電力を供給できる。

以下図面を参照して本発明の実施形態を説明する。

本発明の実施形態に係る多出力電源装置の構成を図１に示す。本発明の実施形態に係る多出力電源装置は、制御装置１０と、複数の電源出力部２０，３０，４０，５０，６０とにより構成される。

制御装置１０はＤＳＰであり、制御装置１０は上記複数の電源出力部２０，３０，４０，５０，６０に対応した複数のＰＷＭ制御回路を有して構成される。電源出力部２０，３０，４０，５０，６０は各々、電流検出器と電圧検出器とを有したＤＣ−ＤＣコンバータにより構成される。

制御装置１０には、フィードバックループを形成するための、ＰＷＭ信号出力端Ｔ１ａ，Ｔ２ａ，Ｔ３ａ，Ｔ４ａ，Ｔ５ａと、制御入力端Ｔ１ｂ，Ｔ２ｂ，Ｔ３ｂ，Ｔ４ｂ，Ｔ５ｂ、Ｔ１ｃ，Ｔ２ｃ，Ｔ３ｃ，Ｔ４ｃ，Ｔ５ｃが設けられる。

電源出力部２０，３０，４０，５０，６０には、同じくフィードバックループを形成するための、ＰＷＭ信号入力端Ｔ２１，Ｔ３１，Ｔ４１，Ｔ５１，Ｔ６１と、電流値出力端Ｔ２２，Ｔ３２，Ｔ４２，Ｔ５２，Ｔ６２と、電圧値出力端Ｔ２３，Ｔ３３，Ｔ４３，Ｔ５３，Ｔ６３とが設けられる。

ここで、電源出力部２０は、フィードバックループでの高速応答が必要な負荷体、例えばＣＰＵに動作用電力を供給する電源出力部を想定し、電源出力部３０，４０，５０，６０は、上記ＣＰＵの動作により制御されて動作する、例えばＩＯ、周辺装置等のデバイスに動作用電源を供給する電源出力部を想定している。

制御装置１０のＰＷＭ信号出力端Ｔ１ａは電源出力部（ＣＰＵ１電源）２０のＰＷＭ信号入力端Ｔ２１に接続され、電源出力部２０の電流値出力端Ｔ２２および電圧値出力端Ｔ２３はそれぞれ制御装置１０の制御入力端Ｔ１ｂ，Ｔ１ｃに接続されて、電源出力部２０のフィードバックループが形成される。

また制御装置１０のＰＷＭ信号出力端Ｔ２ａは電源出力部３０のＰＷＭ信号入力端Ｔ３１に接続され、電源出力部３０の電流値出力端Ｔ３２および電圧値出力端Ｔ３３はそれぞれ制御装置１０の制御入力端Ｔ２ｂ，Ｔ２ｃに接続されて、電源出力部３０のフィードバックループが形成される。

上記同様にして電源出力部４０，５０，６０についても、制御装置１０との間に、各電源出力部４０，５０，６０のフィードバックループが形成される。

上記制御装置１０は、上記各ＰＷＭ制御回路を所定数のグループに分け、各グループ毎に異なる制御頻度（制御ループによる制御の頻度）を設定するためのパラメータ設定部Ｐを有する。制御装置１０は、このパラメータ設定部Ｐに設定された制御パラメータに従い、当該パラメータで指定されたグループに属する電源出力部について、当該パラメータで指定された制御頻度を設定し、この制御頻度に基づいてフィードバックループによる制御を行う。このパラメータ設定部に設定したパラメータは、任意に変更（更新）できる。パラメータ設定部Ｐにパラメータが設定されていない場合は、制御の対象となるすべての電源出力部２０，３０，４０，５０，６０に対して等しい頻度でフィードバックループによるパルス幅の制御が一定の周期で繰り返し実行される。

このパラメータ設定部Ｐに設定されたパラメータによる制御頻度の一例を図２に示す。

制御装置１０のＰＷＭ信号出力端Ｔ１ａからは、電源出力部２０のＤＣ−ＤＣコンバータに対応して設けられたＰＷＭ制御回路からＰＷＭ信号が出力される。このＰＷＭ信号は、フィードバックループの制御によって設定されたデューティ比（オンデューティ）に従うパルス幅信号である。このＰＷＭ信号出力端Ｔ１ａに出力されたＰＷＭ信号は電源出力部２０のＰＷＭ信号入力端Ｔ２１を介してＤＣ−ＤＣコンバータに入力される。電源出力部２０のＤＣ−ＤＣコンバータはＰＷＭ信号入力端Ｔ２１に入力されたＰＷＭ信号のパルス幅に従い、例えば入力電圧を降圧したＣＰＵ用の直流電圧を出力する。この直流電圧は負荷体となるＣＰＵに供給される。このときの電源出力部２０の検出電流値（出力電流路に介在された電流検出器が検出した電流値）と検出電圧値（電圧検出器が検出した出力電圧値）が電流値出力端Ｔ２２、電圧値出力端Ｔ２３を介して制御装置１０の制御入力端Ｔ１ｂ，Ｔ１ｃに入力（フィードバック）される。

制御装置１０は、上記パラメータで設定した制御頻度に従う制御タイミングにおいて、上記フィードバックされた制御入力端Ｔ１ｂ，Ｔ１ｃの値をもとに電源出力部２０に供給するＰＷＭ信号のパルス幅を制御（可変調整）する。即ち電源出力部２０のＤＣ−ＤＣコンバータにＰＷＭ信号を供給（印加）するＰＷＭ制御回路のパルス幅制御（オンデューティ制御）を行う。

上記同様に、制御装置１０のＰＷＭ信号出力端Ｔ２ａからは、電源出力部３０のＤＣ−ＤＣコンバータに対応して設けられたＰＷＭ制御回路から出力されたＰＷＭ信号が出力される。このＰＷＭ信号は電源出力部３０のＰＷＭ信号入力端Ｔ３１を介してＤＣ−ＤＣコンバータに入力される。電源出力部３０のＤＣ−ＤＣコンバータはＰＷＭ信号入力端Ｔ３１に入力されたＰＷＭ信号のパルス幅に従い、例えば入力電圧を降圧したデバイス用の直流電圧を出力する。この直流電圧は負荷体となるデバイスに供給される。このときの電源出力部３０の検出電流値と検出電圧値が電流値出力端Ｔ３２、電圧値出力端Ｔ３３を介して制御装置１０の制御入力端Ｔ２ｂ，Ｔ２ｃに入力（フィードバック）される。

制御装置１０は、上記パラメータで設定した制御頻度に従う制御タイミングにおいて、上記フィードバックされた制御入力端Ｔ２ｂ，Ｔ２ｃの値をもとに電源出力部３０に供給するＰＷＭ信号のパルス幅を制御する（即ち電源出力部２０のＤＣ−ＤＣコンバータにＰＷＭ信号を供給するＰＷＭ制御回路のパルス幅制御を行う）。

電源出力部４０，５０，６０についても、それぞれの制御タイミングにおいて、上記した電源出力部３０と同様のＰＷＭ制御が行われる。

上記した制御装置１０による各電源出力部２０，３０，４０，５０，６０に対しての制御において、制御装置１０のパラメータ設定部Ｐに、図２に示すようにＣＰＵに電力を供給する電源出力部２０の制御頻度を、従属デバイスに電力を供給する電源出力部３０，４０，５０，６０の２倍の頻度で制御するパラメータが設定されていると、１制御周期において、電源出力部３０（デバイス出力１），４０（デバイス出力２），５０（デバイス出力３），６０（デバイス出力４）に対するパルス幅制御がそれぞれ１回ずつ行われる（ステップＢ，Ｃ，Ｄ，Ｅ，）のに対して、電源出力部２０に対するパルス幅制御が２回行われる（ステップＡ１，Ａ２）。

このように、高速応答が要求される（高速動作する）ＣＰＵの電源出力部（ＣＰＵ１出力）２０を他の電源出力部３０，４０，５０，６０に比べて頻繁に制御することで、電源出力部（ＣＰＵ１出力）２０は他の電源出力部３０，４０，５０，６０よりフィードバックループのクロスオーバ周波数が高域へ広がる。このため、制御装置１０に高速ＤＳＰ（又は高速プロセッサ）を用いることなく、低速ＤＳＰを用いた経済的に有利な構成で、高速な負荷急変に応答できるようになる。

上記した図２に示す実施形態では、多出力電源を２グループ（電源出力部（ＣＰＵ１出力）２０の組と、電源出力部３０，４０，５０，６０の組）・２レベル（電源出力部３０，４０，５０，６０の各１制御頻度に対して電源出力部２０の２制御頻度）で制御を行ったが、これに限らず、３つ以上のグループに分けてそれぞれ異なる制御頻度で制御を行うことも可能である。例えば、Ａ，Ｂ，Ｃと３つの出力電源があり、Ａ、Ｂ、Ｃの順にフィードバックループのクロスオーバ周波数を高くする必要があるとき、Ａ＞Ｂ＞Ｃの頻度で制御を行う。

上記したように、多出力電源において、高速な応答が要求される出力電源を他の出力電源に比べて頻繁に制御することで、フィードバックループのクロスオーバ周波数を低下させずに全ての出力電源を安定化制御することができる。特に、電源を高速にスイッチングさせる場合や、処理装置（ＤＳＰやマイコン等）の処理能力が相対的に低い場合に、本発明は有効である。

上記図１に示した多出力電源装置のより具体的な構成を図３に例示する。なお、図３において図１と同一部分には同一符号を付して、この部分の説明を省略する。

図３に示す多出力電源装置は、図１に示したように、制御装置１０と、複数の電源出力部２０，３０，４０，５０，６０とにより構成される。なお、図３では電源出力部４０，５０、および制御装置１０に存在するパラメータ設定部Ｐを省略して示している。

制御装置１０はＤＳＰと、電源出力部２０，３０，…，６０に対応した複数のＰＷＭ制御回路とを有して構成される。制御装置１０には、ＤＳＰにより実現される演算部１０Ａと、電源出力部２０，３０，…，６０に対応した複数のＰＷＭ制御回路１１ａ，１２ａ，…，１５ａ、電流検出部１１ｂ，１２ｂ，…，１５ｂ、および電圧検出部１１ｃ，１２ｃ，…，１５ｃが設けられる。

演算部１０Ａは、上述した制御頻度に基づいて、各電源出力部２０，３０，…，６０のフィードバックループ毎に、電流検出部１１ｂ，１２ｂ，…，１５ｂ、および電圧検出部１１ｃ，１２ｃ，…，１５ｃの値をもとに、ＰＷＭ制御回路１１ａ，１２ａ，…，１５ａが出力するＰＷＭ信号のパルス幅を算出し、この値に基づいてＰＷＭ制御回路１１ａ，１２ａ，…，１５ａから出力されるＰＷＭ信号の出力パルス幅（オンデューティ）を制御する。

電源出力部２０，３０，…，６０は、ＤＣ−ＤＣコンバータと、電流および電圧検出器とにより構成される。ＤＣ−ＤＣコンバータは、スイッチング部１１１、整流器１１２、コイル（インダクタ）１１３、コンデンサ１１４等により構成される。

ＤＣ−ＤＣコンバータの出力電流路には電流検出器１１５が介在される。ＤＣ−ＤＣコンバータの出力端には電圧検出器１１６が設けられる。

ＤＣ−ＤＣコンバータは、メイン電源７０を入力電源として、入力電源電圧を、例えば降圧し、電源出力端に出力する。

各制御ループに於ける、設定頻度に応じた各電源出力部２０，３０，４０，５０，６０に対するパルス幅の制御については図１を参照して上述しているので、ここでは、説明を省略する。

上記した実施形態の多電源装置を用いた情報処理装置の要部のシステム構成を図４に示している。なお、図４において、図１と同一部分には同一符号を付して説明を省略する。

情報処理装置を構成するパーソナルコンピュータには、システム制御を司るＣＰＵ２と、上記ＣＰＵ２の動作による制御の下に各紙の動作を行う、複数種のデバイス（ＤＶ＃１，ＤＶ＃２，…，ＤＶ＃４）３，４，…，６が設けられる。このデバイスは、例えばグラフィックコントローラ、通信コントローラ、エンベデッドコントローラ、バスブリッジ、またはその他のシステムコンポーネントである。

さらに上記パーソナルコンピュータには、上記図１乃至図３に示した多出力電源装置（ＤＳＰを用いたデジタル電源装置）１が設けられる。多電源装置１は、図１および図３に示すように、制御装置１０と、電源出力部２０，３０，４０，５０，６０とを具備して構成される。電源出力部２０の出力電力はＣＰＵ２に供給される。電源出力部３０，４０，５０，６０の出力電力は、上記各デバイス（ＤＶ＃１，ＤＶ＃２，…，ＤＶ＃４）３，４，…，６に供給される。

多出力電源装置１は、高速応答が要求されるＣＰＵ２の電源出力部２０に対して、他の電源出力部３０，４０，５０，６０に比べて２倍の頻度で頻繁にフィードバックループによるパルス幅の制御を行う。これによりＣＰＵ２に電源を供給する電源出力部２０は他の電源出力部３０，４０，５０，６０よりフィードバックループのクロスオーバ周波数が高域へ広がり、低速ＤＳＰを用いて高速な負荷急変に応答できる多出力安定化電源が実現される。

上述した本発明の実施形態によれば、多出力電源に接続された個々の負荷体の特性に応じ個々の出力電源単位で制御の応答速度を適宜変えて設定できる。これにより、高速応答を必要とする負荷を含む複数の負荷に対して電源を共有する多出力電源において、高速プロセッサを必要とせずに、すべての負荷に安定した電力を供給できる。例えばパーソナルコンピュータなどに搭載される複数出力を持つＤＳＰ電源において、高速な応答が必要なＣＰＵに動作用電力を供給する電源出力部については、その他の電源出力部より頻繁に制御することで、フィードバックループのクロスオーバ周波数を低下させずに、効率的に安定して制御することができる。特に、電源を高速にスイッチングさせる場合や、処理装置（ＤＳＰ、マイクロプロセッサ等）の処理能力が相対的に低い場合に適用して好適である。

上記した実施形態は、本発明に係る多出力電源装置をパーソナルコンピュータに設けた構成を例示したが、パーソナルコンピュータにとどまらず、高速応答を必要とするコンポーネントと他のコンポーネントとが混在する各種の電子機器に適用可能である。

本発明の実施形態に係る多出力電源装置の構成を示すブロック図。 上記実施形態に係る多出力電源装置の制御頻度設定例を示す図。 上記実施形態に係る多出力電源装置の内部構成を示すブロック図。 上記実施形態に係る多出力電源装置を用いた情報処理装置の構成を示すブロック図。

符号の説明

１…多出力電源装置（ＤＳＰを用いたデジタル電源装置）、２，３，４，５，６…デバイス、１０…制御装置、１０Ａ…演算部（ＤＳＰ）、Ｐ…パラメータ設定部、１１ａ，１２ａ，…，１５ａ…ＰＷＭ制御回路、１１ｂ，１２ｂ，…，１５ｂ…電流検出部、１１ｃ，１２ｃ，…，１５ｃ…電圧検出部、１２…、１３…、１４…、１５…、１６…、１７…、１８…、１９…、２０，３０，４０，５０，６０…電源出力部、１１１…スイッチング部、１１２…整流器、１１３…コイル（インダクタ）、１１４…コンデンサ、１１５…電流検出器、１１６…電圧検出器。

Claims (12)

1. 第１のデバイスと、
   前記第１のデバイス動作させる電力を出力する第１のＤＣ−ＤＣコンバータと、
   前記第１のＤＣ−ＤＣコンバータをＰＷＭ制御する第１のＰＷＭ制御回路と、
   前記第１のデバイスと異なる第２のデバイスと、
   前記第２のデバイスを動作させる電力を出力する第２のＤＣ−ＤＣコンバータと、
   前記第２のＤＣ−ＤＣコンバータをＰＷＭ制御する第２のＰＷＭ制御回路と、
   前記第１のＰＷＭ制御回路に対する制御回数が前記第２のＰＷＭ制御回路に対する制御回数よりも多くなるように制御する制御手段と、
   を具備したことを特徴とする情報処理装置。
2. 前記制御手段は、前記第１のＰＷＭ制御回路および前記第２のＰＷＭ制御回路を所定の順序で制御することを特徴とする請求項１記載の情報処理装置。
3. 前記制御手段は、前記第１のＤＣ−ＤＣコンバータから出力される出力電圧、出力電流をモニタリングし、前記モニタリングされた出力電圧および出力電流に基づいて前記第１のＰＷＭ制御回路から前記第１のＤＣ−ＤＣコンバータに出力されるＰＷＭ信号のパルス幅を設定することを特徴とする請求項１記載の情報処理装置。
4. 複数のＤＣ−ＤＣコンバータと、
   前記複数のＤＣ−ＤＣコンバータにＰＷＭ信号を夫々供給する複数のＰＷＭ制御回路と、
   前記複数のＰＷＭ制御回路をグループ分けすることで定められたグループ毎に異なる頻度に基づいて、前記複数のＰＷＭ制御回路を制御する制御手段と、
   を具備することを特徴とする情報処理装置。
5. 前記制御手段は、所定の順序で前記グループ毎に異なる頻度に基づいて、前記複数のＰＷＭ制御回路を制御することを特徴とする請求項４記載の情報処理装置。
6. 前記制御手段は、前記複数のＤＣ−ＤＣコンバータから夫々出力される出力電圧、出力電流をモニタリングし、前記モニタリングされた出力電圧および出力電流に基づいて前記複数のＰＷＭ制御回路から前記複数のＤＣ−ＤＣコンバータに出力される夫々のＰＷＭ信号のパルス幅を設定することを特徴とする請求項４記載の情報処理装置。
7. 前記制御手段は、パラメータに従い前記グループ毎に異なる頻度を決定する手段を具備することを特徴とする請求項４記載の情報処理装置。
8. 前記制御手段は、前記複数のＤＣ−ＤＣコンバータをグループ分けすることで定められた第１のＤＣ−ＤＣコンバータ群にＰＷＭ信号を供給するＰＷＭ制御回路に対する制御回数が前記複数のＤＣ−ＤＣコンバータをグループ分けすることで定められた第２のＤＣ−ＤＣコンバータ群にＰＷＭ信号を供給するＰＷＭ制御回路に対する制御回数よりも多くなるように制御することを特徴とする請求項４記載の情報処理装置。
9. 前記制御手段は、前記複数のＤＣ−ＤＣコンバータを第１のグループと第２のグループと第３のグループとに分け、前記第１のグループに属するＤＣ−ＤＣコンバータにＰＷＭ信号を供給するＰＷＭ制御回路を前記第２のグループに属するＤＣ−ＤＣコンバータにＰＷＭ信号を供給するＰＷＭ制御回路より短い周期で制御し、前記第２のグループに属するＤＣ−ＤＣコンバータにＰＷＭ信号を供給するＰＷＭ制御回路を前記第３のグループに属するＤＣ−ＤＣコンバータにＰＷＭ信号を供給するＰＷＭ制御回路より短い周期で制御することを特徴とする請求項４記載の情報処理装置。
10. 第１のデバイス動作させる電力を出力する第１のＤＣ−ＤＣコンバータをＰＷＭ制御する第１のＰＷＭ制御回路および第２のデバイスを動作させる電力を出力する第２のＤＣ−ＤＣコンバータをＰＷＭ制御する第２のＰＷＭ制御回路を具備する情報処理装置の電源制御方法において、
    前記第１のＰＷＭ制御回路および前記第２のＰＷＭ制御回路の制御に要するパラメータを設定し、
    前記設定されたパラメータに基づいて、前記第１のＰＷＭ制御回路に対する制御回数が前記第２のＰＷＭ制御回路に対する制御回数よりも多くなるように制御することを特徴とする電源制御方法。
11. 前記第１のＰＷＭ制御回路および前記第２のＰＷＭ制御回路を所定の順序で制御することを特徴とする請求項１０記載の電源制御方法。
12. 前記第１のＤＣ−ＤＣコンバータから出力される出力電圧、出力電流をモニタリングし、前記モニタリングされた出力電圧および出力電流に基づいて前記第１のＰＷＭ制御回路から前記第１のＤＣ−ＤＣコンバータに出力されるＰＷＭ信号のパルス幅を設定することを特徴とする請求項１０記載の電源制御方法。

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