JP2007122320A

JP2007122320A - Multiprocessor system

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Publication number: JP2007122320A
Application number: JP2005312346A
Authority: JP
Inventors: Shuji Otsuka; 修司大▲塚▼; Keiji So; 慶治荘; Takeya Akiyama; 健也秋山; Kazumasa Obikawa; 一誠帯川; Yoshikuni Shimazawa; 嘉邦島沢; Osamu Shibata; 理芝田; Yoshiki Tanaka; 美喜田中; Ryuichi Tsuji; 龍一辻; Fumitaka Sugimoto; 文孝杉本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-10-27
Filing date: 2005-10-27
Publication date: 2007-05-17
Anticipated expiration: 2025-10-27
Also published as: JP4760301B2

Abstract

<P>PROBLEM TO BE SOLVED: To effectively achieve the connection of devices configuring a multiprocessor. <P>SOLUTION: This multiprocessor system is provided with a plurality of processors and a memory controller. This multiprocessor system is provided with a plurality of first communication paths formed by connecting the memory controller to each of the plurality of processors and a loop-shaped second communication path formed by successively connecting the plurality of processors and the memory controller. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、マルチプロセッサシステムを構成する複数のプロセッサ、メモリコントローラ、およびキャッシュメモリ等のデバイスの接続に関する。 The present invention relates to connection of devices such as a plurality of processors, a memory controller, and a cache memory constituting a multiprocessor system.

マルチプロセッサシステムにおいて、その性能を最大限に高めるためには、その構成要素である複数のプロセッサや、メモリコントローラ、キャッシュコントローラ、Ｉ／Ｏインタフェース等のデバイスを、相互に直結したクロスバー接続とすることが好ましい（例えば、特許文献１〜４参照）。 In a multiprocessor system, in order to maximize the performance, a plurality of processors, memory controllers, cache controllers, I / O interfaces, and other devices that are constituent elements of the multiprocessor system are connected directly to each other through a crossbar connection. It is preferable (for example, refer to Patent Documents 1 to 4).

特開２００３−３３７８０５号公報JP 2003-337805 A 特開２００１−３３８４９２号公報JP 2001-338492 A 特開２０００−１３２５２７号公報JP 2000-132527 A 特開平６−２３１０９６号公報JP-A-6-231096

しかしながら、クロスバー接続の場合、デバイスの数に応じてデバイス間を接続する配線数が増大し、限られた実装スペースでの実現が困難となる。また、１つのデバイスに対して任意の複数のデバイスが独立してアクセスすることになるため、同時に複数のアクセスが発生した場合におけるアービトレーションが必要となるが、デバイスの数が多くなれば、それに応じて制御も複雑になる。従って、複数のデバイスをクロスバー接続することは、デバイス数が多い場合には、現実的ではない。 However, in the case of crossbar connection, the number of wirings connecting between devices increases according to the number of devices, and it becomes difficult to realize in a limited mounting space. Arbitrary multiple devices access to one device independently, so arbitration is required when multiple accesses occur at the same time, but if the number of devices increases, Control is also complicated. Therefore, crossbar connection of a plurality of devices is not practical when the number of devices is large.

本発明は、上述の課題を解決するためになされたものであり、複数のプロセッサ、メモリコントローラ、およびキャッシュメモリ等のマルチプロセッサを構成するデバイス間の接続を効果的に実現したマルチプロセッサシステムを提供することを目的とする。 The present invention has been made to solve the above-described problems, and provides a multiprocessor system that effectively realizes connection between devices constituting a multiprocessor such as a plurality of processors, a memory controller, and a cache memory. The purpose is to do.

上述の課題の少なくとも一部を解決するために、本発明の第１の態様は、
複数のプロセッサと、各プロセッサにより制御されるデバイスと、を有するメモリコントローラと、を有するマルチプロセッサシステムであって、
前記メモリコントローラと前記複数のプロセッサのそれぞれとの間を、それぞれ個別に接続することにより形成される複数の第１の通信経路と、
前記複数のプロセッサおよび前記メモリコントローラを、それぞれ順に接続することにより形成されるループ状の第２の通信経路と、を備える
ことを特徴とする。 In order to solve at least a part of the problems described above, the first aspect of the present invention provides:
A multiprocessor system having a memory controller having a plurality of processors and a device controlled by each processor,
A plurality of first communication paths formed by individually connecting between the memory controller and each of the plurality of processors;
A loop-shaped second communication path formed by sequentially connecting the plurality of processors and the memory controller.

上記構成では、複数のプロセッサおよびメモリコントローラの相互の接続を、ループ状の第２の通信経路により行っているので、クロスバー接続する場合の配線数に比べて削減することが可能となる。また、上記構成では、例えば、各プロセッサがメモリコントローラを介して実行するメモリへのデータの書き込みやメモリからのデータの読み出しは、個別に設けられた第１の通信経路を介して行い、各プロセッサ間での制御情報の伝達や、各プロセッサとメモリコントローラとの間での制御情報の伝達等は、ループ状の第２の通信経路を介して行う構成とすることができる。従って、上記構成によれば、複数のプロセッサおよびメモリコントローラ、の相互の接続を効果的に実現したマルチプロセッサシステムを提供することができる。 In the above configuration, since the plurality of processors and the memory controller are connected to each other through the loop-like second communication path, it is possible to reduce the number of wires compared to the case of crossbar connection. Further, in the above configuration, for example, writing of data to the memory executed by each processor via the memory controller and reading of data from the memory are performed via the first communication path provided individually, and each processor The transmission of control information between the processors, the transmission of control information between each processor and the memory controller, and the like can be performed via a loop-shaped second communication path. Therefore, according to the above configuration, it is possible to provide a multiprocessor system that effectively realizes mutual connection of a plurality of processors and a memory controller.

また、本発明の第２の態様は、
複数のプロセッサと、メモリコントローラと、キャッシュコントローラと、を有するマルチプロセッサシステムであって、
前記メモリコントローラと前記複数のプロセッサのそれぞれとの間、および、前記キャッシュコントローラと前記複数のプロセッサのそれぞれとの間、をそれぞれ個別に接続することにより形成される複数の第１の通信経路と、
前記複数のプロセッサ、前記メモリコントローラ、および、前記キャッシュコントローラを、それぞれ順に接続することにより形成されるループ状の第２の通信経路と、を備える
ことを特徴とする。 In addition, the second aspect of the present invention includes
A multiprocessor system having a plurality of processors, a memory controller, and a cache controller,
A plurality of first communication paths formed by individually connecting between the memory controller and each of the plurality of processors and between the cache controller and each of the plurality of processors;
A loop-shaped second communication path formed by sequentially connecting the plurality of processors, the memory controller, and the cache controller.

上記構成では、複数のプロセッサ、メモリコントローラ、および、キャッシュコントローラの相互の接続を、ループ状の第２の通信経路により行っているので、クロスバー接続する場合の配線数に比べて削減することが可能となる。また、上記構成では、例えば、各プロセッサがメモリコントローラを介して実行するメモリへのデータの書き込みやメモリからのデータの読み出しや、各プロセッサがキャッシュコントローラを介して実行するキャッシュメモリへのデータの書き込みやキャッシュメモリからのデータの読み出しは、個別に設けられた第１の通信経路を介して行い、各プロセッサ間での制御情報の伝達や、各プロセッサとメモリコントローラとの間や各プロセッサとキャッシュコントローラとの間での制御情報の伝達等は、ループ状の第２の通信経路を介して行う構成とすることができる。従って、上記構成によれば、複数のプロセッサ、メモリコントローラ、および、キャッシュコントローラの相互の接続を効果的に実現したマルチプロセッサシステムを提供することができる。 In the above configuration, since the plurality of processors, the memory controller, and the cache controller are connected to each other through the loop-like second communication path, the number of wirings in the case of crossbar connection can be reduced. It becomes possible. In the above configuration, for example, writing of data to the memory executed by each processor via the memory controller, reading of data from the memory, and writing of data to the cache memory executed by each processor via the cache controller are performed. The data is read from the cache memory via the first communication path provided separately, and the control information is transmitted between the processors, between each processor and the memory controller, and between each processor and the cache controller. The transmission of control information between and the like can be performed via a loop-shaped second communication path. Therefore, according to the above configuration, it is possible to provide a multiprocessor system that effectively realizes mutual connection of a plurality of processors, a memory controller, and a cache controller.

上記第１または第２の態様において、前記第２の通信経路は、あらかじめ定められている通信内容を、前記通信内容に応じた構造を有するデータとして伝送することができる。また、前記データはパケットデータであってもよい。 In the first or second aspect, the second communication path can transmit predetermined communication contents as data having a structure corresponding to the communication contents. The data may be packet data.

このようにすれば、第２の通信経路による通信を効率よく実行することが可能である。 In this way, it is possible to efficiently execute communication using the second communication path.

また、前記第１の通信経路は、あらかじめ定められている通信内容を、前記通信内容に応じた構造を有するデータとして伝送することもできる。 Further, the first communication path can transmit predetermined communication contents as data having a structure corresponding to the communication contents.

このようにすれば、第１の通信経路による通信も効率よく実行することが可能である。 In this way, it is possible to efficiently execute communication using the first communication path.

なお、上記第１または第２の態様において、前記第２の通信経路の配線数は、前記第１の通信経路の配線数よりも小さいことが好ましい。 In the first or second aspect, it is preferable that the number of wires of the second communication path is smaller than the number of wires of the first communication path.

例えば、各プロセッサがメモリコントローラを介して実行するメモリへのデータの書き込みおよびメモリからのデータの読み出しや、各プロセッサがキャッシュコントローラを介して実行するキャッシュメモリへのデータの書き込みおよびキャッシュメモリからのデータの読み出しの際に、第１の通信経路を伝送するデータ量が比較的多い場合には、第１の通信経路の配線数が比較的多い方が好ましい。また、各プロセッサ間での制御情報の伝達や、各プロセッサとメモリコントローラとの間や各プロセッサとキャッシュコントローラとの間での制御情報の伝達の際に、第２の通信経路を伝送するデータ量が比較的少ない場合には、第２の通信経路の配線数は比較的少なくてもよい。このような条件の場合において、上記構成とすれば効果的である。 For example, each processor writes data to and reads data from the memory through the memory controller, and each processor executes data through the cache controller and writes data to and from the cache memory. When the amount of data transmitted through the first communication path is relatively large at the time of reading, it is preferable that the number of wires in the first communication path is relatively large. In addition, the amount of data transmitted through the second communication path when the control information is transmitted between the processors, the control information is transmitted between the processors and the memory controller, or between the processors and the cache controller. If there is a relatively small number, the number of wires in the second communication path may be relatively small. In such a condition, the above configuration is effective.

また、前記第２の通信経路の通信速度は、前記第１の通信経路の通信速度よりも低いようにしてもよい。 The communication speed of the second communication path may be lower than the communication speed of the first communication path.

例えば、各プロセッサがメモリコントローラを介して実行するメモリへのデータの書き込みおよびメモリからのデータの読み出しや、各プロセッサがキャッシュコントローラを介して実行するキャッシュメモリへのデータの書き込みおよびキャッシュメモリからのデータの読み出しの際に、第１の通信経路を伝送するデータ量が比較的多い場合には、比較的高速な伝送が好ましい。また、各プロセッサ間での制御情報の伝達や、各プロセッサとメモリコントローラとの間あるいは各プロセッサとキャッシュコントローラとの間での制御情報の伝達の際に、第２の通信経路を伝送するデータ量が比較的少なく、また、発生頻度も少ない場合には、比較的低速な伝送でもよい。このような条件の場合において、上記構成とすれば効果的である。 For example, each processor writes data to and reads data from the memory through the memory controller, and each processor executes data through the cache controller and writes data to and from the cache memory. When the amount of data transmitted through the first communication path is relatively large at the time of reading, the relatively high-speed transmission is preferable. In addition, the amount of data transmitted through the second communication path when the control information is transmitted between the processors, or between the processors and the memory controller or between the processors and the cache controller. If the frequency is relatively small and the occurrence frequency is low, relatively low-speed transmission may be used. In such a condition, the above configuration is effective.

なお、上記第１および第２の態様のマルチプロセッサシステムは、１つの半導体基板上に集積化されているようにすれば、より効果的である。 Note that the multiprocessor system of the first and second aspects is more effective if it is integrated on one semiconductor substrate.

以下、本発明の実施の形態について、実施例に基づき以下の順序で説明する。
Ａ．実施例：
Ａ１．マルチプロセッサシステムの構成：
Ａ２．効果：
Ｂ．変形例： Hereinafter, embodiments of the present invention will be described in the following order based on examples.
A. Example:
A1. Multiprocessor system configuration:
A2. effect:
B. Variation:

Ａ．実施例：
Ａ１．マルチプロセッサシステムの構成：
図１は、本発明の一実施例としてのマルチプロセッサシステムについて示す説明図である。このマルチプロセッサシステム１０は、複数のプロセッサを１つの半導体基板上に集積化したマイクロプロセッサである。各プロセッサは、それぞれ、ＣＰＵや、キャッシュメモリ、ＲＯＭ、ＲＡＭ、バスコントローラ等の周辺回路を含むユニットを意味している。なお、本実施例では、図に示すように、３つのプロセッサ２０Ａ〜２０Ｃで構成される場合を例に示している。また、このマルチプロセッサシステム１０は、その他、２次キャッシュメモリ(図中にはＬ２と略して表記されている)５０および２次キャッシュメモリ５０の動作を制御するキャッシュコントローラ４０と、外部に接続されるＲＡＭ６０へのアクセスを制御するメモリコントローラ３０と、を備えている。 A. Example:
A1. Multiprocessor system configuration:
FIG. 1 is an explanatory diagram showing a multiprocessor system as an embodiment of the present invention. The multiprocessor system 10 is a microprocessor in which a plurality of processors are integrated on one semiconductor substrate. Each processor means a unit including peripheral circuits such as a CPU, cache memory, ROM, RAM, and bus controller. In the present embodiment, as shown in the figure, a case in which three processors 20A to 20C are configured is shown as an example. The multiprocessor system 10 is connected to a secondary cache memory (abbreviated as L2 in the figure) 50 and a cache controller 40 for controlling the operation of the secondary cache memory 50, and to the outside. And a memory controller 30 for controlling access to the RAM 60.

各プロセッサ２０Ａ〜２０Ｃは、通信経路ＮＭ１Ａ〜ＮＭ３Ａを介して、それぞれ個別にメモリコントローラ３０に接続されており、通信経路ＮＭ１Ｂ〜ＮＭ３Ｂを介して、それぞれ個別にキャッシュコントローラ４０に接続されている。また、キャッシュコントローラ４０とメモリコントローラ３０とは、通信経路ＮＭ１Ａ〜ＮＭ３Ａ，ＮＭ１Ｂ〜ＮＭ３Ｂと同種類の通信経路ＮＭ４を介して接続されている。なお、各通信経路ＮＭ１Ａ〜ＮＭ３ＡおよびＮＭ１Ｂ〜ＮＭ３Ｂには、プロセッサからメモリコントローラへのリクエスト（ＲＥＱ）が伝送される経路と、メモリコントローラからプロセッサへのレスポンス（ＲＥＳ）が伝送される経路の２種類の経路で構成されている。なお、これら通信経路ＮＭ１Ａ〜ＮＭ３Ａ，ＮＭ１Ｂ〜ＮＭ３Ｂのそれぞれを特定する必要がない場合には、それぞれの通信経路を単に第１の通信経路ＮＭと呼ぶ場合もある。 Each of the processors 20A to 20C is individually connected to the memory controller 30 via the communication paths NM1A to NM3A, and is individually connected to the cache controller 40 via the communication paths NM1B to NM3B. Further, the cache controller 40 and the memory controller 30 are connected via a communication path NM4 of the same type as the communication paths NM1A to NM3A and NM1B to NM3B. Note that each of the communication paths NM1A to NM3A and NM1B to NM3B has two types: a path for transmitting a request (REQ) from the processor to the memory controller and a path for transmitting a response (RES) from the memory controller to the processor. It is made up of routes. If it is not necessary to specify each of these communication paths NM1A to NM3A, NM1B to NM3B, each communication path may be simply referred to as a first communication path NM.

なお、通信経路ＮＭ１Ａ〜ＮＭ３Ａは、より具体的には、各プロセッサ２０Ａ〜２０Ｃに備えられる通信コントローラ（図中にはＮＭＣと表記されている）２２Ａ〜２２Ｃと、メモリコントローラ３０に備えられる通信コントローラ（図中にはＮＭＣと表記されている）３２との間を接続しており、通信経路ＮＭ１Ａ〜ＮＭ３Ａを介して実行される通信は、それぞれの通信経路を介して接続されている通信コントローラによって制御される。また、通信経路ＮＭ１Ｂ〜ＮＭ３Ｂは、各プロセッサ２０Ａ〜２０Ｃに備えられる通信コントローラ２２Ａ〜２２Ｃと、キャッシュコントローラ４０に備えられる通信コントローラ（図中にはＮＭＣと表記されている）４２との間を接続しており、通信経路ＮＭ１Ｂ〜ＮＭ３Ｂを介して実行される通信は、それぞれの通信経路を介して接続されている通信コントローラによって制御される。 Note that the communication paths NM1A to NM3A are more specifically communication controllers (represented as NMC in the figure) 22A to 22C included in the processors 20A to 20C, and a communication controller included in the memory controller 30. (Represented as NMC in the figure) 32 and the communication executed via the communication paths NM1A to NM3A is performed by the communication controllers connected via the respective communication paths. Be controlled. The communication paths NM1B to NM3B connect between the communication controllers 22A to 22C included in the processors 20A to 20C and a communication controller (denoted as NMC in the figure) 42 included in the cache controller 40. Communication performed through the communication paths NM1B to NM3B is controlled by a communication controller connected via each communication path.

各プロセッサ２０Ａ〜２０Ｃは、それぞれ個別に設けられた通信経路ＮＭ１Ａ〜ＮＭ３Ａを介してメモリコントローラ３０と通信することができ、それぞれ個別に設けられた通信経路ＮＭ１Ｂ〜ＮＭ３Ｂを介してキャッシュコントローラ４０と通信することができる。 Each of the processors 20A to 20C can communicate with the memory controller 30 via communication paths NM1A to NM3A provided individually, and communicate with the cache controller 40 via communication paths NM1B to NM3B provided individually. can do.

また、３つのプロセッサ２０Ａ〜２０Ｃと、メモリコントローラ３０と、キャッシュコントローラ４０とは、それぞれを順に接続することによりループ状に形成される第２の通信経路ＮＩＯを介して互いに接続されている。本実施例では、第１のプロセッサ２０Ａは通信経路ＮＩＯ１を介して第２のプロセッサ２０Ｂに接続され、第２のプロセッサ２０Ｂは通信経路ＮＩＯ２を介して第３のプロセッサ２０Ｃに接続され、第３のプロセッサ２０Ｃは通信経路ＮＩＯ３を介してメモリコントローラ３０に接続され、メモリコントローラ３０は通信経路ＮＩＯ４を介してキャッシュコントローラ４０に接続され、キャッシュコントローラ４０は通信経路ＮＩＯ５を介して第１のプロセッサ２０Ａに接続されている。すなわち、第２の通信経路ＮＩＯは、３つのプロセッサ２０Ａ〜２０Ｃ、メモリコントローラ３０、および、キャッシュコントローラ４０と、これらを接続する５つの通信経路ＮＩＯ１〜ＮＩＯ５によりループ状に形成されている。 The three processors 20A to 20C, the memory controller 30, and the cache controller 40 are connected to each other via a second communication path NIO that is formed in a loop shape by connecting them in order. In the present embodiment, the first processor 20A is connected to the second processor 20B via the communication path NIO1, the second processor 20B is connected to the third processor 20C via the communication path NIO2, and the third processor 20B is connected to the third processor 20C via the communication path NIO2. The processor 20C is connected to the memory controller 30 via the communication path NIO3, the memory controller 30 is connected to the cache controller 40 via the communication path NIO4, and the cache controller 40 is connected to the first processor 20A via the communication path NIO5. Has been. That is, the second communication path NIO is formed in a loop shape by the three processors 20A to 20C, the memory controller 30, the cache controller 40, and the five communication paths NIO1 to NIO5 that connect them.

なお、第２の通信経路ＮＩＯを構成する５つの通信経路ＮＩＯ１〜ＮＩＯ５は、より具体的には、各プロセッサ２０Ａ〜２０Ｃに備えられる通信コントローラ(図中にはＮＩＯＣと表記されている)２４Ａ〜２４Ｃ、メモリコントローラ３０に備えられる通信コントローラ(図中にはＮＩＯＣと表記されている)３４、および、キャッシュコントローラ４０に備えられる通信コントローラ(図中にはＮＩＯＣと表記されている)４４の間を、それぞれ接続しており、それぞれの通信経路を介して接続されている通信コントローラによって制御される。 More specifically, the five communication paths NIO1 to NIO5 constituting the second communication path NIO are more specifically communication controllers (denoted as NIOC in the drawing) 24A to 24A included in each of the processors 20A to 20C. 24C, between the communication controller 34 (denoted as NIOC in the figure) provided in the memory controller 30 and the communication controller 44 (denoted as NIOC in the figure) provided in the cache controller 40. Are connected to each other and controlled by the communication controllers connected through the respective communication paths.

各プロセッサ２０Ａ〜２０Ｃ、メモリコントローラ３０、およびキャッシュコントローラ４０は、ループ状の第２の通信経路ＮＩＯを介して互いに通信することができる。例えば、第１のプロセッサ２０Ａから第３のプロセッサ２０Ｃへの通信は、通信経路ＮＩＯ１、第２のプロセッサ２０Ｂ、および、通信経路ＮＩＯ２を介して第３のプロセッサ２０Ｃへ伝送される。 Each of the processors 20A to 20C, the memory controller 30, and the cache controller 40 can communicate with each other via the loop-shaped second communication path NIO. For example, communication from the first processor 20A to the third processor 20C is transmitted to the third processor 20C via the communication path NIO1, the second processor 20B, and the communication path NIO2.

図２は、第１の通信経路ＮＭおよび第２の通信経路ＮＩＯを比較して示す説明図である。 FIG. 2 is an explanatory diagram showing a comparison between the first communication path NM and the second communication path NIO.

第１の通信経路ＮＭは、メモリコントローラ３０を介して実行されるＲＡＭ６０へのデータの書き込みおよびＲＡＭ６０からのデータの読み出しを行うための通信経路として、また、キャッシュコントローラ４０を介して実行されるキャッシュメモリ５０へのデータの書き込みおよびキャッシュメモリ５０からのデータの読み出しを行うための通信経路として割り当てられる。したがって、第１の通信経路ＮＭは、大容量のデータを高速に伝送することを考慮して、データ線の配線幅を１２８ビットとし、転送速度を６６６ＭＢ／ｓとしている。ただし、この配線幅や転送速度に限定されるものではない。 The first communication path NM is a communication path for writing data to and reading data from the RAM 60 that is executed via the memory controller 30, and a cache that is executed via the cache controller 40. It is assigned as a communication path for writing data to the memory 50 and reading data from the cache memory 50. Therefore, the first communication path NM has a data line width of 128 bits and a transfer speed of 666 MB / s in consideration of transmitting a large amount of data at high speed. However, it is not limited to this wiring width or transfer speed.

一方、第２の通信経路ＮＩＯは、各プロセッサ間でのメッセージ通信や、各プロセッサからメモリコントローラやキャッシュコントローラへのメッセージ通信のための通信経路として割り当てられている。メッセージ通信により伝送される情報は、例えば、送信元から送信先に送られるデータを、ＲＡＭ６０に確保される通信用メモリのアドレスに書き込むためのライトリクエストメッセージや、通信用メモリに書き込まれているデータを読み出すためのリードリクエストメッセージ、これらのリクエストメッセージに対するレスポンスメッセージ等である。なお、第２の通信回路ＮＩＯは、第１の通信経路ＮＭほどの大容量のデータを伝送する必要はなく、また、高速性も要求されないことを考慮して、データ線の配線幅を比較的小さい３２ビットとし、転送速度を比較的低速な１００ＭＢ／ｓとしている。ただし、この配線幅や転送速度に限定されるものではない。 On the other hand, the second communication path NIO is assigned as a communication path for message communication between the processors and message communication from each processor to the memory controller or the cache controller. Information transmitted by message communication includes, for example, a write request message for writing data sent from a transmission source to a transmission destination at an address of a communication memory secured in the RAM 60, or data written in the communication memory. Are read request messages for reading out messages, response messages for these request messages, and the like. The second communication circuit NIO does not need to transmit a large amount of data as much as the first communication path NM and does not require high speed. A small 32 bits and a relatively low transfer rate of 100 MB / s. However, it is not limited to this wiring width or transfer speed.

図３は、第２の通信経路ＮＩＯを介して伝送される情報のデータ構造について示す説明図である。第２の通信経路ＮＩＯは、上述したように、メッセージ通信を実行するための通信経路であり、そのための通信内容（通信の種別）として、例えば、ライトリクエスト、ライトＡＣＫレスポンス、リードリクエスト、および、リードレスポンスがある。 FIG. 3 is an explanatory diagram showing a data structure of information transmitted through the second communication path NIO. As described above, the second communication path NIO is a communication path for executing message communication. As communication contents (type of communication) for that purpose, for example, a write request, a write ACK response, a read request, and There is a read response.

上記したように、第２の通信経路ＮＩＯのデータ線の配線幅は３２ビット（４バイト）とされているので、４バイト単位でデータの送受信が実行される。 As described above, since the data line width of the second communication path NIO is 32 bits (4 bytes), data transmission / reception is executed in units of 4 bytes.

図３に示すように、第２の通信経路ＮＩＯを介して伝送される情報のデータ構造は、８バイトの固定長を有しており、いわゆるパケットのデータ構造を有している。最初の４バイトのうち、前半の２バイトが送信先のＩＤおよび送信元のＩＤ等を含む制御情報部分、後半の２バイトがＲＡＭ６０に確保される通信用メモリのアドレス情報部分に割り当てられている。残りの４バイトは、通信用メモリを用いずに直接書き込みあるいは読み出しを行う場合のデータ部分に割り当てられている。なお、通信用メモリを用いない場合におけるアドレス情報部分は、直接データの書き込みあるいは読み出しを実行するメモリやレジスタのアドレスを示す。 As shown in FIG. 3, the data structure of the information transmitted via the second communication path NIO has a fixed length of 8 bytes, and has a so-called packet data structure. Of the first 4 bytes, the first 2 bytes are assigned to the control information part including the transmission destination ID and the transmission source ID, and the latter 2 bytes are assigned to the address information part of the communication memory secured in the RAM 60. . The remaining 4 bytes are allocated to the data portion when direct writing or reading is performed without using the communication memory. Note that the address information portion when the communication memory is not used indicates the address of a memory or a register that directly writes or reads data.

なお、制御情報部分の最初の３ビットの部分（ＴＹＰＥ）は、通信内容の種別を示す部分であり、図３はライトリクエストに対応するコマンド「ＷＲ＿ＲＥＱ」が記述されている場合を示している。そして、次の３ビットの部分（Ｄｓｉｚｅ）はライトデータまたはリードデータのデータサイズを示す部分であり、ライトリクエストの場合にはライトデータのサイズとして「４バイト」を示す値が記述されている。さらに、次の５ビットの部分（ＤＩＤ）はリクエストを受ける側（送信先）のＩＤを示す部分であり、さらに次の５ビットの部分（ＳＩＤ）はリクエストを出す側（送信元）のＩＤを示す部分である。 The first 3-bit part (TYPE) of the control information part is a part indicating the type of communication content, and FIG. 3 shows a case where a command “WR_REQ” corresponding to the write request is described. The next 3-bit portion (Dsize) is a portion indicating the data size of the write data or read data. In the case of a write request, a value indicating “4 bytes” is described as the size of the write data. Further, the next 5-bit part (DID) is a part indicating the ID of the request receiving side (transmission destination), and the next 5-bit part (SID) is the ID of the requesting side (transmission source). It is a part to show.

ここで、例えば、第１のプロセッサ２０Ａから第３のプロセッサ２０Ｃに対して通信を行う場合を考える。 Here, for example, consider a case where communication is performed from the first processor 20A to the third processor 20C.

まず、第１のプロセッサ２０Ａから送出されたデータのうち、制御情報部分に含まれるＤＩＤには送信先である第３のプロセッサ２０Ｃを示すＩＤが記述され、ＳＩＤには送信元である第１のプロセッサ２０Ａを示すＩＤが記述される。 First, in the data sent from the first processor 20A, the DID included in the control information portion describes the ID indicating the third processor 20C that is the transmission destination, and the SID contains the first data that is the transmission source. An ID indicating the processor 20A is described.

このとき、第２のプロセッサ２０Ｂでは、第１のプロセッサ２０Ａから送出されたデータの制御情報部分に記述されているＤＩＤが自分のＩＤと一致するか否か判断する。ＤＩＤに記述されているＩＤは、第３のプロセッサ２０Ｃに対応するものであるので、そのまま第３のプロセッサ２０Ｃに向けて送出する。 At this time, the second processor 20B determines whether or not the DID described in the control information portion of the data sent from the first processor 20A matches its own ID. Since the ID described in the DID corresponds to the third processor 20C, it is sent directly to the third processor 20C.

そして、第３のプロセッサ２０Ｃでも、第２のプロセッサ２０Ｂと同様に、第２のプロセッサ２０Ｂから送出されたデータの制御情報部分に記述されているＤＩＤが、自分のＩＤと一致するか否かを判断する。ここでは、第３のプロセッサ２０Ｃは、自分のＩＤと一致するので、第３のプロセッサ２０Ｃは受信したデータを取得する。 Then, in the third processor 20C as well as in the second processor 20B, it is determined whether or not the DID described in the control information portion of the data sent from the second processor 20B matches its own ID. to decide. Here, since the third processor 20C matches its own ID, the third processor 20C acquires the received data.

こうして、第１のプロセッサ２０Ａから第３のプロセッサ２０Ｃへの通信が実行される。 In this way, communication from the first processor 20A to the third processor 20C is executed.

図４は、第１の通信経路ＮＭによって伝送されるデータ構造について示す説明図である。第１の通信経路ＮＭは、上述したように、ＲＡＭ６０への書き込みデータやＲＡＭ６０からの読み出しデータ、あるいは、キャッシュメモリ５０への書き込みデータやキャッシュメモリ５０からの読み出しデータを、メッセージ通信と同様の形式で伝送するための通信経路であり、そのための通信内容（通信の種別）として、ライトリクエスト、リードリクエスト、リードレスポンス、および、ＡＣＫリクエスト、が用意されている。 FIG. 4 is an explanatory diagram showing a data structure transmitted through the first communication path NM. As described above, the first communication path NM uses the same format as that for message communication to write data to the RAM 60, read data from the RAM 60, or write data to the cache memory 50 and read data from the cache memory 50. As a communication content for that purpose (communication type), a write request, a read request, a read response, and an ACK request are prepared.

上記したように、第１の通信経路ＮＭのデータ線の配線幅は１２８ビット（１６バイト）とされているので、１６バイト単位でデータの送受信が実行される。 As described above, since the wiring width of the data line of the first communication path NM is 128 bits (16 bytes), data transmission / reception is executed in units of 16 bytes.

図４は、ライトリクエストに対応するデータ構造を示しており、ライトデータとして６４バイトのデータを含んでいる場合を示している。 FIG. 4 shows a data structure corresponding to a write request, and shows a case where 64-byte data is included as write data.

図４に示すように、ライトリクエストの場合のデータ構造は、最初の１６バイトのうち、最初の４バイトが制御情報部分、次の４バイトがＲＡＭ６０のアドレス情報部分、残りの８バイトは空き領域部分に割り当てられている。 As shown in FIG. 4, the data structure in the case of a write request is that the first 4 bytes of the first 16 bytes are the control information part, the next 4 bytes are the address information part of the RAM 60, and the remaining 8 bytes are the free area. Assigned to the part.

なお、制御情報部分の最初の３ビットの部分（ＴＹＰＥ）は、通信内容の種別を示す部分であり、図４はライトリクエストの場合を示しているので、ライトリクエストに対応するコマンド「ＷＲ＿ＲＥＱ」が記述されている。そして、次の３ビットの部分（Ｄｓｉｚｅ）はライトデータまたはリードデータのデータサイズを示す部分であり、ライトリクエストの場合にはライトデータのサイズとして「１」，「２」，「４」，「８」，「１６」，「３２」，「６４」のうちいずれかの値、ここでは最大の「６４」が記述されている。さらに、次の５ビットの部分（ＤＩＤ）はリクエストを受ける側のＩＤを示す部分であり、さらに次の５ビットの部分（ＳＩＤ）はリクエストを出す側のＩＤを示す部分である。そして、さらに次の６ビットの部分（ＴＩＤ）はトランザクションＩＤを示す部分である。なお、残りの９ビットの部分（Ｒｅｓｅｒｖｅｄ）は予備の領域である。 The first 3-bit part (TYPE) of the control information part is a part indicating the type of communication content, and FIG. 4 shows the case of a write request. Therefore, the command “WR_REQ” corresponding to the write request is is described. The next 3-bit portion (Dsize) is a portion indicating the data size of the write data or read data. In the case of a write request, the size of the write data is “1”, “2”, “4”, “ One of the values “8”, “16”, “32”, and “64”, here, the maximum “64” is described. Further, the next 5-bit part (DID) is a part indicating the ID of the request receiving side, and the next 5-bit part (SID) is a part indicating the ID of the requesting side. The next 6-bit portion (TID) is a portion indicating a transaction ID. The remaining 9-bit portion (Reserved) is a spare area.

そして、次の１６バイト以降に割り当てられている領域は、Ｄｓｉｚｅに記載されているバイト数に応じたデータ領域である。 The area allocated after the next 16 bytes is a data area corresponding to the number of bytes described in Dsize.

なお、リードリクエストの場合のデータ構造は、図４に示したライトリクエストのデータ構造のうち、最初の１６バイトのみを有するデータ構造となる。また、リードレスポンスの場合のデータ構造は、図４に示したライトリクエストのデータ構造のうち、最初の１６バイトのデータはなく、リードリクエスト中のデータサイズに対応するデータのみを有するデータ構造となる。また、ＡＣＫリクエストは、図４に示したライトリクエストのデータ構造のうち、最初の１６バイトのうちの最初の４バイトの制御情報部分のみを有するデータ構造となる。 Note that the data structure in the case of a read request is a data structure having only the first 16 bytes of the data structure of the write request shown in FIG. The data structure in the case of a read response is a data structure having only the data corresponding to the data size in the read request, without the first 16 bytes of the data structure of the write request shown in FIG. . The ACK request has a data structure having only the control information part of the first 4 bytes of the first 16 bytes in the data structure of the write request shown in FIG.

以上説明した構成を有するマルチプロセッサシステム１０では、各プロセッサ２０Ａ〜２０Ｃは、それぞれ個別に設けられた第１の通信経路ＮＭ（通信経路ＮＭ１Ａ〜ＮＭ３Ａ）を介して、それぞれ個別にＲＡＭ６０へのデータの書き込みやＲＡＭ６０からのデータの読み出しを行うことができる。同様に、各プロセッサ２０Ａ〜２０Ｃは、それぞれ個別に設けられた第１の通信経路（通信経路ＮＭ１Ｂ〜ＮＭ３Ｂ）を介して、それぞれ個別にキャッシュメモリ５０へのデータの書き込みやキャッシュメモリ５０からのデータの読み出しを行うことができる。 In the multiprocessor system 10 having the above-described configuration, each of the processors 20A to 20C individually transmits data to the RAM 60 via the first communication path NM (communication paths NM1A to NM3A) provided individually. Writing and reading of data from the RAM 60 can be performed. Similarly, each of the processors 20A to 20C individually writes data to the cache memory 50 and data from the cache memory 50 via first communication paths (communication paths NM1B to NM3B) provided individually. Can be read out.

また、各プロセッサ２０Ａ〜２０Ｃ、メモリコントローラ３０、およびキャッシュコントローラ４０は、ループ状の通信経路ＮＩＯを介して、種々の制御情報をそれぞれに対応するレジスタへ書き込むためのライトリクエストやレジスタに書き込まれている制御情報を読み出すためのリードリクエスト、これらのリクエストに応答するためのレスポンス等の情報を通信することができる。例えば、第１のプロセッサ２０Ａが第２のプロセッサ２０Ｂの所定のレジスタにデータを書き込むことにより、第２のプロセッサの動作を制御することができる。また、例えば、第１のプロセッサ２０Ａがメモリコントローラ３０の所定のレジスタにデータを書き込むことにより、メモリコントローラの動作条件を設定し、メモリコントローラ３０の動作を制御することができる。 In addition, each of the processors 20A to 20C, the memory controller 30, and the cache controller 40 is written in a write request or a register for writing various control information to a corresponding register via the loop communication path NIO. It is possible to communicate information such as a read request for reading out the control information and a response for responding to these requests. For example, the operation of the second processor can be controlled by writing data to a predetermined register of the second processor 20B by the first processor 20A. Further, for example, the first processor 20 </ b> A writes data to a predetermined register of the memory controller 30, thereby setting the operating condition of the memory controller and controlling the operation of the memory controller 30.

Ａ２．効果：
以上説明したように、上記実施例のマルチプロセッサシステム１０では、複数のプロセッサ２０Ａ〜２０Ｃ、メモリコントローラ３０、および、キャッシュコントローラ４０の相互の接続を、複数のプロセッサ２０Ａ〜２０Ｃ、メモリコントローラ３０、および、キャッシュコントローラ４０を、それぞれ順に接続することにより形成されるループ状の通信経路ＮＩＯにより行う構成としている。 A2. effect:
As described above, in the multiprocessor system 10 of the above-described embodiment, the plurality of processors 20A to 20C, the memory controller 30, and the cache controller 40 are connected to each other by connecting the plurality of processors 20A to 20C, the memory controller 30, and The cache controller 40 is configured to be performed by a loop communication path NIO formed by sequentially connecting the cache controllers 40.

そして、各プロセッサ２０Ａ〜２０Ｃがメモリコントローラ３０を介して実行するＲＡＭ６０へのデータの書き込みやＲＡＭ６０からのデータの読み出しは、それぞれ個別に設けられた通信経路ＮＭ１Ａ〜ＮＭ３Ａを介して行い、また、各プロセッサ２０Ａ〜２０Ｃがキャッシュコントローラ４０を介して実行するキャッシュメモリ５０へのデータの書き込みやキャッシュメモリ５０からのデータの読み出しは、それぞれ個別に設けられた通信経路ＮＭ１Ｂ〜ＮＭ３Ｂを介して行い、各プロセッサ２０Ａ〜２０Ｃ間の通信や、各プロセッサ２０Ａ〜２０Ｃがメモリコントローラ３０やキャッシュコントローラ４０の動作を制御するために実行する通信、例えば、動作条件等の設定のための通信等は、ループ状の通信経路ＮＩＯを介して行う構成としている。 The data writing to the RAM 60 and the data reading from the RAM 60 executed by the processors 20A to 20C via the memory controller 30 are performed via the communication paths NM1A to NM3A provided individually, Data writing to the cache memory 50 and data reading from the cache memory 50, which are executed by the processors 20A to 20C via the cache controller 40, are performed via the individually provided communication paths NM1B to NM3B. Communication between 20A to 20C, communication executed by each of the processors 20A to 20C to control the operation of the memory controller 30 and the cache controller 40, for example, communication for setting operation conditions, etc. are loop-shaped communication. Configuration performed via the route NIO It is set to.

従って、上記実施例のマルチプロセッサによれば、複数のプロセッサ、メモリコントローラ、および、キャッシュコントローラの相互の接続をクロスバー接続する場合に比べて、効果的に接続することが可能である。 Therefore, according to the multiprocessor of the above embodiment, it is possible to connect the plurality of processors, the memory controller, and the cache controller more effectively than the crossbar connection.

Ｂ．変形例：
以上、本発明の実施の形態について説明したが、本発明はこのような実施の形態になんら限定されるものではなく、その要旨を逸脱しない範囲において種々の態様にて実施することが可能である。例えば、以下のような変形が可能である。 B. Variation:
As mentioned above, although embodiment of this invention was described, this invention is not limited to such embodiment at all, In the range which does not deviate from the summary, it is possible to implement in various aspects. . For example, the following modifications are possible.

上記実施例では、第１のプロセッサ２０Ａを通信経路ＮＩＯ１を介して第２のプロセッサ２０Ｂに接続し、第２のプロセッサ２０Ｂを通信経路ＮＩＯ２を介して第３のプロセッサ２０Ｃに接続し、第３のプロセッサ２０Ｃを通信経路ＮＩＯ３を介してメモリコントローラ３０に接続し、メモリコントローラ３０を通信経路ＮＩＯ４を介してキャッシュコントローラ４０に接続し、キャッシュコントローラ４０を通信経路ＮＩＯ５を介して第１のプロセッサ２０Ａに接続することにより、３つのプロセッサ２０Ａ〜２０Ｃと、メモリコントローラ３０と、キャッシュコントローラ４０と、を、ループ状の通信経路ＮＩＯを介して互いに接続する構成としている。しかしながら、３つのプロセッサ２０Ａ〜２０Ｃと、メモリコントローラ３０と、キャッシュコントローラ４０とが、それぞれを一つずつ順に接続することにより形成されるループ状態の通信経路ＮＩＯを介して互いに接続されるようにすれば、その接続順は限定されるものではない。 In the above embodiment, the first processor 20A is connected to the second processor 20B via the communication path NIO1, the second processor 20B is connected to the third processor 20C via the communication path NIO2, and the third processor The processor 20C is connected to the memory controller 30 via the communication path NIO3, the memory controller 30 is connected to the cache controller 40 via the communication path NIO4, and the cache controller 40 is connected to the first processor 20A via the communication path NIO5. Thus, the three processors 20A to 20C, the memory controller 30, and the cache controller 40 are connected to each other via a loop communication path NIO. However, the three processors 20A to 20C, the memory controller 30, and the cache controller 40 are connected to each other via a loop communication path NIO formed by connecting the processors one by one in order. For example, the connection order is not limited.

上記実施例では、３つのプロセッサとメモリコントローラとキャッシュコントローラとを備えるマルチプロセッサシステムを例に示したが、これに限定されるものではなく、複数のプロセッサとメモリコントローラとキャッシュメモリとを備えるマルチプロセッサシステムとすることができる。また、キャッシュメモリは必ずしも必須の構成要素ではない。 In the above embodiment, a multiprocessor system including three processors, a memory controller, and a cache controller is shown as an example. However, the present invention is not limited to this, and the multiprocessor includes a plurality of processors, a memory controller, and a cache memory. It can be a system. Further, the cache memory is not necessarily an essential component.

本発明の一実施例としてのマルチプロセッサシステムについて示す説明図である。It is explanatory drawing shown about the multiprocessor system as one Example of this invention. 第１の通信経路ＮＭおよび第２の通信経路ＮＩＯを比較して示す説明図である。It is explanatory drawing which compares and shows the 1st communication path | route NM and the 2nd communication path | route NIO. 第２の通信経路ＮＩＯを介して伝送される情報のデータ構造について示す説明図である。It is explanatory drawing shown about the data structure of the information transmitted via 2nd communication path | route NIO. 第１の通信経路ＮＭによって伝送されるデータ構造について示す説明図である。It is explanatory drawing shown about the data structure transmitted by the 1st communication path | route NM.

Explanation of symbols

１０…マルチプロセッサシステム
２０Ａ〜２０Ｃ…プロセッサ
２２Ａ〜２２Ｃ…通信コントローラ（ＮＭＣ）
２４Ａ〜２４Ｃ…通信コントローラ（ＮＩＯＣ）
３０…メモリコントローラ
３２…通信コントローラ（ＮＭＣ）
３４…通信コントローラ（ＮＩＯＣ）
４０…キャッシュコントローラ
４２…通信コントローラ（ＮＭＣ）
４４…通信コントローラ（ＮＩＯＣ）
５０…キャッシュメモリ
６０…ＲＡＭ
ＮＭ…第１の通信経路
ＮＭ１Ａ〜ＮＭ３Ａ…通信経路
ＮＭ１Ｂ〜ＮＭ３Ｂ…通信経路
ＮＩＯ…第２の通信経路
ＮＩＯ１〜ＮＩＯ５…通信経路 DESCRIPTION OF SYMBOLS 10 ... Multiprocessor system 20A-20C ... Processor 22A-22C ... Communication controller (NMC)
24A-24C ... Communication controller (NIOC)
30 ... Memory controller 32 ... Communication controller (NMC)
34 ... Communication controller (NIOC)
40 ... Cache controller 42 ... Communication controller (NMC)
44. Communication controller (NIOC)
50 ... Cache memory 60 ... RAM
NM: First communication route NM1A to NM3A ... Communication route NM1B to NM3B ... Communication route NIO ... Second communication route NIO1-NIO5 ... Communication route

Claims

A multiprocessor system having a plurality of processors and a memory controller,
A plurality of first communication paths formed by individually connecting between the memory controller and each of the plurality of processors;
A multi-processor system comprising: a loop-shaped second communication path formed by connecting the plurality of processors and the memory controller in order.

A multiprocessor system having a plurality of processors, a memory controller, and a cache controller,
A plurality of first communication paths formed by individually connecting between the memory controller and each of the plurality of processors and between the cache controller and each of the plurality of processors;
A multi-processor system comprising: a loop-shaped second communication path formed by connecting the plurality of processors, the memory controller, and the cache controller in order.

A multiprocessor system according to claim 1 or 2, wherein
The second communication path transmits a predetermined communication content as data having a structure corresponding to the communication content.

The multiprocessor system according to claim 3, wherein
The multiprocessor system, wherein the data is packet data.

A multiprocessor system according to any one of claims 1 to 4, wherein
The multi-processor system, wherein the first communication path transmits predetermined communication contents as data having a structure corresponding to the communication contents.

A multiprocessor system according to claim 1 or 2, wherein
The multiprocessor system, wherein the number of wires of the second communication path is smaller than the number of wires of the first communication path.

A multiprocessor system according to claim 1 or 2, wherein
The multiprocessor system, wherein a communication speed of the second communication path is lower than a communication speed of the first communication path.

A multiprocessor system according to any one of claims 1 to 7,
The multiprocessor system is integrated on a single semiconductor substrate.