JP2007110737A - D/a converter, and method of designing driving circuit of liquid crystal display device - Google Patents

D/a converter, and method of designing driving circuit of liquid crystal display device Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a D/A converter which is configured with small footprint and stably outputs multi-level voltages. <P>SOLUTION: A D/A converer includes: a voltage generating circuit which generates a plurality of reference voltages, as gradation voltages, utilizing a voltage drop of resistors; a first control circuit which selects any one of the reference voltages as a first output; a second control circuit which selects a reference voltage adjacent to a gradation voltage corresponding to the first output as a second output; and a third control circuit which includes first resistor, second resistor, third resistor and fourth resistor connected in series between the first output and the second output, a first switch means connected in series to the second resistor, and a second switch means connected in series to the third resistor, divides voltages of the first output and the second output and selects a result of the voltage division as a third voltage. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、液晶駆動回路などに用いられる階調表示電圧発生回路及びＤＡ変換回路の設計方法に関するものである。 The present invention relates to a method for designing a gradation display voltage generation circuit and a DA conversion circuit used in a liquid crystal driving circuit and the like.

近年の液晶表示装置の大型化に伴い、液晶駆動装置の様々な性能の向上が望まれている。特に鮮やかな色彩を表示するために、高階調が望まれている。近年の技術では、階調電圧がRGB各々１０ビット（１０２４）で約１０億色の液晶表示装置も登場してきている。よって、高諧調化を望む上で、外部から入力されたデジタル信号をアナログ信号に変換するＤＡ変換器の性能の向上は不可欠である。ＤＡ変換器に関する技術は、例えば、下記特許文献１及び特許文献２に記載されている。 With the recent increase in size of liquid crystal display devices, improvements in various performances of liquid crystal drive devices are desired. In particular, high gradation is desired to display vivid colors. In recent years, a liquid crystal display device having a gradation voltage of 10 bits (1024) for each RGB and about 1 billion colors has also appeared. Therefore, in order to achieve high gradation, it is essential to improve the performance of a DA converter that converts an externally input digital signal into an analog signal. The technology regarding the DA converter is described in, for example, Patent Document 1 and Patent Document 2 below.

特開昭６２−０２４７１３号公報 特許文献１には、トランスミッションゲートのオン抵抗を利用して階調電圧の分割を行うＤＡ変換器が記載されている。Japanese Patent Application Laid-Open No. Sho 62-024713 discloses a DA converter that performs gradation voltage division using the on-resistance of a transmission gate.

特開２０００−１８３７４７号公報 図３は、２ビットのストリング抵抗方式のＤＡ変換器であり、図４は、３ビットのストリング抵抗方式のＤＡ変換器である。ストリング抵抗方式のＤＡ変換器の場合単純に階調電圧のビット数が１つ増えるごとに素子数は倍になり面積も倍となる。特許文献２には、表示色数の増加や多階調化等により必要とされる階調電圧が増えた場合にも回路構成素子数の急激な増加をせずに実現できる発明が記載されている。3 is a 2-bit string resistance type DA converter, and FIG. 4 is a 3-bit string resistance type DA converter. In the case of a string resistance type DA converter, the number of elements is doubled and the area is doubled whenever the number of bits of the gradation voltage is increased by one. Patent Document 2 describes an invention that can be realized without a sudden increase in the number of circuit constituent elements even when the required gradation voltage increases due to an increase in the number of display colors or an increase in the number of gradations. Yes.

しかしながら、上述の特許文献１に開示された技術では、一つのストリング抵抗に対して並列に数百チャネルの出力デコーダー回路を接続することが考慮されていなかった。ストリング抵抗に対してデコーダー回路は高抵抗であるが、並列に数百も接続することにより各デコーダーへの分流が生じ、ストリング抵抗における電圧降下が変動してしまう恐れがある。
本発明は、上記の点に鑑みてなされたものであり、多ビットＤＡ変換器でありながら、安定した階調電圧を取り出すことを可能とするＤＡ変換器を提供することにある。 However, in the technique disclosed in Patent Document 1 described above, it has not been considered to connect an output decoder circuit of several hundred channels in parallel to one string resistor. The decoder circuit has a high resistance with respect to the string resistance. However, if several hundreds of the decoder circuits are connected in parallel, a shunt to each decoder occurs, and the voltage drop in the string resistance may fluctuate.
The present invention has been made in view of the above points, and it is an object of the present invention to provide a DA converter that can extract a stable gradation voltage while being a multi-bit DA converter.

本発明のＤＡ変換器の設計方法では、上述した課題を解決すべく、階調電圧として複数の基準電圧を抵抗の電圧降下を利用して発生させる電圧生成回路に接続されると共に、デジタル信号に応じて、アナログ電圧を選択するＤＡ変換器の設計方法であって、階調電圧のうち偶数番目の基準電圧のいずれか一つを第１の出力として選択する第１の制御回路と、第１の出力に対応する諧調電圧に隣り合う基準電圧であって、階調電圧のうち奇数番目の基準電圧を第２の出力として選択する第２の制御回路と、第１の出力に直列に接続された第１の抵抗及び第１のスイッチ手段と、第２の出力に直列に接続された第２の抵抗及び第２のスイッチ手段と、第１のスイッチ手段と第２のスイッチ手段とをいずれかオン又は第１のスイッチ手段と第２のスイッチ手段とを両方オンさせることにより第３の出力を選択する第３の制御回路とを有し、とを設計する工程と、仕様によって決められるＤＡ変換器の数がＸ、ストリング抵抗の変動量をＹ％である場合に、第１の制御回路と第２の制御回路とで選択されたストリング抵抗の抵抗値をＲAとし、第１の制御回路のオン抵抗の抵抗値をＲBとし、第１の抵抗の抵抗値をＲCとし、第１の抵抗の抵抗値ＲCに、
（５０／Ｙ）＊Ｘ＊ＲA≦（ＲB＋ＲC）
を満たす値を挿入する工程とを備える。 In order to solve the above-described problem, the DA converter design method of the present invention is connected to a voltage generation circuit that generates a plurality of reference voltages as gradation voltages by using a voltage drop of a resistor, and converts the digital signal into a digital signal. Accordingly, a DA converter design method for selecting an analog voltage, the first control circuit for selecting any one of the even-numbered reference voltages as the first output among the gradation voltages, And a reference voltage adjacent to the gradation voltage corresponding to the output of the second control circuit for selecting an odd-numbered reference voltage of the gradation voltages as the second output, and connected in series to the first output. One of the first resistor and the first switch means, the second resistor and the second switch means connected in series to the second output, and the first switch means and the second switch means ON or first switch means and second switch And a third control circuit for selecting a third output by turning on both of the switching means and the number of DA converters determined by the specification is X, and the string resistance varies When the amount is Y%, the resistance value of the string resistance selected by the first control circuit and the second control circuit is R A, and the resistance value of the on-resistance of the first control circuit is R B The resistance value of the first resistor is R C, and the resistance value R C of the first resistor is
(50 / Y) * X * R A ≦ (R B + R C )
And inserting a value satisfying

本発明のＤＡ変換器の構成を取ることで、多ビットＤＡ変換器でありながら、安定した階調電圧を提供できると共にかつ小面積で構成されるＤＡ変換器を提供することが可能となる。 By adopting the configuration of the DA converter of the present invention, it is possible to provide a DA converter that can provide a stable gradation voltage and has a small area while being a multi-bit DA converter.

以下、図面に基づいて本発明の実施の形態を詳細に説明する。なお、以下の説明及び添付の図面において、略同一の機能及び構成を有する構成要素については、同一の符号を付すことにより重複説明を省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that, in the following description and the accompanying drawings, components having substantially the same function and configuration are denoted by the same reference numerals, and redundant description is omitted.

図１は、本発明の第１の実施の形態におけるＤＡ変換器１００の回路図である。まず、本実施例の構成を説明する。ＤＡ変換器１００は、３ビットのデジタル信号をアナログ信号へ変換する回路である。ＤＡ変換器１００は、電圧生成回路１０１、第１の制御回路１０２、第２の制御回路１０３、第３の制御回路１０４から構成されている。電圧生成回路１０１は、複数の基準電圧を生成する回路であって、電圧Ｖ0から抵抗等（ストリング抵抗と呼ぶこともある）により電圧降下させたＶ1〜Ｖ4を出力する。Ｖ0〜Ｖ4はＶ0からＶ4にかけて順次電圧が低くなっている。以後、Ｖ0〜Ｖ4を総称して階調電圧と呼ぶ。図３及び図４に示すストリング抵抗方式のＤＡ変換器では、２n個の階調電圧が必要であるが、本実施例のＤＡ変換器では、２n-1＋１個の階調電圧であればよい。本実施例では、５つ（２ビット+１）の電圧を出力しているが、出力される電圧の個数の基本は、２n+1であるが限定はされない。 FIG. 1 is a circuit diagram of a DA converter 100 according to the first embodiment of the present invention. First, the configuration of the present embodiment will be described. The DA converter 100 is a circuit that converts a 3-bit digital signal into an analog signal. The DA converter 100 includes a voltage generation circuit 101, a first control circuit 102, a second control circuit 103, and a third control circuit 104. The voltage generation circuit 101 is a circuit that generates a plurality of reference voltages, and outputs V 1 to V 4 that are voltage drops from the voltage V 0 by a resistor or the like (sometimes referred to as a string resistor). V 0 ~V 4 is sequentially voltage over the V 4 from V 0 is lower. Hereinafter, V 0 to V 4 are collectively referred to as gradation voltages. The string resistance type DA converter shown in FIGS. 3 and 4 requires 2 n gradation voltages, but the DA converter of this embodiment has 2 n−1 +1 gradation voltages. That's fine. In this embodiment, five (2 bits + 1) voltages are output, but the basic number of output voltages is 2 n +1, but is not limited.

第１の制御回路１０２は、電圧生成回路１０１で出力された複数の階調電圧のうち一つを選択して第１の出力Ｖout1として出力する。本実施例では、階調電圧のうち偶数番目に当たる電圧の一つを入力された３ビットのデジタル信号のうち、上位２ビットのデジタル信号に応じて選択している。第２の制御回路１０３は、第１の制御回路１０２で選択された階調電圧である第１の出力Ｖout1に隣接する階調電圧を上位２ビットのデジタル信号に応じて選択し、第２の出力Ｖout2として出力する。 The first control circuit 102 selects one of the plurality of gradation voltages output from the voltage generation circuit 101 and outputs it as the first output V out1 . In the present embodiment, one of the voltages corresponding to the even-numbered grayscale voltages is selected according to the higher-order 2-bit digital signal among the input 3-bit digital signals. The second control circuit 103 selects a gradation voltage adjacent to the first output Vout1 that is the gradation voltage selected by the first control circuit 102 in accordance with the upper 2 bits of the digital signal, Output Vout2 .

本実施例においては、階調電圧のうち奇数番目に当たり、かつ第１の出力Ｖout1に隣接する電圧を選択している。第１の制御回路１０２及び第２の制御回路１０３は、隣接する２つの階調電圧が選択される制御回路であればよい。第３の制御回路１０４は、第１の入力Vin1と第２の入力Vin2を有していて、第１の入力Vin1と第２の入力Vin2とに第１の出力Ｖout1と第２の出力Ｖout2とが接続されている。ただし、ＤＡ変換器は、階調電圧の単調性を満たす必要がある。 In the present embodiment, the voltage that corresponds to the odd-numbered grayscale voltage and is adjacent to the first output Vout1 is selected. The first control circuit 102 and the second control circuit 103 may be any control circuit in which two adjacent gradation voltages are selected. The third control circuit 104 has a first input Vin1 and a second input Vin2, and a first output Vout1 and a second output V2 are connected to the first input Vin1 and the second input Vin2, respectively. out2 is connected. However, the DA converter needs to satisfy the monotonicity of the gradation voltage.

本実施例の第１の制御回路１０２及び第２の制御回路１０３では、必ずしもＶout1＞Ｖout2とはならないことがある。よって、本実施例においては、第１の制御回路１０２及び第２の制御回路１０３によっては、切り替え回路１０５を挿入する必要がある。切り替え回路１０５は、第１の入力端子、第２の入力端子、第１の出力端子、及び第２の出力端子を有している。また、３ビットデジタル信号のうち、中間ビットのデジタル信号によって制御されて第１の入力端子から入力された信号を第１の出力端子又は第２の出力端子へ出力する。第２の入力端子から入力された信号は、第１の入力端子から入力された信号とは別の第１の出力端子又は第２の出力端子へ出力される。 In the first control circuit 102 and the second control circuit 103 of this embodiment, V out1 > V out2 may not always be satisfied . Therefore, in this embodiment, the switching circuit 105 needs to be inserted depending on the first control circuit 102 and the second control circuit 103. The switching circuit 105 has a first input terminal, a second input terminal, a first output terminal, and a second output terminal. In addition, among the 3-bit digital signals, a signal input from the first input terminal, which is controlled by an intermediate bit digital signal, is output to the first output terminal or the second output terminal. The signal input from the second input terminal is output to a first output terminal or a second output terminal different from the signal input from the first input terminal.

また、第３の制御回路１０４は、第１の入力Vin1と第２の入力Vin2とに応じて第３の出力Ｖout３を出力する。第１の入力Vin1から第３の出力Ｖout３にかけて順次第１の抵抗R11及び第１のスイッチ手段S11が形成されている。第２の入力Vin2から第３の出力Ｖout３にかけて順次第２の抵抗R12及び第２のスイッチ手段S12が形成されている。第１の抵抗R11と第２の抵抗R12とは、同一の抵抗値を有する。ここで、同一とは、近似的な同一を示し、プロセスバラツキによる誤差は同一に包含される。階調電圧のビット数が多くなると第１の出力Ｖout1と第２の出力Ｖout2との電圧差は小さくなりプロセスバラツキによる誤差は許容される。以下の実施例においても同様の扱いとする。 The third control circuit 104 outputs a third output Vout3 according to the first input Vin1 and the second input Vin2. A first resistor R 11 and a first switch means S 11 are sequentially formed from the first input Vin 1 to the third output Vout 3. Resistor R 12 and the second switching means S 12 forward as soon 2 is formed from the second input Vin2 toward the third output Vout3. The first resistor R 11 and the second resistor R 12 have the same resistance value. Here, “same” means approximate identity, and errors due to process variations are included in the same way. As the number of bits of the gradation voltage increases, the voltage difference between the first output V out1 and the second output V out2 decreases, and an error due to process variations is allowed. The same applies to the following embodiments.

また、第１の抵抗Ｒ11及び第２の抵抗Ｒ12の抵抗値は、第１の制御回路１０２及び第２の制御回路１０３で導通状態となっているMOSトランジスタのオン抵抗と、第３の出力Ｖout3の先に接続される増幅器（図示せず）の入力容量とを考慮して決定されている。説明の都合上、入力のデジタルデータを下位ビットから順に１D、２D、３Dと表す。また、反転信号を１DB、２DB、３DBと表す。 In addition, the resistance values of the first resistor R 11 and the second resistor R 12 are the on-resistance of the MOS transistor that is in the conductive state in the first control circuit 102 and the second control circuit 103, It is determined in consideration of the input capacitance of an amplifier (not shown) connected to the end of the output Vout3. For convenience of explanation, the input digital data is expressed as 1D, 2D, and 3D in order from the lower bit. The inverted signals are represented as 1DB, 2DB, and 3DB.

第１の制御回路１０２及び第２の制御回路１０３は、MOSトランジスタの選択及び非選択により第１の出力Vout1及び第２の出力Vout2を決定している。ｎビットのＤＡ変換器であればｎ−１のＭＯＳトランジスタが選択されて第１の出力Vout1又は第２の出力Vout2が出力される。よって、第１の制御回路１０２及び第２の制御回路１０３のＭＯＳトランジスタのオン抵抗は、ｎ−１個のＭＯＳトランジスタのオン抵抗の総和になる。本実施例を例にすれば、３ビットのＤＡ変換器であって、１Ｄ又は１ＤＢ、２Ｄ又は２ＤＢ、及び３Ｄ又は３ＤＢで制御される３つのＭＯＳトランジスタのオン抵抗の総和である。なお１Ｄより２Ｄ、２Ｄより３Ｄで制御されるＭＯＳトランジスタの方が面積的に大きく、またオン抵抗は小さい。 The first control circuit 102 and the second control circuit 103 determine the first output V out1 and the second output V out2 by selecting and deselecting the MOS transistors. In the case of an n-bit DA converter, n-1 MOS transistors are selected and the first output V out1 or the second output V out2 is output. Therefore, the on-resistances of the MOS transistors of the first control circuit 102 and the second control circuit 103 are the sum of the on-resistances of n−1 MOS transistors. Taking this example as an example, it is a 3-bit DA converter, which is the sum of on-resistances of three MOS transistors controlled by 1D or 1DB, 2D or 2DB, and 3D or 3DB. Note that a MOS transistor controlled in 2D rather than 1D and in 3D is larger in area and has lower on-resistance.

近年の液晶表示装置の駆動回路などにおいて使用されるＤＡ変換器では、一つのストリング抵抗に２００個の第１の制御回路１０２又は第２の制御回路１０３が並列に接続される。ストリング抵抗の変動を１％以下に抑えるためには、並列に接続するチャネル数をＸ、ストリング抵抗ＲA、第１の制御回路１０２のＭＯＳトランジスタのオン抵抗をＲB、第１の抵抗をＲCとすると、１００＊Ｘ＊ＲA≦ＲB＋ＲC の条件を満たすように第１の抵抗R11を設定する必要がある。第２の抵抗R12も考慮すると、第１の抵抗R11及び第２の抵抗R12を直列に接続されたものがストリング抵抗RAに対して並列に接続されているため実際には、１００＊Ｘ＊ＲA≦２（ＲB＋ＲC）の条件を満たすように第１の抵抗R11及び第２の抵抗R12を設定する必要がある。上記チャネル数が２００の場合は約１００００倍となる。 In a DA converter used in a drive circuit of a liquid crystal display device in recent years, 200 first control circuits 102 or second control circuits 103 are connected in parallel to one string resistor. In order to suppress the variation of the string resistance to 1% or less, the number of channels connected in parallel is X, the string resistance R A , the on-resistance of the MOS transistor of the first control circuit 102 is R B , and the first resistance is R If C , then the first resistor R 11 needs to be set so as to satisfy the condition of 100 * X * R A ≦ R B + R C. Considering the second resistor R 12 as well, since the first resistor R 11 and the second resistor R 12 connected in series are connected in parallel to the string resistor RA , in actuality 100 It is necessary to set the first resistor R 11 and the second resistor R 12 so as to satisfy the condition of * XX R A ≦ 2 (R B + R C ). When the number of channels is 200, the number is about 10,000 times.

また、動作速度を考慮すると、ＤＡ変換器の後段に接続される増幅器の入力容量を考慮する必要がある。増幅器の入力容量をＣとする。設定値に対して９０％の値までの立ち上がりの時間を１μｓとすると、時定数は、１≧ｌｎ１０（ＲB＋ＲC）Ｃ を満たす必要があり、 ＲB＋ＲC≦Ｃ／ｌｎ１０ を満たすことにより必要な動作速度を得ることが可能である。ただし、ストリング抵抗の変動量は仕様により様々なのでＹ％とすると、
（５０／Y）＊Ｘ＊ＲA≦ＲB＋ＲC≦Ｃ／ｌｎ１０
を満たすように第１の抵抗R11を挿入する。第２の抵抗R12に関しても同様である。 In consideration of the operation speed, it is necessary to consider the input capacity of the amplifier connected to the subsequent stage of the DA converter. Let C be the input capacitance of the amplifier. If the rise time up to 90% of the set value is 1 μs, the time constant needs to satisfy 1 ≧ ln10 (R B + R C ) C and R B + R C ≦ C / ln10 Thus, it is possible to obtain a necessary operation speed. However, the amount of variation in string resistance varies depending on the specifications, so if it is Y%,
(50 / Y) * X * R A ≦ R B + R C ≦ C / ln 10
The first resistor R 11 is inserted so as to satisfy The same applies to the second resistor R 12.

次に、動作の説明を行う。第２の制御回路１０２は、入力のデジタルデータ２D、２DB、３D、３DBに応じて階調電圧のうち偶数番目の電圧を選択する。第３の制御回路１０３は、入力のデジタルデータ３D、３DBに応じて階調電圧のうち奇数番目の電圧を選択する。ここで、第１の出力Ｖout1と第２の出力Ｖout2とは、隣接する階調電圧が選択される。 Next, the operation will be described. The second control circuit 102 selects an even-numbered voltage among the gradation voltages according to the input digital data 2D, 2DB, 3D, and 3DB. The third control circuit 103 selects an odd-numbered voltage among the gradation voltages according to the input digital data 3D and 3DB. Here, adjacent grayscale voltages are selected for the first output Vout1 and the second output Vout2 .

例えば、１Ｄ＝０の場合、第３の制御回路１０４は、第１の出力Ｖout1と第２の出力Ｖout2とを切り替え回路１０５を経由し、最下位１ビットのデジタル信号により第１の入力Vin1と第２の入力Vin2を入力とし、第１のスイッチS12をオンさせることで、第２の入力Vin2を第３の出力Ｖout３として出力する。１Ｄ＝１の場合、第１のスイッチS11及び、第２のスイッチS12をオンする。第１の制御回路及び第２の制御回路のＭＯＳトランジスタのオン抵抗並びに第１の抵抗R11及び第２の抵抗R12の抵抗値はどちらも同じであることにより第３の出力Vout3には、第１の入力Vin1と第２の入力Vin2の中間の電圧が出力される。 For example, when 1D = 0, the third control circuit 104 switches between the first output V out1 and the second output V out2 via the switching circuit 105 and outputs the first input by the least significant 1-bit digital signal. an input Vin1 and the second input Vin2, by turning on the first switch S 12, and outputs the second input Vin2 as the third output Vout3. When 1D = 1, the first switch S 11 and the second switch S 12 are turned on. Since the ON resistances of the MOS transistors of the first control circuit and the second control circuit and the resistance values of the first resistor R 11 and the second resistor R 12 are the same, the third output Vout3 has An intermediate voltage between the first input Vin1 and the second input Vin2 is output.

本実施例のＤＡ変換器の構成によれば、電圧生成回路１０１で生成される階調電圧は従来と同様に出力が可能であり、さらに、第１の制御回路１０２、第２の制御回路１０３、及び第３の制御回路１０４、切り替え回路１０５を備えたことにより、第１の入力Vin1と第２の入力Vin2との中間電圧を生成することが可能となり階調電圧の単調性を保つことも可能となる。   According to the configuration of the DA converter of the present embodiment, the gradation voltage generated by the voltage generation circuit 101 can be output as in the conventional case, and further, the first control circuit 102 and the second control circuit 103 can be output. Since the third control circuit 104 and the switching circuit 105 are provided, it is possible to generate an intermediate voltage between the first input Vin1 and the second input Vin2, and to maintain the monotonicity of the gradation voltage. It becomes possible.

また、従来技術のようなｎビットの階調電圧を出力するＤＡ変換器からｎ+１ビットの階調電圧を出力するＤＡ変換器へ変更する場合、ｎビットのＤＡ変換器を２つ合わせるのと同等の面積になり、約２倍の面積になっていた。本実施例の構成によれば、ｎビットの階調電圧を出力するＤＡ変換器と同じ面積規模の第１の制御回路１０２と第２の制御回路１０３に加えて第３の制御回路１０４及び切り替え回路１０５の制御によりｎ+１ビットの階調電圧を生成することを可能とし、面積の増大を削減することが可能となる。特に、ｎの値が大きくなればなるほど効果は大きくなる。   Also, when changing from a DA converter that outputs an n-bit gradation voltage as in the prior art to a DA converter that outputs an n + 1-bit gradation voltage, two n-bit DA converters are combined. And the area was about twice as large. According to the configuration of the present embodiment, in addition to the first control circuit 102 and the second control circuit 103 having the same area scale as the DA converter that outputs the n-bit gradation voltage, the third control circuit 104 and the switching are performed. Control of the circuit 105 makes it possible to generate a grayscale voltage of n + 1 bits and reduce an increase in area. In particular, the effect increases as the value of n increases.

また、第１の制御回路１０２及び第２の制御回路１０３の接続個数が多くなったとしても、合成抵抗の値を調整することが可能な第１の抵抗R11及び第２の抵抗R12を挿入したことにより、各階調電圧の精度を高く保つことが可能になる。さらに、ＤＡ変換器の後段に接続される増幅器の入力容量を考慮して第１の抵抗R11及び第２の抵抗R12を挿入することで、高速な動作が実現可能となる。 Further, even if the number of connections of the first control circuit 102 and the second control circuit 103 is increased, the first resistor R 11 and the second resistor R 12 that can adjust the value of the combined resistor are provided. By inserting, it becomes possible to keep the accuracy of each gradation voltage high. Furthermore, high-speed operation can be realized by inserting the first resistor R 11 and the second resistor R 12 in consideration of the input capacitance of the amplifier connected to the subsequent stage of the DA converter.

図２は本発明の第２の実施の形態におけるＤＡ変換器である。以下の説明おいて第１の実施の形態と同一の部分に関しての説明は省略する。本実施例は、4ビットのＤＡ変換器である。よって、説明の都合上、入力のデジタルデータを下位ビットから順に１Ｄ、２D、３D、４Dと表す。   FIG. 2 shows a DA converter according to the second embodiment of the present invention. In the following description, description of the same parts as those of the first embodiment is omitted. This embodiment is a 4-bit DA converter. Therefore, for convenience of explanation, the input digital data is expressed as 1D, 2D, 3D, and 4D in order from the lower bit.

本発明の第２の実施の形態における第３の制御回路２０４は、第１の実施の形態の第３の制御回路１０４に加えて、直列に接続された第３の抵抗R23、第３のスイッチ手段２０６、第４のスイッチ手段２０７、及び第４の抵抗R24が第１の抵抗と第１のスイッチ手段との間のノード及び第２の抵抗と第２のスイッチ手段との間のノードに接続されている。なお、第３のスイッチ手段及び第４のスイッチ手段は、第１の制御回路及び第２の制御回路を構成しているMOSトランジスタと同一の種類で構成されている。例えば本実施の形態においては、第３のスイッチ手段及び第４のスイッチ手段は、１D又は１DBで制御されるトランジスタ、２D又は２DBで制御されるトランジスタ、及び３D又は３DBで制御されるトランジスタをそれぞれ一つずつ直列接続したものである。   The third control circuit 204 in the second embodiment of the present invention includes a third resistor R23 and a third switch connected in series in addition to the third control circuit 104 in the first embodiment. Means 206, fourth switch means 207, and fourth resistor R24 are connected to a node between the first resistor and the first switch means and a node between the second resistor and the second switch means. Has been. The third switch means and the fourth switch means are constituted by the same type as the MOS transistors constituting the first control circuit and the second control circuit. For example, in the present embodiment, the third switch means and the fourth switch means include a transistor controlled by 1D or 1DB, a transistor controlled by 2D or 2DB, and a transistor controlled by 3D or 3DB, respectively. One by one connected in series.

次に動作の説明を行う。例えば１D＝０、２D＝０の場合は、第１のスイッチ手段S22をオンさせ、第２のスイッチ手段S22、第３のスイッチ手段２０６及び第４のスイッチ手段２０７をオフすることで、第２の入力Vin2を直接第３の出力Vout3として出力する。次に、１D＝０、２D＝１の場合は、第２のスイッチS22、第３のスイッチ２０６、及び第４のスイッチ２０７がオンし、第１のスイッチS21がオフすることにより第３の出力Vout3は、第２の入力Vin2より第１の入力Vin1と第２の入力Vin2の電圧の差の１／４高い電圧を出力する。次に、１D＝１、２D＝０の場合は、第１のスイッチS21及び第２のスイッチS22がオンし、第３のスイッチ２０６及び第４のスイッチ２０７がオフすることにより第３の出力Vout3は、第１の入力Vin1と第２の入力Vin2の中間電圧を出力する。最後に、１D＝１、２D＝１の場合は、第１のスイッチS21、第３のスイッチ２０６、及び第４のスイッチS24がオンし、第２のスイッチS22がオフすることにより、第３の出力Vout3は、第２の入力Vin2より第１の入力Vin1と第２の入力Vin2の電圧の差の３／４高い電圧を出力する。   Next, the operation will be described. For example, when 1D = 0 and 2D = 0, the first switch means S22 is turned on, and the second switch means S22, the third switch means 206, and the fourth switch means 207 are turned off, whereby the second switch means S22 is turned on. The input Vin2 is directly output as the third output Vout3. Next, when 1D = 0 and 2D = 1, the second switch S22, the third switch 206, and the fourth switch 207 are turned on, and the first switch S21 is turned off, so that the third output is achieved. Vout3 outputs a voltage ¼ higher than the voltage difference between the first input Vin1 and the second input Vin2 than the second input Vin2. Next, when 1D = 1, 2D = 0, the first switch S21 and the second switch S22 are turned on, and the third switch 206 and the fourth switch 207 are turned off, so that the third output Vout3 is turned on. Outputs an intermediate voltage between the first input Vin1 and the second input Vin2. Finally, when 1D = 1, 2D = 1, the first switch S21, the third switch 206, and the fourth switch S24 are turned on, and the second switch S22 is turned off. The output Vout3 outputs a voltage that is 3/4 higher than the voltage difference between the first input Vin1 and the second input Vin2 than the second input Vin2.

入力のデジタルデータの下位２ビット１D及び２Dで、第３の制御回路２０４を制御することにより、第１の入力Vin1と第２の入力Vin2から新たに３種類の電圧を取り出すことが可能となる。よって、下位２ビットの１D及び２Dを制御することにより、電圧生成回路１０１で生成された２つの電圧から５種類の電圧を取り出すことが可能となる。   By controlling the third control circuit 204 with the lower two bits 1D and 2D of the input digital data, it becomes possible to extract three types of voltages from the first input Vin1 and the second input Vin2. . Therefore, by controlling the lower 2 bits 1D and 2D, five types of voltages can be extracted from the two voltages generated by the voltage generation circuit 101.

また、従来技術のようなｎビットの階調電圧を出力するＤＡ変換器からｎ+２ビットの階調電圧を出力するＤＡ変換器へ変更する場合、ｎビットのＤＡ変換器を４つ合わせるのと同等の面積になり、約４倍の面積になっていた。本実施例の構成によれば、ｎビットの階調電圧を出力するＤＡ変換器と同じ面積規模の第１の制御回路２０２と第２の制御回路２０３に加えて第３の制御回路２０４及び切り替え回路２０５の制御によりｎ+２ビットの階調電圧を生成することを可能とし、面積の増大を削減することが可能となる。特に、ｎの値が大きくなればなるほど効果は大きくなる。   Also, when changing from a DA converter that outputs an n-bit gradation voltage as in the prior art to a DA converter that outputs an n + 2 bit gradation voltage, four n-bit DA converters are combined. The area was about 4 times the area. According to the configuration of the present embodiment, in addition to the first control circuit 202 and the second control circuit 203 having the same area scale as the DA converter that outputs the n-bit gradation voltage, the third control circuit 204 and switching are performed. The control of the circuit 205 makes it possible to generate an n + 2 bit gradation voltage and reduce an increase in area. In particular, the effect increases as the value of n increases.

また、上記階調電圧を取り出すために挿入した抵抗が第３のスイッチ手段２０６及び第４のスイッチ手段２０７のオン抵抗であるために、第１の制御回路２０２及び第２の制御回路２０３のMOSトランジスタとサイズもプロセス条件も同じであるためオン抵抗を同一に設定することが可能である。また、バックバイアス特性等も同じにすることが可能であり、より精度の高い階調電圧を出力することが可能となる。なお実施例１において得られる効果は当然本実施例においても得ることが出来ることはいうまでもない。   Further, since the resistor inserted to take out the gradation voltage is the ON resistance of the third switch means 206 and the fourth switch means 207, the MOS of the first control circuit 202 and the second control circuit 203 is used. Since the transistor has the same size and process conditions, the on-resistance can be set to be the same. In addition, the back bias characteristics and the like can be made the same, and a more accurate gradation voltage can be output. Needless to say, the effects obtained in the first embodiment can also be obtained in this embodiment.

本発明の第１の実施の形態におけるＤＡ変換器の回路図である。It is a circuit diagram of the DA converter in the 1st Embodiment of this invention. 本発明の第２の実施の形態におけるＤＡ変換器の回路図である。It is a circuit diagram of the DA converter in the 2nd Embodiment of this invention. 従来の２ビットのＤＡ変換器の回路図である。It is a circuit diagram of a conventional 2-bit DA converter. 従来の３ビットのＤＡ変換器の回路図である。It is a circuit diagram of a conventional 3-bit DA converter.

符号の説明Explanation of symbols

１００ ＤＡ変換器
１０１ 電圧生成回路
１０２ 第１の制御回路
１０３ 第２の制御回路
１０４ 第３の制御回路
S11 第１のスイッチ
R11 第１の抵抗
Vout1 第１の出力
１D 1ビット目のデジタルデータ 100 DA converter 101 Voltage generation circuit 102 1st control circuit 103 2nd control circuit 104 3rd control circuit
S 11 first switch
R 11 first resistor
V out1 1st output 1D 1st bit digital data

Claims (5)

階調電圧として複数の基準電圧を抵抗の電圧降下を利用して発生させる電圧生成回路に接続されると共に、デジタル信号に応じて、アナログ電圧を選択するＤＡ変換器の設計方法であって、
前記階調電圧のうち偶数番目の基準電圧のいずれか一つを第１の出力として選択する第１の制御回路と、前記第１の出力に対応する前記諧調電圧に隣り合う前記基準電圧であって、前記階調電圧のうち奇数番目の基準電圧を第２の出力として選択する第２の制御回路と、前記第１の出力に直列に接続された第１の抵抗及び第１のスイッチ手段と、前記第２の出力に直列に接続された第２の抵抗及び第２のスイッチ手段と、前記第１のスイッチ手段と前記第２のスイッチ手段とをいずれかオン又は前記第１のスイッチ手段と前記第２のスイッチ手段とを両方オンさせることにより第３の出力を選択する第３の制御回路とを有し、とを設計する工程と、
仕様によって決められる前記ＤＡ変換器の数がＸ、前記ストリング抵抗の変動量をＹ％である場合に、前記第１の制御回路と前記第２の制御回路とで選択されたストリング抵抗の抵抗値をＲAとし、前記第１の制御回路のオン抵抗の抵抗値をＲBとし、前記第１の抵抗の抵抗値をＲCとし、前記第１の抵抗の抵抗値ＲCに、
（５０／Ｙ）＊Ｘ＊ＲA≦（ＲB＋ＲC）
を満たす値を挿入する工程とを備えたことを特徴とするＤＡ変換器の設計方法。 A method of designing a DA converter that is connected to a voltage generation circuit that generates a plurality of reference voltages as gradation voltages using a voltage drop of a resistor, and that selects an analog voltage according to a digital signal,
A first control circuit that selects any one of the even-numbered reference voltages of the gradation voltages as a first output; and the reference voltage adjacent to the gradation voltage corresponding to the first output. A second control circuit that selects an odd-numbered reference voltage of the grayscale voltages as a second output; a first resistor and a first switch means connected in series to the first output; A second resistor and a second switch means connected in series to the second output, and the first switch means and the second switch means are either turned on or the first switch means A third control circuit that selects a third output by turning on both of the second switch means, and designing
The resistance value of the string resistor selected by the first control circuit and the second control circuit when the number of DA converters determined by the specification is X and the variation amount of the string resistance is Y%. Is R A , the resistance value of the on-resistance of the first control circuit is R B , the resistance value of the first resistor is R C, and the resistance value R C of the first resistor is
(50 / Y) * X * R A ≦ (R B + R C )
A method for designing a DA converter, comprising the step of inserting a value satisfying 前記第１の抵抗及び前記第２の抵抗は、同一の抵抗値を有するように設計することを特徴とする請求項１に記載のＤＡ変換器の設計方法。   The method of designing a DA converter according to claim 1, wherein the first resistor and the second resistor are designed to have the same resistance value. 階調電圧として複数の基準電圧を抵抗の電圧降下を利用して発生させる電圧生成回路に並列に接続されると共に、デジタル信号に応じて、アナログ電圧を選択する複数のＤＡ変換器を備えた液晶表示装置の駆動回路であって、前記ＤＡ変換器は、前記基準電圧のいずれか一つを第１の出力として選択する第１の制御回路と、前記第１の出力に対応する前記諧調電圧に隣接する前記基準電圧を第２の出力として選択する第２の制御回路と、前記第１の出力に直列に接続された第１の抵抗及び第１のスイッチ手段と、前記第２の出力に直列に接続された第２の抵抗及び第２のスイッチ手段と、前記第１のスイッチ手段と前記第２のスイッチ手段とをいずれかオン又は前記第１のスイッチ手段と前記第２のスイッチ手段とを両方オンさせることにより第３の出力を選択する第３の制御回路とを有し、前記第１の出力は、前記階調電圧のうち偶数番目の基準電圧のいずれかが選択された電圧であり、前記第２の出力は、前記階調電圧のうち奇数番目の基準電圧が選択された電圧である液晶表示装置の駆動回路を設計する工程と、
仕様によって決められる前記ＤＡ変換器の数がＸ、前記ストリング抵抗の変動量をＹ％である場合に、前記第１の制御回路と前記第２の制御回路とで選択されたストリング抵抗の抵抗値をＲＡとし、前記第１の制御回路のオン抵抗の抵抗値をＲBとし、前記第１の抵抗の抵抗値をＲCとし、前記第１の抵抗の抵抗値ＲCに、
（５０／Ｙ）＊Ｘ＊ＲA≦（ＲB＋ＲC）
を満たす値を挿入する工程とを備えたことを特徴とする液晶表示装置の駆動回路の設計方法。 A liquid crystal including a plurality of DA converters that are connected in parallel to a voltage generation circuit that generates a plurality of reference voltages as gradation voltages using a voltage drop of a resistor, and that selects an analog voltage according to a digital signal In the display device drive circuit, the DA converter converts a first control circuit that selects one of the reference voltages as a first output, and the gradation voltage corresponding to the first output. A second control circuit that selects the adjacent reference voltage as a second output, a first resistor and first switch means connected in series to the first output, and a series in connection with the second output The second resistor and the second switch means connected to each other, and the first switch means and the second switch means are either turned on or the first switch means and the second switch means By turning on both A third control circuit for selecting a third output, wherein the first output is a voltage selected from among even-numbered reference voltages of the gradation voltages, and the second output The output is a step of designing a driving circuit of a liquid crystal display device in which an odd-numbered reference voltage is selected from the gradation voltages, and
The resistance value of the string resistor selected by the first control circuit and the second control circuit when the number of DA converters determined by the specification is X and the variation amount of the string resistance is Y%. Is RA, the resistance value of the on-resistance of the first control circuit is R B , the resistance value of the first resistor is R C, and the resistance value R C of the first resistor is
(50 / Y) * X * R A ≦ (R B + R C )
A method for designing a driving circuit of a liquid crystal display device. 階調電圧として複数の基準電圧を抵抗の電圧降下を利用して発生させる電圧生成回路に接続されると共に、デジタル信号に応じて、アナログ電圧を選択するＤＡ変換器の設計方法であって、
前記階調電圧のうちいずれか一つを第１の出力として選択する第１の制御回路と、前記第１の出力に対応する前記諧調電圧に隣り合う前記基準電圧を第２の出力として選択する第２の制御回路と、前記第１の出力に直列に接続された第１の抵抗及び第１のスイッチ手段と、前記第２の出力に直列に接続された第２の抵抗及び第２のスイッチ手段と、前記第１のスイッチ手段と前記第２のスイッチ手段とをいずれかオン又は前記第１のスイッチ手段と前記第２のスイッチ手段とを両方オンさせることにより第３の出力を選択する第３の制御回路とを設計する工程と、
仕様によって決められる前記ＤＡ変換器の数がＸ、前記ストリング抵抗の変動量をＹ％である場合に、前記第１の制御回路と前記第２の制御回路とで選択されたストリング抵抗の抵抗値をＲAとし、前記第１の制御回路のオン抵抗の抵抗値をＲBとし、前記第１の抵抗の抵抗値をＲCとし、前記第１の抵抗の抵抗値ＲCに、
（５０／Ｙ）＊Ｘ＊ＲA≦（ＲB＋ＲC）
を満たす値を挿入する工程とを備えたことを特徴とするＤＡ変換器の設計方法。 A method of designing a DA converter that is connected to a voltage generation circuit that generates a plurality of reference voltages as gradation voltages using a voltage drop of a resistor, and that selects an analog voltage according to a digital signal,
A first control circuit that selects any one of the gradation voltages as a first output, and the reference voltage adjacent to the gradation voltage corresponding to the first output is selected as a second output. A second control circuit; a first resistor and a first switch connected in series to the first output; and a second resistor and a second switch connected in series to the second output. A third output is selected by turning on either the first switch means and the second switch means, or turning on both the first switch means and the second switch means. A process of designing the control circuit of No. 3,
The resistance value of the string resistor selected by the first control circuit and the second control circuit when the number of DA converters determined by the specification is X and the variation amount of the string resistance is Y%. Is R A , the resistance value of the on-resistance of the first control circuit is R B , the resistance value of the first resistor is R C, and the resistance value R C of the first resistor is
(50 / Y) * X * R A ≦ (R B + R C )
A method for designing a DA converter, comprising the step of inserting a value satisfying 前記第３の出力に接続される増幅器の入力容量をＣとした場合に、前記第１の抵抗の抵抗値ＲCに、
１≧ｌｎ１０（ＲB＋ＲC）Ｃ
を満たす値を挿入する工程とを特徴とする請求項４に記載のＤＡ変換器の設計方法。 When the input capacitance of the amplifier connected to the third output is C, the resistance value R C of the first resistor is
1 ≧ ln10 (R B + R C ) C
A method for designing a DA converter according to claim 4, further comprising the step of inserting a value satisfying
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