JP2007110006A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
本発明は、LSIなどの半導体装置及びその製造方法に関するものである。 The present invention relates to a semiconductor device such as an LSI and a manufacturing method thereof.
近年、CMOS−LSIの素子分離プロセスとしてSTI(Shallow TrenchIsolation)技術が注目されている。以下、図13〜図15を用いて従来のSTIの形成方法について説明する。 In recent years, STI (Shallow Trench Isolation) technology has attracted attention as an element isolation process of CMOS-LSI. Hereinafter, a conventional STI formation method will be described with reference to FIGS.
まず、図13(a)に示すように、(100)主面のシリコン基板40上に下地膜としてのSiO2 膜41、ポリシリコン膜42、酸化防止膜としての窒化シリコン膜43、反射防止膜(ARC)44及び露光開口処理されたレジストパターン45が形成されている。
First, as shown in FIG. 13A, an SiO 2
次に、図13(b)に示すように、反射防止膜44、窒化シリコン膜43、ポリシリコン膜42及びSiO2 膜41をドライエッチング及び酸素アッシング処理にて除去する。その結果、シリコン基板40が開口部に露出する。
Next, as shown in FIG. 13B, the antireflection film 44, the silicon nitride film 43, the polysilicon film 42, and the SiO 2
次に、図14(a)に示すように、シリコン基板40に対して、CF系ガスを用いたドライエッチングにより異方性エッチングを行う。 Next, as shown in FIG. 14A, anisotropic etching is performed on the silicon substrate 40 by dry etching using a CF-based gas.
次に、図14(b)に示すように、レジスト45、反射防止膜44を硫過水洗浄処理により除去し、ワンバスのウェットエッチング処理の後、分離溝の保護酸化として、酸素ラジカル酸化法としてISSG(In-Situ Stream Generation)アニールを用いて1000〜1150℃で酸化処理して分離溝の丸め酸化を行う。なお、硫化水とは、硫酸と過酸化水素水の混合液のことである。 Next, as shown in FIG. 14B, the resist 45 and the antireflection film 44 are removed by a hydrogen peroxide cleaning process, and after the wet etching process of one bath, as a protective oxidation of the separation groove, as an oxygen radical oxidation method An oxidation treatment is performed at 1000 to 1150 ° C. using ISSG (In-Situ Stream Generation) annealing, and the separation groove is rounded and oxidized. The sulfurized water is a mixed solution of sulfuric acid and hydrogen peroxide water.
次に、図14(c)に示すように、HDP−NSG膜46を約550〜700nm堆積する。 Next, as shown in FIG. 14C, an HDP-NSG film 46 is deposited at about 550 to 700 nm.
次に、図15(a)に示すように、ROレジスト47を堆積する。 Next, as shown in FIG. 15A, an RO resist 47 is deposited.
次に、図15(b)に示すように、酸化膜ドライエッチング処理によりROドライエッチング処理を行った後、突出したROレジスト47及びHDP−NSG膜46を硫過水洗浄及び化学的機械研磨により平坦化する。 Next, as shown in FIG. 15B, after the RO dry etching process is performed by the oxide film dry etching process, the protruded RO resist 47 and the HDP-NSG film 46 are washed with sulfuric acid and chemical mechanical polishing. Flatten.
次に、図15(c)に示すように、窒化シリコン膜43をドライエッチングにて除去し、ポリシリコン膜42及びSiO2 膜41をウェットエッチングにより除去する。以上によって、従来形成法によるSTIが形成される。
しかしながら従来の技術では、マスク開口径の大きさに差のある溝を形成する際、マスク開口径の大きいパターンと小さいパターンとでは、図14(a)のように、CF系ガスによるドライエッチング工程により、側面のファセットが異なる溝が形成される。これにより、浅溝部の曲率半径が異なる形状が形成される。つまり、マスク開口径に依存する疎密パターン間差により溝形状加工精度が低減するという問題が発生する。特に、図15(c)の左側の溝のようにファセット角度の大きい形状では、浅溝部分のエッジ付近にてゲート酸化膜が薄く形成されることによるデバイスのゲート酸化膜耐圧劣化も懸念される。特許文献1においても、同様に疎密パターン間差による溝形状加工精度の低減が懸念される。 However, in the conventional technique, when forming a groove having a difference in the size of the mask opening diameter, a dry etching process using a CF-based gas as shown in FIG. Thus, grooves having different facets on the side surfaces are formed. Thereby, the shape from which the curvature radius of a shallow groove part differs is formed. That is, there arises a problem that the groove shape processing accuracy is reduced due to the difference between the density patterns depending on the mask opening diameter. In particular, in the case of a shape having a large facet angle, such as the groove on the left side of FIG. 15C, there is a concern that the gate oxide film withstand voltage deteriorates due to the thin gate oxide film formed near the edge of the shallow groove portion. . Also in Patent Document 1, there is a concern that the groove shape processing accuracy is reduced due to the difference between the density patterns.
本発明は上記の課題を克服する状態でSTIを形成できるようにすることを目的とする。 An object of the present invention is to make it possible to form an STI while overcoming the above-mentioned problems.
本発明による半導体装置の製造方法は、
(100)シリコン基板上に下地膜と酸化防止膜との積層膜を形成する工程と、
前記積層膜を選択的にドライエッチングして開口部を形成し、前記シリコン基板の表面を露出させる工程と、
前記シリコン基板の露出部をエッチングして分離溝を形成する工程と、
前記分離溝に絶縁膜を埋め込んで素子分離層を形成する工程とを備え、
前記分離溝を形成する工程は、
ウェットエッチングにより前記シリコン基板の前記露出部に逆台形状の溝を形成する工程と、
ドライエッチングにより溝深化処理を行う工程とからなることを特徴とするものである。
A method for manufacturing a semiconductor device according to the present invention includes:
(100) forming a laminated film of a base film and an antioxidant film on a silicon substrate;
Selectively etching the laminated film to form an opening to expose the surface of the silicon substrate;
Etching the exposed portion of the silicon substrate to form a separation groove;
A step of embedding an insulating film in the isolation trench to form an element isolation layer,
The step of forming the separation groove includes:
Forming an inverted trapezoidal groove in the exposed portion of the silicon substrate by wet etching;
And a step of performing a groove deepening process by dry etching.
従来の場合には、分離溝を形成するに際して、CF系ガスを用いたドライエッチングであったために、シリコン基板へのプラズマダメージが不規則であり、マスク開口径の大きい分離溝とマスク開口径の小さい分離溝とで、ファセット角度など形状が異なるが、本発明によれば、第1段階でウェットエッチングにより逆台形状の溝を形成し、第2段階でドライエッチングにより溝深化処理を行うので、シリコン基板へのプラズマダメージの問題がなく、マスク開口径による疎密パターン差の発生を抑制することができる。すなわち、溝形状加工精度の向上を図ることができる。また、その結果として、浅溝部分のエッジ付近でのゲート酸化膜の耐圧劣化も抑制することができる。 In the conventional case, when the separation groove is formed, dry etching using a CF-based gas is performed, so that plasma damage to the silicon substrate is irregular, and the separation groove having a large mask opening diameter and the mask opening diameter are According to the present invention, an inverted trapezoidal groove is formed by wet etching in the first stage and a groove deepening process is performed by dry etching in the second stage. There is no problem of plasma damage to the silicon substrate, and the occurrence of a density pattern difference due to the mask opening diameter can be suppressed. That is, the groove shape processing accuracy can be improved. As a result, it is possible to suppress the breakdown voltage deterioration of the gate oxide film near the edge of the shallow groove portion.
上記の製造方法において、前記分離溝を形成する工程については、
前記シリコン基板の前記開口部付近の前記下地膜への酸溶液を用いた等方性ウェットエッチングにより前記開口部下に位置する前記シリコン基板に前記開口部より幅が広い浅溝部を形成する工程と、
前記浅溝部へのアルカリ溶液を用いた異方性ウェットエッチングにより前記シリコン基板露出部に逆台形状の溝を形成する工程と、
前記開口部のシリコン基板露出部へのドライエッチングにより溝深化処理を行う工程とからなる、という好ましい態様がある。
In the above manufacturing method, for the step of forming the separation groove,
Forming a shallow groove having a width wider than the opening in the silicon substrate located under the opening by isotropic wet etching using an acid solution to the base film in the vicinity of the opening of the silicon substrate;
Forming an inverted trapezoidal groove in the exposed portion of the silicon substrate by anisotropic wet etching using an alkaline solution to the shallow groove portion;
There is a preferable aspect that includes a step of performing a trench deepening process by dry etching of the opening to the exposed portion of the silicon substrate.
ここで、酸溶液としてはBHF(バッファードフッ酸)などが好ましい。また、アルカリ溶液としては水酸化アンモニウムなどが好ましい。この態様によれば、浅溝部形成の際にアルカリ溶液による異方性エッチングを用いることにより、シリコン基板の面方位(111)面に沿ってエッチングが進行するため、溝形状加工精度を確保しやすいものとなる。 Here, the acid solution is preferably BHF (buffered hydrofluoric acid) or the like. Moreover, ammonium hydroxide etc. are preferable as an alkaline solution. According to this aspect, by using anisotropic etching with an alkaline solution when forming the shallow groove portion, the etching proceeds along the plane orientation (111) surface of the silicon substrate, so that it is easy to ensure the groove shape processing accuracy. It will be a thing.
また、上記の製造方法において、前記分離溝を形成する工程については、
前記シリコン基板の前記開口部付近の前記下地膜への酸溶液を用いた等方性ウェットエッチングにより前記開口部下に位置する前記シリコン基板に前記開口部より幅が広い浅溝部を形成する工程と、
前記開口部において前記シリコン基板にボロンイオンを注入する工程と、
前記浅溝部へのアルカリ溶液を用いた異方性ウェットエッチングにより前記シリコン基板露出部に逆台形状の溝を形成する工程と、
前記開口部のシリコン基板露出部へのドライエッチングにより溝深化処理を行う工程とからなる、という好ましい態様がある。
In the above manufacturing method, for the step of forming the separation groove,
Forming a shallow groove having a width wider than the opening in the silicon substrate located under the opening by isotropic wet etching using an acid solution to the base film in the vicinity of the opening of the silicon substrate;
Implanting boron ions into the silicon substrate in the opening;
Forming an inverted trapezoidal groove in the exposed portion of the silicon substrate by anisotropic wet etching using an alkaline solution to the shallow groove portion;
There is a preferable aspect that includes a step of performing a trench deepening process by dry etching of the opening to the exposed portion of the silicon substrate.
この態様は、ボロンイオン注入、アルカリ溶液異方性ウェットエッチング、ドライエッチング溝深化処理の順に特徴がある。この態様によれば、アルカリ溶液を用いた異方性ウェットエッチングを行う前に、ボロンイオンを注入することにより、ウェットエッチングに対して時間制御を与え、さらに溝形状加工精度を向上させ、パターン間差形状バラツキを抑制することができる。また、その結果として、電界集中及び応力集中の問題を解決し、ゲート酸化膜耐圧もさらに向上できる。 This aspect is characterized in the order of boron ion implantation, alkaline solution anisotropic wet etching, and dry etching groove deepening treatment. According to this aspect, before performing anisotropic wet etching using an alkaline solution, boron ions are implanted to give time control to the wet etching, and further improve the groove shape processing accuracy. Differential shape variation can be suppressed. As a result, the problem of electric field concentration and stress concentration can be solved, and the gate oxide film breakdown voltage can be further improved.
また、上記の製造方法において、前記分離溝を形成する工程については、
前記開口部において前記シリコン基板にボロンイオンを注入する工程と、
アルカリ溶液を用いた異方性ウェットエッチングにより前記シリコン基板露出部に逆台形状の溝を形成する工程と、
前記逆台形状の溝のうち(111)面の両端がそれぞれ部分的にマスクされるように絶縁膜を堆積する工程と、
前記開口部のシリコン基板露出部へのドライエッチングにより溝深化処理を行う工程と、
前記堆積絶縁膜を除去する工程とからなる、という好ましい態様がある。ここで、絶縁膜としては、TEOS(テトラエトキシシラン)膜などが好ましい。
In the above manufacturing method, for the step of forming the separation groove,
Implanting boron ions into the silicon substrate in the opening;
Forming an inverted trapezoidal groove in the exposed portion of the silicon substrate by anisotropic wet etching using an alkaline solution;
Depositing an insulating film such that both ends of the (111) plane of the inverted trapezoidal groove are partially masked;
A step of performing a groove deepening process by dry etching the silicon substrate exposed portion of the opening;
There is a preferable aspect of comprising a step of removing the deposited insulating film. Here, as the insulating film, a TEOS (tetraethoxysilane) film or the like is preferable.
この態様は、ボロンイオン注入前の下地膜への酸溶液を用いた等方性ウェットエッチングがなく、かつ、(111)面両端に対する絶縁膜による部分的マスクに特徴がある。この態様によれば、上記と同様に、ボロンイオン注入によるウェットエッチングの時間制御で溝形状加工精度を向上させることができるとともに、(111)面両端に対する部分的マスクにより、溝深化処理の溝をさらに細幅にできる。 This aspect is characterized in that there is no isotropic wet etching using an acid solution to the base film before boron ion implantation, and a partial mask with an insulating film on both ends of the (111) plane. According to this aspect, as described above, the groove shape processing accuracy can be improved by controlling the time of wet etching by boron ion implantation, and the grooves for deepening the groove can be formed by the partial masks on both ends of the (111) plane. It can be made narrower.
また、上記の製造方法において、前記分離溝を形成する工程については、
前記開口部において前記シリコン基板にボロンイオンを注入する工程と、
アルカリ溶液を用いた異方性ウェットエッチングにより前記シリコン基板露出部に逆台形状の溝を形成する工程と、
前記逆台形状の溝のうち(111)面の全体がマスクされるように絶縁膜を堆積する工程と、
前記開口部のシリコン基板露出部へのドライエッチングにより溝深化処理を行う工程と、
前記堆積絶縁膜を除去する工程と、
アルカリ溶液を用いた異方性ウェットエッチングにより前記分離溝の底部に逆台形状を形成する工程とからなる、という好ましい態様がある。
In the above manufacturing method, for the step of forming the separation groove,
Implanting boron ions into the silicon substrate in the opening;
Forming an inverted trapezoidal groove in the exposed portion of the silicon substrate by anisotropic wet etching using an alkaline solution;
Depositing an insulating film so that the entire (111) surface of the inverted trapezoidal groove is masked;
A step of performing a groove deepening process by dry etching the silicon substrate exposed portion of the opening;
Removing the deposited insulating film;
There is a preferable aspect that includes a step of forming an inverted trapezoidal shape at the bottom of the separation groove by anisotropic wet etching using an alkaline solution.
この態様は、ボロンイオン注入前の下地膜への酸溶液を用いた等方性ウェットエッチングがなく、かつ、(111)面に対する絶縁膜の全面マスクと、アルカリ溶液を用いた異方性ウェットエッチングの2回の処理に特徴がある。この態様によれば、上記と同様に、ボロンイオン注入によるウェットエッチングの時間制御で溝形状加工精度を向上させることができるとともに、(111)面に対する全面マスクと2回のアルカリ溶液を用いた異方性ウェットエッチングにより、溝深化処理の溝をさらに細幅にできる。 In this embodiment, there is no isotropic wet etching using an acid solution to the base film before boron ion implantation, and the whole surface mask of the insulating film with respect to the (111) plane and anisotropic wet etching using an alkaline solution. This is characterized by the two processes. According to this aspect, as described above, the groove shape processing accuracy can be improved by controlling the time of wet etching by boron ion implantation, and at the same time, a different mask surface mask and two different alkaline solutions are used. By the anisotropic wet etching, the groove for the groove deepening treatment can be further narrowed.
また、上記の製造方法において、前記ウェットエッチングは、アルカリ溶液を用いて前記露出部に(111)の異方性エッチング処理を行い、エッチング露出面が全て(111)面になる前に前記処理を停止させ、前記溝深化処理のドライエッチングは、前記(111)面を維持しながらエッチングするという態様がある。 Further, in the above manufacturing method, the wet etching is performed by performing an anisotropic etching process of (111) on the exposed portion using an alkaline solution, and performing the process before all the etched exposed surfaces become the (111) plane. There is a mode in which the dry etching of the groove deepening process is performed while maintaining the (111) plane.
この態様によれば、浅溝部形成のためのアルカリ溶液による異方性エッチングの際に、時間制御を行うことにより溝形状加工精度が向上する。 According to this aspect, the groove shape processing accuracy is improved by performing time control in the anisotropic etching with the alkaline solution for forming the shallow groove portion.
また、上記の製造方法において、さらに、前記分離溝を形成する工程の後において、酸素ラジカル酸化法を用いて前記分離溝の丸め酸化を行う工程を備えるという態様がある。ここで、酸素ラジカル酸化法としては、ISSG(In-Situ Stream Generation)アニールを用いた酸化処理が好ましい。 Further, the above manufacturing method may further include a step of performing rounding oxidation of the separation groove using an oxygen radical oxidation method after the step of forming the separation groove. Here, as the oxygen radical oxidation method, an oxidation treatment using ISSG (In-Situ Stream Generation) annealing is preferable.
この態様によれば、浅溝部形成の際に酸素ラジカル酸化法を用いた丸め酸化を行うことにより、ゲート酸化膜の耐圧が向上する。 According to this aspect, the breakdown voltage of the gate oxide film is improved by performing the rounding oxidation using the oxygen radical oxidation method when forming the shallow groove portion.
また、上記の製造方法において、さらに、前記分離溝を形成する工程の後において、前記分離溝を埋める工程と、表面を平坦化する工程と、表面を平坦化した後、エッチバックを行う工程とを有しているという態様がある。これは、分離溝に絶縁膜を埋め込むことにより、STIとして機能を果たすものである。 Further, in the above manufacturing method, after the step of forming the separation groove, a step of filling the separation groove, a step of flattening the surface, and a step of performing etch back after flattening the surface There is a mode of having. This functions as an STI by embedding an insulating film in the isolation trench.
本発明による半導体装置は、(100)シリコン基板と、分離溝と、前記分離溝に埋め込まれた絶縁物とを有し、前記分離溝は、底面には(100)面、底面端部には(111)面、側面には(011)面、側面上端部には(111)面が表れていることを特徴とするものである。 A semiconductor device according to the present invention includes a (100) silicon substrate, a separation groove, and an insulator embedded in the separation groove. The separation groove has a (100) surface on a bottom surface and an end portion on the bottom surface. The (111) plane and the side surface have the (011) plane, and the upper end of the side surface has the (111) plane.
これによれば、浅溝部にファセットをつけることにより、溝エッジ部の酸化膜の薄膜化防止が可能となるため、ゲート酸化膜の耐圧を向上することができる。 According to this, it is possible to prevent the oxide film at the groove edge portion from being thinned by providing facets in the shallow groove portion, so that the breakdown voltage of the gate oxide film can be improved.
上記の半導体装置において、前記分離溝の前記側面上端部の(111)面は、前記底面端部の(111)面よりも幅が広いという態様がある。これによれば、浅溝部にファセットをつけることにより、溝エッジ部の酸化膜の薄膜化防止が可能となり、ゲート酸化膜の耐圧が向上する。 In the above semiconductor device, the (111) plane at the upper end of the side surface of the separation groove may be wider than the (111) plane at the bottom end. According to this, by providing a facet in the shallow groove portion, it is possible to prevent the oxide film at the groove edge portion from being thinned, and the breakdown voltage of the gate oxide film is improved.
また、上記の半導体装置において、前記分離溝の前記側面の長さが300〜400nmであるという態様がある。これによれば、溝を300〜400nmとすることにより、STIとして応用可能となる。 In the above semiconductor device, the length of the side surface of the separation groove may be 300 to 400 nm. According to this, it becomes possible to apply as STI by setting the groove to 300 to 400 nm.
また、上記の半導体装置において、前記分離溝の上端の幅は、前記分離溝の底面の幅よりも大きいという態様がある。この場合、浅溝部を溝底部よりも大きくすることにより、ゲート酸化膜の耐圧が向上する。 In the semiconductor device, the width of the upper end of the separation groove may be larger than the width of the bottom surface of the separation groove. In this case, the breakdown voltage of the gate oxide film is improved by making the shallow groove portion larger than the groove bottom portion.
本発明によれば、第1段階でウェットエッチングにより逆台形状の溝を形成し、第2段階でドライエッチングにより溝深化処理を行うので、シリコン基板へのプラズマダメージの問題がなく、マスク開口径による疎密パターン差の発生を抑制し、溝形状加工精度の向上を図ることができる。その結果として、浅溝部分のエッジ付近でのゲート酸化膜の耐圧劣化も抑制することができる。 According to the present invention, the inverted trapezoidal groove is formed by wet etching in the first stage, and the groove deepening process is performed by dry etching in the second stage, so that there is no problem of plasma damage to the silicon substrate and the mask opening diameter is reduced. It is possible to suppress the generation of a density pattern difference due to, and improve the groove shape processing accuracy. As a result, it is possible to suppress the breakdown voltage degradation of the gate oxide film near the edge of the shallow groove portion.
以下、本発明にかかわる半導体装置の製造方法の実施の形態を図面に基づいて詳細に説明する。 Embodiments of a semiconductor device manufacturing method according to the present invention will be described below in detail with reference to the drawings.
(実施の形態1)
以下、本発明の実施の形態1について、図面を参照しながら説明する。
(Embodiment 1)
Embodiment 1 of the present invention will be described below with reference to the drawings.
図1〜図4は本発明の実施の形態1における半導体装置の製造方法を示すものであり、図1〜図4において、10は(100)シリコン基板、11は下地膜としてのSiO2 膜、12は下地膜としてのポリシリコン膜、13は酸化防止膜としての窒化シリコン膜、14は反射防止膜(ARC)、15はレジスト、16はHDP−NSG膜、17はROレジストである。 1 to 4 show a method of manufacturing a semiconductor device according to the first embodiment of the present invention. In FIGS. 1 to 4, 10 is a (100) silicon substrate, 11 is a SiO 2 film as a base film, 12 is a polysilicon film as a base film, 13 is a silicon nitride film as an antioxidant film, 14 is an antireflection film (ARC), 15 is a resist, 16 is an HDP-NSG film, and 17 is an RO resist.
まず、図1(a)に示すように、(100)主面のシリコン基板10上にSiO2膜11、ポリシリコン膜12、窒化シリコン膜13、反射防止膜14及び露光開口処理されたレジスト15のパターンが形成されている。なお、図1(a)は活性領域用マスク露光工程後の状態を示しており、レジスト開口部の径の大きさによっては、以後行われるエッチング処理により形成される溝形状が異なってくるので、応用するデバイスによっては開口部形状の調整が必要となってくる。 First, as shown in FIG. 1A, a SiO 2 film 11, a polysilicon film 12, a silicon nitride film 13, an antireflection film 14 and a resist 15 subjected to exposure opening treatment are formed on a silicon substrate 10 on a (100) main surface. Pattern is formed. FIG. 1A shows the state after the active region mask exposure step, and the groove shape formed by the etching process to be performed later varies depending on the diameter of the resist opening. Depending on the device to be applied, it is necessary to adjust the shape of the opening.
次に、図1(b)に示すように、反射防止膜14、窒化シリコン膜13、ポリシリコン膜12及びSiO2 膜11をドライエッチング及び酸素アッシング処理にて除去し、シリコン基板10が開口部に露出する。 Next, as shown in FIG. 1B, the antireflection film 14, the silicon nitride film 13, the polysilicon film 12, and the SiO 2 film 11 are removed by dry etching and oxygen ashing, and the silicon substrate 10 is opened. Exposed to.
次に、図1(c)に示すように、酸溶液を用いたウェットエッチングとして、BHF(バッファードフッ酸)を使用してSiO2 膜11をエッチングする。その際、エッチング領域が開口部領域よりも片端約10〜20nm広くなるように等方性エッチング処理を行う。 Next, as shown in FIG. 1C, the SiO 2 film 11 is etched using BHF (buffered hydrofluoric acid) as wet etching using an acid solution. At that time, an isotropic etching process is performed so that the etching region is approximately 10 to 20 nm wider at one end than the opening region.
次に、図2(a)に示すように、開口部のシリコン露出部にボロンイオンの注入(ボロン濃度1×1020cm-3相当)を行う。 Next, as shown in FIG. 2A, boron ions are implanted into the silicon exposed portion of the opening (corresponding to a boron concentration of 1 × 10 20 cm −3 ).
次に、図2(b)に示すように、アルカリ溶液を用いたウェットエッチングとして、硫酸及び水酸化アンモニウムを使用してシリコン基板10をエッチングする。その際、シリコン基板10の露出部全てが(111)面になる前に処理を停止させるようにして、異方性エッチング処理を行う。 Next, as shown in FIG. 2B, the silicon substrate 10 is etched using sulfuric acid and ammonium hydroxide as wet etching using an alkaline solution. At that time, the anisotropic etching process is performed such that the process is stopped before all the exposed portions of the silicon substrate 10 become the (111) plane.
次に、図2(c)に示すように、ドライエッチング工程を用いてシリコン基板10の露出部にて(100)面に沿って約250〜400nmの溝深化処理を行う。 Next, as shown in FIG. 2C, a trench deepening process of about 250 to 400 nm is performed along the (100) plane at the exposed portion of the silicon substrate 10 using a dry etching process.
次に、図3(a)に示すように、レジスト15、反射防止膜14を硫過水洗浄処理により除去した後、ワンバスのウェットエッチング処理の後、分離溝の保護酸化として、酸素ラジカル酸化法としてISSG(In-Situ Stream Generation)アニールを用いて1000〜1150℃で酸化処理して分離溝の丸め酸化を行う。 Next, as shown in FIG. 3 (a), after removing the resist 15 and the antireflection film 14 by a hydrogen peroxide cleaning process, after the wet etching process of one bath, an oxygen radical oxidation method is performed as protective oxidation of the separation groove. As an example, an oxidation treatment is performed at 1000 to 1150 ° C. using ISSG (In-Situ Stream Generation) annealing, and the separation groove is rounded and oxidized.
次に、図3(b)に示すように、HDP−NSG膜16を約550〜700nm堆積する。
Next, as shown in FIG. 3B, an HDP-
次に、図3(c)に示すように、ROレジスト17を堆積する。 Next, as shown in FIG. 3C, an RO resist 17 is deposited.
次に、図4(a)に示すように、酸化膜ドライエッチング処理によりROドライエッチング処理を行う。 Next, as shown in FIG. 4A, an RO dry etching process is performed by an oxide film dry etching process.
次に、図4(b)に示すように、突出したROレジスト17及びHDP−NSG膜16を硫過水洗浄及び化学的機械研磨により平坦化を行う。
Next, as shown in FIG. 4B, the protruding RO resist 17 and HDP-
次に、図4(c)に示すように、窒化シリコン膜13をドライエッチングにて、ポリシリコン膜12及びSiO2 膜11をウェットエッチングにより除去する。シリコン基板10における分離溝18に絶縁物16aが埋め込まれたSTIが形成されている。
Next, as shown in FIG. 4C, the silicon nitride film 13 is removed by dry etching, and the polysilicon film 12 and the SiO 2 film 11 are removed by wet etching. An STI in which an
(実施の形態2)
以下、本発明の実施の形態2について、図面を参照しながら説明する。
(Embodiment 2)
Embodiment 2 of the present invention will be described below with reference to the drawings.
図5〜図8は本発明の実施の形態2における半導体装置の製造方法を示すものであり、図5〜図8において、20は(100)シリコン基板、21はSiO2 膜、22はポリシリコン膜、23は窒化シリコン膜、24は反射防止膜、25はレジスト、26はTEOS膜、27はHDP−NSG膜、28はROレジストである。 5 to 8 show a method of manufacturing a semiconductor device according to the second embodiment of the present invention. In FIGS. 5 to 8, 20 is a (100) silicon substrate, 21 is a SiO 2 film, and 22 is polysilicon. A film, 23 is a silicon nitride film, 24 is an antireflection film, 25 is a resist, 26 is a TEOS film, 27 is an HDP-NSG film, and 28 is an RO resist.
まず、図5(a)に示すように、(100)主面のシリコン基板20上にSiO2膜21、ポリシリコン膜22、窒化シリコン膜23、反射防止膜24及び露光開口処理されたレジスト25のパターンが形成されている。なお、図5(a)は活性領域用マスク露光工程後の状態を示しており、レジスト開口部の径の大きさによっては、以後行われるエッチング処理により形成される溝形状が異なってくるので、応用するデバイスによっては開口部形状の調整が必要となってくる。 First, as shown in FIG. 5A, an SiO 2 film 21, a polysilicon film 22, a silicon nitride film 23, an antireflection film 24, and a resist 25 subjected to exposure opening treatment are formed on a silicon substrate 20 on the (100) main surface. Pattern is formed. FIG. 5A shows the state after the active region mask exposure step, and the groove shape formed by the subsequent etching process varies depending on the diameter of the resist opening. Depending on the device to be applied, it is necessary to adjust the shape of the opening.
次に、図5(b)に示すように、反射防止膜24、窒化シリコン膜23、ポリシリコン膜22及びSiO2 膜21をドライエッチング及び酸素アッシング処理にて除去し、シリコン基板20が開口部に露出する。 Next, as shown in FIG. 5B, the antireflection film 24, the silicon nitride film 23, the polysilicon film 22 and the SiO 2 film 21 are removed by dry etching and oxygen ashing, so that the silicon substrate 20 is opened. Exposed to.
次に、図5(c)に示すように、開口部のシリコン露出部にボロンイオンの注入(ボロン濃度1×1020cm-3相当)を行う。 Next, as shown in FIG. 5C, boron ions are implanted into the silicon exposed portion of the opening (corresponding to a boron concentration of 1 × 10 20 cm −3 ).
次に、図6(a)に示すように、アルカリ溶液を用いたウェットエッチングとして、硫酸及び水酸化アンモニウムを使用してシリコン基板20をエッチングする。その際、シリコン基板20の露出部全てが(111)面になる前に処理を停止させるようにして、異方性エッチング処理を行う。 Next, as shown in FIG. 6A, the silicon substrate 20 is etched using sulfuric acid and ammonium hydroxide as wet etching using an alkaline solution. At that time, the anisotropic etching process is performed such that the process is stopped before all the exposed portions of the silicon substrate 20 become the (111) plane.
次に、図6(b)に示すように、レジスト25、反射防止膜24を硫過水洗浄処理により除去する。 Next, as shown in FIG. 6 (b), the resist 25 and the antireflection film 24 are removed by a hydrogen peroxide cleaning process.
次に、図6(c)に示すように、逆台形状溝底部の(111)面の両端がそれぞれ部分的にマスクされるようにTEOS(テトラエトキシシラン)膜26の堆積を行う。 Next, as shown in FIG. 6C, a TEOS (tetraethoxysilane) film 26 is deposited so that both ends of the (111) plane at the bottom of the inverted trapezoidal groove are partially masked.
次に、図7(a)に示すように、ドライエッチング工程を用いてシリコン基板20の露出部にて(100)面に沿って約250〜400nmの溝深化処理を行う。 Next, as shown in FIG. 7A, a groove deepening process of about 250 to 400 nm is performed along the (100) plane at the exposed portion of the silicon substrate 20 using a dry etching process.
図6(c)において、TEOS膜26によって逆台形状溝底部の(111)面の両端それぞれを部分的にマスクするのは、図7(a)において、溝底部に(111)面を残すためである。この点において、実施の形態3の場合の全面的にマスクするのとは異なる(図10(c)、図11(a)参照)。 In FIG. 6C, the TEOS film 26 partially masks both ends of the (111) surface of the inverted trapezoidal groove bottom in order to leave the (111) surface at the groove bottom in FIG. It is. This is different from the masking of the entire surface in the case of Embodiment 3 (see FIGS. 10C and 11A).
次に、図7(b)に示すように、図6(c)にて堆積したTEOS膜26を洗浄により除去した後、ワンバスのウェットエッチング処理の後、分離溝の保護酸化として、酸素ラジカル酸化法としてISSG(In-Situ Stream Generation)アニールを用いて1000〜1150℃で酸化処理して分離溝の丸め酸化を行う。 Next, as shown in FIG. 7B, the TEOS film 26 deposited in FIG. 6C is removed by cleaning, and after one-bus wet etching treatment, oxygen radical oxidation is performed as protective oxidation of the separation groove. As a method, using ISSG (In-Situ Stream Generation) annealing, oxidation treatment is performed at 1000 to 1150 ° C., and the separation groove is rounded and oxidized.
次に、図7(c)に示すように、HDP−NSG膜27を約550〜700nm及びROレジスト28を堆積する。
Next, as shown in FIG. 7C, about 550 to 700 nm of HDP-
次に、図8(a)に示すように、酸化膜ドライエッチング処理によりROドライエッチング処理を行う。 Next, as shown in FIG. 8A, an RO dry etching process is performed by an oxide film dry etching process.
次に、図8(b)に示すように、突出したROレジスト28及びHDP−NSG膜27を硫過水洗浄及び化学的機械研磨により平坦化を行う。
Next, as shown in FIG. 8B, the protruding RO resist 28 and HDP-
次に、図8(c)に示すように、窒化シリコン膜23をドライエッチングにて、ポリシリコン膜22及びSiO2 膜21をウェットエッチングにより除去する。シリコン基板20における分離溝29に絶縁物27aが埋め込まれたSTIが形成されている。
Next, as shown in FIG. 8C, the silicon nitride film 23 is removed by dry etching, and the polysilicon film 22 and the SiO 2 film 21 are removed by wet etching. An STI in which an
(実施の形態3)
以下、本発明の実施の形態3について、図面を参照しながら説明する。
(Embodiment 3)
Embodiment 3 of the present invention will be described below with reference to the drawings.
図9〜図12は本発明の実施の形態3における半導体装置の製造方法を示すものであり、図9〜図12において、30は(100)シリコン基板、31はSiO2 膜、32はポリシリコン膜、33は窒化シリコン膜、34は反射防止膜、35はレジスト、36はTEOS膜、37はHDP−NSG膜、38はROレジストである。 9 to 12 show a method of manufacturing a semiconductor device according to the third embodiment of the present invention. In FIGS. 9 to 12, 30 is a (100) silicon substrate, 31 is a SiO 2 film, and 32 is polysilicon. A film, 33 is a silicon nitride film, 34 is an antireflection film, 35 is a resist, 36 is a TEOS film, 37 is an HDP-NSG film, and 38 is an RO resist.
まず、図9(a)に示すように、(100)主面のシリコン基板30上にSiO2膜31、ポリシリコン膜32、窒化シリコン膜33、反射防止膜34及び露光開口処理されたレジスト35のパターンが形成されている。なお、図9(a)は活性領域用マスク露光工程後の状態を示しており、レジスト開口部の径の大きさによっては、以後行われるエッチング処理により形成される溝形状が異なってくるので、応用するデバイスによっては開口部形状の調整が必要となってくる。
First, as shown in FIG. 9A, an SiO 2 film 31, a
次に、図9(b)に示すように、反射防止膜34、窒化シリコン膜33、ポリシリコン膜32及びSiO2 膜31をドライエッチング及び酸素アッシング処理にて除去し、シリコン基板30が開口部に露出する。
Next, as shown in FIG. 9B, the antireflection film 34, the
次に、図9(c)に示すように、開口部のシリコン露出部にボロンイオンの注入(ボロン濃度1×1020cm-3相当)を行う。 Next, as shown in FIG. 9C, boron ions are implanted into the silicon exposed portion of the opening (corresponding to a boron concentration of 1 × 10 20 cm −3 ).
次に、図10(a)に示すように、アルカリ溶液を用いたウェットエッチングとして、硫酸及び水酸化アンモニウムを使用してシリコン基板30をエッチングする。その際、シリコン基板30の露出部全てが(111)面になる前に処理を停止させるようにして、異方性エッチング処理を行う。
Next, as shown in FIG. 10A, the
次に、図10(b)に示すように、レジスト35、反射防止膜34を硫過水洗浄処理により除去する。 Next, as shown in FIG. 10B, the resist 35 and the antireflection film 34 are removed by a sulfuric acid water washing treatment.
次に、図10(c)に示すように、逆台形状溝底部の(111)面の全体がマスクされるようにTEOS膜36の堆積を行う。 Next, as shown in FIG. 10C, the TEOS film 36 is deposited so that the entire (111) plane of the bottom of the inverted trapezoidal groove is masked.
次に、図11(a)に示すように、ドライエッチング工程を用いてシリコン基板30の露出部にて(100)面に沿って約250〜400nmの溝深化処理を行う。
Next, as shown in FIG. 11A, a trench deepening process of about 250 to 400 nm is performed along the (100) plane at the exposed portion of the
図10(c)において、TEOS膜36によって逆台形状溝底部の(111)面の全体をマスクするのは、図11(a)において、溝底部に(111)面を残さないようにするためである。この点において、実施の形態2の場合の部分的にマスクするのとは異なっている(図6(c)、図7(a)参照)。 In FIG. 10C, the TEOS film 36 masks the entire (111) surface at the bottom of the inverted trapezoidal groove so that the (111) surface is not left at the groove bottom in FIG. 11A. It is. This is different from the partial masking in the second embodiment (see FIGS. 6C and 7A).
次に、図11(b)に示すように、アルカリ溶液を用いたウェットエッチングとして、硫酸及び水酸化アンモニウムを使用してシリコン基板30をエッチングする。その際、シリコン基板30の露出部全てが(111)面になる前に処理を停止させるようにして、異方性エッチング処理を行う。
Next, as shown in FIG. 11B, the
次に、図11(c)に示すように、図10(c)にて堆積したTEOS膜36を洗浄により除去した後、ワンバスのウェットエッチング処理の後、分離溝の保護酸化として、酸素ラジカル酸化法としてISSG(In-Situ Stream Generation)アニールを用いて1000〜1150℃で酸化処理して分離溝の丸め酸化を行う。 Next, as shown in FIG. 11C, the TEOS film 36 deposited in FIG. 10C is removed by cleaning, and after one-bus wet etching treatment, oxygen radical oxidation is performed as protective oxidation of the separation groove. As a method, an oxidation treatment is performed at 1000 to 1150 ° C. using ISSG (In-Situ Stream Generation) annealing, and the separation groove is rounded and oxidized.
次に、図12(a)に示すように、HDP−NSG膜37を約550〜700nm及びROレジスト38を堆積する。 Next, as shown in FIG. 12A, an HDP-NSG film 37 is deposited at about 550 to 700 nm and an RO resist 38 is deposited.
次に、図12(b)に示すように、酸化膜ドライエッチング処理によりROドライエッチング処理を行う。 Next, as shown in FIG. 12B, an RO dry etching process is performed by an oxide film dry etching process.
次に、図12(c)に示すように、突出したROレジスト38及びHDP−NSG膜37を硫過水洗浄及び化学的機械研磨により平坦化を行う。 Next, as shown in FIG. 12C, the protruding RO resist 38 and HDP-NSG film 37 are planarized by cleaning with sulfuric acid water and chemical mechanical polishing.
次に、図12(d)に示すように、窒化シリコン膜33をドライエッチングにて、ポリシリコン膜32及びSiO2 膜31をウェットエッチングにより除去する。シリコン基板30における分離溝39に絶縁物37aが埋め込まれたSTIが形成されている。
Next, as shown in FIG. 12D, the
(実施の形態4)
本発明の実施の形態4における半導体装置は、(100)シリコン基板と埋め込み絶縁物を有する。溝底面には(100)面及び(111)面を有する。(110)面からなる側面の上方の溝浅部には、溝底面よりフレア型に広がる(111)面を有する。上記(110)側面の長さ、つまり溝深さを300〜400nmとする。上記浅溝部の径は上記深溝部のそれよりも大きい形状を有する。上記浅溝部と上記深溝部の一部分は共に(111)面に沿った(110)面に対しておよそ52°のファセットを有する。
(Embodiment 4)
The semiconductor device according to the fourth embodiment of the present invention has a (100) silicon substrate and a buried insulator. The groove bottom has a (100) plane and a (111) plane. The shallow groove portion above the side surface made of the (110) surface has a (111) surface extending in a flare shape from the groove bottom surface. The length of the (110) side surface, that is, the groove depth is set to 300 to 400 nm. The shallow groove portion has a diameter larger than that of the deep groove portion. Both the shallow groove portion and the deep groove portion have facets of approximately 52 ° with respect to the (110) plane along the (111) plane.
本発明は、LSIなどの半導体装置において、マスク開口径による疎密パターン差の発生がなく、また溝形状加工精度が高く、浅溝部分のエッジ付近でのゲート酸化膜の耐圧劣化を抑制する技術として有用である。 The present invention is a technique for suppressing the deterioration of the breakdown voltage of a gate oxide film near the edge of a shallow groove portion in a semiconductor device such as an LSI, in which there is no difference in density pattern due to the mask opening diameter, the groove shape processing accuracy is high. Useful.
10 (100)シリコン基板
11 SiO2 膜
12 ポリシリコン膜
13 窒化シリコン膜
14 反射防止膜(ARC)
15 レジスト(パターン)
16 HDP−NSG膜
16a 絶縁物
17 ROレジスト
18 分離溝
20 (100)シリコン基板
21 SiO2 膜
22 ポリシリコン膜
23 窒化シリコン膜
24 反射防止膜(ARC)
25 レジスト(パターン)
26 TEOS膜
27 HDP−NSG膜
27a 絶縁物
28 ROレジスト
29 分離溝
30 (100)シリコン基板
31 SiO2 膜
32 ポリシリコン膜
33 窒化シリコン膜
34 反射防止膜(ARC)
35 レジスト(パターン)
36 TEOS膜
37 HDP−NSG膜
37a 絶縁物
38 ROレジスト
39 分離溝
10 (100)
15 resist (pattern)
16 HDP-
25 resist (pattern)
26
35 resist (pattern)
36 TEOS film 37 HDP-
Claims (12)
前記積層膜を選択的にドライエッチングして開口部を形成し、前記シリコン基板の表面を露出させる工程と、
前記シリコン基板の露出部をエッチングして分離溝を形成する工程と、
前記分離溝に絶縁膜を埋め込んで素子分離層を形成する工程とを備え、
前記分離溝を形成する工程は、
ウェットエッチングにより前記シリコン基板の前記露出部に逆台形状の溝を形成する工程と、
ドライエッチングにより溝深化処理を行う工程とからなることを特徴とする半導体装置の製造方法。 (100) forming a laminated film of a base film and an antioxidant film on a silicon substrate;
Selectively etching the laminated film to form an opening to expose the surface of the silicon substrate;
Etching the exposed portion of the silicon substrate to form a separation groove;
A step of embedding an insulating film in the isolation trench to form an element isolation layer,
The step of forming the separation groove includes:
Forming an inverted trapezoidal groove in the exposed portion of the silicon substrate by wet etching;
A method of manufacturing a semiconductor device comprising a step of performing a groove deepening process by dry etching.
前記シリコン基板の前記開口部付近の前記下地膜への酸溶液を用いた等方性ウェットエッチングにより前記開口部下に位置する前記シリコン基板に前記開口部より幅が広い浅溝部を形成する工程と、
前記浅溝部へのアルカリ溶液を用いた異方性ウェットエッチングにより前記シリコン基板露出部に逆台形状の溝を形成する工程と、
前記開口部のシリコン基板露出部へのドライエッチングにより溝深化処理を行う工程とからなる請求項1に記載の半導体装置の製造方法。 The step of forming the separation groove includes:
Forming a shallow groove having a width wider than the opening in the silicon substrate located under the opening by isotropic wet etching using an acid solution to the base film in the vicinity of the opening of the silicon substrate;
Forming an inverted trapezoidal groove in the exposed portion of the silicon substrate by anisotropic wet etching using an alkaline solution to the shallow groove portion;
The method of manufacturing a semiconductor device according to claim 1, further comprising a step of performing a groove deepening process by dry etching of the opening to the exposed portion of the silicon substrate.
前記シリコン基板の前記開口部付近の前記下地膜への酸溶液を用いた等方性ウェットエッチングにより前記開口部下に位置する前記シリコン基板に前記開口部より幅が広い浅溝部を形成する工程と、
前記開口部において前記シリコン基板にボロンイオンを注入する工程と、
前記浅溝部へのアルカリ溶液を用いた異方性ウェットエッチングにより前記シリコン基板露出部に逆台形状の溝を形成する工程と、
前記開口部のシリコン基板露出部へのドライエッチングにより溝深化処理を行う工程とからなる請求項1に記載の半導体装置の製造方法。 The step of forming the separation groove includes:
Forming a shallow groove having a width wider than the opening in the silicon substrate located under the opening by isotropic wet etching using an acid solution for the base film in the vicinity of the opening of the silicon substrate;
Implanting boron ions into the silicon substrate in the opening;
Forming an inverted trapezoidal groove in the exposed portion of the silicon substrate by anisotropic wet etching using an alkaline solution to the shallow groove portion;
The method of manufacturing a semiconductor device according to claim 1, further comprising a step of performing a groove deepening process by dry etching of the opening to the exposed portion of the silicon substrate.
前記開口部において前記シリコン基板にボロンイオンを注入する工程と、
アルカリ溶液を用いた異方性ウェットエッチングにより前記シリコン基板露出部に逆台形状の溝を形成する工程と、
前記逆台形状の溝のうち(111)面の両端がそれぞれ部分的にマスクされるように絶縁膜を堆積する工程と、
前記開口部のシリコン基板露出部へのドライエッチングにより溝深化処理を行う工程と、
前記堆積絶縁膜を除去する工程とからなる請求項1に記載の半導体装置の製造方法。 The step of forming the separation groove includes:
Implanting boron ions into the silicon substrate in the opening;
Forming an inverted trapezoidal groove in the exposed portion of the silicon substrate by anisotropic wet etching using an alkaline solution;
Depositing an insulating film such that both ends of the (111) plane of the inverted trapezoidal groove are partially masked;
A step of performing a groove deepening process by dry etching the silicon substrate exposed portion of the opening;
The method for manufacturing a semiconductor device according to claim 1, further comprising a step of removing the deposited insulating film.
前記開口部において前記シリコン基板にボロンイオンを注入する工程と、
アルカリ溶液を用いた異方性ウェットエッチングにより前記シリコン基板露出部に逆台形状の溝を形成する工程と、
前記逆台形状の溝のうち(111)面の全体がマスクされるように絶縁膜を堆積する工程と、
前記開口部のシリコン基板露出部へのドライエッチングにより溝深化処理を行う工程と、
前記堆積絶縁膜を除去する工程と、
アルカリ溶液を用いた異方性ウェットエッチングにより前記分離溝の底部に逆台形状を形成する工程とからなる請求項1に記載の半導体装置の製造方法。 The step of forming the separation groove includes:
Implanting boron ions into the silicon substrate in the opening;
Forming an inverted trapezoidal groove in the exposed portion of the silicon substrate by anisotropic wet etching using an alkaline solution;
Depositing an insulating film so that the entire (111) surface of the inverted trapezoidal groove is masked;
A step of performing a groove deepening process by dry etching the silicon substrate exposed portion of the opening;
Removing the deposited insulating film;
The method for manufacturing a semiconductor device according to claim 1, further comprising a step of forming an inverted trapezoidal shape at the bottom of the separation groove by anisotropic wet etching using an alkaline solution.
前記溝深化処理のドライエッチングは、前記(111)面を維持しながらエッチングする請求項1から請求項5までのいずれかに記載の半導体装置の製造方法。 In the wet etching, an anisotropic etching process of (111) is performed on the exposed portion using an alkaline solution, and the processing is stopped before all the exposed etching surfaces become the (111) plane,
6. The method of manufacturing a semiconductor device according to claim 1, wherein the dry etching for the groove deepening process is performed while maintaining the (111) plane.
前記分離溝は、底面には(100)面、底面端部には(111)面、側面には(011)面、側面上端部には(111)面が表れていることを特徴とする半導体装置。 (100) having a silicon substrate, a separation groove, and an insulator embedded in the separation groove,
The semiconductor has a (100) plane on the bottom, a (111) plane on the bottom end, a (011) plane on the side, and a (111) plane on the side upper end. apparatus.
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Cited By (2)
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CN102347352A (en) * | 2010-07-30 | 2012-02-08 | 台湾积体电路制造股份有限公司 | Semiconductor device and method of manufacturing semiconductor device |
CN112164650A (en) * | 2020-09-27 | 2021-01-01 | 西安微电子技术研究所 | Inverted trapezoid-shaped groove etching process method |
-
2005
- 2005-10-17 JP JP2005301504A patent/JP2007110006A/en active Pending
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