JP2007103864A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、半導体装置と半導体装置の製造方法に関し、特に、トレンチ型素子分離技術（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ:ＳＴＩ）によって素子分離された半導体装置とその製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a semiconductor device in which elements are isolated by a trench type element isolation technique (STI) and a method for manufacturing the same.
従来、素子分離の方法として、局所酸化(Local Oxidation of Silicon:ＬＯＣＯＳ)型の素子分離方法が用いられている。この素子分離方法では、バーズビークやシニング等により素子形成領域として利用できない面積が増大するため、素子分離領域が制限されるといった問題があり、素子の高集積化の妨げとなっていた。 Conventionally, as a method for element isolation, a local oxidation of silicon (LOCOS) type element isolation method is used. In this element isolation method, an area that cannot be used as an element formation region increases due to bird's beaks, thinning, and the like, so that there is a problem that the element isolation region is limited, which hinders high integration of elements.
これに対し、半導体基板に形成したトレンチに分離膜である酸化シリコン膜を充填するトレンチ型素子分離方法（Shallow Trench Isolation:ＳＴＩ）があり、バーズビークやシニング等が生じるのを防止することができる。しかし、この方法では、トレンチ内に分離膜である酸化シリコン膜を充填し、酸化シリコン膜の緻密化のために熱処理を行うことから、半導体基板と酸化シリコン膜の材質の差により素子形成領域のチャネル形成領域が圧縮応力を受けるという問題がある。素子形成領域のチャネル形成領域に圧縮応力を与えると、Ｓi格子間の距離が歪み電子の移動度が低下する。これにより、Ｎ型ＭＯＳＦＥＴのドレイン電流が低下するという問題が発生する。今後、素子の微細化に伴い素子形成領域が小さくなると、圧縮応力の影響が更に大きくなると言える。 In contrast, there is a trench type element isolation method (Shallow Trench Isolation: STI) in which a trench formed in a semiconductor substrate is filled with a silicon oxide film as an isolation film, and it is possible to prevent the occurrence of bird's beaks, thinning, and the like. However, in this method, a silicon oxide film as a separation film is filled in the trench, and heat treatment is performed for densification of the silicon oxide film. There is a problem that the channel formation region is subjected to compressive stress. When compressive stress is applied to the channel formation region of the element formation region, the distance between Si lattices decreases the mobility of strained electrons. This causes a problem that the drain current of the N-type MOSFET decreases. In the future, it can be said that the effect of compressive stress is further increased when the element formation region is reduced with the miniaturization of the element.
圧縮応力の影響を低減するための技術として、トレンチ内に薄い窒化シリコン膜を形成する技術がある（例えば、特許文献１参照）。この技術では、窒化シリコン膜を形成する事により、酸化シリコン膜の圧縮ストレスを緩和し、Ｎ型ＭＯＳＦＥＴのドレイン電流の低下を防止している。 As a technique for reducing the influence of compressive stress, there is a technique for forming a thin silicon nitride film in a trench (see, for example, Patent Document 1). In this technique, by forming a silicon nitride film, the compressive stress of the silicon oxide film is relieved and the drain current of the N-type MOSFET is prevented from being lowered.
上記特許文献１に記載の技術について、図４を基に説明する。
先ず、図４（ａ）に示すように、半導体基板２１の表面上に第１酸化シリコン膜２２及び第１窒化シリコン膜２３を堆積する。更に、第１窒化シリコン膜２３の上に、レジスト膜を塗布し、露光現像することにより素子分離レジストパターン２４を形成する。素子分離レジストパターン２４は、素子形成領域（活性領域）上に形成され、開口部が素子分離領域を画定する。続いて、図４（ｂ）に示すように、素子分離レジストパターン２４をマスクとして、第１窒化シリコン膜２３、第１酸化シリコン膜２２及び半導体基板２１をエッチングし、素子分離トレンチ２５を形成する。引き続き、図４（ｃ）に示すように、半導体基板全面に第２窒化シリコン膜２６’を薄く堆積する。引き続き、図４（ｄ）に示すように、素子分離トレンチ２５を完全に充填するように、半導体基板全面に第３酸化シリコン膜２７’を堆積し、第２窒化シリコン膜２６’が露出しない程度に化学的機械研磨することで、第３酸化シリコン膜２７’の表面凹凸を低減させる。
The technique described in Patent Document 1 will be described with reference to FIG.
First, as shown in FIG. 4A, a first silicon oxide film 22 and a first silicon nitride film 23 are deposited on the surface of the semiconductor substrate 21. Further, a resist film is applied on the first silicon nitride film 23 and exposed and developed to form an element isolation resist pattern 24. The element isolation resist pattern 24 is formed on the element formation region (active region), and the opening defines the element isolation region. Subsequently, as shown in FIG. 4B, the first silicon nitride film 23, the first silicon oxide film 22, and the semiconductor substrate 21 are etched using the element isolation resist pattern 24 as a mask to form an element isolation trench 25. . Subsequently, as shown in FIG. 4C, a second silicon nitride film 26 'is deposited thinly on the entire surface of the semiconductor substrate. Subsequently, as shown in FIG. 4D, a third silicon oxide film 27 ′ is deposited on the entire surface of the semiconductor substrate so as to completely fill the element isolation trench 25, and the second silicon nitride film 26 ′ is not exposed. The surface roughness of the third silicon oxide film 27 ′ is reduced by chemical mechanical polishing.
引き続き、図４（ｅ）に示すように、第３酸化シリコン膜２７’をエッチングによりエッチバックし、第３酸化シリコン膜２７を形成する。通常、エッチングには湿式エッチングを用いる。引き続き、図４（ｆ）に示すように、第２窒化シリコン膜２６’の表面が露出している部分をエッチングによって除去し、第３酸化シリコン膜２７に覆われた部分の第２窒化シリコン膜２６を残す。ここで、通常、乾式プラズマエッチングによって表面に露出した第２窒化シリコン膜２７がある程度除去され、第３酸化シリコン膜２７が除去された深さまで後退した第２窒化シリコン膜２６が形成される。 Subsequently, as shown in FIG. 4E, the third silicon oxide film 27 ′ is etched back by etching to form a third silicon oxide film 27. Usually, wet etching is used for etching. Subsequently, as shown in FIG. 4F, the portion where the surface of the second silicon nitride film 26 ′ is exposed is removed by etching, and the portion of the second silicon nitride film covered with the third silicon oxide film 27 is removed. Leave 26. Here, the second silicon nitride film 27 exposed to the surface is usually removed to some extent by dry plasma etching, and the second silicon nitride film 26 receding to the depth from which the third silicon oxide film 27 has been removed is formed.
引き続き、図４（ｇ）に示すように、素子分離トレンチ２５を充填するように、半導体基板全面にＣＶＤ酸化膜を堆積して、第４酸化シリコン膜２８を形成する。そして、化学的機械研磨による平坦化エッチングによって、素子形成領域の第１窒化シリコン膜２３の表面を露出させる。引き続き、図４（ｈ）に示すように、第１窒化シリコン膜２３を加熱燐酸（Ｈ３ＰＯ４）を用いて除去し、その後、フッ酸により第１酸化シリコン膜２２の除去を行う。そして、Ｎ型ＭＯＳＦＥＴ領域２９となる領域及びＰ型ＭＯＳＦＥＴ領域となる領域夫々にウェル注入を行い、更に、ソース及びドレインを形成し、ゲート酸化シリコン膜３２及びゲート電極３３を形成する。 Subsequently, as shown in FIG. 4G, a fourth silicon oxide film 28 is formed by depositing a CVD oxide film on the entire surface of the semiconductor substrate so as to fill the element isolation trench 25. Then, the surface of the first silicon nitride film 23 in the element formation region is exposed by planarization etching by chemical mechanical polishing. Subsequently, as shown in FIG. 4H, the first silicon nitride film 23 is removed using heated phosphoric acid (H 3 PO 4 ), and then the first silicon oxide film 22 is removed using hydrofluoric acid. Then, well implantation is performed in each of the region to be the N-type MOSFET region 29 and the region to be the P-type MOSFET region, and the source and drain are formed, and the gate silicon oxide film 32 and the gate electrode 33 are formed.
しかしながら、上記特許文献１に記載の従来技術では、応力緩和に用いた窒化シリコン膜の引っ張り応力により、素子形成領域のチャネル形成領域に引っ張り応力が加わることで、Ｓi格子間の距離が歪み、正孔の移動度が低下する。これにより、Ｐ型ＭＯＳＦＥＴのドレイン電流が低下するという問題があった。 However, in the conventional technique described in Patent Document 1, the tensile stress is applied to the channel formation region of the element formation region due to the tensile stress of the silicon nitride film used for stress relaxation. The mobility of the holes decreases. As a result, there is a problem that the drain current of the P-type MOSFET is reduced.
本発明は上記の問題点に鑑みてなされたものであり、その目的は、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴ双方のドレイン電流の低下を防止することができる半導体装置を提供する点にある。 The present invention has been made in view of the above problems, and an object thereof is to provide a semiconductor device capable of preventing a decrease in drain currents of both the N-type MOSFET and the P-type MOSFET.
上記目的を達成するための本発明に係る半導体装置は、半導体基板表面に、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴの２種類の導電型のＭＯＳＦＥＴと、個々の前記ＭＯＳＦＥＴを相互に素子分離するためのトレンチ型素子分離構造体を有してなる半導体装置であって、前記素子分離構造体のトレンチ側壁部の前記Ｎ型ＭＯＳＦＥＴに隣接する部分に窒化シリコン膜を備え、前記トレンチ側壁部の前記Ｐ型ＭＯＳＦＥＴに隣接する部分には、前記窒化シリコン膜を備えていないことを第１の特徴とする。 In order to achieve the above object, a semiconductor device according to the present invention includes two types of conductive MOSFETs, an N-type MOSFET and a P-type MOSFET, and a trench for isolating the individual MOSFETs from each other on the surface of a semiconductor substrate. A semiconductor device having a type element isolation structure, comprising a silicon nitride film in a portion adjacent to the N type MOSFET in a trench side wall of the element isolation structure, and the P type MOSFET in the trench side wall The first feature is that the silicon nitride film is not provided in a portion adjacent to the first layer.
上記特徴の本発明に係る半導体装置は、前記窒化シリコン膜が、５００ＭＰａ〜１５００ＭＰａの範囲内の引っ張り応力を有する膜であることを第２の特徴とする。 The semiconductor device according to the present invention having the above characteristics is characterized in that the silicon nitride film is a film having a tensile stress in a range of 500 MPa to 1500 MPa.
上記何れかの特徴の本発明に係る半導体装置は、前記窒化シリコン膜の膜厚が、５ｎｍ〜１００ｎｍの範囲内であることを第３の特徴とする。 The semiconductor device according to the present invention having any one of the above characteristics is characterized in that the thickness of the silicon nitride film is in the range of 5 nm to 100 nm.
上記何れかの特徴の本発明に係る半導体装置は、前記窒化シリコン膜が、前記トレンチ側壁部の前記半導体基板表面より１０ｎｍ〜１５０ｎｍ下方位置から前記素子分離構造体のトレンチ底部まで連続して形成されていることを第４の特徴とする。 In the semiconductor device according to the present invention having any one of the above features, the silicon nitride film is continuously formed from a position 10 nm to 150 nm below the surface of the semiconductor substrate on the trench sidewall to the trench bottom of the element isolation structure. This is the fourth feature.
上記何れかの特徴の本発明に係る半導体装置は、前記素子分離構造体が、前記トレンチ側壁部の一部と前記トレンチ底部の一部に前記窒化シリコン膜を備えていることを第５の特徴とする。 The semiconductor device according to the present invention having any one of the above characteristics is characterized in that the element isolation structure includes the silicon nitride film on a part of the trench sidewall and a part of the trench bottom. And
上記目的を達成するための本発明に係る半導体装置の製造方法は、上記何れかの特徴の本発明に係る半導体装置の製造方法であって、前記トレンチ型素子分離構造体の形成過程において、半導体基板の表面に第１酸化シリコン膜と第１窒化シリコン膜を形成する工程と、前記第１窒化シリコン膜上に第１レジストパターンを形成する工程と、前記第１レジストパターンをマスクとして用い、前記第１窒化シリコン膜と前記第１酸化シリコン膜と前記半導体基板をエッチングしてトレンチを形成する工程と、前記トレンチの内壁面に露出した前記半導体基板の表面と、前記第１窒化シリコン膜を覆うように、第２酸化シリコン膜を形成する工程と、前記第２酸化シリコン膜を覆うように第２窒化シリコン膜を堆積する工程と、前記第２窒化シリコン膜を選択的に除去するための第２レジストパターンを形成する工程と、前記第２レジストパターンをマスクとして用い、前記第２窒化シリコン膜をエッチングする工程と、前記トレンチ内に充填されるように第３酸化シリコン膜を堆積する工程と、前記第１窒化シリコン膜をストッパとして、前記第３酸化シリコン膜を化学的機械研磨する工程と、前記化学的機械研磨によって露出した前記第１窒化シリコン膜をエッチングして除去する工程と、を有することを特徴とする。 In order to achieve the above object, a method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device according to the present invention having any one of the above characteristics, wherein the semiconductor device Forming a first silicon oxide film and a first silicon nitride film on the surface of the substrate; forming a first resist pattern on the first silicon nitride film; and using the first resist pattern as a mask, Etching the first silicon nitride film, the first silicon oxide film, and the semiconductor substrate to form a trench, covering the surface of the semiconductor substrate exposed on the inner wall surface of the trench, and covering the first silicon nitride film A step of forming a second silicon oxide film, a step of depositing a second silicon nitride film so as to cover the second silicon oxide film, and the second silicon nitride film. Forming a second resist pattern for selectively removing the silicon film, etching the second silicon nitride film using the second resist pattern as a mask, and filling the trench A step of depositing a third silicon oxide film, a step of chemically mechanically polishing the third silicon oxide film using the first silicon nitride film as a stopper, and the first silicon nitride exposed by the chemical mechanical polishing. And a step of etching and removing the film.
上記特徴の本発明に係る半導体装置の製造方法は、前記第２レジストパターンを形成する工程において、前記トレンチ内部に形成されたレジストの内、Ｎ型ＭＯＳＦＥＴに隣接する側を残して、Ｐ型ＭＯＳＦＥＴに隣接する側を除去することを特徴とする。 In the method of manufacturing a semiconductor device according to the present invention having the above characteristics, in the step of forming the second resist pattern, the resist adjacent to the N-type MOSFET is left out of the resist formed in the trench. The side adjacent to is removed.
上記何れかの特徴の本発明に係る半導体装置の製造方法は、前記第２レジストパターンを形成する工程において、前記トレンチの内部に形成されたレジストをエッチングして前記レジストの上端を下方に後退させることを特徴とする。 In the semiconductor device manufacturing method according to the present invention having any one of the above features, in the step of forming the second resist pattern, the resist formed inside the trench is etched to recede the upper end of the resist downward. It is characterized by that.
上記特徴の本発明に係る半導体装置の製造方法は、前記第２レジストパターンを形成する工程において、前記レジストを異方性エッチングし、前記レジスト上端を半導体基板表面より１０ｎｍ〜１５０ｎｍ下方に後退させることを特徴とする。 In the method of manufacturing a semiconductor device according to the present invention having the above characteristics, in the step of forming the second resist pattern, the resist is anisotropically etched and the upper end of the resist is receded by 10 nm to 150 nm below the surface of the semiconductor substrate. It is characterized by.
更に、上記特徴の本発明に係る半導体装置の製造方法は、前記第２窒化シリコン膜をエッチングする工程において、前記第２レジストパターンをマスクにしてケミカルドライエッチングを行い、露出した前記第２窒化シリコン膜の除去することを特徴とする。 Furthermore, in the method of manufacturing a semiconductor device according to the present invention having the above characteristics, in the step of etching the second silicon nitride film, the second silicon nitride exposed by performing chemical dry etching using the second resist pattern as a mask. The film is removed.
上記何れかの特徴の本発明に係る半導体装置の製造方法は、前記第２酸化シリコン膜を形成する工程において、前記第２酸化シリコン膜の膜厚が５ｎｍ〜５０ｎｍであることを特徴とする。 The method of manufacturing a semiconductor device according to the present invention having any one of the above characteristics is characterized in that, in the step of forming the second silicon oxide film, the thickness of the second silicon oxide film is 5 nm to 50 nm.
本発明に係る半導体装置によれば、素子分離構造体のトレンチ側壁部のＮ型ＭＯＳＦＥＴに隣接する部分に窒化シリコン膜を備え、トレンチ側壁部のＰ型ＭＯＳＦＥＴに隣接する部分には、窒化シリコン膜を備えていない構成であるため、Ｎ型ＭＯＳＦＥＴに対する応力緩和を図ることができるとともに、Ｐ型ＭＯＳＦＥＴのドレイン電流が低下を防止することができる。より具体的には、トレンチ側壁の窒化シリコン膜は引っ張り応力を有し、トレンチ埋め込みの酸化シリコン膜の圧縮応力とでストレスが相殺されていることから、窒化シリコン膜を有するＮ型ＭＯＳＦＥＴはストレスによる影響を受けず、ドレイン電流の低下が起こらない。一方、窒化シリコン膜の無いＰ型ＭＯＳＦＥＴには、トレンチ埋め込みの酸化シリコン膜の圧縮応力のみを与えることができ、Ｎ型ＭＯＳＦＥＴとは逆に、ストレスの影響を受けることでドレイン電流の低下を防止させることができる。このようにして作製したＮ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴは、個々のパフォーマンスを最大に発揮することができ、ひいてはその両者を併せ持つ高速且つ高性能な半導体素子を提供できる。 According to the semiconductor device of the present invention, a silicon nitride film is provided in a portion adjacent to the N-type MOSFET in the trench sidewall of the element isolation structure, and a silicon nitride film is provided in a portion adjacent to the P-type MOSFET in the trench sidewall. Therefore, stress relaxation for the N-type MOSFET can be achieved, and a decrease in the drain current of the P-type MOSFET can be prevented. More specifically, the silicon nitride film on the sidewall of the trench has a tensile stress, and the stress is offset by the compressive stress of the silicon oxide film embedded in the trench. It is not affected and the drain current does not decrease. On the other hand, a P-type MOSFET without a silicon nitride film can be given only the compressive stress of a silicon oxide film embedded in a trench, and contrary to an N-type MOSFET, it prevents the drain current from being lowered by being affected by the stress. Can be made. The N-type MOSFET and the P-type MOSFET manufactured in this way can maximize individual performance, and thus can provide a high-speed and high-performance semiconductor element having both of them.
更に、本発明に係る半導体装置の製造方法によれば、上記半導体装置の具体的な製造方法を得ることができる。そして、上述した半導体装置の作用効果を奏することができ、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴ双方のドレイン電流の低下を防止することができる半導体装置を得ることができる。 Furthermore, according to the method for manufacturing a semiconductor device according to the present invention, a specific method for manufacturing the semiconductor device can be obtained. And the semiconductor device which can show the operation effect of the semiconductor device mentioned above, and can prevent the fall of the drain current of both N type MOSFET and P type MOSFET can be obtained.
以下、本発明に係る半導体装置及びその製造方法（以下、適宜「本発明装置」及び「本発明方法」と略称する）の実施形態を図面に基づいて説明する。 Embodiments of a semiconductor device and a method for manufacturing the same according to the present invention (hereinafter abbreviated as “the device of the present invention” and “the method of the present invention” as appropriate) will be described below with reference to the drawings.
本発明装置について図１〜図３を基に説明する。ここで、図１は、本発明装置の概略構成と、各部の断面図を示している。本発明装置は、図１に示すように、半導体基板１の表面に、Ｐ型ＭＯＳＦＥＴ１１及びＮ型ＭＯＳＦＥＴ１０の２種類の導電型のＭＯＳＦＥＴが形成され、各ＭＯＳＦＥＴの間に、個々のＭＯＳＦＥＴを相互に素子分離するためのトレンチ型素子分離構造体９が形成されている。尚、ここではＰ型ＭＯＳＦＥＴ１１及びＮ型ＭＯＳＦＥＴを２つずつ備える場合について示しているが、これに限られるものではない。また、図１中の各ＭＯＳＦＥＴは、ＭＯＳＦＥＴを形成するための活性領域のみを簡略化して示している。図１に示すように、本発明装置は、素子分離構造体９のトレンチ側壁部のＮ型ＭＯＳＦＥＴ１０に隣接する部分に窒化シリコン膜７を備え、トレンチ側壁部のＰ型ＭＯＳＦＥＴ１１に隣接する部分には、窒化シリコン膜７を備えていない。 The apparatus of the present invention will be described with reference to FIGS. Here, FIG. 1 shows a schematic configuration of the apparatus of the present invention and a cross-sectional view of each part. As shown in FIG. 1, in the device of the present invention, two types of conductive MOSFETs, a P-type MOSFET 11 and an N-type MOSFET 10, are formed on the surface of a semiconductor substrate 1, and individual MOSFETs are mutually connected between the MOSFETs. A trench type element isolation structure 9 for element isolation is formed. Here, the case where two P-type MOSFETs 11 and two N-type MOSFETs are provided is shown, but the present invention is not limited to this. Further, each MOSFET in FIG. 1 shows only the active region for forming the MOSFET in a simplified manner. As shown in FIG. 1, the device of the present invention includes a silicon nitride film 7 in a portion adjacent to the N-type MOSFET 10 in the trench sidewall of the element isolation structure 9, and a portion adjacent to the P-type MOSFET 11 in the trench sidewall. The silicon nitride film 7 is not provided.
より具体的には、図２（ａ）は、Ｐ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１０との間のトレンチ型素子分離構造体９の構造を示す断面図、即ち、図１のＡ−Ａ’断面における断面図であり、Ｎ型ＭＯＳＦＥＴ１０に隣接する部分にのみ窒化シリコン膜７を備え、Ｐ型ＭＯＳＦＥＴ１１に隣接する部分には、窒化シリコン膜７を備えていない。図２（ｂ）は、２つのＮ型ＭＯＳＦＥＴ１０の間のトレンチ型素子分離構造体９の構造を示す断面図（図１のＢ−Ｂ’断面における断面図）であり、両側がＮ型ＭＯＳＦＥＴ１０に隣接し、夫々に窒化シリコン膜７を備えている。図２（ｃ）は、２つのＰ型ＭＯＳＦＥＴ１０の間のトレンチ型素子分離構造体９の構造を示す断面図（図１のＣ−Ｃ’断面における断面図）であり、両側がＰ型ＭＯＳＦＥＴ１０に隣接するので、窒化シリコン膜７は備えていない。 More specifically, FIG. 2A is a cross-sectional view showing the structure of the trench type element isolation structure 9 between the P-type MOSFET 11 and the N-type MOSFET 10, that is, a cross-section in the AA ′ cross section of FIG. In the figure, the silicon nitride film 7 is provided only in the portion adjacent to the N-type MOSFET 10, and the silicon nitride film 7 is not provided in the portion adjacent to the P-type MOSFET 11. FIG. 2B is a cross-sectional view (a cross-sectional view taken along the line BB ′ of FIG. 1) showing the structure of the trench type element isolation structure 9 between two N-type MOSFETs 10. Adjacent to each other, a silicon nitride film 7 is provided. FIG. 2C is a cross-sectional view (cross-sectional view taken along the line CC ′ of FIG. 1) showing the structure of the trench type element isolation structure 9 between the two P-type MOSFETs 10. Since it is adjacent, the silicon nitride film 7 is not provided.
次に、本発明方法について図３を基に説明する。ここで、図３は、本発明方法によるトレンチ素子分離の形成方法の各工程を示す工程断面図である。 Next, the method of the present invention will be described with reference to FIG. Here, FIG. 3 is a process sectional view showing each process of the method for forming trench element isolation according to the method of the present invention.
先ず、図３（ａ）に示すように、半導体基板１の表面に、第１酸化シリコン膜２と第１窒化シリコン膜３を形成する。具体的には、半導体基板１の表面上に、厚さ２〜２０ｎｍ 、例えば、厚さ１０ｎｍの第１酸化シリコン膜２を熱酸化により形成し、第１酸化シリコン膜２の上に、厚さ５０ｎｍ〜１５０ｎｍ、例えば、厚さ１００ｎｍの第１窒化シリコン膜３をＬＰ−ＣＶＤ（低圧化学気相堆積法）により形成する。ＬＰ−ＣＶＤは、例えばソースガスとしてＳｉＨ２Ｃｌ２とＮＨ３を用い、温度７５０℃で成膜する。更に、第１窒化シリコン膜３の上に、レジスト膜を塗布し、露光現像により素子分離用の第１レジストパターン４を形成する。素子分離用の第１レジストパターン４は、素子形成領域（活性領域：図１に示すＰ型ＭＯＳＦＥＴ１１及びＮ型ＭＯＳＦＥＴ１０の形成される領域）上に形成され、開口部が素子分離領域を画定する。開口部の幅は、５０ｎｍ〜５０００ｎｍ、本実施形態では、例えば、１００ｎｍとする。 First, as shown in FIG. 3A, a first silicon oxide film 2 and a first silicon nitride film 3 are formed on the surface of the semiconductor substrate 1. Specifically, a first silicon oxide film 2 having a thickness of 2 to 20 nm, for example, 10 nm is formed on the surface of the semiconductor substrate 1 by thermal oxidation, and the thickness is formed on the first silicon oxide film 2. A first silicon nitride film 3 having a thickness of 50 nm to 150 nm, for example, 100 nm is formed by LP-CVD (low pressure chemical vapor deposition). In LP-CVD, for example, SiH 2 Cl 2 and NH 3 are used as source gases, and a film is formed at a temperature of 750 ° C. Further, a resist film is applied on the first silicon nitride film 3, and a first resist pattern 4 for element isolation is formed by exposure and development. The first resist pattern 4 for element isolation is formed on an element formation region (active region: a region where the P-type MOSFET 11 and the N-type MOSFET 10 shown in FIG. 1 are formed), and the opening defines the element isolation region. The width of the opening is 50 nm to 5000 nm, and in this embodiment, for example, 100 nm.
続いて、図３（ｂ）に示すように、素子分離用の第１レジストパターン４をエッチングマスクとして、第１窒化シリコン膜３、第１酸化シリコン膜２及び半導体基板１をエッチングし、素子分離トレンチ５を形成する。半導体基板１のエッチング深さは、１００〜５００ｎｍ、例えば、深さ３００ｎｍとする。第１窒化シリコン膜３及び第１酸化シリコン膜２のエッチングには、エッチングガスとして、例えば、ＣＦ４、ＣＨＦ３、Ａｒ、Ｏ２の混合ガスを用いる。半導体基板１のエッチングには、エッチングガスとして、例えば、Ｃｌ２、Ｏ２の混合ガスを用いる。その後、素子分離用の第１レジストパターン４を除去する。 Subsequently, as shown in FIG. 3B, the first silicon nitride film 3, the first silicon oxide film 2 and the semiconductor substrate 1 are etched using the first resist pattern 4 for element isolation as an etching mask to isolate the elements. A trench 5 is formed. The etching depth of the semiconductor substrate 1 is 100 to 500 nm, for example, a depth of 300 nm. For etching the first silicon nitride film 3 and the first silicon oxide film 2, for example, a mixed gas of CF 4 , CHF 3 , Ar, and O 2 is used as an etching gas. For etching the semiconductor substrate 1, for example, a mixed gas of Cl 2 and O 2 is used as an etching gas. Thereafter, the first resist pattern 4 for element isolation is removed.
尚、素子分離トレンチ５を形成する工程は、素子分離用の第１レジストパターン４を、第１窒化シリコン膜３及び第１酸化シリコン膜２をエッチングした後に除去し、パターニングされた第１窒化シリコン膜３及び第１酸化シリコン膜２をマスクとして、半導体基板１をエッチングする事により素子分離トレンチ５を形成しても構わない。 The step of forming the element isolation trench 5 includes removing the first resist pattern 4 for element isolation after etching the first silicon nitride film 3 and the first silicon oxide film 2, and patterning the first silicon nitride. The element isolation trench 5 may be formed by etching the semiconductor substrate 1 using the film 3 and the first silicon oxide film 2 as a mask.
引き続き、図３（ｃ）に示すように、素子分離トレンチ５の内壁面に露出した半導体基板１の表面と第１窒化シリコン膜３を、ラジカル酸化し、第２酸化シリコン膜６を形成する。第２酸化シリコン膜６は、１〜２０ｎｍの厚さ、例えば、１０ｎｍの厚さに形成する。更に、第２酸化シリコン膜６を覆うように、第２窒化シリコン膜７’をＬＰ−ＣＶＤ（低圧化学気相堆積法）により堆積する。第２窒化シリコン膜７’は、ここでは、５ｎｍ〜１００ｎｍの厚さに形成する。尚、ここでの第２窒化シリコン膜７’の膜応力は５００ＭＰａ〜１５００ＭＰａ（引っ張り応力）を有する。 Subsequently, as shown in FIG. 3C, the surface of the semiconductor substrate 1 exposed on the inner wall surface of the element isolation trench 5 and the first silicon nitride film 3 are radically oxidized to form a second silicon oxide film 6. The second silicon oxide film 6 is formed to a thickness of 1 to 20 nm, for example, 10 nm. Further, a second silicon nitride film 7 ′ is deposited by LP-CVD (low pressure chemical vapor deposition) so as to cover the second silicon oxide film 6. Here, the second silicon nitride film 7 ′ is formed to a thickness of 5 nm to 100 nm. The film stress of the second silicon nitride film 7 ′ here is 500 MPa to 1500 MPa (tensile stress).
引き続き、図３（ｄ）に示すように、第２窒化シリコン膜７’の上にレジスト膜を塗布し露光現像を用いることにより、Ｎ型ＭＯＳＦＥＴ１０の領域とＰ型ＭＯＳＦＥＴ１１の領域とを分離するレジストパターン８’を形成する。より具体的には、第２窒化シリコン膜７’を覆って全面に形成されたレジスト膜の内、素子分離トレンチ５の中央よりＮ型ＭＯＳＦＥＴ１０側部分を残してＰ型ＭＯＳＦＥＴ１１側部分を除去してレジストパターン８’を形成する。 Subsequently, as shown in FIG. 3D, a resist film is coated on the second silicon nitride film 7 ′ and exposed and developed to use a resist that separates the region of the N-type MOSFET 10 and the region of the P-type MOSFET 11 from each other. A pattern 8 'is formed. More specifically, of the resist film formed over the entire surface covering the second silicon nitride film 7 ′, the N-type MOSFET 10 side portion is removed from the center of the element isolation trench 5, and the P-type MOSFET 11 side portion is removed. A resist pattern 8 ′ is formed.
引き続き、図３（ｅ）に示すように、レジストパターン８’のみを異方性エッチングによりエッチングして、半導体基板１の表面下１０ｎｍ〜１５０ｎｍの位置までレジスト上端の深さ調整を行い、第２窒化シリコン膜７’を選択的に除去するための第２レジストパターン８を形成する。尚、レジストパターン８’の異方性エッチングは、例えばＯ２ガスを使用してプラズマを発生させ、基板側にバイアスを掛けることにより行う。 Subsequently, as shown in FIG. 3E, only the resist pattern 8 ′ is etched by anisotropic etching, and the depth of the upper end of the resist is adjusted to a position of 10 nm to 150 nm below the surface of the semiconductor substrate 1. A second resist pattern 8 for selectively removing the silicon nitride film 7 ′ is formed. The anisotropic etching of the resist pattern 8 ′ is performed by generating plasma using, for example, O 2 gas and applying a bias to the substrate side.
引き続き、図３（ｆ）に示すように、図３（ｅ）の工程で得られた深さ調整を行った第２レジストパターン８をマスクとして、ケミカルドライエッチングを行い、第２窒化シリコン膜７’の露出した部分の除去を行うことにより、素子分離トレンチ５の内壁に形成された第２窒化シリコン膜７’の上端を下方に後退させた第２窒化シリコン膜７を形成する。これによって、第２窒化シリコン膜７は、トレンチ側壁部の半導体基板１の表面より１０ｎｍ〜１５０ｎｍ下方位置から素子分離トレンチ５の底部まで連続して形成される。尚、ケミカルドライエッチングは、例えば、ＣＦ系のガスを用いて行う。その後、深さ調整を行った第２レジストパターン８を除去する。 Subsequently, as shown in FIG. 3 (f), chemical dry etching is performed using the second resist pattern 8 obtained by the depth adjustment obtained in the step of FIG. By removing the exposed portion of ', the second silicon nitride film 7 is formed by retreating the upper end of the second silicon nitride film 7' formed on the inner wall of the element isolation trench 5 downward. As a result, the second silicon nitride film 7 is continuously formed from a position 10 nm to 150 nm below the surface of the semiconductor substrate 1 at the trench sidewall to the bottom of the element isolation trench 5. The chemical dry etching is performed using, for example, a CF-based gas. Thereafter, the second resist pattern 8 whose depth has been adjusted is removed.
引き続き、第２酸化シリコン膜６と第２窒化シリコン膜７を覆うように、半導体基板１の全面に、ＨＤＰ−ＣＶＤ（高密度プラズマ化学気相成長法）により第３酸化シリコン膜９を形成する。ＨＤＰ−ＣＶＤによる第３酸化シリコン膜９の成膜は、例えばＳｉＨ４、Ｏ２、Ｈ２ガスを用いて行う。更に、図３（ｇ）に示すように、ＣＭＰ（ 化学的機械研磨）を行い、第１窒化シリコン膜３をストッパとして、第１窒化シリコン膜３上の第３酸化シリコン膜９を除去し、素子分離トレンチ５内に第３酸化シリコン膜９を充填する。ＣＭＰは、例えば、酸化シリコンまたは酸化セリウムを砥粒とする研磨剤を用いて行い、第１窒化シリコン膜３の研磨速度を第３酸化シリコン膜９の研磨速度よりも小さくすることにより、第１窒化シリコン膜３を研磨のストッパとして機能させる。更に、９００〜１１００℃、例えば、１０００℃で３０分のアニールを行い、第３酸化シリコン膜９を緻密化する。尚、アニールは、ＣＭＰ前に行ってもよい。 Subsequently, a third silicon oxide film 9 is formed on the entire surface of the semiconductor substrate 1 by HDP-CVD (High Density Plasma Chemical Vapor Deposition) so as to cover the second silicon oxide film 6 and the second silicon nitride film 7. . The third silicon oxide film 9 is formed by HDP-CVD using, for example, SiH 4 , O 2 , or H 2 gas. Further, as shown in FIG. 3G, CMP (chemical mechanical polishing) is performed to remove the third silicon oxide film 9 on the first silicon nitride film 3 using the first silicon nitride film 3 as a stopper, A third silicon oxide film 9 is filled into the element isolation trench 5. The CMP is performed using, for example, a polishing agent that uses silicon oxide or cerium oxide as abrasive grains, and the first silicon nitride film 3 is polished at a rate lower than that of the third silicon oxide film 9, thereby reducing the first. The silicon nitride film 3 is caused to function as a polishing stopper. Further, annealing is performed at 900 to 1100 ° C., for example, 1000 ° C. for 30 minutes, so that the third silicon oxide film 9 is densified. The annealing may be performed before CMP.
引き続き、図３（ｈ）に示すように、第１窒化シリコン膜３を加熱燐酸（Ｈ３ＰＯ４）により除去し、その後、フッ酸により第１酸化シリコン膜２の除去を行う。更に、Ｎ型ＭＯＳＦＥＴ１０となる領域及びＰ型ＭＯＳＦＥＴ１１となる領域夫々にウェルの注入を行った後、ゲート酸化膜１３及びゲート電極１４を形成し、ソース及びドレイン１２を形成してＭＯＳＦＥＴを形成する。以上により、Ｎ型ＭＯＳＦＥＴ１０に隣接するトレンチの側壁に窒化シリコン膜７を備え、且つ、Ｐ型ＭＯＳＦＥＴ１１に隣接するトレンチの側壁に窒化シリコン膜７が備えていない半導体装置を得ることができる。 Subsequently, as shown in FIG. 3H, the first silicon nitride film 3 is removed by heated phosphoric acid (H 3 PO 4 ), and then the first silicon oxide film 2 is removed by hydrofluoric acid. Further, after implanting wells in the region to be the N-type MOSFET 10 and the region to be the P-type MOSFET 11, the gate oxide film 13 and the gate electrode 14 are formed, and the source and drain 12 are formed to form the MOSFET. As described above, a semiconductor device in which the silicon nitride film 7 is provided on the side wall of the trench adjacent to the N-type MOSFET 10 and the silicon nitride film 7 is not provided on the side wall of the trench adjacent to the P-type MOSFET 11 can be obtained.
尚、上記実施形態では、Ｎ型ＭＯＳＦＥＴ１０の領域とＰ型ＭＯＳＦＥＴ１１の領域とを分離するレジストパターン８’を形成してからレジストの上端を後退させて深さ調整を行ったが、レジストの上端を後退させて深さ調整を行った後に、Ｎ型ＭＯＳＦＥＴ１０の領域とＰ型ＭＯＳＦＥＴ１１の領域とを分離させ第２レジストパターン８を形成しても良い。 In the above embodiment, the resist pattern 8 ′ that separates the region of the N-type MOSFET 10 and the region of the P-type MOSFET 11 is formed, and then the depth is adjusted by retreating the upper end of the resist. After adjusting the depth by retreating, the region of the N-type MOSFET 10 and the region of the P-type MOSFET 11 may be separated to form the second resist pattern 8.
更に、素子分離トレンチ５内部のレジストの上端の位置は、半導体基板１の表面下１０ｎｍ〜１５０ｎｍの位置でなくても構わない。 Furthermore, the position of the upper end of the resist inside the element isolation trench 5 may not be 10 nm to 150 nm below the surface of the semiconductor substrate 1.
以上、本発明装置及び本発明方法について、図面を基に具体的に説明したが、本発明装置及び本発明方法は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。 The apparatus and method of the present invention have been specifically described above with reference to the drawings. However, the apparatus and method of the present invention are not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention. It can be changed.
１ ：半導体基板
２ ：第１酸化シリコン膜
３ ：第１窒化シリコン膜
４ ：第１レジストパターン
５ ：素子分離トレンチ
６ ：第２酸化シリコン膜
７’ ：第２窒化シリコン膜
７ ：エッチング後の第２窒化シリコン膜
８’ ：レジストパターン
８ ：第２レジストパターン
９ ：第３酸化シリコン膜
１０ ：Ｎ型ＭＯＳＦＥＴ
１１ ：Ｐ型ＭＯＳＦＥＴ
１２ ：ソース及びドレイン
１３ ：ゲート酸化シリコン膜
１４ ：ゲート電極
２１ ：半導体基板
２２ ：第１酸化シリコン膜
２３ ：第１窒化シリコン膜
２４ ：素子分離レジストパターン
２５ ：素子分離トレンチ
２６’：第２窒化シリコン膜
２６ ：第２窒化シリコン膜
２７’：第３酸化シリコン膜
２７ ：第３酸化シリコン膜
２８ ：第４酸化シリコン膜
２９ ：Ｎ型ＭＯＳＦＥＴ
３０ ：Ｐ型ＭＯＳＦＥＴ
３１ ：ソース及びドレイン
３２ ：ゲート酸化シリコン膜
３３ ：ゲート電極
1: Semiconductor substrate 2: 1st silicon oxide film 3: 1st silicon nitride film 4: 1st resist pattern 5: Element isolation trench 6: 2nd silicon oxide film 7 ': 2nd silicon nitride film 7: 2nd after etching Silicon nitride film 8 ′: resist pattern 8: second resist pattern 9: third silicon oxide film 10: N-type MOSFET
11: P-type MOSFET
12: source and drain 13: gate silicon oxide film 14: gate electrode 21: semiconductor substrate 22: first silicon oxide film 23: first silicon nitride film 24: element isolation resist pattern 25: element isolation trench 26 ′: second nitride Silicon film 26: second silicon nitride film 27 ′: third silicon oxide film 27: third silicon oxide film 28: fourth silicon oxide film 29: N-type MOSFET
30: P-type MOSFET
31: Source and drain 32: Gate silicon oxide film 33: Gate electrode
Claims (11)
前記素子分離構造体のトレンチ側壁部の前記Ｎ型ＭＯＳＦＥＴに隣接する部分に窒化シリコン膜を備え、前記トレンチ側壁部の前記Ｐ型ＭＯＳＦＥＴに隣接する部分には、前記窒化シリコン膜を備えていないことを特徴とする半導体装置。 A semiconductor device having two types of conductive MOSFETs, an N-type MOSFET and a P-type MOSFET, and a trench type element isolation structure for isolating the individual MOSFETs from each other on the surface of a semiconductor substrate. ,
A portion of the element isolation structure adjacent to the N-type MOSFET in the trench sidewall is provided with a silicon nitride film, and a portion of the trench sidewall adjacent to the P-type MOSFET is not provided with the silicon nitride film. A semiconductor device characterized by the above.
前記トレンチ型素子分離構造体の形成過程において、
半導体基板の表面に第１酸化シリコン膜と第１窒化シリコン膜を形成する工程と、
前記第１窒化シリコン膜上に第１レジストパターンを形成する工程と、
前記第１レジストパターンをマスクとして用い、前記第１窒化シリコン膜と前記第１酸化シリコン膜と前記半導体基板をエッチングしてトレンチを形成する工程と、
前記トレンチの内壁面に露出した前記半導体基板の表面と、前記第１窒化シリコン膜を覆うように、第２酸化シリコン膜を形成する工程と、
前記第２酸化シリコン膜を覆うように第２窒化シリコン膜を堆積する工程と、
前記第２窒化シリコン膜を選択的に除去するための第２レジストパターンを形成する工程と、
前記第２レジストパターンをマスクとして用い、前記第２窒化シリコン膜をエッチングする工程と、
前記トレンチ内に充填されるように第３酸化シリコン膜を堆積する工程と、
前記第１窒化シリコン膜をストッパとして、前記第３酸化シリコン膜を化学的機械研磨する工程と、
前記化学的機械研磨によって露出した前記第１窒化シリコン膜をエッチングして除去する工程と、
を有することを特徴とする半導体装置の製造方法。 A method for manufacturing a semiconductor device according to any one of claims 1 to 5,
In the formation process of the trench type element isolation structure,
Forming a first silicon oxide film and a first silicon nitride film on the surface of the semiconductor substrate;
Forming a first resist pattern on the first silicon nitride film;
Etching the first silicon nitride film, the first silicon oxide film, and the semiconductor substrate using the first resist pattern as a mask;
Forming a second silicon oxide film so as to cover the surface of the semiconductor substrate exposed on the inner wall surface of the trench and the first silicon nitride film;
Depositing a second silicon nitride film so as to cover the second silicon oxide film;
Forming a second resist pattern for selectively removing the second silicon nitride film;
Etching the second silicon nitride film using the second resist pattern as a mask;
Depositing a third silicon oxide film to fill the trench;
Chemical mechanical polishing the third silicon oxide film using the first silicon nitride film as a stopper;
Etching and removing the first silicon nitride film exposed by the chemical mechanical polishing;
A method for manufacturing a semiconductor device, comprising:
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