JP2007096598A

JP2007096598A - Atm network device

Info

Publication number: JP2007096598A
Application number: JP2005281555A
Authority: JP
Inventors: Hiroshi Imai; 寛今井
Original assignee: Oki Electric Industry Co Ltd; Oki Comtec Ltd
Current assignee: Oki Electric Industry Co Ltd; Oki Comtec Ltd
Priority date: 2005-09-28
Filing date: 2005-09-28
Publication date: 2007-04-12

Abstract

<P>PROBLEM TO BE SOLVED: To provide an ATM (asynchronous transfer mode) network device capable of performing a continuity test between an in-network higher-level device including a CLAD (cell assemble/deassemble) device and a circuit terminating device. <P>SOLUTION: A continuity test means is provided within an in-network higher-rank device. The means generates an ATM cell processed ATM test signal, performs error detection and transmission error detection as an ATM cell on a feedback ATM test signal from a CLAD device when the ATM cell processed ATM test signal is sent out to the CLAD device, and acquires the detection result as a continuity test result. Further, a test signal generation means, an ATM/STM (synchronous transfer mode) conversion means, a test signal detection means, and an error bit replacement means, are provided within the CLAD device. The test signal generation means generates a test signal and sends out the signal to a circuit terminating device. The ATM/STM conversion means carries out cell decomposition for an ATM cell processed test signal feed-backed from the circuit terminating device, and generates a feedback test signal. A test signal detection means detects whether there is an error bit in the feedback test signal or not. The error bit replacement means replaces each bit in the feedback ATM test signal with an error bit by the number of the detected error bits. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、ＡＴＭ(Asynchronous Transfer Mode)ネットワーク上の網内上位装置と、ＡＴＭ化された信号を回線交換方式、いわゆるＳＴＭ(Synchronous Transfer Mode)信号に変換すると共にかかるＳＴＭ信号をＡＴＭ信号に変換するＣＬＡＤ(Cell Assemble / Disassemble)装置とを含むＡＴＭネットワーク装置に関する。 The present invention converts an ATM signal into a circuit switching system, a so-called STM (Synchronous Transfer Mode) signal, and converts the STM signal into an ATM signal, as well as a host device on the ATM (Asynchronous Transfer Mode) network. The present invention relates to an ATM network device including a CLAD (Cell Assemble / Disassemble) device.

現在、マルチメディアインフラストラクチャとして、音声・映像データ等の各種の情報データを全て固定長のパケット（以下、セルと称する）で多重伝送するＡＴＭネットワークが着目されている。ＡＴＭネットワークには網内上位装置が接続され、この網内上位装置に、加入者ユーザ側の回線終端装置が接続される。ＡＴＭネットワークのサービス提供者は、新たな加入者が出現すると、そのユーザ宅に設置された回線終端装置及び網内上位装置間の導通試験を以下の如く行う。 At present, attention is focused on an ATM network that multiplex-transmits various information data such as audio / video data in a fixed-length packet (hereinafter referred to as a cell) as a multimedia infrastructure. A high-order apparatus in the network is connected to the ATM network, and a line terminating apparatus on the subscriber user side is connected to the high-level apparatus in the network. When a new subscriber appears, an ATM network service provider conducts a continuity test between the line terminating device installed in the user's home and the higher-level device in the network as follows.

先ず、ＡＴＭ通信サービス提供者は、回線終端装置及び網内上位装置間の下り回線からの信号がそのまま上り回線へと折り返すように、回線終端装内において両者を接続させるべき設定を行う。次に、網内上位装置側から下り回線を介してテスト信号を回線終端装置へ送出させ、このテスト信号が上り回線を介して網内上位装置側にそのまま戻ってきたか否かを判定することにより、導通の良否を試験するのである。 First, the ATM communication service provider performs setting to connect the two in the line terminator so that the signal from the downlink between the line terminator and the upper apparatus in the network is returned to the uplink as it is. Next, by sending a test signal from the upper device side in the network to the line terminating device via the downlink and determining whether or not this test signal has returned to the upper device side in the network via the uplink. The quality of continuity is tested.

ところで、ＡＴＭネットワーク構築が進むに従い、既存の回線交換方式によるネットワークとの相互リンクが必要とされてきた。かかる相互リンクを実現するには、回線交換方式に基づくＳＴＭ信号を固定長のブロック毎にセル化してＡＴＭセル信号に変換すると共にかかるＡＴＭセル信号をセル毎に分解してＳＴＭ信号に変換するＡＴＭ／ＳＴＭ変換機能を備えたＣＬＡＤ装置が不可欠となる。 By the way, as ATM network construction progresses, mutual links with networks using existing circuit switching methods have been required. In order to realize such a mutual link, an STM signal based on a circuit switching system is converted into an ATM cell signal for each fixed-length block, and the ATM cell signal is decomposed into cells and converted into an STM signal. A CLAD device having an / STM conversion function is indispensable.

そこで、既存の回線交換方式によって伝送を行うＳＴＭ回線終端装置及びＣＬＡＤ装置間の導通試験を実施することが提案された（例えば特許文献１参照）。 Therefore, it has been proposed to conduct a continuity test between the STM line terminator and the CLAD apparatus that perform transmission by the existing line switching method (see, for example, Patent Document 1).

ところが、かかる導通試験では、あくまでＳＴＭ回線終端装置及びＣＬＡＤ装置間の導通試験であり、網内上位装置及びＳＴＭ回線終端装置間の導通試験をＣＬＡＤ装置を含めた形態で実施できるものではなかった。
特開２００２−２１７９７９号公報 However, this continuity test is merely a continuity test between the STM line terminator and the CLAD device, and the continuity test between the network upper device and the STM line terminator cannot be implemented in a form including the CLAD device.
JP 2002-217799 A

本発明は、回線交換方式の回線終端装置及び網内上位装置間の導通試験をＣＬＡＤ装置を含めた形態で実行することができるＡＴＭネットワーク装置を提供することを目的とするものである。 SUMMARY OF THE INVENTION An object of the present invention is to provide an ATM network device capable of executing a continuity test between a circuit switching type line termination device and a host device in a network in a form including a CLAD device.

本発明によるＡＴＭネットワーク装置は、ＡＴＭネットワーク上の網内上位装置と、回線交換方式の回線終端装置との接続を為すＣＬＡＤ装置とを含むＡＴＭネットワーク装置であって、前記網内上位装置は、ＡＴＭセル化されたＡＴＭテスト信号を生成してこれを前記ＣＬＡＤ装置に送出した際に前記ＣＬＡＤ装置から帰還せしめられた帰還ＡＴＭテスト信号に対して誤り検出及びＡＴＭセルとしての伝送エラー検出を行いその検出結果を導通試験結果として得る導通試験手段を備え、前記ＣＬＡＤ装置は、テスト信号を生成しこれを前記回線終端装置に送出する試験信号生成手段と、前記回線終端装置から帰還せしめられた前記テスト信号をＡＴＭセル化したものをセル分解して帰還テスト信号を生成するＡＴＭ／ＳＴＭ変換手段と、前記帰還テスト信号中に誤りビットがあるか否かを検出する試験信号検出手段と、前記試験信号検出手段によって検出された前記誤りビットの数だけ前記帰還ＡＴＭテスト信号中における各ビットを誤りビットに置換する誤りビット置換手段と、を備える。 An ATM network device according to the present invention is an ATM network device including a host device in the network on the ATM network and a CLAD device for connecting to a circuit-switching line terminal device. When a cellized ATM test signal is generated and sent to the CLAD device, error detection and transmission error detection as an ATM cell are performed on the feedback ATM test signal fed back from the CLAD device. Continuity test means for obtaining a result as a continuity test result, wherein the CLAD device generates a test signal and sends it to the line terminator; and the test signal fed back from the line terminator ATM / STM conversion means for generating a feedback test signal by decomposing the ATM cell into a cell, Test signal detection means for detecting whether or not there is an error bit in the feedback test signal, and replacing each bit in the feedback ATM test signal with an error bit by the number of the error bits detected by the test signal detection means Error bit replacement means.

本発明によるＡＴＭネットワーク装置によれば、導通試験結果を網内上位装置側に通知する手段を要することなく、ＣＬＡＤ装置をも含めた網内上位装置及び回線終端装置間の導通試験を行うことが可能になる。 According to the ATM network device of the present invention, it is possible to perform a continuity test between a network upper device including a CLAD device and a line termination device without requiring a means for notifying the upper device in the network of the continuity test result. It becomes possible.

網内上位装置内に、ＡＴＭセル化されたＡＴＭテスト信号を生成してこれをＣＬＡＤ装置に送出した際にＣＬＡＤ装置から帰還せしめられた帰還ＡＴＭテスト信号に対して誤り検出及びＡＴＭセルとしての伝送エラー検出を行いその検出結果を導通試験結果として得る導通試験手段を設ける。更に、ＣＬＡＤ装置内に、テスト信号を生成しこれを回線終端装置に送出する試験信号生成手段と、回線終端装置から帰還せしめられたテスト信号をＡＴＭセル化したものをセル分解して帰還テスト信号を生成するＡＴＭ／ＳＴＭ変換手段と、帰還テスト信号中に誤りビットがあるか否かを検出する試験信号検出手段と、この検出された誤りビットの数だけ上記帰還ＡＴＭテスト信号中における各ビットを誤りビットに置換する誤りビット置換手段と、を設ける。 An ATM test signal converted into an ATM cell is generated in the network upper device and sent to the CLAD device, and error detection and transmission as an ATM cell are performed for the feedback ATM test signal fed back from the CLAD device. Continuity test means for detecting an error and obtaining the detection result as a continuity test result is provided. Further, a test signal generating means for generating a test signal in the CLAD device and sending it to the line termination device, and a test signal fed back from the line termination device into an ATM cell, cell-resolved and a feedback test signal ATM / STM conversion means for generating a test signal, test signal detection means for detecting whether or not there is an error bit in the feedback test signal, and each bit in the feedback ATM test signal by the number of detected error bits. Error bit replacement means for replacing with error bits.

以下に、本発明の実施例について添付の図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

図１は、本発明によるＡＴＭネットワークシステムの概略を示す図である。 FIG. 1 is a diagram showing an outline of an ATM network system according to the present invention.

図１において、ＡＴＭネットワーク１上には、ＡＴＭ通信サービス提供者による施設としての局舎２が複数設けられている。各局舎２には、網内上位装置２０及びＣＬＡＤ装置２１が設けられている。網内上位装置２０は、下り回線Ｓ１及び上り回線Ｓ２各々を介してＡＴＭネットワーク１と接続されている。又、網内上位装置２０には、下り回線Ｓ１１及び上り回線Ｓ１２を介して、ユーザ宅に設置されているＳＴＭ回線終端装置３が接続されている。ユーザ端末装置４は、ユーザによって入力された音声、映像、文字、又はＰＣ（パーソナルコンピュータ）データの如きユーザデータをＳＴＭ信号に変換してこれをＳＴＭ回線終端装置３に供給する。又、ユーザ端末装置４は、ＳＴＭ回線終端装置３から供給されたＳＴＭ信号にて示される映像及び文字データ等に対応した画像表示を行うと共に、かかるＳＴＭ信号によって示される音声データに対応した音響出力、並びにＰＣデータに対応した各種出力処理を行う。 In FIG. 1, a plurality of office buildings 2 as facilities by an ATM communication service provider are provided on an ATM network 1. Each station 2 is provided with a network upper device 20 and a CLAD device 21. The network upper device 20 is connected to the ATM network 1 via each of the downlink S1 and the uplink S2. Further, the STM line terminator 3 installed in the user's house is connected to the in-network upper apparatus 20 via the downlink S11 and the uplink S12. The user terminal device 4 converts user data such as voice, video, character, or PC (personal computer) data input by the user into an STM signal and supplies it to the STM line terminator 3. Further, the user terminal device 4 displays an image corresponding to the video and character data indicated by the STM signal supplied from the STM line terminator 3, and outputs the sound corresponding to the audio data indicated by the STM signal. And various output processes corresponding to the PC data.

ここで、上記ＳＴＭ回線終端装置３、ＣＬＡＤ装置２１及び網内上位装置２０各々には、回線の導通試験を実施する為の試験用回路が組み込まれている。 Here, each of the STM line terminator 3, the CLAD apparatus 21, and the network upper apparatus 20 incorporates a test circuit for performing a line continuity test.

図２は、かかる試験用回路が搭載されたＳＴＭ回線終端装置３、ＣＬＡＤ装置２１及び網内上位装置２０各々の内部構成の一例を示す図である。 FIG. 2 is a diagram showing an example of the internal configuration of each of the STM line terminating device 3, the CLAD device 21, and the network upper device 20 on which such a test circuit is mounted.

図２において、網内上位装置２０内には、第１試験信号生成検出回路１０２及びエラー集計回路１０３が設けられている。 In FIG. 2, a first test signal generation detection circuit 102 and an error totaling circuit 103 are provided in the network upper apparatus 20.

第１試験信号生成検出回路１０２は、オペレータから導通試験指令が発令された場合には導通試験モード、発令されなかった場合には通常モードに設定される。第１試験信号生成検出回路１０２は、通常モード時には、ＡＴＭネットワーク１上のＡＴＭセル信号を下り回線Ｓ１を介して取り込みこれを下り回線Ｓ３を介してＣＬＡＤ装置２１に中継供給しつつ、上り回線Ｓ４を介してＣＬＡＤ装置２１から供給されたＡＴＭセル信号を上り回線Ｓ２を介してＡＴＭネットワーク１上に送出する。一方、導通試験モード時には、第１試験信号生成検出回路１０２は、所定のテストデータをＡＴＭセル化したＡＴＭテストセル信号ＴＳ１_ATを生成し、これを下り回線Ｓ３を介してＣＬＡＤ装置２１に送出する。尚、上記テストデータは、ＣＲＣ（Cyclic Redundancy Check）符号等によって誤り検出符号化されたデータである。又、第１試験信号生成検出回路１０２は、上り回線Ｓ４中から帰還ＡＴＭテストセル信号ＴＳ１Ｒ_ATを検出した場合には、かかる帰還ＡＴＭテストセル信号ＴＳ１Ｒ_ATに対してＣＲＣ演算を施すことにより誤り検出を行うと共に、ＡＴＭセルとしての誤り、損失、誤配等の伝送エラーの有無を検出する。そして、第１試験信号生成検出回路１０２は、上記の如きＣＲＣ演算結果と、ＡＴＭセルとしての誤り、損失、誤配等の伝送エラーの有無とを示す第１導通試験結果信号ＴＲ１を生成してエラー集計回路１０３に供給する。 The first test signal generation detection circuit 102 is set to the continuity test mode when a continuity test command is issued from the operator, and to the normal mode when it is not issued. In the normal mode, the first test signal generation detection circuit 102 takes in the ATM cell signal on the ATM network 1 via the downlink S1, and relays and supplies it to the CLAD device 21 via the downlink S3, while the uplink S4 The ATM cell signal supplied from the CLAD device 21 is sent to the ATM network 1 via the uplink S2. On the other hand, in the continuity test mode, first test signal generation detecting circuit 102 generates an ATM test cell signal TS1 _AT that ATM cells a predetermined test data, which via a downlink S3, sent to the CLAD device 21 . The test data is data that has been subjected to error detection coding using a CRC (Cyclic Redundancy Check) code or the like. The first test signal generation detecting circuit 102, error detection by performing the, CRC calculation for such feedback ATM test cell signal TS1R _AT when detecting a feedback ATM test cell signal TS1R _AT from among uplink S4 And the presence / absence of a transmission error such as an error, loss, or incorrect distribution as an ATM cell is detected. Then, the first test signal generation detection circuit 102 generates a first continuity test result signal TR1 indicating the CRC calculation result as described above and the presence / absence of a transmission error such as an error, loss, or incorrect distribution as an ATM cell. This is supplied to the error totaling circuit 103.

エラー集計回路１０３は、エラーを示す第１導通試験結果信号ＴＲ１によってエラー情報、例えば誤りビット数、損失セル数、誤配セル数等を集計し、これをＣＬＡＤ装置２１及び網内上位装置２０間での回線導通エラーを示す値として表示する。更に、エラー集計回路１０３は、ＣＬＡＤ装置２１から試験回線Ｓ１５を介して第２導通試験結果信号ＴＲ２が供給された場合には、この第２導通試験結果信号ＴＲ２によってエラー情報、例えば誤りビット数を集計し、これをＣＬＡＤ装置２１及びＳＴＭ回線終端装置３間での回線導通エラーを示す値として表示する。 The error totaling circuit 103 totalizes error information, for example, the number of error bits, the number of lost cells, the number of misdistributed cells, and the like based on the first continuity test result signal TR1 indicating an error. Displayed as a value indicating a line continuity error at. Further, when the second continuity test result signal TR2 is supplied from the CLAD device 21 via the test line S15, the error totaling circuit 103 calculates error information, for example, the number of error bits, by the second continuity test result signal TR2. Aggregated and displayed as a value indicating a line conduction error between the CLAD device 21 and the STM line terminating device 3.

又、図２において、ＣＬＡＤ装置２１内には、回線ループ回路１１１及び１１２、ＡＴＭ／ＳＴＭ変換回路１１３、第２試験信号検出回路１１４、第２試験信号生成回路１１５が形成されている。 In FIG. 2, line loop circuits 111 and 112, an ATM / STM conversion circuit 113, a second test signal detection circuit 114, and a second test signal generation circuit 115 are formed in the CLAD device 21.

これら回線ループ回路１１１及び１１２、ＡＴＭ／ＳＴＭ変換回路１１３、第２試験信号検出回路１１４、及び第２試験信号生成回路１１５の各々は、オペレータから導通試験指令が発令された場合には導通試験モード、発令されなかった場合には通常モードに設定される。 Each of these line loop circuits 111 and 112, the ATM / STM conversion circuit 113, the second test signal detection circuit 114, and the second test signal generation circuit 115 is in a continuity test mode when a continuity test command is issued from the operator. If not issued, the normal mode is set.

回線ループ回路１１１は、通常モード時には、第１試験信号生成検出回路１０２及び回線ループ回路１１１間の下り回線Ｓ３と、回線ループ回路１１１及び１１２間の下り回線Ｓ５とを接続すると共に、第１試験信号生成検出回路１０２及び回線ループ回路１１１間の上り回線Ｓ４と、回線ループ回路１１１及び１１２間の上り回線Ｓ６とを接続する。一方、導通試験モード時には、回線ループ回路１１１は、下り回線Ｓ３を介して供給された上記ＡＴＭテストセル信号ＴＳ１_ATを下り回線Ｓ５を介して回線ループ回路１１２に中継供給する。更に、かかる導通試験モード時には、回線ループ回路１１１は、上り回線Ｓ６中から帰還ＡＴＭテストセル信号ＴＳ１Ｒ_ATを検出した場合にはこれを上記上り回線Ｓ４を介して第１試験信号生成検出回路１０２に供給する一方、帰還ＡＴＭテストセル信号ＴＳ２Ｒ_ATを検出した場合にはこれを帰還ＡＴＭテストセル信号ＴＳ２ＲＲ_ATとして下り回線Ｓ５を介して回線ループ回路１１２に帰還させる。 In the normal mode, the line loop circuit 111 connects the downlink S3 between the first test signal generation detection circuit 102 and the line loop circuit 111 and the downlink S5 between the line loop circuits 111 and 112 and performs the first test. An uplink S4 between the signal generation detection circuit 102 and the line loop circuit 111 and an uplink S6 between the line loop circuits 111 and 112 are connected. On the other hand, in the continuity test mode, line loop circuit 111, relay supplies the line loop circuit 112 via the ATM test cell signal TS1 _AT downlink S5, supplied via the downlink S3. Further, Such continuity test mode, line loop circuit 111, this in the case of detecting a feedback ATM test cell signal TS1R _AT from among the uplink S6 in the first test signal generation detecting circuit 102 via the uplink S4 while supply, is fed back to the line loop circuit 112 via the downlink S5 this as feedback ATM test cell signal TS2RR _AT if it detects a feedback ATM test cell signal TS2R _AT.

回線ループ回路１１２は、通常モード時には、回線ループ回路１１１及び１１２間の下り回線Ｓ５と、回線ループ回路１１２及びＡＴＭ／ＳＴＭ変換回路１１３間の下り回線Ｓ７とを接続すると共に、回線ループ回路１１１及び１１２間の上り回線Ｓ６と、回線ループ回路１１２及びＡＴＭ／ＳＴＭ変換回路１１３間の上り回線Ｓ８とを接続する。一方、導通試験モード時には、回線ループ回路１１２は、上り回線Ｓ８を介して供給された帰還ＡＴＭテストセル信号ＴＳ２Ｒ_ATをそのまま上り回線Ｓ６を介して回線ループ回路１１１に中継供給する。更に、かかる導通試験モード時には、回線ループ回路１１２は、下り回線Ｓ５中からＡＴＭテストセル信号ＴＳ１_ATを検出した場合にはこれを帰還ＡＴＭテストセル信号ＴＳ１Ｒ_ATとして上り回線Ｓ６を介して回線ループ回路１１１に帰還させる一方、帰還ＡＴＭテストセル信号ＴＳ２ＲＲ_ATを検出した場合にはこれをそのまま上り回線Ｓ７を介してＡＴＭ／ＳＴＭ変換回路１１３に供給する。 In the normal mode, the line loop circuit 112 connects the downlink S5 between the line loop circuits 111 and 112 and the downlink S7 between the line loop circuit 112 and the ATM / STM conversion circuit 113, as well as the line loop circuit 111 and An upstream line S6 between 112 and an upstream line S8 between the line loop circuit 112 and the ATM / STM conversion circuit 113 are connected. On the other hand, in the continuity test mode, line loop circuit 112, relay supplies the line loop circuit 111 via intact uplink and S6 feedback ATM test cell signal TS2R _AT supplied via the uplink S8. Furthermore, such a continuity test mode, line loop circuit 112, line loop circuit via the uplink and S6 which in the case of detecting the ATM test cell signal TS1 _AT from in the downlink S5, as a feedback ATM test cell signal TS1R _AT while for feeding back to 111, and supplies the ATM / STM conversion circuit 113 in the case of detecting a feedback ATM test cell signal TS2RR _AT via intact uplink S7 it.

ＡＴＭ／ＳＴＭ変換回路１１３は、通常モード及び導通試験モードのいずれにおいても、上記下り回線Ｓ７を介して供給されたＡＴＭセル信号をセル分解してＳＴＭ信号に変換し、これを下り回線Ｓ９を介して第２試験信号検出回路１１４に送出する。更に、ＡＴＭ／ＳＴＭ変換回路１１３は、上り回線Ｓ１２を介して供給されたＳＴＭ信号をＡＴＭセル化してＡＴＭセル信号を生成し、これを上り回線Ｓ８を介して回線ループ回路１１２に供給する。従って、ＡＴＭ／ＳＴＭ変換回路１１３は、導通試験モード時においては、下り回線Ｓ７を介して供給された帰還ＡＴＭテストセル信号ＴＳ２ＲＲ_ATをセル分解して帰還ＳＴＭテスト信号ＴＳ２ＲＲ_STに変換し、これを下り回線Ｓ９を介して第２試験信号検出回路１１４に送出する。更に、ＡＴＭ／ＳＴＭ変換回路１１３は、上り回線Ｓ１２を介してユーザ側のＳＴＭ回線終端装置３から供給された帰還ＳＴＭテスト信号ＴＳ２Ｒ_STをＡＴＭセル化してＡＴＭテストセル信号ＴＳ２Ｒ_ATを生成し、これを上り回線Ｓ８を介して回線ループ回路１１２に供給する。 The ATM / STM conversion circuit 113 performs cell decomposition on the ATM cell signal supplied via the downlink S7 and converts it into an STM signal in both the normal mode and the continuity test mode, and converts the ATM cell signal via the downlink S9. To the second test signal detection circuit 114. Further, the ATM / STM conversion circuit 113 converts the STM signal supplied via the uplink S12 into an ATM cell, generates an ATM cell signal, and supplies this to the line loop circuit 112 via the uplink S8. Accordingly, ATM / STM conversion circuit 113, continuity in the test mode, converts the feedback ATM test cell signal TS2RR _AT supplied via the downlink S7 cell decomposes the feedback STM test signal TS2RR _ST, this The signal is sent to the second test signal detection circuit 114 via the downlink S9. Further, the ATM / STM conversion circuit 113 converts the feedback STM test signal TS2R _ST supplied from the user-side STM line terminator 3 through the uplink S12 into an ATM cell to generate an ATM test cell signal TS2R _AT. Is supplied to the line loop circuit 112 via the uplink S8.

第２試験信号検出回路１１４は、通常モード時には、ＡＴＭ／ＳＴＭ変換回路１１３及び第２試験信号検出回路１１４間の下り回線Ｓ９と、第２試験信号検出回路１１４及び第２試験信号生成回路１１５間の下り回線Ｓ１０とを接続する。一方、導通試験モード時には、第２試験信号検出回路１１４は、下り回線Ｓ９を介して供給された帰還ＳＴＭテスト信号ＴＳ２ＲＲ_STに対して誤り検出処理を施し、その結果を示す第２導通試験結果信号ＴＲ２を試験回線Ｓ１５を介してエラー集計回路１０３に供給する。 In the normal mode, the second test signal detection circuit 114 is connected between the downlink S9 between the ATM / STM conversion circuit 113 and the second test signal detection circuit 114, and between the second test signal detection circuit 114 and the second test signal generation circuit 115. To the downlink S10. On the other hand, in the continuity test mode, second test signal detection circuit 114 performs error detection processing on the feedback STM test signal TS2RR _ST supplied via the downlink S9, the second continuity test result signal indicating the result TR2 is supplied to the error totaling circuit 103 via the test line S15.

第２試験信号生成回路１１５は、通常モード時には、第２試験信号検出回路１１４及び第２試験信号生成回路１１５間の下り回線Ｓ１１と、第２試験信号生成回路１１５及びＳＴＭ回線終端装置３間の下り回線Ｓ１１とを接続する。一方、導通試験モード時には、第２試験信号生成回路１１５は、所定のテストデータに対して誤り検出符号化処理を施すことによりＳＴＭテスト信号ＴＳ２_STを生成し、これを下り回線Ｓ１１を介してＳＴＭ回線終端装置３に送出する。尚、誤り検出符号化処理としては、例えば巡回符号化、畳み込み符号化、線形符号化、非線形符号化、又はＰＮ（pseudo noise）系列化の如き、ビット誤り検出が可能な符号化処理である。 In the normal mode, the second test signal generation circuit 115 is connected between the downlink S11 between the second test signal detection circuit 114 and the second test signal generation circuit 115, and between the second test signal generation circuit 115 and the STM line termination device 3. Connect to downlink S11. On the other hand, in the continuity test mode, the second test signal generation circuit 115 generates an STM test signal TS2 _ST by performing error detection encoding processing on predetermined test data, and this is generated via the downlink S11. It is sent to the line termination device 3. The error detection encoding process is an encoding process capable of bit error detection, such as cyclic encoding, convolutional encoding, linear encoding, nonlinear encoding, or PN (pseudo noise) series.

ＳＴＭ回線終端装置３は、通常モード時には、下り回線Ｓ１１を介して供給されたＳＴＭ信号をユーザ端末装置４に供給すると共に、かかるユーザ端末装置４から供給されたＳＴＭ信号を上り回線Ｓ１２を介してＡＴＭ／ＳＴＭ変換回路１１３に送出する。一方、導通試験モード時には、ＳＴＭ回線終端装置３は、上記下り回線Ｓ１１を介して供給された上記ＳＴＭテスト信号ＴＳ２_STを帰還ＳＴＭテスト信号ＴＳ２Ｒ_STとして上り回線Ｓ１２を介してＡＴＭ／ＳＴＭ変換回路１１３に送出する。 In the normal mode, the STM line terminator 3 supplies the STM signal supplied via the downlink S11 to the user terminal apparatus 4 and the STM signal supplied from the user terminal apparatus 4 via the uplink S12. The data is sent to the ATM / STM conversion circuit 113. On the other hand, in the continuity test mode, the STM line terminator 3 uses the STM test signal TS2 _ST supplied via the downlink S11 as the feedback STM test signal TS2R _ST as the ATM / STM conversion circuit 113 via the uplink S12. To send.

次に、かかる構成における動作について各モード（通常モード、導通試験モード）毎に説明する。 Next, the operation in this configuration will be described for each mode (normal mode, continuity test mode).

［通常モード］
先ず、ユーザ端末装置４は、ユーザによって入力された音声、映像、文字、又はＰＣ（パーソナルコンピュータ）データの如きユーザデータをＳＴＭ信号に変換してこれをＳＴＭ回線終端装置３に供給する。ＳＴＭ回線終端装置３は、かかるＳＴＭ信号を上り回線Ｓ１２を介してＣＬＡＤ装置２１に送出する。ＣＬＡＤ装置２１のＡＴＭ／ＳＴＭ変換回路１１３は、かかるＳＴＭ信号をＡＴＭセル化してＡＴＭセル信号を生成し、これを上り回線Ｓ８を介して回線ループ回路１１２に送出する。この際、かかるＡＴＭセル信号は、回線ループ回路１１２、上り回線Ｓ６、回線ループ回路１１１、上り回線Ｓ４を介して網内上位装置２０に供給される。網内上位装置２０の第１試験信号生成検出回路１０２は、かかるＡＴＭセル信号を上り回線Ｓ２及びＡＴＭネットワーク１を介して、送信先のユーザ端末装置４が接続されている局舎２に対して送信する。かかる局舎２の網内上位装置２０の第１試験信号生成検出回路１０２は、上記ＡＴＭセル信号を下り回線Ｓ１を介して取り込み、これを下り回線Ｓ３を介してＣＬＡＤ装置２１に送出する。この際、かかるＡＴＭセル信号は、ＣＬＡＤ装置２１の回線ループ回路１１１、下り回線Ｓ５、回線ループ回路１１２、及び下り回線Ｓ７を介してＡＴＭ／ＳＴＭ変換回路１１３に供給される。ＡＴＭ／ＳＴＭ変換回路１１３は、このＡＴＭセル信号をセル分解してＳＴＭ信号に変換し、これを下り回線Ｓ９を介して第２試験信号検出回路１１４に送出する。この際、かかるＳＴＭ信号は、第２試験信号検出回路１１４、下り回線Ｓ１０、第２試験信号生成回路１１５及び下り回線Ｓ１１を介してＳＴＭ回線終端装置３に送出される。ＳＴＭ回線終端装置３は、かかるＳＴＭ信号を取り込みこれをユーザ端末装置４に送出する。この際、ユーザ端末装置４は、かかるＳＴＭ回線終端装置３から供給されたＳＴＭ信号にて示される映像及び文字データに対応した画像表示を行うと共に、かかるＳＴＭ信号によって示される音声データに対応した音響出力、並びにＰＣデータに対応した各種出力処理を行う。 [Normal mode]
First, the user terminal device 4 converts user data such as voice, video, character, or PC (personal computer) data input by the user into an STM signal and supplies it to the STM line terminator 3. The STM line terminator 3 sends the STM signal to the CLAD device 21 via the uplink S12. The ATM / STM conversion circuit 113 of the CLAD device 21 converts the STM signal into an ATM cell to generate an ATM cell signal, and sends it to the line loop circuit 112 via the uplink S8. At this time, the ATM cell signal is supplied to the upper network apparatus 20 via the line loop circuit 112, the uplink S6, the line loop circuit 111, and the uplink S4. The first test signal generation / detection circuit 102 of the in-network upper apparatus 20 sends the ATM cell signal to the station 2 to which the destination user terminal apparatus 4 is connected via the uplink S2 and the ATM network 1. Send. The first test signal generation / detection circuit 102 of the upper network apparatus 20 in the station 2 takes the ATM cell signal via the downlink S1 and sends it to the CLAD apparatus 21 via the downlink S3. At this time, the ATM cell signal is supplied to the ATM / STM conversion circuit 113 via the line loop circuit 111, the downlink S5, the line loop circuit 112, and the downlink S7 of the CLAD device 21. The ATM / STM conversion circuit 113 performs cell decomposition on the ATM cell signal and converts it into an STM signal, which is sent to the second test signal detection circuit 114 via the downlink S9. At this time, the STM signal is sent to the STM line termination device 3 via the second test signal detection circuit 114, the downlink S10, the second test signal generation circuit 115, and the downlink S11. The STM line terminating device 3 takes in the STM signal and sends it to the user terminal device 4. At this time, the user terminal device 4 performs image display corresponding to the video and character data indicated by the STM signal supplied from the STM line terminating device 3 and also provides sound corresponding to the audio data indicated by the STM signal. Various output processes corresponding to output and PC data are performed.

ここで、オペレータが網内上位装置２０に対して導通試験指令を発令すると以下の如き導通試験モードの動作に移行する。 Here, when the operator issues a continuity test command to the host device 20 in the network, the operation proceeds to the following continuity test mode.

［導通試験モード］
尚、導通試験モードでは、図２に示す如く、回線経路Ａ並びに回線経路Ｂの導通試験を夫々個別に実施する。この際、回線経路Ａとは、第１試験信号生成検出回路１０２〜下り回線Ｓ３〜回線ループ回路１１１〜下り回線Ｓ５〜回線ループ回路１１２〜上り回線Ｓ６〜回線ループ回路１１１〜上り回線Ｓ４〜第１試験信号生成検出回路１０２なる経路である。一方、回線経路Ｂとは、第２試験信号生成回路１１５〜下り回線Ｓ１１〜ＳＴＭ回線終端装置３〜上り回線Ｓ１２〜ＡＴＭ／ＳＴＭ変換回路１１３〜上り回線Ｓ８〜回線ループ回路１１２〜上り回線Ｓ６〜回線ループ回路１１１〜下り回線Ｓ５〜回線ループ回路１１２〜下り回線Ｓ７〜ＡＴＭ／ＳＴＭ変換回路１１３〜下り回線Ｓ９〜第２試験信号検出回路１１４なる経路である。 [Continuity test mode]
In the continuity test mode, the continuity test for the line route A and the line route B is individually performed as shown in FIG. In this case, the line route A means the first test signal generation detection circuit 102-the downlink S3-the line loop circuit 111-the downlink S5-the line loop circuit 112-the uplink S6-the line loop circuit 111-the uplink S4- This is a path consisting of one test signal generation detection circuit 102. On the other hand, the line route B is the second test signal generation circuit 115, the downlink S11, the STM line termination device 3, the uplink S12, the ATM / STM conversion circuit 113, the uplink S8, the line loop circuit 112, and the uplink S6. This is a path consisting of a line loop circuit 111 to a downlink S5, a line loop circuit 112, a downlink S7, an ATM / STM conversion circuit 113, a downlink S9, and a second test signal detection circuit 114.

先ず、図２に示す如き回線経路Ａに対する導通試験では、第１試験信号生成検出回路１０２が、所定のテストデータをＡＴＭセル化したＡＴＭテストセル信号ＴＳ１_ATを下り回線Ｓ３を介してＣＬＡＤ装置２１に送出する。ＣＬＡＤ装置２１の回線ループ回路１１１は、かかる下り回線Ｓ３を介して供給されたＡＴＭテストセル信号ＴＳ１_ATを下り回線Ｓ５を介して回線ループ回路１１２に供給する。回線ループ回路１１２は、かかる下り回線Ｓ５を介して供給されたＡＴＭテストセル信号ＴＳ１_ATをそのまま帰還ＡＴＭテストセル信号ＴＳ１Ｒ_ATとして、上り回線Ｓ６を介して回線ループ回路１１１に帰還させる。回線ループ回路１１１は、かかる帰還ＡＴＭテストセル信号ＴＳ１Ｒ_ATを上り回線Ｓ４を介して第１試験信号生成検出回路１０２に送出する。第１試験信号生成検出回路１０２は、帰還ＡＴＭテストセル信号ＴＳ１Ｒ_ATに対してＣＲＣ演算を施すことにより誤り検出を行うと共に、ＡＴＭセルとしての誤り、損失、誤配等の伝送エラーの有無を検出し、各検出結果を示す第１導通試験結果信号ＴＲ１をエラー集計回路１０３に供給する。この際、エラー集計回路１０３は、エラー有りを示す第１導通試験結果信号ＴＲ１にて提供されるエラー情報を集計し、これを図２に示されるが如き回線経路Ａ内での導通異常の度合いを示す値として表示する。 First, in the continuity test for the line path A as shown in FIG. 2, the first test signal generation detection circuit 102 sends the ATM test cell signal TS1 _{AT obtained} by converting predetermined test data into ATM cells via the downlink S3 to the CLAD device 21. To send. The line loop circuit 111 of the CLAD device 21 supplies the ATM test cell signal TS1 _AT supplied via the downlink S3 to the line loop circuit 112 via the downlink S5. Line loop circuit 112, an ATM test cell signal TS1 _AT supplied via such a downlink S5 as it is returned ATM test cell signal TS1R _AT, is fed back to the line loop circuit 111 via the uplink S6. Line loop circuit 111 sends such feedback ATM test cell signal TS1R _AT to the first test signal generation detecting circuit 102 via the uplink S4. The first test signal generation detecting circuit 102 performs error detection by performing a CRC operation on the feedback ATM test cell signal TS1R _AT, errors as ATM cells, loss, detects the presence or absence of transmission errors, such as miscarriage Then, the first continuity test result signal TR1 indicating each detection result is supplied to the error counting circuit 103. At this time, the error totaling circuit 103 totals error information provided by the first continuity test result signal TR1 indicating that there is an error, and this is the degree of continuity abnormality in the line route A as shown in FIG. Is displayed as a value indicating.

このように、回線経路Ａに対する導通試験では、先ず、網内上位装置２０及びＣＬＡＤ装置２１間においてＡＴＭセル信号の伝送を行う為の下り回線Ｓ３と上り回線Ｓ４とを、ＣＬＡＤ装置２１内に設けられている回線ループ回路１１２にて接続する。次に、網内上位装置２０の第１試験信号生成検出回路１０２にて生成したＡＴＭテストセル信号ＴＳ１_ATを、下り回線Ｓ３〜回線ループ回路１１１〜下り回線Ｓ５〜回線ループ回路１１２〜上り回線Ｓ６〜回線ループ回路１１１〜上り回線Ｓ４なる回線経路Ａを介して第１試験信号生成検出回路１０２に帰還させる。そして、かかる第１試験信号生成検出回路１０２に帰還した帰還ＡＴＭテストセル信号ＴＳ１Ｒ_ATについて正常性の判定を行い、その判定結果によって、上記回線経路Ａにおける導通の異常を検出するのである。 As described above, in the continuity test for the line route A, first, the downlink S3 and the uplink S4 for transmitting the ATM cell signal between the upper network apparatus 20 and the CLAD apparatus 21 are provided in the CLAD apparatus 21. The line loop circuit 112 is connected. Next, the ATM test cell signal TS1 _AT generated by the first test signal generation / detection circuit 102 of the network upper level apparatus 20 is converted into the downlink S3—line loop circuit 111—downlink S5—line loop circuit 112—uplink S6. Returning to the first test signal generation detection circuit 102 via the line route A consisting of the line loop circuit 111 to the uplink S4 Then, a determination is normality for such first feedback ATM test cell signal returned to the test signal generation detecting circuit 102 TS1R _AT, by the determination result is to detect abnormalities of conduction in the line path A.

次に、図２に示す如き回線経路Ｂに対する導通試験では、先ず、第２試験信号生成回路１１５が、所定のテストデータに対して誤り検出符号化処理を施すことによりＳＴＭテスト信号ＴＳ２_STを生成し、これを下り回線Ｓ１１を介してＳＴＭ回線終端装置３に送出する。ＳＴＭ回線終端装置３は、下り回線Ｓ１１を介して供給されたＳＴＭテスト信号ＴＳ２_STをそのまま帰還ＳＴＭテスト信号ＴＳ２Ｒ_STとして上り回線Ｓ１２を介してＣＬＡＤ装置２１側に帰還させる。この際、ＣＬＡＤ装置２１のＡＴＭ／ＳＴＭ変換回路１１３は、かかる帰還ＳＴＭテスト信号ＴＳ２Ｒ_STをＡＴＭセル化して帰還ＡＴＭテストセル信号ＴＳ２Ｒ_ATを生成し、これを上り回線Ｓ８を介して回線ループ回路１１２に供給する。回線ループ回路１１２は、かかる帰還ＡＴＭテストセル信号ＴＳ２Ｒ_ATをそのまま上り回線Ｓ６を介して回線ループ回路１１１に供給する。回線ループ回路１１１は、かかる帰還ＡＴＭテストセル信号ＴＳ２Ｒ_ATをそのまま帰還ＡＴＭテストセル信号ＴＳ２ＲＲ_ATとして、下り回線Ｓ５を介して回線ループ回路１１２に帰還させる。回線ループ回路１１２は、かかる帰還ＡＴＭテストセル信号ＴＳ２ＲＲ_ATをそのまま下り回線Ｓ７を介してＡＴＭ／ＳＴＭ変換回路１１３に送出する。ＡＴＭ／ＳＴＭ変換回路１１３は、下り回線Ｓ７を介して供給された帰還ＡＴＭテストセル信号ＴＳ２ＲＲ_ATをセル分解して帰還ＳＴＭテスト信号ＴＳ２ＲＲ_STに変換し、これを下り回線Ｓ９を介して第２試験信号検出回路１１４に送出する。第２試験信号検出回路１１４は、下り回線Ｓ９を介して供給された帰還ＳＴＭテスト信号ＴＳ２ＲＲ_STに対して誤り検出処理を施し、誤りが有るか否かを示す第２導通試験結果信号ＴＲ２を試験回線Ｓ１５を介してエラー集計回路１０３に送出する。尚、第２導通試験結果信号ＴＲ２を送信するにあたり、専用の試験回線Ｓ１５を用いずとも、例えばITU-T勧告G983.2にて定められている制御セル（例えばOMCCセル）を用いて上り回線Ｓ４を介して網内上位装置２０側に送信することも可能である。網内上位装置２０のエラー集計回路１０３は、エラーを示す第２導通試験結果信号ＴＲ２にて示されるエラー情報を集計し、これを図２に示されるが如き回線経路Ｂ内での導通異常の度合いを示す値として表示する。 Next, in the continuity test for the circuit path B as shown in FIG. 2, first, the second test signal generation circuit 115 generates an STM test signal TS2 _ST by performing error detection encoding processing on predetermined test data. Then, it is sent to the STM line terminating device 3 via the downlink S11. The STM line terminator 3 feeds back the STM test signal TS2 _ST supplied via the downlink S11 as it is as the feedback STM test signal TS2R _ST to the CLAD apparatus 21 side via the uplink S12. In this case, ATM / STM conversion circuit 113 of the CLAD device 21, such feedback STM test signal TS2R _ST and ATM cells to generate a feedback ATM test cell signal TS2R _AT, the line loop circuit 112 this through uplink S8 To supply. Line loop circuit 112 supplies the line loop circuit 111 such feedback ATM test cell signal TS2R _AT as it via the uplink S6. Line loop circuit 111, such feedback ATM test cell signal TS2R _AT as it returned ATM test cell signal TS2RR _AT, is fed back to the line loop circuit 112 via the downlink S5. The line loop circuit 112 sends the feedback ATM test cell signal TS2RR _AT as it is to the ATM / STM conversion circuit 113 via the downlink S7. The ATM / STM conversion circuit 113 performs cell decomposition on the feedback ATM test cell signal TS2RR _AT supplied via the downlink S7 to convert it into a feedback STM test signal TS2RR _ST , which is then subjected to the second test via the downlink S9. The signal is sent to the signal detection circuit 114. The second test signal detection circuit 114 performs error detection processing on the feedback STM test signal TS2RR _ST supplied via the downlink S9, and tests the second continuity test result signal TR2 indicating whether or not there is an error. The data is sent to the error counting circuit 103 via the line S15. In transmitting the second continuity test result signal TR2, for example, an uplink using a control cell (for example, OMCC cell) defined in ITU-T recommendation G983.2 without using the dedicated test line S15. It is also possible to transmit to the upper network apparatus 20 side via S4. The error totaling circuit 103 of the network upper level apparatus 20 totals error information indicated by the second continuity test result signal TR2 indicating an error, and the error information indicated by the second continuity test result signal TR2 as shown in FIG. Displayed as a value indicating the degree.

このように、図２に示されるＣＬＡＤ装置２１内には、ＡＴＭセル信号の伝送を司る下り回線（Ｓ５、Ｓ７）と上り回線（Ｓ６、Ｓ８）とを、導通試験モード時に限り連結させる回線ループ回路１１１が設けられている。又、かかるＣＬＡＤ装置２１内のＡＴＭ／ＳＴＭ変換回路２１３及びＳＴＭ回線終端装置３間には、導通試験モード時においてＳＴＭ信号形態にてテスト信号（ＴＳ２_ST）をＳＴＭ回線終端装置３に送出する第２試験信号生成回路１１５が設けられている。更に、ＡＴＭ／ＳＴＭ変換回路２１３及びＳＴＭ回線終端装置３間には、かかるＳＴＭ回線終端装置３の通過後、ＡＴＭ／ＳＴＭ変換回路２１３〜上り回線Ｓ８〜回線ループ回路１１２〜上り回線Ｓ６〜回線ループ回路１１１〜下り回線Ｓ５〜回線ループ回路１１２〜下り回線Ｓ７及びＡＴＭ／ＳＴＭ変換回路２１３を経て帰還したテスト信号（ＴＳ２ＲＲ_ST）に生じているビット誤りを検出する第２試験信号検出回路１１４が設けられている。 In this way, in the CLAD device 21 shown in FIG. 2, a line loop that connects the downlinks (S5, S7) and the uplinks (S6, S8) that control transmission of the ATM cell signal only in the continuity test mode. A circuit 111 is provided. A test signal (TS2 _ST ) is sent between the ATM / STM conversion circuit 213 and the STM line terminator 3 in the CLAD device 21 to the STM line terminator 3 in the STM signal form in the continuity test mode. Two test signal generation circuits 115 are provided. Further, between the ATM / STM conversion circuit 213 and the STM line terminator 3, after passing through the STM line terminator 3, the ATM / STM conversion circuit 213, the uplink S8, the line loop circuit 112, the uplink S6, and the line loop. There is provided a second test signal detection circuit 114 for detecting a bit error occurring in the test signal (TS2RR _ST ) fed back through the circuit 111 to the downlink S5 to the line loop circuit 112 to the downlink S7 and the ATM / STM conversion circuit 213. It has been.

かかる構成により、ＳＴＭ回線終端装置３通過後のＳＴＭテスト信号をＡＴＭ／ＳＴＭ変換回路１１３にてＡＴＭセル化し、これを再びＡＴＭ／ＳＴＭ変換回路１１３によってＳＴＭ形態に変換して得られたＳＴＭテスト信号に基づき、上述した如き回線経路Ｂに対する導通異常判定を行うようにしたのである。 With this configuration, the STM test signal obtained by passing the STM test signal after passing through the STM line terminator 3 into an ATM cell by the ATM / STM conversion circuit 113 and converting it into the STM format again by the ATM / STM conversion circuit 113 is obtained. Based on the above, the continuity abnormality determination for the line route B as described above is performed.

従って、図２に示される構成によれば、網内上位装置２０及びＳＴＭ回線終端装置３間の導通試験を、ＡＴＭ／ＳＴＭ変換動作をも含めた形態にて行うことが可能となる。 Therefore, according to the configuration shown in FIG. 2, the continuity test between the in-network high-level device 20 and the STM line terminator 3 can be performed in a form including the ATM / STM conversion operation.

次に、図３において、本発明による導通試験用回路が搭載されたＳＴＭ回線終端装置３、ＣＬＡＤ装置２１及び網内上位装置２０各々の動作を説明する。 Next, referring to FIG. 3, the operations of the STM line terminator 3, the CLAD device 21, and the network upper device 20 each equipped with the continuity test circuit according to the present invention will be described.

図３において、網内上位装置２０内には、第１試験信号生成検出回路２０２及びエラー集計回路２０３が設けられている。 In FIG. 3, a first test signal generation detection circuit 202 and an error totaling circuit 203 are provided in the network upper apparatus 20.

第１試験信号生成検出回路２０２は、オペレータから導通試験指令が発令された場合には導通試験モード、発令されなかった場合には通常モードに設定される。第１試験信号生成検出回路２０２は、通常モード時には、図１に示す如きＡＴＭネットワーク１上のＡＴＭセル信号を下り回線Ｓ１を介して取り込みこれを下り回線Ｓ３を介してＣＬＡＤ装置２１に中継供給しつつ、上り回線Ｓ４を介してＣＬＡＤ装置２１から供給されたＡＴＭセル信号を上り回線Ｓ２を介してＡＴＭネットワーク１上に送出する。一方、導通試験モード時には、第１試験信号生成検出回路２０２は、所定のテストデータをＡＴＭセル化したＡＴＭテストセル信号ＴＳ１_ATを生成し、これを下り回線Ｓ３を介してＣＬＡＤ装置２１に送出する。尚、上記テストデータは、ＣＲＣ（Cyclic Redundancy Check）符号等によって誤り検出符号化されたデータである。又、第１試験信号生成検出回路２０２は、上り回線Ｓ４中から帰還ＡＴＭテストセル信号ＴＳ１Ｒ_ATを検出した場合には、かかる帰還ＡＴＭテストセル信号ＴＳ１Ｒ_ATに対してＣＲＣ演算を施すことにより誤り検出を行うと共に、ＡＴＭセルとしての誤り、損失、誤配等の伝送エラーの有無を検出する。そして、第１試験信号生成検出回路２０２は、上記の如きＣＲＣ演算結果と、ＡＴＭセルとしての誤り、損失、誤配等の伝送エラーの有無とを示す第１導通試験結果信号ＴＲを生成してエラー集計回路２０３に供給する。 The first test signal generation detection circuit 202 is set to a continuity test mode when a continuity test command is issued from the operator, and to a normal mode when it is not issued. In the normal mode, the first test signal generation detection circuit 202 takes in the ATM cell signal on the ATM network 1 as shown in FIG. 1 via the downlink S1, and relays and supplies it to the CLAD device 21 via the downlink S3. Meanwhile, the ATM cell signal supplied from the CLAD device 21 via the uplink S4 is transmitted onto the ATM network 1 via the uplink S2. On the other hand, in the continuity test mode, first test signal generation detecting circuit 202 generates an ATM test cell signal TS1 _AT that ATM cells a predetermined test data, which via a downlink S3, sent to the CLAD device 21 . The test data is data that has been subjected to error detection coding using a CRC (Cyclic Redundancy Check) code or the like. The first test signal generation detecting circuit 202, error detection by performing the, CRC calculation for such feedback ATM test cell signal TS1R _AT when detecting a feedback ATM test cell signal TS1R _AT from among uplink S4 And the presence / absence of a transmission error such as an error, loss, or incorrect distribution as an ATM cell is detected. The first test signal generation detection circuit 202 generates a first continuity test result signal TR indicating the CRC calculation result as described above and the presence / absence of a transmission error such as an error, loss, or incorrect distribution as an ATM cell. This is supplied to the error totaling circuit 203.

エラー集計回路２０３は、エラーを示す第１導通試験結果信号ＴＲによってエラー情報、例えば誤りビット数、損失セル数、誤配セル数等を集計し、これをＣＬＡＤ装置２１、ＳＴＭ回線終端端末３及び網内上位装置２０間での回線導通エラーを示す値として表示する。 The error totaling circuit 203 counts error information, for example, the number of error bits, the number of lost cells, the number of misdistributed cells, and the like based on the first continuity test result signal TR indicating an error, It is displayed as a value indicating a line continuity error between the upper devices 20 in the network.

又、図３に示されるように、ＣＬＡＤ装置２１内には、回線ループ回路２１１及び２１２、ＡＴＭ／ＳＴＭ変換回路２１３、第２試験信号検出回路２１４、第２試験信号生成回路２１５及び誤りビット置換回路２１６が形成されている。 As shown in FIG. 3, the CLAD device 21 includes line loop circuits 211 and 212, an ATM / STM conversion circuit 213, a second test signal detection circuit 214, a second test signal generation circuit 215, and an error bit replacement. A circuit 216 is formed.

これら回線ループ回路２１１及び２１２、ＡＴＭ／ＳＴＭ変換回路２１３、第２試験信号検出回路２１４、第２試験信号生成回路２１５及び誤りビット置換回路２１６の各々は、オペレータから導通試験指令が発令された場合には導通試験モード、発令されなかった場合には通常モードに設定される。 Each of these line loop circuits 211 and 212, the ATM / STM conversion circuit 213, the second test signal detection circuit 214, the second test signal generation circuit 215, and the error bit substitution circuit 216, when a continuity test command is issued from the operator Is set to the continuity test mode, or to the normal mode if not issued.

回線ループ回路２１１は、通常モード時には、第１試験信号生成検出回路２０２及び回線ループ回路２１１間の下り回線Ｓ３と、回線ループ回路２１１及び２１２間の下り回線Ｓ５とを接続すると共に、第１試験信号生成検出回路２０２及び回線ループ回路２１１間の上り回線Ｓ４と、回線ループ回路２１１及び２１２間の上り回線Ｓ６とを接続する。一方、導通試験モード時には、回線ループ回路２１１は、下り回線Ｓ３を介して供給された上記ＡＴＭテストセル信号ＴＳ１_ATを下り回線Ｓ５を介して回線ループ回路２１２に中継供給する。更に、かかる導通試験モード時には、回線ループ回路２１１は、上り回線Ｓ６中から帰還ＡＴＭテストセル信号ＴＳ１Ｒ_ATを検出した場合にはこれを上記上り回線Ｓ４を介して第１試験信号生成検出回路２０２に供給する一方、帰還ＡＴＭテストセル信号ＴＳ２Ｒ_ATを検出した場合にはこれを帰還ＡＴＭテストセル信号ＴＳ２ＲＲ_ATとして下り回線Ｓ５を介して回線ループ回路２１２に帰還させる。 In the normal mode, the line loop circuit 211 connects the downlink S3 between the first test signal generation detection circuit 202 and the line loop circuit 211 and the downlink S5 between the line loop circuits 211 and 212 and performs the first test. An uplink S4 between the signal generation detection circuit 202 and the line loop circuit 211 and an uplink S6 between the line loop circuits 211 and 212 are connected. On the other hand, in the continuity test mode, the line loop circuit 211 relays and supplies the ATM test cell signal TS1 _AT supplied via the downlink S3 to the line loop circuit 212 via the downlink S5. Further, Such continuity test mode, line loop circuit 211, this in the case of detecting a feedback ATM test cell signal TS1R _AT from among the uplink S6 in the first test signal generation detecting circuit 202 via the uplink S4 On the other hand, when the feedback ATM test cell signal TS2R _AT is detected, it is fed back to the line loop circuit 212 via the downlink S5 as the feedback ATM test cell signal TS2RR _AT .

回線ループ回路２１２は、通常モード時には、回線ループ回路２１１及び２１２間の下り回線Ｓ５と、回線ループ回路２１２及びＡＴＭ／ＳＴＭ変換回路２１３間の下り回線Ｓ７とを接続すると共に、回線ループ回路２１１及び２１２間の上り回線Ｓ６と、回線ループ回路２１２及びＡＴＭ／ＳＴＭ変換回路２１３間の上り回線Ｓ８とを接続する。一方、導通試験モード時には、回線ループ回路２１２は、上り回線Ｓ８を介して供給された帰還ＡＴＭテストセル信号ＴＳ２Ｒ_ATをそのまま上り回線Ｓ６を介して回線ループ回路２１１に中継供給する。更に、回線ループ回路２１２は、下り回線Ｓ５中からＡＴＭテストセル信号ＴＳ１_ATを検出した場合にはこれを誤りビット置換回路２１６を介した後、帰還ＡＴＭテストセル信号ＴＳ１Ｒ_ATとして上り回線Ｓ６を介して回線ループ回路２１１に送出し、下り回線Ｓ５中から帰還ＡＴＭテストセル信号ＴＳ２ＲＲ_ATを検出した場合にはこれをそのまま上り回線Ｓ７を介してＡＴＭ／ＳＴＭ変換回路２１３に供給する。尚、誤りビット置換回路２１６は、第２試験信号検出回路２１４から供給された誤りビット数信号ＥＢにて示される誤りビットの数だけ、ＡＴＭテストセル信号ＴＳ１_ATによるビット列中の各ビットの論理レベルを反転させて誤りビットに置換したものを帰還ＡＴＭテストセル信号ＴＳ１Ｒ_ATとして上り回線Ｓ６上に送出する。 In the normal mode, the line loop circuit 212 connects the downlink S5 between the line loop circuits 211 and 212 and the downlink S7 between the line loop circuit 212 and the ATM / STM conversion circuit 213, as well as the line loop circuit 211 and The uplink S6 between the 212 and the uplink S8 between the line loop circuit 212 and the ATM / STM conversion circuit 213 are connected. On the other hand, in the continuity test mode, line loop circuit 212, relay supplies the line loop circuit 211 via intact uplink and S6 feedback ATM test cell signal TS2R _AT supplied via the uplink S8. Furthermore, the line loop circuit 212, after passing through the error bit replacement circuit 216 this in the case of detecting the ATM test cell signal TS1 _AT from in the downlink S5, via the uplink S6 as a feedback ATM test cell signal TS1R _AT and transmitted to the line loop circuit 211 Te, and supplies the ATM / STM conversion circuit 213 in the case of detecting a feedback ATM test cell signal TS2RR _AT from in downlink S5, through intact uplink S7 it. The error bit replacement circuit 216, the number of error bits represented by the second supplied from the test signal detection circuit 214 the error bit number signal EB, the logic level of each bit in the bit string by ATM test cell signal TS1 _AT Is inverted and replaced with an error bit, and is sent on the uplink S6 as a feedback ATM test cell signal TS1R _AT .

ＡＴＭ／ＳＴＭ変換回路２１３は、通常モード及び導通試験モードのいずれにおいても、上記下り回線Ｓ７を介して供給されたＡＴＭセル信号をセル分解してＳＴＭ信号に変換し、これを下り回線Ｓ９を介して第２試験信号検出回路２１４に送出する。更に、ＡＴＭ／ＳＴＭ変換回路２１３は、上り回線Ｓ１２を介して供給されたＳＴＭ信号をＡＴＭセル化してＡＴＭセル信号を生成し、これを上り回線Ｓ８を介して回線ループ回路２１２に供給する。従って、ＡＴＭ／ＳＴＭ変換回路２１３は、導通試験モード時においては、下り回線Ｓ７を介して供給された帰還ＡＴＭテストセル信号ＴＳ２ＲＲ_ATをセル分解して帰還ＳＴＭテスト信号ＴＳ２ＲＲ_STに変換し、これを下り回線Ｓ９を介して第２試験信号検出回路２１４に送出する。更に、ＡＴＭ／ＳＴＭ変換回路２１３は、上り回線Ｓ１２を介してユーザ側のＳＴＭ回線終端装置３から供給された帰還ＳＴＭテスト信号ＴＳ２Ｒ_STをＡＴＭセル化してＡＴＭテストセル信号ＴＳ２Ｒ_ATを生成し、これを上り回線Ｓ８を介して回線ループ回路２１２に供給する。 The ATM / STM conversion circuit 213 performs cell decomposition on the ATM cell signal supplied via the downlink S7 and converts it into an STM signal in both the normal mode and the continuity test mode, and converts the ATM cell signal via the downlink S9. To the second test signal detection circuit 214. Further, the ATM / STM conversion circuit 213 converts the STM signal supplied via the uplink S12 into an ATM cell to generate an ATM cell signal, and supplies this to the line loop circuit 212 via the uplink S8. Therefore, in the continuity test mode, the ATM / STM conversion circuit 213 performs cell decomposition on the feedback ATM test cell signal TS2RR _AT supplied via the downlink S7 and converts it into a feedback STM test signal TS2RR _ST. The signal is sent to the second test signal detection circuit 214 via the downlink S9. Further, the ATM / STM conversion circuit 213 converts the feedback STM test signal TS2R _ST supplied from the user-side STM line terminator 3 via the uplink S12 into an ATM cell to generate an ATM test cell signal TS2R _AT. Is supplied to the line loop circuit 212 via the uplink S8.

第２試験信号検出回路２１４は、通常モード時には、ＡＴＭ／ＳＴＭ変換回路２１３及び第２試験信号検出回路２１４間の下り回線Ｓ９と、第２試験信号検出回路２１４及び第２試験信号生成回路２１５間の下り回線Ｓ１０とを接続する。一方、導通試験モード時には、第２試験信号検出回路２１４は、下り回線Ｓ９を介して供給された帰還ＳＴＭテスト信号ＴＳ２ＲＲ_STに対して誤り検出処理を施し、その誤りビットの数を計数してその数を示す誤りビット数信号ＥＢを誤りビット置換回路２１６に供給する。 In the normal mode, the second test signal detection circuit 214 is connected between the downlink S9 between the ATM / STM conversion circuit 213 and the second test signal detection circuit 214, and between the second test signal detection circuit 214 and the second test signal generation circuit 215. To the downlink S10. On the other hand, in the continuity test mode, second test signal detection circuit 214 performs error detection processing on the feedback STM test signal TS2RR _ST supplied via the downlink S9, counts the number of the error bits that The error bit number signal EB indicating the number is supplied to the error bit replacement circuit 216.

第２試験信号生成回路２１５は、通常モード時には、第２試験信号検出回路２１４及び第２試験信号生成回路２１５間の下り回線Ｓ１１と、第２試験信号生成回路２１５及びＳＴＭ回線終端装置３間の下り回線Ｓ１１とを接続する。一方、導通試験モード時には、第２試験信号生成回路２１５は、所定のテストデータに対して誤り検出符号化処理を施すことによりＳＴＭテスト信号ＴＳ２_STを生成し、これを下り回線Ｓ１１を介してＳＴＭ回線終端装置３に送出する。尚、誤り検出符号化処理としては、例えば巡回符号化、畳み込み符号化、線形符号化、非線形符号化、又はＰＮ（pseudo noise）系列化の如き、ビット誤り検出が可能な符号化処理である。 In the normal mode, the second test signal generation circuit 215 is connected between the downlink S11 between the second test signal detection circuit 214 and the second test signal generation circuit 215, and between the second test signal generation circuit 215 and the STM line termination device 3. Connect to downlink S11. On the other hand, in the continuity test mode, the second test signal generation circuit 215 generates an STM test signal TS2 _ST by performing error detection encoding processing on predetermined test data, and generates this STM test signal via the downlink S11. It is sent to the line termination device 3. The error detection encoding process is an encoding process capable of bit error detection, such as cyclic encoding, convolutional encoding, linear encoding, nonlinear encoding, or PN (pseudo noise) series.

ＳＴＭ回線終端装置３は、通常モード時には、下り回線Ｓ１１を介して供給されたＳＴＭ信号をユーザ端末装置４に供給すると共に、かかるユーザ端末装置４から供給されたＳＴＭ信号を上り回線Ｓ１２を介してＡＴＭ／ＳＴＭ変換回路２１３に送出する。一方、導通試験モード時には、ＳＴＭ回線終端装置３は、上記下り回線Ｓ１１を介して供給された上記ＳＴＭテスト信号ＴＳ２_STを帰還ＳＴＭテスト信号ＴＳ２Ｒ_STとして上り回線Ｓ１２を介してＡＴＭ／ＳＴＭ変換回路２１３に送出する。 In the normal mode, the STM line terminator 3 supplies the STM signal supplied via the downlink S11 to the user terminal apparatus 4 and the STM signal supplied from the user terminal apparatus 4 via the uplink S12. The data is sent to the ATM / STM conversion circuit 213. On the other hand, in the continuity test mode, the STM line terminating device 3 uses the STM test signal TS2 _ST supplied via the downlink S11 as a feedback STM test signal TS2R _ST as an ATM / STM conversion circuit 213 via the uplink S12. To send.

［通常モード］
先ず、ユーザ端末装置４は、ユーザによって入力された音声、映像、文字、又はＰＣ（パーソナルコンピュータ）データの如きユーザデータをＳＴＭ信号に変換してこれをＳＴＭ回線終端装置３に供給する。ＳＴＭ回線終端装置３は、かかるＳＴＭ信号を上り回線Ｓ１２を介してＣＬＡＤ装置２１に送出する。ＣＬＡＤ装置２１のＡＴＭ／ＳＴＭ変換回路２１３は、かかるＳＴＭ信号をＡＴＭセル化してＡＴＭセル信号を生成し、これを上り回線Ｓ８を介して回線ループ回路２１２に送出する。この際、かかるＡＴＭセル信号は、回線ループ回路２１２、上り回線Ｓ６、回線ループ回路２１１、上り回線Ｓ４を介して網内上位装置２０に供給される。網内上位装置２０の第１試験信号生成検出回路２０２は、かかるＡＴＭセル信号を上り回線Ｓ２及びＡＴＭネットワーク１を介して、送信先のユーザ端末装置４が接続されている局舎２に対して送信する。かかる局舎２の網内上位装置２０の第１試験信号生成検出回路２０２は、上記ＡＴＭセル信号を下り回線Ｓ１を介して取り込み、これを下り回線Ｓ３を介してＣＬＡＤ装置２１に送出する。この際、かかるＡＴＭセル信号は、ＣＬＡＤ装置２１の回線ループ回路２１１、下り回線Ｓ５、回線ループ回路２１２、及び下り回線Ｓ７を介してＡＴＭ／ＳＴＭ変換回路２１３に供給される。ＡＴＭ／ＳＴＭ変換回路２１３は、このＡＴＭセル信号をセル分解してＳＴＭ信号に変換し、これを下り回線Ｓ９を介して第２試験信号検出回路２１４に送出する。この際、かかるＳＴＭ信号は、第２試験信号検出回路２１４、下り回線Ｓ１０、第２試験信号生成回路２１５及び下り回線Ｓ１１を介してＳＴＭ回線終端装置３に送出される。ＳＴＭ回線終端装置３は、かかるＳＴＭ信号を取り込みこれをユーザ端末装置４に送出する。この際、ユーザ端末装置４は、かかるＳＴＭ回線終端装置３から供給されたＳＴＭ信号にて示される映像及び文字データに対応した画像表示を行うと共に、かかるＳＴＭ信号によって示される音声データに対応した音響出力、並びにＰＣデータに対応した各種出力処理を行う。 [Normal mode]
First, the user terminal device 4 converts user data such as voice, video, character, or PC (personal computer) data input by the user into an STM signal and supplies it to the STM line terminator 3. The STM line terminator 3 sends the STM signal to the CLAD device 21 via the uplink S12. The ATM / STM conversion circuit 213 of the CLAD device 21 converts the STM signal into an ATM cell, generates an ATM cell signal, and sends it to the line loop circuit 212 via the uplink S8. At this time, the ATM cell signal is supplied to the upper network apparatus 20 via the line loop circuit 212, the uplink S6, the line loop circuit 211, and the uplink S4. The first test signal generation / detection circuit 202 of the higher-level device 20 in the network sends the ATM cell signal to the station 2 to which the destination user terminal device 4 is connected via the uplink S2 and the ATM network 1. Send. The first test signal generation / detection circuit 202 of the network upper level apparatus 20 in the station 2 takes the ATM cell signal via the downlink S1 and sends it to the CLAD apparatus 21 via the downlink S3. At this time, the ATM cell signal is supplied to the ATM / STM conversion circuit 213 via the line loop circuit 211, the downlink S5, the line loop circuit 212, and the downlink S7 of the CLAD device 21. The ATM / STM conversion circuit 213 performs cell decomposition on the ATM cell signal and converts it into an STM signal, which is sent to the second test signal detection circuit 214 via the downlink S9. At this time, the STM signal is sent to the STM line termination device 3 via the second test signal detection circuit 214, the downlink S10, the second test signal generation circuit 215, and the downlink S11. The STM line terminating device 3 takes in the STM signal and sends it to the user terminal device 4. At this time, the user terminal device 4 performs image display corresponding to the video and character data indicated by the STM signal supplied from the STM line terminating device 3 and also provides sound corresponding to the audio data indicated by the STM signal. Various output processes corresponding to output and PC data are performed.

［導通試験モード］
導通試験モードでは、図３に示す如く、回線経路Ａ並びに回線経路Ｂの導通試験を夫々個別に実施する。この際、回線経路Ａとは、第１試験信号生成検出回路２０２〜下り回線Ｓ３〜回線ループ回路２１１〜下り回線Ｓ５〜回線ループ回路２１２〜誤りビット置換回路２１６〜上り回線Ｓ６〜回線ループ回路２１１〜上り回線Ｓ４〜第１試験信号生成検出回路２０２なる経路である。一方、回線経路Ｂとは、第２試験信号生成回路２１５〜下り回線Ｓ１１〜ＳＴＭ回線終端装置３〜上り回線Ｓ１２〜ＡＴＭ／ＳＴＭ変換回路２１３〜上り回線Ｓ８〜回線ループ回路２１２〜上り回線Ｓ６〜回線ループ回路２１１〜下り回線Ｓ５〜回線ループ回路２１２〜下り回線Ｓ７〜ＡＴＭ／ＳＴＭ変換回路２１３〜下り回線Ｓ９〜第２試験信号検出回路２１４なる経路である。 [Continuity test mode]
In the continuity test mode, as shown in FIG. 3, the continuity tests for the line route A and the line route B are performed individually. At this time, the line route A means the first test signal generation detection circuit 202 to the downlink S3 to the line loop circuit 211 to the downlink S5 to the line loop circuit 212 to the error bit substitution circuit 216 to the uplink S6 to the line loop circuit 211. A path consisting of the uplink S4 to the first test signal generation detection circuit 202. On the other hand, the line route B means the second test signal generation circuit 215 to the downlink S11 to the STM line termination device 3 to the uplink S12 to the ATM / STM conversion circuit 213 to the uplink S8 to the line loop circuit 212 to the uplink S6 to This is a path consisting of line loop circuit 211 to downlink S5 to line loop circuit 212 to downlink S7 to ATM / STM conversion circuit 213 to downlink S9 to second test signal detection circuit 214.

先ず、第１試験信号生成検出回路２０２が、所定のテストデータをＡＴＭセル化したＡＴＭテストセル信号ＴＳ１_ATを下り回線Ｓ３を介してＣＬＡＤ装置２１に送出する。ＣＬＡＤ装置２１の回線ループ回路２１１は、かかる下り回線Ｓ３を介して供給されたＡＴＭテストセル信号ＴＳ１_ATを下り回線Ｓ５を介して回線ループ回路２１２に供給する。回線ループ回路２１２は、かかる下り回線Ｓ５を介して供給されたＡＴＭテストセル信号ＴＳ１_ATを、誤りビット置換回路２１６を介した後、帰還ＡＴＭテストセル信号ＴＳ１Ｒ_ATとして上り回線Ｓ６を介して回線ループ回路２１１に送出する。上り回線Ｓ６を介して回線ループ回路２１１に供給された帰還ＡＴＭテストセル信号ＴＳ１Ｒ_ATは、上り回線Ｓ４を介して網内上位装置２０の第１試験信号生成検出回路２０２に送出される。この際、第１試験信号生成検出回路２０２は、かかる帰還ＡＴＭテストセル信号ＴＳ１Ｒ_ATに対してＣＲＣ演算を施すことにより誤り検出を行うと共に、ＡＴＭセルとしての誤り、損失、誤配等の伝送エラーの有無を検出する。そして、第１試験信号生成検出回路２０２は、上記の如きＣＲＣ演算結果と、ＡＴＭセルとしての誤り、損失、誤配等の伝送エラーの有無とを示す第１導通試験結果信号ＴＲを生成してエラー集計回路２０３に供給する。 First, the first test signal generation detecting circuit 202, via the downlink and S3 ATM test cell signal TS1 _AT that ATM cells a predetermined test data is sent to the CLAD device 21. The line loop circuit 211 of the CLAD device 21 supplies the ATM test cell signal TS1 _AT supplied via the downlink S3 to the line loop circuit 212 via the downlink S5. The line loop circuit 212 passes the ATM test cell signal TS1 _AT supplied via the downlink S5 through the error bit substitution circuit 216 and then returns as the feedback ATM test cell signal TS1R _AT via the uplink S6. The data is sent to the circuit 211. The feedback ATM test cell signal TS1R _AT supplied to the line loop circuit 211 via the uplink S6 is sent to the first test signal generation / detection circuit 202 of the network upper device 20 via the uplink S4. At this time, the first test signal generation detecting circuit 202 performs error detection by performing a CRC operation for such feedback ATM test cell signal TS1R _AT, errors as ATM cells, loss, transmission errors, such as miscarriage The presence or absence of is detected. The first test signal generation detection circuit 202 generates a first continuity test result signal TR indicating the CRC calculation result as described above and the presence / absence of a transmission error such as an error, loss, or incorrect distribution as an ATM cell. This is supplied to the error totaling circuit 203.

ここで、図３に示される回線経路Ｂに対する導通試験では、先ず、第２試験信号生成回路２１５が、所定のテストデータに対して誤り検出符号化処理を施すことによりＳＴＭテスト信号ＴＳ２_STを生成し、これを下り回線Ｓ１１を介してＳＴＭ回線終端装置３に送出する。ＳＴＭ回線終端装置３は、下り回線Ｓ１１を介して供給されたＳＴＭテスト信号ＴＳ２_STをそのまま帰還ＳＴＭテスト信号ＴＳ２Ｒ_STとして上り回線Ｓ１２を介してＣＬＡＤ装置２１側に帰還させる。この際、ＣＬＡＤ装置２１のＡＴＭ／ＳＴＭ変換回路２１３は、かかる帰還ＳＴＭテスト信号ＴＳ２Ｒ_STをＡＴＭセル化して帰還ＡＴＭテストセル信号ＴＳ２Ｒ_ATを生成し、これを上り回線Ｓ８を介して回線ループ回路２１２に供給する。回線ループ回路２１２は、かかる帰還ＡＴＭテストセル信号ＴＳ２Ｒ_ATをそのまま上り回線Ｓ６を介して回線ループ回路２１１に供給する。回線ループ回路２１１は、かかる帰還ＡＴＭテストセル信号ＴＳ２Ｒ_ATをそのまま帰還ＡＴＭテストセル信号ＴＳ２ＲＲ_ATとして、下り回線Ｓ５を介して回線ループ回路２１２に帰還させる。回線ループ回路２１２は、かかる帰還ＡＴＭテストセル信号ＴＳ２ＲＲ_ATをそのまま下り回線Ｓ７を介してＡＴＭ／ＳＴＭ変換回路２１３に送出する。ＡＴＭ／ＳＴＭ変換回路２１３は、下り回線Ｓ７を介して供給された帰還ＡＴＭテストセル信号ＴＳ２ＲＲ_ATをセル分解して帰還ＳＴＭテスト信号ＴＳ２ＲＲ_STに変換し、これを下り回線Ｓ９を介して第２試験信号検出回路２１４に送出する。第２試験信号検出回路２１４は、下り回線Ｓ９を介して供給された帰還ＳＴＭテスト信号ＴＳ２ＲＲ_STに対して誤り検出処理を施し、その誤りビットの数を示す誤りビット数信号ＥＢを誤りビット置換回路２１６に供給する。 Here, in the continuity test for the line path B shown in FIG. 3, first, the second test signal generation circuit 215 generates an STM test signal TS2 _ST by performing error detection encoding processing on predetermined test data. Then, it is sent to the STM line terminating device 3 via the downlink S11. The STM line terminator 3 feeds back the STM test signal TS2 _ST supplied via the downlink S11 as it is as the feedback STM test signal TS2R _ST to the CLAD apparatus 21 side via the uplink S12. In this case, ATM / STM conversion circuit 213 of the CLAD device 21, such feedback STM test signal TS2R _ST and with ATM cells to generate a feedback ATM test cell signal TS2R _AT, the line loop circuit 212 this through uplink S8 To supply. Line loop circuit 212 supplies the line loop circuit 211 such feedback ATM test cell signal TS2R _AT as it via the uplink S6. Line loop circuit 211, such feedback ATM test cell signal TS2R _AT as it returned ATM test cell signal TS2RR _AT, is fed back to the line loop circuit 212 via the downlink S5. The line loop circuit 212 sends the feedback ATM test cell signal TS2RR _AT as it is to the ATM / STM conversion circuit 213 via the downlink S7. The ATM / STM conversion circuit 213 performs cell decomposition on the feedback ATM test cell signal TS2RR _AT supplied via the downlink S7 and converts it into a feedback STM test signal TS2RR _ST , which is converted into the second test via the downlink S9. The signal is sent to the signal detection circuit 214. The second test signal detection circuit 214 performs error detection processing on the feedback STM test signal TS2RR _ST supplied via the downlink S9, the error bit replacement circuit the error bit number signal EB indicating the number of the error bits 216.

すなわち、図３に示す如き回線経路Ｂに対する導通試験結果としての誤りビット数信号ＥＢが、回線経路Ａ中の誤りビット置換回路２１６に供給されるのである。この際、誤りビット置換回路２１６は、誤りビット数信号ＥＢにて示されるビットの数だけＡＴＭテストセル信号ＴＳ１_AT中の各ビットの論理レベルを反転させることにより、これら各ビットを強制的に誤りビットに置換した帰還ＡＴＭテストセル信号ＴＳ１Ｒ_ATを生成する。従って、帰還ＡＴＭテストセル信号ＴＳ１Ｒ_ATは、回線経路Ａのみならず回線経路Ｂでの導通異常の判定結果が反映されたものとなる。これにより、第１試験信号生成検出回路２０２にて、帰還ＡＴＭテストセル信号ＴＳ１Ｒ_ATに対して正常性の判定を実施すれば、その判定結果により、回線経路Ａ及び回線経路Ｂの双方に対する導通の異常状態が検出されるのである。 That is, the error bit number signal EB as a result of the continuity test for the line route B as shown in FIG. 3 is supplied to the error bit replacement circuit 216 in the line route A. In this case, the error bit replacement circuit 216, by inverting the logic level of each bit only ATM test cell signal TS1 in _AT number of bits indicated by the error bit number signal EB, forced error of each of these bits generating a feedback ATM test cell signal TS1R _AT substituted on bit. Therefore, the feedback ATM test cell signal TS1R _AT reflects the determination result of the continuity abnormality not only in the line route A but also in the line route B. Thus, in the first test signal generating detecting circuit 202, when performing the determination of normality with respect to the feedback ATM test cell signal TS1R _AT, by the determination result, the conduction for both circuit paths A and line path B An abnormal condition is detected.

従って、図３に示される構成によれば、網内上位装置側で、ＣＬＡＤ装置及び網内上位装置間の導通試験結果のみならず、ＳＴＭ回線終端装置及びＣＬＡＤ装置間の導通試験結果をも同時に得ることができる。よって、本発明によれば、導通試験結果を網内上位装置側に通知する手段を要することなく、ＣＬＡＤ装置をも含めた網内上位装置及び回線終端装置間の導通試験を行うことが可能になる。 Therefore, according to the configuration shown in FIG. 3, not only the continuity test result between the CLAD device and the higher level device in the network but also the continuity test result between the STM line terminator and the CLAD device is simultaneously displayed on the higher level device side in the network. Obtainable. Therefore, according to the present invention, it is possible to perform a continuity test between a host device in a network including a CLAD device and a line termination device without requiring a means for notifying the host device side of the continuity test result. Become.

ＡＴＭネットワークの概略を示す図である。It is a figure which shows the outline of an ATM network. ＳＴＭ回線終端装置３、ＣＬＡＤ装置２１及び網内上位装置２０各々の内部構成の一例を示す図である。It is a figure which shows an example of each internal structure of the STM circuit | line termination | terminus device 3, the CLAD apparatus 21, and the high-order apparatus 20 in a network. 本発明によるＳＴＭ回線終端装置３、ＣＬＡＤ装置２１及び網内上位装置２０各々の内部構成の一例を示す図である。It is a figure which shows an example of each internal structure of the STM circuit | line termination | terminus device 3, CLAD apparatus 21, and the high-order network apparatus 20 by this invention.

Brief description of symbols

１ＡＴＭネットワーク
２局舎
３ＳＴＭ回線終端装置
４ユーザ端末
20 網内上位装置
21 ＣＬＡＤ装置
102,202 第１試験信号生成検出回路
103,203 エラー集計回路
111,211 回線ループ回路
113,213 ＡＴＭ／ＳＴＭ変換回路
114,214 第２試験信号検出回路
115,215 第２試験信号生成回路
216 誤りビット置換回路
31,32 ＶｏＩＰ端末装置
33,34 交換機
35₁〜35₄ 電話機 1 ATM Network 2 Office 3 STM Line Terminator 4 User Terminal
20 Upper network equipment
21 CLAD equipment
102,202 First test signal generation detection circuit
103,203 Error totaling circuit
111,211 line loop circuit
113,213 ATM / STM conversion circuit
114,214 Second test signal detection circuit
115,215 Second test signal generation circuit
216 Error bit replacement circuit
31,32 VoIP terminal equipment
33,34 switch
35 _{1 to} 35 ₄ Telephone

Claims

An ATM network device including a host device in the network on the ATM network and a CLAD device for connecting a circuit switching type line terminating device;
The host device in the network generates an ATM test signal in the form of an ATM cell and outputs it to the CLAD device as an error detection and ATM cell for the feedback ATM test signal fed back from the CLAD device. Continuity test means to detect the transmission error of and obtain the detection result as a continuity test result,
The CLAD device generates a test signal and sends the test signal to the line terminating device;
ATM / STM conversion means for generating a feedback test signal by cell-disassembling the test signal fed back from the line terminator into an ATM cell;
Test signal detection means for detecting whether or not there is an error bit in the feedback test signal;
An ATM network apparatus, comprising: error bit replacement means for replacing each bit in the feedback ATM test signal with an error bit by the number of error bits detected by the test signal detection means.

The ATM / STM converting means sends a signal obtained by converting the test signal into an ATM cell to the first line, and cell-decomposes the signal supplied via the second line to generate a feedback test signal; ,
The CLAD device according to claim 1, further comprising: a loop circuit that feeds back a signal transmitted on the first line to the conversion circuit via the second line.