JP2007089000A - Strip line filter - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a strip line filter capable of suppressing variations in coupling capacity caused by layer deviation of a multilayer substrate, being compact while ensuring sufficient coupling capacity, reducing a transmission loss, and further achieving excellent band characteristics. <P>SOLUTION: An input strip line 1 and an output strip line 2 are formed on a first conductor layer of a multilayer substrate, and an input open stab 9 and an output open stab 10 are formed which are disposed proximately while confronting their side surfaces and connected to another end of the input strip line 1 or the output strip line 2 each of which one end corresponds to each other. A first sub input open stab 13 and a first sub output open stab 16 are disposed proximately within a second conductor layer while confronting side surfaces, and a second sub input open stab 14 and a second sub output open stab 17 are disposed proximately within a third conductor layer while confronting side surfaces. The input open stab 9 and the sub input open stabs 13, 14 are conducted through a via hole 15, and the output open stab 10 and the sub output open stabs 16, 17 are conducted through a via hole 18. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、無線通信モジュール等において高周波フィルタ回路として用いられるストリップラインフィルタに関する。   The present invention relates to a stripline filter used as a high frequency filter circuit in a wireless communication module or the like.

無線送受信機において、搬送波周波数に重畳された送受信信号の通過特性を有するBPF(バンドパスフィルタ)をアンテナの次段に設け、搬送波信号から重畳されている送信信号が取り出されている。かかるBPFは、一般にトップフィルタと呼ばれており、例えば5.8GHzに通過特性が設定される。BPFには阻止帯域の減衰特性が急峻で、しかも低い伝送損失が要求される。   In a radio transceiver, a BPF (band pass filter) having a transmission characteristic of a transmission / reception signal superimposed on a carrier frequency is provided in the next stage of the antenna, and a transmission signal superimposed on the carrier signal is taken out. Such a BPF is generally called a top filter, and its pass characteristic is set to, for example, 5.8 GHz. The BPF is required to have a steep stopband attenuation characteristic and a low transmission loss.

図8(a)(b)(c)はトップフィルタとして用いられるBPFの構成例を示す構成説明図である。同図に示すBPF110は、誘電体基板111,112からなる多層基板の内部に共振器導体パターン113,114を形成したトリプレート構造を有している。誘電体基板111,112のそれぞれの表面にグラウンドパターン115,116が形成され、基板外周部に多数形成されたビアホール117を介して互いに導通している。共振器導体パターン113,114は、通過波長λの1/4の長さMを有しており、互いに平行に配置された状態で一端がグラウンドパターン115,116に接続されると共に他端が開放している。そして、共振器導体パターン113,114のそれぞれに側方へ延出する入出力パターン118,119が形成されている。   FIGS. 8A, 8B, and 8C are configuration explanatory views showing a configuration example of a BPF used as a top filter. The BPF 110 shown in the figure has a triplate structure in which resonator conductor patterns 113 and 114 are formed inside a multilayer substrate composed of dielectric substrates 111 and 112. Ground patterns 115 and 116 are formed on the respective surfaces of the dielectric substrates 111 and 112, and are electrically connected to each other through via holes 117 formed on the outer periphery of the substrate. The resonator conductor patterns 113 and 114 have a length M that is ¼ of the pass wavelength λ, and one end of the resonator conductor patterns 113 and 114 is connected to the ground patterns 115 and 116 and the other end is opened in a state of being arranged in parallel to each other. is doing. Input / output patterns 118 and 119 extending laterally are formed in the resonator conductor patterns 113 and 114, respectively.

図9はBPF110の等価回路を示す回路構成図である。同図に示すように、BPF110は、共振器導体パターン113とグラウンドパターン115,116との間にキャパシタC1とインダクタンスL1とからなる並列共振回路PR1が形成され、共振器導体パターン114とグラウンドパターン115,116との間にキャパシタC2とインダクタンスL2とからなる並列共振回路PR2が形成され、共振器導体パターン113及び114の対向側面の間にキャパシタC3が形成され、並列共振回路PR1とPR2とがキャパシタC3を介して容量結合された構成である。   FIG. 9 is a circuit configuration diagram showing an equivalent circuit of the BPF 110. As shown in the figure, in the BPF 110, a parallel resonance circuit PR1 including a capacitor C1 and an inductance L1 is formed between the resonator conductor pattern 113 and the ground patterns 115 and 116, and the resonator conductor pattern 114 and the ground pattern 115 are formed. , 116 is formed with a parallel resonant circuit PR2 composed of a capacitor C2 and an inductance L2, and a capacitor C3 is formed between opposing side surfaces of the resonator conductor patterns 113 and 114, and the parallel resonant circuits PR1 and PR2 are This is a capacitively coupled configuration via C3.

かかるBPF110によれば、一方の共振器導体パターン113から入力された波長λの高周波信号が、並列共振回路PR1とPR2とによって通過波長λの帯域において共振し、帯域外の高周波成分が除去されて出力される。   According to the BPF 110, the high-frequency signal having the wavelength λ input from the one resonator conductor pattern 113 is resonated in the band of the passing wavelength λ by the parallel resonance circuits PR1 and PR2, and the high-frequency component outside the band is removed. Is output.

ところが、上記したBPF110は、同一層に形成した共振器導体パターン113及び114の対向側面にてキャパシタC3を形成しているので、結合する容量値が小さいために周波数帯域が狭く、伝送損失が大きくなる問題があった。共振器導体パターン113と114との距離を狭くして結合度を上げることによりキャパシタC3の容量値を増大させることも考えられるが、このような構成により所望のフィルタ特性を実現しようとした場合、製品の薄型化の要求に対して誘電体基板111,112の厚さを125μmとしてシミュレーションすると、パターン間隔が10μm程度と極めて狭くなり、パターン精度からして現実的でない。   However, since the BPF 110 forms the capacitor C3 on the opposite side surfaces of the resonator conductor patterns 113 and 114 formed in the same layer, the frequency band is narrow and the transmission loss is large because the capacitance value to be coupled is small. There was a problem. Although it is conceivable to increase the capacitance value of the capacitor C3 by narrowing the distance between the resonator conductor patterns 113 and 114 and increasing the degree of coupling, when trying to realize a desired filter characteristic with such a configuration, When the thickness of the dielectric substrates 111 and 112 is simulated to 125 μm in response to the demand for thinning the product, the pattern interval becomes extremely narrow as about 10 μm, which is not practical from the viewpoint of pattern accuracy.

そこで、共振器導体パターン113と共振器導体パターン114とを異なる層に形成し、互いのオープンスタブ(共振器導体パターンにおける接地されていない側のパターン)を、誘電体層を挟んで上下に対向配置し、これによりキャパシタを形成する対向面積を確保して容量値を大きくすることが考えられる。
特開2003−179405号公報
Therefore, the resonator conductor pattern 113 and the resonator conductor pattern 114 are formed in different layers, and the open stubs (patterns on the non-grounded side of the resonator conductor pattern) are opposed to each other with the dielectric layer interposed therebetween. It is conceivable to increase the capacitance value by securing the facing area for forming the capacitor.
JP 2003-179405 A

しかしながら、共振器導体パターンを積層して対向配置させる構造は、焼成前の基板材料を積み重ねてから焼成する製造方法を採用する場合、多層基板を形成する過程で各層の伸縮方向の違いから対向配置すべき共振器導体パターンの層間ずれが生じ、結合容量のバラツキが大きくなるといった問題がある。結合容量のバラツキはフィルタ特性に大きな影響を与えるため、できる限りバラツキを抑制することが望まれる。   However, the structure in which the resonator conductor patterns are stacked and arranged opposite to each other is arranged opposite to each other due to the difference in expansion / contraction direction of each layer in the process of forming the multilayer substrate when adopting the manufacturing method in which the substrate materials before firing are stacked and then fired. There is a problem in that the gap between the layers of the resonator conductor pattern to be generated occurs and the variation in coupling capacitance increases. Since the variation in the coupling capacitance greatly affects the filter characteristics, it is desired to suppress the variation as much as possible.

本発明は、かかる点に鑑みてなされたものであり、多層基板の層間ずれによる結合容量のバラツキを抑制でき、十分な結合容量を確保できて小型化が可能であり、伝送損失が少なく、しかも良好な帯域特性を実現できるストリップラインフィルタを提供することを目的とする。   The present invention has been made in view of the above points, and can suppress variation in coupling capacitance due to interlayer displacement of a multilayer substrate, ensure sufficient coupling capacitance, enable downsizing, reduce transmission loss, and It is an object of the present invention to provide a stripline filter that can realize good band characteristics.

本発明のストリップラインフィルタは、複数の誘電体層と複数の導体層とが積層された多層基板と、前記多層基板に設けられ各々の一端が接地された入力ストリップライン及び出力ストリップラインと、前記複数の導体層の一つである第1導体層内に互いの側面を対向させて近接配置され、各々の一端が対応する前記入力ストリップライン又は前記出力ストリップラインの他端に接続された入力オープンスタブ及び出力オープンスタブと、前記複数の導体層の一つである第2導体層内に互いの側面を対向させて近接配置され、各々対応する前記入力オープンスタブ又は前記出力オープンスタブに対して導通接続された第1サブ入力オープンスタブ及び第1サブ出力オープンスタブと、とを具備したことを特徴とする。   The stripline filter of the present invention includes a multilayer substrate in which a plurality of dielectric layers and a plurality of conductor layers are laminated, an input stripline and an output stripline that are provided on the multilayer substrate and each end of which is grounded, An input open in which the side surfaces of the first conductor layer, which is one of a plurality of conductor layers, are arranged in close proximity to each other, and one end of each is connected to the other end of the corresponding input stripline or the output stripline. A stub and an output open stub and a second conductor layer, which is one of the plurality of conductor layers, are arranged close to each other with their side surfaces facing each other, and are electrically connected to the corresponding input open stub or output open stub. A first sub-input open stub and a first sub-output open stub connected to each other.

この構成によれば、第1導体層内に互いの側面を対向させて近接配置された入力オープンスタブと出力オープンスタブとの対向側面間に結合容量が形成されると共に、第2導体層内に互いの側面を対向させて近接配置された第1サブ入力オープンスタブと第1サブ出力オープンスタブとの対向側面間に結合容量が形成されるので、一対の入力オープンスタブ及び出力オープンスタブだけの結合容量に比べて十分に大きな結合容量を得ることができる。しかも、入力オープンスタブと出力オープンスタブとの対向側面の間隔及び第1サブ入力オープンスタブと第1サブ出力オープンスタブとの対向側面の間隔は、焼成過程で層間ずれが生じてもほとんど変化しないので結合容量のバラツキを抑制することもできる。   According to this configuration, the coupling capacitance is formed between the opposing side surfaces of the input open stub and the output open stub that are arranged close to each other in the first conductor layer, and in the second conductor layer. Since a coupling capacitance is formed between the opposing side surfaces of the first sub-input open stub and the first sub-output open stub that are arranged close to each other with their side surfaces facing each other, only a pair of input open stubs and output open stubs are coupled. A sufficiently large coupling capacity compared to the capacity can be obtained. In addition, the distance between the opposing side surfaces of the input open stub and the output open stub and the distance between the opposing side surfaces of the first sub-input open stub and the first sub-output open stub hardly change even if an interlayer shift occurs in the firing process. Variations in the coupling capacity can also be suppressed.

また本発明は、上記ストリップラインフィルタにおいて、前記複数の導体層の一つである第3導体層内に互いの側面を対向させて近接配置され、各々対応する前記入力オープンスタブ又は前記出力オープンスタブに対して導通接続された第2サブ入力オープンスタブ及び第2サブ出力オープンスタブを具備したことを特徴とする。   In the stripline filter, the input open stub or the output open stub corresponding to the input open stub or the output open stub corresponding to each other is disposed in the third conductor layer, which is one of the plurality of conductor layers, with the side surfaces facing each other. A second sub-input open stub and a second sub-output open stub that are conductively connected to each other.

この構成により、さらに第3導体層内に互いの側面を対向させて近接配置された第2サブ入力オープンスタブと第2サブ出力オープンスタブとの対向側面においても結合容量が生じるので、さらに大きな結合容量を得ることができる。   With this configuration, coupling capacitance is also generated on the opposing side surfaces of the second sub-input open stub and the second sub-output open stub that are arranged close to each other with the side surfaces facing each other in the third conductor layer. Capacity can be obtained.

また本発明は、上記ストリップラインフィルタにおいて、前記入力ストリップライン及び出力ストリップラインは、前記入力オープンスタブ及び出力オープンスタブと同一の第1導体層内に形成され、前記第2導体層は前記第1導体層に隣接した導体層からなり、前記入力ストリップライン及び出力ストリップラインの一端を接地するためのグラウンドが形成されていることを特徴とする。   According to the present invention, in the stripline filter, the input stripline and the output stripline are formed in the same first conductor layer as the input open stub and the output open stub, and the second conductor layer is the first conductor layer. A conductive layer adjacent to the conductive layer is formed, and a ground for grounding one end of the input stripline and the output stripline is formed.

この構成により、入力ストリップライン及び出力ストリップラインを接地するグラウンドと第1サブ入力オープンスタブ及び第1サブ出力オープンスタブを形成する導体層とを同一の第1導体層としたので、導体層を増やすことなく第1サブ入力オープンスタブ及び第1サブ出力オープンスタブを配置することができる。   With this configuration, since the ground for grounding the input stripline and the output stripline and the conductor layer forming the first sub-input open stub and the first sub-output open stub are the same first conductor layer, the conductor layers are increased. The first sub-input open stub and the first sub-output open stub can be arranged without any problem.

なお、前記第1導体層を挟んで上下に前記第2導体層及び前記第3導体層が配置され、前記入力オープンスタブに対して前記第1サブ入力オープンスタブ及び第2サブ入力オープンスタブが対向配置され、前記出力オープンスタブに対して前記第1サブ出力オープンスタブ及び第2サブ出力オープンスタブが対向配置されたことが望ましい。   The second conductor layer and the third conductor layer are disposed above and below the first conductor layer, and the first sub input open stub and the second sub input open stub are opposed to the input open stub. It is desirable that the first sub output open stub and the second sub output open stub are arranged opposite to the output open stub.

これにより、導体層を増やすことなく第1サブ入力オープンスタブ及び第1サブ出力オープンスタブ、第2サブ入力オープンスタブ及び第2サブ出力オープンスタブを配置できると共に、三層の対向配置構造としたのでオープンスタブ側の占有容積を小さくできフィルタ全体を小型化することが可能になる。   As a result, the first sub-input open stub, the first sub-output open stub, the second sub-input open stub and the second sub-output open stub can be arranged without increasing the conductor layer, and the three-layer opposed arrangement structure is provided. The occupied volume on the open stub side can be reduced, and the entire filter can be reduced in size.

なお、前記多層基板の最上層又は最下層となる導体層に回路パターンを形成すると共に電子部品を載置するためのランドを設ける構成としてもよい。   In addition, it is good also as a structure which provides the land for mounting an electronic component while forming a circuit pattern in the conductor layer used as the uppermost layer or the lowest layer of the said multilayer substrate.

本発明によれば、多層基板の層間ずれによる結合容量のバラツキを抑制でき、十分な結合容量を確保できて小型化が可能であり、伝送損失が少なく、しかも良好な帯域特性を実現できる。   According to the present invention, it is possible to suppress variations in coupling capacitance due to interlayer displacement of the multilayer substrate, to secure a sufficient coupling capacitance and to reduce the size, to reduce transmission loss, and to realize good band characteristics.

以下、本発明の一実施の形態に係るストリップラインフィルタの詳細について添付図面を参照して説明する。本実施の形態のストリップラインフィルタは、例えば図示しない無線送受信装置のアンテナ入出力部を構成するBPFに用いられ、アンテナにより送受信される例えば5.8GHz搬送波周波数に重畳された送受信信号の通過特性を有する。   Hereinafter, details of a stripline filter according to an embodiment of the present invention will be described with reference to the accompanying drawings. The stripline filter according to the present embodiment is used in, for example, a BPF that constitutes an antenna input / output unit of a wireless transmission / reception apparatus (not shown), and has a transmission characteristic of transmission / reception signals superimposed on, for example, a 5.8 GHz carrier frequency transmitted / received by an antenna. Have.

図1は、本実施の形態に係るストリップラインフィルタを構成するストリップライン、オープンスタブ、ビアホール等を抜き出した斜視図であり、図2(a)(b)(c)は図1に示すストリップライン等をa,b,cの各方向から見た概略的な側面図である。なお、本実施の形態に係るストリップラインフィルタは第1〜第4の誘電体層と第1〜第5の導体層からなるものとするが、本発明はこのような多層基板に限定されるものではない。   FIG. 1 is a perspective view in which strip lines, open stubs, via holes, and the like constituting the strip line filter according to the present embodiment are extracted, and FIGS. 2 (a), 2 (b), and 2 (c) are strip lines shown in FIG. It is the schematic side view which looked at each from each direction of a, b, and c. The stripline filter according to the present embodiment includes the first to fourth dielectric layers and the first to fifth conductor layers, but the present invention is limited to such a multilayer substrate. is not.

図1に示すように、第1導体層には、各々方形状をなす導体パターンからなる2本のストリップライン1,2が所定距離だけ離間して平行に形成されている。ストリップライン1,2の一端はビアホール3,4を介して後述する第2導体層及び第3導体層に形成されたグラウンドに接続される。一方のストリップライン1の他端には第4導体層に設けられた導体パターンからなる入力端5がビアホール6を介して導通しており、他方のストリップライン2の他端には第4導体層に設けられた導体パターンからなる出力端7がビアホール8を介して導通している。すなわち、一方のストリップライン1は一方の端部が入力端5に接続され、もう一方の端部がグラウンドに接続された先端短絡型の線路(ショートスタブ)である入力ストリップラインを構成する。またもう一方のストリップライン2は一方の端部が出力端7に接続され、もう一方の端部がグラウンドに接続された先端短絡型の線路(ショートスタブ)である出力ストリップラインを構成する。   As shown in FIG. 1, in the first conductor layer, two strip lines 1 and 2 each having a rectangular conductor pattern are formed in parallel with a predetermined distance therebetween. One end of each of the strip lines 1 and 2 is connected to a ground formed in a second conductor layer and a third conductor layer, which will be described later, via via holes 3 and 4. An input end 5 made of a conductor pattern provided in the fourth conductor layer is electrically connected to the other end of one strip line 1 through a via hole 6, and a fourth conductor layer is connected to the other end of the other strip line 2. The output end 7 made of a conductor pattern provided in the conductor is conductive through the via hole 8. That is, one strip line 1 constitutes an input strip line which is a short-circuited short-circuit line (short stub) in which one end is connected to the input end 5 and the other end is connected to the ground. Further, the other strip line 2 constitutes an output strip line which is a short-circuited line (short stub) having one end connected to the output end 7 and the other end connected to the ground.

また、第1導体層には、各々方形状をなし導体パターンからなる入力オープンスタブ9及び出力オープンスタブ10が形成されている。入力オープンスタブ9の一端は連結部11及びビアホール6(ストリップライン1における接地端に対する対向端)を介して入力端5に導通している。また出力オープンスタブ10の一端は連結部12及びビアホール8(ストリップライン2における接地端に対する対向端)を介して出力端7に導通している。図2(b)(c)に示すように、入力オープンスタブ9と出力オープンスタブ10とは、互いの側面が所定距離W1だけ離間し同一層内で対向している。入力オープンスタブ9と出力オープンスタブ10とは結合容量の容量値を増大するために互いの間隔W1が接近していることが望ましいが、入力オープンスタブ9と出力オープンスタブ10の側面の結合だけでは限界がある。   The first conductor layer is formed with an input open stub 9 and an output open stub 10 each having a rectangular shape and comprising a conductor pattern. One end of the input open stub 9 is electrically connected to the input end 5 through the connecting portion 11 and the via hole 6 (the end facing the ground end in the stripline 1). One end of the output open stub 10 is electrically connected to the output end 7 via the connecting portion 12 and the via hole 8 (the end facing the ground end in the strip line 2). As shown in FIGS. 2B and 2C, the input open stub 9 and the output open stub 10 are opposed to each other in the same layer with their side surfaces separated by a predetermined distance W1. It is desirable that the input open stub 9 and the output open stub 10 are close to each other in order to increase the capacitance value of the coupling capacitance, but the coupling between the side surfaces of the input open stub 9 and the output open stub 10 alone is preferable. There is a limit.

本実施の形態では、入力オープンスタブ9の上層側となる第2導体層に入力オープンスタブ9と略同形状をなす導体パターンからなる第1サブ入力オープンスタブ13を対向配置している。また入力オープンスタブ9の下層側となる第3導体層に入力オープンスタブ9と略同形状をなす導体パターンからなる第2サブ入力オープンスタブ14を対向配置している。第1サブ入力オープンスタブ13、入力オープンスタブ9及び第2サブ入力オープンスタブ14は、複数個所においてビアホール15にて導通している。同様に、出力オープンスタブ10の上層側となる第2導体層に出力オープンスタブ10と略同形状をなす導体パターンからなる第1サブ出力オープンスタブ16を対向配置している。また出力オープンスタブ10の下層側となる第3導体層に出力オープンスタブ10と略同形状をなす導体パターンからなる第2サブ出力オープンスタブ17を対向配置している。第1サブ出力オープンスタブ16、出力オープンスタブ10及び第2サブ出力オープンスタブ17は、複数個所においてビアホール18にて導通している。   In the present embodiment, the first sub input open stub 13 made of a conductor pattern having substantially the same shape as the input open stub 9 is disposed opposite to the second conductor layer on the upper layer side of the input open stub 9. Further, a second sub input open stub 14 made of a conductor pattern having substantially the same shape as the input open stub 9 is disposed opposite to the third conductor layer on the lower layer side of the input open stub 9. The first sub input open stub 13, the input open stub 9, and the second sub input open stub 14 are electrically connected through via holes 15 at a plurality of locations. Similarly, a first sub output open stub 16 made of a conductor pattern having substantially the same shape as the output open stub 10 is disposed opposite to the second conductor layer on the upper layer side of the output open stub 10. Further, a second sub output open stub 17 made of a conductor pattern having substantially the same shape as the output open stub 10 is disposed opposite to the third conductor layer on the lower layer side of the output open stub 10. The first sub output open stub 16, the output open stub 10, and the second sub output open stub 17 are electrically connected by via holes 18 at a plurality of locations.

このように、オープンスタブ側を三層構造とし、層間で容量部を形成するのではなく、第1サブ入力オープンスタブ13と第1サブ出力オープンスタブ16の対向側面、入力オープンスタブ9と出力オープンスタブ10の対向側面、第2サブ入力オープンスタブ14と第2サブ出力オープンスタブ17との対向側面といった具合に同一層毎に容量部を形成している。   In this way, the open stub side has a three-layer structure and does not form a capacitor portion between the layers, but the opposite side surfaces of the first sub input open stub 13 and the first sub output open stub 16, the input open stub 9 and the output open. Capacitance portions are formed for the same layer such as the opposite side surface of the stub 10 and the opposite side surface of the second sub-input open stub 14 and the second sub-output open stub 17.

図3は本実施の形態のストリップラインフィルタの上面図である。また、図4は入力側となるストリップライン及びオープンスタブに沿った図3に示すA−A線矢視断面図であり、ストリップラインフィルタ20の側断面構造を示している。なお、図4において各導体層は誇張されており、実際は誘電体層に比べて十分に薄い厚さで形成されている。また、出力側となるストリップライン及びオープンスタブに沿った断面構造は図示していないが、入力側と同様である。   FIG. 3 is a top view of the stripline filter of the present embodiment. FIG. 4 is a cross-sectional view taken along line AA shown in FIG. 3 along the strip line and the open stub on the input side, and shows a side cross-sectional structure of the strip line filter 20. In FIG. 4, each conductor layer is exaggerated and is actually formed with a sufficiently smaller thickness than the dielectric layer. The cross-sectional structure along the strip line and the open stub on the output side is not shown, but is the same as that on the input side.

本ストリップラインフィルタ20は、外形が長方形状をなす多層基板に構築されている。ストリップラインフィルタ20は、第1〜第4の誘電体層31〜34と第1〜第5の導体層35〜39とで構成された多層基板を備えている。第1の誘電体層31の上面に第4導体層38が形成されている。第4導体層38は、入力端5を形成する導体パターンが形成されている。第4導体層38には各種の回路パターンが形成されると共に各種電子部品を載置するランドが設けられる。   The stripline filter 20 is constructed on a multilayer substrate whose outer shape is rectangular. The stripline filter 20 includes a multilayer substrate composed of first to fourth dielectric layers 31 to 34 and first to fifth conductor layers 35 to 39. A fourth conductor layer 38 is formed on the upper surface of the first dielectric layer 31. The fourth conductor layer 38 is formed with a conductor pattern that forms the input end 5. Various circuit patterns are formed on the fourth conductor layer 38 and lands on which various electronic components are placed are provided.

第1誘電体層31と第2誘電体層32との間に第2導体層36が形成されている。図5(a)は第2導体層36の平面図である。第2導体層36は、基板外形に対応したサイズの導体パターンからなるグラウンドを形成している。第2導体層36の中央部には、ビアホール6,8の形成領域と同心状に当該ビアホール6,8の直径よりも大きな径を有する円形開口41,42を形成している。すなわち、円形開口41,42に各ビアホール6,8を通し、ビアホール6,8とグラウンド(第2導体層36)とが導通しないように設定している。また、円形開口41,42に隣接して長方形の開口部43が形成されており、当該開口部43の中に開口部43内周縁から離間して、第1サブ入力オープンスタブ13及び第1サブ出力オープンスタブ16を配置している。第1サブ入力オープンスタブ13と第1サブ出力オープンスタブ16の夫々対向する側面間は第1誘電体層21の一部である誘電体材料で満たされている。第2導体層36の外延部には、第4導体層38の後述するグラウンドと導通させるために複数のビアホール44が形成されている。   A second conductor layer 36 is formed between the first dielectric layer 31 and the second dielectric layer 32. FIG. 5A is a plan view of the second conductor layer 36. The second conductor layer 36 forms a ground made of a conductor pattern having a size corresponding to the outer shape of the substrate. In the central portion of the second conductor layer 36, circular openings 41 and 42 having a diameter larger than the diameter of the via holes 6 and 8 are formed concentrically with the region where the via holes 6 and 8 are formed. That is, the via holes 6 and 8 are passed through the circular openings 41 and 42 so that the via holes 6 and 8 and the ground (second conductor layer 36) do not conduct. In addition, a rectangular opening 43 is formed adjacent to the circular openings 41, 42. The first sub input open stub 13 and the first sub are separated from the inner periphery of the opening 43 in the opening 43. An output open stub 16 is arranged. The opposing side surfaces of the first sub input open stub 13 and the first sub output open stub 16 are filled with a dielectric material that is a part of the first dielectric layer 21. A plurality of via holes 44 are formed in the extended portion of the second conductor layer 36 so as to be electrically connected to the ground, which will be described later, of the fourth conductor layer 38.

また、第2誘電体層32と第3誘電体層33との間に第1導体層35が形成されている。図5(b)は第1導体層35の平面図である。第1導体層35において、入出力端(ビアホール6,8)を中心にして、一方の側に一対のストリップライン1,2を平行に延出し、他方の側に一対のオープンスタブ9,10を平行に延出している。これらストリップライン1,2及びオープンスタブ9,10の周囲を囲むように環状のグランウンドパターン45が形成されている。グランウンドパターン45は、ビアホール44を介して上下の第2導体層36及び第3導体層37と導通している。入力オープンスタブ9及び出力オープンスタブ10は、長方形の同一形状を有しており、所定距離W1だけ隔てて平行に配置されている。距離W1は実現可能な範囲で小さくすることが望ましい。入力オープンスタブ9と出力オープンスタブ10の夫々対向する側面間は第2誘電体層32の一部である誘電体材料で満たされている。   A first conductor layer 35 is formed between the second dielectric layer 32 and the third dielectric layer 33. FIG. 5B is a plan view of the first conductor layer 35. In the first conductor layer 35, a pair of strip lines 1, 2 extend in parallel on one side with the input / output ends (via holes 6, 8) as the center, and a pair of open stubs 9, 10 on the other side. It extends in parallel. An annular ground pattern 45 is formed so as to surround the strip lines 1 and 2 and the open stubs 9 and 10. The ground pattern 45 is electrically connected to the upper and lower second conductor layers 36 and the third conductor layer 37 through the via holes 44. The input open stub 9 and the output open stub 10 have the same rectangular shape, and are arranged in parallel by being separated by a predetermined distance W1. It is desirable to make the distance W1 as small as possible. The opposing open side surfaces of the input open stub 9 and the output open stub 10 are filled with a dielectric material that is a part of the second dielectric layer 32.

また、第3誘電体層33と第4誘電体層34との間に第3導体層37が形成されている。図5(c)は第3導体層37の平面図である。第3導体層37は、基板外形に対応したサイズの導体パターンからなるグラウンドを形成している。第2導体層36の開口部43と対向する領域に同一形状の開口部46が形成されている。当該開口部46の中に開口部46内周縁から離間して、第2サブ入力オープンスタブ14及び第2サブ出力オープンスタブ17を配置している。第2サブ入力オープンスタブ14と第2サブ出力オープンスタブ17の夫々対向する側面間は第3誘電体層33の一部で満たされている。第3導体層37の外延部には、第1導体層35のグランウンドパターン45を介して第2導体層36のグラウンドに連通する複数のビアホール44が形成されている。   A third conductor layer 37 is formed between the third dielectric layer 33 and the fourth dielectric layer 34. FIG. 5C is a plan view of the third conductor layer 37. The third conductor layer 37 forms a ground made of a conductor pattern having a size corresponding to the outer shape of the substrate. An opening 46 having the same shape is formed in a region facing the opening 43 of the second conductor layer 36. The second sub input open stub 14 and the second sub output open stub 17 are disposed in the opening 46 so as to be separated from the inner peripheral edge of the opening 46. A space between the opposing side surfaces of the second sub-input open stub 14 and the second sub-output open stub 17 is filled with a part of the third dielectric layer 33. A plurality of via holes 44 that communicate with the ground of the second conductor layer 36 through the ground pattern 45 of the first conductor layer 35 are formed in the outer extending portion of the third conductor layer 37.

上記第1サブ入出力オープンスタブ13,16と、入出力オープンスタブ9,10と、第2サブ入出力オープンスタブ14,17とは、積層方向に対向配置されるように精密に位置決めして形成される。但し、焼成過程で各層の伸縮の違いから従来同様にある程度の層間ずれは生じるものとする。   The first sub input / output open stubs 13, 16, the input / output open stubs 9, 10, and the second sub input / output open stubs 14, 17 are precisely positioned so as to face each other in the stacking direction. Is done. However, a certain amount of interlayer displacement occurs as in the prior art due to differences in expansion and contraction of each layer during the firing process.

図6(a)は第1誘電体層31の上面に形成した回路パターン及びランドの構成例を示している。また、図6(b)は第4誘電体層34の下面に形成した回路パターン及びランドの構成例を示している。   FIG. 6A shows a configuration example of circuit patterns and lands formed on the upper surface of the first dielectric layer 31. FIG. 6B shows a configuration example of circuit patterns and lands formed on the lower surface of the fourth dielectric layer 34.

以上のように構成されたストリップラインフィルタ20は、図8に示すトップフィルタと同様に図9に示す等価回路となる。すなわち、ストリップラインフィルタ20は、入力端5から高周波信号が入力された場合、入力側のストリップライン1と出力側のストリップライン2とが電磁結合する。そして、入力側のストリップライン1の上下に誘電体層32,33を介して対向配置されたグラウンドとなる第2導体層36及び第3導体層37との間にキャパシタC1とインダクタンスL1とからなる並列共振回路PR1が形成される。また、出力側のストリップライン2の上下に誘電体層32,33を介して対向配置されたグラウンドとなる第2導体層36及び第3導体層37との間にキャパシタC2とインダクタンスL2とからなる並列共振回路PR2が形成される。   The stripline filter 20 configured as described above is equivalent to the equivalent circuit shown in FIG. 9 in the same manner as the top filter shown in FIG. That is, in the stripline filter 20, when a high frequency signal is input from the input end 5, the stripline 1 on the input side and the stripline 2 on the output side are electromagnetically coupled. A capacitor C1 and an inductance L1 are formed between the second conductor layer 36 and the third conductor layer 37, which are grounds disposed opposite to each other via the dielectric layers 32 and 33 above and below the strip line 1 on the input side. A parallel resonant circuit PR1 is formed. In addition, a capacitor C2 and an inductance L2 are provided between the second conductor layer 36 and the third conductor layer 37, which are grounded to be opposed to each other via the dielectric layers 32 and 33 above and below the strip line 2 on the output side. A parallel resonant circuit PR2 is formed.

一方、上記高周波信号の入力された入力端5と導通しているオープンスタブ側では、並列共振回路PR1と並列共振回路PR2とを容量結合するキャパシタC3が形成されている。すなわち、第1導体層35において入力オープンスタブ9と出力オープンスタブ10とが互いの側面を距離W1だけ隔てて近接配置しており、各オープンスタブ9、10の長さ及び厚ささらに距離W1等に応じて決まる結合容量C3−aが生じている。本実施の形態では、第2導体層36においても第1サブ入力オープンスタブ13と第1サブ出力オープンスタブ16とが互いの側面を距離W1だけ隔てて近接配置しており、第1サブ入力オープンスタブ13と第1サブ出力オープンスタブ16との間に距離W1等に応じて決まる結合容量C3−bが生じている。さらに、第3導電体層37においても第2サブ入力オープンスタブ14と第2サブ出力オープンスタブ17とが互いの側面を距離W1だけ隔てて近接配置しており、第2サブ入力オープンスタブ14と第2サブ出力オープンスタブ17との間に距離W1等に応じて決まる結合容量C3−cが生じている。図9に示す並列共振回路PR1と並列共振回路PR2とを容量結合するキャパシタC3は、第2導体層36で得られる結合容量C3−aと、第1導体層35で得られる結合容量C3−bと、第3導体層37で得られる結合容量C3−cとを合計した容量値となる。   On the other hand, a capacitor C3 that capacitively couples the parallel resonant circuit PR1 and the parallel resonant circuit PR2 is formed on the open stub side that is electrically connected to the input terminal 5 to which the high-frequency signal is input. That is, in the first conductor layer 35, the input open stub 9 and the output open stub 10 are arranged close to each other with a distance W1 therebetween, and the length and thickness of each open stub 9, 10 and the distance W1 etc. The coupling capacitance C3-a determined according to the above is generated. In the present embodiment, also in the second conductor layer 36, the first sub-input open stub 13 and the first sub-output open stub 16 are arranged close to each other with a distance W1 therebetween, and the first sub-input open stub 16 is disposed. A coupling capacitance C3-b determined according to the distance W1 or the like is generated between the stub 13 and the first sub-output open stub 16. Further, also in the third conductor layer 37, the second sub-input open stub 14 and the second sub-output open stub 17 are arranged close to each other with a distance W1 therebetween, and the second sub-input open stub 14 and A coupling capacitance C3-c determined according to the distance W1 and the like is generated between the second sub-output open stub 17 and the like. A capacitor C3 that capacitively couples the parallel resonant circuit PR1 and the parallel resonant circuit PR2 illustrated in FIG. 9 includes a coupling capacitance C3-a obtained by the second conductor layer 36 and a coupling capacitance C3-b obtained by the first conductor layer 35. And the total capacitance of the coupling capacitance C3-c obtained in the third conductor layer 37.

ここで、本実施の形態に係るストリップラインフィルタ20の製造方法として、誘電体層上に上記導体パターンを有する導体層となるグリーンシート等を重ねていき積層作業が完了した後、全体を焼成して第1〜第4の誘電体層31〜34と第1〜第5の導電層35〜39からなる多層基板を得る方法を用いるものとする。   Here, as a manufacturing method of the stripline filter 20 according to the present embodiment, after the lamination work is completed by stacking a green sheet or the like to be a conductor layer having the conductor pattern on the dielectric layer, the whole is fired. A method of obtaining a multilayer substrate composed of first to fourth dielectric layers 31 to 34 and first to fifth conductive layers 35 to 39 is used.

この場合、焼成過程において誘電体材料又は導体層材料の伸縮作用により、例えば第2導体層36が全体的に図2(c)の矢印B方向へシフトし、第1導体層35が全体的に図2(c)の矢印C方向へシフトしたものとする。   In this case, due to the expansion and contraction of the dielectric material or the conductor layer material in the firing process, for example, the second conductor layer 36 is entirely shifted in the direction of arrow B in FIG. It is assumed that the shift is in the direction of arrow C in FIG.

入力オープンスタブと出力オープンスタブとを単純に上下に対向配置してその間にキャパシタC3を形成する構造であれば層間ずれによる結合容量変化が発生するが、本実施の形態は層間ずれによる結合容量変化は大幅に抑制される。   If the input open stub and the output open stub are simply arranged so as to face each other and the capacitor C3 is formed between them, the coupling capacitance changes due to interlayer displacement, but in this embodiment, the coupling capacitance changes due to interlayer displacement. Is greatly suppressed.

これは、第2導体層36が全体的に矢印B方向へシフトしても第1サブ入力オープンスタブ13と第1サブ出力オープンスタブ16との間隔W1は変化せずにそのまま維持されることによるものである。第2導体層36において第1サブ入力オープンスタブ13と第1サブ出力オープンスタブ16との間に形成される結合容量C3−aは、上記したように第1サブ入力オープンスタブ13と第1サブ出力オープンスタブ16との間隔W1に依存する。第2導体層36が全体的に矢印B方向へシフトしても、第1サブ入力オープンスタブ13及び第1サブ出力オープンスタブ16は同一方向(B方向)へ略同一距離だけシフトすることとなるので、第1サブ入力オープンスタブ13と第1サブ出力オープンスタブ16との間隔W1も維持される結果となる。また、層間ずれが生じているサブオープンスタブ13、16とオープンスタブ9,10との間は、ビアホール15,18を介して導通しているので、層間ずれの生じている積層方向には結合容量は生成されていないため、層間ずれによる結合容量の変化は生じない。   This is because the interval W1 between the first sub-input open stub 13 and the first sub-output open stub 16 is maintained without change even if the second conductor layer 36 is entirely shifted in the direction of arrow B. Is. The coupling capacitor C3-a formed between the first sub-input open stub 13 and the first sub-output open stub 16 in the second conductor layer 36 has the first sub-input open stub 13 and the first sub-input as described above. It depends on the interval W1 with the output open stub 16. Even if the second conductor layer 36 is entirely shifted in the direction of the arrow B, the first sub-input open stub 13 and the first sub-output open stub 16 are shifted by substantially the same distance in the same direction (B direction). Therefore, the distance W1 between the first sub input open stub 13 and the first sub output open stub 16 is also maintained. Further, since the sub-open stubs 13 and 16 where the interlayer displacement occurs and the open stubs 9 and 10 are conducted through the via holes 15 and 18, the coupling capacitance is formed in the stacking direction where the interlayer displacement occurs. Is not generated, the coupling capacitance does not change due to interlayer displacement.

第1導体層35においても、第1導体層35が全体的に矢印C方向へシフトしても、上記同様に入力オープンスタブ9と出力オープンスタブ10との間隔W1が維持されるので、入力オープンスタブ9と出力オープンスタブ10との間に形成される結合容量C3−bはほとんど変化しない。第3導体層37においても、第3導体層37が全体的にいずれかの方向へシフトしても、上記同様に第2サブ入力オープンスタブ9と出力オープンスタブ10との間隔W1が維持されるので、第2サブ入力オープンスタブ14と第2サブ出力オープンスタブ17との距離W1はほとんど変化せず、結合容量C3−cはほとんど変化しない。したがって、図9の等価回路において並列共振回路PR1と並列共振回路PR2とを容量結合するキャパシタC3は、層間ずれが発生してもほとんど変化しないこととなる。   Even in the first conductor layer 35, even if the first conductor layer 35 is entirely shifted in the direction of the arrow C, the interval W1 between the input open stub 9 and the output open stub 10 is maintained in the same manner as described above. The coupling capacitance C3-b formed between the stub 9 and the output open stub 10 hardly changes. Even in the third conductor layer 37, even if the third conductor layer 37 is shifted in any direction as a whole, the interval W1 between the second sub-input open stub 9 and the output open stub 10 is maintained as described above. Therefore, the distance W1 between the second sub input open stub 14 and the second sub output open stub 17 hardly changes, and the coupling capacitance C3-c hardly changes. Therefore, the capacitor C3 that capacitively couples the parallel resonant circuit PR1 and the parallel resonant circuit PR2 in the equivalent circuit of FIG. 9 hardly changes even when an interlayer shift occurs.

以上のように、入力側のストリップライン1で形成される並列共振回路PR1と、出力側のストリップライン2で形成される並列共振回路PR2とが、入出力オープンスタブ9,10の結合容量C3−bと第1入出力サブオープンスタブ13,16の結合容量C3−aと第2入出力サブオープンスタブ14,17の結合容量C3−cとを合計したキャパシタC3で容量結合される。   As described above, the parallel resonant circuit PR1 formed by the input-side stripline 1 and the parallel resonant circuit PR2 formed by the output-side stripline 2 are combined with the coupling capacitance C3- of the input / output open stubs 9 and 10. Capacitance coupling is performed by a capacitor C3 in which b is combined with the coupling capacitance C3-a of the first input / output sub-open stubs 13 and 16 and the coupling capacitance C3-c of the second input / output sub-open stubs 14 and 17.

出力側のストリップライン2に接続された出力端7から、所定の周波数帯域の高周波信号が選択されて出力される。上述した構造を有するストリップラインフィルタ20に所定の数値を設定してフィルタ特性をシミュレーションした結果、図7に示すフィルタ特性が得られた。同図に示すように、高周波数の阻止帯域において急峻に立ち下がる良好なフィルタ特性が得られている。   A high frequency signal in a predetermined frequency band is selected and output from the output terminal 7 connected to the strip line 2 on the output side. As a result of setting a predetermined numerical value to the stripline filter 20 having the above-described structure and simulating the filter characteristics, the filter characteristics shown in FIG. 7 were obtained. As shown in the figure, good filter characteristics are obtained that fall sharply in the high-frequency stop band.

このように本実施の形態によれば、結合容量を形成するオープンスタブを多層構造とし、同一層毎に側面を対向させて結合容量を形成すると共に積層方向はビアホール15、18で導通させたので、入力オープンスタブ9と出力オープンスタブ10だけの場合に比べて十分に大きな結合容量を得ることができる。しかも、焼成過程で層間ずれが発生しても各層の結合容量がほとんど変化しないので結合容量のバラツキを抑制することができる。   As described above, according to the present embodiment, the open stub for forming the coupling capacitor has a multilayer structure, and the coupling capacitor is formed with the side surfaces facing each other in the same layer, and the lamination direction is made conductive by the via holes 15 and 18. As compared with the case of only the input open stub 9 and the output open stub 10, a sufficiently large coupling capacity can be obtained. In addition, even if interlayer misalignment occurs in the firing process, the coupling capacity of each layer hardly changes, so that variation in coupling capacity can be suppressed.

また、本実施の形態によれば、第2導体層36において同一層内にグラウンドと第1入出力サブオープンスタブ13,16を形成し、また第3導体層37において同一層内にグラウンドと第2入出力サブオープンスタブ14,17を形成したので、導体層を増やすことなくサブオープンスタブを積層することができた。   Further, according to the present embodiment, the ground and the first input / output sub-open stubs 13 and 16 are formed in the same layer in the second conductor layer 36, and the ground and the first input / output sub-open stubs 13 and 16 are formed in the same layer in the third conductor layer 37. Since the two input / output sub-open stubs 14 and 17 were formed, the sub-open stubs could be stacked without increasing the conductor layers.

なお、上記実施の形態ではオープンスタブ側を三層構造にしているが、例えばオープンスタブ9,10による結合容量C3−bと第1サブオープンスタブ13,16による結合容量C3−aとでキャパシタC3として十分な容量値を確保できるのであれば、第2サブオープンスタブ14,17は必ずしも必要ない。又は第2サブオープンスタブ14,17を残して第1サブオープンスタブ13,16を設けない構成としても良い。また、より大きな結合容量を確保するのであれば、オープンスタブ側を4層以上にして第3、第4のサブオープンスタブを設けるようにしても良い。また、ストリップライン1,2は必ずしも同一層内に配置しなくても良い。   In the above embodiment, the open stub side has a three-layer structure. However, for example, the coupling capacitor C3-b by the open stubs 9 and 10 and the coupling capacitor C3-a by the first sub-open stubs 13 and 16 have a capacitor C3. As long as a sufficient capacitance value can be secured, the second sub-open stubs 14 and 17 are not necessarily required. Alternatively, the first sub-open stubs 13 and 16 may be left without the second sub-open stubs 14 and 17. In order to secure a larger coupling capacity, the open stub side may be provided with four or more layers and the third and fourth sub-open stubs may be provided. Further, the strip lines 1 and 2 are not necessarily arranged in the same layer.

本発明は、無線通信モジュール等の小型電子機器の高周波フィルタ回路に適用可能である。   The present invention is applicable to a high frequency filter circuit of a small electronic device such as a wireless communication module.

一実施の形態に係るストリップラインフィルタにおけるストリップライン及びオープンスタブを抜き出した斜視図The perspective view which extracted the stripline and open stub in the stripline filter which concerns on one Embodiment (a)図1のa方向から見たストリップラインフィルタの側面図、(b)図1のb方向から見たストリップラインフィルタの右正面図、(b)図1のc方向から見たストリップラインフィルタの左正面図(A) Side view of stripline filter as viewed from direction a in FIG. 1, (b) Right front view of stripline filter as viewed from direction b in FIG. 1, (b) Stripline as viewed from direction c in FIG. Left front view of filter 上記一実施の形態に係るストリップラインフィルタの上面図Top view of stripline filter according to the above embodiment 図3のA−A線矢視断面図3 is a cross-sectional view taken along line AA in FIG. (a)図4に示す第2導体層の平面図、(b)図4に示す第1導体層の平面図、(c)図4に示す第3導体層の平面図(A) Plan view of the second conductor layer shown in FIG. 4, (b) Plan view of the first conductor layer shown in FIG. 4, (c) Plan view of the third conductor layer shown in FIG. (a)図4に示す第4導体層の平面図、(b)図4に示す第5導体層の平面図(A) Plan view of the fourth conductor layer shown in FIG. 4, (b) Plan view of the fifth conductor layer shown in FIG. 上記一実施の形態に係るストリップラインフィルタのフィルタ特性図Filter characteristic diagram of stripline filter according to the above embodiment 従来のトップフィルタの構成説明図Configuration diagram of a conventional top filter 図8に示すトップフィルタの等価回路図Equivalent circuit diagram of the top filter shown in FIG.

符号の説明Explanation of symbols

1,2 ストリップライン
3,4,6,8,15,18,44 ビアホール
5 入力端
7 出力端
9 入力オープンスタブ
10 出力オープンスタブ
11,12 連結部
13 第1サブ入力オープンスタブ
14 第2サブ入力オープンスタブ
16 第1サブ出力オープンスタブ
17 第2サブ出力オープンスタブ
20 ストリップラインフィルタ
31〜34 第1〜第4の誘電体層
35〜39 第1〜第5の導体層
1, 2 Strip line 3, 4, 6, 8, 15, 18, 44 Via hole 5 Input terminal 7 Output terminal 9 Input open stub 10 Output open stub 11, 12 Connecting part 13 First sub input open stub 14 Second sub input Open stub 16 1st sub output open stub 17 2nd sub output open stub 20 Stripline filter 31-34 1st-4th dielectric layer 35-39 1st-5th conductor layer

Claims (5)

複数の誘電体層と複数の導体層とが積層された多層基板と、
前記多層基板に設けられ各々の一端が接地された入力ストリップライン及び出力ストリップラインと、
前記複数の導体層の一つである第1導体層内に互いの側面を対向させて近接配置され、各々の一端が対応する前記入力ストリップライン又は前記出力ストリップラインの他端に接続された入力オープンスタブ及び出力オープンスタブと、
前記複数の導体層の一つである第2導体層内に互いの側面を対向させて近接配置され、各々対応する前記入力オープンスタブ又は前記出力オープンスタブに対して導通接続された第1サブ入力オープンスタブ及び第1サブ出力オープンスタブと、
を具備したことを特徴とするストリップラインフィルタ。
A multilayer substrate in which a plurality of dielectric layers and a plurality of conductor layers are laminated;
An input strip line and an output strip line provided on the multilayer substrate, each end of which is grounded;
Inputs that are arranged close to each other in the first conductor layer, which is one of the plurality of conductor layers, with their side surfaces facing each other, and each one end of which is connected to the other end of the corresponding input strip line or the output strip line Open stub and output open stub,
First sub-inputs that are arranged close to each other in the second conductor layer, which is one of the plurality of conductor layers, with their side surfaces facing each other, and are electrically connected to the corresponding input open stub or output open stub, respectively. An open stub and a first sub-output open stub;
A stripline filter comprising:
前記複数の導体層の一つである第3導体層内に互いの側面を対向させて近接配置され、各々対応する前記入力オープンスタブ又は前記出力オープンスタブに対して導通接続された第2サブ入力オープンスタブ及び第2サブ出力オープンスタブを具備したことを特徴とする請求項1記載のストリップラインフィルタ。   Second sub-inputs that are arranged close to each other in the third conductor layer, which is one of the plurality of conductor layers, with their side surfaces facing each other, and are electrically connected to the corresponding input open stub or output open stub. The stripline filter according to claim 1, further comprising an open stub and a second sub-output open stub. 前記入力ストリップライン及び出力ストリップラインは、前記入力オープンスタブ及び出力オープンスタブと同一の第1導体層内に形成され、前記第2導体層は前記第1導体層に隣接した導体層からなり、前記入力ストリップライン及び出力ストリップラインの一端を接地するためのグラウンドが形成されていることを特徴とする請求項1記載のストリップラインフィルタ。   The input strip line and the output strip line are formed in the same first conductor layer as the input open stub and the output open stub, and the second conductor layer includes a conductor layer adjacent to the first conductor layer, 2. The stripline filter according to claim 1, wherein a ground for grounding one end of the input stripline and the output stripline is formed. 前記第1導体層を挟んで上下に前記第2導体層及び前記第3導体層が配置され、前記入力オープンスタブに対して前記第1サブ入力オープンスタブ及び第2サブ入力オープンスタブが対向配置され、前記出力オープンスタブに対して前記第1サブ出力オープンスタブ及び第2サブ出力オープンスタブが対向配置されたことを特徴とする請求項2記載のストリップラインフィルタ。   The second conductor layer and the third conductor layer are disposed above and below the first conductor layer, and the first sub input open stub and the second sub input open stub are disposed opposite to the input open stub. 3. The stripline filter according to claim 2, wherein the first sub-output open stub and the second sub-output open stub are disposed opposite to the output open stub. 前記多層基板の最上層又は最下層となる導体層に回路パターンを形成すると共に電子部品を載置するためのランドを設けたことを特徴とする請求項1から請求項4の何れかに記載のストリップラインフィルタ。
5. The land according to claim 1, wherein a circuit pattern is formed on a conductor layer which is an uppermost layer or a lowermost layer of the multilayer substrate and a land for placing an electronic component is provided. Stripline filter.
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* Cited by examiner, † Cited by third party
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KR100814654B1 (en) * 2002-12-30 2008-03-18 페트롤레오 브라질레이로 에스.에이. - 페트로브라스 Double-fired processing furnace and bi-pivotal support column therefor
KR100814723B1 (en) * 2003-04-23 2008-03-19 캐논 가부시끼가이샤 Wireless communication system, and wireless communication device and control method
KR101577370B1 (en) 2009-07-14 2015-12-14 사브 에이비 Microwave filter
JP2019057852A (en) * 2017-09-22 2019-04-11 Tdk株式会社 Composite electronic component
WO2023090039A1 (en) * 2021-11-17 2023-05-25 株式会社村田製作所 Dielectric resonator and dielectric filter

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100814654B1 (en) * 2002-12-30 2008-03-18 페트롤레오 브라질레이로 에스.에이. - 페트로브라스 Double-fired processing furnace and bi-pivotal support column therefor
KR100814723B1 (en) * 2003-04-23 2008-03-19 캐논 가부시끼가이샤 Wireless communication system, and wireless communication device and control method
KR101577370B1 (en) 2009-07-14 2015-12-14 사브 에이비 Microwave filter
JP2019057852A (en) * 2017-09-22 2019-04-11 Tdk株式会社 Composite electronic component
WO2023090039A1 (en) * 2021-11-17 2023-05-25 株式会社村田製作所 Dielectric resonator and dielectric filter

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