JP2007088776A - 位相情報発生装置、位相情報発生方法、送信機および受信機 - Google Patents

Abstract

【課題】ｎ値の多値信号を、ノイズの影響が少なく、また複雑な同期回路を必要とせずに、送信可能とする。
【解決手段】光源１０１から出力される位相連続の光信号Ｓopを、位相変調器１０２に入射する。信号位相変換器１０４に、入力端子１０５から入力シリアルデータＤinを供給し、入力端子１０６からデータＤinの各ビットに同期したクロックＣＬを入力する。信号位相変換器１０４は、データＤinをｍビット毎に区切って得られたｍビットのデータＭ（ｎ値の多値信号）を変換した、１クロック毎に値が変化したｍ＋１ビットのデータＡに対応した位相変調信号を得るための位相情報Ｉpmを生成し、この位相情報Ｉpmをさらに変換した制御電圧Ｖctを出力する。位相変調器１０２は制御電圧Ｖctに基づいて光信号Ｓopを位相変調する。この位相変調器１０２から出力される位相変調信号Ｓpmを光ファイバ１０３を通じて受信側に送信する。
【選択図】 図１

Description

この発明は、光通信システム等に適用して好適な位相情報発生装置、位相情報発生方法、送信機および受信機に関する。

詳しくは、この発明は、位相変調信号を生成するための位相情報を得る際に、ｎ値の多値信号の次のレベル段階、今の位相および前の位相に基づいて、今の位相との位相差が、１クロック毎にレベル段階が変化するｎ＋１値の多値信号の次のレベル段階に対応した値となるように次の位相を決定することによって、ｎ値の多値信号をノイズの影響が少なく、また複雑な同期回路を必要とせずに送信できるようにした位相情報発生装置等に係るものである。

社会の発展に伴って、通信量は増大の一途をたどっている。それに伴い、１本の通信路では通信速度の高速化、つまり帯域幅の増大の要求が益々高まっている。高速化を実現するためには種々の障害がある。

例えば、高速化を実現するための障害は、Ｓ／Ｎである。光通信では、信号光量は発光デバイスの能力や、アイセーフティで決まり、帯域に依存しない。しかし、ノイズパワーは帯域に正比例していく。つまり、帯域を１０Ｇｂｐｓから１００Ｇｂｐｓに１０倍に上げる際に、信号出力はアイセーフティを考慮して１ｍＷのままだと、ノイズ成分は１０倍のエネルギーを持つことになり、Ｓ／Ｎは１０ｄＢだけ劣化してしまうことになる。また、通常のＮＲＺ(non-return-to-zero)変調のように低域まで信号成分が延びているような変調方式だと、帯域制限をかけ低域をカットすることが難しく、ノイズが大きくなり、Ｓ／Ｎが悪くなる。

また例えば、高速化を実現するための障害は、同期である。正確な信号伝送には、情報ビットの同期のために、クロックを送らねばならないが、この送り方が問題である。現状よく用いられているものには、２つの方法がある。

一つは、外部クロックと呼ばれるもので、データラインの他にクロックの専用のラインを設けるものである。これにより正確なクロックの伝送が可能になるが、クロックラインが１本余分に必要になる。また、データラインの本数が多くなったときに、送受信のデバイスの応答性のばらつき、伝送線路の長さのばらつき等のために、ビットスキューと呼ばれる、到達時間の差がでるため、長い距離の高速伝送には適していない。

もう一つは、内部クロックと呼ばれるもので、４Ｂ／５Ｂ、８Ｂ／１０Ｂ等の変調をデータに施して、同じデータが続かないようにし、クロック成分を確実に伝送するものである。この方法は、距離を伸ばせるために、PCI-Expressやギガビットイーサネット（GbE）などに用いられている。なお、イーサネットは登録商標である。

しかし、クロック成分を入れるため、冗長性が必要になり、４Ｂ／５Ｂ、８Ｂ／１０Ｂの場合には、もとのデータの１．２５倍のデータを送らなければならない。また、クロックの抽出のためにＰＬＬ(Phase-Locked Loop)回路が各ライン毎に必要になる。１０Ｇｂｐｓを越えるような高速通信路では、このＰＬＬ回路の実装がきわめて困難である。

特許文献１には、０，１の２値信号に基づいて、クロック毎に必ず振幅レベルが変化する３値信号を得る技術が記載されている。ここでは、０，１にそれぞれ対応した低レベル信号、高レベル信号の他に、これらとは異なる第３のレベル信号を設定し、０あるいは１が続く場合に、その偶数次のものに第３のレベル信号を充当させるようになっている。

このように、クロック毎に必ず振幅レベルが変化する３値信号によれば、外部クロックのように、クロックの専用ラインを設ける必要もなく、多値信号とクロックとの到達時間が問題となることもなく、また内部クロックのように、ＰＬＬ回路などの高価なクロック再生回路を使う必要がなく、例えば安価な微分回路等でクロック再生回路を構成でき、さらに４Ｂ／５Ｂ、８Ｂ／１０Ｂのように、クロック成分を発生させるために、２５％の冗長性を加える必要もない。

なお、振幅変調と位相変調では、ＡＭラジオとＦＭラジオではＦＭの方が音がいいように、一般に位相変調の方が、Ｓ／Ｎがよくなる。コヒーレント光通信の分野ではπ／２の位相変調でも０，１の振幅変調より誤判別が少ないのは知られている（例えば、非特許文献１参照）。

特開昭５５−１０２５６号公報 菊池和郎，「光ファイバー通信の基礎」，昭晃堂，1997/5/8，（７．４章 "コヒーレント方式における符号誤り率"）

上述した特許文献１に記載される技術では、０あるいは１が続く場合にその偶数次のものに第３のレベル信号を充当させるものである。そのため、２値信号に基づいて３値信号を得る多値変調装置では、２値信号の１クロック前が０であるのか１であるのか、そしてそれが０，１の奇数番目、偶数番目のいずれであるのかを、記憶しておく必要がある。従って、特許文献１には記載されていないが、多値変調装置の回路構成は複雑となると思われる。なお、この特許文献１には、位相変調信号については何ら言及されておらず、従って２値信号に基づき、３値信号との関連において、変調位相をどのように制御するかについては全く開示されていない。

この発明の目的は、ｎ値の多値信号をノイズの影響が少なく、また複雑な同期回路を必要とせずに送信可能とすることにある。

この発明の概念は、
ｎ個（ｎは２以上の整数）のレベル段階を持つｎ値の多値信号に基づいて、１クロック毎にレベル段階が変化するｎ＋１個のレベル段階を持つｎ＋１値の多値信号に対応した位相変調信号を生成する際に、位相情報を発生する位相情報発生装置であって、
上記ｎ値の多値信号の次のレベル段階、今の位相および前の位相に基づいて、今の位相との位相差が上記ｎ＋１値の多値信号の次のレベル段階に対応した値となるように次の位相を決定し、該次の位相の情報を発生する位相情報発生部を備える
ことを特徴とする位相情報発生装置にある。

また、この発明の概念は、
ｎ個（ｎは２以上の整数）のレベル段階を持つｎ値の多値信号に基づいて生成され、１クロック毎にレベル段階が変化するｎ＋１のレベル段階を持つｎ＋１値の多値信号に対応し、所定クロック位置の位相が、１クロック前の位相との位相差が上記ｎ＋１値の多値信号の所定クロック位置のレベル段階に対応した値となるように変調されている、受信位相変調信号から、上記ｎ＋１値の多値信号を得る位相検出器と、
上記位相検出器で得られた上記ｎ＋１値の多値信号に基づいて、上記ｎ個のレベル段階を持つｎ値の多値信号を生成するデコーダと
を備えることを特徴とする受信機にある。

この発明においては、ｎ個（ｎは２以上の整数）のレベル段階を持つｎ値の多値信号にに基づいて、位相変調信号を生成する際の位相情報が発生される。つまり、この場合の位相変調信号は、ｎ値の多値信号に係るものである。また、この位相変調信号は、１クロック毎にレベル段階が変化するｎ＋１個のレベル段階を持つｎ＋１値の多値信号に対応したものとされる。結局、この位相変調信号は、ｎ値の多値信号をｎ＋１値の多値信号に変換し、この変換されたｎ＋１値の多値信号を位相変調したものと同じものとなる。

ｎ値の多値信号のレベル段階における幅とｎ＋１値の多値信号のレベル段階における幅とは、同じであっても異なっていてもよい。例えば、ｎ値の多値信号は、２^m値（ｍは１以上の整数）の多値信号であって、ｍビットのデータで構成され、ｎ＋１値の多値信号は、２^m＋１値の多値信号であって、ｍ＋１ビットのデータで構成される。ｍビットのデータは、例えば入力シリアルデータをｍビット毎に取り出すことで得られる。

例えば、ｎ＋１値の多値信号の所定クロック位置のレベル段階は、ｎ値の多値信号の所定クロック位置のレベル段階を第１のレベル段階とし、ｎ＋１値の多値信号の所定クロック位置より１クロック前のレベル段階を第２のレベル段階とするとき、第１のレベル段階が第２のレベル段階より小さいとき第１のレベル段階とされ、第１のレベル段階が第２のレベル段階と同じあるいはそれ第２のレベル段階より大きいとき第１のレベル段階より１つ大きいレベル段階とされている。これにより、ｎ＋１値の多値信号は、１クロック毎にレベル段階が変化したものとなる。

この発明においては、ｎ値の多値信号の次のレベル段階、今の位相および前の位相に基づいて、今の位相との位相差がｎ＋１値の多値信号の次のレベル段階に対応した値となるように次の位相が決定される。このように次の位相が決定されることで、ｎ値の多値信号から、これをｎ＋１値の多値信号に変換することなく、直接ｎ＋１値の多値信号に対応した位相変調信号を得るための位相情報が得られる。

例えば、位相情報は、位相変調信号を得るための位相変調器における変調位相を制御する制御電圧に変換される。この場合、今の位相との位相差がｎ＋１値の多値信号の次のレベル段階に対応した値となる位相が複数存在するときは、制御電圧の変化が少ないか、あるいは制御電圧の値が小さくなる位相が次の位相とされる。これにより、動作の高速化、消費電力の抑制が可能となる。

送信機にあっては、例えば信号源から出力される位相が連続した信号が位相変調器で位相変調されることで、送信位相変調信号が得られる。この場合、信号源が光源であるときは、位相変調信号は光信号となる。この位相変調器における変調位相を制御するための位相情報として、上述した位相情報が使用される。これにより、ｎ値の多値信号に係る、１クロック毎にレベル段階が変化するｎ＋１値の多値信号に対応した位相変調信号を、送信することが可能となる。

このように送信される位相変調信号を受信する受信機にあっては、この受信位相変調信号から位相検出器により、ｎ＋１値の多値信号が得られる。例えば、この位相変調信号が光信号であるときは、ホモダイン検波が行われる。そして、このｎ＋１値の多値信号が、デコーダによって、ｎ値の多値信号に変換される。

例えば、ｎ＋１値の多値信号は、２^m＋１値の多値信号であって、ｍ＋１ビットのデータで構成され、ｎ値の多値信号は、２^m値の多値信号であって、ｍビットのデータで構成される。ｍビットのデータは、例えば出力シリアルデータに変換される。

デコーダでは、ｎ＋１値の多値信号の所定クロック位置のレベル段階が、上述したように、ｎ値の多値信号の所定クロック位置のレベル段階を第１のレベル段階とし、ｎ＋１値の多値信号の所定クロック位置より１クロック前のレベル段階を第２のレベル段階とするとき、第１のレベル段階が第２のレベル段階より小さいとき第１のレベル段階とされ、第１のレベル段階が第２のレベル段階と同じあるいはそれ第２のレベル段階より大きいとき第１のレベル段階より１つ大きいレベル段階とされている場合、例えば、以下の（１）、（２）の処理でｎ値の多値信号が得られる。

（１）ｎ＋１値の多値信号の現在のレベル段階である第１のレベル段階とｎ値の多値信号の１クロック前のレベル段階である第２のレベル段階とが比較される。ｎ＋１値の多値信号がｍ＋１ビットのデータで構成され、ｎ値の多値信号がｍビットのデータで構成される場合、ｍ＋１ビットのデータの現在の値である第１の値とｍビットのデータの１クロック前の値である第２の値とが比較される。

そして、第１のレベル段階と第２のレベル段階との比較結果に基づいて、ｎ値の多値信号の現在のレベル段階が決定される。ここで、第１のレベル段階が第２のレベル段階より大きいとき、第１のレベル段階より１つ小さいレベル段階がｎ値の多値信号の現在のレベル段階とされる。また、第１のレベル段階が第２のレベル段階と同じあるいは第２のレベル段階より小さいとき、第１のレベル段階がｎ値の多値信号の現在のレベル段階とされる。

ｎ＋１値の多値信号がｍ＋１ビットのデータで構成され、ｎ値の多値信号がｍビットのデータで構成される場合、第１の値と第２の値との比較結果に基づいて、ｍビットのデータの現在の値が決定される。ここで、第１の値が第２の値より大きいとき、第１の値より１が減算されてｍビットのデータの現在の値とされる。また、第１の値が第２の値と同じあるいは第２の値より小さいとき、第１の値がそのままｍビットのデータの現在の値とされる。

（２）ｎ＋１値の多値信号が、ｎ＋１個のレベル段階を識別するための、順次大きくなる第１〜第ｎのしきい値のうち、第１〜第ｎ−１のしきい値と比較されて、ｎ＋１値の多値信号に係るｍビットのデータが得られる。また、ｎ＋１値の多値信号が、第ｎのしきい値と比較されて、ｎ＋１値の多値信号が第ｎのしきい値以上であるとき第１のレベルとなり、ｎ＋１値の多値信号が第ｎのしきい値未満であるとき第２のレベルとなる制御信号が得られる。

上述したｎ＋１値の多値信号に係るｍビットのデータの現在の値である第１の値とｎ値の多値信号を構成するｍビットのデータの１クロック前の値である第２の値とが比較される。そして、第１の値と第２の値との比較結果および制御信号に基づいて、ｎ値の多値信号を構成するｍビットのデータの現在の値が決定される。ここで、第１の値が第２の値より大きく、かつ制御信号が第２のレベルであるとき、第１の値より１が減算されてｎ値の多値信号を構成するｍビットのデータの現在の値とされる。また、第１の値が第２の値より大きく、かつ制御信号が第１のレベルであるとき、または第１の値が第２の値と同じあるいは第２の値より小さいとき、第１の値がそのままｎ値の多値信号を構成するｍビットのデータの現在の値とされる。

この（２）の処理では、ｎ＋１値の多値信号の最大のレベル段階とその次のレベル段階とをひとまとめにして扱うものであり、処理に必要なビット数をｍ＋１ビットではなくｍビットとでき、１ビットの節約が可能となる。

このように、ｎ値の多値信号に基づいて、１クロック毎にレベル段階が変化するｎ＋１値の多値信号に対応した位相変調信号を生成する際の位相情報を発生できる。そのため、この位相情報を用いて、ｎ値の多値信号をｎ＋１値の多値信号に変換し、さらにこの変換されたｎ＋１値の多値信号を位相変調したものと同等の位相変調信号を得ることができ、送信機ではこの位相変調信号を送信できる。そして、この位相変調信号を受信した受信機では、この位相変調信号から１クロック毎にレベル段階が変化するｎ＋１値の多値信号を得、さらにこのｎ＋１値の多値信号を処理してｎ値の多値信号を得ることができる。

この場合、位相変調信号の形式で送信されてくるので、受信機ではｎ＋１値の位相変調信号をノイズ少なく得ることができる。また、ｎ＋１値の多値信号は１クロック毎にレベル段階が変化するものであり、複雑な同期回路を必要とせずに、ｎ値の多値信号を生成できる。

この発明によれば、位相変調信号を生成するための位相情報を得る際に、ｎ値の多値信号の次のレベル段階、今の位相および前の位相に基づいて、今の位相との位相差が、１クロック毎にレベル段階が変化するｎ＋１値の多値信号の次のレベル段階に対応した値となるように次の位相を決定するものであり、ｎ値の多値信号をノイズの影響が少なく、また複雑な同期回路を必要とせずに送信できる。

以下、図面を参照しながら、この発明の実施の形態について説明する。

まず、送信機１００について説明する。図１は、この送信機１００の構成を示している。この送信機１００は、光源１０１と、位相変調器１０２と、光ファイバ１０３と、信号位相変換器１０４とを有している。光源１０１は、位相が連続した光信号（連続光）Ｓopを出力する。この光信号Ｓopとしては、例えば、１．５μｍまたは１．３μｍ、あるいは８００ｎｍ等の波長のものを使用できる。

位相変調器１０２は、光源１０１からの光信号Ｓopを位相変調して、光ファイバ１０３で送信する位相変調信号Ｓpmを得る。この位相変調器１０２は、従来周知の、例えばリチウムナイオベート（ＬＮ）等の非線形光学結晶を用いた構成とされている。この場合、非線形光学結晶に信号位相変換器１０４からの位相情報に対応した制御電圧Ｖctが印加されることで、この非線形光学結晶の屈折率が変化し、この非線形光学結晶の出射時点での位相が位相情報に対応した位相となり、位相変調信号Ｓpmを得ることができる。

信号位相変換器１０４は、データ入力端子１０５に入力される入力シリアルデータＤin、およびクロック入力端子１０６に入力される、上述した入力シリアルデータＤinの各ビットに同期したクロックＣＬに基づき、位相変調器１０２における変調位相を制御するための位相情報を発生し、さらにこの位相情報を制御電圧Ｖctに変換して出力する。

図２は、この信号位相変換器１０４の詳細構成を示している。

この信号位相変換器１０４は、シフトレジスタ１４１と、１／ｍ分周器１４２とを有している。シフトレジスタ１４１は、データ変換部を構成し、入力端子１０５に入力される入力シリアルデータＤinを、クロックＣＬで順次シフトし、ｍビット（ｍは１以上の整数）のデータを出力する。この場合、ｍが１であるとき、ｍビットのデータは入力シリアルデータＤinと同じくシリアルデータであり、ｍが２以上であるとき、ｍビットのデータはパラレルデータである。１／ｍ分周器１４２は、クロック入力端子１０６に入力されるクロックＣＬを１／ｍ分周し、入力シリアルデータＤinのｍビット毎に対応した、クロックＣＬｍを取得する。

また、信号位相変換器１０４は、位相情報発生部を構成する、ラッチ回路１４３と、コード発生器１４４と、ラッチ回路１４５とを有している。この位相情報発生部は、ｎ値の多値信号を構成するｍビットのデータＭを、１クロック毎に値が変化するｎ＋１値の多値信号を構成するｍ＋１ビットのデータＡに変換し、さらにこのデータＡを位相変調したときと同様の位相変調信号を得るための、位相情報Ｉpmを発生する。なお、ｎ＝２^mの関係にある。

ここで、データＭからデータＡへの変換は、以下のように行われる。

例えば、ｍ＝１であるとき、図３に示す変換マップ（エンコード）に従って、ｍ＋１ビット（２ビット）のデータの次の値Ａt+1を得る処理が行われる。この図３で、Ｖ-，Ｖ0，Ｖ+はｍ＋１ビットのデータの値を示し、０，１はｍビットのデータの値を示し、「pre」はｍ＋１ビットのデータの今の値Ａtを示している。

Ａt＝Ｖ-である場合、Ｍt+1＝０であるときはＡt+1＝Ｖ0とし、Ｍt+1＝１であるときはＡt+1＝Ｖ+とする。また、Ａt＝Ｖ0である場合、Ｍt+1＝０であるときはＡt+1＝Ｖ-とし、Ｍt+1＝１であるときはＡt+1＝Ｖ+とする。さらに、Ａt＝Ｖ+である場合、Ｍt+1＝０であるときはＡt+1＝Ｖ-とし、Ｍt+1＝１であるときはＡt+1＝Ｖ0とする。

また例えば、ｍ＝２であるとき、図４に示す変換マップ（エンコード）に従って、ｍ＋１ビット（３ビット）のデータの次の値Ａt+1を得る処理を行っている。この図４で、Ｖ-2，Ｖ-1，Ｖ0，Ｖ1，Ｖ2はｍ＋１ビットのデータの値を示し、０，１，２，３はｍビットのデータの値を示し、「pre」はｍ＋１ビットのデータの今の値Ａtを示している。

Ａt＝Ｖ-2である場合、Ｍt+1＝０であるときはＡt+1＝Ｖ-1とし、Ｍt+1＝１であるときはＡt+1＝Ｖ0とし、Ｍt+1＝２であるときはＡt+1＝Ｖ1とし、Ｍt+1＝３であるときはＡt+1＝Ｖ2とする。また、Ａt＝Ｖ-1である場合、Ｍt+1＝０であるときはＡt+1＝Ｖ-2とし、Ｍt+1＝１であるときはＡt+1＝Ｖ0とし、Ｍt+1＝２であるときはＡt+1＝Ｖ1とし、Ｍt+1＝３であるときはＡt+1＝Ｖ2とする。また、Ａt＝Ｖ0である場合、Ｍt+1＝０であるときはＡt+1＝Ｖ-2とし、Ｍt+1＝１であるときはＡt+1＝Ｖ-1とし、Ｍt+1＝２であるときはＡt+1＝Ｖ1とし、Ｍt+1＝３であるときはＡt+1＝Ｖ2とする。また、Ａt＝Ｖ1である場合、Ｍt+1＝０であるときはＡt+1＝Ｖ-2とし、Ｍt+1＝１であるときはＡt+1＝Ｖ-1とし、Ｍt+1＝２であるときはＡt+1＝Ｖ0とし、Ｍt+1＝３であるときはＡt+1＝Ｖ2とする。さらに、Ａt＝Ｖ2である場合、Ｍt+1＝０であるときはＡt+1＝Ｖ-2とし、Ｍt+1＝１であるときはＡt+1＝Ｖ-1とし、Ｍt+1＝２であるときはＡt+1＝Ｖ0とし、Ｍt+1＝３であるときはＡt+1＝Ｖ1とする。

また、受信機側で位相検出器の出力が上述のデータＡの遷移を行えるように、送信機側で位相の遷移が必要になる。ここで、受信機側では、位相変調信号を復調して、Ｍ＋１ビットのデータを得る位相復調器として、例えば、図５に示す位相検出器２０２が使用される。この位相検出器２０２は、ホモダイン検波により、位相差を電圧値に変換している。

すなわち、位相変調信号Ｓpmはビームスプリッタ２２１で２つの光路（アーム）に分岐される。一方の光信号Ｓpm1はミラー２２２で反射されてビームスプリッタ２２３に入射される。他方の光信号Ｓpm2はミラー２２４，２２５，２２６で順次反射され、１クロック時間だけ遅延されてビームスプリッタ２２３に入射される。

このビームスプリッタ２２３では、光信号Ｓpm1の波と１クロック時間だけ遅延した光信号Ｓpm2の波とが干渉する。なお、図５では、ビームスプリッタ２２１，２２３は、反射でπ位相ずれる側を黒点で表している。ここで、ビームスプリッタ２２１，２２３における分岐比が５０：５０で、光信号Ｓpm1，Ｓpm2の複素振幅がａであり、その位相差がθであるとき、光検出器２２７の出力ＩＡは（１）式で表され、光検出器２２８の出力ＩＢは（２）式で表され、結局、減算器２２９の出力、つまり位相検出器２０２の出力Ｖ（ＩＡ−ＩＢ）は、（３）式で表される。

このように位相検出器２０２の出力Ｖは、位相差がθに対して、Ｖ∝cosθの関係がある。そのため、例えば、ｍ＝１であるとき、上述のＶ-，Ｖ0，Ｖ+の３つの値を出力するには、図６に示すように、０度、９０度（π／２）、１８０度（π）、−９０度（−π／２）の４種類の位相差を用意しておけば充分である。

ここで、各位相の値に対して、図７Ａ，Ｂに示すような、２ビットのコードを割り振る。これは、位相差発生のためのコード化を分かりやすくするために導入する。このコードのハミング距離（各ビット位置での０，１の異なる数）は、４種の位相を出す場合、９０度の整数倍となる。ここでは、０度には「００」が、９０度には「０１」が、１８０度には「１１」が、−９０度には「１０」が割り振られる。

また例えば、ｍ＝２であるとき、上述のＶ-2，Ｖ-1，Ｖ0，Ｖ1，Ｖ2の５つの値を出力するには、図８に示すように、０度、４５度（π／４）、９０度（π／２）、１３５度（３π／４）、１８０度（π）、−４５度（−π／４）、−９０度（−π／２）、−１３５度（−３π／４）の位相差を用意しておけば充分である。

ここで、各位相の値に対して、図９Ａ，Ｂに示すような、４ビットのコードを割り振る。このコードのハミング距離（各ビット位置での０，１の異なる数）は、８種の位相を出す場合、４５度の整数倍となる。ここでは、０度には「００００」が、４５度には「０００１」が、９０度には「００１１」が、１３５度には「０１１１」が、１８０度には「１１１１」が、−４５度には「１０００」が、−９０度には「１１００」が、−１３５度には「１１１０」が割り振られる。

一般に、ｎ種（ｎは２の倍数）の位相を出す場合、このコードのビット数はｎ／２になり、このコードのハミング距離は１８０／ｎ度となる。

上述したように、ラッチ回路１４３、コード発生器１４４およびラッチ回路１４５で構成される位相情報発生部は、ｍビットのデータＭを変換したｍ＋１ビットのデータＡに対応した位相変調信号を得るための位相情報Ｉpmを発生する。ここで、位相情報発生部は、ｍビットのデータＭをｍ＋１ビットのデータＡに変換することなく、ｍビットのデータＭから、直接、位相情報Ｉpmを発生する。

ラッチ回路１４３は、シフトレジスタ１４１で得られるｍビットのデータを、１／ｍ分周器１４２で得られるクロックＣＬｍでラッチし、ｍビットのデータＭを取得する。このｍビットのデータＭは、入力シリアルデータＤinをｍビット毎に区切って得られた各ｍビットのデータからなるものである。

ラッチ回路１４５は、コード発生器１４４から出力される位相を示すコードＣＤａを、１／ｍ分周器１４２で得られるクロックＣＬｍに基づいてラッチする。この場合、コード発生器１４４で発生されるコードＣＤａが今の位相を示すとき、ラッチ回路１４５の出力コードＣＤｂは１クロック前の位相を示すものとなる。

コード発生器１４４は、例えばＲＯＭテーブルで構成されており、ラッチ回路１４３から出力されるｍビットのデータＭ、コード発生器１４４の発生コードＣＤａおよびラッチ回路１４５の出力コードＣＤｂに基づき、１／ｍ分周器１４２で得られるクロックＣＬｍに同期して、コードＣＤａとして新たなコードを発生する。すなわち、このコード発生器１４４は、ｍビットのデータＭの次の値、今の位相および前の位相に基づいて、次の位相を示すコードＣＤａを発生する。

図１０のコード表は、ｍ＝１の場合であって、コード発生器１４４で発生される次の位相と、ｍビットのデータＭの次の値、今の位相および前の位相との関係を示している。このコード表で、１列目は前の位相に当たり、２列目は今の位相に当たり、データＭの次の値が１あるいは０のいずれかであるかに応じて、５列目あるいは７列目の次の位相を発生する。なお、このコード表で必要な項目は、１，２，５，７の各列である。しかし、コード表には、理解しやすいように、そのときの受信機の位相検出出力（受信電圧）を３，４，６の各列に示している。

この図１０のコード表において、例えば、前の位相が「００」で、今の位相が「００」である場合を見てみる。このときの受信電圧はＶ+になることから、データＭの次の値が１，０のとき、それぞれ、受信電圧はＶ0，Ｖ-にならなければならない（図３参照）。Ｖ0の出力を与えるのは、今との位相差が９０度あるいは−９０度である（図６参照）。そのため、データＭの次の値が１のとき、次の位相は、今の位相が「００」であることから、ハミング距離が１の場合で「０１」あるいは「１０」となる。また、Ｖ-の出力を与えるのは、今との位相差が１８０度である（図６参照）。そのため、データＭの次の値が０のとき、次の位相は、今の位相が「００」であることから、ハミング距離が２の場合で「１１」となる。以下の各場合においても同様である。

また、図１１、図１２のコード表は、ｍ＝２の場合であって、コード発生器１４４で発生される次の位相と、ｍビットのデータＭの次の値、今の位相および前の位相との関係を示している。このコード表で、１列目は前の位相に当たり、２列目は今の位相に当たり、データＭの次の値が００，０１，１０あるいは１１のいずれかであるかに応じて、５列目、７列目、９列目あるいは１１列目の次の位相を発生する。なお、このコード表で必要な項目は、１，２，５，７，９，１１の各列である。しかし、コード表には、理解しやすいように、そのときの受信機の位相検出出力（受信電圧）を３，４，６，８，１０の各列に示している。

この図１１、図１２のコード表において、例えば、前の位相が「００００」で、今の位相が「００００」である場合を見てみる。このときの受信電圧はＶ2になることから、データＭの次の値が００，０１，１０，１１のとき、それぞれ、受信電圧はＶ-2，Ｖ-1，Ｖ0，Ｖ1にならなければならない（図４参照）。

Ｖ-2の出力を与えるのは、今との位相差が１８０度である（図８参照）。そのため、データＭの次の値が００のとき、次の位相は、今の位相が「００００」であることから、ハミング距離が４の場合で「１１１１」となる。また、Ｖ-1の出力を与えるのは、今との位相差が１３５度あるいは−１３５度である（図８参照）。そのため、データＭの次の値が０１のとき、次の位相は、今の位相が「００００」であることから、ハミング距離が３の場合で「０１１１」あるいは「１１１０」となる。

Ｖ0の出力を与えるのは、今との位相差が９０度あるいは−９０度である（図８参照）。そのため、データＭの次の値が１０のとき、次の位相は、今の位相が「００００」であることから、ハミング距離が２の場合で「００１１」あるいは「１１００」となる。また、Ｖ1の出力を与えるのは、今との位相差が４５度あるいは−４５度である（図８参照）。そのため、データＭの次の値が１１のとき、次の位相は、今の位相が「００００」であることから、ハミング距離が１の場合で「０００１」あるいは「１０００」となる。

以下の各場合においても同様である。

なお、上述したように、ｍ＝１の場合には４種の位相を２ビットのコードで表し、ｍ＝２の場合には８種の位相を４ビットのコードで表している。一般に、ｍビットのデータＭを取り扱う場合、２^(m+1)種の位相を２^mビットのコードで表すことを意味している。これは、ハミング距離を使って分かり易くしたからである。しかし、冗長であり、コードの遷移表があれば、それをｍ＋１ビットに圧縮することが可能である。例えば、図１３は、ｍ＝２の場合における４ビットのコードと３ビットの圧縮コードとの遷移の一例を示している。

また、上述したｍ＝１の場合のコード表、ｍ＝２の場合のコード表には、次の位相として、遷移し得る全ての場合を示している。しかし、位相変調器１０２での高速動作を考えると、今の位相と次の位相の差は少ない方がよい。この場合、上述の制御電圧Ｖctの変化量が少なくて済むことになる。

例えば、図１０に示すｍ＝１の場合のコード表において、今の位相「００」から次の位相「０１」、「１０」への遷移を考える。後述するコード／電圧変換器１４６は、「００」、「０１」、「１１」、「１０」のコードに対応して、図１４に示すように、それぞれ、０，Ｖａ，Ｖｂ，Ｖｃを制御電圧Ｖctとして出力する。この場合、−９０度（−π／２）に対応したコード「１０」に対応しては、実際には２７０度（３π／２）の位相とするための制御電圧Ｖｃが出力される。これは、制御電圧Ｖctは、回路構成を簡単とするため、全て正の電圧の範囲で変化させたいという要請があるからである。そのため、今の位相「００」から次の位相「０１」あるいは「１０」へ遷移する場合には、制御電圧Ｖctの変化量が少なくて済む、「０１」への遷移が望ましいことになる。

また、平均電力を下げたいという要請もある。例えば、図１０に示すｍ＝１の場合のコード表において、今の位相「１１」から次の位相「０１」、「１０」への遷移を考える。この場合、制御電圧Ｖctの変化量は同じであるが、制御電圧Ｖct自体の大きさは、位相「０１」の方が、位相「１０」よりも小さくなる。そのため、今の位相「１１」から次の位相「０１」あるいは「１０」へ遷移する場合には、制御電圧Ｖctの大きさが小さく、平均電力が少なくて済む、「０１」への遷移が望ましいことになる。

図１５は、上述したように、選択肢が複数ある場合に、制御電圧Ｖctの変化量が少ない方を選択し、また制御電圧Ｖctの変化量が同じであるときは制御電圧Ｖctの大きさの小さい方を選択することで得られた、改良コード表を示している。なお、ｍ＝２における図１１、図１２のコード表に対する改良も同様にして行うことができる。このような改良コード表を使用することで、制御電圧Ｖctの変化量を少なくして動作を高速化でき、また消費電力を抑制できる。

また、図２に戻って、信号位相変換器１０４は、制御電圧変換部を構成するコード／電圧変換器１４６を有している。このコード／電圧変換器１４６は、ラッチ回路１４５の出力コードＣＤｂである位相情報Ｉpmに基づいて、この位相情報Ｉpmを、位相変調器１０２（図１参照）における変調位相を制御するための制御電圧Ｖctに変換する。例えば、ｍ＝１の場合、図１４に示すように、位相情報Ｉpmを構成するコード「００」、「０１」、「１１」、「１０」は、それぞれ、電圧０、Ｖａ，Ｖｂ，Ｖｃに変換される。また例えば、ｍ＝２の場合、図１６に示すように、位相情報Ｉpmを構成するコード「００００」、「０００１」、「００１１」、「０１１１」、「１１１１」、「１１１０」、「１１００」、「１０００」は、それぞれ、電圧０、Ｖａ′、Ｖａ、Ｖｂ′、Ｖｂ、Ｖｃ′、Ｖｃ、Ｖｄ′に変換される。

次に、図２に示す信号位相変換器１０４の動作を説明する。

データ入力端子１０５には入力シリアルデータＤinが入力され、クロック入力端子１０６には入力シリアルデータＤinの各ビットに同期したクロックＣＬが入力される。これら入力シリアルデータＤinおよびクロックＣＬは、シフトレジスタ１４１に供給される。このシフトレジスタ１４１では、入力シリアルデータＤinがクロックＣＬで順次シフトされ、ｍビット（ｍは１以上の整数）のデータが出力される。このｍビットのデータはラッチ回路１４３に供給される。

また、クロック入力端子１０６に入力されるクロックＣＬは、１／ｍ分周器１４２に供給される。この１／ｍ分周器１４２では、クロックＣＬが１／ｍ分周され、入力シリアルデータＤinのｍビット毎に対応した、クロックＣＬｍが得られる。このクロックＣＬｍはラッチ回路１４３，１４５、コード発生器１４４およびコード／電圧変換器１４６に供給される。

ラッチ回路１４３では、シフトレジスタ１４１から供給されるｍビットのデータが、クロックＣＬｍでラッチされ、入力シリアルデータＤinをｍビット毎に区切って得られた各ｍビットのデータからなる、ｍビットのデータＭが得られる。このｍビットのデータＭは、コード発生器１４４に入力される。

コード発生器１４４で発生されるコードＣＤａは、ラッチ回路１４５に供給され、クロックＣＬｍでラッチされる。この場合、コードＣＤａが今の位相を示すとき、ラッチ回路１４５でラッチされて出力されるコードＣＤｂは、１クロック前の位相を示すものとなる。コード発生器１４４で発生されるコードＣＤａおよびラッチ回路１４５から出力されるコードＣＤｂは、コード発生器１４４に入力される。

コード発生器１４４では、ｍビットのデータＭ、コードＣＤａ，ＣＤｂに基づいて、クロックＣＬｍに同期して、コードＣＤａとして新たなコードが発生される。すなわち、このコード発生器１４４では、ｍビットのデータＭの次の値、今の位相および前の位相に基づいて、次の位相を示すコードＣＤａが発生される。

ラッチ回路１４５から出力されるコードＣＤｂは、位相情報発生部で発生される位相情報Ｉpmとして、コード／電圧変換器１４６に供給される。この位相情報Ｉpmは、ｍビットのデータＭを変換した、１クロック毎に値が変化するｍ＋１ビットのデータＡに対応した位相変調信号を得るための位相情報Ｉpmである。コード／電圧変換器１４６では、位相情報Ｉpmが、位相変調器１０２（図１参照）における変調位相を制御するための制御電圧Ｖctに変換される。

図１７は、ｍ＝１の場合における、ｍビットのデータＭの現在の値Ｍt、ｍ＋１ビットのデータＡの現在の値Ａt、位相情報Ｉpmを構成する位相（コード）、および制御電圧Ｖctの推移の一例を示している。なお、ｔ＝０におけるデータＡの値Ａ0は２^m＝２とされている。図１８は、ｍ＝２の場合における、ｍビットのデータＭの現在の値Ｍt、およびｍ＋１ビットのデータＡの現在の値Ａt、位相情報Ｉpmを構成する位相（コード）、および制御電圧Ｖctの推移の一例を示している。なお、ｔ＝０におけるデータＡの値Ａ0は２^m＝４とされている。詳細説明は省略するが、ｍ＝３以上の場合であっても、ｍ＝１の場合、ｍ＝２の場合と同様に、ｍ＋１ビットのデータＡに対応した位相情報Ｉpmが発生され、それに対応した制御電圧Ｖctが得られる。

次に、図１に示す送信機１００の動作を説明する。

光源１０１から出力される光信号Ｓopは、位相変調器１０２に入射される。また、信号位相変換器１０４に、データ入力端子１０５から入力シリアルデータＤinが供給されると共に、クロック入力端子１０６から入力シリアルデータＤinの各ビットに同期したクロックＣＬが入力される。

この信号位相変換器１０４では、入力シリアルデータＤinをｍビット毎に区切って得られたｍビットのデータＭを変換した、１クロック毎に値が変化するｍ＋１ビットのデータＡに対応した位相変調信号を得るための位相情報Ｉpmが生成され、この位相情報Ｉpmがさらに変換された制御電圧Ｖctが得られる。この制御電圧Ｖctは位相変調器１０２に、変調位相の制御信号として供給される。

位相変調器１０２では制御電圧Ｖctに基づいて光信号Ｓopが位相変調される。そして、この位相変調器１０２から出力される位相変調信号Ｓpmは光ファイバ１０３を通じて受信側に送信される。

上述したように、図１に示す送信機１００では、ｎ値の多値信号を構成するｍビットのデータＭを、１クロック毎に値（レベル段階）が変化するｎ＋１値の多値信号を構成するｍ＋１ビットのデータＡに変換して送信するものである。そのため、受信側では複雑な同期回路を必要とせずにｍビットのデータＭを得ることができる。この場合、外部クロックのように、クロックの専用ラインを設ける必要もなく、多値信号とクロックとの到達時間が問題となることもなく、また内部クロックのように、ＰＬＬ回路などの高価なクロック再生回路を使う必要がなく、例えば安価な微分回路等でクロック再生回路を構成でき、さらに４Ｂ／５Ｂ、８Ｂ／１０Ｂのように、クロック成分を発生させるために、２５％の冗長性を加える必要もない。

また図１に示す送信機１００では、ｍ＋１ビットのデータＡを位相変調して送信するものであり、受信側ではその位相変調信号から１クロック毎にレベル段階が変化するｍ＋１ビットのデータＡをノイズ少なく得ることができ、従ってｍビットのデータＭを良好に得ることができる。

また、図１に示す送信機１００では、信号位相変換器１０４で、ｍビットのデータＭの次の値（レベル段階）、今の位相および前の位相に基づいて、今の位相との位相差がｍ＋１ビットのデータＡの次の値（レベル段階）に対応した値となるように次の位相が決定される。つまり、ｍビットのデータＭから、これをｍ＋１ビットのデータＡに変換することなく、直接このｍ＋１ビットのデータＡに対応した位相変調信号を得るための位相情報Ｉpmを得る構成とされているので、信号位相変換器１０４を簡単な構成で実現できる。

次に、実施の形態としての受信機２００について説明する。図１９は、この受信機２００の構成を示している。

この受信機２００は、光ファイバ２０１と、位相検出器２０２と、デコーダ２０３と、クロック再生器２０４と、ｍ逓倍器２０５とを有している。

位相検出器２０２は、上述した送信機１００から光ファイバ２０１を介して送られてくる位相変調信号Ｓpmから、ｎ＋１値（２^m＋１値）の多値信号Ｖを得る。この位相変調器２０２は、例えば、上述した図５に示すように構成されており、ホモダイン検波により、光信号である位相変調信号Ｓpmから、１クロック毎にレベル段階が変化するｎ＋１値の多値信号Ｖを得る。

デコーダ２０３は、位相検出器２０２で得られるｎ＋１値の多値信号Ｖに基づいて、ｎ値（２^m値）の多値信号を構成するｍビットのデータＭを生成し、そのデータＭに係る出力シリアルデータＤoutをデータ出力端子２０６に出力する。

クロック再生器２０４は、位相検出器２０２で得られるｍ＋１値の多値信号からクロックＣＬｍを再生する。データＡは、上述したように１クロック毎に必ずレベル段階が変化したものであることから、このクロック再生器２０４を、例えば安価な微分回路で構成できる。

ｍ逓倍器２０５は、クロック再生器２０４で再生されるクロックＣＬｍをｍ逓倍して、上述の出力シリアルデータＤoutに同期したクロックＣＬを取得し、このクロックＣＬをクロック出力端子２０７に出力する。

なお、クロック再生器２０４で得られるクロックＣＬｍおよびｍ逓倍器２０５で得られるクロックＣＬは、それぞれデコーダ２０３に供給され、デコード処理のために使用される。

図２０は、デコーダ２０３の詳細構成を示している。

このデコーダ２０３は、Ａ／Ｄコンバータ２３１を有している。このＡ／Ｄコンバータ２３１は、ｎ＋１値（２^m＋１値）の多値信号Ｖの、各クロックにおけるレベル段階を検出し、それぞれそのレベル段階を示すｍ＋１ビットのデータに変換する。すなわち、Ａ／Ｄコンバータ２３１は、クロックＣＬｍで、ｎ＋１値の多値信号Ｖの各クロックにおける信号をサンプリングすると共に、その各クロックにおける信号を、ｎ＋１値の多値信号におけるｎ＋１個のレベル段階を識別するための、順次大きくなる第１〜第ｎのしきい値と比較し、上述したｍ＋１ビットのデータを取得する。

また、デコーダ２０３は、多値復調手段を構成する、ラッチ回路２３２と、減算器２３３と、ラッチ回路２３４と、比較器２３５とを有している。この多値復調手段は、ｎ＋１値の多値信号を構成するｍ＋１ビットのデータＡに基づいて、ｎ値の多値信号を構成するｍビットのデータＭを取得する。このｍビットのデータＭは、上述した信号位相変換器１０４のラッチ回路１４３（図２参照）から出力されるｍビットのデータＭに対応したものである。

ラッチ回路２３２は、Ａ／Ｄコンバータ２３１で得られるｍ＋１ビットのデータを、クロック再生器２０４（図１９参照）で再生されるクロックＣＬｍに基づいてラッチし、ｎ＋１値の多値信号を構成するｍ＋１ビットのデータＡを取得する。ラッチ回路２３４は、減算器２３３で得られるｍビットのデータＭを、クロックＣＬｍに基づいて、ラッチする。

比較器２３５は、データ値比較手段（レベル段階比較手段）を構成しており、ラッチ回路２３２でラッチされているｍ＋１ビットのデータＡの現在の値Ａtを第１の値とし、ラッチ回路２３４でラッチされているｍビットのデータＭの１クロック前の値Ｍt-1を第２の値とし、これら第１の値と第２の値とを比較する。この場合、上述したように、ｍ＋１ビットのデータＡはｎ＋１値の多値信号を構成し、ｍビットのデータＭはｎ値の多値信号を構成していることから、第１の値と第２の値とを比較するということは、ｎ＋１値の多値信号の現在のレベル段階である第１のレベル段階とｎ値の多値信号の１クロック前のレベル段階である第２のレベル段階とを比較することと等価である。

比較器２３５は、さらに、第１の値と第２の値との比較結果に基づいて、０または１のデータを出力する。この場合、比較器２３５は、第１の値が第２の値より大きいとき（Ａt＞Ｍt-1）、１のデータを出力し、第１の値が第２の値と同じあるいは第２の値より小さいとき（Ａt≦Ｍt-1）、０のデータを出力する。

減算器２３３は、演算手段（レベル段階決定手段）を構成しており、ラッチ回路２３２でラッチされているｍ＋１ビットのデータＡの現在の値Ａtより、比較器２３５から出力される０または１のデータを減算して、ｍビットのデータの現在の値Ｍtとする。この場合、比較器２３５から０のデータが出力されるとき、ｍ＋１ビットのデータＡの現在の値ＡtがそのままｍビットのデータＭの現在の値Ｍtとなる。

上述したラッチ回路２３２、減算器２３３、ラッチ回路２３４および比較器２３５からなる多値復調手段は、ｍ＝１であるときは、図３に示す変換マップ（デコード）に従って、ｍビット（１ビット）のデータの現在の値Ｍtを得る処理を行っている。すなわち、Ａt＝１０である場合、Ｍt＝１とする。また、Ａt＝０１である場合、Ｍt＝Ｍt-1とする。さらに、Ａt＝００である場合、Ｍt＝０とする。

また、上述したラッチ回路２３２、減算器２３３、ラッチ回路２３４および比較器２３５からなる多値復調手段は、ｍ＝２であるときは、図４に示す変換マップ（デコード）に従って、ｍビット（２ビット）のデータの現在の値Ｍtを得る処理を行っている。すなわち、Ａt＝１００である場合、Ｍt＝３とする。Ａt＝０１１である場合、Ｍt-1＝３であるときはＭt＝３とし、その他のときはＭt＝２とする。Ａt＝０１０である場合、Ｍt-1＝０または１であるときはＭt＝１とし、その他のときはＭt＝２とする。Ａt＝００１である場合、Ｍt-1＝０であるときはＭt＝０とし、その他のときはＭt＝１とする。Ａt＝０００である場合、Ｍt＝０とする。

図２０に戻って、また、デコーダ２０３は、シフトレジスタ２３６を有している。シフトレジスタ２３６は、ラッチ回路２３４でクロックＣＬｍによりラッチされたｍビットのデータを構成する各ビットデータを、ｍ逓倍器２０５（図１９参照）で得られるクロックＣＬで順次シフトして出力シリアルデータＤoutを得、この出力シリアルデータＤoutをデータ出力端子２０６に出力する。

図２０に示すデコーダ２０３の動作を説明する。

位相検出器２０２（図１９参照）からのｎ＋１値の多値信号ＶはＡ／Ｄコンバータ２３１に供給される。このＡ／Ｄコンバータ２３１では、ｎ＋１値の多値信号Ｖの各クロックにおける信号のレベル段階が検出され、それぞれそのレベル段階を示すｍ＋１ビットのデータに変換される。このｍ＋１ビットのデータは、ラッチ回路２３２に供給される。

ラッチ回路２３２では、Ａ／Ｄコンバータ２３１から供給されるｍ＋１ビットのデータが、クロックＣＬｍでラッチされ、ｎ＋１値の多値信号を構成するｍ＋１ビットのデータＡが得られる。

ラッチ回路２３４には、減算器２３３で得られるｍビットのデータＭが供給される。このラッチ回路２３４では、ｍビットのデータＭが、クロックＣＬｍでラッチされる。このラッチ回路２３４でラッチされたｍビットのデータＭは、比較器２３５に供給される。

比較器２３５では、ラッチ回路２３２でラッチされているｍ＋１ビットのデータＡの現在の値Ａtである第１の値と、ラッチ回路２３４でラッチされているｍビットのデータＭの１クロック前の値Ｍt-1である第２の値とが比較される。そして、この比較器２３５から、第１の値と第２の値との比較結果に基づいて、０または１のデータが出力される。すなわち、第１の値が第２の値より大きいとき（Ａt＞Ｍt-1）、１のデータが出力され、第１の値が第２の値と同じあるいは第２の値より小さいとき（Ａt≦Ｍt-1）、０のデータが出力される。このように、比較器２３５から出力される０または１のデータは減算器２３３に供給される。

減算器２３３では、ラッチ回路２３４でラッチされているｍ＋１ビットのデータＡの現在の値Ａtより、比較器２３５から出力される０または１のデータが減算されて、ｍビットのデータの現在の値Ｍtとされる。この場合、比較器２３５から０のデータが出力されるとき、ｍ＋１ビットのデータＡの現在の値ＡtがそのままｍビットのデータＭの現在の値Ｍtとされる。

この場合、第１の値が第２の値より大きいとき（Ａt＞Ｍt-1）、比較器２３５から１のデータが出力されるため、第１の値より１が減算されてｍビットのデータＭの現在の値Ｍtとなる。また、第１の値が第２の値と同じあるいは第２の値より小さいとき（Ａt≦Ｍt-1）、比較器２３５から０のデータが出力されるため、第１の値がそのままｍビットのデータＭの現在の値Ｍtとなる。

これにより、ラッチ回路２３２、減算器２３３、ラッチ回路２３４および比較器２３５からなる多値復調手段では、ｎ＋１値の多値信号を構成するｍ＋１ビットのデータＡに基づいて、ｎ値の多値信号を構成するｍビットのデータＭが得られる。このｍビットのデータＭは、信号位相変換器１００のラッチ回路１４３（図２参照）から出力されるｍビットのデータＭに対応したものである。

図２１は、ｍ＝１の場合における、ｍ＋１ビットのデータＡの現在の値Ａt、およびｍビットのデータＭの現在の値Ｍtの推移を示している。なお、比較器２３５では、ｔ＝０における値Ｍt、つまりＭ0として２^m−１＝１が使用される。この図２１および上述した図１７から明らかなように、このデコーダ２０３の多値復調手段で得られるｍビットのデータＭは、上述した信号位相変換器１０４のラッチ回路１４３から出力されるｍビットのデータＭと一致することが分かる。

図２２は、ｍ＝２の場合における、ｍ＋１ビットのデータＡの現在の値Ａt、およびｍビットのデータＭの現在の値Ｍtの推移を示している。なお、比較器２３５では、ｔ＝０における値Ｍt、つまりＭ0として２^m−１＝３が使用される。この図２２および上述図１８から明らかなように、このデコーダ２０３の多値復調手段で得られるｍビットのデータＭは、上述した信号位相変換器１０４のラッチ回路１４３から出力されるｍビットのデータＭと一致することが分かる。

詳細説明は省略するが、ｍが３以上の場合であっても、上述したｍ＝１の場合、ｍ＝２の場合と同様に、ｍ＋１ビットのデータＡからｍビットのデータＭが得られ、このｍビットのデータＭは、上述した信号位相変換器１０４のラッチ回路１４３から出力されるｍビットのデータＭと一致するものとなる。

ラッチ回路２３４から出力される、ｎ値の多値信号を構成するｍビットのデータＭは、シフトレジスタ２３６に供給される。このシフトレジスタ２３６では、ラッチ回路２３４でクロックＣＬｍによりラッチされたｍビットのデータを構成する各ビットデータが、クロックＣＬで順次シフトされ、出力シリアルデータＤoutが得られる。この出力シリアルデータＤoutは、送信機１００のデータ入力端子１０５（図１参照）に入力された、入力シリアルデータＤinに対応したものとなる。この出力シリアルデータＤoutは、出力端子２０６に出力される。

次に、図１９に示す受信機２００の動作を説明する。

送信機１００から光ファイバ２０１を介して送られてくる位相変調信号Ｓpmは位相検出器２０２に入射される。この位相検出器２０２では、ホモダイン検波により、光信号である位相変調信号から、１クロック毎にレベル段階が変化するｎ＋１値（２^m＋１値）の多値信号Ｖが取得される。このｎ＋１値の多値信号Ｖはデコーダ２０３に供給される。

また、位相検出器２０２では、位相検出器２０２で得られるｍ＋１ビットのデータＡからクロックＣＬｍが再生される。このクロックＣＬｍはデコーダ２０３に供給されると共に、ｍ逓倍器２０５に供給される。ｍ逓倍器２０５では、クロックＣＬｍがｍ逓倍されてクロックＣＬが得られる。このクロックＣＬはデコーダ２０３に供給されると共に、出力端子２０７に出力される。

デコーダ２０３では、位相検出器２０２で取得されるｎ＋１値の多値信号Ｖに対し、クロックＣＬｍ，ＣＬが使用されて、デコード処理が行われる。このデコーダ２０３では、ｎ＋１値（２^m＋１値）の多値信号Ｖに基づいて、ｎ値（２^m値）の多値信号を構成するｍビットのデータＭが生成され、そのデータＭに係る出力シリアルデータＤoutがデータ出力端子２０６に出力される。

上述したように、図２０に示すデコーダ２０３の多値復調手段では、当該多値復調手段から出力されるｎ値の多値信号を構成するｍビットのデータは、図１９の受信機２００の位相検出器２０２に入射される位相変調信号Ｓpmが、図１の送信機１００の位相変調器１０２から出射される位相変調信号Ｓpmである場合、図２に示す信号位相変換器１０４のラッチ回路１４３でラッチされたｍビットのデータと同じものとなる。従って、図１９に示す受信機２００では、図１に示す送信機１００の位相変調器１０２から光ファイバ１０３に出射される位相変調信号Ｓpmの復調を良好に行うことができる。

また、図１９に示す受信機２００では、位相検出器２０２から出力されるｎ＋１値の多値信号Ｖは、１クロック毎に必ずレベル段階が変化するものであることから、クロック再生器２０４を安価な微分回路等で構成できる。

なお、図１９に示す受信機２００において、デコーダ２０３（図２０参照）の代わりに、図２３に示すデコーダ２０３Ａを使用できる。この図２３において、図２０と対応する部分には同一符号を付し、その詳細説明は省略する。

デコーダ２０３Ａは、図２０のデコーダ２０３のＡ／Ｄコンバータ２３１の代わりに、Ａ／Ｄコンバータ２３１Ａを有している。このＡ／Ｄコンバータ２３１Ａは、位相検出器２０２（図１９参照）から出力されるｎ＋１値の多値信号Ｖの各クロックにおけるレベル段階を検出し、それぞれそのレベル段階を示すｍビットのデータに変換する。この場合、Ａ／Ｄコンバータ２３１Ａは、ｎ＋１値の多値信号の最大のレベル段階をその次のレベル段階とひとまとめにして扱い、この最大のレベル段階に対応するｍビットのデータの値を本来の値（２^m）ではなく、それより１だけ小さい値（２^m−１）とする。

すなわち、Ａ／Ｄコンバータ２３１Ａは、クロック再生器２０４（図１９参照）で再生されるクロックＣＬｍで、ｎ＋１値の多値信号Ｖの各クロックにおける信号をサンプリングすると共に、その各クロックにおける信号を、ｎ＋１値（２^m＋１値）の多値信号におけるｎ＋１個のレベル段階を識別するための、順次大きくなる第１〜第ｎのしきい値のうち、第１〜第ｎ−１のしきい値と比較し、上述したｍビットのデータを取得する。このことから、このＡ／Ｄコンバータ２３１Ａは、データ取得手段を構成している。

また、このＡ／Ｄコンバータ２３１Ａは、ｎ＋１値の多値信号Ｖを、上述した第ｎのしきい値と比較し、ｎ＋１値の多値信号が第ｎのしきい値以上であるとき０（第１のレベル）となり、ｎ＋１値の多値信号が第ｎのしきい値未満であるとき１（第２のレベル）となる制御信号ＣＳを取得する。この場合、制御信号ＣＳは、ｎ＋１値の多値信号が最大のレベル段階にあるとき０となり、その他のとき１となる。このことから、このＡ／Ｄコンバータ２３１Ａは、制御信号取得手段を構成している。

また、デコーダ２０３Ａは、図２０のデコーダ２０３のラッチ回路２３２の代わりに、ラッチ回路２３２Ａを有している。このラッチ回路２３２Ａは、Ａ／Ｄコンバータ２３１Ａで得られるｍビットのデータを、クロックＣＬｍに基づいてラッチし、ｎ＋１値の多値信号に係るｍビットのデータＡ′を取得する。このｍビットのデータＡ′は、図２０のデコーダ２０３のラッチ回路２３２から出力されるｍ＋１ビットのデータＡのうち、２^mの値の部分を、２^m−１の値としたものである。図２０のデコーダ２０３のラッチ回路２３２はｍ＋１ビットの構成とする必要があるが、このラッチ回路２３２Ａはｍビットの構成とすることができる。これに伴って、減算器２３３および比較器２３５も、図２３に示すデコーダ２０３Ａにおいては、ｍビットの構成とできる。

また、デコーダ２０３Ａは、ラッチ回路２３７と、アンド回路２３８とを有している。ラッチ回路２３７は、Ａ／Ｄコンバータ２３１Ａで得られる制御信号ＣＳを、クロックＣＬｍに基づいてラッチする。この場合、ラッチ回路２３７でラッチされた制御信号ＣＳの値は、上述したラッチ回路２３２Ａでラッチされた、ｎ＋１値の多値信号に係るｍビットのデータＡ′の現在の値Ａ′tに対応したものとなる。

ラッチ回路２３２ＡでラッチされているデータＡ′の現在の値Ａ′tは、ｎ＋１値の多値信号の最大のレベルに対応したものであるとき、上述したように本来の値（２^m）より１だけ小さい値（２^m−１）となっている。この場合、ラッチ回路２３７でラッチされている制御信号ＣＳの値は必ず０となる。

アンド回路２３８は、ラッチ回路２３７でラッチされた制御信号ＣＳと比較器２３５より出力される０または１のデータとの論理積を取り、その出力信号を減算器２３３に、ラッチ回路２３２Ａから供給されるｍビットのデータＡ′の現在の値Ａ′tから減算すべき信号として供給する。

図２３に示すデコーダ２０３Ａのその他は、上述した図２０に示すデコーダ２０３と同様に構成される。

図２３に示すデコーダ２０３Ａの動作を説明する。

位相検出器２０２（図１９参照）からのｎ＋１値の多値信号ＶはＡ／Ｄコンバータ２３１Ａに供給される。このＡ／Ｄコンバータ２３１Ａでは、ｎ＋１値の多値信号の各クロックにおけるレベル段階が検出され、それぞれそのレベル段階を示すｍビットのデータに変換される。この場合、ｎ＋１値の多値信号の最大のレベル段階がその次のレベル段階とひとまとめにして扱われ、この最大のレベル段階に対応するｍビットのデータの値は、本来の値（２^m）ではなく、それより１だけ小さい値（２^m−１）とされる。このｍビットのデータは、ｍビット構成のラッチ回路２３２Ａに供給される。

ラッチ回路２３２Ａでは、Ａ／Ｄコンバータ２３１Ａから供給されるｍビットのデータが、クロックＣＬｍでラッチされ、ｎ＋１値の多値信号に係るｍビットのデータＡ′が得られる。このｍビットのデータＡ′は、ｍ＋１ビットのデータＡのうち、２^mの値の部分が、２^m−１の値とされたものである。

また、Ａ／Ｄコンバータ２３１Ａでは、ｎ＋１値の多値信号Ｖが、上述した第ｎのしきい値と比較され、ｎ＋１値の多値信号が第ｎのしきい値以上であるとき０となり、ｎ＋１値の多値信号が第ｎのしきい値未満であるとき１となる制御信号ＣＳが得られる。この場合、この制御信号ＣＳは、ｎ＋１値の多値信号Ｖが最大のレベル段階にあるとき０となり、その他のとき１となる。この制御信号ＣＳは、ラッチ回路２３７に供給される。

ラッチ回路２３７では、Ａ／Ｄコンバータ２３１Ａで得られる制御信号ＣＳが、クロックＣＬｍに基づいてラッチされる。この場合、ラッチ回路２３７でラッチされた制御信号ＣＳの値は、上述したラッチ回路２３２Ａでラッチされた、ｎ＋１値の多値信号に係るｍビットのデータＡ′の現在の値Ａ′tに対応したものとなる。このラッチ回路２３７でラッチされた制御信号ＣＳは、アンド回路２３８に供給される。

ラッチ回路２３４には、減算器２３３で得られる、ｎ値の多値信号を構成するｍビットのデータＭが供給される。このラッチ回路２３４では、ｍビットのデータＭが、クロックＣＬｍでラッチされる。このラッチ回路２３４でラッチされたｍビットのデータＭは、比較器２３５に供給される。

比較器２３５では、ラッチ回路２３２Ａでラッチされている、ｎ＋１値の多値信号に係るｍビットのデータＡ′の現在の値Ａ′tである第１の値と、ラッチ回路２３４でラッチされている、ｎ値の多値信号を構成するｍビットのデータＭの１クロック前の値Ｍt-1である第２の値とが比較される。

そして、この比較器２３５から、第１の値と第２の値との比較結果に基づいて、０または１のデータが出力される。すなわち、第１の値が第２の値より大きいとき（Ａ′t＞Ｍt-1）、１のデータが出力され、第１の値が第２の値と同じあるいは第２の値より小さいとき（Ａ′t≦Ｍt-1）、０のデータが出力される。このように、比較器２３５から出力される０または１のデータはアンド回路２３８に供給される。

減算器２３３では、ラッチ回路２３２ＡでラッチされているｍビットのデータＡ′の現在の値Ａ′tより、アンド回路２３８の出力信号が減算されて、ｍビットのデータＭの現在の値Ｍtとされる。

この場合、第１の値が第２の値より大きく（Ａ′t＞Ｍt-1）、かつラッチ回路２３７でラッチされている制御信号ＣＳが１であるとき、アンド回路２３８の出力信号は１となり、ｍビットのデータＡ′の現在の値Ａ′tより１が減算されて、ｍビットのデータＭの現在の値Ｍtとされる。一方、その他のとき、すなわち第１の値が第２の値より大きく（Ａ′t＞Ｍt-1）、かつラッチ回路２３７でラッチされている制御信号ＣＳが０であるとき、および第１の値が第２の値と同じあるいは第２の値より小さいとき（Ａ′t≦Ｍt-1）、アンド回路２３８の出力信号は０となり、ｍビットのデータＡ′の現在の値Ａ′tがそのままｍビットのデータＭの現在の値Ｍtとされる。

これにより、第１の値が第２の値より大きくても、データＡ′の現在の値Ａ′tがｎ＋１値の多値信号の最大のレベルに対応したものであるときは、ラッチ回路２３７でラッチされている制御信号ＣＳの値は必ず０となるので、その値Ａ′tがそのままｍビットのデータＭの現在の値Ｍtとされる。これは、上述したように、データＡ′の現在の値Ａ′tがｎ＋１値の多値信号の最大のレベルに対応したものであるとき、その値Ａ′tは既に本来の値（２^m）より１だけ小さい値（２^m−１）となっているからである。

このように、ラッチ回路２３２Ａ、減算器２３３、ラッチ回路２３４および比較器２３５からなる多値復調手段では、ｎ＋１値の多値信号に係るｍビットのデータＡ′に基づいて、ｎ値の多値信号を構成するｍビットのデータＭが得られる。このｍビットのデータＭは、信号位相変換器１０４のラッチ回路１４３（図２参照）から出力されるｍビットのデータＭに対応したものである。

図２４は、ｍ＝１の場合における、ｍビットのデータＡ′の現在の値Ａ′t、ｍビットのデータＭの現在の値Ｍt、および制御信号ＣＳの値の推移を示している。なお、比較器２３５では、ｔ＝０における値Ｍt、つまりＭ0として２^m−１＝１が使用される。また、データＡ′の現在の値Ａ′tで、「＊」が付された部分は、ｎ＋１値（２^m＋１値）の多値信号の最大のレベルに対応する部分を示しており、本来の値（２^m）より１だけ小さい値（２^m−１）となっている部分である。これは、以下の図２４においても同様である。この図２４および上述した図１７から明らかなように、このデコーダ２０３Ａの多値復調手段で得られるｍビットのデータＭは、上述した信号位相変換器１０４のラッチ回路１４３から出力されるｍビットのデータＭと一致することが分かる。

図２５は、ｍ＝２の場合における、ｍビットのデータＡ′の現在の値Ａ′t、ｍビットのデータＭの現在の値Ｍt、および制御信号ＣＳの値の推移を示している。なお、比較器２３５では、ｔ＝０における値Ｍt、つまりＭ0として２^m−１＝３が使用される。この図２５および上述図１８から明らかなように、このデコーダ２０３Ａの多値復調手段で得られるｍビットのデータＭは、上述した信号位相変換器１０４のラッチ回路１４３から出力されるｍビットのデータＭと一致することが分かる。

詳細説明は省略するが、ｍが３以上の場合であっても、上述したｍ＝１の場合、ｍ＝２の場合と同様に、ｍビットのデータＡ′からｍビットのデータＭが得られ、このｍビットのデータＭは、上述した信号位相変換器１０４のラッチ回路１４３から出力されるｍビットのデータＭと一致するものとなる。

また、図２０に示すデコーダ２０３と同様に、ラッチ回路２３４から出力される、ｎ値の多値信号を構成するｍビットのデータＭは、シフトレジスタ２３６に供給されてシリアルデータに変換され、出力端子２０６に出力シリアルデータＤoutが出力される。

上述したように、図２３に示すデコーダ２０３Ａでは、図２０に示すデコーダ２０３と同様の作用効果を得ることができる。

さらに、この図２３に示すデコーダ２０３Ａでは、Ａ／Ｄコンバータ２３１Ａで、ｎ＋１値の多値信号の最大のレベル段階とその次のレベル段階とをひとまとめにして扱うことで、ｎ＋１値の多値信号からｍビットのデータを取得し、またｎ＋１値の多値信号が最大のレベル段階にあることを識別するための制御信号ＣＳを取得し、それらを用いてｎ値の多値信号を構成するｍビットのデータＭを得るものであり、復調処理に必要なビット数を、ｍ＋１ビットではなくｍビットとでき、１ビット節約できる利益がある。

すなわち、図２３に示すデコーダ２０３Ａでは、ラッチ回路２３２Ａ、減算器２３３、比較器２３５等としてｍビット構成のものを用いることができ、回路規模の縮小化を図ることができる。

なお、上述実施の形態においては、ｎ値の多値信号はｍビットのデータで構成され、ｎ＋１値の多値信号はｍ＋１ビットのデータで構成され、ｎ値の多値信号の各レベル段階の幅とｎ＋１値の多値信号の各レベル段階の幅とは同じであるが、これらの幅が異なるものも考えられる。

また、上述実施の形態においては、ｎ値の多値信号はｎ＝２^m個のレベル段階を有し、ｎ＋１値の多値信号はｎ＋１＝２^m＋１個のレベル段階を有するものを示したが、この発明は、ｎが２^m（ｍ＝１，２，・・・）以外である場合にも、同様に適用できる。

また、上述実施の形態においては、送信機１００および受信機２００は光信号を取り扱うものを示したが、この発明は、電圧信号の形式で多値信号を位相変調して送受信を行う通信システムにも同様に適用できる。

この発明は、ｎ値の多値信号をノイズの影響が少なく、また複雑な同期回路を必要とせずに、良好に送受信できるものであり、例えばｎ値の多値信号を送受信する光通信システム等に適用できる。

実施の形態としての送信機の構成を示すブロック図である。 信号位相変換器の構成を示すブロック図である。 ｎ値の多値信号を構成するｍビットのデータからｎ＋１値の多値信号を構成するｍ＋１ビットのデータへのエンコード、およびそのデコードの変換マップ（ｍ＝１）を示す図である。 ｎ値の多値信号を構成するｍビットのデータからｎ＋１値の多値信号を構成するｍ＋１ビットのデータへのエンコード、およびそのデコードの変換マップ（ｍ＝２）を示す図である。 位相検出器の構成を示す図である。 位相検出器において、３レベルを出力するための４種の位相差を示す図である。 ４種の位相とコードとの対応を説明するための図である。 位相検出器において５レベルを出力するための８種の位相差を示す図である。 ８種の位相とコードとの対応を説明するための図である。 コード発生器における３値の場合のコード表を示す図である。 コード発生器における５値の場合のコード表（１／２）を示す図である。 コード発生器における５値の場合のコード表（２／２）を示す図である。 ｍ＝２の場合における４ビットのコードと３ビットの圧縮コードとの遷移の一例を示す図である。 位相と制御電圧Ｖctとの関係（Ｍ＝１）を示す図である。 コード発生器における３値の場合の改良コード表を示す図である。 位相と制御電圧Ｖctとの関係（Ｍ＝２）を示す図である。 ｎ値の多値信号を構成するｍビットのデータＭからｎ＋１値の多値信号を構成するｍ＋１ビットのデータＡへのエンコード（ｍ＝１）における、ｍビットのデータＭの現在の値Ｍt、ｍ＋１ビットのデータＡの現在の値Ａt、位相情報Ｉpmを構成する位相（コード）、および制御電圧Ｖctの推移の一例を示す図である。 ｎ値の多値信号を構成するｍビットのデータＭからｎ＋１値の多値信号を構成するｍ＋１ビットのデータＡへのエンコード（ｍ＝２）における、ｍビットのデータＭの現在の値Ｍt、ｍ＋１ビットのデータＡの現在の値Ａt、位相情報Ｉpmを構成する位相（コード）、および制御電圧Ｖctの推移の一例を示す図である。 実施の形態としての受信機の構成を示すブロック図である。 デコーダの構成を示すブロック図である。 ｎ＋１値の多値信号を構成するｍ＋１ビットのデータＡからｎ値の多値信号を構成するｍビットのデータＭへのデコード（ｍ＝１）における、データＡの現在の値Ａt、およびデータＭの現在の値Ｍtの推移の一例を示す図である。 ｎ＋１値の多値信号を構成するｍ＋１ビットのデータＡからｎ値の多値信号を構成するｍビットのデータＭへのデコード（ｍ＝２）における、データＡの現在の値Ａt、およびデータＭの現在の値Ｍtの推移の一例を示す図である。 デコーダの他の構成を示すブロック図である。 ｎ＋１値の多値信号に係るｍビットのデータＡ′からｎ値の多値信号を構成するｍビットのデータＭへのデコード（ｍ＝１）における、データＡ′の現在の値Ａ′t、およびデータＭの現在の値Ｍtの推移の一例を示す図である。 ｎ＋１値の多値信号に係るｍビットのデータＡ′からｎ値の多値信号を構成するｍビットのデータＭへのデコード（ｍ＝２）における、データＡ′の現在の値Ａ′t、およびデータＭの現在の値Ｍtの推移の一例を示す図である。

符号の説明

１００・・・送信機、１０１・・・光源、１０２・・・位相変調器、１０３・・・光ファイバ、１０４・・・信号位相変換器、１０５・・・データ入力端子、１０６・・・クロック入力端子、１４１・・・シフトレジスタ、１４２・・・１／ｍ分周器、１４３，１４５・・・ラッチ回路、１４４・・・コード発生器、１４６・・・コード／電圧変換器、２００・・・受信機、２０１・・・光ファイバ、２０２・・・位相検出器、２０３，２０３Ａ・・・デコーダ、２０４・・・クロック再生器、２０５・・・ｍ逓倍器、２０６・・・データ出力端子、２０７・・・クロック出力端子、２３１，２３１Ａ・・・Ａ／Ｄコンバータ、２３２，２３２Ａ，２３４，２３７・・・ラッチ回路、２３３・・・減算器、２３５・・・比較器、２３６・・・シフトレジスタ、２３８・・・アンド回路

Claims (20)

1. ｎ個（ｎは２以上の整数）のレベル段階を持つｎ値の多値信号に基づいて、１クロック毎にレベル段階が変化するｎ＋１個のレベル段階を持つｎ＋１値の多値信号に対応した位相変調信号を生成する際に、位相情報を発生する位相情報発生装置であって、
   上記ｎ値の多値信号の次のレベル段階、今の位相および前の位相に基づいて、今の位相との位相差が上記ｎ＋１値の多値信号の次のレベル段階に対応した値となるように次の位相を決定し、該次の位相の情報を発生する位相情報発生部を備える
   ことを特徴とする位相情報発生装置。
2. 上記ｎ＋１値の多値信号の所定クロック位置のレベル段階は、
   上記ｎ値の多値信号の上記所定クロック位置のレベル段階を第１のレベル段階とし、上記ｎ＋１値の多値信号の上記所定クロック位置より１クロック前のレベル段階を第２のレベル段階とするとき、
   上記第１のレベル段階が上記第２のレベル段階より小さいとき該第１のレベル段階とされ、上記第１のレベル段階が上記第２のレベル段階と同じあるいは上記第２のレベル段階より大きいとき該第１のレベル段階より１つ大きいレベル段階とされている
   ことを特徴とする請求項１に記載の位相情報発生装置。
3. 上記位相情報発生部で発生される位相情報を、上記位相変調信号を得るための位相変調器における変調位相を制御する制御電圧に変換する制御電圧変換部をさらに備え、
   上記位相情報発生部は、
   上記今の位相との位相差が上記ｎ＋１値の多値信号の次のレベル段階に対応した値となる位相が複数存在するときは、上記制御電圧の変化が少ないか、あるいは上記制御電圧の値が小さくなる位相を次の位相とする
   ことを特徴とする請求項１に記載の位相情報発生装置。
4. ｎ個（ｎは２以上の整数）のレベル段階を持つｎ値の多値信号に基づいて、１クロック毎にレベル段階が変化するｎ＋１個のレベル段階を持つｎ＋１値の多値信号に対応した位相変調信号を生成する際に、位相情報を発生する位相情報発生方法であって、
   上記ｎ値の多値信号の次のレベル段階、今の位相および前の位相に基づいて、今の位相との位相差が上記ｎ＋１値の多値信号の次のレベル段階に対応した値となるように次の位相を決定し、該次の位相の情報を発生する
   ことを特徴とする位相情報発生方法。
5. 位相が連続した信号を出力する信号源と、
   上記信号源から出力される信号を位相変調して送信位相変調信号を得る位相変調器と、
   上記位相変調器における変調位相を制御するための位相情報を発生する位相情報発生部とを備え、
   上記位相情報発生部は、
   ｎ個（ｎは２以上の整数）のレベル段階を持つｎ値の多値信号の次のレベル段階、今の位相および前の位相に基づいて、今の位相との位相差が、１クロック毎にレベル段階が変化するｎ＋１個のレベル段階を持つｎ＋１値の多値信号の次のレベル段階に対応した値となるように次の位相を決定し、該次の位相の情報を発生する
   ことを特徴とする送信機。
6. ２^m値（ｍは１以上の整数）の多値信号を構成するｍビットのデータに基づいて、１クロック毎に値が変化する２^m＋１値の多値信号を構成するｍ＋１ビットのデータに対応した位相変調信号を生成する際に、位相情報を発生する位相情報発生装置であって、
   上記ｍビットのデータの次の値、今の位相および前の位相に基づいて、今の位相との位相差が上記ｍ＋１ビットのデータの次の値に対応した値となるように次の位相を決定し、該次の位相の情報を発生する位相情報発生部を備える
   ことを特徴とする位相情報発生装置。
7. 入力シリアルデータを上記ｍビットのデータに変換するデータ変換部をさらに備える
   ことを特徴とする請求項６に記載の位相情報発生装置。
8. 上記ｍ＋１ビットのデータの所定クロック位置の値は、
   上記ｍビットのデータの上記所定クロック位置の値を第１の値とし、上記ｍ＋１ビットのデータの上記所定クロック位置より１クロック前の値を第２の値とするとき、
   上記第１の値が上記第２の値より小さいとき該第１の値とされ、上記第１の値が上記第２の値と同じあるいは上記第２の値より大きいとき該第１の値より１つ大きな値とされている
   ことを特徴とする請求項６に記載の位相情報発生装置。
9. ２^m値（ｍは１以上の整数）の多値信号を構成するｍビットのデータに基づいて、１クロック毎に値が変化する２^m＋１値の多値信号を構成するｍ＋１ビットのデータに対応した位相変調信号を生成する際に、位相情報を発生する位相情報発生方法であって、
   上記ｍビットのデータの次の値、今の位相および前の位相に基づいて、今の位相との位相差が上記ｍ＋１ビットのデータの次の値に対応した値となるように次の位相を決定し、該次の位相の情報を発生する
   ことを特徴とする位相情報発生方法。
10. 位相が連続した信号を出力する信号源と、
    上記信号源から出力される光信号を位相変調して送信位相変調信号を得る位相変調器と、
    上記位相変調器における変調位相を制御するための位相情報を発生する位相情報発生部とを備え、
    上記位相情報発生部は、
    ２^m値（ｍは１以上の整数）の多値信号を構成するｍビットのデータの次の値、今の位相および前の位相に基づいて、今の位相との位相差が、１クロック毎に値が変化する２^m＋１値の多値信号を構成するｍ＋１ビットのデータの次の値に対応した値となるように次の位相を決定し、該次の位相の情報を発生する
    ことを特徴とする送信機。
11. ｎ個（ｎは２以上の整数）のレベル段階を持つｎ値の多値信号に基づいて生成され、１クロック毎にレベル段階が変化するｎ＋１個のレベル段階を持つｎ＋１値の多値信号に対応し、所定クロック位置の位相が、１クロック前の位相との位相差が上記ｎ＋１値の多値信号の所定クロック位置のレベル段階に対応した値となるように変調されている、受信位相変調信号から、上記ｎ＋１値の多値信号を得る位相検出器と、
    上記位相検出器で得られた上記ｎ＋１値の多値信号に基づいて、上記ｎ個のレベル段階を持つｎ値の多値信号を生成するデコーダと
    を備えることを特徴とする受信機。
12. 上記位相変調信号は光信号であり、
    上記位相検出器はホモダイン検波を行って、上記位相変調信号から上記ｎ＋１値の多値信号を得る
    ことを特徴とする請求項１１に記載の受信機。
13. 上記ｎ＋１値の多値信号の所定クロック位置のレベル段階は、
    上記ｎ値の多値信号の上記所定クロック位置のレベル段階を第１のレベル段階とし、上記ｎ＋１値の多値信号の上記所定クロック位置より１クロック前のレベル段階を第２のレベル段階とするとき、
    上記第１のレベル段階が上記第２のレベル段階より小さいとき該第１のレベル段階とされ、上記第１のレベル段階が上記第２のレベル段階と同じあるいは上記第２のレベル段階より大きいとき該第１のレベル段階より１つ大きいレベル段階とされている
    ことを特徴とする請求項１１に記載の受信機。
14. 上記デコーダは、
    上記ｎ＋１値の多値信号の現在のレベル段階である第１のレベル段階と上記ｎ値の多値信号の１クロック前のレベル段階である第２のレベル段階とを比較するレベル段階比較手段と、
    上記レベル段階比較手段の比較結果に基づき、上記第１のレベル段階が上記第２のレベル段階より大きいとき該第１のレベル段階より１つ小さいレベル段階を上記ｎ値の多値信号の現在のレベル段階とし、上記第１のレベル段階が上記第２のレベル段階と同じあるいは上記第２のレベル段階より小さいとき該第１のレベル段階を上記ｎ値の多値信号の現在のレベル段階とするレベル段階決定手段とを有する
    ことを特徴とする請求項１３に記載の受信機。
15. 上記デコーダは、
    上記ｎ＋１値の多値信号を、上記ｎ＋１個のレベル段階を識別するための、順次大きくなる第１〜第ｎのしきい値のうち、第１〜第ｎ−１のしきい値と比較してｍビット（ｍは１以上の整数）のデータを得るデータ取得手段と、
    上記ｎ＋１値の多値信号を上記第ｎのしきい値と比較し、上記ｎ＋１値の多値信号が上記第ｎのしきい値以上であるとき第１のレベルとなり、上記ｎ＋１値の多値信号が上記第ｎのしきい値未満であるとき第２のレベルとなる制御信号を得る制御信号取得手段と、
    上記データ取得手段で取得されたｍビットのデータの現在の値である第１の値と上記ｎ値の多値信号を構成するｍビットのデータの１クロック前の値である第２の値とを比較するデータ値比較手段と、
    上記データ値比較手段の比較結果および上記制御信号取得手段で得られる制御信号に基づき、上記第１の値が上記第２の値より大きく、かつ上記制御信号が上記第２のレベルであるとき、上記第１の値より１を減算して上記ｎ値の多値信号を構成する上記ｍビットのデータの現在の値とし、上記第１の値が上記第２の値より大きく、かつ上記制御信号が上記第１のレベルであるとき、または上記第１の値が上記第２の値と同じあるいは上記第２の値より小さいとき、上記第１の値をそのまま上記ｎ値の多値信号を構成する上記ｍビットのデータの現在の値とする演算手段とを有する
    ことを特徴とする請求項１３に記載の受信機。
16. ２^m値（ｍは１以上の整数）の多値信号を構成するｍビットのデータに基づいて生成され、１クロック毎にレベル段階が変化する２^m＋１値の多値信号を構成するｍ＋１ビットのデータに対応し、所定クロック位置の位相が、１クロック前の位相との位相差が上記ｍ＋１ビットのデータの所定クロック位置の値に対応した値となるように変調されている、受信位相変調信号から、上記２^m＋１値の多値信号を得る位相検出器と、
    上記位相検出器で得られた上記２^m＋１値の多値信号に基づいて、上記２^m値の多値信号を構成するｍビットのデータを生成するデコーダと
    を備えることを特徴とする受信機。
17. 上記位相変調信号は光信号であり、
    上記位相検出器はホモダイン検波を行って、上記位相変調信号から上記２^m＋１値の多値信号を得る
    ことを特徴とする請求項１６に記載の受信機。
18. 上記ｍ＋１ビットのデータの所定クロック位置の値は、
    上記ｍビットのデータの上記所定クロック位置の値を第１の値とし、上記ｍ＋１ビットのデータの上記所定クロック位置より１クロック前の値を第２の値とするとき、
    上記第１の値が上記第２の値より小さいとき該第１の値とされ、上記第１の値が上記第２の値と同じあるいは上記第２の値より大きいとき該第１の値より１つ大きな値とされている
    ことを特徴とする請求項１６に記載の受信機。
19. 上記デコーダは、
    上記ｍ＋１ビットのデータの現在の値である第１の値と上記ｍビットのデータの１クロック前の値である第２の値とを比較するデータ値比較手段と、
    上記データ値比較手段の比較結果に基づき、上記第１の値が上記第２の値より大きいとき上記第１の値より１を減算して上記ｍビットのデータの現在の値とし、上記第１の値が上記第２の値と同じあるいは上記第２の値より小さいとき上記第１の値をそのまま上記ｍビットのデータの現在の値とする演算手段とを有する
    ことを特徴とする請求項１８に記載の受信機。
20. 上記デコーダで得られた上記ｍビットのデータを出力シリアルデータに変換するデータ変換手段をさらに備える
    ことを特徴とする請求項１６に記載の光受信装置。

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