JP2007088003A - Method of manufacturing semiconductor device - Google Patents
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Description
本発明は、イオン注入領域のパターン形成に使用したレジストを除去する時に、シリコン基板を酸素プラズマにより酸化することを抑制し、酸化にともなう基板の削れ量を抑制するための半導体装置の製造方法に関するものである。 The present invention relates to a method of manufacturing a semiconductor device for suppressing oxidation of a silicon substrate with oxygen plasma when removing a resist used for pattern formation in an ion implantation region, and for suppressing the amount of chipping of the substrate caused by oxidation. Is.
半導体装置の製造方法において、イオン注入工程はトランジスタを形成するために重要な工程である。イオン注入を実施するにあたり、注入が必要な領域、不必要な領域を打ち分けるために、レジストを用いてパターン形成し、注入後、レジストを除去する(例えば、特許文献1参照)。 In a semiconductor device manufacturing method, an ion implantation process is an important process for forming a transistor. In performing ion implantation, in order to distinguish between regions that need to be implanted and regions that are not necessary, a pattern is formed using a resist, and the resist is removed after implantation (see, for example, Patent Document 1).
以下、従来技術の実施形態について、図面を参照しながら説明する。 Hereinafter, embodiments of the prior art will be described with reference to the drawings.
図5は従来技術の実施形態における半導体装置の製造方法についての工程を示す図である。図5において、901はゲート電極、902はスペーサ、903はシリコン基板、904は感光性樹脂、905はヒ素注入領域、906は注入硬化層、907はアッシング酸化膜、908は基板削れ、である。 FIG. 5 is a diagram showing a process for a method of manufacturing a semiconductor device according to an embodiment of the prior art. In FIG. 5, 901 is a gate electrode, 902 is a spacer, 903 is a silicon substrate, 904 is a photosensitive resin, 905 is an arsenic injection region, 906 is an injection hardened layer, 907 is an ashing oxide film, and 908 is a substrate shaving.
ゲート電極901とゲート電極901にサイドウォール状に形成されたスペーサ902が形成されたシリコン基板903において(STEP1)、シリコン基板903上に、感光性樹脂904を用いて、注入する領域をパターン形成する(STEP2)。次に、イオン注入を実施し(STEP3)、シリコン基板903が露出している領域にはヒ素注入層905が、感光性樹脂904の表面には注入硬化層906が形成される。例えば、イクステンション領域の注入では、ヒ素を1×10の15乗atoms毎平方センチメートルの注入量で、3keVの加速電圧で注入する。この時の注入深さは数nm台である。一方、感光性樹脂904の表面には炭素間の重合が促進されてより架橋構造となった注入硬化層906が形成され、この注入硬化層906は硫過水洗浄では十分に溶解せず除去できない。次に、酸素プラズマを用いて、感光性樹脂904を除去する(STEP4)。このとき、シリコン基板903が露出するため、酸素プラズマによりシリコン基板903は酸化され、アッシング酸化膜907が形成される。例えば、上部にマイクロ波電源と下部にRF電源が接続されたドライエッチング装置にて、酸素ガス流量を3000sccm、ガス圧力を10Pa、マイクロ波電力を3000W、RF電力を100Wの条件でアッシングする。前述のアッシング条件の場合、約5nmほどのアッシング酸化膜が形成される。次に、洗浄処理を実施し、アッシング酸化膜が除去され、基板削れ908が形成される(STEP5)。一般的に、シリコンが酸化してシリコン酸化膜を形成すると体積が2.2倍になるので、アッシング酸化膜が5nm形成された時、酸化に使用されたシリコン膜厚は2.3nmとなる。すなわち、シリコン基板903が2.3nm削れたことになる。さらに、STEP2からSTEP4を繰り返すと、さらにシリコン基板903が2.3nm削られることになる。したがって、複数回数の注入工程を行うと、最初に形成されたヒ素注入層906が消失することになる(STEP6)。
近年、半導体装置の微細化にともない、エクステンション領域の注入深さはますます浅くなり、数nm程度の注入深さも珍しくはない。一方、レジストを除去する時に使用する酸素プラズマにて、シリコン基板は酸化される。このとき、シリコン基板の一部が酸化で消費されるため、前工程で注入されたシリコン層が酸化に使われると、注入領域にて注入層が消失することになる。 In recent years, with the miniaturization of semiconductor devices, the extension depth of the extension region has become increasingly shallow, and an implantation depth of about several nanometers is not uncommon. On the other hand, the silicon substrate is oxidized by oxygen plasma used when removing the resist. At this time, since a part of the silicon substrate is consumed by oxidation, when the silicon layer implanted in the previous process is used for oxidation, the implanted layer disappears in the implantation region.
したがって、本発明の目的は、上記従来の問題点を解決するもので、イオン注入領域をパターン形成した感光性樹脂を除去する時に、シリコン基板を酸化させないことで、酸化による基板の削れを抑制する半導体装置の製造方法を提供することである。 Accordingly, an object of the present invention is to solve the above-mentioned conventional problems, and when removing the photosensitive resin in which the ion-implanted region is patterned, the silicon substrate is not oxidized, thereby suppressing the abrasion of the substrate due to oxidation. A method for manufacturing a semiconductor device is provided.
上記目的を達成するために、本発明の請求項1記載の半導体装置の製造方法は、半導体基板にトランジスタのゲート電極を形成し、前記半導体基板の上に絶縁膜を堆積する工程と、前記絶縁膜の上に感光性樹脂を用いてイオン注入領域をパターン形成する工程と、前記感光性樹脂のパターンに従って前記絶縁膜を薬液を用いて除去することで前記絶縁膜のパターンを形成する工程と、前記絶縁膜のパターン上の前記感光性樹脂を薬液を用いて除去する工程と、前記感光性樹脂を除去した前記半導体基板にイオン注入を実施する工程とを含む。
In order to achieve the above object, a method of manufacturing a semiconductor device according to
請求項2記載の半導体装置の製造方法は、半導体基板にトランジスタのゲート電極を形成し、前記半導体基板の上に絶縁膜を堆積する工程と、前記絶縁膜の上に感光性樹脂を用いてイオン注入領域をパターン形成する工程と、前記感光性樹脂のパターンを形成した前記半導体基板に、フルオロカーボンガスと酸素の混合ガスのプラズマを照射する工程と、前記プラズマを照射した後、前記感光性樹脂を除去する工程と、前記絶縁膜のうち前記プラズマで照射された領域を、薬液を用いて除去して前記絶縁膜のパターンを形成する工程と、前記絶縁膜のパターンを形成した前記半導体基板にイオン注入を実施する工程とを含む。 3. The method of manufacturing a semiconductor device according to claim 2, wherein a gate electrode of a transistor is formed on a semiconductor substrate, an insulating film is deposited on the semiconductor substrate, and a photosensitive resin is used on the insulating film. Patterning the implantation region; irradiating the semiconductor substrate on which the photosensitive resin pattern is formed with plasma of a mixed gas of fluorocarbon gas and oxygen; and irradiating the plasma with the photosensitive resin. Removing the region irradiated with the plasma in the insulating film using a chemical solution to form a pattern of the insulating film; and forming ions on the semiconductor substrate on which the insulating film pattern has been formed Performing the implantation.
請求項3記載の半導体装置の製造方法は、請求項1記載の半導体装置の製造方法において、前記半導体基板の上に絶縁膜を堆積する工程の後に、前記絶縁膜の上に、フルオロカーボンガスと酸素の混合ガスのプラズマを照射する工程を含む。
A method for manufacturing a semiconductor device according to
請求項4記載の半導体装置の製造方法は、請求項2または3記載の半導体装置の製造方法において、前記フルオロカーボンガスと酸素の混合ガスにおいて、酸素とフルオロカーボンガスの流量比が50以上である。
A method for manufacturing a semiconductor device according to
請求項5記載の半導体装置の製造方法は、請求項2または3記載の半導体装置の製造方法において、前記フルオロカーボンガスが、CF4、CHF3、CH2F2、C2F6、C3F8、C4F8、C5F8、C4F6のいずれか、もしくは2種類以上の組み合わせである。
The semiconductor device manufacturing method according to claim 5 is the semiconductor device manufacturing method according to
請求項6記載の半導体装置の製造方法は、請求項2または3記載の半導体装置の製造方法において、前記絶縁膜を除去する工程において、前記薬液がフッ酸もしくはアンモニア過水である。
A method for manufacturing a semiconductor device according to claim 6 is the method for manufacturing a semiconductor device according to
請求項7記載の半導体装置の製造方法は、請求項2または3記載の半導体装置の製造方法において、前記絶縁膜が、シリコン酸化膜、シリコン窒化膜、シリコン炭化膜、もしくは、他のシリコン化合物である。
The method of manufacturing a semiconductor device according to claim 7 is the method of manufacturing a semiconductor device according to
請求項8記載の半導体装置の製造方法は、半導体基板にトランジスタのゲート電極およびその側壁に第1の絶縁膜を形成し、前記半導体基板の上に前記第1の絶縁膜とは異なる第2の絶縁膜を堆積する工程と、前記第2の絶縁膜の上に感光性樹脂を用いてイオン注入領域をパターン形成する工程と、前記感光性樹脂のパターンに従って前記第2の絶縁膜を薬液を用いて除去することで前記第2の絶縁膜のパターンを形成する工程と、前記第2の絶縁膜のパターン上の前記感光性樹脂を薬液を用いて除去する工程と、前記感光性樹脂を除去した前記半導体基板にイオン注入を実施する工程とを含む。 9. The method of manufacturing a semiconductor device according to claim 8, wherein a gate electrode of a transistor and a first insulating film are formed on a side wall of the transistor on a semiconductor substrate, and a second insulating film different from the first insulating film is formed on the semiconductor substrate. A step of depositing an insulating film, a step of patterning an ion implantation region using a photosensitive resin on the second insulating film, and a chemical solution for the second insulating film according to the pattern of the photosensitive resin. Removing the photosensitive resin on the pattern of the second insulating film, removing the photosensitive resin on the pattern of the second insulating film using a chemical solution, and removing the photosensitive resin. Performing ion implantation on the semiconductor substrate.
請求項9記載の半導体装置の製造方法は、請求項8記載の半導体装置の製造方法において、前記第1の絶縁膜と前記第2の絶縁膜との前記薬液での選択比が、0.2以下である。 A method for manufacturing a semiconductor device according to claim 9 is the method for manufacturing a semiconductor device according to claim 8, wherein the selectivity between the first insulating film and the second insulating film in the chemical solution is 0.2. It is as follows.
本発明の請求項1記載の半導体装置の製造方法によれば、感光性樹脂のパターンに従って絶縁膜を薬液を用いて除去することで絶縁膜のパターンを形成する工程と、絶縁膜のパターン上の感光性樹脂を薬液を用いて除去する工程とを行うので、酸素プラズマを用いずに感光性樹脂を除去することができる。したがって、酸素プラズマによる基板酸化、それに伴う基板の削れ量を抑制することが可能である。 According to the method for manufacturing a semiconductor device of the first aspect of the present invention, the step of forming the insulating film pattern by removing the insulating film using a chemical solution according to the pattern of the photosensitive resin, and the pattern on the insulating film pattern Since the photosensitive resin is removed using a chemical solution, the photosensitive resin can be removed without using oxygen plasma. Therefore, it is possible to suppress substrate oxidation by oxygen plasma and the amount of substrate scraping associated therewith.
本発明の請求項2記載の半導体装置の製造方法によれば、感光性樹脂のパターンを形成した半導体基板に、フルオロカーボンガスと酸素の混合ガスのプラズマを照射する工程と、プラズマを照射した後、感光性樹脂を除去する工程と、絶縁膜のうちプラズマで照射された領域を、薬液を用いて除去して絶縁膜のパターンを形成する工程とを行うので、半導体基板を露出させないで、イオン注入領域をパターン形成した感光性樹脂を、酸素プラズマを用いて除去することができる。したがって、酸素プラズマによる基板酸化、それに伴う基板の削れ量を抑制することが可能である。この場合、感光性樹脂のパターンを形成した半導体基板に、フルオロカーボンガスと酸素の混合ガスのプラズマを照射することで、プラズマに曝された領域と、プラズマに曝されていない領域域との選択比が向上し、プラズマに曝された領域を選択的に除去することが可能となる。 According to the method for manufacturing a semiconductor device according to claim 2 of the present invention, the step of irradiating the semiconductor substrate on which the photosensitive resin pattern is formed with plasma of a mixed gas of fluorocarbon gas and oxygen, Since the step of removing the photosensitive resin and the step of removing the region of the insulating film irradiated with plasma using a chemical solution to form a pattern of the insulating film are performed, the ion implantation is performed without exposing the semiconductor substrate. The photosensitive resin in which the region is patterned can be removed using oxygen plasma. Therefore, it is possible to suppress substrate oxidation by oxygen plasma and the amount of substrate scraping associated therewith. In this case, the semiconductor substrate on which the photosensitive resin pattern is formed is irradiated with plasma of a mixed gas of fluorocarbon gas and oxygen, so that a selective ratio between a region exposed to the plasma and a region not exposed to the plasma is obtained. The area exposed to the plasma can be selectively removed.
請求項3では、請求項1と同様に感光性樹脂のパターンに従って薬液を用いて絶縁膜のパターンを形成する工程と、絶縁膜のパターン上の感光性樹脂を薬液を用いて除去する工程とを行うので、酸素プラズマを用いずに感光性樹脂を除去することができる。したがって、酸素プラズマによる基板酸化、それに伴う基板の削れ量を抑制することが可能である。この場合、絶縁膜の上に、フルオロカーボンガスと酸素の混合ガスのプラズマを照射することで、絶縁膜とゲート電極にサイドウォール状に形成された部分との選択比が向上し、絶縁膜を選択的に除去することが可能となる。 According to a third aspect of the present invention, as in the first aspect, the step of forming an insulating film pattern using a chemical solution according to the pattern of the photosensitive resin, and the step of removing the photosensitive resin on the insulating film pattern using the chemical solution. Therefore, the photosensitive resin can be removed without using oxygen plasma. Therefore, it is possible to suppress substrate oxidation by oxygen plasma and the amount of substrate scraping associated therewith. In this case, by irradiating the insulating film with plasma of a mixed gas of fluorocarbon gas and oxygen, the selectivity between the insulating film and the portion formed in a sidewall shape on the gate electrode is improved, and the insulating film is selected. Can be removed.
請求項4では、フルオロカーボンガスと酸素の混合ガスにおいて、酸素とフルオロカーボンガスの流量比が50以上であるので、フルオロカーボンガス流量の割合が大きくなることによって、絶縁膜をエッチングすることを防止する。 According to the fourth aspect of the present invention, in the mixed gas of fluorocarbon gas and oxygen, the flow rate ratio of oxygen to fluorocarbon gas is 50 or more. Therefore, the ratio of the flow rate of fluorocarbon gas is increased, thereby preventing the insulating film from being etched.
請求項5では、フルオロカーボンガスが、CF4、CHF3、CH2F2、C2F6、C3F8、C4F8、C5F8、C4F6のいずれか、もしくは2種類以上の組み合わせであることが好ましい。
According to claim 5, fluorocarbon gas, CF 4, CHF 3, CH 2 F 2, C 2 F 6, C 3 F 8, C 4 F 8, C 5 F 8, one of
請求項6では、絶縁膜を除去する工程において、薬液がフッ酸もしくはアンモニア過水であるので、プラズマに曝されなかった絶縁膜と、プラズマに曝された絶縁膜のエッチ量差を実現できる。 According to the sixth aspect of the present invention, since the chemical solution is hydrofluoric acid or ammonia hydrogen peroxide in the step of removing the insulating film, a difference in etching amount between the insulating film not exposed to the plasma and the insulating film exposed to the plasma can be realized.
請求項7では、絶縁膜が、シリコン酸化膜、シリコン窒化膜、シリコン炭化膜、もしくは、他のシリコン化合物であることが好ましい。 Preferably, the insulating film is a silicon oxide film, a silicon nitride film, a silicon carbide film, or another silicon compound.
本発明の請求項8記載の半導体装置の製造方法によれば、感光性樹脂のパターンに従って第2の絶縁膜を薬液を用いて除去することで第2の絶縁膜のパターンを形成する工程と、第2の絶縁膜のパターン上の感光性樹脂を薬液を用いて除去する工程とを行うので、酸素プラズマを用いずに感光性樹脂を除去することができる。したがって、酸素プラズマによる基板酸化、それに伴う基板の削れ量を抑制することが可能である。この場合、半導体基板の上に第1の絶縁膜とは異なる第2の絶縁膜を堆積するので、第2の絶縁膜のパターンを形成する際に、第2の絶縁膜と第1の絶縁膜との選択比を向上させることで、第2の絶縁膜を選択的に除去することが可能となる。 According to the method for manufacturing a semiconductor device according to claim 8 of the present invention, the step of forming the pattern of the second insulating film by removing the second insulating film using a chemical solution according to the pattern of the photosensitive resin; Since the photosensitive resin on the pattern of the second insulating film is removed using a chemical solution, the photosensitive resin can be removed without using oxygen plasma. Therefore, it is possible to suppress substrate oxidation by oxygen plasma and the amount of substrate scraping associated therewith. In this case, since the second insulating film different from the first insulating film is deposited on the semiconductor substrate, the second insulating film and the first insulating film are formed when forming the pattern of the second insulating film. Thus, the second insulating film can be selectively removed.
請求項9では、第1の絶縁膜と第2の絶縁膜との薬液での選択比が、0.2以下であるので、第2の絶縁膜を選択的に除去することができる。 According to the ninth aspect, since the selection ratio of the first insulating film and the second insulating film in the chemical solution is 0.2 or less, the second insulating film can be selectively removed.
(第1の実施形態)
以下、本発明の第1の実施形態について、図1に基づいて説明する。
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to FIG.
図1は本発明の第1の実施形態における半導体装置の製造方法についての工程を示す図である。図1において、101はトランジスタのゲート電極、102はスペーサ、103はシリコン基板(半導体基板)、104はプラズマシリコン酸化膜(絶縁膜)、105は感光性樹脂、107はヒ素注入層、108は酸化膜中のヒ素打ち込み層である。 FIG. 1 is a diagram showing steps of a method for manufacturing a semiconductor device according to the first embodiment of the present invention. In FIG. 1, 101 is a gate electrode of a transistor, 102 is a spacer, 103 is a silicon substrate (semiconductor substrate), 104 is a plasma silicon oxide film (insulating film), 105 is a photosensitive resin, 107 is an arsenic injection layer, and 108 is an oxide. An arsenic implantation layer in the film.
ゲート電極101とゲート電極101にサイドウォール状に形成されたスペーサ102が形成されたシリコン基板103において(STEP1)、プラズマCVD法を用いて、プラズマシリコン酸化膜104を堆積する(STEP2)。このとき、プラズマCVD法を用いたが、シリコン基板103を酸化しないのであれば、別の方法でも構わない。例えば、減圧CVD法をもちいて、TEOS膜を堆積しても構わない。次に、感光性樹脂105を用いて、注入する領域をパターン形成し(STEP3)、感光性樹脂105のパターンにしたがって、プラズマシリコン酸化膜104をウェットエッチすることでパターンを形成する(STEP4)。例えば、ウェットエッチ薬液としてはフッ酸を用い、薬液槽で1分間処理して、シリコン酸化膜を除去する。次に、硫過水洗浄で、感光性樹脂105を除去する(STEP5)。この時、感光性樹脂105はイオン注入前であるため、注入による硬化層も形成されておらず、硫過水洗浄でも容易に除去できる。したがって、酸素プラズマを用いずに感光性樹脂105が除去できるため、アッシングによるシリコン基板103の酸化はおこらない。
On the
次に、イオン注入を実施する(STEP6)。例えば、イクステンション領域の注入では、ヒ素を1×10の15乗atoms毎平方センチメートルの注入量で、3keVの加速電圧で注入する。このとき、シリコン基板103が露出されている領域では、シリコン基板103にヒ素が注入され、ヒ素注入層107が形成される。一方、プラズマシリコン酸化膜104が残っている領域では、イオンの加速エネルギーがそれほど大きくないため、プラズマシリコン酸化膜104の途中でヒ素イオンが止まって、ヒ素打ち込み層108を形成し、シリコン基板103まで到達しない。すなわち、残っているプラズマシリコン酸化膜104は、注入領域の打ち分け用のマスクとして作用している。
Next, ion implantation is performed (STEP 6). For example, in the extension region implantation, arsenic is implanted at an acceleration voltage of 3 keV with an implantation amount of 1 × 10 15 atoms per square centimeter. At this time, in the region where the
次に、残っているプラズマシリコン酸化膜104を、フッ酸などを用いたウェットエッチプロセスで除去する(STEP7)。ただし、プラズマシリコン酸化膜104は必ず除去する必要があるわけでなく、次工程で問題なければ、除去せずに、そのまま残存させておいても問題はない。
Next, the remaining plasma
以上のように、第1の実施形態によれば、注入前に感光性樹脂105をウェットエッチで除去できるので、酸素プラズマを用いて感光性樹脂105を除去する必要がないため、酸素プラズマでのシリコン基板103の酸化による削れ量を抑制できる半導体装置の製造方法を提供できる。
As described above, according to the first embodiment, since the
(第2の実施形態)
以下、本発明の第2の実施形態について、図3に基づいて説明する。
(Second Embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to FIG.
図2は本発明の第2の実施形態における半導体装置の製造方法についての工程を示す図である。図2において、101はトランジスタのゲート電極、102はスペーサ、103はシリコン基板、104はプラズマシリコン酸化膜、105は感光性樹脂、106はCF4と酸素の混合ガスのプラズマ、107はヒ素注入層、108は酸化膜中のヒ素打ち込み層である。 FIG. 2 is a diagram showing steps in the method for manufacturing a semiconductor device according to the second embodiment of the present invention. In FIG. 2, 101 is a transistor gate electrode, 102 is a spacer, 103 is a silicon substrate, 104 is a plasma silicon oxide film, 105 is a photosensitive resin, 106 is a plasma of a mixed gas of CF 4 and oxygen, and 107 is an arsenic injection layer. , 108 are arsenic implanted layers in the oxide film.
ゲート電極101とゲート電極101にサイドウォール状に形成されたスペーサ102が形成されたシリコン基板103において(STEP1)、プラズマCVD法を用いて、プラズマシリコン酸化膜104を堆積する(STEP2)。このとき、プラズマCVD法を用いたが、シリコン基板103を酸化しないのであれば、別の方法でも構わない。例えば、減圧CVD法をもちいて、シリコン酸化膜を堆積しても構わない。次に、プラズマシリコン酸化膜104の上に、感光性樹脂105を用いて、注入する領域をパターン形成し(STEP3)、パターン形成されたシリコン基板103の表面を、CF4と酸素の混合ガスのプラズマ106に曝す(STEP4)。例えば、上部に誘導コイルと下部にRF電源が接続された電極から構成されるドライエッチング装置にて、酸素ガス流量を500sccm、CF4ガス流量を5sccm、ガス圧力を10Pa、上部の誘導コイルに印加する電力を1000W、下部の電極に印加する電力を50Wの条件でプラズマを発生させ、2分間プラズマ処理を実施する。このとき、CF4ガスを用いたが、CHF3、CH2F2、C2F6、C3F8、C4F8、C5F8、C4F6のいずれか、もしくは2種類以上の組み合わせなどの他のフルオロカーボンガスでも構わない。また、フルオロカーボンガス流量の割合が大きくなると、プラズマシリコン酸化膜104をエッチングするので、酸素流量/フルオロカーボンガス流量比は50以上であることが望ましい。上述の条件では、プラズマシリコン酸化膜のエッチ量は0.3nm以下である。この時、プラズマシリコン酸化膜104は、感光性樹脂105の有無により、プラズマに曝された領域104aとプラズマに曝されていない領域104bができる。
On the
次に、酸素プラズマを用いて、感光性樹脂105を除去する(STEP5)。例えば、マイクロ波プラズマを用いたアッシング装置にて、酸素流量5000sccm、ガス圧力20Pa、マイクロ波電力3000Wの条件にて、1分間処理を実施する。このとき、シリコン基板103は、プラズマシリコン酸化膜104に覆われているため、アッシング時の酸素プラズマに曝されることはない。したがって、アッシングによるシリコン基板103の酸化はおこらない。次に、ウェットエッチプロセス処理により、プラズマに曝されたプラズマシリコン酸化膜104aを除去する(STEP6)。例えば、ウェットエッチ薬液としては、フッ酸を用い、薬液槽で1分間処理して、シリコン酸化膜を除去する。このとき、STEP4でプラズマ106に曝されたプラズマシリコン酸化膜104aは、プラズマ106によりシリコン酸化膜内の結合の一部が切断された状態になっている。そのため、前述のウェットエッチ条件にて、プラズマに曝されなかったプラズマシリコン酸化膜104bのエッチ量は0.5nmであるに対し、プラズマに曝されたプラズマシリコン酸化膜104aのエッチ量は4.5nmとなる。したがって、プラズマシリコン酸化膜104の堆積膜厚が4.0nmの場合、ウェットエッチ処理により、プラズマに曝されたシリコン酸化膜104aは除去されるが、プラズマに曝されなかったシリコン酸化膜104bは、ほとんどエッチングされず、前述のプラズマ106照射時のエッチ量(0.3nm以下)を考慮にいれても、3.3nm残ることになる。
Next, the
次に、イオン注入を実施する(STEP7)。例えば、イクステンション領域の注入では、ヒ素を1×10の15乗atoms毎平方センチメートルの注入量で、3keVの加速電圧で注入する。このとき、シリコン基板103が露出されている領域では、シリコン基板103にヒ素が注入され、ヒ素注入層107が形成される。一方、プラズマシリコン酸化膜104bが残っている領域では、イオンの加速エネルギーがそれほど大きくないため、プラズマシリコン酸化膜104bの途中でヒ素イオンが止まって、ヒ素打ち込み層108を形成し、シリコン基板103まで到達しない。すなわち、残っているプラズマシリコン酸化膜104bは、注入領域の打ち分け用のマスクとして作用している。
Next, ion implantation is performed (STEP 7). For example, in the extension region implantation, arsenic is implanted at an acceleration voltage of 3 keV with an implantation amount of 1 × 10 15 atoms per square centimeter. At this time, in the region where the
次に、残っているプラズマシリコン酸化膜104bを、フッ酸などを用いたウェットエッチプロセスで除去する(STEP8)。ただし、プラズマシリコン酸化膜104は必ず除去する必要があるわけでなく、次工程で問題なければ、除去せずに、そのまま残存させておいても問題はない。
Next, the remaining plasma silicon oxide film 104b is removed by a wet etching process using hydrofluoric acid or the like (STEP 8). However, it is not always necessary to remove the plasma
なお、上述の実施形態では、STEP6でプラズマに曝されたプラズマシリコン酸化膜104aを除去する薬液としてフッ酸としたが、同じようなエッチ量差を実現できる薬液、例えばアンモニア過水であっても構わない。また、プラズマCVD法で堆積した膜をプラズマシリコン酸化膜としたが、プラズマシリコン窒化膜、プラズマシリコン炭化膜でも構わない。 In the above-described embodiment, hydrofluoric acid is used as a chemical solution for removing the plasma silicon oxide film 104a exposed to plasma in STEP 6, but a chemical solution capable of realizing the same etching amount difference, for example, ammonia overwater, is used. I do not care. Further, although the film deposited by the plasma CVD method is the plasma silicon oxide film, it may be a plasma silicon nitride film or a plasma silicon carbide film.
以上のように、第2の実施形態によれば、シリコン基板103の表面を露出させないで、酸素プラズマを用いて感光性樹脂105を除去することができる。したがって、酸素プラズマでのシリコン基板103の酸化を抑制し、シリコン基板103の削れ量を抑制できる半導体装置の製造方法を提供できる。
(第3の実施形態)
以下、本発明の第3の実施形態について、図3に基づいて説明する。
As described above, according to the second embodiment, the
(Third embodiment)
Hereinafter, a third embodiment of the present invention will be described with reference to FIG.
図3は本発明の第3の実施形態における半導体装置の製造方法についての工程を示す図である。図3において、101はトランジスタのゲート電極、102はスペーサ、103はシリコン基板、104はプラズマシリコン酸化膜、105は感光性樹脂、106はCF4と酸素の混合ガスのプラズマ、107はヒ素注入層、108は酸化膜中のヒ素打ち込み層である。 FIG. 3 is a diagram showing steps in the method for manufacturing a semiconductor device according to the third embodiment of the present invention. In FIG. 3, 101 is a transistor gate electrode, 102 is a spacer, 103 is a silicon substrate, 104 is a plasma silicon oxide film, 105 is a photosensitive resin, 106 is a plasma of a mixed gas of CF 4 and oxygen, and 107 is an arsenic injection layer. , 108 are arsenic implanted layers in the oxide film.
ゲート電極101とゲート電極101にシリコン酸化膜でサイドウォール状に形成されたスペーサ102が形成されたシリコン基板103において(STEP1)、プラズマCVD法を用いて、プラズマシリコン酸化膜104を堆積する(STEP2)。このとき、プラズマCVD法を用いたが、シリコン基板103を酸化しないのであれば、別の方法でも構わない。例えば、減圧CVD法をもちいて、シリコン酸化膜を堆積しても構わない。次に、プラズマシリコン酸化膜104の表面を、CF4と酸素の混合ガスのプラズマ106に曝す(STEP3)。例えば、上部に誘導コイルと下部にRF電源が接続された電極から構成されるドライエッチング装置にて、酸素ガス流量を500sccm、CF4ガス流量を5sccm、ガス圧力を10Pa、上部の誘導コイルに印加する電力を1000W、下部の電極に印加する電力を50Wの条件でプラズマを発生させ、2分間プラズマ処理を実施する。このとき、CF4ガスを用いたが、CHF3、CH2F2、C2F6、C3F8、C4F8、C5F8、C4F6のいずれか、もしくは2種類以上の組み合わせなどの他のフルオロカーボンガスでも構わない。また、フルオロカーボンガス流量の割合が大きくなると、プラズマシリコン酸化膜104をエッチングするので、酸素流量/フルオロカーボンガス流量比は50以上であることが望ましい。上述の条件では、プラズマシリコン酸化膜のエッチ量は0.3nm以下である。
In the
次に、感光性樹脂105を用いて、注入する領域をパターン形成し(STEP4)、感光性樹脂105のパターンにしたがって、CF4/O2プラズマに曝されたシリコン酸化膜をウェットエッチすることでパターンを形成する(STEP5)。例えば、ウェットエッチ薬液としてはフッ酸を用い、薬液槽で1分間処理して、シリコン酸化膜を除去する。このとき、STEP3でプラズマ106に曝されたプラズマシリコン酸化膜104aは、プラズマ106によりシリコン酸化膜内の結合の一部が切断された状態になっている。そのため、前述のウェットエッチ条件にて、プラズマに曝されない場合のプラズマシリコン酸化膜のエッチ量が0.5nmであるに対し、プラズマに曝されたプラズマシリコン酸化膜104aのエッチ量は4.5nmと9倍にもなる。スペーサ102を形成しているシリコン酸化膜のエッチ量も0.6nmとほぼ同等であることから、プラズマ106を照射することで、シリコン酸化膜104aとスペーサ102のシリコン酸化膜との選択比が向上し、プラズマシリコン酸化膜104を選択的に除去することが可能となる。次に、硫過水洗浄で、感光性樹脂105を除去する(STEP6)。この時、感光性樹脂105はイオン注入前であるため、注入による硬化層も形成されていないため、硫過水洗浄でも容易に除去できる。したがって、酸素プラズマを用いずに感光性樹脂105が除去できるため、アッシングによるシリコン基板103の酸化はおこらない。
Next, the region to be implanted is patterned using the photosensitive resin 105 (STEP 4), and the silicon oxide film exposed to the CF 4 / O 2 plasma is wet-etched according to the pattern of the
次に、イオン注入を実施する(STEP7)。例えば、イクステンション領域の注入では、ヒ素を1×10の15乗atoms毎平方センチメートルの注入量で、3keVの加速電圧で注入する。このとき、シリコン基板103が露出されている領域では、シリコン基板103にヒ素が注入され、ヒ素注入層107が形成される。一方、プラズマシリコン酸化膜104が残っている領域では、イオンの加速エネルギーがそれほど大きくないため、プラズマシリコン酸化膜104の途中でヒ素イオンが止まって、ヒ素打ち込み層108を形成し、シリコン基板103まで到達しない。すなわち、残っているプラズマシリコン酸化膜104は、注入領域の打ち分け用のマスクとして作用している。
Next, ion implantation is performed (STEP 7). For example, in the extension region implantation, arsenic is implanted at an acceleration voltage of 3 keV with an implantation amount of 1 × 10 15 atoms per square centimeter. At this time, in the region where the
次に、残っているプラズマシリコン酸化膜104を、フッ酸などを用いたウェットエッチプロセスで除去する(STEP8)。ただし、プラズマシリコン酸化膜104は必ず除去する必要があるわけでなく、次工程で問題なければ、除去せずに、そのまま残存させておいても問題はない。
Next, the remaining plasma
なお、上述の実施形態では、STEP5でプラズマに曝されたプラズマシリコン酸化膜104aを除去する薬液としてフッ酸としたが、同じようなエッチ量差を実現できる薬液、例えばアンモニア過水であっても構わない。また、スペーサ102およびシリコン基板103に堆積する膜をシリコン酸化膜としたが、シリコン窒化膜やシリコン炭化膜でも構わない。
In the above-described embodiment, hydrofluoric acid is used as a chemical solution for removing the plasma silicon oxide film 104a exposed to plasma in STEP 5, but a chemical solution capable of realizing the same etching amount difference, for example, ammonia overwater, is used. I do not care. Further, although the film deposited on the
以上のように、第3の実施形態によれば、注入前に感光性樹脂105をウェットエッチで除去できるので、酸素プラズマを用いて感光性樹脂105を除去する必要がないため、酸素プラズマでのシリコン基板103の酸化による削れ量を抑制できる半導体装置の製造方法を提供できる。
(第4の実施形態)
以下、本発明の第4の実施形態について、図4に基づいて説明する。
As described above, according to the third embodiment, since the
(Fourth embodiment)
Hereinafter, a fourth embodiment of the present invention will be described with reference to FIG.
図4は本発明の第4の実施形態における半導体装置の製造方法についての工程を示す図である。図4において、101はトランジスタのゲート電極、102はスペーサ(第1の絶縁膜)、103はシリコン基板、105は感光性樹脂、107はヒ素注入層、108は酸化膜中のヒ素打ち込み層、109はプラズマFSG膜(第2の絶縁膜)である。 FIG. 4 is a diagram showing steps in the method for manufacturing a semiconductor device according to the fourth embodiment of the present invention. In FIG. 4, 101 is a gate electrode of a transistor, 102 is a spacer (first insulating film), 103 is a silicon substrate, 105 is a photosensitive resin, 107 is an arsenic implantation layer, 108 is an arsenic implantation layer in an oxide film, 109 Is a plasma FSG film (second insulating film).
ゲート電極101とゲート電極101に減圧TEOS膜でサイドウォール状に形成されたスペーサ102が形成されたシリコン基板103において(STEP1)、プラズマCVD法を用いて、プラズマFSG膜109を堆積する(STEP2)。このとき、プラズマCVD法を用いたが、シリコン基板103を酸化しないのであれば、別の方法でも構わない。例えば、SA−CVD法をもちいて、BPSG膜を堆積しても構わない。次に、感光性樹脂105を用いて、注入する領域をパターン形成し(STEP3)、感光性樹脂105のパターンにしたがって、プラズマFSG膜109をウェットエッチすることでパターンを形成する(STEP4)。例えば、ウェットエッチ薬液としてはフッ酸を用い、薬液槽で1分間処理して、シリコン酸化膜を除去する。このとき、フッ酸の濃度を調整することで、プラズマFSG膜109とスペーサ102を形成している減圧TEOS膜との選択比を向上させ、プラズマFSG膜109を選択的に除去することが可能となる。スペーサ102とプラズマFSG膜109との薬液での選択比が、0.2以下であることが望ましい。次に、硫過水洗浄で、感光性樹脂105を除去する(STEP5)。この時、感光性樹脂105はイオン注入前であるため、注入による硬化層も形成されておらず、硫過水洗浄でも容易に除去できる。したがって、酸素プラズマを用いずに感光性樹脂105が除去できるため、アッシングによるシリコン基板103の酸化はおこらない。
A
次に、イオン注入を実施する(STEP6)。例えば、イクステンション領域の注入では、ヒ素を1×10の15乗atoms毎平方センチメートルの注入量で、3keVの加速電圧で注入する。このとき、シリコン基板103が露出されている領域では、シリコン基板103にヒ素が注入され、ヒ素注入層107が形成される。一方、プラズマFSG膜109が残っている領域では、イオンの加速エネルギーがそれほど大きくないため、プラズマFSG膜109の途中でヒ素イオンが止まって、ヒ素打ち込み層108を形成し、シリコン基板103まで到達しない。すなわち、残っているプラズマFSG膜109は、注入領域の打ち分け用のマスクとして作用している。
Next, ion implantation is performed (STEP 6). For example, in the extension region implantation, arsenic is implanted at an acceleration voltage of 3 keV with an implantation amount of 1 × 10 15 atoms per square centimeter. At this time, in the region where the
次に、残っているプラズマFSG膜109を、フッ酸などを用いたウェットエッチプロセスで除去する(STEP7)。ただし、プラズマFSG膜109は必ず除去する必要があるわけでなく、次工程で問題なければ、除去せずに、そのまま残存させておいても問題はない。
Next, the remaining
以上のように、第4の実施形態によれば、注入前に感光性樹脂105をウェットエッチで除去できるので、酸素プラズマを用いて感光性樹脂105を除去する必要がないため、酸素プラズマでのシリコン基板103の酸化による削れ量を抑制できる半導体装置の製造方法を提供できる。
As described above, according to the fourth embodiment, since the
本発明に係る半導体装置の製造方法は、半導体基板の削れ量の抑制する半導体装置の製造方法に有用である。 The method for manufacturing a semiconductor device according to the present invention is useful for a method for manufacturing a semiconductor device in which the amount of semiconductor substrate scraping is suppressed.
101 ゲート電極
102 スペーサ
103 シリコン基板
104 プラズマシリコン酸化膜
105 感光性樹脂
106 CF4と酸素の混合ガスプラズマ
107 ヒ素注入層
108 ヒ素打ち込み層
109 プラズマFSG膜
901 ゲート電極
902 スペーサ
903 シリコン基板
904 感光性樹脂
905 ヒ素注入層
906 注入硬化層
907 アッシング酸化膜
908 基板削れ
101
Claims (9)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005271480A JP2007088003A (en) | 2005-09-20 | 2005-09-20 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
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Family
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JP2005271480A Withdrawn JP2007088003A (en) | 2005-09-20 | 2005-09-20 | Method of manufacturing semiconductor device |
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JP2014096465A (en) * | 2012-11-09 | 2014-05-22 | Fuji Electric Co Ltd | Silicon carbide mos semiconductor device manufacturing method |
-
2005
- 2005-09-20 JP JP2005271480A patent/JP2007088003A/en not_active Withdrawn
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