JP2007080411A - Semiconductor memory - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor memory in which malfunction immediately after the occurrence of suspension can be prevented. <P>SOLUTION: The semiconductor memory has a burst read-out function in which memory data read out from memory elements arranged in the matrix state are output continuously to the outside synchronizing with an external clock based on a head address input from the outside. The memory is provided with a buffer circuit in which a clock enable signal is disabled synchronizing with the first internal clock after an output enable signal is changed, and burst-output memory data are held. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、外部クロックに同期してバースト出力可能な半導体メモリに関し、特に、バースト読み出しを一時的に停止する機能を備えた半導体メモリに関する。   The present invention relates to a semiconductor memory capable of burst output in synchronization with an external clock, and more particularly to a semiconductor memory having a function of temporarily stopping burst reading.

半導体メモリには、電気的に書き換えが可能であり、電源を切った場合においても、記憶されたデータが消えないという不揮発性を有したフラッシュメモリがあり、フラッシュメモリは、記憶しているデータの保持に電池を必要としない。このため、近年、フラッシュメモリは、電子機器、特に、携帯電話機などの小型携帯機器の記憶装置に多用されている。
電子機器は、フラッシュメモリに記憶されたデータに基づいて各種データ処理を行っている。近年、このデータ処理を実行するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の高速化は著しく、処理能力をクロック数で換算すると１ＧＨｚを遥かに超え、フラッシュメモリとＣＰＵ間のデータ転送速度が、システム全体の処理能力のボトルネックとなってきている。 A semiconductor memory has a nonvolatile flash memory that can be electrically rewritten and does not erase stored data even when the power is turned off. No battery is required for holding. For this reason, in recent years, flash memories are widely used in storage devices of electronic devices, particularly small portable devices such as mobile phones.
The electronic device performs various data processing based on the data stored in the flash memory. In recent years, the speed of a CPU (Central Processing Unit) that executes this data processing has been remarkably increased. When the processing capacity is converted into the number of clocks, the data transfer speed between the flash memory and the CPU is far greater than the processing capacity of the entire system. Has become a bottleneck.

このような状況に対応するため、フラッシュメモリに記憶されているデータを、高速に読み出す各種方式が考えられており、その一つに外部から入力されるクロックに同期してフラッシュメモリよりデータを連続して取り出すシンクロナスなバースト読み出しがある。
バースト読み出しは、読み出すべき一連のデータの先頭アドレスのみを指定し、それに続くアドレスは、クロックのみによりメモリ内部でインクリメント処理される。
したがって、読み出すべき一連のデータは、先頭アドレスに対して連続になっているという制約はあるが、その分、先頭アドレスで指定したデータの読み出し速度に対し、それに続くデータの読み出し速度を格段に速めることができるものである（例えば、特許文献１参照。）。 In order to cope with such a situation, various methods for reading data stored in the flash memory at high speed have been considered, and one of them is continuous data from the flash memory in synchronization with an externally input clock. There is a synchronous burst read out.
In burst reading, only the top address of a series of data to be read is designated, and the subsequent address is incremented in the memory only by a clock.
Therefore, although there is a restriction that a series of data to be read is continuous with the head address, the reading speed of the subsequent data is remarkably increased with respect to the data reading speed specified by the head address. (For example, refer to Patent Document 1).

メモリ素子からデータを読み出すのに時間（アクセス時間）を要することから、バースト読み出しの開始（先頭アドレスの入力）から最初のメモリアクセスの完了までの待ち時間が発生する。このため、バースト読み出しの開始から最初のバーストデータの出力まで（メモリのアクセスタイムを含む、バースト読み出しに必要な時間）をクロックサイクルで表すファーストレイテンシを設定する必要がある。   Since it takes time (access time) to read data from the memory element, there is a waiting time from the start of burst reading (input of the top address) to the completion of the first memory access. For this reason, it is necessary to set a fast latency that represents from the start of burst reading to the output of the first burst data (the time required for burst reading, including the memory access time) in clock cycles.

また、フラッシュメモリには、アドレス境界（バウンダリ）と呼ばれるものがあり、アドレス境界はメモリセルアレイの構造と読み出しデータを制御するセンスアンプの構成に依存するものである。このアドレス境界をまたいで１度にメモリアクセスをすることができず、アドレス境界前とアドレス境界後に分けてメモリアクセスすることになる。
読み出すべき一連のデータの先頭アドレスによってアドレス境界前の有効データ（外部にバースト出力すべきデータ）の数が異なることから、アドレス境界前のメモリアクセスで読み出した有効データの出力に要する時間がメモリアクセスに要する時間（アクセス時間）よりも短くなることがあり、この場合、メモリアクセスに要する時間を待つためウェイトサイクルが発生する。なお、以下において、このウェイトサイクルを境界前ウェイトサイクルという。
なお、バースト読み出しでは、読み出し開始における最初のアドレス境界において発生する境界前ウェイトサイクルのサイクル数を制御する必要があるが、それ以降のアドレス境界においては、データを出力している期間に、次に出力するデータの読み出しが完了するため、境界前ウェイトサイクルが発生しないようになっている。
なお、バースト読み出しでは、読み出し開始における最初のアドレス境界において発生する境界前ウェイトサイクルのサイクル数を制御する必要があるが、それ以降のアドレス境界においては、データを出力している期間に、次に出力するデータの読み出しが完了するため、境界前ウェイトサイクルが発生しないようになっている。 Some flash memories are called address boundaries, and the address boundaries depend on the structure of the memory cell array and the configuration of the sense amplifier that controls read data. Memory access cannot be performed at a time across the address boundary, and memory access is performed separately before and after the address boundary.
Since the number of valid data before the address boundary (data that should be burst output to the outside) differs depending on the start address of the series of data to be read, the time required to output valid data read by memory access before the address boundary In this case, a wait cycle occurs in order to wait for the time required for memory access. Hereinafter, this wait cycle is referred to as a pre-boundary wait cycle.
In burst read, it is necessary to control the number of pre-boundary wait cycles that occur at the first address boundary at the start of reading, but at subsequent address boundaries, during the period in which data is output, Since reading of data to be output is completed, a wait cycle before boundary does not occur.
In burst read, it is necessary to control the number of pre-boundary wait cycles that occur at the first address boundary at the start of reading, but at subsequent address boundaries, during the period in which data is output, Since reading of data to be output is completed, a wait cycle before boundary does not occur.

フラッシュメモリには、バースト読み出しを一時的に停止させる機能があり、外部入力のアウトプットイネーブル信号ＯＥＢにより制御される。
通常、外部入力のアウトプットイネーブル信号ＯＥＢが「Ｌ」レベル（イネーブル）時にバースト読み出しが許可され、アウトプットイネーブル信号ＯＥＢが「Ｈ」レベル（ディセーブル）時にバースト読み出しが停止する。このアウトプットイネーブル信号ＯＥＢのディセーブル時（バースト読み出しの停止時）をサスペンドと呼び、再びバースト読み出しを許可することをレジュームと呼ぶ。
サスペンドはバースト読み出しの全てのタイミングで有効であり、バースト読み出しが可能な状態であれば、レジュームによってバースト出力が開始される。 The flash memory has a function of temporarily stopping burst reading and is controlled by an output enable signal OEB input from the outside.
Normally, burst read is permitted when the output enable signal OEB of the external input is “L” level (enabled), and burst read is stopped when the output enable signal OEB is “H” level (disabled). When the output enable signal OEB is disabled (when burst read is stopped), it is called suspend, and when burst read is permitted again is called resume.
Suspend is effective at all burst read timings, and if burst read is possible, burst output is started by resume.

図１は従来のフラッシュメモリの構成を示す図である。なお、従来例および後述する実施の形態においてはメモリアクセスがファーストレイテンシの１クロック前に完了する場合を対象とする。
入力バッファ１は、外部から入力されるチップイネーブル信号ＣＥＢ、アウトプットイネーブル信号ＯＥＢ、アドレスバリッド信号ＡＤＶＢ、外部クロック、および外部アドレス（例えば、Ａ０〜Ａ２２）を、波形成形等の処理を行い出力する。チップイネーブル信号ＣＥＢは、それが「Ｌ」レベル（ローレベル）になることによって、そのチップを動作状態にする信号である。アウトプットイネーブル信号ＯＥＢは、データの出力制御を行うためのものである。アドレスバリッド信号ＡＤＶＢは、その「Ｌ」レベルによって外部アドレス信号を有効とする。
ここで、入力バッファ１は、チップイネーブル信号ＣＥＢが「Ｌ」レベルにて入力されることにより、外部クロックや他の入力信号により生成された信号、例えば、内部クロックＣＬＫ、アドレスラッチ信号ＡＬＡＴ、アドレスＡＤ（例えば、Ａ０〜Ａ２２）、アウトプットイネーブル信号ＯＥＢ、およびクロックイネーブル信号ＣＬＫＥＮが内部に供給されることで、フラッシュメモリ内の後に説明する各回路が活性化される。 FIG. 1 is a diagram showing a configuration of a conventional flash memory. In the conventional example and the embodiments described later, the case where the memory access is completed one clock before the first latency is targeted.
The input buffer 1 outputs a chip enable signal CEB, an output enable signal OEB, an address valid signal ADVB, an external clock, and an external address (for example, A0 to A22) input from the outside by performing processing such as waveform shaping. . The chip enable signal CEB is a signal for bringing the chip into an operating state when it becomes “L” level (low level). The output enable signal OEB is for performing data output control. The address valid signal ADVB validates the external address signal depending on its “L” level.
Here, when the chip enable signal CEB is input at the “L” level, the input buffer 1 receives a signal generated by an external clock or another input signal, for example, the internal clock CLK, the address latch signal ALAT, the address By supplying the AD (for example, A0 to A22), the output enable signal OEB, and the clock enable signal CLKEN, each circuit described later in the flash memory is activated.

入力バッファ１は、外部クロックとほぼ同位相にて内部クロックＣＬＫを出力する。
入力バッファ１は、図２に一例が示される通り、アウトプットイネーブル信号ＯＥＢの立ち上がりに同期させて、クロックイネーブル信号ＣＬＫＥＮを立ち下げ、アウトプットイネーブル信号ＯＥＢの立ち下がった後の最初の内部クロックＣＬＫの立ち上がりに同期してクロックイネーブル信号ＣＬＫＥＮを立ち上げる。入力バッファ１は、このようにして生成したクロックイネーブル信号ＣＬＫＥＮを出力する。なお、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルで内部クロックＣＬＫが有効、「Ｌ」レベルで内部クロックＣＬＫが無効である。 The input buffer 1 outputs the internal clock CLK almost in phase with the external clock.
As shown in FIG. 2, the input buffer 1 synchronizes with the rising edge of the output enable signal OEB, lowers the clock enable signal CLKEN, and the first internal clock CLK after the output enable signal OEB falls. The clock enable signal CLKEN is raised in synchronism with the rising edge. The input buffer 1 outputs the clock enable signal CLKEN generated in this way. When the clock enable signal CLKEN is “H” level, the internal clock CLK is valid, and when the clock enable signal CLKEN is “L” level, the internal clock CLK is invalid.

さらに、入力バッファ１は、図３に一例が示される通り、チップイネーブル信号ＣＥＢとアドレスバリッド信号ＡＤＶＢの何れか遅い方の立ち下がりに同期させて（図３の例では、遅い方のアドレスバリッド信号ＡＤＶＢの立ち下がりに同期させて）、アドレスラッチ信号ＡＬＡＴを立ち上げる（時刻ｔ１）。そして、入力バッファ１は、アドレスラッチ信号ＡＬＡＴの立ち上がった後の最初の内部クロックＣＬＫの立ち上がりに同期させてアドレスラッチ信号ＡＬＡＴを立ち下げ（時刻ｔ２）、「Ｈ」レベル（ハイレベル）の期間のあるパルスとしてアドレスラッチ信号ＡＬＡＴを出力する。   Further, as shown in FIG. 3, the input buffer 1 is synchronized with the later falling edge of the chip enable signal CEB or the address valid signal ADVB (in the example of FIG. 3, the later address valid signal). In synchronization with the fall of ADVB), the address latch signal ALAT is raised (time t1). Then, the input buffer 1 falls the address latch signal ALAT in synchronization with the rise of the first internal clock CLK after the rise of the address latch signal ALAT (time t2), and during the period of “H” level (high level) The address latch signal ALAT is output as a certain pulse.

アドレスラッチ２は、入力バッファ１から入力されるアドレスＡＤを、入力バッファ１により出力されるアドレスラッチ信号ＡＬＡＴによりラッチする。
このアドレスラッチ２は、アドレスラッチ信号ＡＬＡＴが「Ｈ」レベルの期間において（時刻ｔ１〜時刻ｔ２）、入力されるアドレスＡＤをそのまま通過させて出力し、「Ｌ」レベルに遷移すると、その「Ｌ」レベルとなった時点（時刻ｔ２）において入力されていたアドレスＡＤをラッチして、ラッチアドレスＬＡＤとして出力する。 The address latch 2 latches the address AD input from the input buffer 1 with an address latch signal ALAT output from the input buffer 1.
When the address latch signal ALAT is in the “H” level period (time t1 to time t2), the address latch 2 passes the input address AD as it is and outputs it. The address AD that has been input at the time of reaching the “level” (time t2) is latched and output as a latch address LAD.

バースト制御部３は、アドレスラッチ２から入力されるラッチアドレスＬＡＤを先頭アドレス（スタートアドレス、開始アドレス）とし、先頭アドレス（Ａ０〜Ａ２２）の上位ビット（８ワード単位の読み出しを対象とする場合はＡ３〜Ａ２２）をバーストアドレスＢＡＤとして出力する。続いて、バースト制御部３は、バーストアドレスＢＡＤを、後述する通り、所定の計数タイミングにて内部クロックＣＬＫに同期して「１」インクリメントして新たなバーストアドレスＢＡＤとして出力する。また、バースト制御部３は、このバーストアドレスＢＡＤの変化を検出して後述する検出信号ＤＴを出力する。
また、バースト制御部３は、後述する通り、内部クロックＣＬＫに同期して、ページラッチ信号ＰＬ、ページコントロール信号ＰＣ、アウトプットコントロール信号ＯＰＣ、およびウェイト信号ＷＡＩＴを生成して出力し、さらに、初期時に設定されたアクセスのモード（バースト／ランダム）に応じて同期／非同期セレクト信号ＳＥＬを生成して出力する。 The burst control unit 3 uses the latch address LAD input from the address latch 2 as the head address (start address, start address), and the upper bits of the head address (A0 to A22) (when reading is performed in units of 8 words) A3 to A22) are output as the burst address BAD. Subsequently, the burst controller 3 increments the burst address BAD by “1” in synchronization with the internal clock CLK at a predetermined count timing and outputs it as a new burst address BAD, as will be described later. The burst controller 3 detects the change in the burst address BAD and outputs a detection signal DT described later.
Further, as will be described later, the burst control unit 3 generates and outputs a page latch signal PL, a page control signal PC, an output control signal OPC, and a wait signal WAIT in synchronization with the internal clock CLK. A synchronous / asynchronous select signal SEL is generated and output in accordance with the access mode (burst / random) set at the time.

アドレス制御部４は、デコーダ５に対して、バーストアドレスＢＡＤとラッチアドレスＬＡＤとのいずれかを選択して、選択したアドレスをメモリアドレスＭＡＤとして出力する。
メモリセルアレイ６は、複数のメモリセル（メモリ素子）がマトリックス状に配置されて形成されている。メモリセル（メモリ素子）はＭ×Ｎ（Ｍ、Ｎは整数であり、従来例においては、Ｍは２、Ｎは８である）本の読み出し線毎にブロックに分割されており、このブロックをまたいで一度にアクセスすることができない。
デコーダ５は、アドレス制御部４から入力されたメモリアドレスＭＡＤをデコードし、メモリセルアレイ６において、このメモリアドレスＭＡＤ（バーストアドレスＢＡＤの場合）の示す番地のメモリセル（８ワード単位、１ワード＝１６ビット）を選択する。
センスアンプ７は、選択されたメモリセルから出力される情報を、読み出し線を介して入力され、所定の電圧レベルに増幅して、メモリデータＭＤとして出力する。 The address control unit 4 selects either the burst address BAD or the latch address LAD to the decoder 5 and outputs the selected address as the memory address MAD.
The memory cell array 6 is formed by arranging a plurality of memory cells (memory elements) in a matrix. The memory cell (memory element) is divided into blocks for each read line of M × N (M and N are integers, and in the conventional example, M is 2 and N is 8). I can't access it at once.
The decoder 5 decodes the memory address MAD input from the address control unit 4, and in the memory cell array 6, the memory cell at the address indicated by the memory address MAD (in the case of the burst address BAD) (in units of 8 words, 1 word = 16). Bit).
The sense amplifier 7 receives information output from the selected memory cell via a read line, amplifies the information to a predetermined voltage level, and outputs it as memory data MD.

ＡＴＤ回路８は、入力されたパルス信号を所定の時間遅延させて出力するディレイ回路であり、検出信号ＤＴ（従来例および後述する実施の形態では、「Ｈレベル」のパルス）が入力されると、所定の時間遅延させてセンスアンプコントロール信号ＳＣ（「Ｈ」レベルのパルス）として出力する。この所定の時間とは、メモリセルアレイをアクセスするアドレスが入力され、センスアンプから出力されるメモリデータＭＤが安定するまでの時間、すなわちデコーダ５、メモリセルアレイ６、およびセンスアンプ７からなるメモリのアクセス時間である。
センスデータラッチ９は、センスアンプコントロール信号ＳＣの「Ｈ」レベルの期間において、センスアンプ７から入力されるメモリデータＭＤをそのまま通過させて出力し、「Ｌ」レベルに遷移すると、その「Ｌ」レベルとなった時点において入力されていたメモリデータＭＤをラッチして、センスラッチデータＳＬＤとして出力する。 The ATD circuit 8 is a delay circuit that outputs an input pulse signal after being delayed by a predetermined time. When a detection signal DT (in the conventional example and the embodiments described later), an “H level” pulse is input. , Delayed by a predetermined time and output as a sense amplifier control signal SC (“H” level pulse). The predetermined time is a time until an address for accessing the memory cell array is input and the memory data MD output from the sense amplifier is stabilized, that is, an access to the memory including the decoder 5, the memory cell array 6, and the sense amplifier 7. It's time.
The sense data latch 9 passes and outputs the memory data MD input from the sense amplifier 7 as it is during the “H” level period of the sense amplifier control signal SC. The memory data MD input at the time of reaching the level is latched and output as sense latch data SLD.

ページラッチ１０は、内部クロックＣＬＫに非同期のセンスアンプコントロール信号ＳＣにてセンスデータラッチ９にラッチされ出力されているセンスラッチデータＳＬＤを、内部クロックＣＬＫに同期したページラッチ信号ＰＬによりラッチし、ページラッチデータＰＬＤとして出力する。ただし、ページラッチ１０はページラッチ信号ＰＬによりセンスデータラッチ９が出力するセンスラッチデータ（８ページ分のワードデータ）を同じタイミングで一括してラッチする。
ページセレクタ１１は、ページコントロール信号ＰＣにより、ページラッチ１０にラッチされている複数のワードデータ（複数のメモリデータからなる）を順次選択して、ページデータＰＤとして、出力ラッチ１２およびセレクタ１３の夫々へ出力する。
出力ラッチ１２は、内部クロックＣＬＫの立ち上がりエッジに同期させて、入力されるページデータＰＤをラッチする。 The page latch 10 latches the sense latch data SLD latched and output to the sense data latch 9 by the sense amplifier control signal SC asynchronous to the internal clock CLK by the page latch signal PL synchronized with the internal clock CLK. Output as latch data PLD. However, the page latch 10 collectively latches the sense latch data (word data for 8 pages) output from the sense data latch 9 at the same timing in response to the page latch signal PL.
The page selector 11 sequentially selects a plurality of word data (consisting of a plurality of memory data) latched in the page latch 10 by a page control signal PC, and each of the output latch 12 and the selector 13 is used as page data PD. Output to.
The output latch 12 latches input page data PD in synchronization with the rising edge of the internal clock CLK.

セレクタ１３は、出力ラッチ１２から入力されるページデータＰＤと、ページセレクタ１１から入力されるページデータＰＤとのいずれかを、同期／非同期信号ＳＥＬにより選択し、選択したページデータＰＤをデータ出力制御回路１４へ出力する。
ここで、セレクタ１３は、例えば、同期／非同期信号ＳＥＬが「Ｌ」レベルの場合（ランダム読み出しが設定されている場合）、メモリの読み出しを内部クロックＣＬＫに非同期にて行うため、ページセレクタ１１から入力するページデータＰＤを選択してデータ出力制御部１４へ出力し、同期／非同期信号ＳＥＬが「Ｈ」レベルの場合（バースト読み出しが設定されている場合）、メモリの読み出しを内部クロックＣＬＫに同期させて行うため、出力ラッチ１２から入力されるページデータＰＤを選択してデータ出力制御部１４へ出力する。 The selector 13 selects either the page data PD input from the output latch 12 or the page data PD input from the page selector 11 by the synchronous / asynchronous signal SEL, and performs data output control on the selected page data PD. Output to the circuit 14.
Here, for example, when the synchronous / asynchronous signal SEL is at the “L” level (when random reading is set), the selector 13 reads the memory asynchronously with the internal clock CLK. The page data PD to be input is selected and output to the data output control unit 14. When the synchronous / asynchronous signal SEL is at "H" level (when burst read is set), the memory read is synchronized with the internal clock CLK. Therefore, the page data PD input from the output latch 12 is selected and output to the data output control unit 14.

データ出力制御部１４は、入力されるページデータＰＤを外部に対して出力するか否かを、アウトプットコントロール信号ＯＰＣにより制御する。ここで、データ出力制御部１４は、アウトプットコントロール信号ＯＰＣが「Ｌ」レベルの場合、出力をハイインピーダンスとし、アウトプットコントロール信号ＯＰＣが「Ｈ」レベルの場合、セレクタ１３から出力されるページデータＰＤを、アウトプットデータＯＵＴとして出力端子へ出力する。
レディ出力制御部１５は、アウトプットコントロール信号ＯＰＣとウェイト信号ＷＡＩＴとの論理積をとってレディ信号ＲＤＹとして出力する。レディ信号ＲＤＹは「Ｈ」レベルの場合、有効なアウトプットデータＯＵＴが出力されていることを示し、「Ｌ」レベルの場合、有効でないアウトプットデータＯＵＴが出力されていることを示す。 The data output control unit 14 controls whether or not the input page data PD is output to the outside by the output control signal OPC. Here, the data output control unit 14 sets the output to high impedance when the output control signal OPC is “L” level, and outputs the page data from the selector 13 when the output control signal OPC is “H” level. PD is output to the output terminal as output data OUT.
The ready output control unit 15 takes the logical product of the output control signal OPC and the wait signal WAIT and outputs it as a ready signal RDY. When the ready signal RDY is “H” level, it indicates that valid output data OUT is being output, and when it is “L” level, it indicates that invalid output data OUT is being output.

図１のフラッシュメモリにおいては、メモリセルアレイ６からのデータの読み出しに対し、１６本の読み出し線毎に分割されたブロック（１６ワードデータ領域）の読み出し単位毎に８ワード分のセンスアンプ７が設けられ、アドレス境界（バウンダリ）として、１６ワード毎の境界（１６ワード境界）を有する構成となっている。
ここで、従来例および後述する実施の形態において、１６ワードデータ領域内において、８ワード単位で設けられたセンスアンプ７に対して、メモリセルから読み出されるメモリデータの出力の切り替えを、２ワード単位にて行うように構成されている。 In the flash memory of FIG. 1, for data reading from the memory cell array 6, a sense amplifier 7 for 8 words is provided for each reading unit of a block (16 word data area) divided for every 16 reading lines. The address boundary (boundary) has a 16-word boundary (16-word boundary).
Here, in the conventional example and the embodiments described later, in the 16-word data area, the output of the memory data read from the memory cell is switched to the sense amplifier 7 provided in units of 8 words. It is comprised so that it may be performed.

この制御機能について図４を参照して説明する。図４はメモリセルアレイ６の各メモリセルからワードデータを読み出す読み出し線と、１６ワードの中から８ワード分の読み出し線をセンスアンプ７に接続するスイッチ機構１００と、センスアンプ７との接続関係を示す図である。
読み出し線「００００」〜「１１１１」の夫々は、１ワード分に対応した数の読み出し線群を有している。なお、説明の便宜上、読み出し線には、それが読み出すメモリセルのアドレスの下位４ビットの値を示す値（「００００」など）を付与している。
下位４ビットが「００００」〜「１１１１」に対応する１６ワード分の読み出し線は、「００００」および「０００１」と、「００１０」および「００１１」と、「０１００」および「０１０１」と、「０１１０」および「０１１１」と、「１０００」および「１００１」と、「１０１０」および「１０１１」と、「１１００」および「１１０１」と、「１１１０」および「１１１１」との８つのグループに分けられている。 This control function will be described with reference to FIG. FIG. 4 shows a connection relationship between the sense amplifier 7 and a read mechanism for reading word data from each memory cell of the memory cell array 6, a switch mechanism 100 for connecting a read line for 8 words out of 16 words to the sense amplifier 7. FIG.
Each of the read lines “0000” to “1111” has a number of read line groups corresponding to one word. For convenience of explanation, a value (such as “0000”) indicating the value of the lower 4 bits of the address of the memory cell read by the read line is given to the read line.
The read lines for 16 words corresponding to the lower 4 bits “0000” to “1111” are “0000” and “0001”, “0010” and “0011”, “0100” and “0101”, “ It is divided into eight groups of “0110” and “0111”, “1000” and “1001”, “1010” and “1011”, “1100” and “1101”, “1110” and “1111”. ing.

また、センスアンプ７は８個のセンスアンプ７−０〜７−７を有し、センスアンプ７も、センスアンプ７−０およびセンスアンプ７−１と、センスアンプ７−２およびセンスアンプ７−３と、センスアンプ７−４およびセンスアンプ７−５と、センスアンプ７−６およびセンスアンプ７−７との４つのグループに分けられている。ここで、センスアンプ７−１〜７−７の夫々は、１ワード分に対応した数のセンスアンプ群を有している。   The sense amplifier 7 includes eight sense amplifiers 7-0 to 7-7. The sense amplifier 7 also includes the sense amplifier 7-0 and the sense amplifier 7-1, and the sense amplifier 7-2 and the sense amplifier 7-. 3, sense amplifier 7-4 and sense amplifier 7-5, and sense amplifier 7-6 and sense amplifier 7-7. Here, each of the sense amplifiers 7-1 to 7-7 has a number of sense amplifier groups corresponding to one word.

スイッチ機構１００は、４つのスイッチ１００−０〜１００−３により構成されており、スイッチ１００−０〜１００−３は、夫々、読み出し線デコーダ１１０から入力されるデータに応じて、センスアンプ７−０〜７−７に接続する読み出し線を選択する。
スイッチ１００−０は、読み出し線デコーダ１１０から入力されるデータＡＴ[３：０]の最下位ビット（「０」ビット目）が「０」の場合には「００００」および「０００１」の読み出し線を選択し、「１」の場合には「１０００」および「１００１」の読み出し線を選択する。
スイッチ１００−１は、読み出し線デコーダ１１０から入力されるデータＡＴ[３：０]の「１」ビット目が「０」の場合には「００１０」および「００１１」の読み出し線を選択し、「１」の場合には「１０１０」および「１０１１」の読み出し線を選択する。
スイッチ１００−２は、読み出し線デコーダ１１０から入力されるデータＡＴ[３：０]の「２」ビット目が「０」の場合には「０１００」および「０１０１」の読み出し線を選択し、「１」の場合には「１１００」および「１１０１」の読み出し線を選択する。
スイッチ１００−３は、読み出し線デコーダ１１０から入力されるデータＡＴ[３：０]の最上位ビット（「３」ビット目）が「０」の場合には「０１１０」および「０１１１」の読み出し線を選択し、「１」の場合には「１１１０」および「１１１１」の読み出し線を選択する。 The switch mechanism 100 is composed of four switches 100-0 to 100-3. The switches 100-0 to 100-3 are respectively connected to the sense amplifier 7- according to data input from the read line decoder 110. Select the readout line connected to 0-7-7.
The switch 100-0 reads the “0000” and “0001” read lines when the least significant bit (“0” bit) of the data AT [3: 0] input from the read line decoder 110 is “0”. In the case of “1”, the readout lines “1000” and “1001” are selected.
When the “1” bit of the data AT [3: 0] input from the read line decoder 110 is “0”, the switch 100-1 selects the read lines “0010” and “0011”. In the case of “1”, the readout lines “1010” and “1011” are selected.
The switch 100-2 selects the “0100” and “0101” read lines when the “2” bit of the data AT [3: 0] input from the read line decoder 110 is “0”. In the case of “1”, the readout lines “1100” and “1101” are selected.
The switch 100-3 reads “0110” and “0111” when the most significant bit (“3” bit) of the data AT [3: 0] input from the read line decoder 110 is “0”. In the case of “1”, the readout lines “1110” and “1111” are selected.

読み出し線デコーダ１１０は、開始アドレスの下位４ビット（Ａ［３：０］）が「１０００」（８）〜「１１１１」（１５：Ｆ）の場合には、バースト読み出しの開始時には、処理切替フラグが「００」であることを検出して開始アドレスの下位４ビットを「１１１１」に変換して４ビットのデータＡＴ[３：０]としてスイッチ機構１００に対して出力するとともに、処理切替フラグを「１１」にする。それ以降、読み出し線デコーダ１１０は、バーストアドレスＢＡＤが変化するタイミングにおいて、順次、処理切替フラグが「１１」であることを検出してデータＡＴ[３：０]の各ビットを夫々反転し、反転して得られたデータＡＴ[３：０]をスイッチ機構１００に対して出力する。   When the lower 4 bits (A [3: 0]) of the start address are “1000” (8) to “1111” (15: F), the read line decoder 110 sets a process switching flag at the start of burst read. Is detected as “00”, the lower 4 bits of the start address are converted to “1111” and output to the switch mechanism 100 as 4-bit data AT [3: 0], and a process switching flag is set. Set to “11”. Thereafter, at the timing when the burst address BAD changes, the read line decoder 110 sequentially detects that the processing switch flag is “11”, inverts each bit of the data AT [3: 0], and inverts it. The data AT [3: 0] obtained in this way is output to the switch mechanism 100.

例えば、開始アドレスの下位４ビットが「１１００」のとき、読み出し線デコーダ１１０は、開始アドレスの下位４ビットの「１１００」を「１１１１」に変換し、変換後のデータ「１１１１」をデータＡＴ[３：０]としてスイッチ機構１００に対して出力する。スイッチ機構１００のスイッチ１００−０は、データＡＴ[３：０]の「０」ビット目が「１」であるので、「１０００」および「１００１」の読み出し線を選択してセンスアンプ７−０に接続する。スイッチ１００−１は、データＡＴ[３：０]の「１」ビット目が「１」であるので、「１０１０」および「１０１１」の読み出し線を選択してセンスアンプ７−１に接続する。スイッチ１００−２は、データＡＴ[３：０]の「２」ビット目が「１」であるので、「１１００」および「１１０１」の読み出し線を選択してセンスアンプ７−２に接続する。スイッチ１００−３は、データＡＴ[３：０]の「３」ビット目が「１」であるので、「１１１０」および「１１１１」の読み出し線を選択してセンスアンプ７−３に接続する。
それ以降、読み出し線デコーダ１１０は、データＡＴ[３：０]の各ビットを夫々反転して、反転して得られたデータＡＴ[３：０]をスイッチ機構１００に対して出力する。 For example, when the lower 4 bits of the start address are “1100”, the readout line decoder 110 converts “1100” of the lower 4 bits of the start address to “1111”, and converts the converted data “1111” to the data AT [ 3: 0] to the switch mechanism 100. Since the “0” bit of the data AT [3: 0] is “1”, the switch 100-0 of the switch mechanism 100 selects the read lines “1000” and “1001” and sense amplifier 7-0 Connect to. Since the “1” bit of the data AT [3: 0] is “1”, the switch 100-1 selects the read lines “1010” and “1011” and connects them to the sense amplifier 7-1. Since the “2” bit of the data AT [3: 0] is “1”, the switch 100-2 selects the read lines “1100” and “1101” and connects them to the sense amplifier 7-2. Since the “3” bit of the data AT [3: 0] is “1”, the switch 100-3 selects the “1110” and “1111” read lines and connects them to the sense amplifier 7-3.
Thereafter, the read line decoder 110 inverts each bit of the data AT [3: 0] and outputs the data AT [3: 0] obtained by the inversion to the switch mechanism 100.

一方、読み出し線デコーダ１１０は、開始アドレスの下位４ビット（Ａ［３：０］）が「００００」（０）〜「０１１１」（７）の場合には、バースト読み出しの開始時には、処理切替フラグが「００」であることを検出して、開始アドレスの下位４ビットのアドレスを、図５のテーブルに従い変換して（図５の左の「ラッチアドレスＬＡＤの下位４ビット」から中央の「変換後の下位４ビット」へ変換）、変換後の４ビットのデータＡＴ[３：０]をスイッチ機構１００に対して出力するとともに、処理切替フラグを「０１」にする。続いて、読み出し線デコーダ１１０は、バーストアドレスが変化するタイミングにおいて、処理切替フラグが「０１」であることを検出して、変換後の４ビットのデータＡＴ[３：０]の各ビットを夫々反転し（図５の中央の「変換後の下位４ビット」から右の「反転後の下位４ビット」へ変換）、反転後の４ビットのデータＡＴ[３：０]をスイッチ機構１００に対して出力するとともに、処理切替フラグを「１０」にする。また、読み出し線デコーダ１１０は、バーストアドレスＢＡＤが変化するタイミングにおいて、処理切替フラグが「１０」であることを検出して（最初の１６ワード境界を越えたので）、スイッチ機構１００に対して、「００００」のデータＡＴ[３：０]を出力し、処理切替フラグを「１１」にする。以降、読み出し線デコーダ１１０は、バーストアドレスＢＡＤが変化するタイミングにおいて、順次、処理切替フラグが「１１」であることを検出してデータＡＴ[３：０]の各ビットの夫々を反転して、反転して得られたデータＡＴ[３：０]をスイッチ機構１００に対して出力する。   On the other hand, when the lower 4 bits (A [3: 0]) of the start address are “0000” (0) to “0111” (7), the read line decoder 110 sets the process switching flag at the start of burst read. Is detected, and the lower 4 bits of the start address are converted according to the table of FIG. 5 (from the lower 4 bits of the latch address LAD on the left of FIG. Converted to “lower 4 bits”), and the converted 4-bit data AT [3: 0] is output to the switch mechanism 100 and the process switching flag is set to “01”. Subsequently, the read line decoder 110 detects that the process switching flag is “01” at the timing when the burst address changes, and sets each bit of the converted 4-bit data AT [3: 0]. Inverted (converted from “lower 4 bits after conversion” in the center of FIG. 5 to “lower 4 bits after inversion” on the right), and the inverted 4-bit data AT [3: 0] is sent to switch mechanism 100 And the process switching flag is set to “10”. Further, the read line decoder 110 detects that the process switching flag is “10” at the timing when the burst address BAD changes (because the first 16 word boundary has been exceeded), and Data “0000 [3: 0]” of “0000” is output, and the process switching flag is set to “11”. Thereafter, the read line decoder 110 detects that the processing switch flag is “11” sequentially at the timing when the burst address BAD changes, and inverts each bit of the data AT [3: 0] Data AT [3: 0] obtained by inversion is output to the switch mechanism 100.

例えば、開始アドレスの下位４ビットが「００１１」のとき、読み出し線デコーダ１１０は、図５のテーブルに従い変換して「０００１」を求め、変換後のデータ「０００１」をデータＡＴ[３：０]としてスイッチ機構１００に対して出力する。スイッチ機構１００のスイッチ１００−０は、データＡＴ[３：０]の「０」ビット目が「１」であるので、「１０００」および「１００１」の読み出し線を選択してセンスアンプ７−０に接続する。スイッチ１００−１は、データＡＴ[３：０]の「１」ビット目が「０」であるので、「００１０」および「００１１」の読み出し線を選択してセンスアンプ７−１に接続する。スイッチ１００−２は、データＡＴ[３：０]の「２」ビット目が「０」であるので、「０１００」および「０１０１」の読み出し線を選択してセンスアンプ７−２に接続する。スイッチ１００−３は、データＡＴ[３：０]の「３」ビット目が「０」であるので、「０１１０」および「０１１１」の読み出し線を選択してセンスアンプ７−３に接続する。
次のバーストアドレスの変化するタイミングにおいて、読み出し線デコーダ１１０は、変換後の４ビットのデータＡＴ[３：０]の各ビットを夫々反転して「１１１０」を求め、変換後のデータ「１１１０」をデータＡＴ[３：０]としてスイッチ機構１００に対して出力する。スイッチ機構１００のスイッチ１００−０は、データＡＴ[３：０]の「０」ビット目が「０」であるので、「００００」および「０００１」の読み出し線を選択してセンスアンプ７−０に接続する。スイッチ１００−１は、データＡＴ[３：０]の「１」ビット目が「１」であるので、「１０１０」および「１０１１」の読み出し線を選択してセンスアンプ７−１に接続する。スイッチ１００−２は、データＡＴ[３：０]の「２」ビット目が「１」であるので、「１１００」および「１１０１」の読み出し線を選択してセンスアンプ７−２に接続する。スイッチ１００−３は、データＡＴ[３：０]の「３」ビット目が「１」であるので、「１１１０」および「１１１１」の読み出し線を選択してセンスアンプ７−３に接続する。 For example, when the lower 4 bits of the start address are “0011”, the read line decoder 110 performs conversion according to the table of FIG. 5 to obtain “0001”, and converts the converted data “0001” to data AT [3: 0]. Is output to the switch mechanism 100. Since the “0” bit of the data AT [3: 0] is “1”, the switch 100-0 of the switch mechanism 100 selects the read lines “1000” and “1001” and sense amplifier 7-0 Connect to. Since the “1” bit of the data AT [3: 0] is “0”, the switch 100-1 selects the “0010” and “0011” read lines and connects them to the sense amplifier 7-1. Since the “2” bit of the data AT [3: 0] is “0”, the switch 100-2 selects the read lines “0100” and “0101” and connects them to the sense amplifier 7-2. Since the “3” bit of the data AT [3: 0] is “0”, the switch 100-3 selects the “0110” and “0111” read lines and connects them to the sense amplifier 7-3.
At the timing when the next burst address changes, the read line decoder 110 inverts each bit of the converted 4-bit data AT [3: 0] to obtain “1110”, and the converted data “1110”. Is output to the switch mechanism 100 as data AT [3: 0]. Since the “0” bit of the data AT [3: 0] is “0”, the switch 100-0 of the switch mechanism 100 selects the read lines “0000” and “0001” and sense amplifier 7-0 Connect to. Since the “1” bit of the data AT [3: 0] is “1”, the switch 100-1 selects the read lines “1010” and “1011” and connects them to the sense amplifier 7-1. Since the “2” bit of the data AT [3: 0] is “1”, the switch 100-2 selects the read lines “1100” and “1101” and connects them to the sense amplifier 7-2. Since the “3” bit of the data AT [3: 0] is “1”, the switch 100-3 selects the “1110” and “1111” read lines and connects them to the sense amplifier 7-3.

次のバーストアドレスの変化するタイミングにおいて、読み出し線デコーダ１１０は、データ「００００」をデータＡＴ[３：０]としてスイッチ機構１００に対して出力する。スイッチ機構１００のスイッチ１００−０は、データＡＴ[３：０]の「０」ビット目が「０」であるので、「００００」および「０００１」の読み出し線を選択してセンスアンプ７−０に接続する。スイッチ１００−１は、データＡＴ[３：０]の「１」ビット目が「０」であるので、「００１０」および「００１１」の読み出し線を選択してセンスアンプ７−１に接続する。スイッチ１００−２は、データＡＴ[３：０]の「２」ビット目が「０」であるので、「０１００」および「０１０１」の読み出し線を選択してセンスアンプ７−２に接続する。スイッチ１００−３は、データＡＴ[３：０]の「３」ビット目が「０」であるので、「０１１０」および「０１１１」の読み出し線を選択してセンスアンプ７−３に接続する。
次のバーストアドレスの変化するタイミングにおいて、読み出し線デコーダ１１０は、データＡＴ[３：０]の各ビットを夫々反転してデータ「１１１１」を求め、求めた「１１１１」をデータＡＴ[３：０]としてスイッチ機構１００に対して出力する。スイッチ機構１００のスイッチ１００−０は、データＡＴ[３：０]の「０」ビット目が「１」であるので、「１０００」および「１００１」の読み出し線を選択してセンスアンプ７−０に接続する。スイッチ１００−１は、データＡＴ[３：０]の「１」ビット目が「１」であるので、「１０１０」および「１０１１」の読み出し線を選択してセンスアンプ７−１に接続する。スイッチ１００−２は、データＡＴ[３：０]の「２」ビット目が「１」であるので、「１１００」および「１１０１」の読み出し線を選択してセンスアンプ７−２に接続する。スイッチ１００−３は、データＡＴ[３：０]の「３」ビット目が「１」であるので、「１１１０」および「１１１１」の読み出し線を選択してセンスアンプ７−３に接続する。
それ以降、読み出し線デコーダ１１０は、データＡＴ[３：０]の各ビットを夫々反転して、反転して得られたデータＡＴ[３：０]をスイッチ機構１００に対して出力する。 At the timing when the next burst address changes, the read line decoder 110 outputs the data “0000” as data AT [3: 0] to the switch mechanism 100. Since the “0” bit of the data AT [3: 0] is “0”, the switch 100-0 of the switch mechanism 100 selects the read lines “0000” and “0001” and sense amplifier 7-0 Connect to. Since the “1” bit of the data AT [3: 0] is “0”, the switch 100-1 selects the “0010” and “0011” read lines and connects them to the sense amplifier 7-1. Since the “2” bit of the data AT [3: 0] is “0”, the switch 100-2 selects the read lines “0100” and “0101” and connects them to the sense amplifier 7-2. Since the “3” bit of the data AT [3: 0] is “0”, the switch 100-3 selects the “0110” and “0111” read lines and connects them to the sense amplifier 7-3.
At the timing when the next burst address changes, the read line decoder 110 inverts each bit of the data AT [3: 0] to obtain data “1111”, and obtains the obtained “1111” as data AT [3: 0. ] To the switch mechanism 100. Since the “0” bit of the data AT [3: 0] is “1”, the switch 100-0 of the switch mechanism 100 selects the read lines “1000” and “1001” and sense amplifier 7-0 Connect to. Since the “1” bit of the data AT [3: 0] is “1”, the switch 100-1 selects the read lines “1010” and “1011” and connects them to the sense amplifier 7-1. Since the “2” bit of the data AT [3: 0] is “1”, the switch 100-2 selects the read lines “1100” and “1101” and connects them to the sense amplifier 7-2. Since the “3” bit of the data AT [3: 0] is “1”, the switch 100-3 selects the “1110” and “1111” read lines and connects them to the sense amplifier 7-3.
Thereafter, the read line decoder 110 inverts each bit of the data AT [3: 0] and outputs the data AT [3: 0] obtained by the inversion to the switch mechanism 100.

次に、図１におけるバースト制御部３の詳細について図６を参照しつつ説明する。図６はバースト制御部３の構成例を示すブロック図である。
バースト制御部３には、ファーストレイテンシレジスタ３１があり、ファーストレイテンシレジスタ３１は、外部から入力されるファーストレイテンシのウェイトサイクル数から「１」減算した値を記憶するレジスタである。このファーストレイテンシレジスタ３１への書き込みはバースト読み出しなどが実際に行われるよりも前のタイミングで、不図示の制御回路により行われる。なお、以下において、ファーストレイテンシのウェイトサイクル数から「１」減算した値を、ウェイト計数初期値という。
なお、ファーストレイテンシのウェイトサイクル数は、非同期のメモリセルアレイからデータを読み出すための時間、すなわち、読み出し開始時に最初のメモリアクセス完了までの待ち時間が発生するために、バースト読み出しの開始の最初のクロックの有効エッジから、データ出力開始またはデータ出力確定のクロックの有効エッジまでのクロックサイクル数として設定されている。
バースト制御部３には、有効データ（メモリアクセスにおいてメモリセルアレイ６からセンスしたワードデータのうちバースト出力すべきワードデータ）の数から「１」減算した値を記憶する有効データレジスタ３２がある。なお、以下において、有効データ数から「１」減算した値を、データ計数初期値という。 Next, details of the burst control unit 3 in FIG. 1 will be described with reference to FIG. FIG. 6 is a block diagram illustrating a configuration example of the burst control unit 3.
The burst control unit 3 includes a first latency register 31. The first latency register 31 is a register that stores a value obtained by subtracting “1” from the number of wait cycles of the first latency input from the outside. Writing to the first latency register 31 is performed by a control circuit (not shown) at a timing before burst reading or the like is actually performed. Hereinafter, a value obtained by subtracting “1” from the number of wait cycles of the first latency is referred to as a weight count initial value.
Note that the number of wait cycles for the first latency is the time for reading data from the asynchronous memory cell array, that is, the first clock at the start of burst read because a waiting time until completion of the first memory access occurs at the start of read. This is set as the number of clock cycles from the valid edge to the valid edge of the data output start or data output confirmed clock.
The burst control unit 3 includes a valid data register 32 that stores a value obtained by subtracting “1” from the number of valid data (word data to be burst output among word data sensed from the memory cell array 6 in memory access). Hereinafter, a value obtained by subtracting “1” from the number of valid data is referred to as a data count initial value.

バースト制御部３には、アドレスカウンタ３３がある。アドレスカウンタ３３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間で動作を行い、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間で動作を停止する。アドレスカウンタ３３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの時に、アドレスラッチ信号ＡＬＡＴ信号の立ち下がりに同期して、アドレスラッチ２から入力されるラッチアドレスＬＡＤ（２２ビット）の下位３ビットを除いた、上位の「３〜２２ビット」が示す上位アドレスをスタートのバーストアドレスＢＡＤとして出力する。アドレスカウンタ３３は、後述するファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期してバーストアドレスＢＡＤを「１」インクリメントして次にメモリアクセスするバーストアドレスＢＡＤとして出力する。また、アドレスカウンタ３３は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」および「０」のいずかであって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期してバーストアドレスＢＡＤを「１」インクリメントして次にメモリアクセスするバーストアドレスＢＡＤとして出力する。   The burst control unit 3 has an address counter 33. The address counter 33 operates during a period when the clock enable signal CLKEN is at “H” level, and stops operating when the clock enable signal CLKEN is at “L” level. The address counter 33 excludes the lower 3 bits of the latch address LAD (22 bits) input from the address latch 2 in synchronization with the fall of the address latch signal ALAT signal when the clock enable signal CLKEN is at “H” level. The upper address indicated by the upper “3 to 22 bits” is output as the start burst address BAD. The address counter 33 receives the burst address BAD in synchronization with the rising edge of the internal clock CLK input when the count value of the first latency counter 34 described later is “1” and the clock enable signal CLKEN is at “H” level. Incremented by "1" and output as a burst address BAD for next memory access. Further, the address counter 33 has either a count value of the data counter 35 of “0” and a count value of the 16W boundary counter 36 of “1” or “0”, and the clock enable signal CLKEN is at the “H” level. In this case, the burst address BAD is incremented by “1” in synchronization with the rising edge of the internal clock CLK input in this case, and is output as the burst address BAD to be accessed next.

バースト制御部３には、ファーストレイテンシカウンタ（ＦＬＣ）３４がある。ファーストレイテンシカウンタ３４はファーストレイテンシのクロックサイクルを計数するために利用されるものであり、バースト読み出しの開始時の最初のメモリアクセスのアクセス時間に対応したクロックサイクル数を計数するためにも利用される。ファーストレイテンシカウンタ３４は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間で動作を行い、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間で動作を停止する。ファーストレイテンシカウンタ３４にはファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値が計数の初期値として書き込まれる。ファーストレイテンシカウンタ３４は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントする。   The burst control unit 3 includes a first latency counter (FLC) 34. The first latency counter 34 is used for counting clock cycles of the first latency, and is also used for counting the number of clock cycles corresponding to the access time of the first memory access at the start of burst reading. . The first latency counter 34 operates in a period in which the clock enable signal CLKEN is at “H” level, and stops operating in a period in which the clock enable signal CLKEN is at “L” level. The wait latency initial value stored in the first latency register 31 is written in the first latency counter 34 as the count initial value. The first latency counter 34 decrements the count value by “1” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level.

バースト制御部３には、データカウンタ（ＤＴＣ）３５がある。データカウンタ３５はページラッチ１０に保持されているまだバースト出力されていない有効データの数を計数するものである。ここで、有効データとは、メモリセルアレイ６から読み出された外部にバースト出力する必要があるワードデータのことであり、以下において同様である。データカウンタ３５は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間で動作を行い、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間で動作を停止する。データカウンタ３５には有効データレジスタ３２に記憶されているデータ計数初期値が計数の初期値として書き込まれる。データカウンタ３５は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントする。このデータカウンタ３５は「３」ビットにより構成されており、最大「７」計数できるようになっている。   The burst control unit 3 includes a data counter (DTC) 35. The data counter 35 counts the number of valid data held in the page latch 10 and not yet burst output. Here, the valid data is word data that needs to be burst output to the outside read from the memory cell array 6, and the same applies to the following. The data counter 35 operates during a period when the clock enable signal CLKEN is at “H” level and stops operating when the clock enable signal CLKEN is at “L” level. The data counter 35 is written with the data count initial value stored in the valid data register 32 as the count initial value. The data counter 35 decrements the count value by “1” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level. The data counter 35 is composed of “3” bits, and can count up to “7”.

バースト制御部３には、１６Ｗ境界カウンタ（ＢＤＣ）３６がある。１６Ｗ境界カウンタ３６は１６ワード境界の境界前ウェイトを計数するために利用されるものであり、メモリアクセスのアクセス時間に対応したクロックサイクル数を計数するためにも利用される。１６Ｗ境界カウンタ３６は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間で動作を行い、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間で動作を停止する。１６Ｗ境界カウンタ３６にはファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値が計数の初期値として書き込まれる。１６Ｗ境界カウンタ３６は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントする。   The burst control unit 3 includes a 16W boundary counter (BDC) 36. The 16W boundary counter 36 is used to count the wait before boundary at the 16 word boundary, and is also used to count the number of clock cycles corresponding to the access time of the memory access. The 16W boundary counter 36 operates in a period in which the clock enable signal CLKEN is at “H” level, and stops operating in a period in which the clock enable signal CLKEN is at “L” level. The wait count initial value stored in the first latency register 31 is written in the 16W boundary counter 36 as the count initial value. The 16W boundary counter 36 decrements the count value by “1” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level.

バースト制御部３には、レイテンシカウンタ書込部３７がある。レイテンシカウンタ書込部３７は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間で動作を行い、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間で動作を停止する。レイテンシカウンタ書込部３７は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に、アドレスラッチ信号ＡＬＡＴ信号の立ち下がりに同期して、ファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値を読み込み、読み込んだウェイト計数初期値をファーストレイテンシカウンタ３４に対して計数の初期値として書き込む。
バースト制御部３には、有効データレジスタ書込部３８がある。有効データレジスタ書込部３８は、バースト読み出し開始時に、或いは、後述するデータカウンタ書込部３９が有効データレジスタ３２からデータ計数初期値を読み込んだ時に、データ計数初期値の算出を開始し、算出が完了した時点で算出したデータ計数初期値を有効データレジスタ３２に書き込む。有効データレジスタ書込部３８は、有効データの数から「１」減算した値（データ計数初期値）を算出し、算出結果を有効データレジスタ３２に書き込む。なお、最初の１６ワード境界前の１回目のメモリアクセスにおける有効データの数は図１０の「１ｓｔ」に示されている値であり、最初の１６ワード境界前の２回目のメモリアクセスにおける有効データの数は図１０の「２ｓｔ」に示されている値である。また、最初の１６ワード境界を越えた後のメモリアクセスにおける有効データの数は固定値「８」である。 The burst control unit 3 includes a latency counter writing unit 37. The latency counter writing unit 37 operates in a period in which the clock enable signal CLKEN is at “H” level, and stops operating in a period in which the clock enable signal CLKEN is at “L” level. The latency counter writing unit 37 reads the wait count initial value stored in the first latency register 31 in synchronization with the fall of the address latch signal ALAT signal when the clock enable signal CLKEN is at “H” level. The read wait count initial value is written to the first latency counter 34 as a count initial value.
The burst control unit 3 includes a valid data register writing unit 38. The valid data register writing unit 38 starts calculating the data count initial value at the start of burst reading or when the data counter writing unit 39 described later reads the data count initial value from the valid data register 32. The initial value of the data count calculated at the time when is completed is written in the valid data register 32. The valid data register writing unit 38 calculates a value (data count initial value) obtained by subtracting “1” from the number of valid data, and writes the calculation result in the valid data register 32. Note that the number of valid data in the first memory access before the first 16-word boundary is the value indicated by “1st” in FIG. 10, and valid data in the second memory access before the first 16-word boundary. Is the value indicated by “2st” in FIG. The number of valid data in memory access after exceeding the first 16-word boundary is a fixed value “8”.

つまり、有効データレジスタ書込部３８は、バーストアドレスの開始時、有効データ数書込フラグが「０００」であることを検出して、開始アドレスの下位４ビットにおける最上位ビットが「１」であるか否かの検出を行い、最上位ビットが「１」でない場合に「００００」（「０」）〜「０１１１」（「７」）の範囲であると判断して有効データ数書込フラグを「００１」にし、最上位ビットが「１」である場合に「１０００」（「８」）〜「１１１１」（「Ｆ」）の範囲であると判断して有効データ数書込フラグを「１０１」にする。   That is, the valid data register writing unit 38 detects that the valid data number write flag is “000” at the start of the burst address, and the most significant bit in the lower 4 bits of the start address is “1”. If the most significant bit is not “1”, it is determined that it is in the range of “0000” (“0”) to “0111” (“7”), and the valid data count write flag Is set to “001”, and when the most significant bit is “1”, it is determined that it is in the range of “1000” (“8”) to “1111” (“F”), and the valid data number write flag is set to “ 101 ".

有効データレジスタ書込部３８は、有効データ数書込フラグが「００１」であることを検出して（最上位ビットが「１」でないこと、すなわち、開始アドレスの下位４ビットが「０」〜「７」の範囲のとき）、最初の１６ワード境界前における１回目のメモリアクセス（１ｓｔアクセス）の際に、この下位４ビットにおける最下位ビットが「１」か「０」のいずれであるかの検出を行う。有効データレジスタ書込部３８は、最下位ビットが「１」である場合に固定値「７」をデータ計数初期値とし、最下位ビットが「０」である場合に固定値「６」をデータ計数初期値とする。そして、有効データレジスタ書込部３８は有効データ書込フラグを「０１０」にする。
続いて、有効データレジスタ書込部３８は、有効データ数書込フラグが「０１０」であることを検出して、最初の１６ワード境界における２回目のメモリアクセス（２ｓｔアクセス）の際に、最下位ビットを「０」とし、最下位ビット（１ビット目）、２ビット目、および３ビット目を夫々反転して、その結果をデータ計数初期値とする。そして、有効データレジスタ書込部３８は有効データ書込フラグを「０１１」にする。
それ以降、有効データレジスタ書込部３８は、有効データ数書込フラグが「０１１」であることを検出して、固定値「７」をデータ計数初期値とする。 The valid data register writing unit 38 detects that the valid data number write flag is “001” (the most significant bit is not “1”, that is, the lower 4 bits of the start address are “0” to “0”). Whether the least significant bit in the lower 4 bits is “1” or “0” during the first memory access (1st access) before the first 16 word boundary Detection is performed. The valid data register writing unit 38 sets the fixed value “7” as the data count initial value when the least significant bit is “1”, and sets the fixed value “6” as the data when the least significant bit is “0”. The initial value is counted. Then, the valid data register writing unit 38 sets the valid data write flag to “010”.
Subsequently, the valid data register writing unit 38 detects that the valid data number write flag is “010”, and at the time of the second memory access (2st access) at the first 16 word boundary, The lower bit is set to “0”, the least significant bit (first bit), the second bit, and the third bit are inverted, and the result is used as the initial data count value. Then, the valid data register writing unit 38 sets the valid data write flag to “011”.
Thereafter, the valid data register writing unit 38 detects that the valid data number write flag is “011”, and sets the fixed value “7” as the data count initial value.

一方、有効データレジスタ書込部３８は、有効データ数書込フラグが「００１」であることを検出して（最上位ビットが「１」であること、すなわち、下位４ビットが「８」〜「Ｆ」（１５）の範囲のとき）、最初の１６ワード境界における１回目のメモリアクセス（１ｓｔアクセス）の際に、開始アドレスの下位４ビットを夫々反転して、その結果をデータ計数初期値とする。そして、有効データレジスタ書込部３８は有効データ書込フラグを「０１１」にする。
それ以降、有効データレジスタ書込部３８は、有効データ数書込フラグが「０１１」であることを検出して、固定値「７」（有効データ数の８より１小さい値）をデータ計数初期値とする。 On the other hand, the valid data register writing unit 38 detects that the valid data number write flag is “001” (the most significant bit is “1”, that is, the lower 4 bits are “8” to “8”). In the range of “F” (15)), at the time of the first memory access (1st access) at the first 16-word boundary, the lower 4 bits of the start address are inverted, and the result is used as the data count initial value. And Then, the valid data register writing unit 38 sets the valid data write flag to “011”.
Thereafter, the valid data register writing unit 38 detects that the valid data count write flag is “011”, and sets the fixed value “7” (a value smaller than 8 of the valid data count) to the initial data count. Value.

例えば、開始アドレスの下位４ビットが「７」（０（最上位ビット）、１（３ビット目）、１（２ビット目）、１（最下位ビット））のとき、有効データレジスタ書込部３８は、最上位ビットが「０」であるため、１ｓｔアクセスの際に、この下位４ビットにおける最下位ビットが「１」であることを検出し、固定値「６」をデータ計数初期値として有効データレジスタ３２に書き込む。そして、有効データレジスタ書込部３８は、２ｎｄアクセスの際に、「１（３ビット目）、１（２ビット目）、１（最下位ビット）」に対して最下位ビットを「０」として「１１０」を求め、さらに、これを反転して「００１」を求め、求めた「１」をデータ計数初期値として有効データレジスタ３２に書き込む。それ以降、有効データレジスタ書込部３８は、固定値「７」をデータ計数初期値として有効データレジスタ３２に書き込む。   For example, when the lower 4 bits of the start address are “7” (0 (most significant bit), 1 (third bit), 1 (second bit), 1 (lowest bit)), the valid data register writing unit 38, since the most significant bit is “0”, it is detected at the time of 1st access that the least significant bit in the lower 4 bits is “1”, and the fixed value “6” is used as the data count initial value. Write to the valid data register 32. The valid data register writing unit 38 sets the least significant bit to “0” with respect to “1 (third bit), 1 (second bit), and 1 (least significant bit)” at the time of 2nd access. “110” is obtained, and this is inverted to obtain “001”, and the obtained “1” is written in the valid data register 32 as the data count initial value. Thereafter, the valid data register writing unit 38 writes the fixed value “7” to the valid data register 32 as the data count initial value.

また、開始アドレスの下位４ビットが「１４」（１（最上位ビット）、１（３ビット目）、１（２ビット目）、０（最下位ビット））のとき、有効データレジスタ書込部３８は、最上位ビットが「１」であるため、１ｓｔアクセスの際に、「１１１０」を反転して「０００１」を求め、求めた「１」をデータ計数初期値として有効データレジスタ３２に書き込む。それ以降、有効データレジスタ書込部３８は、固定値「７」をデータ計数初期値として有効データレジスタ３２に書き込む。   When the lower 4 bits of the start address are “14” (1 (the most significant bit), 1 (the 3rd bit), 1 (the 2nd bit), 0 (the least significant bit)), the valid data register writing unit 38, since the most significant bit is “1”, in the first access, “1110” is inverted to obtain “0001”, and the obtained “1” is written in the valid data register 32 as the data count initial value. . Thereafter, the valid data register writing unit 38 writes the fixed value “7” to the valid data register 32 as the data count initial value.

バースト制御部３には、データカウンタ書込部３９がある。データカウンタ書込部３９は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間で動作を行い、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間で動作を停止する。データカウンタ書込部３９は、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値を読み込み、読み込んだデータ計数初期値をデータカウンタ３５に対して計数の初期値として書き込む。
データカウンタ書込部３９は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」および「０」の何れかであって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値を読み込み、読み込んだデータ計数初期値をデータカウンタ３５に対して計数の初期値として書き込む。 The burst control unit 3 includes a data counter writing unit 39. The data counter writing unit 39 operates while the clock enable signal CLKEN is at “H” level, and stops operating when the clock enable signal CLKEN is at “L” level. The data counter writing unit 39 synchronizes with the rising edge of the internal clock CLK input when the count value of the first latency counter 34 is “1” and the clock enable signal CLKEN is at “H” level. The data count initial value stored in the register 32 is read, and the read data count initial value is written to the data counter 35 as the count initial value.
In the data counter writing unit 39, the count value of the data counter 35 is “0”, the count value of the 16W boundary counter 36 is “1” or “0”, and the clock enable signal CLKEN is at the “H” level. In synchronization with the rising edge of the internal clock CLK input in this case, the data count initial value stored in the valid data register 32 is read, and the read data count initial value is used as the count initial value for the data counter 35. Write.

バースト制御部３には、境界カウンタ書込部４０がある。境界カウンタ書込部３９は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間で動作を行い、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間で動作を停止する。境界カウンタ書込部４０は、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値を読み込み、読み込んだウェイト計数初期値を１６Ｗ境界カウンタ３６に対して計数の初期値として書き込む。
境界カウンタ書込部４０は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」および「０」の何れかであって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値を読み込み、読み込んだウェイト計数初期値を１６Ｗ境界カウンタ３６に対して計数の初期値として書き込む。 The burst control unit 3 includes a boundary counter writing unit 40. The boundary counter writing unit 39 operates in a period in which the clock enable signal CLKEN is at “H” level, and stops operating in a period in which the clock enable signal CLKEN is at “L” level. The boundary counter writing unit 40 synchronizes with the rising edge of the internal clock CLK input when the count value of the first latency counter 34 is “1” and the clock enable signal CLKEN is at “H” level. The weight count initial value stored in the register 31 is read, and the read weight count initial value is written to the 16W boundary counter 36 as the count initial value.
The boundary counter writing unit 40 indicates that the count value of the data counter 35 is “0”, the count value of the 16W boundary counter 36 is “1” or “0”, and the clock enable signal CLKEN is at the “H” level. In synchronization with the rising edge of the internal clock CLK input in this case, the wait count initial value stored in the first latency register 31 is read, and the read wait count initial value is sent to the 16W boundary counter 36 as the initial count value. Write as.

バースト制御部３には、アドレス変化検出部４１がある。アドレス変化検出部４１は、バーストアドレスＢＡＤの変化を検出して、ワンショットのパルスを生成して、検出信号ＤＴとして出力する。上述したように、検出信号ＤＴは、ＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、センスアンプコントロール信号ＳＣとしてセンスデータラッチ９に供給される。   The burst control unit 3 includes an address change detection unit 41. The address change detection unit 41 detects a change in the burst address BAD, generates a one-shot pulse, and outputs it as a detection signal DT. As described above, the detection signal DT is delayed by a predetermined time (memory access time) by the ATD circuit 8 and supplied to the sense data latch 9 as the sense amplifier control signal SC.

バースト制御部３には、ページラッチ信号生成部４２がある。ページラッチ信号生成部４２は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間で動作を行い、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間で動作を停止する。
ページラッチ信号生成部４２は、バーストアドレスの開始時に、最初のメモリアクセスによりメモリセルアレイ６から読み出されてセンスデータラッチ９に保持されているワードデータをページラッチ１０により保持するために、ページラッチ信号ＰＬを「Ｈ」レベルにしてページラッチ１０をスルー状態にし、メモリアクセスが完了して読み出されたワードデータがセンスデータラッチ９から出力されるようになった後であって、２回目のメモリアクセスでメモリセルアレイ６から読み出されたワードデータがセンスデータラッチ９から出力される前に、ページラッチ信号ＰＬを「Ｌ」レベルにしてセンスデータラッチ９が出力しているワードデータをラッチ（保持）する。
従来例においては、ページラッチ信号生成部４２は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの時に、アドレスラッチ信号ＡＬＡＴの立ち下がりに同期して、ページラッチ信号ＰＬを立ち上げる（「Ｌ」レベルから「Ｈ」レベルにする）。このページラッチ信号ＰＬの立ち上げに対して、ページラッチ信号生成部４２は、ファーストレイテンシカウンタ３４の計数値のデクリメント処理が行われて「１」となって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルにする）。 The burst control unit 3 includes a page latch signal generation unit 42. The page latch signal generation unit 42 operates in a period in which the clock enable signal CLKEN is at “H” level, and stops operating in a period in which the clock enable signal CLKEN is at “L” level.
The page latch signal generation unit 42 uses the page latch 10 to hold the word data read from the memory cell array 6 by the first memory access and held in the sense data latch 9 at the start of the burst address. After the signal PL is set to the “H” level to set the page latch 10 to the through state and the memory access is completed and the read word data is output from the sense data latch 9, the second time Before the word data read from the memory cell array 6 by the memory access is output from the sense data latch 9, the page latch signal PL is set to the “L” level to latch the word data output from the sense data latch 9 ( Hold.
In the conventional example, when the clock enable signal CLKEN is at “H” level, the page latch signal generation unit 42 raises the page latch signal PL in synchronization with the fall of the address latch signal ALAT (from “L” level). “H” level). In response to the rise of the page latch signal PL, the page latch signal generation unit 42 decrements the count value of the first latency counter 34 to “1”, and the clock enable signal CLKEN is at the “H” level. In this case, the page latch signal PL is lowered (changed from "H" level to "L" level) in synchronization with the rising edge of the internal clock CLK input.

ページラッチ信号生成部４２は、次のメモリアクセス（ページラッチ１０にラッチされているワードデータを読み出したメモリアクセスの次のメモリアクセス）によりメモリセルアレイ６から読み出されてセンスデータラッチ９に保持されているワードデータをページラッチ１０により保持するために、ページラッチ１０が保持している有効データの全てがページセレクタ１１により選択された後にページラッチ信号ＰＬを「Ｈ」レベルにしてページラッチ１０をスルー状態にし、ページラッチ１０が保持している有効データの全てがページセレクタ１１により選択された後でかつ当該次のメモリアクセスが完了して読み出されたワードデータがセンスデータラッチ９から出力されるようになった後であって、当該次のメモリアクセスの次のメモリアクセスでメモリセルアレイ６から読み出されたワードデータがセンスデータラッチ９から出力される前に、ページラッチ信号ＰＬを「Ｌ」レベルにしてセンスデータラッチ９が出力しているワードデータをラッチ（保持）する。
従来例においては、ページラッチ信号生成部４２は、データカウンタ３５の計数値が「０」または「１」の何れかで１６Ｗ境界カウンタ３６の計数値が「２」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬを立ち上げる。このページラッチ信号ＰＬの立ち上げに対して、ページラッチ信号生成部４２は、１６Ｗ境界カウンタ３６の計数値のデクリメント処理が行われて「１」となって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬを立ち下げる。
または、ページラッチ信号生成部４２は、１６Ｗ境界カウンタ３６の計数値が「０」および「１」の何れかデータカウンタ３５の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬを立ち上げる。このページラッチ信号ＰＬの立ち上げに対して、ページラッチ信号生成部４２は、データカウンタ３５の計数値のデクリメント処理が行われて「０」となって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬを立ち下げる。 The page latch signal generation unit 42 is read from the memory cell array 6 and held in the sense data latch 9 by the next memory access (memory access next to the memory access in which the word data latched in the page latch 10 is read). In order to hold the word data held by the page latch 10, after all the valid data held by the page latch 10 is selected by the page selector 11, the page latch signal PL is set to the “H” level and the page latch 10 is turned on. The sense data latch 9 outputs the word data read out after all the valid data held in the page latch 10 is selected by the page selector 11 and the next memory access is completed. After the next memory access Before the word data read from the memory cell array 6 by the memory access is output from the sense data latch 9, the page latch signal PL is set to the “L” level to latch the word data output from the sense data latch 9 ( Hold.
In the conventional example, the page latch signal generation unit 42 has either the count value of the data counter 35 “0” or “1”, the count value of the 16W boundary counter 36 is “2”, and the clock enable signal CLKEN The page latch signal PL is raised in synchronism with the rising edge of the internal clock CLK input when is at "H" level. In response to the rise of the page latch signal PL, the page latch signal generation unit 42 decrements the count value of the 16W boundary counter 36 to “1”, and the clock enable signal CLKEN is at the “H” level. In this case, the page latch signal PL is lowered in synchronization with the rise of the internal clock CLK input.
Alternatively, the page latch signal generation unit 42 determines that the count value of the 16W boundary counter 36 is “0” or “1”, the count value of the data counter 35 is “1”, and the clock enable signal CLKEN is “H”. In the case of the level, the page latch signal PL is raised in synchronization with the rising edge of the internal clock CLK input. In response to the rise of the page latch signal PL, the page latch signal generation unit 42 decrements the count value of the data counter 35 to “0”, and the clock enable signal CLKEN is at the “H” level. In this case, the page latch signal PL is lowered in synchronization with the rise of the internal clock CLK input.

バースト制御部３には、ページコントロール信号生成部４３がある。ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間で動作を行い、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間で動作を停止する。
ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの時に、アドレスラッチ信号ＡＬＡＴの立ち下がりに同期して、開始アドレスの下位３ビットをページコントロール信号ＰＣの初期値として読み込む。そして、ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期してページコントロール信号ＰＣを「１」インクリメントし、インクリメント後の値を新たなページコントロール信号ＰＣとして出力する。なお、以下において、ページコントロール信号ＰＣの値「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、「１１１」を、「Ｐ０」、「Ｐ１」、「Ｐ２」、「Ｐ３」、「Ｐ４」、「Ｐ５」、「Ｐ６」、「Ｐ７」として記載する。例えば、開始アドレスの下位アドレスが「０１０」（２）の場合、ページコントロール信号生成部４３は、ページコントロール信号ＰＣとして、「Ｐ２」、「Ｐ３」、「Ｐ４」、「Ｐ５」、「Ｐ６」、「Ｐ７」、「Ｐ０」、「Ｐ１」、・・・を出力する。
ページコントロール信号生成部４３は、初期値を読み込んだ後に動作を停止し（クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであると「Ｌ」レベルであるとにかかわらず）、ファーストレイテンシカウンタ３４の計数値が「１」になると動作を開始する。また、ページコントロール信号生成部４３は、データカウンタ３５の計数値が「１」のときに１６Ｗ境界カウンタ３６の計数値が「３」以上であれば動作を停止し（クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであると「Ｌ」レベルであるとにかかわらず）、その後に１６Ｗ境界カウンタ３６の計数値が「２」になると動作を開始する。 The burst control unit 3 includes a page control signal generation unit 43. The page control signal generation unit 43 operates in a period in which the clock enable signal CLKEN is at “H” level, and stops operating in a period in which the clock enable signal CLKEN is at “L” level.
When the clock enable signal CLKEN is at “H” level, the page control signal generation unit 43 reads the lower 3 bits of the start address as the initial value of the page control signal PC in synchronization with the falling edge of the address latch signal ALAT. Then, the page control signal generation unit 43 increments the page control signal PC by “1” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level, and sets the value after the increment. Output as a new page control signal PC. In the following, the values “000”, “001”, “010”, “011”, “100”, “101”, “110”, “111” of the page control signal PC are set to “P0”, “P1”. ”,“ P2 ”,“ P3 ”,“ P4 ”,“ P5 ”,“ P6 ”,“ P7 ”. For example, when the lower address of the start address is “010” (2), the page control signal generation unit 43 uses “P2”, “P3”, “P4”, “P5”, “P6” as the page control signal PC. , “P7”, “P0”, “P1”,.
The page control signal generation unit 43 stops the operation after reading the initial value (regardless of whether the clock enable signal CLKEN is at “H” level or “L” level), and the count value of the first latency counter 34 The operation starts when becomes "1". The page control signal generator 43 stops the operation if the count value of the 16W boundary counter 36 is “3” or more when the count value of the data counter 35 is “1” (the clock enable signal CLKEN is set to “H”). The operation starts when the count value of the 16W boundary counter 36 thereafter becomes “2” (regardless of being “L” level or “L” level).

バースト制御部３には、ウェイト信号生成部４４がある。ウェイト信号生成部４４は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間で動作を行い、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間で動作を停止する。
ウェイト信号生成部４４は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの時に、アドレスラッチ信号ＡＬＡＴの立ち下がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる。このウェイト信号ＷＡＩＴの立ち上げに対して、ウェイト信号生成部４４は、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期してウェイト信号ＷＡＩＴを立ち下げる。
また、ウェイト信号生成部４４は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「２」以上であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる。このウェイト信号ＷＡＩＴの立ち上げに対して、ウェイト信号生成部４４は、１６Ｗ境界カウンタ３６の計数値のデクリメント処理が行われて「１」となって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期してウェイト信号ＷＡＩＴを立ち下げる。
さらに、ウェイト信号生成部４４は、クロックイネーブル信号ＣＬＫＥＮの立ち下がりに同期してウェイト信号ＷＡＩＴを立ち上げ、その後、クロックイネーブル信号ＣＬＫＥＮの立ち上がりに同期してウェイト信号ＷＡＩＴを立ち下げる。 The burst control unit 3 includes a wait signal generation unit 44. The wait signal generation unit 44 operates in a period in which the clock enable signal CLKEN is at “H” level, and stops operating in a period in which the clock enable signal CLKEN is at “L” level.
The wait signal generator 44 raises the wait signal WAIT in synchronization with the fall of the address latch signal ALAT when the clock enable signal CLKEN is at “H” level. In response to the rise of the wait signal WAIT, the wait signal generation unit 44 inputs the internal clock when the count value of the first latency counter 34 is “1” and the clock enable signal CLKEN is at the “H” level. The wait signal WAIT falls in synchronization with the rise of CLK.
The wait signal generation unit 44 is input when the count value of the data counter 35 is “0”, the count value of the 16W boundary counter 36 is “2” or more, and the clock enable signal CLKEN is “H” level. The wait signal WAIT is raised in synchronization with the rising edge of the internal clock CLK. In response to the rise of the wait signal WAIT, the wait signal generation unit 44 performs decrement processing of the count value of the 16W boundary counter 36 to become “1”, and the clock enable signal CLKEN is at “H” level. The wait signal WAIT falls in synchronism with the rise of the internal clock CLK input to.
Furthermore, the wait signal generation unit 44 raises the wait signal WAIT in synchronization with the falling edge of the clock enable signal CLKEN, and then lowers the wait signal WAIT in synchronization with the rising edge of the clock enable signal CLKEN.

バースト制御部３は、図示しない、同期／非同期セレクト信号ＳＥＬ、およびアウトプットコントロール信号ＯＰＣの生成を行う。また、バースト制御部３は、アドレスラッチ信号ＡＬＡＴの立ち下がりに同期して、１６Ｗ境界信号を「Ｌ」レベルから「Ｈ」レベルに立ち上げ、データカウンタ３５の計数値のデクリメント処理が行われて「１」となった場合に入力される内部クロックＣＬＫの立ち上がりに同期して、１６Ｗ境界信号を「Ｈ」レベルから「Ｌ」レベルに立ち下げる。   The burst control unit 3 generates a synchronous / asynchronous select signal SEL and an output control signal OPC (not shown). Further, the burst control unit 3 raises the 16W boundary signal from the “L” level to the “H” level in synchronization with the fall of the address latch signal ALAT, and the count value of the data counter 35 is decremented. The 16W boundary signal is lowered from the “H” level to the “L” level in synchronization with the rising edge of the internal clock CLK input when it becomes “1”.

以下、上述した従来のフラッシュメモリのバースト読み出しの動作について図面を参照しつつ説明する。
図７は、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「Ｅ（１４）」の場合における、従来例の各回路の動作のタイミングチャートを示している。
時刻ｔ１００１において、入力バッファ１がチップイネーブル信号ＣＥＢ及びアドレスバリッド信号ＡＤＶＢが「Ｈ」レベルから「Ｌ」レベルに遷移することにより、アドレスラッチ信号ＡＬＡＴを立ち上げ、立ち上げた後の次の内部クロックＣＬＫの立ち上がりに同期してアドレスラッチ信号ＡＬＡＴを立ち下げる。 Hereinafter, the burst read operation of the above-described conventional flash memory will be described with reference to the drawings.
FIG. 7 shows a timing chart of the operation of each circuit of the conventional example when the first latency is 6 cycles and the lower 4 bits of the start address are “E (14)”.
At time t 1001 , the input buffer 1 raises the address latch signal ALAT by the transition of the chip enable signal CEB and the address valid signal ADVB from the “H” level to the “L” level. The address latch signal ALAT is lowered in synchronization with the rise of the clock CLK.

時刻ｔ１００２において、アドレスカウンタ３３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであるので、アドレスラッチ信号ＡＬＡＴの立ち下がりにおいて、アドレスラッチ２から入力されるラッチアドレスＬＡＤ（２２ビット）の下位３ビットを除いた、「３〜２２ビット」が示す上位アドレスを、計数の初期値として書き込まれ、バーストアドレスＢＡＤとして出力する。このバーストアドレスＢＡＤに基づき、センスアンプ７によりセンスされてメモリデータＭＤがセンスデータラッチ９に出力される。
このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ１０６２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９に入力され、センスデータラッチ９は、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１４」、「Ｄ１５」をセンスラッチデータＳＬＤとして出力する。 At time t 1002 , since the clock enable signal CLKEN is at “H” level, the address counter 33 has the lower 3 bits of the latch address LAD (22 bits) input from the address latch 2 at the falling edge of the address latch signal ALAT. The upper address indicated by “3 to 22 bits”, excluding “”, is written as the initial count value and is output as the burst address BAD. Based on the burst address BAD, the sense amplifier 7 senses and the memory data MD is output to the sense data latch 9.
At this time, the address change detection unit 41 detects that the burst address BAD output from the address counter 33 has changed, and outputs a one-shot pulse detection signal DT to the ATD circuit 8. The detection signal DT is delayed by a predetermined time (memory access time) by the ATD circuit 8 and input to the sense data latch 9 as the sense amplifier control signal SC at time t 1062 , and the sense data latch 9 is output from the sense amplifier 7. Memory data MD to be latched, and “D14” and “D15” are output as sense latch data SLD.

時刻ｔ１００２において、レイテンシカウンタ書込部３７は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであるので、ファーストレイテンシのクロックサイクルを計数するために、ファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」をファーストレイテンシカウンタ３４に対して計数の初期値として書き込む。
ページラッチ信号生成部４２は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであるので、ページラッチ信号ＰＬを立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであるので、開始アドレスの下位３ビット「１１０」をページコントロール信号ＰＣの初期値として読み込み、「Ｐ６」をページコントロール信号ＰＣとして出力し、動作を停止する（計数を行わない状態）。
ウェイト信号生成部４４は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであるので、ウェイト信号ＷＡＩＴを立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
バースト制御部３は、アクセス開始の際の最初の１６ワード境界前におけるアクセスであることを示す１６ワード境界信号を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。 At time t 1002 , since the clock enable signal CLKEN is at “H” level, the latency counter writing unit 37 waits for the initial latency count value stored in the first latency register 31 to count the clock cycles of the first latency. “5” is read, and the read wait count initial value “5” is written to the first latency counter 34 as a count initial value.
Since the clock enable signal CLKEN is at “H” level, the page latch signal generation unit 42 raises the page latch signal PL (from “L” level to “H” level).
Since the clock enable signal CLKEN is at “H” level, the page control signal generation unit 43 reads the lower 3 bits “110” of the start address as the initial value of the page control signal PC, and sets “P6” as the page control signal PC. Output and stop operation (state not counting).
Since the clock enable signal CLKEN is at “H” level, the wait signal generation unit 44 raises the wait signal WAIT (from “L” level to “H” level).
The burst control unit 3 raises a 16-word boundary signal indicating that the access is before the first 16-word boundary at the start of access (from “L” level to “H” level).

時刻ｔ１００３から時刻１００６にかけて、ファーストレイテンシカウンタ３４は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「５」→「４」→「３」→「２」→「１」）、計数値が「１」になる。
ページコントロール信号生成部４３は、ファーストレイテンシカウンタ３４の計数値が「１」になると動作を開始する（計数を行う状態）。 From time t 1003 to time 1006 , the first latency counter 34 decrements the count value by “1” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level (“5”). ”→“ 4 ”→“ 3 ”→“ 2 ”→“ 1 ”), the count value becomes“ 1 ”.
The page control signal generation unit 43 starts the operation when the count value of the first latency counter 34 is “1” (a state in which counting is performed).

時刻ｔ１００７において、ファーストレイテンシカウンタ３４は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「０」にする。
アドレスカウンタ３３は、最初のメモリアクセスが完了しており、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするメモリ（８ワード単位）のアドレスを示すバーストアドレスＢＡＤ（以下、次にアクセスするバーストアドレスＢＡＤと記載）として出力する。
このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ１１１２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９に入力され、センスデータラッチ９は、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１６」〜「Ｄ２３」をセンスラッチデータＳＬＤとして出力する。 At time t 1007 , the first latency counter 34 decrements the count value by “1” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level, and sets the count value to “0”. "
The address counter 33 increments the count value by “1” in synchronization with the rising edge of the internal clock CLK input when the first memory access is completed and the clock enable signal CLKEN is at “H” level. Is output as a burst address BAD (hereinafter referred to as burst address BAD to be accessed next) indicating the address of the memory (8 word unit) to be accessed.
At this time, the address change detection unit 41 detects that the burst address BAD output from the address counter 33 has changed, and outputs a one-shot pulse detection signal DT to the ATD circuit 8. The detection signal DT is delayed by a predetermined time (memory access time) by the ATD circuit 8 and input to the sense data latch 9 as the sense amplifier control signal SC at time t 1112 , and the sense data latch 9 is output from the sense amplifier 7. Memory data MD to be latched, and “D16” to “D23” are output as sense latch data SLD.

時刻ｔ１００７において、データカウンタ書込部３９は、有効データの出力に必要なクロックサイクルを計数するために、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルで場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値「１」を読み込み、読み込んだデータ計数初期値「１」をデータカウンタ３５に対して計数の初期値として書き込む。
境界カウンタ書込部４０は、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルで場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」を１６Ｗ境界カウンタ３６に対して計数の初期値として書き込む。
ページラッチ信号生成部４２は、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルで場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ１００２において立ち上げたページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ１０は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤをラッチし、「Ｄ１４」、「Ｄ１５」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ１４」：下位４ビット「Ｅ」に対応したワードデータ）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。 At time t 1007 , the data counter writing unit 39 counts the clock cycles required for outputting valid data, the count value of the first latency counter 34 is “1”, and the clock enable signal CLKEN is “H”. The data count initial value “1” stored in the valid data register 32 is read in synchronism with the rising edge of the internal clock CLK input at the “level”, and the read data count initial value “1” is read from the data counter 35. Is written as the initial count value.
The boundary counter writing unit 40 synchronizes with the rising edge of the internal clock CLK input when the count value of the first latency counter 34 is “1” and the clock enable signal CLKEN is “H” level. The weight count initial value “5” stored in the register 31 is read, and the read weight count initial value “5” is written to the 16W boundary counter 36 as the count initial value.
The page latch signal generation unit 42 synchronizes with the rising edge of the internal clock CLK input when the count value of the first latency counter 34 is “1” and the clock enable signal CLKEN is at “H” level. The page latch signal PL that was raised in 1002 is lowered (from “H” level to “L” level). As a result, the page latch 10 latches the sense latch data SLD output from the sense data latch 9 and outputs “D14” and “D15” as page latch data PLD.
The output latch 12 holds the page data PD (“D14”: word data corresponding to the lower 4 bits “E”) output from the page selector 11 in synchronization with the rising edge of the internal clock CLK. The data is output as output data OUT via the data output control unit 14.

ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ６」から「Ｐ７」にインクリメントし、「Ｐ７」をページコントロール信号ＰＣとして出力する。ページコントロール信号生成部４３は、データカウンタ３５の計数値が「１」で１６Ｗ境界カウンタ３６の計数値が「３」以上の「５」であるので動作を停止する（計数を行わない状態）。
これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ７」）に対応する「Ｄ１５」を選択して、「Ｄ１５」をページデータＰＤとして出力する。
ウェイト信号生成部４４は、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルで場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ１００２において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。 The page control signal generation unit 43 increments the page control signal PC from “P6” to “P7” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level. P7 "is output as the page control signal PC. Since the count value of the data counter 35 is “1” and the count value of the 16W boundary counter 36 is “5” which is equal to or greater than “3”, the page control signal generation unit 43 stops the operation (a state where no counting is performed).
As a result, the page selector 11 selects “D15” corresponding to the page control signal PC (“P7”) from the page latch data PLD output by the page latch 10, and sets “D15” as page data. Output as PD.
The wait signal generator 44 is synchronized with the rising edge of the internal clock CLK input when the count value of the first latency counter 34 is “1” and the clock enable signal CLKEN is at “H” level, at time t 1002. The wait signal WAIT that was raised in step 1 is lowered (from "H" level to "L" level).

時刻ｔ１００８において、データカウンタ３５は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「０」にする。また、１６Ｗ境界カウンタ３６は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「４」にする。
出力ラッチ１２は、ページセレクタ１１から出力されている「Ｄ１５」のページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
バースト制御部３は、データカウンタ３５の計数が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ１００２において立ち上げた１６Ｗ境界信号を立ち下げる。 At time t 1008 , the data counter 35 decrements the count value by “1” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level, and sets the count value to “0”. To. Further, the 16W boundary counter 36 decrements the count value by “1” and sets the count value to “4” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level. .
The output latch 12 holds the page data PD of “D15” output from the page selector 11 in synchronization with the rising edge of the internal clock CLK, and outputs the output data OUT via the selector 13 and the data output control unit 14. Output as.
The burst controller 3 falls the 16W boundary signal raised at time t 1002 in synchronization with the rise of the internal clock CLK input when the count of the data counter 35 is “1”.

時刻ｔ１００９において、ウェイト信号生成部４４は、データカウンタ３５の計数値が「０」で１６ワード境界カウンタ３６の計数値が「２」以上の「４」であるので、つまり、有効データの全てを出力してもメモリアクセスが完了していないので、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる（「Ｌ」レベルから「Ｈ」レベルにする）。
１６Ｗ境界カウンタ３６は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「３」にする。 Since the count value of the data counter 35 is “0” and the count value of the 16-word boundary counter 36 is “4” that is “2” or more at time t 1009 , that is, all the valid data Since the memory access is not completed even if the signal is output, the wait signal WAIT is raised (“L” level) in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is “H” level. To “H” level).
The 16W boundary counter 36 decrements the count value by “1” and sets the count value to “3” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level.

時刻ｔ１０１０において、１６Ｗ境界カウンタ３６は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルで場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「２」にする。ページコントロール信号生成部４３は、１６Ｗ境界カウンタ３６の計数値が「２」になったので動作を開始する（計数を行う状態）。 At time t 1010, 16W boundary counter 36, the clock enable signal CLKEN is in synchronization with the rise of the internal clock CLK input when the "H" level, the count value "1" is decremented by a by count "2 " The page control signal generation unit 43 starts the operation because the count value of the 16W boundary counter 36 is “2” (a state in which counting is performed).

時刻ｔ１０１１において、ページラッチ信号生成部４２は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「２」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬを立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
１６Ｗ境界カウンタ３６は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「１」にする。
ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ７」から「Ｐ０」にインクリメントし、「Ｐ０」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ０」）に対応する「Ｄ１６」を選択して、「Ｄ１６」をページデータＰＤとして出力する。 At time t 1011 , the page latch signal generation unit 42 determines that the count value of the data counter 35 is “0”, the count value of the 16W boundary counter 36 is “2”, and the clock enable signal CLKEN is “H” level. The page latch signal PL is raised in synchronism with the rising edge of the internal clock CLK input to (from “L” level to “H” level).
The 16W boundary counter 36 decrements the count value to “1” by decrementing the count value by “1” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level.
The page control signal generation unit 43 increments the page control signal PC from “P7” to “P0” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level. P0 "is output as the page control signal PC. Accordingly, the page selector 11 selects “D16” corresponding to the page control signal PC (“P0”) from the page latch data PLD output by the page latch 10, and sets “D16” as page data. Output as PD.

時刻ｔ１０１２において、有効データの出力とメモリアクセスの双方が完了することになるので、アドレスカウンタ３３は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ１１６２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９に入力され、センスデータラッチ９は、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ２４」〜「Ｄ３１」をセンスラッチデータＳＬＤとして出力する。 At time t 1012 , both the output of valid data and memory access are completed, so that the address counter 33 has a count value of the data counter 35 of “0” and a count value of the 16W boundary counter 36 of “1”. Thus, the count value is incremented by “1” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level, and is output as a burst address BAD to be accessed next.
At this time, the address change detection unit 41 detects that the burst address BAD output from the address counter 33 has changed, and outputs a one-shot pulse detection signal DT to the ATD circuit 8. The detection signal DT is delayed by a predetermined time (memory access time) by the ATD circuit 8 and input to the sense data latch 9 as the sense amplifier control signal SC at time t 1162 , and the sense data latch 9 is output from the sense amplifier 7. Memory data MD to be latched and “D24” to “D31” are output as sense latch data SLD.

時刻ｔ１０１２において、データカウンタ書込部３９は、有効データの出力に必要なクロックサイクルを計数するために、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６は計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値「７」を読み込み、読み込んだデータ計数初期値「７」をデータカウンタ３５に対して計数の初期値として書き込む。
ページラッチ信号生成部４２は、１６Ｗ境界カウンタ３６の計数値がデクリメント処理されて「１」になっているので、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ１０１１において立ち上げたページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ１０は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤをラッチし、「Ｄ１６」〜「Ｄ２３」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ１６」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。 At time t 1012 , the data counter writing unit 39 counts the clock cycle necessary for outputting valid data, so that the count value of the data counter 35 is “0” and the count value of the 16W boundary counter 36 is “1”. The data count initial value “7” stored in the valid data register 32 is read and read in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level. The data count initial value “7” is written to the data counter 35 as the count initial value.
Since the count value of the 16W boundary counter 36 is decremented to “1”, the page latch signal generation unit 42 receives the rising edge of the internal clock CLK input when the clock enable signal CLKEN is “H” level. Synchronously, the page latch signal PL raised at time t 1011 is lowered (from “H” level to “L” level). Accordingly, the page latch 10 latches the sense latch data SLD output from the sense data latch 9 and outputs “D16” to “D23” as the page latch data PLD.
The output latch 12 holds the page data PD (“D16”) output from the page selector 11 in synchronization with the rising edge of the internal clock CLK, and outputs the output data via the selector 13 and the data output control unit 14. Output as OUT.

ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ１７」を選択して、「Ｄ１７」をページデータＰＤとして出力する。
ウェイト信号生成部４４は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ１００９において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。 The page control signal generator 43 increments the page control signal PC from “P0” to “P1” in synchronization with the internal clock CLK input when the clock enable signal CLKEN is at “H” level, and “P1”. Is output as a page control signal PC. As a result, the page selector 11 selects “D17” corresponding to the page control signal PC (“P1”) from the page latch data PLD output by the page latch 10, and sets “D17” as page data. Output as PD.
The wait signal generator 44 receives the internal clock when the count value of the data counter 35 is “0”, the count value of the 16W boundary counter 36 is “1”, and the clock enable signal CLKEN is at the “H” level. In synchronization with the rise of CLK, the wait signal WAIT raised at time t 1009 is lowered (from “H” level to “L” level).

時刻ｔ１０１３〜ｔ１０１９にかけて、データカウンタ３５は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「７」→「６」→「５」→「４」→「３」→「２」→「１」→「０」）、計数値が「０」になる。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（「Ｄ１７」〜「Ｄ２３」）。
ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣをインクリメントし、インクリメント後の値をページコントロール信号ＰＣとして出力する（「Ｐ２」〜「Ｐ７」、「Ｐ０」）。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣに対応するワードデータを選択して、選択したワードデータをページデータＰＤとして出力する（「Ｄ１８」〜「Ｄ２４」）。 From time t 1013 to t 1019 , the data counter 35 decrements the count value by “1” (“7”) in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level. → “6” → “5” → “4” → “3” → “2” → “1” → “0”), the count value becomes “0”.
The output latch 12 holds the page data PD output from the page selector 11 in synchronization with the rising edge of the internal clock CLK, and outputs it as output data OUT via the selector 13 and the data output control unit 14 ( “D17” to “D23”).
The page control signal generator 43 increments the page control signal PC in synchronization with the internal clock CLK input when the clock enable signal CLKEN is at “H” level, and outputs the incremented value as the page control signal PC. ("P2" to "P7", "P0"). Thus, the page selector 11 selects word data corresponding to the page control signal PC from the page latch data PLD output by the page latch 10 and outputs the selected word data as page data PD ( “D18” to “D24”).

時刻ｔ１０１９において、ページラッチ信号生成部４２は、１６Ｗ境界カウンタ３６の計数値が「０」でデータカウンタ３５の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬを立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。 At time t 1019 , the page latch signal generation unit 42 determines that the count value of the 16W boundary counter 36 is “0”, the count value of the data counter 35 is “1”, and the clock enable signal CLKEN is “H” level. The page latch signal PL is raised in synchronism with the rising edge of the internal clock CLK input to (from “L” level to “H” level).

時刻ｔ１０２０において、アドレスカウンタ３３は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「０」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。 At time t 1020 , the address counter 33 is input when the count value of the data counter 35 is “0”, the count value of the 16W boundary counter 36 is “0”, and the clock enable signal CLKEN is at the “H” level. In synchronization with the rising edge of the internal clock CLK, the count value is incremented by “1” and output as the burst address BAD to be accessed next. At this time, the address change detection unit 41 detects that the burst address BAD output from the address counter 33 has changed, and outputs a one-shot pulse detection signal DT to the ATD circuit 8.

時刻ｔ１０２０において、データカウンタ書込部３９は、有効データの出力に必要なクロックサイクルを計数するために、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「０」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値「７」を読み込み、読み込んだデータ計数初期値「７」をデータカウンタ３５に対して計数の初期値として書き込む。
ページラッチ信号生成部４２は、データカウンタ３５の計数値がデクリメント処理されて「０」になっているので、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ１０１９において立ち上げたページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ１０は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤをラッチし、「Ｄ２４」〜「Ｄ３１」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ２４」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。 At time t 1020 , the data counter writing unit 39 counts the clock cycle necessary for outputting valid data, so that the count value of the data counter 35 is “0” and the count value of the 16W boundary counter 36 is “0”. The data count initial value “7” stored in the valid data register 32 is read and read in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level. The data count initial value “7” is written to the data counter 35 as the count initial value.
Since the count value of the data counter 35 is decremented to “0”, the page latch signal generation unit 42 is synchronized with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level. Then, the page latch signal PL raised at time t 1019 is lowered (from “H” level to “L” level). Accordingly, the page latch 10 latches the sense latch data SLD output from the sense data latch 9 and outputs “D24” to “D31” as the page latch data PLD.
The output latch 12 holds the page data PD (“D24”) output from the page selector 11 in synchronization with the rising edge of the internal clock CLK, and outputs the output data via the selector 13 and the data output control unit 14. Output as OUT.

ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ２５」を選択して、「Ｄ２５」をページデータＰＤとして出力する。
以降、順次処理が繰り返し行われる。 The page control signal generation unit 43 increments the page control signal PC from “P0” to “P1” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level. P1 "is output as the page control signal PC. Accordingly, the page selector 11 selects “D25” corresponding to the page control signal PC (“P1”) from the page latch data PLD output from the page latch 10 and sets “D25” to page data. Output as PD.
Thereafter, the sequential processing is repeatedly performed.

図８が、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「６」の場合における、従来例の各回路の動作のタイミングチャートを示している。
時刻ｔ２００１〜ｔ２００６、およびｔ２０６２において、図７において説明した時刻ｔ１００１〜ｔ１００６、およびｔ１０６２と同様の動作が行われる。 FIG. 8 shows a timing chart of the operation of each circuit of the conventional example when the first latency is 6 cycles and the lower 4 bits of the start address are “6”.
At times t 2001 to t 2006 and t 2062 , operations similar to those at times t 1001 to t 1006 and t 1062 described in FIG. 7 are performed.

時刻ｔ２００７において、ファーストレイテンシカウンタ３４は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして「０」にする。
アドレスカウンタ３３は、最初のメモリアクセスが完了しているので、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ２１１２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９に入力され、センスデータラッチ９は、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１４」〜「Ｄ１５」をセンスラッチデータＳＬＤとして出力する。 At time t 2007 , the first latency counter 34 decrements the count value to “0” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level. .
Since the first memory access is completed, the address counter 33 increments the count value by “1” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level. Next, it is output as a burst address BAD to be accessed.
At this time, the address change detection unit 41 detects that the burst address BAD output from the address counter 33 has changed, and outputs a one-shot pulse detection signal DT to the ATD circuit 8. The detection signal DT is delayed by a predetermined time (memory access time) by the ATD circuit 8 and input to the sense data latch 9 as the sense amplifier control signal SC at time t 2112 , and the sense data latch 9 is output from the sense amplifier 7. The memory data MD to be processed is latched, and “D14” to “D15” are output as the sense latch data SLD.

時刻ｔ２００７において、データカウンタ書込部３９は、有効データの出力に必要なクロックサイクルを計数するために、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値「７」を読み込み、読み込んだデータ計数初期値「７」をデータカウンタ３５に対して計数の初期値として書き込む。
境界カウンタ書込部４０は、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」を１６Ｗ境界カウンタ３６に対して計数の初期値として書き込む。
ページラッチ信号生成部４２は、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ２００２において立ち上げたページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ１０は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤをラッチし、「Ｄ６」〜「Ｄ１３」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ６」：下位４ビット「６」に対応したワードデータ）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。 At time t 2007 , the data counter writing unit 39 counts the clock cycles required for outputting valid data, the count value of the first latency counter 34 is “1”, and the clock enable signal CLKEN is “H”. The data count initial value “7” stored in the valid data register 32 is read in synchronism with the rising edge of the internal clock CLK input in the “level” level, and the read data count initial value “7” is read from the data counter 35 Is written as the initial count value.
The boundary counter writing unit 40 synchronizes with the rising edge of the internal clock CLK input when the count value of the first latency counter 34 is “1” and the clock enable signal CLKEN is at “H” level. The weight count initial value “5” stored in the register 31 is read, and the read weight count initial value “5” is written to the 16W boundary counter 36 as the count initial value.
The page latch signal generation unit 42 synchronizes with the rising edge of the internal clock CLK input when the count value of the first latency counter 34 is “1” and the clock enable signal CLKEN is at “H” level. The page latch signal PL raised in 2002 is lowered (from “H” level to “L” level). As a result, the page latch 10 latches the sense latch data SLD output from the sense data latch 9 and outputs “D6” to “D13” as the page latch data PLD.
The output latch 12 holds the page data PD (“D6”: word data corresponding to the lower 4 bits “6”) output from the page selector 11 in synchronization with the rising edge of the internal clock CLK. The data is output as output data OUT via the data output control unit 14.

ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ６」から「Ｐ７」にインクリメントし、「Ｐ７」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ７」）に対応する「Ｄ７」を選択して、「Ｄ７」をページデータＰＤとして出力する。
ウェイト信号生成部４４は、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ２００２において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。 The page control signal generation unit 43 increments the page control signal PC from “P6” to “P7” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level. P7 "is output as the page control signal PC. Accordingly, the page selector 11 selects “D7” corresponding to the page control signal PC (“P7”) from the page latch data PLD output by the page latch 10, and sets “D7” as page data. Output as PD.
The wait signal generation unit 44 synchronizes with the rising edge of the internal clock CLK input when the count value of the first latency counter 34 is “1” and the clock enable signal CLKEN is at “H” level, at time t 2002. The wait signal WAIT that was raised in step 1 is lowered (from "H" level to "L" level).

時刻ｔ２００８〜ｔ２０１４にかけて、データカウンタ３５は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「７」→「６」→「５」→「４」→「３」→「２」→「１」→「０」）、計数値が「０」になる。
時刻ｔ２００８〜ｔ２０１２にかけて、１６Ｗ境界カウンタ３６は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「５」→「４」→「３」→「２」→「１」→「０」）、計数値が「０」になる。
時刻ｔ２００８〜ｔ２０１４にかけて、出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（「Ｄ７」〜「Ｄ１３」）。
ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣをインクリメントし、インクリメント後の値をページコントロール信号ＰＣとして出力する（「Ｐ０」〜「Ｐ６」）。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣに対応するワードデータを選択して、選択したワードデータをページデータＰＤとして出力する（「Ｄ８」〜「Ｄ１４」）。 From time t 2008 to t 2014 , the data counter 35 decrements the count value by “1” (“7”) in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level. → “6” → “5” → “4” → “3” → “2” → “1” → “0”), the count value becomes “0”.
From time t 2008 to t 2012 , the 16W boundary counter 36 decrements the count value by “1” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level (“5 “→” 4 ”→“ 3 ”→“ 2 ”→“ 1 ”→“ 0 ”), the count value becomes“ 0 ”.
From time t 2008 to t 2014 , the output latch 12 holds the page data PD output from the page selector 11 in synchronization with the rising edge of the internal clock CLK, and via the selector 13 and the data output control unit 14, Output as output data OUT ("D7" to "D13").
The page control signal generation unit 43 increments the page control signal PC in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at the “H” level, and sets the value after the increment to the page control signal PC. ("P0" to "P6"). Thus, the page selector 11 selects word data corresponding to the page control signal PC from the page latch data PLD output by the page latch 10 and outputs the selected word data as page data PD ( “D8” to “D14”).

時刻ｔ２０１４において、ページラッチ信号生成部４２は、１６Ｗ境界カウンタ３６の計数値が「０」でデータカウンタ３５の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬを立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。 At time t 2014 , the page latch signal generation unit 42 determines that the count value of the 16W boundary counter 36 is “0”, the count value of the data counter 35 is “1”, and the clock enable signal CLKEN is “H” level. The page latch signal PL is raised in synchronism with the rising edge of the internal clock CLK input to (from “L” level to “H” level).

時刻ｔ２０１５において、有効データの出力とメモリアクセスの双方が完了することになるので、アドレスカウンタ３３は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「０」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ２１９２において、センスアンプコントロール信号ＳＣとしてセンスデータラッチ９に入力され、センスデータラッチ９は、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１６」〜「Ｄ２３」をセンスラッチデータＳＬＤとして出力する。 Since both valid data output and memory access are completed at time t 2015 , the address counter 33 has a count value of the data counter 35 of “0” and a count value of the 16W boundary counter 36 of “0”. Thus, the count value is incremented by “1” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level, and is output as the burst address BAD to be accessed next.
At this time, the address change detection unit 41 detects that the burst address BAD output from the address counter 33 has changed, and outputs a one-shot pulse detection signal DT to the ATD circuit 8. The detection signal DT is delayed by a predetermined time (memory access time) by the ATD circuit 8 and input to the sense data latch 9 as the sense amplifier control signal SC at time t 2192 , and the sense data latch 9 is supplied from the sense amplifier 7. The output memory data MD is latched, and “D16” to “D23” are output as sense latch data SLD.

時刻ｔ２０１５において、データカウンタ書込部３９は、有効データの出力に必要なクロックサイクルを計数するために、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「０」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値「１」を読み込み、読み込んだデータ計数初期値「１」をデータカウンタ３５に対して計数の初期値として書き込む。
境界カウンタ書込部４０は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「０」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」を１６Ｗ境界カウンタ３６に対して計数の初期値として書き込む。
ページラッチ信号生成部４２は、データカウンタ３５の計数値のデクリメント処理が行われて「０」になっているので、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ２０１４において立ち上げたページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ１０は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤをラッチし、「Ｄ１４」〜「Ｄ１５」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ１４」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。 At time t 2015 , the data counter writing unit 39 counts the clock cycle necessary for outputting valid data, so that the count value of the data counter 35 is “0” and the count value of the 16W boundary counter 36 is “0”. The data count initial value “1” stored in the valid data register 32 is read and read in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at the “H” level. The data count initial value “1” is written to the data counter 35 as the count initial value.
The boundary counter writing unit 40 is input when the count value of the data counter 35 is “0”, the count value of the 16W boundary counter 36 is “0”, and the clock enable signal CLKEN is at the “H” level. In synchronization with the rising edge of the clock CLK, the wait count initial value “5” stored in the first latency register 31 is read, and the read wait count initial value “5” is used as the initial count value for the 16W boundary counter 36. Write.
Since the page latch signal generation unit 42 decrements the count value of the data counter 35 to “0”, the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level. (the "L" level from the "H" level) in synchronization, lowers the page latch signal PL launched at time t 2014 to. Accordingly, the page latch 10 latches the sense latch data SLD output from the sense data latch 9 and outputs “D14” to “D15” as the page latch data PLD.
The output latch 12 holds the page data PD (“D14”) output from the page selector 11 in synchronization with the rising edge of the internal clock CLK, and outputs the output data via the selector 13 and the data output control unit 14. Output as OUT.

ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ６」から「Ｐ７」にインクリメントし、「Ｐ７」をページコントロール信号ＰＣとして出力する。ページコントロール信号生成部４３は、データカウンタ３５の計数値が「１」で１６Ｗ境界カウンタ３６の計数値が「３」以上の「５」であるので動作を停止する（計数を行わない状態）。
これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ７」）に対応する「Ｄ１５」を選択して、「Ｄ１５」をページデータＰＤとして出力する。 The page control signal generation unit 43 increments the page control signal PC from “P6” to “P7” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level. P7 "is output as the page control signal PC. Since the count value of the data counter 35 is “1” and the count value of the 16W boundary counter 36 is “5” which is equal to or greater than “3”, the page control signal generation unit 43 stops the operation (a state where no counting is performed).
As a result, the page selector 11 selects “D15” corresponding to the page control signal PC (“P7”) from the page latch data PLD output by the page latch 10, and sets “D15” as page data. Output as PD.

時刻ｔ２０１６において、データカウンタ３５は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「０」にする。また、１６Ｗ境界カウンタ３６は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「４」にする。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ１５」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
バースト制御部３は、データカウンタ３５の計数が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ２００２において立ち上げた１６Ｗ境界信号を立ち下げる。 At time t 2016 , the data counter 35 decrements the count value by “1” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level, and sets the count value to “0”. To. Further, the 16W boundary counter 36 decrements the count value by “1” and sets the count value to “4” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level. .
The output latch 12 holds the page data PD (“D15”) output from the page selector 11 in synchronization with the rising edge of the internal clock CLK, and outputs the output data via the selector 13 and the data output control unit 14. Output as OUT.
The burst controller 3 falls the 16W boundary signal raised at time t 2002 in synchronization with the rising edge of the internal clock CLK input when the count of the data counter 35 is “1”.

時刻ｔ２０１７において、ウェイト信号生成部４４は、データカウンタ３５の計数値が「０」で１６ワード境界カウンタ３３の計数値が「２」以上の「４」であるので、つまり、有効データの全てを出力してもメモリアクセスが完了しないので、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる（「Ｌ」レベルから「Ｈ」レベルにする）。
１６Ｗ境界カウンタ３６は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「３」にする。 Since the count value of the data counter 35 is “0” and the count value of the 16-word boundary counter 33 is “4” that is equal to or greater than “2” at time t 2017 , that is, all valid data Since the memory access is not completed even if the signal is output, the wait signal WAIT is raised in synchronization with the rise of the internal clock CLK input when the clock enable signal CLKEN is at the “H” level (from “L” level to “ H ”level).
The 16W boundary counter 36 decrements the count value by “1” and sets the count value to “3” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level.

時刻ｔ２０１８において、１６Ｗ境界カウンタ３６は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「２」にする。ページコントロール信号生成部４３は、１６Ｗ境界カウンタ３６の計数値が「２」になったので動作を開始する（計数する状態）。 At time t 2018 , the 16W boundary counter 36 decrements the count value by “1” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level, and sets the count value to “2”. " The page control signal generation unit 43 starts the operation (counting state) because the count value of the 16W boundary counter 36 becomes “2”.

時刻ｔ２０１９において、ページラッチ信号生成部４２は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「２」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬを立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
１６Ｗ境界カウンタ３６は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「１」にする。
ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ７」から「Ｐ０」にインクリメントし、「Ｐ０」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ０」）に対応する「Ｄ１６」を選択して、「Ｄ１６」をページデータＰＤとして出力する。 At time t 2019 , the page latch signal generation unit 42 determines that the count value of the data counter 35 is “0”, the count value of the 16W boundary counter 36 is “2”, and the clock enable signal CLKEN is “H” level. The page latch signal PL is raised in synchronism with the rising edge of the internal clock CLK input to (from “L” level to “H” level).
The 16W boundary counter 36 decrements the count value to “1” by decrementing the count value by “1” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level.
The page control signal generation unit 43 increments the page control signal PC from “P7” to “P0” in synchronization with the internal clock CLK input when the clock enable signal CLKEN is at “H” level, and “P0”. Is output as a page control signal PC. Accordingly, the page selector 11 selects “D16” corresponding to the page control signal PC (“P0”) from the page latch data PLD output by the page latch 10, and sets “D16” as page data. Output as PD.

時刻ｔ２０２０において、有効データの出力とメモリアクセスの双方が完了することになるので、アドレスカウンタ３３は、
データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。 At time t2020 , both the output of valid data and the memory access are completed, so the address counter 33
When the count value of the data counter 35 is “0”, the count value of the 16W boundary counter 36 is “1”, and the clock enable signal CLKEN is “H” level, in synchronization with the rising edge of the internal clock CLK input The count value is incremented by “1” and output as a burst address BAD to be accessed next. At this time, the address change detection unit 41 detects that the burst address BAD output from the address counter 33 has changed, and outputs a one-shot pulse detection signal DT to the ATD circuit 8.

時刻ｔ２０２０において、データカウンタ書込部３９は、有効データの出力に必要なクロックサイクルを計数するために、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値「７」を読み込み、読み込んだデータ計数初期値「７」をデータカウンタ３５に対して計数の初期値として書き込む。
ページラッチ信号生成部４２は、１６Ｗ境界カウンタ３６の計数値がデクリメント処理されて「１」になっているので、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ２０１９において立ち上げたページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ１０は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤをラッチし、「Ｄ１６」〜「Ｄ２３」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ１６」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。 At time t2020 , the data counter writing unit 39 counts the clock cycle necessary for outputting valid data, so that the count value of the data counter 35 is “0” and the count value of the 16W boundary counter 36 is “1”. The data count initial value “7” stored in the valid data register 32 is read and read in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level. The data count initial value “7” is written to the data counter 35 as the count initial value.
Since the count value of the 16W boundary counter 36 is decremented to “1”, the page latch signal generation unit 42 receives the rising edge of the internal clock CLK input when the clock enable signal CLKEN is “H” level. In synchronism, the page latch signal PL raised at time t 2019 is lowered (from “H” level to “L” level). Accordingly, the page latch 10 latches the sense latch data SLD output from the sense data latch 9 and outputs “D16” to “D23” as the page latch data PLD.
The output latch 12 holds the page data PD (“D16”) output from the page selector 11 in synchronization with the rising edge of the internal clock CLK, and outputs the output data via the selector 13 and the data output control unit 14. Output as OUT.

さらに、ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ１７」を選択して、「Ｄ１７」をページデータＰＤとして出力する。
ウェイト信号生成部４４は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ２０１７において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。
それ以降、図７における時刻ｔ１０１３以降と同様の動作が行われる。 Further, the page control signal generator 43 increments the page control signal PC from “P0” to “P1” in synchronization with the internal clock CLK input when the clock enable signal CLKEN is at “H” level. P1 "is output as the page control signal PC. As a result, the page selector 11 selects “D17” corresponding to the page control signal PC (“P1”) from the page latch data PLD output by the page latch 10, and sets “D17” as page data. Output as PD.
The wait signal generation unit 44 receives an internal clock when the count value of the data counter 35 is “0”, the count value of the 16W boundary counter 36 is “1”, and the clock enable signal CLKEN is “H” level. In synchronization with the rise of CLK, the wait signal WAIT raised at time t 2017 is lowered (from “H” level to “L” level).
Thereafter, the same operation as that after time t 1013 in FIG. 7 is performed.

図９が、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「８」の場合における、従来例の各回路の動作のタイミングチャートを示している。
時刻ｔ３００１〜ｔ３００６、およびｔ３０６２において、図７において説明した時刻ｔ１００１〜ｔ１００６、およびｔ１０６２と同様の動作が行われる。 FIG. 9 shows a timing chart of the operation of each circuit of the conventional example when the first latency is 6 cycles and the lower 4 bits of the start address are “8”.
At times t 3001 to t 3006 and t 3062 , operations similar to those at times t 1001 to t 1006 and t 1062 described in FIG. 7 are performed.

時刻ｔ３００７において、ファーストレイテンシカウンタ３４は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫに同期して、計数値を「１」デクリメントして「０」にする。
アドレスカウンタ３３は、最初のメモリアクセスが完了しているので、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ３１１２において、センスアンプコントロール信号ＳＣとしてセンスデータラッチ９に入力され、センスデータラッチ９は、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１６」〜「Ｄ２３」をセンスラッチデータＳＬＤとして出力する。 At time t 3007 , the first latency counter 34 decrements the count value to “0” in synchronization with the internal clock CLK input when the clock enable signal CLKEN is at “H” level.
Since the first memory access is completed, the address counter 33 increments the count value by “1” in synchronization with the internal clock CLK input when the clock enable signal CLKEN is at “H” level, Output as burst address BAD to be accessed.
At this time, the address change detection unit 41 detects that the burst address BAD output from the address counter 33 has changed, and outputs a one-shot pulse detection signal DT to the ATD circuit 8. The detection signal DT is delayed by a predetermined time (memory access time) by the ATD circuit 8 and input to the sense data latch 9 as the sense amplifier control signal SC at time t 3112 . The output memory data MD is latched, and “D16” to “D23” are output as sense latch data SLD.

時刻ｔ３００７において、データカウンタ書込部３９は、有効データの出力に必要なクロックサイクルを計数するために、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値「７」を読み込み、読み込んだデータ計数初期値「７」をデータカウンタ３５に対して計数の初期値として書き込む。
境界カウンタ書込部４０は、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」を１６Ｗ境界カウンタ３６に対して計数の初期値として書き込む。
ページラッチ信号生成部４２は、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ３００２において立ち上げたページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ１０は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤをラッチし、「Ｄ８」〜「Ｄ１５」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ８」：下位４ビット「８」に対応したワードデータ）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。 At time t 3007 , the data counter writing unit 39 counts the clock cycles necessary for outputting valid data, the count value of the first latency counter 34 is “1”, and the clock enable signal CLKEN is “H”. The data count initial value “7” stored in the valid data register 32 is read in synchronism with the rising edge of the internal clock CLK input in the “level” level, and the read data count initial value “7” is read from the data counter 35. Is written as the initial count value.
The boundary counter writing unit 40 synchronizes with the rising edge of the internal clock CLK input when the count value of the first latency counter 34 is “1” and the clock enable signal CLKEN is at “H” level. The weight count initial value “5” stored in the register 31 is read, and the read weight count initial value “5” is written to the 16W boundary counter 36 as the count initial value.
The page latch signal generation unit 42 synchronizes with the rising edge of the internal clock CLK input when the count value of the first latency counter 34 is “1” and the clock enable signal CLKEN is at “H” level. The page latch signal PL raised at 3002 is lowered (from "H" level to "L" level). Accordingly, the page latch 10 latches the sense latch data SLD output from the sense data latch 9 and outputs “D8” to “D15” as the page latch data PLD.
The output latch 12 holds the page data PD (“D8”: word data corresponding to the lower 4 bits “8”) output from the page selector 11 in synchronization with the rising edge of the internal clock CLK. The data is output as output data OUT via the data output control unit 14.

ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ９」を選択して、「Ｄ９」をページデータＰＤとして出力する。
ウェイト信号生成部４４は、ファーストレイテンシカウンタ３４の計数値が「１」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ３００２において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。 The page control signal generator 43 increments the page control signal PC from “P0” to “P1” in synchronization with the internal clock CLK input when the clock enable signal CLKEN is at “H” level, and “P1”. Is output as a page control signal PC. As a result, the page selector 11 selects “D9” corresponding to the page control signal PC (“P1”) from the page latch data PLD output by the page latch 10, and sets “D9” as page data. Output as PD.
The wait signal generation unit 44 synchronizes with the rising edge of the internal clock CLK input when the count value of the first latency counter 34 is “1” and the clock enable signal CLKEN is “H” level, at time t 3002. The wait signal WAIT that was raised in step 1 is lowered (from "H" level to "L" level).

時刻ｔ３００８〜ｔ３０１４にかけて、データカウンタ３５は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「７」→「６」→「５」→「４」→「３」→「２」→「１」→「０」）、計数値が「０」になる。
時刻ｔ３００８〜ｔ３０１２において、１６Ｗ境界カウンタ３６は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「５」→「４」→「３」→「２」→「１」→「０」）、計数値が「０」になる。
時刻ｔ３００８〜ｔ３０１４にかけて、出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（「Ｄ９」〜「Ｄ１５」）。
ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣをインクリメントし、インクリメント後の値をページコントロール信号ＰＣとして出力する（「Ｐ２」〜「Ｐ７」、「Ｐ０」）。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣに対応するワードデータを選択して、選択したワードデータをページデータＰＤとして出力する（「Ｄ１０」〜「Ｄ１６」）。 From time t 3008 to t 3014 , the data counter 35 decrements the count value by “1” (“7”) in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level. → “6” → “5” → “4” → “3” → “2” → “1” → “0”), the count value becomes “0”.
At times t 3008 to t 3012 , the 16W boundary counter 36 decrements the count value by “1” (“5”) in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level. ”→“ 4 ”→“ 3 ”→“ 2 ”→“ 1 ”→“ 0 ”), the count value becomes“ 0 ”.
From time t 3008 to t 3014 , the output latch 12 holds the page data PD output from the page selector 11 in synchronization with the rising edge of the internal clock CLK, and via the selector 13 and the data output control unit 14, Output as output data OUT ("D9" to "D15").
The page control signal generator 43 increments the page control signal PC in synchronization with the internal clock CLK input when the clock enable signal CLKEN is at “H” level, and outputs the incremented value as the page control signal PC. ("P2" to "P7", "P0"). Thus, the page selector 11 selects word data corresponding to the page control signal PC from the page latch data PLD output by the page latch 10 and outputs the selected word data as page data PD ( “D10” to “D16”).

時刻ｔ３０１４において、ページラッチ信号生成部４２は、データカウンタ３５の計数値が「１」で１６Ｗ境界カウンタ３６の計数値が「０」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬを立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
バースト制御部３は、データカウンタ３５の計数が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ３００２において立ち上げた１６Ｗ境界信号を立ち下げる。 At time t 3014 , the page latch signal generation unit 42 determines that the count value of the data counter 35 is “1”, the count value of the 16W boundary counter 36 is “0”, and the clock enable signal CLKEN is “H” level. The page latch signal PL is raised in synchronism with the rising edge of the internal clock CLK input to (from “L” level to “H” level).
The burst controller 3 falls the 16W boundary signal raised at time t 3002 in synchronization with the rise of the internal clock CLK input when the count of the data counter 35 is “1”.

時刻ｔ３０１５において、有効データの出力とメモリアクセスの双方が完了することになるので、アドレスカウンタ３３は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「０」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ３１９２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９に入力され、センスデータラッチ９は、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ２４」〜「Ｄ３１」をセンスラッチデータＳＬＤとして出力する。 Since both valid data output and memory access are completed at time t 3015 , the address counter 33 has a count value of the data counter 35 of “0” and a count value of the 16W boundary counter 36 of “0”. Thus, the count value is incremented by “1” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level, and is output as a burst address BAD to be accessed next.
At this time, the address change detection unit 41 detects that the burst address BAD output from the address counter 33 has changed, and outputs a one-shot pulse detection signal DT to the ATD circuit 8. The detection signal DT is delayed by a predetermined time (memory access time) by the ATD circuit 8 and input to the sense data latch 9 as the sense amplifier control signal SC at time t 3192 , and the sense data latch 9 is output from the sense amplifier 7. Memory data MD to be latched, and “D24” to “D31” are output as sense latch data SLD.

時刻ｔ３０１５において、データカウンタ書込部３９は、有効データの出力に必要なクロックサイクルを計数するために、１６Ｗ境界カウンタ３６の計数値が「０」でデータカウンタ３５の計数値が「０」であって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値「７」を読み込み、読み込んだデータ計数初期値「７」をデータカウンタ３５に対して計数の初期値として書き込む。
ページラッチ信号生成部４２は、データカウンタ３５の計数値のデクリメント処理が行われて「０」となって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ３０１４において立ち上げたページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ１０は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤをラッチし、「Ｄ１６」〜「Ｄ２３」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１から出力されている「Ｄ１６」のページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。 At time t 3015 , the data counter writing unit 39 counts the clock value necessary for outputting valid data, the count value of the 16W boundary counter 36 is “0”, and the count value of the data counter 35 is “0”. The data count initial value “7” stored in the valid data register 32 is read and read in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level. The data count initial value “7” is written to the data counter 35 as the count initial value.
The page latch signal generator 42 decrements the count value of the data counter 35 to “0”, and synchronizes with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level. Then, the page latch signal PL raised at time t 3014 is lowered (from the “H” level to the “L” level). Accordingly, the page latch 10 latches the sense latch data SLD output from the sense data latch 9 and outputs “D16” to “D23” as the page latch data PLD.
The output latch 12 holds the page data PD of “D16” output from the page selector 11 in synchronization with the rising edge of the internal clock CLK, and outputs the output data OUT via the selector 13 and the data output control unit 14. Output as.

ページコントロール信号生成部４３は、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ１７」を選択して、「Ｄ１７」をページデータＰＤとして出力する。
ただし、時刻ｔ３０１５において、データカウンタ３５の計数値が「０」であるが、１６Ｗ境界カウンタ３６の計数値も「０」になっている、つまり、有効データの全てを出力するまでにメモリアクセスが完了するため、最初の１６ワード境界にて境界前ウェイトサイクルが発生せず、ウェイト信号ＷＡＩＴが立ち上がることがない。
時刻ｔ３０１６以降、図７における時刻ｔ１０１３以降と同様の動作が行われる。 The page control signal generator 43 increments the page control signal PC from “P0” to “P1” in synchronization with the internal clock CLK input when the clock enable signal CLKEN is at “H” level, and “P1”. Is output as a page control signal PC. As a result, the page selector 11 selects “D17” corresponding to the page control signal PC (“P1”) from the page latch data PLD output by the page latch 10, and sets “D17” as page data. Output as PD.
However, at time t 3015 , the count value of the data counter 35 is “0”, but the count value of the 16 W boundary counter 36 is also “0”, that is, the memory is accessed before all the valid data is output. Therefore, the wait cycle before the boundary does not occur at the first 16 word boundary, and the wait signal WAIT does not rise.
After time t 3016 , the same operation as that after time t 1013 in FIG. 7 is performed.

上述した従来のフラッシュメモリにおけるサスペンドが発生しない場合の各組合わせ（下位アドレスとファーストレイテンシとの組合わせ）における最初の１６ワード境界において発生する境界前ウェイトサイクルのサイクル数を図１０に示す。図１０は従来のフラッシュメモリにおける１６ワード境界前のウェイトサイクル数を示す図である。
図１０に示すように、開始アドレスの下位４ビットの夫々に対して、有効データ数と最初の１６ワード境界におけるウェイトサイクル数（図においては１６ワード境界ウェイトサイクル数と記載）を示している。
有効データ数に関して、「１ｓｔ」は最初の１６ワード境界前の１回目のメモリアクセスでメモリセルアレイから読み出される有効データの数であり、「２ｎｄ」は最初の１６ワード境界前の２回目のメモリアクセスでメモリセルアレイから読み出される有効データの数である。 FIG. 10 shows the number of wait cycles before the boundary that occur at the first 16 word boundary in each combination (combination of the lower address and the first latency) when the above-described conventional flash memory does not suspend. FIG. 10 is a diagram showing the number of wait cycles before a 16-word boundary in a conventional flash memory.
As shown in FIG. 10, for each of the lower 4 bits of the start address, the number of valid data and the number of wait cycles at the first 16 word boundary (shown as 16 word boundary wait cycle numbers in the figure) are shown.
Regarding the number of valid data, “1st” is the number of valid data read from the memory cell array in the first memory access before the first 16 word boundary, and “2nd” is the second memory access before the first 16 word boundary. This is the number of valid data read from the memory cell array.

また、「境界前」は、開始アドレスの下位４ビットが「０」から「７」の場合には「２ｎｄ」のメモリアクセス（最初の１６境界前の２回目のメモリアクセス）でメモリセルアレイから読み出される有効データの数であり、下位４ビットが「８」から「Ｆ（１５）」の場合には「１ｓｔ」のメモリアクセス（最初の１６境界前の１回目のメモリアクセス）でメモリセルアレイから読み出される有効データの数ということになる。
ｗａｉｔに続く数字はファーストレイテンシのクロックサイクル数であり、例えば「ｗａｉｔ８」はファーストレイテンシのクロックサイクル数が８であることを示している。 “Before boundary” is read from the memory cell array by “2nd” memory access (second memory access before the first 16 boundaries) when the lower 4 bits of the start address are “0” to “7”. When the lower 4 bits are “8” to “F (15)”, the data is read from the memory cell array by “1st” memory access (first memory access before the first 16 boundaries). This is the number of valid data that is generated.
The number following “wait” is the number of clock cycles of the first latency. For example, “wait 8” indicates that the number of clock cycles of the first latency is 8.

図１０に示されると通り、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「Ｅ（１４）」の場合（図７）、１６ワード境界ウェイトサイクル数は「３」である。また、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「６」の場合（図８）、１６ワード境界ウェイトサイクル数は「３」である。さらに、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「８」の場合（図９）、１６ワード境界ウェイトサイクル数は「０」である。
特開２００１−１７６２７７号公報 As shown in FIG. 10, when the first latency is 6 cycles and the lower 4 bits of the start address are “E (14)” (FIG. 7), the number of 16 word boundary wait cycles is “3”. When the first latency is 6 cycles and the lower 4 bits of the start address are “6” (FIG. 8), the number of 16 word boundary wait cycles is “3”. Further, when the first latency is 6 cycles and the lower 4 bits of the start address are “8” (FIG. 9), the number of 16 word boundary wait cycles is “0”.
JP 2001-176277 A

上記において、基本的動作を説明した従来のフラッシュメモリにおいてサスペンドが発生した場合の動作について図１１を参照しつつ説明する。図１１は、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「Ｃ（１２）」の場合における、従来例の各回路の動作のタイミングチャートを示している。ただし、サスペンドが発生していない期間は上述した動作と同様であることから、ここでは、サスペンド期間の動作について説明する。
時刻ｔ４２２１において、アウトプットイネーブル信号ＯＥＢの立ち上がると（「Ｌ」レベルから「Ｈ」レベルに遷移する）と（サスペンドの発生）、これに同期して、入力バッファ１はクロックイネーブル信号ＣＬＫＥＮを立ち下げ（「Ｈ」レベルから「Ｌ」レベルに遷移させる）、これにより、クロックイネーブル信号ＣＬＫＥＮが入力される各回路部の動作が停止する。
また、ウェイト信号生成部４４は、クロックイネーブル信号ＣＬＫＥＮの立ち下がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる。 In the above, the operation in the case where the suspend occurs in the conventional flash memory which has described the basic operation will be described with reference to FIG. FIG. 11 shows a timing chart of the operation of each circuit of the conventional example when the first latency is 6 cycles and the lower 4 bits of the start address are “C (12)”. However, since the period in which no suspend occurs is similar to the above-described operation, the operation in the suspend period will be described here.
At time t 4221 , when the output enable signal OEB rises (transition from “L” level to “H” level) (occurrence of suspend), the input buffer 1 raises the clock enable signal CLKEN in synchronization with this. Lowering (transition from the “H” level to the “L” level) stops the operation of each circuit unit to which the clock enable signal CLKEN is input.
The wait signal generation unit 44 raises the wait signal WAIT in synchronization with the fall of the clock enable signal CLKEN.

時刻ｔ４００９、ｔ４０１０において、データカウンタ３５は、「Ｌ」レベルのクロックイネーブル信号ＣＬＫＥＮが入力されているので、入力される内部クロックの立ち上がりに同期した計数値を「１」デクリメントする処理を行わず、計数値は「２」のままである。
また、１６Ｗ境界カウンタ３６は、「Ｌ」レベルのクロックイネーブル信号ＣＬＫＥＮが入力されているので、入力される内部クロックの立ち上がりに同期した計数値を「１」デクリメントする処理を行わず、計数値は「４」のままである。
また、ページコントロール信号生成部４３は、「Ｌ」レベルのクロックイネーブル信号ＣＬＫＥＮが入力されているので、入力される内部クロックの立ち上がりに同期したページコントロール信号を「１」インクリメントする動作を行わず、ページコントロール信号ＰＣは「Ｐ６」のままである。 At time t 4009 and t 4010 , since the “L” level clock enable signal CLKEN is input, the data counter 35 performs a process of decrementing the count value synchronized with the rising of the input internal clock by “1”. The count value remains “2”.
Further, since the 16W boundary counter 36 is inputted with the clock enable signal CLKEN of “L” level, the count value synchronized with the rising of the input internal clock is not decremented by “1”, and the count value is It remains “4”.
In addition, since the “L” level clock enable signal CLKEN is input, the page control signal generation unit 43 does not perform an operation of incrementing the page control signal synchronized with the rising edge of the input internal clock by “1”. The page control signal PC remains “P6”.

時刻ｔ４２２２において、アウトプットイネーブル信号ＯＥＢが立ち下がる（「Ｈ」レベルから「Ｌ」レベルに遷移する）と、時刻ｔ４０１０において、入力バッファ１は次の内部クロックＣＬＫの立ち上がりに同期して、クロックイネーブル信号ＣＬＫＥＮを立ち上げ（「Ｌ」レベルから「Ｈ」レベルに遷移させる）、これにより、クロックイネーブル信号ＣＬＫＥＮが入力される各回路部の動作が開始する。
また、ウェイト信号生成部４４は、クロックイネーブル信号ＣＬＫＥＮの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち下げる。
時刻ｔ４０１１において、データカウンタ３５は、「Ｈ」レベルのクロックイネーブル信号ＣＬＫＥＮが入力されるので、入力される内部クロックの立ち上がりに同期して計数値を「１」デクリメントし、計数値が「１」になる。
また、１６Ｗ境界カウンタ３６は、「Ｈ」レベルのクロックイネーブル信号ＣＬＫＥＮが入力されるので、入力される内部クロックの立ち上がりに同期して計数値を「１」デクリメントし、計数値が「３」になる。
また、ページコントロール信号生成部４３は、「Ｈ」レベルのクロックイネーブル信号ＣＬＫＥＮが入力されるので、入力される内部クロックの立ち上がりに同期してページコントロール信号を「１」インクリメントし、ページコントロール信号ＰＣは「Ｐ７」を出力する。 When the output enable signal OEB falls at time t 4222 (transition from “H” level to “L” level), at time t 4010 , the input buffer 1 synchronizes with the rising edge of the next internal clock CLK. The clock enable signal CLKEN is raised (transitioned from the “L” level to the “H” level), whereby the operation of each circuit unit to which the clock enable signal CLKEN is input is started.
Further, the wait signal generation unit 44 causes the wait signal WAIT to fall in synchronization with the rise of the clock enable signal CLKEN.
At time t 4011 , the data counter 35 receives the “H” level clock enable signal CLKEN, so that the count value is decremented by “1” in synchronization with the rising edge of the input internal clock, and the count value is “1”. "become.
The 16W boundary counter 36 receives the “H” level clock enable signal CLKEN, so that the count value is decremented by “1” in synchronization with the rising edge of the input internal clock, and the count value becomes “3”. Become.
Further, since the “H” level clock enable signal CLKEN is input, the page control signal generation unit 43 increments the page control signal by “1” in synchronization with the rising of the input internal clock, and the page control signal PC. Outputs “P7”.

従来のフラッシュメモリにおいては、上述したように、サスペンドが発生してアウトプットイネーブル信号ＯＥＢが「Ｌ」レベルから「Ｈ」レベルに遷移すると、そのアウトプットイネーブル信号ＯＥＢが「Ｌ」レベルから「Ｈ」レベルに遷移するタイミングに同期させて（内部クロックＣＬＫとは非同期）、クロックイネーブル信号ＣＬＫＥＮを「Ｈ」レベルから「Ｌ」レベルに遷移させていた。
クロックイネーブルＣＬＫＥＮの立ち下がり（「Ｈ」レベルから「Ｌ」レベルへの遷移）が内部クロックＣＬＫとは非同期であることから、例えば、サスペンドの発生タイミング（アウトプットイネーブル信号ＯＥＢが「Ｌ」レベルから「Ｈ」レベルへの遷移）が内部クロックＣＬＫの立ち上がりの直前に起った場合、各回路部へのディレイのために、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルになった直後の内部クロックＣＬＫの立ち上がりエッジが無効であるにもかかわらず有効になって各回路部の動作が行われしまう（誤動作）。
そこで、本発明は、サスペンド発生直後の誤動作を防止することが可能な半導体メモリを提供することを目的とする。 In the conventional flash memory, as described above, when the suspend occurs and the output enable signal OEB changes from the “L” level to the “H” level, the output enable signal OEB changes from the “L” level to the “H” level. The clock enable signal CLKEN is shifted from the “H” level to the “L” level in synchronization with the timing of transition to the “level” (asynchronous with the internal clock CLK).
Since the fall of the clock enable CLKEN (transition from the “H” level to the “L” level) is asynchronous with the internal clock CLK, for example, the suspend generation timing (the output enable signal OEB is changed from the “L” level). When the transition to the “H” level occurs immediately before the rising edge of the internal clock CLK, the internal clock CLK immediately after the clock enable signal CLKEN becomes “L” level is delayed due to a delay to each circuit unit. Even though the rising edge is invalid, it becomes valid and the operation of each circuit unit is performed (malfunction).
Therefore, an object of the present invention is to provide a semiconductor memory capable of preventing a malfunction immediately after the occurrence of suspend.

本発明の半導体メモリは、外部から入力される先頭アドレスに基づき、マトリクス状に配置されたメモリ素子から読み出したメモリデータを外部クロックに同期させて連続して外部に出力するバースト読み出しの機能を有する半導体メモリであって、内部クロックに同期してクロックイネーブル信号をディセーブルにすることを特徴とする。
上記半導体メモリにおいて、アウトプットイネーブル信号が変化した後の最初の内部クロックに同期してクロックイネーブル信号をディセーブルにすることを特徴とする。 The semiconductor memory according to the present invention has a burst read function for continuously outputting memory data read from memory elements arranged in a matrix in synchronization with an external clock based on a leading address input from the outside. A semiconductor memory is characterized in that a clock enable signal is disabled in synchronization with an internal clock.
In the semiconductor memory, the clock enable signal is disabled in synchronization with the first internal clock after the output enable signal changes.

上記半導体メモリにおいて、前記メモリ素子をＭ×Ｎ（Ｍ、Ｎは整数）本の読み出し線毎に分割したブロックと、前記ブロック毎に読み出し線に接続されたメモリ素子のメモリデータを読み出すＮ個のセンスアンプと、前記Ｎ個のセンスアンプ各々に対して、Ｍ×Ｎ本の読み出し線における何れのＮ本を接続するかの切り替えを行う切替スイッチと、前記センスアンプにより、前記読み出し線から読み出されたメモリデータをラッチするセンスデータラッチと、複数のページラッチ部に分割され、各ページラッチ部単位でメモリデータの書込処理を行うページラッチと、前記ページラッチが出力するメモリデータを選択するページセレクタと、前記ページセレクタにより選択されたメモリデータを保持して出力する出力ラッチと、前記出力ラッチが出力するメモリデータを保持するバッファ回路と、を備えたことを特徴とする。
上記半導体メモリにおいて、入力されるクロックイネーブル信号がイネーブルであるときに前記メモリセル素子から読み出されるメモリデータを外部に出力するのに要する時間に対応したクロックサイクル数を計数するデータ計数手段と、メモリアクセスに必要なアクセス時間に対応したクロックサイクル数を計数するタイム計数手段と、をさらに有することを特徴とする。 In the semiconductor memory, the memory element is divided into M × N (M and N are integers) read lines, and N pieces of memory data are read from the memory elements connected to the read lines for each block. Read from the read line by the sense amplifier, a changeover switch for switching which N of the M × N read lines are connected to each of the N sense amplifiers, and the sense amplifier. A sense data latch for latching the read memory data, a page latch that is divided into a plurality of page latch units and performs a memory data write process in units of each page latch unit, and memory data output by the page latch is selected A page selector, an output latch that holds and outputs the memory data selected by the page selector, and the output latch And a buffer circuit for holding the memory data output by the H.
In the semiconductor memory, a data counting means for counting the number of clock cycles corresponding to the time required for outputting memory data read from the memory cell element to the outside when the input clock enable signal is enabled, and the memory It further has time counting means for counting the number of clock cycles corresponding to the access time required for access.

本発明によれば、内部クロックに同期してクロックイネーブル信号をディセーブルにする（例えば、「Ｈ」レベルから「Ｌ」レベルに遷移する）ので、サスペンドが発生しても従来のフラッシュメモリのように内部クロックの無効なエッジを有効なエッジとして動作すること（誤動作）を防止することができる。   According to the present invention, the clock enable signal is disabled in synchronization with the internal clock (for example, transition from “H” level to “L” level). Therefore, it is possible to prevent an invalid edge of the internal clock from operating as a valid edge (malfunction).

以下、本発明の実施の形態のフラッシュメモリについて図面を参照しつつ説明する。
図１２は本実施の形態のフラッシュメモリの構成を示す図である。
図１２に示すフラッシュメモリには、入力バッファ１Ａがある。
入力バッファ１Ａは、従来の入力バッファ１と異なり、図１３に一例が示される通り、アウトプットイネーブル信号ＯＥＢの立ち上がった（時刻ｔ１１）後の最初の内部クロックＣＬＫの立ち上がりに同期させて、クロックイネーブル信号ＣＬＫＥＮを立ち下げる（時刻ｔ１１）。そして、入力バッファ１Ａは、アウトプットイネーブル信号ＯＥＢの立ち下がった（時刻ｔ１３）後の最初の内部クロックＣＬＫの立ち上がりに同期してクロックイネーブル信号ＣＬＫＥＮを立ち上げる（時刻ｔ１４）。入力バッファ１Ａは、このようにして生成したクロックイネーブル信号ＣＬＫＥＮを出力する。なお、それ以外の機能は従来の入力バッファ１と実質的に同様であり、上記の従来例の説明が適用できるため、説明を省略する。
フラッシュメモリには、アドレスラッチ２、およびアドレス制御部４があり、上記の従来例の説明が適用できるため、説明を省略する。 Hereinafter, a flash memory according to an embodiment of the present invention will be described with reference to the drawings.
FIG. 12 is a diagram showing a configuration of the flash memory according to the present embodiment.
The flash memory shown in FIG. 12 has an input buffer 1A.
Unlike the conventional input buffer 1, the input buffer 1A is synchronized with the rising edge of the first internal clock CLK after the output enable signal OEB rises (time t 11 ), as shown in FIG. The enable signal CLKEN is lowered (time t 11 ). Then, the input buffer 1A in synchronization with the rising edge of the first internal clock signal CLK after the fall of the output enable signal OEB (time t 13) launch clock enable signal CLKEN (time t 14). The input buffer 1A outputs the clock enable signal CLKEN generated in this way. The other functions are substantially the same as those of the conventional input buffer 1, and the description of the conventional example can be applied.
The flash memory includes an address latch 2 and an address control unit 4, and the description of the conventional example can be applied, and thus description thereof is omitted.

フラッシュメモリには、バースト制御部３Ａがある。バースト制御部３Ａは、アドレスラッチ２から入力されるラッチアドレスＬＡＤを先頭アドレス（スタートアドレス、開始アドレス）とし、先頭アドレス（Ａ０〜Ａ２２）の上位ビット（８ワード単位の読み出しを対象とする場合はＡ３〜Ａ２２）をバーストアドレスＢＡＤとして出力する。続いて、バーストアドレスＢＡＤを、後述する通り、所定の計数タイミングにて内部クロックＣＬＫに同期して「１」インクリメントして新たなバーストアドレスＢＡＤとして出力する。また、バースト制御部３Ａは、このバーストアドレスＢＡＤの変化を検出して後述する検出信号ＤＴを出力する。
また、バースト制御部３Ａは、後述する通り、内部クロックＣＬＫに同期して、ページラッチ信号ＰＬ０〜ＰＬ３、ページコントロール信号ＰＣ、アウトプットコントロール信号ＯＰＣ、およびウェイト信号ＷＡＩＴを生成して出力し、さらに、初期時に設定されたアクセスのモード（ランダム／非同期）に応じて同期／非同期セレクト信号ＳＥＬを生成して出力する。 The flash memory has a burst control unit 3A. The burst control unit 3A uses the latch address LAD input from the address latch 2 as the head address (start address, start address), and the upper bits (8 words unit read) of the head address (A0 to A22) A3-A22) are output as the burst address BAD. Subsequently, as will be described later, the burst address BAD is incremented by “1” in synchronization with the internal clock CLK at a predetermined counting timing and output as a new burst address BAD. The burst control unit 3A detects the change of the burst address BAD and outputs a detection signal DT described later.
Further, as will be described later, the burst control unit 3A generates and outputs the page latch signals PL0 to PL3, the page control signal PC, the output control signal OPC, and the wait signal WAIT in synchronization with the internal clock CLK. The synchronous / asynchronous select signal SEL is generated and output in accordance with the access mode (random / asynchronous) set at the initial stage.

フラッシュメモリには、上述した従来のフラッシュメモリと同様のデコーダ５、メモリセルアレイ６、センスアンプ７、ＡＴＤ回路８があり、上記の従来例の説明が適用できるため、説明を省略する。
メモリセルアレイ６は、従来例において記載した通り、複数のメモリセル（メモリ素子）がマトリクス状に配置されて形成されている。メモリセル（メモリ素子）はＭ×Ｎ（Ｍ、Ｎは整数であり、本実施の形態においては、Ｍは２、Ｎは８である）本の読み出し線毎にブロックに分割されており、このブロックをまたいで一度にメモリアクセスすることができない。
センスアンプ７は、従来例において記載した通り、８個のセンスアンプ７−０〜７−７からなる（図４参照）。そして、図４を参照して説明した通り、スイッチ機構１００により、センスアンプ７−０〜７−７の各々に対しＭ×Ｎ本の読み出し線のいずれかのＮ本の読み出し線に接続するかの切り替えが行われる。 The flash memory includes a decoder 5, a memory cell array 6, a sense amplifier 7, and an ATD circuit 8 similar to the above-described conventional flash memory, and the description of the above-described conventional example can be applied.
As described in the prior art, the memory cell array 6 is formed by arranging a plurality of memory cells (memory elements) in a matrix. The memory cell (memory element) is divided into blocks for each readout line of M × N (M and N are integers, and in this embodiment, M is 2 and N is 8). Memory access cannot be performed across blocks.
As described in the conventional example, the sense amplifier 7 includes eight sense amplifiers 7-0 to 7-7 (see FIG. 4). Then, as described with reference to FIG. 4, the switch mechanism 100 connects each of the sense amplifiers 7-0 to 7-7 to any one of the M × N read lines. Is switched.

フラッシュメモリには、センスデータラッチ９Ａがある。センスデータラッチ９Ａは、内部クロックＣＬＫと非同期のセンスアンプコントロール信号ＳＣの「Ｈ」レベルの期間において、入力されるメモリデータをそのまま通過させて出力し、「Ｌ」レベルに遷移すると、そのセンスアンプコントロール信号ＳＣの「Ｌ」レベルとなった時点において入力されていたメモリデータをラッチ（保持）して、センスラッチデータＳＬＤ（ＳＬＤ０１、ＳＬＤ２３、ＳＬＤ４５、ＳＬＤ６７）として出力する。なお、センスラッチデータＳＬＤ０１〜ＳＬＤ６７は、夫々、２ページ分のワードデータであり、センスラッチデータＳＬＤ０１は、センスアンプ７−０により読み出されたメモリデータからなるワードデータＷＤ０、センスアンプ７−１により読み出されたメモリデータからなるワードデータＷＤ１に対応し、センスラッチデータＳＬＤ２３は、センスアンプ７−２により読み出されたメモリデータからなるワードデータＷＤ２、センスアンプ７−３により読み出されたメモリデータからなるワードデータＷＤ３に対応する。また、センスラッチデータＳＬＤ４５は、センスアンプ７−４により読み出されたメモリデータからなるワードデータＷＤ４、センスアンプ７−５により読み出されたメモリデータからなるワードデータＷＤ５に対応し、センスラッチデータＳＬＤ６７は、センスアンプ７−６により読み出されたメモリデータからなるワードデータＷＤ６、センスアンプ７−７により読み出されたメモリデータからなるワードデータＷＤ７に対応する。   The flash memory has a sense data latch 9A. The sense data latch 9A passes and outputs the input memory data as it is during the “H” level period of the sense amplifier control signal SC that is asynchronous with the internal clock CLK. The memory data input when the control signal SC becomes “L” level is latched (held) and output as sense latch data SLD (SLD01, SLD23, SLD45, SLD67). The sense latch data SLD01 to SLD67 are word data for two pages, respectively. The sense latch data SLD01 is word data WD0 composed of memory data read by the sense amplifier 7-0, and sense amplifier 7-1. The sense latch data SLD23 corresponds to the word data WD2 composed of memory data read by the sense amplifier 7-2, and is read by the sense amplifier 7-3. Corresponds to word data WD3 consisting of memory data. The sense latch data SLD45 corresponds to word data WD4 composed of memory data read by the sense amplifier 7-4 and word data WD5 composed of memory data read by the sense amplifier 7-5. The SLD 67 corresponds to word data WD6 composed of memory data read by the sense amplifier 7-6 and word data WD7 composed of memory data read by the sense amplifier 7-7.

フラッシュメモリには、ページラッチ１０Ａがある。ページラッチ１０Ａは、互いに独立して（個別に）イネーブル状態（書込処理）が可能な４つのページラッチ部１０−０〜１０−３に分割して構成されている。ページラッチ部１０−０〜１０−３は、後述するページラッチ信号ＰＬ０〜ＰＬ３により、個別に、センスラッチデータＳＬＤ０１〜ＳＬＤ６７を保持する。例えば、ページラッチ信号ＰＬ３のみを「Ｈ」レベルにすることによってページラッチ部１０−３のみイネーブル状態になり、ページラッチ部１０−３は保持するデータの書き換えが行われ、ページラッチ部１０−０〜１０−２はそのまま同じデータを保持し続けることになる。   The flash memory has a page latch 10A. The page latch 10A is configured to be divided into four page latch units 10-0 to 10-3 that can be enabled (individually) independently (individually). The page latch units 10-0 to 10-3 individually hold the sense latch data SLD01 to SLD67 according to page latch signals PL0 to PL3 described later. For example, by setting only the page latch signal PL3 to the “H” level, only the page latch unit 10-3 is enabled, the page latch unit 10-3 rewrites the data held therein, and the page latch unit 10-0. 10-2 continue to hold the same data as it is.

フラッシュメモリには、ページセレクタ１１Ａがある。ページセレクタ１１Ａは、ページコントロール信号ＰＣにより、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）から出力されている複数のワードデータ（複数のメモリデータからなる）を順次選択して、ページデータＰＤとして、出力ラッチ１２およびセレクタ１３の夫々へ出力する。
例えば、ページセレクタ１１Ａは、ページコントロール信号ＰＣが「Ｐ０」の場合、センスラッチデータＳＬＤ０１の下位１５ビット（ワードデータＷＤ０に相当）をページデータＰＤとして出力する。また、ページセレクタ１１Ａは、ページコントロール信号ＰＣが「Ｐ６」の場合、センスラッチデータＳＬＤ５６の上位１５ビット（ワードデータＷＤ６に相当）をページデータＰＤとして出力する。
フラッシュメモリには、上述した従来のフラッシュメモリと同様の動作を行うセレクタ１３、データ出力制御部１４、およびレディ出力制御部１５があり、上記の従来例の説明が適用できるため、説明を省略する。 The flash memory has a page selector 11A. The page selector 11A sequentially selects a plurality of word data (consisting of a plurality of memory data) output from the page latch 10A (page latch units 10-0 to 10-3) in accordance with the page control signal PC. The data PD is output to each of the output latch 12 and the selector 13.
For example, when the page control signal PC is “P0”, the page selector 11A outputs the lower 15 bits (corresponding to the word data WD0) of the sense latch data SLD01 as the page data PD. Further, when the page control signal PC is “P6”, the page selector 11A outputs the upper 15 bits (corresponding to the word data WD6) of the sense latch data SLD56 as the page data PD.
The flash memory includes a selector 13, a data output control unit 14, and a ready output control unit 15 that perform the same operation as the above-described conventional flash memory. .

フラッシュメモリには、出力ラッチ１２Ａと出力バッファラッチ１２Ｂとがある。
出力ラッチ１２Ａは内部クロックＣＬＫの立ち上がりに同期して動作する。出力ラッチ１２Ａは、クロックイネーブル信号ＣＬＫＥＮが立ち下がるまでの内部クロックの立ち上がりにおいて、ページセレクタ１１Ａの出力をラッチする。出力ラッチ１２Ａは、クロックイネーブル信号ＣＬＫＥＮが立ち下がって最初に入力される内部クロックの立ち上がりにおいて、出力バッファラッチ１２Ｂの出力をラッチする。そして、出力ラッチ１２Ａは、クロックイネーブル信号ＣＬＫＥＮが立ち上がってから最初に入力される内部クロックの立ち上がりにおいて、出力バッファラッチ１２Ｂの出力をラッチする。それ以降、出力ラッチ１２Ａは、内部クロックの立ち上がりにおいて、ページセレクタ１１Ａの出力をラッチする。
出力バッファラッチ１２Ｂは内部クロックＣＬＫの立ち上がりに同期して動作する。出力バッファラッチ１２Ｂは、クロックイネーブル信号ＣＬＫＥＮが立ち下がるまでの内部クロックの立ち上がりにおいて、出力ラッチ１２Ａの出力をラッチする。出力バッファラッチ１２Ｂは、クロックイネーブル信号ＣＬＫＥＮが立ち下がって最初に入力される内部クロックの立ち上がりにおいて、出力ラッチ１２Ａの出力をラッチする。そして、出力バッファラッチ１２Ｂは、クロックイネーブル信号ＣＬＫＥＮが立ち上がってから入力される２つ目の内部クロックの立ち上がりにおいて、ページセレクタ１１Ａの出力をラッチする。それ以降、出力バッファラッチ１２Ｂは、内部クロックの立ち上がりにおいて、出力ラッチ１２Ａの出力をラッチする。
この出力バッファ１２Ｂを設けることによって、アウトプットイネーブル信号ＯＥＢが「Ｈ」レベルとなった次の内部クロックＣＬＫの立ち上がりでバースト制御部３Ａの各回路部などが動作して、有効データが失われることがなくなる。 The flash memory includes an output latch 12A and an output buffer latch 12B.
The output latch 12A operates in synchronization with the rising edge of the internal clock CLK. The output latch 12A latches the output of the page selector 11A at the rising edge of the internal clock until the clock enable signal CLKEN falls. The output latch 12A latches the output of the output buffer latch 12B at the rising edge of the internal clock first input after the clock enable signal CLKEN falls. The output latch 12A latches the output of the output buffer latch 12B at the rising edge of the internal clock that is input first after the clock enable signal CLKEN rises. Thereafter, the output latch 12A latches the output of the page selector 11A at the rising edge of the internal clock.
The output buffer latch 12B operates in synchronization with the rising edge of the internal clock CLK. The output buffer latch 12B latches the output of the output latch 12A at the rising edge of the internal clock until the clock enable signal CLKEN falls. The output buffer latch 12B latches the output of the output latch 12A at the rising edge of the internal clock first input after the clock enable signal CLKEN falls. The output buffer latch 12B latches the output of the page selector 11A at the rising edge of the second internal clock input after the clock enable signal CLKEN rises. Thereafter, the output buffer latch 12B latches the output of the output latch 12A at the rising edge of the internal clock.
By providing this output buffer 12B, each circuit unit of the burst control unit 3A operates at the next rising edge of the internal clock CLK when the output enable signal OEB becomes "H" level, and valid data is lost. Disappears.

次に、図１２におけるバースト制御部３Ａの詳細について図１４を参照しつつ説明する。図１４はバースト制御部３Ａの構成例を示すブロック図である。
バースト制御部３Ａには、ファーストレイテンシレジスタ３１Ａがあり、ファーストレイテンシレジスタ３１Ａは、外部から入力されるファーストレイテンシのウェイトサイクル数から「１」減算した値（ウェイト計数初期値）を記憶するレジスタである。このファーストレイテンシレジスタ３１Ａへの書き込みはバースト読み出しなどが実際に行われるよりも前のタイミングで、不図示の制御回路により行われる。
バースト制御部３Ａには、有効データレジスタ３２Ａがあり、有効データレジスタ３２Ａは有効データ数から「１」減算した値（データ計数初期値）を記憶する。有効データ数は、最初の１６ワード境界においては最初の１６ワード境界前の出力すべき有効なデータの数、それ以外においては１回のメモリアクセスにおいてメモリセルアレイ６からセンスしたデータのうちバースト出力すべき有効なデータの数である。 Next, details of the burst control unit 3A in FIG. 12 will be described with reference to FIG. FIG. 14 is a block diagram illustrating a configuration example of the burst control unit 3A.
The burst control unit 3A includes a first latency register 31A. The first latency register 31A is a register for storing a value (a weight count initial value) obtained by subtracting “1” from the number of wait cycles of the first latency input from the outside. . Writing to the first latency register 31A is performed by a control circuit (not shown) at a timing before burst reading or the like is actually performed.
The burst control unit 3A has a valid data register 32A, and the valid data register 32A stores a value (data count initial value) obtained by subtracting “1” from the number of valid data. The number of valid data is the number of valid data to be output before the first 16 word boundary at the first 16 word boundary, and the burst data out of the data sensed from the memory cell array 6 at one memory access otherwise. Is the number of valid data to be.

バースト制御部３Ａには、アドレスカウンタ３３Ａがある。アドレスカウンタ３３Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がり、以外の内部クロックＣＬＫの立ち上がりに同期して「１」デクリメントする動作を行う。また、データカウンタ３５Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がりに同期した「１」デクリメントする動作を行わない。なお、以下において、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がり、以外の内部クロックＣＬＫの立ち上がりが入力される期間を動作期間とよぶ。また、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がりが入力される期間を停止期間とよぶ。
アドレスカウンタ３３Ａは、動作期間の場合に、アドレスラッチ信号ＡＬＡＴの立ち下がりに同期して、アドレスラッチ２から入力されるラッチアドレスＬＡＤ（２２ビット）の下位３ビットを除いた、「３〜２２ビット」が示す上位アドレスをスタートのバーストアドレスＢＡＤとして出力する。アドレスカウンタ３３Ａは、後述するファーストレイテンシカウンタ３４Ａの計数値が「１」であって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期してバーストアドレスＢＡＤを「１」インクリメントして次にメモリアクセスするバーストアドレスＢＡＤとして出力する。また、アドレスカウンタ３３Ａは、データカウンタ３５Ａの計数値が「８」で１６Ｗ境界カウンタ３６Ａの計数値が「１」および「０」のいずかであって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、また、データカウンタ３５Ａの計数値が「８」で１６Ｗ境界カウンタ３６Ａの計数値が「２」以上であれば１６Ｗ境界カウンタ３６Ａの計数値のデクリメント処理が行われて「１」となって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、バーストアドレスＢＡＤを「１」インクリメントして次にメモリアクセスするバーストアドレスＢＡＤとして出力する。さらに、アドレスカウンタ３３Ａは、データカウンタ３５Ａの計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」および「０」のいずかであって、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合入力される内部クロックＣＬＫの立ち上がりに同期してバーストアドレスＢＡＤを「１」インクリメントして、「１」インクリメントした値を次にメモリアクセスすべきバーストアドレスＢＡＤとして出力する。 The burst control unit 3A has an address counter 33A. The address counter 33A includes a rising edge of the internal clock CLK input during a period in which the clock enable signal CLKEN is at “L” level, and a rising edge of the internal clock CLK that is input first when the clock enable signal is at “H” level. The operation of decrementing “1” is performed in synchronization with the rising edge of the internal clock CLK. Further, the data counter 35A has a rising edge of the internal clock CLK that is input while the clock enable signal CLKEN is at the “L” level, and a rising edge of the internal clock CLK that is input first when the clock enable signal is at the “H” level. The operation of decrementing “1” in synchronization with is not performed. In the following description, except for the rise of the internal clock CLK that is input while the clock enable signal CLKEN is at the “L” level and the rise of the internal clock CLK that is input first when the clock enable signal is at the “H” level. The period during which the rising edge of the internal clock CLK is input is called an operation period. In addition, a period in which the rising edge of the internal clock CLK input during the period when the clock enable signal CLKEN is “L” level and the rising edge of the internal clock CLK that is input first when the clock enable signal is “H” level are input. Is called the suspension period.
In the operation period, the address counter 33A synchronizes with the falling edge of the address latch signal ALAT and removes the lower 3 bits of the latch address LAD (22 bits) input from the address latch 2 to “3 to 22 bits”. Is output as a start burst address BAD. The address counter 33A increments the burst address BAD by “1” in synchronization with the rising edge of the internal clock CLK input during the operation period when the count value of the first latency counter 34A described later is “1”. Is output as a burst address BAD for memory access. The address counter 33A is an internal input that is input when the count value of the data counter 35A is “8” and the count value of the 16W boundary counter 36A is either “1” or “0” and is in the operation period. In synchronization with the rise of the clock CLK, if the count value of the data counter 35A is “8” and the count value of the 16W boundary counter 36A is “2” or more, the count value of the 16W boundary counter 36A is decremented. The burst address BAD is incremented by “1” in synchronization with the rising edge of the internal clock CLK input during the operation period, and is output as a burst address BAD for next memory access. Further, the address counter 33A has either a count value of the data counter 35A of “0” and a count value of the 16W boundary counter 36 of “1” or “0”, and the clock enable signal CLKEN is at the “H” level. In this case, the burst address BAD is incremented by “1” in synchronization with the rising edge of the input internal clock CLK, and the value incremented by “1” is output as the burst address BAD to be accessed next.

バースト制御部３Ａには、ファーストレイテンシカウンタ３４Ａがある。ファーストレイテンシカウンタ３４Ａは、ファーストレイテンシのクロックサイクル数を計数するために利用されるものであり、バースト読み出しの開始時の最初のメモリアクセスのアクセス時間に対応したクロックサイクル数を計数するためにも利用される。従来例のファーストレイテンシカウンタ３４がクロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間でのみ動作を行うのに対して、本実施の形態のファーストレイテンシカウンタ３４Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであると「Ｌ」レベルとにかかわらず動作を行う。つまり、ファーストレイテンシカウンタ３４Ａはサスペンド期間中であってもメモリアクセスのアクセス時間に対応したクロックサイクル数を計数していることになる。ファーストレイテンシカウンタ３４Ａにはファーストレイテンシレジスタ３１Ａに記憶されているウェイト計数初期値が計数の初期値として書き込まれる。ファーストレイテンシカウンタ３４Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントする。   The burst controller 3A includes a first latency counter 34A. The first latency counter 34A is used to count the number of clock cycles of the first latency, and is also used to count the number of clock cycles corresponding to the access time of the first memory access at the start of burst reading. Is done. The first latency counter 34 of the conventional example operates only during a period in which the clock enable signal CLKEN is at “H” level, whereas in the first latency counter 34A of the present embodiment, the clock enable signal CLKEN is at “H” level. If there is, the operation is performed regardless of the “L” level. That is, the first latency counter 34A counts the number of clock cycles corresponding to the access time of the memory access even during the suspend period. In the first latency counter 34A, the wait count initial value stored in the first latency register 31A is written as the initial count value. The first latency counter 34A decrements the count value by “1” in synchronization with the rising edge of the internal clock CLK.

バースト制御部３Ａには、データカウンタ３５Ａがある。データカウンタ３５Ａは最初の１６ワード境界前においては最初の１６ワード境界までの有効データのうちのまだバースト出力されていない有効データの数を計数するものである。また、データカウンタ３５Ａは最初の１６ワード境界前以外においては１回のメモリアクセスで読み出される有効データのうちのまだバースト出力されていない有効データの数を計数するものである。データカウンタ３５Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がり、以外の内部クロックＣＬＫの立ち上がりに同期して「１」デクリメントする動作を行う。また、データカウンタ３５Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がりに同期した「１」デクリメントする動作を行わない。データカウンタ３５Ａには有効データレジスタ３２Ａに記憶されているデータ計数初期値が計数の初期値として書き込まれる。このデータカウンタ３５Ａは、従来例において説明したデータカウンタ３５が「３」ビットで構成されているのに対して「４」ビットにより構成されており、最大「１５」計数できるようになっている。   The burst control unit 3A includes a data counter 35A. The data counter 35A counts the number of valid data that has not yet been burst output among the valid data up to the first 16 word boundary before the first 16 word boundary. The data counter 35A counts the number of valid data that has not yet been output in bursts out of valid data read in one memory access except before the first 16 word boundary. The data counter 35A includes a rising edge of the internal clock CLK that is input while the clock enable signal CLKEN is at the “L” level, and a rising edge of the internal clock CLK that is first input when the clock enable signal is at the “H” level. The operation of decrementing “1” is performed in synchronization with the rising edge of the internal clock CLK. Further, the data counter 35A has a rising edge of the internal clock CLK that is input while the clock enable signal CLKEN is at the “L” level, and a rising edge of the internal clock CLK that is input first when the clock enable signal is at the “H” level. The operation of decrementing “1” in synchronization with is not performed. The data counter initial value stored in the valid data register 32A is written in the data counter 35A as the initial value of the count. The data counter 35A is composed of “4” bits, whereas the data counter 35 described in the conventional example is composed of “3” bits, and can count up to “15”.

バースト制御部３Ａには、１６Ｗ境界カウンタ３６Ａがある。１６Ｗ境界カウンタ３６Ａは１６ワード境界の境界前ウェイトを計数するために利用されるものであり、メモリアクセスのアクセス時間に対応したクロックサイクル数を計数するためにも利用される。従来例の１６Ｗ境界カウンタ３６がクロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間でのみ動作を行うのに対して、本実施の形態の１６Ｗ境界カウンタ３６Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであると「Ｌ」レベルとにかかわらず動作を行う。つまり、１６Ｗ境界カウンタ３６Ａはサスペンド期間中であってもメモリアクセスのアクセス時間に対応したクロックサイクル数を計数していることになる。１６Ｗ境界カウンタ３６Ａにはファーストレイテンシレジスタ３１Ａに記憶されているウェイト計数初期値が計数の初期値として書き込まれる。１６Ｗ境界カウンタ３６Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントする。   The burst control unit 3A includes a 16W boundary counter 36A. The 16W boundary counter 36A is used for counting the pre-boundary wait at the 16 word boundary, and is also used for counting the number of clock cycles corresponding to the access time of the memory access. The conventional 16W boundary counter 36 operates only during the period when the clock enable signal CLKEN is at “H” level, whereas the 16W boundary counter 36A of the present embodiment has the clock enable signal CLKEN at “H” level. If there is, the operation is performed regardless of the “L” level. That is, the 16W boundary counter 36A counts the number of clock cycles corresponding to the access time of the memory access even during the suspend period. The wait count initial value stored in the first latency register 31A is written in the 16W boundary counter 36A as the initial count value. The 16W boundary counter 36A decrements the count value by “1” in synchronization with the rising edge of the internal clock CLK.

バースト制御部３Ａには、レイテンシカウンタ書込部３７Ａがある。レイテンシカウンタ書込部３７Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの期間で動作を行い、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間で動作を停止する。レイテンシカウンタ書込部３７Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの時に、アドレスラッチ信号ＡＬＡＴの立ち下がりに同期して、ファーストレイテンシレジスタ３１Ａに記憶されているウェイト計数初期値を読み込み、読み込んだウェイト計数初期値をファーストレイテンシカウンタ３４Ａに対して計数の初期値として書き込む。   The burst control unit 3A includes a latency counter writing unit 37A. The latency counter writing unit 37A operates during a period when the clock enable signal CLKEN is at “H” level, and stops operating when the clock enable signal CLKEN is at “L” level. The latency counter writing unit 37A reads and reads the wait count initial value stored in the first latency register 31A in synchronization with the fall of the address latch signal ALAT when the clock enable signal CLKEN is at “H” level. The wait count initial value is written to the first latency counter 34A as the count initial value.

バースト制御部３Ａには、有効データレジスタ書込部３８Ａがある。有効データレジスタ書込部３８Ａは、バースト読み出し開始時に、或いは、後述するデータカウンタ書込部３９Ａが有効データレジスタ３２Ａからデータ計数初期値を読み込んだ時に、データ計数初期値の算出を開始し、算出が完了した時点で算出したデータ計数初期値を有効データレジスタ３２Ａに書き込む。有効データレジスタ書込部３８Ａは、バースト読み出しの開始時の最初のメモリアクセスにおいては最初の１６ワード境界までの有効データの数（図１９の「境界前」に示される値）から「１」減算した値（データ計数初期値）を算出し、算出結果を有効データレジスタ３２Ａに書き込む。有効データレジスタ書込部３８Ａは、最初の１６ワード境界を越えた後のメモリアクセスにおいては１回のメモリアクセスでメモリセルアレイ６から読み出される有効データの数（固定値「８」）から「１」減算した値（データ計数初期値）を算出し、算出結果を有効データレジスタ３２Ａに書き込む。
つまり、有効データレジスタ書込部３８Ａは、開始アドレスの下位４ビットを夫々反転して、その結果をデータ計数値とする。例えば、開始アドレスの下位４ビットが「６」（０（最上位ビット）、１（３ビット目）、１（２ビット目）、０（最下位ビット））のとき、これを反転して「１００１」（９）を求め、求めた「９」をデータ計数初期値として有効データレジスタ３２Ａに書き込む。
それ以降、有効データレジスタ書込部３８Ａは、固定値「７」をデータ計数初期値とし、有効データレジスタ３２Ａに書き込む。 The burst control unit 3A includes a valid data register writing unit 38A. The valid data register writing unit 38A starts calculating the data count initial value at the start of burst reading or when the data counter writing unit 39A described later reads the data count initial value from the valid data register 32A. The initial value of the data count calculated at the time when is completed is written to the valid data register 32A. The valid data register writing unit 38A subtracts “1” from the number of valid data up to the first 16-word boundary (value indicated by “before boundary” in FIG. 19) in the first memory access at the start of burst reading. The calculated value (data count initial value) is calculated, and the calculation result is written in the valid data register 32A. The valid data register writing unit 38A determines “1” from the number of valid data (fixed value “8”) read from the memory cell array 6 in one memory access in the memory access after exceeding the first 16-word boundary. The subtracted value (data count initial value) is calculated, and the calculation result is written in the valid data register 32A.
That is, the valid data register writing unit 38A inverts the lower 4 bits of the start address, and sets the result as the data count value. For example, when the lower 4 bits of the start address are “6” (0 (most significant bit), 1 (third bit), 1 (second bit), 0 (lowest bit)), 1001 "(9) is obtained, and the obtained" 9 "is written in the valid data register 32A as the data count initial value.
Thereafter, the valid data register writing unit 38A sets the fixed value “7” as the data count initial value and writes it in the valid data register 32A.

バースト制御部３Ａには、データカウンタ書込部３９Ａがある。データカウンタ書込部３９Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がり、以外の内部クロックＣＬＫの立ち上がりに同期して「１」デクリメントする動作を行う。また、データカウンタ書込３９Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がりに同期した「１」デクリメントする動作を行わない。
データカウンタ書込部３９Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」であって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２Ａに記憶されているデータ計数初期値を読み込み、読み込んだデータ計数初期値をデータカウンタ３５Ａに対して計数の初期値として書き込む。
データカウンタ書込部３９Ａは、データカウンタ３５Ａの計数値が「０」で１６Ｗ境界カウンタ３６Ａの計数値が「１」および「０」の何れかであって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２Ａに記憶されているデータ計数初期値を読み込み、読み込んだデータ計数初期値をデータカウンタ３５Ａに対して計数の初期値として書き込む。 The burst control unit 3A includes a data counter writing unit 39A. The data counter writing unit 39A receives the rising edge of the internal clock CLK input during the period when the clock enable signal CLKEN is at “L” level, and the internal clock CLK that is input first when the clock enable signal is at “H” level. The operation of decrementing “1” is performed in synchronization with the rise of the internal clock CLK other than the rise. The data counter write 39A also includes the rising edge of the internal clock CLK input during the period when the clock enable signal CLKEN is at the “L” level, and the internal clock CLK input first when the clock enable signal is at the “H” level. The operation of decrementing “1” in synchronization with the rising edge is not performed.
The data counter writing unit 39A has a count value of the first latency counter 34A of “1” and is stored in the valid data register 32A in synchronization with the rising edge of the internal clock CLK input in the operation period. The data count initial value is read, and the read data count initial value is written to the data counter 35A as the count initial value.
The data counter writing unit 39A is an internal input that is input when the count value of the data counter 35A is “0” and the count value of the 16W boundary counter 36A is either “1” or “0” and is in the operation period. In synchronization with the rising edge of the clock CLK, the data count initial value stored in the valid data register 32A is read, and the read data count initial value is written to the data counter 35A as the count initial value.

バースト制御部３Ａには、境界カウンタ書込部４０Ａがある。境界カウンタ書込部４０Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がり、以外の内部クロックＣＬＫの立ち上がりに同期して「１」デクリメントする動作を行う。また、境界カウンタ書込部４０Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がりに同期した「１」デクリメントする動作を行わない。
境界カウンタ書込部４０Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」であって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３６Ａに記憶されているウェイト計数初期値を読み込み、読み込んだウェイト計数初期値を１６Ｗ境界カウンタ３６Ａに対して計数の初期値として書き込む。
境界カウンタ書込部４０Ａは、データカウンタ３５Ａの計数値が「８」で１６Ｗ境界カウンタ３６Ａの計数値が「１」および「０」のいずかであって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、また、データカウンタの計数値が「８」であるときに１６Ｗ境界カウンタ３６の計数値が「２」以上であれば１６Ｗ境界カウンタ３６Ａの計数値のデクリメント処理が行われて計数値が「１」となって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３１Ａに記憶されているウェイト計数初期値を読み込み、読み込んだウェイト計数初期値を１６Ｗ境界カウンタ３６Ａに対して計数の初期値として書き込む。 The burst control unit 3A includes a boundary counter writing unit 40A. The boundary counter writing unit 40A receives the rising edge of the internal clock CLK that is input while the clock enable signal CLKEN is at the “L” level and the internal clock CLK that is input first when the clock enable signal is at the “H” level. The operation of decrementing “1” is performed in synchronization with the rise of the internal clock CLK other than the rise. Further, the boundary counter writing unit 40A receives the rising edge of the internal clock CLK input during the period when the clock enable signal CLKEN is at “L” level, and the internal clock that is input first when the clock enable signal becomes “H” level. The operation of decrementing “1” in synchronization with the rising edge of CLK is not performed.
The boundary counter writing unit 40A has a count value of the first latency counter 34A of “1” and is stored in the first latency register 36A in synchronization with the rising edge of the internal clock CLK input in the operation period. The weight count initial value is read, and the read weight count initial value is written to the 16W boundary counter 36A as the count initial value.
The boundary counter writing unit 40A is input when the count value of the data counter 35A is "8" and the count value of the 16W boundary counter 36A is either "1" or "0" and is in the operation period. In synchronization with the rise of the internal clock CLK, and when the count value of the data counter is “8” and the count value of the 16W boundary counter 36 is “2” or more, the count value of the 16W boundary counter 36A is decremented. And the count value becomes “1”, and the wait count initial value stored in the first latency register 31A is read and read in synchronization with the rising edge of the internal clock CLK input during the operation period. The wait count initial value is written to the 16W boundary counter 36A as the count initial value.

バースト制御部３Ａには、アドレス変化検出部４１Ａがある。アドレス変化検出部４１Ａは、バーストアドレスＢＡＤの変化を検出して、ワンショットのパルスを生成して、検出信号ＤＴとして出力する。検出信号ＤＴは、ＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、センスアンプコントロール信号ＳＣとしてセンスデータラッチ９Ａに供給される。   The burst control unit 3A includes an address change detection unit 41A. The address change detection unit 41A detects a change in the burst address BAD, generates a one-shot pulse, and outputs it as a detection signal DT. The detection signal DT is delayed by a predetermined time (memory access time) by the ATD circuit 8 and supplied to the sense data latch 9A as the sense amplifier control signal SC.

バースト制御部３Ａには、ページラッチ信号生成部４２Ａがある。ページラッチ信号生成部４２Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がり、以外の内部クロックＣＬＫの立ち上がりに同期して動作を行う。また、ページラッチ信号生成部４２Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がりに同期した「１」デクリメントする動作を行わない。 ページラッチ信号生成部４２Ａは、バーストアドレスの開始時に、最初のメモリアクセスによりメモリセルアレイ６から読み出されてセンスデータラッチ９Ａから出力されているワードデータをページラッチ部１０−０〜１０−３から出力するために、ページラッチ信号ＰＬ０〜ＰＬ３の全てを「Ｈ」レベルにしてページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）をスルー状態にし、メモリアクセスが完了してメモリセルアレイ６から読み出されたワードデータがセンスデータラッチ９Ａから出力されるようになった後であって、次のメモリアクセスでメモリセルアレイ６から読み出されたワードデータがセンスデータラッチ９から出力されるようになる前に、ページラッチ信号ＰＬ０〜ＰＬ３の全てを「Ｌ」レベルにしてセンスデータラッチ９が出力しているワードデータをラッチ（保持）する。
本実施の形態においては、ページラッチ信号生成部４２Ａは、動作期間の場合に、アドレスラッチ信号ＡＬＡＴの立ち下がりに同期して、ページラッチ信号ＰＬ０〜ＰＬ３を全て「Ｈ」レベルに立ち上げる。このページラッチ信号ＰＬ０〜ＰＬ３の立ち上げに対して、ページラッチ信号生成部４２Ａは、ファーストレイテンシカウンタ３４の計数値のデクリメント処理が行われて「１」となって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬ０〜ＰＬ３を全て「Ｌ」レベルに立ち下げる（「Ｈ」レベルから「Ｌ」レベルにする）。 The burst control unit 3A includes a page latch signal generation unit 42A. The page latch signal generation unit 42A generates the rising edge of the internal clock CLK that is input while the clock enable signal CLKEN is at the “L” level, and the internal clock CLK that is input first when the clock enable signal is at the “H” level. The operation is performed in synchronization with the rise of the internal clock CLK other than the rise. Further, the page latch signal generation unit 42A receives the rising edge of the internal clock CLK input during the period when the clock enable signal CLKEN is at “L” level, and the internal clock that is input first when the clock enable signal becomes “H” level. The operation of decrementing “1” in synchronization with the rising edge of CLK is not performed. The page latch signal generation unit 42A reads the word data read from the memory cell array 6 by the first memory access and output from the sense data latch 9A from the page latch units 10-0 to 10-3 at the start of the burst address. In order to output, all of the page latch signals PL0 to PL3 are set to the “H” level to set the page latch 10A (page latch units 10-0 to 10-3) to the through state, and the memory access is completed. After the read word data is output from the sense data latch 9A, the word data read from the memory cell array 6 in the next memory access is output from the sense data latch 9. Before starting, all the page latch signals PL0 to PL3 are set to “L” level and sensed. The word data Taratchi 9 is outputting latched (held).
In the present embodiment, page latch signal generation unit 42A raises all page latch signals PL0-PL3 to "H" level in synchronization with the fall of address latch signal ALAT during the operation period. In response to the rise of the page latch signals PL0 to PL3, the page latch signal generation unit 42A performs a decrement process of the count value of the first latency counter 34 to become “1”, and is input in the case of the operation period. In synchronization with the rising of the internal clock CLK, all the page latch signals PL0 to PL3 are lowered to the “L” level (from the “H” level to the “L” level).

上述したように、ページラッチ１０Ａは互いに独立してイネーブル状態になる、２ワード単位でラッチを行う４つのページラッチ部１０−０〜１０−３から構成されているため、ページラッチ１０Ａは８ワードデータをラッチすることができる。スタートアドレスの下位４ビットが「０」と「１」、「２」と「３」、「４」と「５」、「６」と「７」の夫々は、最初の１６ワード境界前の２回目のメモリアクセスの有効データの数が「８」、「６」、「４」、「２」である。このため、スタートアドレスの下位４ビットが「２」〜「８」の場合、最初の１６ワード境界前の１回目のメモリアクセスでメモリセルアレイ６から読み出されページラッチ１０Ａに保持されている有効データのバースト出力中であっても、下位４ビットが「２」、「３」の場合にはページラッチ部１０−１〜１０−３に保持されている有効データがバースト出力されて保持しておく必要がなくなった場合に、ページラッチ部１０−１〜１０−３をスルー状態にして、最初の１６ワード境界前の２回目のメモリアクセスで読み出されてセンスデータラッチ９Ａから出力されている有効データ（ＳＬＤ２３〜ＳＬＤ６７）に書き換えても有効データが損なわれることがない。また、下位４ビットが「４」、「５」の場合にはページラッチ部１０−２〜１０−３に保持されている有効データがバースト出力されて保持しておく必要がなくなった場合に、ページラッチ部１０−２〜１０−３をスルー状態にして、最初の１６ワード境界前の２回目のメモリアクセスで読み出されてセンスデータラッチ９Ａから出力されている有効データ（ＳＬＤ４５〜ＳＬＤ６７）に書き換えても有効データが損なわれることがない。さらに、下位４ビットが「６」、「７」の場合にはページラッチ部１０−３に保持されている有効データがバースト出力されて保持しておく必要がなくなった場合に、ページラッチ部１０−３をスルー状態にして、最初の１６ワード境界前の２回目のメモリアクセスで読み出されてセンスデータラッチ９Ａから出力されている有効データ（ＳＬＤ６７）に書き換えても有効データが損なわれることがない。ただし、下位４ビットが「０」、「１」の場合にも、ページラッチ部１０−０〜１０−３に保持されている有効データがバースト出力されて保持しておく必要がなくなった場合に、ページラッチ部１０−０〜１０−３をスルー状態にして、最初の１６ワード境界前の２回目のメモリアクセスで読み出されてセンスデータラッチ９Ａから出力されている有効データ（ＳＬＤ０１〜ＳＬＤ６７）に書き換えても有効データが損なわれることがない。
したがって、ページラッチ信号生成部４２Ａは、最初の１６ワード境界前の１回目のメモリアクセスでメモリセルアレイ６から読み出された有効データのバースト出力中に（下位４ビットが「０」、「１」の場合にはバースト出力が終了した後に）、最初の１６ワード境界前の２回目のメモリアクセスによりメモリセルアレイ６から読み出されてセンスデータラッチ９Ａから出力されているワードデータをページラッチ部１０−０〜１０−３に書き込むために、センスデータラッチ９Ａから出力されている有効データが書き込まれることになるページラッチ部（該当ページラッチ部）で保持されている有効データの全てがページセレクタ１１に選択された後に該当ページラッチ部に入力されるページラッチ信号を「Ｈ」レベルにして該当ページラッチ部をスルー状態にする。その後に、該当ページラッチ部で保持されている有効データの全てがページセレクタ１１により選択された後でかつ最初の１６ワード境界前の２回目のメモリアクセスが完了してメモリセルアレイ６から読み出されたワードデータがセンスデータラッチ９Ａから出力されるようになった後であって、最初の１６ワード境界前の２回目のメモリアクセスの次のメモリアクセスでメモリセルアレイ６から読み出されたワードデータがセンスデータラッチ９から出力されるようになる前に「Ｈ」レベルにしたページラッチ信号を「Ｌ」レベルにしてセンスデータラッチ９Ａが出力しているワードデータをラッチ（保持）する。
本実施の形態においては、ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「８」であるときに１６Ｗ境界カウンタ３６Ａの計数値が「２」以上であれば、ページラッチ立ち上げ信号を「１」にし、１６Ｗ境界カウンタ３６の計数値のデクリメント処理が行われて「２」となって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ワードデータの書き換えを行うページラッチ部に入力するページラッチ信号を立ち上げる。このページラッチ信号の立ち上げに対して、ページラッチ信号生成部４２Ａは、１６Ｗ境界カウンタ３６の計数値のデクリメント処理が行われて「１」となって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して立ち上げたページラッチ信号を立ち下げる。
また、ページラッチ信号生成部４２Ａは、１６Ｗ境界カウンタ３６Ａの計数値が「０」および「１」の何れかでデータカウンタ３５Ａの計数値が「９」であって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ワードデータの書き込みを行うページラッチ部に入力するページラッチ信号を立ち上げる。このページラッチ信号の立ち上げに対して、ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値のデクリメント処理が行われて「８」となって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる。 As described above, the page latch 10A includes the four page latch units 10-0 to 10-3 that perform the latching in units of two words that are enabled independently of each other. Data can be latched. The lower 4 bits of the start address are “0” and “1”, “2” and “3”, “4” and “5”, “6” and “7”, respectively, 2 before the first 16-word boundary. The number of valid data for the second memory access is “8”, “6”, “4”, “2”. Therefore, when the lower 4 bits of the start address are “2” to “8”, the valid data read from the memory cell array 6 and held in the page latch 10A by the first memory access before the first 16-word boundary. Even during the burst output, if the lower 4 bits are “2” and “3”, the valid data held in the page latch units 10-1 to 10-3 is burst output and held. When it is no longer necessary, the page latch units 10-1 to 10-3 are set to the through state, and are read by the second memory access before the first 16-word boundary and output from the sense data latch 9A. Even if the data (SLD23 to SLD67) is rewritten, the effective data is not lost. In addition, when the lower 4 bits are “4” and “5”, the valid data held in the page latch units 10-2 to 10-3 need not be burst output and held. The page latch units 10-2 to 10-3 are set to the through state, and the valid data (SLD45 to SLD67) read out by the second memory access before the first 16-word boundary and output from the sense data latch 9A. Even if it is rewritten, the valid data is not lost. Further, when the lower 4 bits are “6” and “7”, the page latch unit 10 is used when the valid data held in the page latch unit 10-3 is not required to be burst output and held. -3 is in a through state, and the valid data is lost even if it is rewritten to the valid data (SLD 67) read from the second memory access before the first 16-word boundary and output from the sense data latch 9A. Absent. However, when the lower 4 bits are “0” and “1”, the valid data held in the page latch units 10-0 to 10-3 is no longer necessary to be output in burst and held. The valid data (SLD01 to SLD67) read out from the sense data latch 9A after the page latch units 10-0 to 10-3 are set to the through state and read by the second memory access before the first 16-word boundary. Even if it is rewritten, the effective data is not lost.
Therefore, the page latch signal generation unit 42A is in the middle of burst output of valid data read from the memory cell array 6 by the first memory access before the first 16-word boundary (the lower 4 bits are “0”, “1”). In this case, after the burst output is completed), the word data read from the memory cell array 6 and output from the sense data latch 9A by the second memory access before the first 16-word boundary is output to the page latch unit 10- In order to write to 0 to 10-3, all of the valid data held in the page latch section (corresponding page latch section) to which the valid data output from the sense data latch 9A is written is stored in the page selector 11. After the selection, the page latch signal input to the corresponding page latch section is set to the “H” level to set the corresponding page. The latch portion in the through state. Thereafter, after all the valid data held in the corresponding page latch unit is selected by the page selector 11 and before the first 16 word boundary, the second memory access is completed and read out from the memory cell array 6. After the word data is output from the sense data latch 9A, the word data read from the memory cell array 6 in the memory access next to the second memory access before the first 16-word boundary is The page latch signal set to “H” level before being output from the sense data latch 9 is set to “L” level to latch (hold) the word data output from the sense data latch 9A.
In the present embodiment, the page latch signal generation unit 42A generates a page latch rise signal if the count value of the 16W boundary counter 36A is “2” or more when the count value of the data counter 35A is “8”. Is set to “1”, the count value of the 16W boundary counter 36 is decremented to “2”, and word data is rewritten in synchronization with the rising edge of the internal clock CLK input during the operation period. A page latch signal to be input to the page latch section to be executed is raised. In response to the rise of the page latch signal, the page latch signal generation unit 42A performs a decrement process of the count value of the 16W boundary counter 36 to become “1”, and the internal clock input in the case of the operation period The page latch signal that was started up in synchronization with the rising edge of CLK falls.
The page latch signal generation unit 42A is input when the count value of the 16W boundary counter 36A is either “0” or “1” and the count value of the data counter 35A is “9” and is in the operation period. In synchronization with the rising edge of the internal clock CLK, the page latch signal input to the page latch unit for writing word data is raised. In response to the rise of the page latch signal, the page latch signal generation unit 42A performs a decrement process of the count value of the data counter 35A to become “8”, and the internal clock CLK input in the operation period The page latch signals PL0 to PL3 are lowered in synchronism with the rising edge.

また、最初の１６ワード境界を越えた後のメモリアクセスでは、１回のメモリアクセスでメモリセルアレイ６から読み出される有効データの数が固定値の「８」であり、ページラッチ１０Ａで保持することができる最大数であるので、ページラッチ１０Ａのページラッチ部１０−０〜１０−３の一部のみの書き換えを行わずに、ページラッチ部１０−０〜１０−３の書き換えを同じタイミングで行う。
ページラッチ信号生成部４２Ａは、現在ページラッチ１０Ａから出力されている有効データの全てがページセレクタ１１により選択されて、現在ページラッチ１０Ａから出力されている有効データをメモリセルアレイ６から読み出したメモリアクセス（第１対象メモリアクセスという）の次のメモリアクセス（第２対象メモリアクセスという）によりメモリセルアレイ６から読み出されてセンスデータラッチ９Ａから出力されているワードデータをページラッチ部１０−０〜１０−３に書き込むために、現在ページラッチ１０Ａで保持されている有効データの全てがページセレクタ１１に選択された後にページラッチ信号ＰＬ０〜ＰＬ３の全てを「Ｈ」レベルにしてページラッチ部１０−０〜１０−３の全てをスルー状態にする。その後に、現在ページラッチ１０Ａで保持されている有効データの全てがページセレクタ１１に選択された後でかつ第２対象メモリアクセスが完了してメモリセルアレイ６から読み出されたワードデータがセンスデータラッチ９Ａから出力されるようになった後であって、第２対象メモリアクセスの次のメモリアクセスでメモリセルアレイ６から読み出されたワードデータがセンスデータラッチ９から出力されるようになる前に「Ｈ」レベルにしたページラッチ信号ＰＬ０〜ＰＬ３の全てを「Ｌ」レベルにしてセンスデータラッチ９Ａが出力しているワードデータをラッチ（保持）する。
本実施の形態においては、ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「０」または「１」の何れかで１６Ｗ境界カウンタ３６Ａの計数値が「２」であって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬ０〜ＰＬ３の全てを立ち上げる。このページラッチ信号ＰＬ０〜ＰＬ３の立ち上げに対して、ページラッチ信号生成部４２Ａは、１６Ｗ境界カウンタ３６の計数値のデクリメント処理が行われて「１」となって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬ０〜ＰＬ３の全てを立ち下げる。
または、ページラッチ信号生成部４２Ａは、１６Ｗ境界カウンタ３６Ａの計数値が「０」および「１」の何れかでデータカウンタ３５Ａの計数値が「１」であって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬ０〜ＰＬ３の全てを立ち上げる。このページラッチ信号ＰＬ０〜ＰＬ３の立ち上げに対して、ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値のデクリメント処理が行われて「０」となって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬ０〜ＰＬ３の全てを立ち下げる。 Further, in the memory access after exceeding the first 16-word boundary, the number of valid data read from the memory cell array 6 in one memory access is “8” which is a fixed value and can be held by the page latch 10A. Since the maximum number is possible, the page latch units 10-0 to 10-3 are rewritten at the same timing without rewriting only a part of the page latch units 10-0 to 10-3 of the page latch 10A.
The page latch signal generation unit 42A selects all the valid data currently output from the page latch 10A by the page selector 11, and reads the valid data currently output from the page latch 10A from the memory cell array 6. The word data read from the memory cell array 6 by the next memory access (referred to as the first target memory access) (referred to as the first target memory access) and output from the sense data latch 9A is stored in the page latch units 10-0 to 10-10. In order to write to -3, all the valid data currently held in the page latch 10A are selected by the page selector 11, and then all the page latch signals PL0 to PL3 are set to the "H" level, and the page latch section 10-0. All of 10 to 3 are set to the through state. After that, after all the valid data currently held in the page latch 10A is selected by the page selector 11 and the second target memory access is completed, the word data read from the memory cell array 6 is the sense data latch. 9A, after the word data read from the memory cell array 6 in the memory access next to the second target memory access is output from the sense data latch 9 All the page latch signals PL0 to PL3 set to "H" level are set to "L" level to latch (hold) the word data output by the sense data latch 9A.
In the present embodiment, the page latch signal generation unit 42A is configured such that the count value of the data counter 35A is “0” or “1”, the count value of the 16W boundary counter 36A is “2”, and the operation period In this case, all the page latch signals PL0 to PL3 are raised in synchronism with the rise of the internal clock CLK inputted. In response to the rise of the page latch signals PL0 to PL3, the page latch signal generation unit 42A performs a decrement process of the count value of the 16W boundary counter 36 to become “1”, and is input during the operation period. All the page latch signals PL0 to PL3 fall in synchronization with the rise of the internal clock CLK.
Alternatively, the page latch signal generation unit 42A is input when the count value of the 16W boundary counter 36A is either “0” or “1” and the count value of the data counter 35A is “1” and is in the operation period. All the page latch signals PL0 to PL3 are raised in synchronization with the rising edge of the internal clock CLK. In response to the rise of the page latch signals PL0 to PL3, the page latch signal generation unit 42A performs a decrement process of the count value of the data counter 35A to become “0” and is input in the case of the operation period. All the page latch signals PL0 to PL3 fall in synchronization with the rise of the internal clock CLK.

ここで、ページラッチ信号生成部４２Ａがデータカウンタ３５Ａの計数値「８」に関係して立ち上げ、立ち下げるページラッチ信号ＰＬ０〜ＰＬ３について示す。
開始アドレスの下位４ビットが「００００」、「０００１」である場合、ページラッチ信号生成部４２Ａは、全てのページラッチ信号ＰＬ０〜ＰＬ３の立ち上げ、立ち下げを行う。
開始アドレスの下位４ビットが「００１０」、「００１１」である場合、ページラッチ信号生成部４２Ａは、ページラッチ信号ＰＬ１〜ＰＬ３の立ち上げ、立ち下げを行うが、ページラッチ信号ＰＬ０の立ち上げ、立ち下げを行わない。
開始アドレスの下位４ビットが「０１００」、「０１０１」である場合、ページラッチ信号生成部４２Ａは、ページラッチ信号ＰＬ２〜ＰＬ３の立ち上げ、立ち下げを行うが、ページラッチ信号ＰＬ０〜ＰＬ１の立ち上げ、立ち下げを行わない。
開始アドレスの下位４ビットが「０１１０」、「０１１１」である場合、ページラッチ信号生成部４２Ａは、ページラッチ信号ＰＬ３の立ち上げ、立ち下げを行うが、ページラッチ信号ＰＬ０〜ＰＬ２の立ち上げ、立ち下げを行わない。 Here, the page latch signals PL0 to PL3 that rise and fall in relation to the count value “8” of the data counter 35A will be described.
When the lower 4 bits of the start address are “0000” and “0001”, the page latch signal generation unit 42A raises and lowers all the page latch signals PL0 to PL3.
When the lower 4 bits of the start address are “0010” and “0011”, the page latch signal generation unit 42A raises and lowers the page latch signals PL1 to PL3, but raises the page latch signal PL0. Do not bring down.
When the lower 4 bits of the start address are “0100” and “0101”, the page latch signal generation unit 42A raises and lowers the page latch signals PL2 to PL3, but the page latch signals PL0 to PL1 rise. Do not raise or lower.
When the lower 4 bits of the start address are “0110” and “0111”, the page latch signal generation unit 42A raises and lowers the page latch signal PL3, but raises the page latch signals PL0 to PL2. Do not bring down.

バースト制御部３Ａには、ページコントロール信号生成部４３Ａがある。ページコントロール信号生成部４３Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がり、以外の内部クロックＣＬＫの立ち上がりに同期して「１」デクリメントする動作を行う。また、ページコントロール信号生成部４３Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がりに同期した「１」デクリメントする動作を行わない。
ページコントロール信号生成部４３Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの時に、アドレスラッチ信号ＡＬＡＴの立ち下がりに同期して、開始アドレスの下位３ビットをページコントロール信号ＰＣの初期値として読み込む。そして、ページコントロール信号生成部４３Ａは、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期してページコントロール信号ＰＣを「１」インクリメントし、インクリメント後の値を新たなページコントロール信号ＰＣとして出力する。
ページコントロール信号生成部４３Ａは、初期値を読み込んだ後に動作を停止し（動作期間にかかわらず）、ファーストレイテンシカウンタ３４Ａの計数値が「１」になると動作を開始する。また、ページコントロール信号生成部４３Ａは、データカウンタ３５の計数値が「１」のときに１６Ｗ境界カウンタ３６Ａの計数値が「３」以上であれば動作を停止し（動作期間にかかわらず）、その後に１６Ｗ境界カウンタ３６Ａの計数値が「２」になると動作を開始する。 The burst control unit 3A includes a page control signal generation unit 43A. The page control signal generation unit 43A generates the rising edge of the internal clock CLK that is input while the clock enable signal CLKEN is at the “L” level and the internal clock CLK that is input first when the clock enable signal is at the “H” level. The operation of decrementing “1” is performed in synchronization with the rise of the internal clock CLK other than the rise. Further, the page control signal generation unit 43A receives the rising edge of the internal clock CLK input during the period when the clock enable signal CLKEN is at “L” level and the internal clock input first when the clock enable signal is at “H” level. The operation of decrementing “1” in synchronization with the rising edge of CLK is not performed.
When the clock enable signal CLKEN is at “H” level, the page control signal generation unit 43A reads the lower 3 bits of the start address as the initial value of the page control signal PC in synchronization with the falling edge of the address latch signal ALAT. Then, the page control signal generation unit 43A increments the page control signal PC by “1” in synchronization with the rising edge of the internal clock CLK input in the operation period, and uses the incremented value as a new page control signal PC. Output.
The page control signal generation unit 43A stops the operation after reading the initial value (regardless of the operation period), and starts the operation when the count value of the first latency counter 34A becomes “1”. The page control signal generation unit 43A stops the operation if the count value of the 16W boundary counter 36A is “3” or more when the count value of the data counter 35 is “1” (regardless of the operation period). Thereafter, the operation starts when the count value of the 16W boundary counter 36A becomes “2”.

バースト制御部３には、ウェイト信号生成部４４がある。ウェイト信号生成部４４Ａは、内部クロックＣＬＫと同期して動作を行う場合、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がり、以外の内部クロックＣＬＫの立ち上がりに同期して「１」デクリメントする動作を行う。また、ウェイト信号生成部４４Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がりに同期した「１」デクリメントする動作を行わない。
ウェイト信号生成部４４Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの時に、アドレスラッチ信号ＡＬＡＴの立ち下がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる。このウェイト信号ＷＡＩＴの立ち上げに対して、ウェイト信号生成部４４Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」になって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期してウェイト信号ＷＡＩＴを立ち下げる。
また、ウェイト信号生成部４４Ａは、データカウンタ３５Ａの計数値が「０」で１６Ｗ境界カウンタ３６Ａの計数値が「２」以上であって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる。このウェイト信号ＷＡＩＴの立ち上げに対して、１６Ｗ境界カウンタ３６Ａの計数値のデクリメント処理が行われて「１」となって、動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期してウェイト信号ＷＡＩＴを立ち下げる。
さらに、ウェイト信号生成部４４Ａは、クロックイネーブル信号ＣＬＫＥＮの立ち下がりに同期してウェイト信号ＷＡＩＴを立ち上げ、その後、クロックイネーブル信号ＣＬＫＥＮの立ち上がりに同期してウェイト信号ＷＡＩＴを立ち下げる。 The burst control unit 3 includes a wait signal generation unit 44. When the wait signal generation unit 44A operates in synchronization with the internal clock CLK, the rising edge of the internal clock CLK input during the period when the clock enable signal CLKEN is “L” level and the clock enable signal is set to “H” level. Thus, an operation of decrementing “1” is performed in synchronization with the rising edge of the internal clock CLK other than the rising edge of the internal clock CLK input first. Further, the wait signal generation unit 44A receives the rising edge of the internal clock CLK that is input while the clock enable signal CLKEN is at the “L” level and the internal clock CLK that is input first when the clock enable signal is at the “H” level. The operation of decrementing “1” in synchronization with the rising edge is not performed.
The wait signal generation unit 44A raises the wait signal WAIT in synchronization with the fall of the address latch signal ALAT when the clock enable signal CLKEN is at “H” level. In response to the rise of the wait signal WAIT, the wait signal generation unit 44A is synchronized with the rise of the internal clock CLK input in the operation period when the count value of the first latency counter 34A becomes “1”. The wait signal WAIT falls.
In addition, the wait signal generation unit 44A receives the rising edge of the internal clock CLK input in the case where the count value of the data counter 35A is “0” and the count value of the 16W boundary counter 36A is “2” or more and the operation period. In synchronization, the wait signal WAIT is raised. In response to the rise of the wait signal WAIT, the count value of the 16W boundary counter 36A is decremented to “1”, and the wait is synchronized with the rise of the internal clock CLK input during the operation period. The signal WAIT is lowered.
Further, the wait signal generation unit 44A raises the wait signal WAIT in synchronization with the fall of the clock enable signal CLKEN, and then falls the wait signal WAIT in synchronization with the rise of the clock enable signal CLKEN.

バースト制御部３Ａは、図示しない、同期／非同期セレクト信号ＳＥＬ、およびアウトプットコントロール信号ＯＰＣの生成を行う。また、バースト制御部３Ａは、アドレスラッチ信号ＡＬＡＴの立ち下がりに同期して、１６Ｗ境界信号を「Ｌ」レベルから「Ｈ」レベルに立ち上げ、データカウンタ３５Ａの計数値のデクリメント処理が行われて「１」となった場合に入力される内部クロックＣＬＫの立ち上がりに同期して、１６Ｗ境界信号を「Ｈ」レベルから「Ｌ」レベルに立ち下げる。   The burst controller 3A generates a synchronous / asynchronous select signal SEL and an output control signal OPC (not shown). Further, the burst control unit 3A raises the 16W boundary signal from the “L” level to the “H” level in synchronization with the fall of the address latch signal ALAT, and the decrement processing of the count value of the data counter 35A is performed. The 16W boundary signal is lowered from the “H” level to the “L” level in synchronization with the rising edge of the internal clock CLK input when it becomes “1”.

以下、上述した本実施の形態のフラッシュメモリのバースト読み出しの動作について図面を参照しつつ説明する。
図１５は、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「Ｅ（１４）」の場合における、本実施の形態の各回路の動作のタイミングチャートを示している。
時刻ｔ１０１において、入力バッファ１がチップイネーブル信号ＣＥＢ及びアドレスバリッド信号ＡＤＶＢが「Ｈ」レベルから「Ｌ」レベルに遷移することにより、アドレスラッチ信号ＡＬＡＴを立ち上げ、立ち上げた後の次の内部クロックＣＬＫの立ち上がりに同期してアドレスラッチ信号ＡＬＡＴを立ち下げる。 Hereinafter, the burst read operation of the flash memory according to the present embodiment will be described with reference to the drawings.
FIG. 15 shows a timing chart of the operation of each circuit of the present embodiment when the first latency is 6 cycles and the lower 4 bits of the start address are “E (14)”.
At time t 101 , when the input buffer 1 makes the chip enable signal CEB and the address valid signal ADVB transition from the “H” level to the “L” level, the address latch signal ALAT is raised, The address latch signal ALAT is lowered in synchronization with the rise of the clock CLK.

時刻ｔ１０２において、アドレスカウンタ３３Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの時に、アドレスラッチ２から入力されるラッチアドレスＬＡＤ（２２ビット）の下位３ビットを除いた、「３〜２２ビット」が示す上位アドレスを、計数の初期値として書き込まれ、バーストアドレスＢＡＤとして出力する。このバーストアドレスＢＡＤに基づき、センスアンプ７によりセンスされてメモリデータＭＤがセンスデータラッチ９Ａに出力される。
このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（アクセス時間に相当する時間）遅延させられ、時刻ｔ１６２において、センスアンプコントロール信号ＳＣとしてセンスデータラッチ９Ａに入力され、センスデータラッチ９Ａは、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１４」、「Ｄ１５」をセンスラッチデータＳＬＤ（センスラッチデータＳＬＤ６７）として出力する。 At time t 102, the address counter 33A, when the clock enable signal CLKEN is at the "H" level, except for the lower three bits of the latched address LAD (22 bits) inputted from the address latch 2, "3 to 22-bit" Is written as the initial value of the count and is output as the burst address BAD. Based on the burst address BAD, the sense amplifier 7 senses and the memory data MD is output to the sense data latch 9A.
At this time, the address change detection unit 41A detects that the burst address BAD output from the address counter 33A has changed, and outputs a one-shot pulse detection signal DT to the ATD circuit 8. The (time corresponding to access time) the detection signal DT is a predetermined time by ATD circuit 8 is delayed, at time t 162, are input to the sense data latch 9A as the sense amplifier control signal SC, the sense data latch 9A, the sense amplifier 7 is latched and “D14” and “D15” are output as sense latch data SLD (sense latch data SLD67).

時刻ｔ１０２において、レイテンシカウンタ書込部３７Ａは、ファーストレイテンシのクロックサイクルを計数するために、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの時に、ファーストレイテンシレジスタ３１Ａに記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」をファーストレイテンシカウンタ３４Ａに対して計数の初期値として書き込む。
ページラッチ信号生成部４２Ａは、上記の動作期間の場合に入力される内部クロックの立ち上がりに同期して、ページラッチ信号ＰＬ０〜ＰＬ０を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックの立ち上がりに同期して、開始アドレスの下位３ビット「１１０」をページコントロール信号ＰＣの初期値として読み込み、「Ｐ６」をページコントロール信号ＰＣとし、動作を停止する（計数を行わない状態）。
ウェイト信号生成部４４Ａは、上記の動作期間の場合に入力される内部クロックの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
バースト制御部３Ａは、アクセス開始の際の最初の１６ワード境界前におけるアクセスであることを示す１６ワード境界信号を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。 At time t 102, the latency counter writing unit 37A, in order to count the clock cycles of the first latency, when the clock enable signal CLKEN is at the "H" level, the weight count initial value stored in the first latency register 31A " 5 ”is read, and the read wait count initial value“ 5 ”is written to the first latency counter 34A as the count initial value.
The page latch signal generation unit 42A raises the page latch signals PL0 to PL0 (from the “L” level to the “H” level) in synchronization with the rising edge of the internal clock input during the above operation period.
The page control signal generation unit 43A reads the lower 3 bits “110” of the start address as the initial value of the page control signal PC in synchronization with the rising edge of the internal clock input during the above operation period, and “P6”. Is set as the page control signal PC, and the operation is stopped (a state where no counting is performed).
The wait signal generation unit 44A raises the wait signal WAIT (from the “L” level to the “H” level) in synchronization with the rise of the internal clock input during the above operation period.
The burst control unit 3A raises a 16-word boundary signal indicating that the access is before the first 16-word boundary at the start of access (from “L” level to “H” level).

時刻ｔ１０３から時刻１０６にかけて、ファーストレイテンシカウンタ３４Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「５」→「４」→「３」→「２」→「１」）、計数値が「１」になる。
ページコントロール信号生成部４３Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」になると動作を開始する（計数を行う状態）。 From time t103 to time 106 , the first latency counter 34A decrements the count value by “1” in synchronization with the rising edge of the input internal clock CLK (“5” → “4” → “3” → “2” ”→“ 1 ”), the count value becomes“ 1 ”.
The page control signal generation unit 43A starts the operation when the count value of the first latency counter 34A becomes “1” (a state in which counting is performed).

時刻ｔ１０７において、ファーストレイテンシカウンタ３４Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「０」にする。
アドレスカウンタ３３Ａは、最初のメモリアクセスが完了しているので、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ１７２において、センスアンプコントロール信号ＳＣとしてセンスデータラッチ９Ａに入力され、センスデータラッチ９Ａは、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１６」〜「Ｄ２３」をセンスラッチデータＳＬＤ（ＳＬＤ０１〜ＳＬＤ６７）として出力する。 At time t107 , the first latency counter 34A decrements the count value by “1” in synchronization with the rising edge of the input internal clock CLK to set the count value to “0”.
Since the first memory access has been completed, the address counter 33A increments the count value by “1” in synchronization with the rising edge of the internal clock CLK input during the above operation period, and the next burst to be accessed Output as address BAD.
At this time, the address change detection unit 41A detects that the burst address BAD output from the address counter 33A has changed, and outputs a one-shot pulse detection signal DT to the ATD circuit 8. The detection signal DT is delayed by a predetermined time (memory access time) by the ATD circuit 8 and input to the sense data latch 9A as the sense amplifier control signal SC at time t 172. The sense data latch 9A is supplied from the sense amplifier 7 The output memory data MD is latched, and “D16” to “D23” are output as sense latch data SLD (SLD01 to SLD67).

時刻ｔ１０７において、データカウンタ書込部３９Ａは、最初の１６ワード境界前の有効データの出力に必要なクロックサイクルを計数するために、ファーストレイテンシカウンタ３４の計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２Ａに記憶されているデータ計数初期値「１」を読み込み、読み込んだデータ計数初期値「１」をデータカウンタ３５Ａに対して計数の初期値として書き込む。
境界カウンタ書込部４０Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３６Ａに記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」を１６Ｗ境界カウンタ３６Ａに対して計数の初期値として書き込む。
ページラッチ信号生成部４２Ａは、ファーストレイテンシカウンタ３４の計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ１０２において立ち上げたページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ部１０−３は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤ６７をラッチし、「Ｄ１４」、「Ｄ１５」をページラッチデータＰＬＤ６７として出力する。なお、ページラッチ部１０−０〜１０−２によってラッチされ出力されるページラッチデータＰＬ０１〜ＰＬ４５は無効なデータ（外部にバースト出力する必要がないデータ）である。
出力ラッチ１２Ａは、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ１４」：下位４ビット「Ｅ」に対応したワードデータ）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。 At time t107 , the data counter writing unit 39A counts the clock cycle necessary for outputting valid data before the first 16-word boundary, and the count value of the first latency counter 34 is “1”. In synchronization with the rising edge of the internal clock CLK input during the above operation period, the data count initial value “1” stored in the valid data register 32A is read, and the read data count initial value “1” is stored as data. Write to the counter 35A as the initial count value.
The boundary counter writing unit 40A has a count value of the first latency counter 34A of “1”, and is stored in the first latency register 36A in synchronization with the rising edge of the internal clock CLK input in the above operation period. The weight count initial value “5” is read, and the read weight count initial value “5” is written to the 16W boundary counter 36A as the count initial value.
Page latch signal generating unit 42A, a count value of the first latency counter 34 is "1", in synchronization with the rising edge of the internal clock CLK input when the operation period, launched at time t 102 The page latch signals PL0 to PL3 are lowered (from "H" level to "L" level). Accordingly, the page latch unit 10-3 latches the sense latch data SLD67 output from the sense data latch 9, and outputs “D14” and “D15” as the page latch data PLD67. Note that the page latch data PL01 to PL45 latched and output by the page latch units 10-0 to 10-2 are invalid data (data that does not need to be burst output to the outside).
The output latch 12A holds the page data PD (“D14”: word data corresponding to the lower 4 bits “E”) output from the page selector 11 in synchronization with the rising edge of the internal clock CLK. The data is output as output data OUT via the data output control unit 14.

ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ６」から「Ｐ７」にインクリメントし、「Ｐ７」をページコントロール信号ＰＣとして出力する。ページコントロール信号生成部４３Ａは、データカウンタ３５Ａの計数値が「１」で１６Ｗ境界カウンタ３６の計数値が「３」以上の「５」であるので動作を停止する（計数を行わない状態）。
これにより、ページセレクタ１１は、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ７」）に対応する「Ｄ１５」を選択して、「Ｄ１５」をページデータＰＤとして出力する。
ウェイト信号生成部４４Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ１０２において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。 The page control signal generation unit 43A increments the page control signal PC from “P6” to “P7” in synchronization with the rising edge of the internal clock CLK input in the above operation period, and sets “P7” to page control. Output as signal PC. Since the count value of the data counter 35A is “1” and the count value of the 16W boundary counter 36 is “5” which is equal to or greater than “3”, the page control signal generation unit 43A stops the operation (the state where no counting is performed).
Thus, the page selector 11 selects the page control signal PC (“P7”) from the page latch data PLD (PLD01 to PLD67) output from the page latch 10A (page latch units 10-0 to 10-3). “D15” corresponding to is selected and “D15” is output as page data PD.
Wait wait signal generating unit 44A is a count value of the first latency counter 34A is "1", which in synchronization with the rise of the internal clock CLK inputted to the case of the operation period, launched at time t 102 The signal WAIT is lowered (from “H” level to “L” level).

時刻ｔ１０８において、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「０」にする。また、１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「４」にする。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ１４」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されている「Ｄ１５」のページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
バースト制御部３Ａは、データカウンタ３５Ａの計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ１０２において立ち上げた１６ワード境界信号を立ち下げる。これにより、以降、バーストアドレスが「１」インクリメントされるタイミングにおいてもファーストレイテンシレジスタ３１Ａに記憶されているウェイト計数初期値を新たに１６Ｗ境界カウンタ３６Ａに書き込まれることがなくなる。 At time t108 , the data counter 35A decrements the count value by “1” and sets the count value to “0” in synchronization with the rising edge of the internal clock CLK input in the above operation period. Also, the 16W boundary counter 36A decrements the count value by “1” in synchronization with the rising edge of the input internal clock CLK to set the count value to “4”.
The output buffer latch 12B holds “D14” output from the output latch 12A in synchronization with the rising edge of the internal clock CLK.
The output latch 12A holds the page data PD of “D15” output from the page selector 11A in synchronization with the rising edge of the internal clock CLK, and outputs the output data OUT via the selector 13 and the data output control unit 14. Output as.
Burst control unit 3A, the count value of the data counter 35A in synchronization with the rising edge of the internal clock CLK inputted if "1", lowers the 16 word boundary signal launched at time t 102. As a result, the wait count initial value stored in the first latency register 31A is not newly written to the 16W boundary counter 36A even when the burst address is incremented by “1”.

時刻ｔ１０９において、ウェイト信号生成部４４Ａは、データカウンタ３５Ａの計数値が「０」で１６ワード境界カウンタ３６Ａの計数値が「２」以上の「４」であるので、つまり、有効データの全てを出力してもメモリアクセスが完了していないので、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる（「Ｌ」レベルから「Ｈ」レベルにする）。
１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「３」にする。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ１５」を、内部クロックＣＬＫの立ち上がりに同期して保持する。 At time t 109 , the wait signal generation unit 44A has a count value of the data counter 35A of “0” and a count value of the 16-word boundary counter 36A is “4” that is “2” or more. Since the memory access is not completed even if the signal is output, the wait signal WAIT is raised in synchronization with the rise of the internal clock CLK input in the above operation period (from the “L” level to the “H” level). ).
The 16W boundary counter 36A decrements the count value by “1” in synchronization with the rising edge of the input internal clock CLK to set the count value to “3”.
The output buffer latch 12B holds “D15” output from the output latch 12A in synchronization with the rising edge of the internal clock CLK.

時刻ｔ１１０において、１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「２」にする。ページコントロール信号生成部４３Ａは、１６Ｗ境界カウンタ３６Ａの計数値が「２」になったので動作を開始する（計数を行う状態）。 At time t 110, 16W boundary counter 36A in synchronization with the rising edge of the internal clock CLK inputted to "1" and decremented to count the count value to "2". The page control signal generation unit 43A starts the operation because the count value of the 16W boundary counter 36A has reached “2” (counting state).

時刻ｔ１１１において、ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「０」で１６Ｗ境界カウンタ３６Ａの計数値が「２」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬ０〜ＰＬ３を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「１」にする。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ７」から「Ｐ０」にインクリメントし、「Ｐ０」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ０」）に対応する「Ｄ１６」を選択して、「Ｄ１６」をページデータＰＤとして出力する。 At time t111 , the page latch signal generation unit 42A receives the internal value that is input when the count value of the data counter 35A is “0” and the count value of the 16W boundary counter 36A is “2” and the above operation period. The page latch signals PL0 to PL3 are raised in synchronization with the rising edge of the clock CLK (from the “L” level to the “H” level).
The 16W boundary counter 36A decrements the count value by “1” in synchronization with the rising edge of the input internal clock CLK to set the count value to “1”.
The page control signal generation unit 43A increments the page control signal PC from “P7” to “P0” in synchronization with the internal clock CLK input in the above operation period, and sets “P0” to the page control signal PC. Output as. As a result, the page selector 11A selects “D16” corresponding to the page control signal PC (“P0”) from the page latch data PLD output by the page latch 10A (page latch units 10-0 to 10-3). ”Is selected, and“ D16 ”is output as page data PD.

時刻ｔ１１２において、有効データの出力とメモリアクセスの双方が完了することになるので、アドレスカウンタ３３Ａは、データカウンタ３５Ａの計数値が「０」で１６Ｗ境界カウンタ３６Ａは計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ１８２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９Ａに入力され、センスデータラッチ９Ａは、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ２４」〜「Ｄ３１」をセンスラッチデータＳＬＤ（センスラッチデータＳＬＤ０１〜ＳＬＤ６７）として出力する。 At time t112 , both valid data output and memory access are completed, so that the address counter 33A has a count value of the data counter 35A of “0” and the 16W boundary counter 36A has a count value of “1”. Therefore, the count value is incremented by “1” in synchronization with the rising edge of the internal clock CLK input in the above operation period, and is output as the burst address BAD to be accessed next.
At this time, the address change detection unit 41A detects that the burst address BAD output from the address counter 33A has changed, and outputs a one-shot pulse detection signal DT to the ATD circuit 8. The detection signal DT is ATD circuit 8 by a predetermined time (memory access time) is delayed, at time t 182 are input to the sense data latch 9A as the sense amplifier control signal SC, the sense data latch 9A, the output from the sense amplifier 7 The memory data MD to be processed is latched, and “D24” to “D31” are output as sense latch data SLD (sense latch data SLD01 to SLD67).

時刻ｔ１１２において、データカウンタ書込部３９Ａは、有効データの出力に必要なクロックサイクルを計数するために、データカウンタ３５Ａの計数値が「０」で１６Ｗ境界カウンタ３６Ａの計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２Ａに記憶されているデータ計数初期値「７」を読み込み、読み込んだデータ計数初期値「７」をデータカウンタ３５Ａに対して計数の初期値として書き込む。
ページラッチ信号生成部４２Ａは、１６Ｗ境界カウンタ３６Ａの計数値のデクリメント処理が行われて「１」となって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ１１１において立ち上げたページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ部１０−０、１０−１、１０−２、１０−３は、夫々、センスデータラッチ９Ａから出力されているセンスラッチデータＳＬＤ０１、ＳＬＤ２３、ＳＬＤ４５、ＳＬＤ６７をラッチし、「Ｄ１６」および「Ｄ１７」、「Ｄ１８」および「Ｄ１９」、「Ｄ２０」および「Ｄ２１」、「Ｄ２２」および「Ｄ２３」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１６」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。 At time t112 , the data counter writing unit 39A counts the clock cycle necessary for outputting valid data, so that the count value of the data counter 35A is “0” and the count value of the 16W boundary counter 36A is “1”. The data count initial value “7” stored in the valid data register 32A is read in synchronism with the rising edge of the internal clock CLK input in the above operation period, and the read data count initial value “7” is read. 7 ”is written to the data counter 35A as the initial value of counting.
The page latch signal generation unit 42A decrements the count value of the 16W boundary counter 36A to “1”, and synchronizes with the rising edge of the internal clock CLK input in the above operation period. It lowers the page latch signal PL0~PL3 launched in t 111 (the "L" level from the "H" level). As a result, the page latch units 10-0, 10-1, 10-2, and 10-3 latch the sense latch data SLD01, SLD23, SLD45, and SLD67 output from the sense data latch 9A, respectively. ”And“ D17 ”,“ D18 ”and“ D19 ”,“ D20 ”and“ D21 ”,“ D22 ”and“ D23 ”are output as page latch data PLD.
The output latch 12A holds the page data PD (“D16”) output from the page selector 11A in synchronization with the rising edge of the internal clock CLK, and outputs the output data via the selector 13 and the data output control unit 14. Output as OUT.

ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１、ＰＬＤ２３、ＰＬＤ４５、ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ１７」を選択して、「Ｄ１７」をページデータＰＤとして出力する。
ウェイト信号生成部４４Ａは、データカウンタ３５Ａの計数値が「０」で１６Ｗ境界カウンタ３６Ａの計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ１０９において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。 The page control signal generation unit 43A increments the page control signal PC from “P0” to “P1” in synchronization with the internal clock CLK input in the above operation period, and sets “P1” to the page control signal PC. Output as. Thereby, the page selector 11A receives the page control signal PC (PLD01, PLD23, PLD45, PLD67) from the page latch data PLD (PLD01, PLD23, PLD45, PLD67) output from the page latch 10A (page latch units 10-0 to 10-3). “D17” corresponding to “P1”) is selected, and “D17” is output as page data PD.
The wait signal generation unit 44A synchronizes with the rising edge of the internal clock CLK input in the above operation period when the count value of the data counter 35A is “0” and the count value of the 16W boundary counter 36A is “1”. Then, the wait signal WAIT raised at time t 109 is lowered (from “H” level to “L” level).

時刻ｔ１１３〜ｔ１１９にかけて、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「７」→「６」→「５」→「４」→「３」→「２」→「１」→「０」）、計数値が「０」になる。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されているデータ（「Ｄ１６」〜「Ｄ２２」）を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（「Ｄ１７」〜「Ｄ２３」）。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫに同期させ、ページコントロール信号ＰＣをインクリメントし、インクリメント後の値をページコントロール信号ＰＣとして出力する（「Ｐ２」〜「Ｐ７」、「Ｐ０」）。これにより、ページセレクタ１１は、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣに対応するワードデータを選択して、選択したワードデータをページデータＰＤとして出力する（「Ｄ１８」〜「Ｄ２４」）。 From time t 113 to t 119 , the data counter 35A decrements the count value by “1” in synchronization with the rising edge of the internal clock CLK input in the above operation period (“7” → “6” → “5” → “4” → “3” → “2” → “1” → “0”), the count value becomes “0”.
The output buffer latch 12B holds the data ("D16" to "D22") output from the output latch 12A in synchronization with the rising edge of the internal clock CLK.
The output latch 12A holds the page data PD output from the page selector 11A in synchronization with the rising edge of the internal clock CLK, and outputs it as output data OUT via the selector 13 and the data output control unit 14 ( “D17” to “D23”).
The page control signal generation unit 43A increments the page control signal PC in synchronization with the internal clock CLK input in the above operation period, and outputs the incremented value as the page control signal PC (“P2” ˜ “P7”, “P0”). As a result, the page selector 11 selects word data corresponding to the page control signal PC from the page latch data PLD (PLD01 to PLD67) output from the page latch 10A (page latch units 10-0 to 10-3). And the selected word data is output as page data PD ("D18" to "D24").

時刻ｔ１１９において、ページラッチ信号生成部４２Ａは、１６Ｗ境界カウンタ３６の計数値が「０」でデータカウンタ３５Ａの計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬ０〜ＰＬ３を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。 At time t119 , the page latch signal generation unit 42A receives the internal value that is input when the count value of the 16W boundary counter 36 is “0” and the count value of the data counter 35A is “1” and the above operation period. The page latch signals PL0 to PL3 are raised in synchronization with the rising edge of the clock CLK (from the “L” level to the “H” level).

時刻ｔ１２０において、アドレスカウンタ３３Ａは、データカウンタ３５Ａの計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「０」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。 At time t 120 , the address counter 33 A receives the internal clock CLK input when the count value of the data counter 35 A is “0” and the count value of the 16 W boundary counter 36 is “0” and the above operation period. In synchronization with the rising edge, the count value is incremented by “1” and output as a burst address BAD to be accessed next. At this time, the address change detection unit 41A detects that the burst address BAD output from the address counter 33A has changed, and outputs a one-shot pulse detection signal DT to the ATD circuit 8.

時刻ｔ１２０において、データカウンタ書込部３９Ａは、有効データの出力に必要なクロックサイクルを計数するために、データカウンタ３５Ａの計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「０」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２Ａに記憶されているデータ計数初期値「７」を読み込み、読み込んだデータ計数初期値「７」をデータカウンタ３５Ａに対して計数の初期値として書き込む。
ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値のデクリメント処理が行われて「０」となって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ１１９において立ち上げたページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ部１０−０、１０−１、１０−２、１０−３は、夫々、センスデータラッチ９Ａから出力されているセンスラッチデータＳＬＤ０１、ＳＬＤ２３、ＳＬＤ４５、ＳＬＤ６７をラッチし、「Ｄ２４」および「Ｄ２５」、「Ｄ２６」および「Ｄ２７」、「Ｄ２８」および「Ｄ２９」、「Ｄ３０」および「Ｄ３１」をページラッチデータＰＬＤ０１、ＰＬＤ２３、ＰＬＤ４５、ＰＬＤ６７として出力する。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ２３」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ２４」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。 At time t 120, the data counter writing unit 39A, in order to count the clock cycles required to output valid data, the count value of 16W boundary counter 36 the count value of the data counter 35A is "0" is "0" The data count initial value “7” stored in the valid data register 32A is read in synchronism with the rising edge of the internal clock CLK input in the above operation period, and the read data count initial value “7” is read. 7 ”is written to the data counter 35A as an initial value for counting.
The page latch signal generation unit 42A decrements the count value of the data counter 35A to “0”, and synchronizes with the rising edge of the internal clock CLK input during the above operation period, at time t. The page latch signals PL0 to PL3 raised in 119 are lowered (from "H" level to "L" level). As a result, the page latch units 10-0, 10-1, 10-2, and 10-3 latch the sense latch data SLD01, SLD23, SLD45, and SLD67 output from the sense data latch 9A, respectively. ”And“ D25 ”,“ D26 ”and“ D27 ”,“ D28 ”and“ D29 ”,“ D30 ”and“ D31 ”are output as page latch data PLD01, PLD23, PLD45 and PLD67.
The output buffer latch 12B holds “D23” output from the output latch 12A in synchronization with the rising edge of the internal clock CLK.
The output latch 12A holds the page data PD (“D24”) output from the page selector 11A in synchronization with the rising edge of the internal clock CLK, and outputs the output data via the selector 13 and the data output control unit 14. Output as OUT.

ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０Ａ（ページラッチ部１０−１〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ２５」を選択して、「Ｄ２５」をページデータＰＤとして出力する。
以降の時刻ｔ１２１、ｔ１２２、ｔ１２３、・・・において、順次時刻ｔ１１３、ｔ１１４、ｔ１１５、・・・と同様の処理が繰り返し行われる。 The page control signal generation unit 43A increments the page control signal PC from “P0” to “P1” in synchronization with the rising edge of the internal clock CLK input in the above operation period, and controls “P1” to page control. Output as signal PC. Accordingly, the page selector 11 selects the page control signal PC (“P1”) from the page latch data PLD (PLD01 to PLD67) output from the page latch 10A (page latch units 10-1 to 10-3). “D25” corresponding to is selected and “D25” is output as page data PD.
At subsequent times t 121 , t 122 , t 123 ,..., Processing similar to that at times t 113 , t 114 , t 115,.

図１６は、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「６」の場合における、本実施の形態の各回路の動作のタイミングチャートを示している。
時刻ｔ２０１〜ｔ２０６、およびｔ２６２において、図１４において説明した時刻ｔ１０１〜ｔ１０６、およびｔ１６２と同様の動作が行われる。 FIG. 16 shows a timing chart of the operation of each circuit of the present embodiment when the first latency is 6 cycles and the lower 4 bits of the start address are “6”.
At times t 201 to t 206 and t 262 , operations similar to those at times t 101 to t 106 and t 162 described in FIG. 14 are performed.

時刻ｔ２０７において、ファーストレイテンシカウンタ３４Ａは計数値を「１」デクリメントして「０」にする。
アドレスカウンタ３３Ａは、最初のメモリアクセスが完了しているので、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ２７２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９Ａに入力され、センスデータラッチ９Ａは、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１４」〜「Ｄ１５」をセンスラッチデータＳＬＤ（ＳＬＤ０１〜ＳＬＤ６７）として出力する。 At time t207 , the first latency counter 34A decrements the count value by “1” to “0”.
Since the first memory access has been completed, the address counter 33A increments the count value by “1” in synchronization with the rising edge of the internal clock CLK input during the above operation period, and the next burst to be accessed Output as address BAD.
At this time, the address change detection unit 41A detects that the burst address BAD output from the address counter 33A has changed, and outputs a one-shot pulse detection signal DT to the ATD circuit 8. The detection signal DT is delayed by a predetermined time (memory access time) by the ATD circuit 8 and input to the sense data latch 9A as the sense amplifier control signal SC at time t272 . The sense data latch 9A is output from the sense amplifier 7 The memory data MD to be processed is latched, and “D14” to “D15” are output as sense latch data SLD (SLD01 to SLD67).

また、時刻ｔ２０７において、データカウンタ書込部３９Ａは、最初の１６ワード境界前の有効データ、つまり、下位４ビットが「６」なので最初の１６ワード境界前の1回目のメモリアクセスで読み出される有効データと２回目のメモリアクセスで読み出される有効データ、の出力に必要なクロックサイクルを計数するために、ファーストレイテンシカウンタ３４Ａの計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２Ａに記憶されているデータ計数初期値「９」を読み込み、読み込んだデータ計数初期値「９」をデータカウンタ３５Ａに対して計数の初期値として書き込む。
境界カウンタ書込部４０Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３６Ａに記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」を１６Ｗ境界カウンタ３６Ａに対して計数の初期値として書き込む。
ページラッチ信号生成部４２Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ２０２において立ち上げたページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ部１０−０、１０−１、１０−２、１０−３は、夫々、センスデータラッチ９Ａから出力されているセンスラッチデータＳＬＤ０１、ＳＬＤ２３、ＳＬＤ４５、ＳＬＤ６７をラッチし、「Ｄ８」および「Ｄ９」、「Ｄ１０」および「Ｄ１１」、「Ｄ１２」および「Ｄ１３」、「Ｄ６」および「Ｄ７」をページラッチデータＰＬＤ０１、ＰＬＤ２３、ＰＬＤ４５、ＰＬＤ６７として出力する。
出力ラッチ１２Ａは、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ６」：下位４ビット「６」に対応したワードデータ）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。 At time t207 , the data counter writing unit 39A reads the valid data before the first 16-word boundary, that is, the first memory access before the first 16-word boundary because the lower 4 bits are “6”. In order to count the clock cycles required for outputting valid data and valid data read by the second memory access, the count value of the first latency counter 34A is “1”, and is input in the above operation period. In synchronization with the rising edge of the internal clock CLK, the data count initial value “9” stored in the valid data register 32A is read, and the read data count initial value “9” is initialized to the data counter 35A. Write as a value.
The boundary counter writing unit 40A has a count value of the first latency counter 34A of “1”, and is stored in the first latency register 36A in synchronization with the rising edge of the internal clock CLK input in the above operation period. The weight count initial value “5” is read, and the read weight count initial value “5” is written to the 16W boundary counter 36A as the count initial value.
Page latch signal generating unit 42A, a count value of the first latency counter 34A is "1", in synchronization with the rising edge of the internal clock CLK input when the operation period, launched at time t 202 The page latch signals PL0 to PL3 are lowered (from "H" level to "L" level). As a result, the page latch units 10-0, 10-1, 10-2, and 10-3 latch the sense latch data SLD01, SLD23, SLD45, and SLD67 output from the sense data latch 9A, respectively. ”And“ D9 ”,“ D10 ”and“ D11 ”,“ D12 ”and“ D13 ”,“ D6 ”and“ D7 ”are output as page latch data PLD01, PLD23, PLD45 and PLD67.
The output latch 12A holds the page data PD (“D6”: word data corresponding to the lower 4 bits “6”) output from the page selector 11 in synchronization with the rising edge of the internal clock CLK. The data is output as output data OUT via the data output control unit 14.

ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ６」から「Ｐ７」にインクリメントし、「Ｐ７」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ７」）に対応する「Ｄ７」を選択して、「Ｄ７」をページデータＰＤとして出力する。
ウェイト信号生成部４４Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」であって、上記の動作期間のある場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ２０２において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。 The page control signal generation unit 43A increments the page control signal PC from “P6” to “P7” in synchronization with the rising edge of the internal clock CLK input in the above operation period, and sets “P7” to page control. Output as signal PC. Accordingly, the page selector 11 selects the page control signal PC (“P7”) from the page latch data PLD (PLD01 to PLD67) output from the page latch 10A (page latch units 10-0 to 10-3). “D7” corresponding to is selected and “D7” is output as page data PD.
Wait signal generating unit 44A is a count value of the first latency counter 34A is "1", in synchronization with the rising edge of the internal clock CLK that is input when a operation period of the launched at time t 202 The wait signal WAIT is lowered (from “H” level to “L” level).

時刻ｔ２０８において、データカウンタ３５Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルの場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「８」にする。１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「４」にする。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ６」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ７」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。 At time t 208 , the data counter 35 A decrements the count value by “1” in synchronization with the rising edge of the internal clock CLK input when the clock enable signal CLKEN is at “H” level, and sets the count value to “8”. To. The 16W boundary counter 36A decrements the count value by “1” in synchronization with the rising edge of the input internal clock CLK to set the count value to “4”.
The output buffer latch 12B holds “D6” output from the output latch 12A in synchronization with the rising edge of the internal clock CLK.
The output latch 12A holds the page data PD (“D7”) output from the page selector 11A in synchronization with the rising edge of the internal clock CLK, and outputs the output data via the selector 13 and the data output control unit 14. Output as OUT.

ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ７」から「Ｐ０」にインクリメントし、「Ｐ０」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ０」）に対応する「Ｄ８」を選択して、「Ｄ８」をページデータＰＤとして出力する。
時刻ｔ２０９において、ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「８」で１６Ｗ境界カウンタ３６Ａの計数値が「２」以上の「４」であるので、ページラッチ立上信号を「１」にする。 The page control signal generator 43A increments the page control signal PC from “P7” to “P0” in synchronization with the rising edge of the internal clock CLK input during the above operation period, and sets “P0” to page control. Output as signal PC. Accordingly, the page selector 11A receives the page control signal PC (“P0”) from the page latch data PLD (PLD01 to PLD67) output by the page latch 10A (page latch units 10-0 to 10-3). “D8” corresponding to is selected and “D8” is output as page data PD.
At time t209 , the page latch signal generation unit 42A outputs the page latch rising signal because the count value of the data counter 35A is “8” and the count value of the 16W boundary counter 36A is “4” that is “2” or more. Set to “1”.

時刻ｔ２０９、ｔ２１０において、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「８」→「７」→「６」）、計数値が「６」になる。１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して計数値を「１」デクリメントし（「４」→「３」→「２」）、計数値が「２」になる。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されているデータ（「Ｄ７」、「Ｄ８」）を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（Ｄ８、Ｄ９）。 At times t 209 and t 210 , the data counter 35A decrements the count value by “1” in synchronization with the rising edge of the internal clock CLK input in the above operation period (“8” → “7” → “6”), the count value becomes “6”. The 16W boundary counter 36A decrements the count value by “1” in synchronization with the rising edge of the input internal clock CLK (“4” → “3” → “2”), and the count value becomes “2”.
The output buffer latch 12B holds the data (“D7”, “D8”) output from the output latch 12A in synchronization with the rising edge of the internal clock CLK.
The output latch 12A holds the page data PD output from the page selector 11A in synchronization with the rising edge of the internal clock CLK, and outputs it as output data OUT via the selector 13 and the data output control unit 14 ( D8, D9).

ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣをインクリメントし、インクリメント後のデータをページコントロール信号ＰＣとして出力する（Ｐ１、Ｐ２）。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣに対応するページラッチデータＰＬＤを選択して、選択したページラッチデータＰＬＤをページデータＰＤとして出力する（Ｄ９、Ｄ１０）。   The page control signal generation unit 43A increments the page control signal PC in synchronization with the internal clock CLK input during the above operation period, and outputs the incremented data as the page control signal PC (P1, P2). ). Accordingly, the page selector 11A causes the page latch corresponding to the page control signal PC from the page latch data PLD (PLD01 to PLD67) output from the page latch 10A (page latch units 10-0 to 10-3). The data PLD is selected, and the selected page latch data PLD is output as page data PD (D9, D10).

時刻ｔ２１１において、ページラッチ信号生成部４２Ａは、ページラッチ立上信号が「１」であり、１６Ｗ境界カウンタ３６Ａの計数値のデクリメント処理が行われて「２」となって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、最初の１６ワード境界前の２回目のメモリアクセスで読み出された有効データを保持することになるページラッチ部１０−３に、最初の１６ワード境界前の１回目のメモリアクセスで読み出され保持されていた有効データが既にバースト出力されて不要になっており、スタートアドレスの下位４ビットが「６」であるため、ページラッチ信号ＰＬ３のみを立ち上げる（「Ｌ」レベルから「Ｈ」レベルにする）とともに、ページラッチ立上信号を「０」にする。なお、ページラッチ信号ＰＬ０〜ＰＬ２は「Ｌ」レベルのままである。
データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「５」にする。１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「１」にする。
出力ラッチ１２は、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１０」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。 At time t 211 , the page latch signal generation unit 42A has the page latch rising signal “1”, the count value of the 16W boundary counter 36A is decremented to “2”, and the above operation period In synchronization with the rising edge of the internal clock CLK input in this case, the page latch unit 10-3 that holds the valid data read by the second memory access before the first 16-word boundary is first Since the valid data read and held in the first memory access before the 16-word boundary is already output in bursts and becomes unnecessary, and the lower 4 bits of the start address are “6”, the page latch signal Only PL3 is raised (from “L” level to “H” level), and the page latch rising signal is set to “0”. Note that the page latch signals PL0 to PL2 remain at the “L” level.
The data counter 35A decrements the count value by “1” and sets the count value to “5” in synchronization with the rising edge of the internal clock CLK input during the above operation period. The 16W boundary counter 36A decrements the count value by “1” in synchronization with the rising edge of the input internal clock CLK to set the count value to “1”.
The output latch 12 holds the page data PD (“D10”) output from the page selector 11A in synchronization with the rising edge of the internal clock CLK, and outputs the output data via the selector 13 and the data output control unit 14. Output as OUT.

ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ２」から「Ｐ３」にインクリメントし、「Ｐ３」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ３」）に対応する「Ｄ１１」を選択して、「Ｄ１１」をページデータＰＤとして出力する。   The page control signal generation unit 43A increments the page control signal PC from “P2” to “P3” in synchronization with the rising edge of the internal clock CLK input in the above operation period, and sets “P3” to page control. Output as signal PC. Accordingly, the page selector 11A receives the page control signal PC (“P3”) from the page latch data PLD (PLD01 to PLD67) output by the page latch 10A (page latch units 10-0 to 10-3). “D11” corresponding to is selected, and “D11” is output as page data PD.

時刻ｔ２１２において、ページラッチ信号生成部４２Ａは、未出力の有効データを保持しているページラッチ部以外のページラッチ部で最初の１６ワード境界前の２回目のメモリアクセスで読み出された有効データを保持可能になっており、最初の１６ワード境界前の２回目のメモリアクセスが完了して読み出されたメモリデータがセンスデータラッチ１０Ａから出力されているので、１６Ｗ境界カウンタ３６Ａの計数値のデクリメント処理が行われて「１」となって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ２１１において立ち上げたページラッチ信号ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルにする。）。これにより、ページラッチ部１０−３は、センスデータラッチ９Ａから出力されているセンスラッチデータＳＬＤ６７をラッチし、「Ｄ１４」〜「Ｄ１５」をページラッチデータＰＬＤ６７として出力する。なお、時刻ｔ２１２、ｔ２１３において、ページラッチ信号ＰＬ０〜ＰＬ２は「Ｌ」レベルのままであるため、ページラッチデータＰＬＤ０１は「Ｄ８」および「Ｄ９」、ページラッチデータＰＬＤ２３は「Ｄ１０」および「Ｄ１１」、ページラッチデータＰＬＤ４５は「Ｄ１２」および「Ｄ１３」のままである。 At time t212 , the page latch signal generation unit 42A is enabled by the second memory access before the first 16-word boundary in the page latch unit other than the page latch unit holding the non-output valid data. Since the data can be held and the memory data read out after the second memory access before the first 16-word boundary is completed is output from the sense data latch 10A, the count value of the 16W boundary counter 36A It becomes to decrement process is performed "1", in synchronization with the rise of the internal clock CLK input when the operation period, lowers the page latch signal PL3 launched at time t 211 ( " From “H” level to “L” level). Accordingly, the page latch unit 10-3 latches the sense latch data SLD67 output from the sense data latch 9A, and outputs “D14” to “D15” as the page latch data PLD67. At time t 212 and t 213 , the page latch signals PL0 to PL2 remain at the “L” level, so that the page latch data PLD01 is “D8” and “D9”, and the page latch data PLD23 is “D10” and “ D11 ”and page latch data PLD45 remain“ D12 ”and“ D13 ”.

アドレスカウンタ３３Ａは、バースト出力する必要のある有効データ数が８未満になっており、かつ、メモリアクセスが完了しているので、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ２８２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９Ａに入力され、センスデータラッチ９Ａは、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１６」〜「Ｄ２３」をセンスラッチデータＳＬＤ（ＳＬＤ０１〜ＳＬＤ６７）として出力する。 The address counter 33A is synchronized with the rising edge of the internal clock CLK input during the above operation period because the number of valid data that need to be burst output is less than 8 and the memory access is completed. Then, the count value is incremented by “1” and output as a burst address BAD to be accessed next.
At this time, the address change detection unit 41A detects that the burst address BAD output from the address counter 33A has changed, and outputs a one-shot pulse detection signal DT to the ATD circuit 8. The detection signal DT is delayed by a predetermined time (memory access time) by the ATD circuit 8 and input to the sense data latch 9A as the sense amplifier control signal SC at time t 282. The sense data latch 9A is output from the sense amplifier 7 The memory data MD to be processed is latched, and “D16” to “D23” are output as sense latch data SLD (SLD01 to SLD67).

時刻ｔ２１２において、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「４」にする。
境界カウンタ書込部４０Ａは、１６ワード境界信号が「Ｈ」レベルであるので、メモリアクセスに必要なクロックサイクルを計数するために、１６Ｗ境界カウンタ３６Ａの計数値のデクリメント処理が行われて計数値が「１」となって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３６Ａに記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」を１６Ｗ境界カウンタ３６Ａに対して計数の初期値として書き込む。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ１０」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１１」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。 At time t212 , the data counter 35A decrements the count value by “1” to make the count value “4” in synchronization with the rising edge of the internal clock CLK input in the above operation period.
Since the 16-word boundary signal is at “H” level, the boundary counter writing unit 40A performs a decrement process on the count value of the 16W boundary counter 36A in order to count the clock cycles necessary for memory access. Becomes “1”, and the wait count initial value “5” stored in the first latency register 36A is read in synchronization with the rising edge of the internal clock CLK input in the above operation period, and the read wait The initial count value “5” is written in the 16W boundary counter 36A as the initial count value.
The output buffer latch 12B holds “D10” output from the output latch 12A in synchronization with the rising edge of the internal clock CLK.
The output latch 12A holds the page data PD (“D11”) output from the page selector 11A in synchronization with the rising edge of the internal clock CLK, and outputs the output data via the selector 13 and the data output control unit 14. Output as OUT.

ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ３」から「Ｐ４」にインクリメントし、「Ｐ４」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ４」）に対応する「Ｄ１２」を選択して、「Ｄ１２」をページデータＰＤとして出力する。   The page control signal generation unit 43A increments the page control signal PC from “P3” to “P4” in synchronization with the rising edge of the internal clock CLK input in the above operation period, and controls “P4” to page control. Output as signal PC. Accordingly, the page selector 11A receives the page control signal PC (“P4”) from the page latch data PLD (PLD01 to PLD67) output by the page latch 10A (page latch units 10-0 to 10-3). “D12” corresponding to is selected and “D12” is output as page data PD.

時刻ｔ２１３〜時刻ｔ２１６において、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「４」→「３」→「２」→「１」→「０」）、計数値が「０」になる。１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「５」→「４」→「３」→「２」→「１」）、計数値が「１」になる。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されているデータ（「Ｄ１１」〜「Ｄ１４」）を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（Ｄ１２〜Ｄ１５）。 From time t213 to time t216 , the data counter 35A decrements the count value by “1” (“4” → “3”) in synchronization with the rising edge of the internal clock CLK input in the above operation period. → “2” → “1” → “0”), the count value becomes “0”. The 16W boundary counter 36A decrements the count value by “1” in synchronization with the rising edge of the input internal clock CLK (“5” → “4” → “3” → “2” → “1”). The numerical value becomes “1”.
The output buffer latch 12B holds the data (“D11” to “D14”) output from the output latch 12A in synchronization with the rising edge of the internal clock CLK.
The output latch 12 holds the page data PD output from the page selector 11 in synchronization with the rising edge of the internal clock CLK, and outputs it as output data OUT via the selector 13 and the data output control unit 14 ( D12-D15).

ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣをインクリメントし、インクリメント後のデータをページコントロール信号ＰＣとして出力する（Ｐ５〜Ｐ７、Ｐ０）。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣに対応するページラッチデータＰＬＤを選択して、選択したページラッチデータＰＬＤをページデータＰＤとして出力する（Ｄ１３〜Ｄ１６）。   The page control signal generation unit 43A increments the page control signal PC in synchronization with the internal clock CLK input in the above operation period, and outputs the incremented data as the page control signal PC (P5 to P7). , P0). Accordingly, the page selector 11A causes the page latch corresponding to the page control signal PC from the page latch data PLD (PLD01 to PLD67) output from the page latch 10A (page latch units 10-0 to 10-3). The data PLD is selected, and the selected page latch data PLD is output as page data PD (D13 to D16).

時刻ｔ２１６において、バースト制御部３Ａは、データカウンタ３５Ａの計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ２０２において立ち上げた１６ワード境界信号を立ち下げる。これにより、以降、バーストアドレスが「１」インクリメントされるタイミングにおいてもファーストレイテンシレジスタ３１Ａに記憶されているウェイト計数初期値を新たに１６Ｗ境界カウンタ３６Ａに書き込まれることがなくなる。
ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「１」で１６Ｗ境界カウンタ３６Ａの計数値が「２」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬ０〜ＰＬ３を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。 At time t 216, the burst control unit 3A, the count value of the data counter 35A in synchronization with the rising edge of the internal clock CLK inputted if "1", the 16-word boundary signal launched at time t 202 Fall down. As a result, the wait count initial value stored in the first latency register 31A is not newly written to the 16W boundary counter 36A even when the burst address is incremented by “1”.
The page latch signal generation unit 42A has a count value of the data counter 35A of “1” and a count value of the 16W boundary counter 36A of “2”, and the rising edge of the internal clock CLK input in the above operation period. Synchronously, page latch signals PL0 to PL3 are raised (from “L” level to “H” level).

時刻ｔ２１７において、有効データの出力とメモリアクセスの双方が完了することになるので、アドレスカウンタ３３Ａは、データカウンタ３５Ａの計数値が「０」で１６Ｗ境界カウンタ３６は計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。 At time t217 , both valid data output and memory access are completed, so that the address counter 33A has a count value of the data counter 35A of "0" and the 16W boundary counter 36 has a count value of "1". Therefore, the count value is incremented by “1” in synchronization with the rising edge of the internal clock CLK input during the above operation period, and is output as the burst address BAD to be accessed next. At this time, the address change detection unit 41A detects that the burst address BAD output from the address counter 33A has changed, and outputs a one-shot pulse detection signal DT to the ATD circuit 8.

時刻ｔ２１７において、ページラッチ信号生成部４２Ａは、１６Ｗ境界カウンタ３６の計数値のデクリメント処理が行われて「１」となって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ２１６において立ち上げたページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ部１０−０、１０−１、１０−２、１０−３は、夫々、センスデータラッチ９Ａから出力されているセンスラッチデータＳＬＤ０１、ＳＬＤ２３、ＳＬＤ４５、ＳＬＤ６７をラッチし、「Ｄ１６」および「Ｄ１７」、「Ｄ１８」および「Ｄ１９」、「Ｄ２０」および「Ｄ２１」、「Ｄ２２」および「Ｄ２３」をページラッチデータＰＬＤとして出力する。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ１５」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１６」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。 At time t217 , the page latch signal generation unit 42A performs decrement processing of the count value of the 16W boundary counter 36 to become “1”, and at the rising edge of the internal clock CLK input in the case of the above operation period. synchronously, (from "H" level and the "L" level) lowers the page latch signal PL0~PL3 launched at time t 216. As a result, the page latch units 10-0, 10-1, 10-2, and 10-3 latch the sense latch data SLD01, SLD23, SLD45, and SLD67 output from the sense data latch 9A, respectively. ”And“ D17 ”,“ D18 ”and“ D19 ”,“ D20 ”and“ D21 ”,“ D22 ”and“ D23 ”are output as page latch data PLD.
The output buffer latch 12B holds “D15” output from the output latch 12A in synchronization with the rising edge of the internal clock CLK.
The output latch 12A holds the page data PD (“D16”) output from the page selector 11A in synchronization with the rising edge of the internal clock CLK, and outputs the output data via the selector 13 and the data output control unit 14. Output as OUT.

ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１、ＰＬＤ２３、ＰＬＤ４５、ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ１７」を選択して、「Ｄ１７」をページデータＰＤとして出力する。
以降、図１５の時刻ｔ１１３以降と同様の動作が行われる。 The page control signal generation unit 43A increments the page control signal PC from “P0” to “P1” in synchronization with the internal clock CLK input in the above operation period, and sets “P1” to the page control signal PC. Output as. Thereby, the page selector 11A receives the page control signal PC (PLD01, PLD23, PLD45, PLD67) from the page latch data PLD (PLD01, PLD23, PLD45, PLD67) output from the page latch 10A (page latch units 10-0 to 10-3). “D17” corresponding to “P1”) is selected, and “D17” is output as page data PD.
Thereafter, the same operation as the time t 113 onward in FIG 15 is performed.

図１７は、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「７」の場合における、本実施の形態の各回路の動作のタイミングチャートを示している。
時刻ｔ３０１〜ｔ３０６、およびｔ３６２において、図１５において説明した時刻ｔ１０１〜ｔ１０６、およびｔ１６２と同様の動作が行われる。 FIG. 17 shows a timing chart of the operation of each circuit of the present embodiment when the first latency is 6 cycles and the lower 4 bits of the start address are “7”.
At times t 301 to t 306 and t 362 , operations similar to those at times t 101 to t 106 and t 162 described in FIG. 15 are performed.

時刻ｔ３０７において、ファーストレイテンシカウンタ３４Ａは計数値を「１」デクリメントして「０」にする。
アドレスカウンタ３３Ａは、最初のメモリアクセスが完了しているので、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ３７２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９Ａに入力され、センスデータラッチ９Ａは、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１４」〜「Ｄ１５」をセンスラッチデータＳＬＤ（ＳＬＤ０１〜ＳＬＤ６７）として出力する。 At time t307 , the first latency counter 34A decrements the count value by “1” to “0”.
Since the first memory access has been completed, the address counter 33A increments the count value by “1” in synchronization with the rising edge of the internal clock CLK input during the above operation period, and the next burst to be accessed Output as address BAD.
At this time, the address change detection unit 41A detects that the burst address BAD output from the address counter 33A has changed, and outputs a one-shot pulse detection signal DT to the ATD circuit 8. The detection signal DT is delayed by a predetermined time (memory access time) by the ATD circuit 8 and input to the sense data latch 9A as the sense amplifier control signal SC at time t372 . The sense data latch 9A is output from the sense amplifier 7. The memory data MD to be processed is latched, and “D14” to “D15” are output as sense latch data SLD (SLD01 to SLD67).

また、時刻ｔ３０７において、データカウンタ書込部３９Ａは、最初の１６ワード境界前の有効データ、つまり、下位４ビットが「７」なので最初の１６ワード境界前の１回目のメモリアクセスで読み出される有効データと２回目のメモリアクセスで読み出される有効データ、の出力に必要なクロックサイクルを計数するために、ファーストレイテンシカウンタ３４Ａの計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２Ａに記憶されているデータ計数初期値「８」を読み込み、読み込んだデータ計数初期値「８」をデータカウンタ３５Ａに対して計数の初期値として書き込む。
境界カウンタ書込部４０Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３６Ａに記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」を１６Ｗ境界カウンタ３６Ａに対して計数の初期値として書き込む。
ページラッチ信号生成部４２Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ３０２において立ち上げたページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ部１０−０、１０−１、１０−２、１０−３は、夫々、センスデータラッチ９Ａから出力されているセンスラッチデータＳＬＤ０１、ＳＬＤ２３、ＳＬＤ４５、ＳＬＤ６７をラッチし、「Ｄ８」および「Ｄ９」、「Ｄ１０」および「Ｄ１１」、「Ｄ１２」および「Ｄ１３」、「Ｄ７」をページラッチデータＰＬＤ０１、ＰＬＤ２３、ＰＬＤ４５、ＰＬＤ６７として出力する。なお、有効データのみ記載している。
出力ラッチ１２Ａは、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ７」：下位４ビット「７」に対応したワードデータ）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。 At time t 307 , the data counter writing unit 39A reads the valid data before the first 16-word boundary, that is, the first memory access before the first 16-word boundary because the lower 4 bits are “7”. In order to count the clock cycles necessary for outputting valid data and valid data read in the second memory access, the count value of the first latency counter 34A is “1”, and is input in the above operation period. In synchronization with the rising edge of the internal clock CLK, the data count initial value “8” stored in the valid data register 32A is read, and the read data count initial value “8” is initialized to the data counter 35A. Write as a value.
The boundary counter writing unit 40A has a count value of the first latency counter 34A of “1”, and is stored in the first latency register 36A in synchronization with the rising edge of the internal clock CLK input in the above operation period. The weight count initial value “5” is read, and the read weight count initial value “5” is written to the 16W boundary counter 36A as the count initial value.
Page latch signal generating unit 42A, a count value of the first latency counter 34A is "1", in synchronization with the rising edge of the internal clock CLK input when the operation period, launched at time t 302 The page latch signals PL0 to PL3 are lowered (from "H" level to "L" level). As a result, the page latch units 10-0, 10-1, 10-2, and 10-3 latch the sense latch data SLD01, SLD23, SLD45, and SLD67 output from the sense data latch 9A, respectively. ”And“ D9 ”,“ D10 ”and“ D11 ”,“ D12 ”and“ D13 ”, and“ D7 ”are output as page latch data PLD01, PLD23, PLD45, and PLD67. Only valid data is shown.
The output latch 12A holds the page data PD (“D7”: word data corresponding to the lower 4 bits “7”) output from the page selector 11 in synchronization with the rising edge of the internal clock CLK. The data is output as output data OUT via the data output control unit 14.

ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ７」から「Ｐ０」にインクリメントし、「Ｐ０」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ０」）に対応する「Ｄ８」を選択して、「Ｄ８」をページデータＰＤとして出力する。
ウェイト信号生成部４４Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ３０２において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。
時刻ｔ３０７において、ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「８」で１６Ｗ境界カウンタ３６Ａの計数値が「３」以上の「５」であるので、ページラッチ立上信号を「１」にする。 The page control signal generator 43A increments the page control signal PC from “P7” to “P0” in synchronization with the rising edge of the internal clock CLK input during the above operation period, and sets “P0” to page control. Output as signal PC. Thus, the page selector 11 selects the page control signal PC (“P0”) from the page latch data PLD (PLD01 to PLD67) output from the page latch 10A (page latch units 10-0 to 10-3). “D8” corresponding to is selected and “D8” is output as page data PD.
Wait wait signal generating unit 44A is a count value of the first latency counter 34A is "1", which in synchronization with the rise of the internal clock CLK inputted to the case of the operation period, launched at time t 302 The signal WAIT is lowered (from “H” level to “L” level).
At time t 307 , the page latch signal generation unit 42A outputs the page latch rising signal because the count value of the data counter 35A is “8” and the count value of the 16W boundary counter 36A is “5” that is “3” or more. Set to “1”.

時刻ｔ３０８において、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「７」にする。１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「４」にする。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ７」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ８」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。 At time t308 , the data counter 35A decrements the count value by “1” and sets the count value to “7” in synchronization with the rising edge of the internal clock CLK input in the above operation period. The 16W boundary counter 36A decrements the count value by “1” in synchronization with the rising edge of the input internal clock CLK to set the count value to “4”.
The output buffer latch 12B holds “D7” output from the output latch 12A in synchronization with the rising edge of the internal clock CLK.
The output latch 12A holds the page data PD (“D8”) output from the page selector 11A in synchronization with the rising edge of the internal clock CLK, and outputs the output data via the selector 13 and the data output control unit 14. Output as OUT.

ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ９」を選択して、「Ｄ９」をページデータＰＤとして出力する。   The page control signal generation unit 43A increments the page control signal PC from “P0” to “P1” in synchronization with the rising edge of the internal clock CLK input during the above operation period, and sets “P1” to page control. Output as signal PC. Accordingly, the page selector 11A receives the page control signal PC (“P1”) from the page latch data PLD (PLD01 to PLD67) output by the page latch 10A (page latch units 10-0 to 10-3). “D9” corresponding to is selected and “D9” is output as page data PD.

時刻ｔ３０９、ｔ３１０において、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「７」→「６」→「５」）、計数値が「５」になる。１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して計数値を「１」デクリメントし（「４」→「３」→「２」）、計数値が「２」になる。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されているデータ（「Ｄ８」、「Ｄ９」）を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（Ｄ９、Ｄ１０）。 At times t 309 and t 310 , the data counter 35A decrements the count value by “1” (“7” → “6” → in synchronization with the rising edge of the internal clock CLK input in the above operation period). “5”), the count value becomes “5”. The 16W boundary counter 36A decrements the count value by “1” in synchronization with the rising edge of the input internal clock CLK (“4” → “3” → “2”), and the count value becomes “2”.
The output buffer latch 12B holds the data (“D8”, “D9”) output from the output latch 12A in synchronization with the rising edge of the internal clock CLK.
The output latch 12A holds the page data PD output from the page selector 11A in synchronization with the rising edge of the internal clock CLK, and outputs it as output data OUT via the selector 13 and the data output control unit 14 ( D9, D10).

ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣをインクリメントし、インクリメント後のデータをページコントロール信号ＰＣとして出力する（Ｐ２、Ｐ３）。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣに対応するページラッチデータＰＬＤを選択して、選択したページラッチデータＰＬＤをページデータＰＤとして出力する（Ｄ１０、Ｄ１１）。   The page control signal generation unit 43A increments the page control signal PC in synchronization with the internal clock CLK input during the above operation period, and outputs the incremented data as the page control signal PC (P2, P3). ). Accordingly, the page selector 11A causes the page latch corresponding to the page control signal PC from the page latch data PLD (PLD01 to PLD67) output from the page latch 10A (page latch units 10-0 to 10-3). The data PLD is selected, and the selected page latch data PLD is output as page data PD (D10, D11).

時刻ｔ３１１において、ページラッチ信号生成部４２Ａは、ページラッチ立上信号が「１」であり、１６Ｗ境界カウンタ３６Ａの計数値のデクリメント処理が行われて「２」となって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、最初の１６ワード境界前の２回目のメモリアクセスで読み出された有効データを保持することになるページラッチ部１０−３に、最初の１６ワード境界前の１回目のメモリアクセスで読み出され保持されていた有効データが既にバースト出力されて不要になっており、スタートアドレスの下位４ビットが「７」であるため、ページラッチ信号ＰＬ３のみを立ち上げる（「Ｌ」レベルから「Ｈ」レベルにする）とともに、ページラッチ立上信号を「０」にする。なお、ページラッチ信号ＰＬ０〜ＰＬ２は「Ｌ」レベルのままである。
データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「４」にする。１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「１」にする。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ１０」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１１」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。 At time t 311 , the page latch signal generation unit 42A determines that the page latch rising signal is “1”, the count value of the 16W boundary counter 36A is decremented, and becomes “2”. In synchronization with the rising edge of the internal clock CLK input in this case, the page latch unit 10-3 holding the valid data read by the second memory access before the first 16-word boundary Since the valid data read and held in the first memory access before the 16-word boundary is already output in burst and is unnecessary, the lower 4 bits of the start address are “7”. Only PL3 is raised (from “L” level to “H” level), and the page latch rising signal is set to “0”. Note that the page latch signals PL0 to PL2 remain at the “L” level.
The data counter 35A decrements the count value by “1” and sets the count value to “4” in synchronization with the rising edge of the internal clock CLK input during the above operation period. The 16W boundary counter 36A decrements the count value by “1” in synchronization with the rising edge of the input internal clock CLK to set the count value to “1”.
The output buffer latch 12B holds “D10” output from the output latch 12A in synchronization with the rising edge of the internal clock CLK.
The output latch 12A holds the page data PD (“D11”) output from the page selector 11A in synchronization with the rising edge of the internal clock CLK, and outputs the output data via the selector 13 and the data output control unit 14. Output as OUT.

ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ３」から「Ｐ４」にインクリメントし、「Ｐ４」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ４」）に対応する「Ｄ１２」を選択して、「Ｄ１２」をページデータＰＤとして出力する。   The page control signal generation unit 43A increments the page control signal PC from “P3” to “P4” in synchronization with the rising edge of the internal clock CLK input in the above operation period, and controls “P4” to page control. Output as signal PC. Accordingly, the page selector 11A receives the page control signal PC (“P4”) from the page latch data PLD (PLD01 to PLD67) output by the page latch 10A (page latch units 10-0 to 10-3). “D12” corresponding to is selected and “D12” is output as page data PD.

時刻ｔ３１２において、ページラッチ信号生成部４２Ａは、未出力の有効データを保持しているページラッチ部以外のページラッチ部で最初の１６ワード境界前の２回目のメモリアクセスで読み出された有効データを保持可能になっており、最初の１６ワード境界前の２回目のメモリアクセスが完了して読み出されたメモリデータがセンスデータラッチ１０Ａから出力されているので、１６Ｗ境界カウンタ３６Ａの計数値のデクリメント処理が行われて「１」となって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ３１１において立ち上げたページラッチ信号ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルにする。）。これにより、ページラッチ部１０−３は、センスデータラッチ９Ａから出力されているセンスラッチデータＳＬＤ６７をラッチし、「Ｄ１４」〜「Ｄ１５」をページラッチデータＰＬＤ６７として出力する。なお、時刻ｔ３１２、ｔ３１３において、ページラッチ信号ＰＬ０〜ＰＬ２は「Ｌ」レベルのままであるため、ページラッチデータＰＬＤ０１は「Ｄ８」および「Ｄ９」、ページラッチデータＰＬＤ２３は「Ｄ１０」および「Ｄ１１」、ページラッチデータＰＬＤ４５は「Ｄ１２」および「Ｄ１３」のままである。 At time t 312 , the page latch signal generation unit 42 </ b> A uses the second memory access before the first 16-word boundary in the page latch unit other than the page latch unit that holds the non-output valid data. Since the data can be held and the memory data read out after the second memory access before the first 16 word boundary is completed is output from the sense data latch 10A, the count value of the 16W boundary counter 36A Is decremented to “1” and the page latch signal PL3 raised at time t 311 falls in synchronization with the rise of the internal clock CLK input in the above operation period (“ From “H” level to “L” level). Accordingly, the page latch unit 10-3 latches the sense latch data SLD67 output from the sense data latch 9A, and outputs “D14” to “D15” as the page latch data PLD67. At time t 312 and t 313 , the page latch signals PL0 to PL2 remain at the “L” level, so that the page latch data PLD01 is “D8” and “D9”, and the page latch data PLD23 is “D10” and “ D11 ”and page latch data PLD45 remain“ D12 ”and“ D13 ”.

アドレスカウンタ３３Ａは、バースト出力する必要のある有効データ数が８未満になっており、かつ、メモリアクセスが完了しているので、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ３８２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９Ａに入力され、センスデータラッチ９Ａは、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１６」〜「Ｄ２３」をセンスラッチデータＳＬＤ（ＳＬＤ０１〜ＳＬＤ６７）として出力する。 The address counter 33A is synchronized with the rising edge of the internal clock CLK input during the above operation period because the number of valid data that need to be burst output is less than 8 and the memory access is completed. Then, the count value is incremented by “1” and output as a burst address BAD to be accessed next.
At this time, the address change detection unit 41A detects that the burst address BAD output from the address counter 33A has changed, and outputs a one-shot pulse detection signal DT to the ATD circuit 8. The detection signal DT is delayed by a predetermined time (memory access time) by the ATD circuit 8 and input to the sense data latch 9A as the sense amplifier control signal SC at time t382 . The sense data latch 9A is output from the sense amplifier 7 The memory data MD to be processed is latched, and “D16” to “D23” are output as sense latch data SLD (SLD01 to SLD67).

時刻ｔ３１２において、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「３」にする。
境界カウンタ書込部４０Ａは、１６ワード境界信号が「Ｈ」レベルであるので、メモリアクセスに必要なクロックサイクルを計数するために、１６Ｗ境界カウンタ３６Ａの計数値のデクリメント処理が行われて計数値が「１」となって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３６Ａに記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」を１６Ｗ境界カウンタ３６Ａに対して計数の初期値として書き込む。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ１１」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１２」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。 At time t312 , the data counter 35A decrements the count value by “1” and sets the count value to “3” in synchronization with the rising edge of the internal clock CLK input in the above operation period.
Since the 16-word boundary signal is at “H” level, the boundary counter writing unit 40A performs a decrement process on the count value of the 16W boundary counter 36A in order to count the clock cycles necessary for memory access. Becomes “1”, and the wait count initial value “5” stored in the first latency register 36A is read in synchronization with the rising edge of the internal clock CLK input in the above operation period, and the read wait The initial count value “5” is written in the 16W boundary counter 36A as the initial count value.
The output buffer latch 12B holds “D11” output from the output latch 12A in synchronization with the rising edge of the internal clock CLK.
The output latch 12A holds the page data PD (“D12”) output from the page selector 11A in synchronization with the rising edge of the internal clock CLK, and outputs the output data via the selector 13 and the data output control unit 14. Output as OUT.

ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ４」から「Ｐ５」にインクリメントし、「Ｐ５」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ５」）に対応する「Ｄ１３」を選択して、「Ｄ１３」をページデータＰＤとして出力する。   The page control signal generation unit 43A increments the page control signal PC from “P4” to “P5” in synchronization with the rising edge of the internal clock CLK input during the above operation period, and sets “P5” to page control. Output as signal PC. As a result, the page selector 11A receives the page control signal PC (“P5”) from the page latch data PLD (PLD01 to PLD67) output from the page latch 10A (page latch units 10-0 to 10-3). “D13” corresponding to is selected and “D13” is output as page data PD.

時刻ｔ３１３〜時刻ｔ３１４において、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「３」→「２」→「１」）、計数値が「１」になる。１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「５」→「４」→「３」）、計数値が「３」になる。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されているデータ（「Ｄ１２」、「Ｄ１３」）を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１から出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（Ｄ１３〜Ｄ１４）。 From time t 313 to time t 314 , the data counter 35A decrements the count value by “1” (“3” → “2”) in synchronization with the rising edge of the internal clock CLK input during the above operation period. → “1”), the count value becomes “1”. The 16W boundary counter 36A decrements the count value by “1” in synchronization with the rising edge of the input internal clock CLK (“5” → “4” → “3”), and the count value becomes “3”.
The output buffer latch 12B holds the data (“D12”, “D13”) output from the output latch 12A in synchronization with the rising edge of the internal clock CLK.
The output latch 12A holds the page data PD output from the page selector 11 in synchronization with the rising edge of the internal clock CLK, and outputs it as output data OUT via the selector 13 and the data output control unit 14 ( D13-D14).

時刻ｔ３１３〜時刻ｔ３１４において、ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣをインクリメントし、インクリメント後のデータをページコントロール信号ＰＣとして出力する（Ｐ６、Ｐ７）。ページコントロール信号生成部４３Ａは、データカウンタ３５Ａの計数値が「１」で１６Ｗ境界カウンタ３６の計数値が「３」以上の「３」であるので動作を停止する（計数を行わない状態）。
これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣに対応するページラッチデータＰＬＤを選択して、選択したページラッチデータＰＬＤをページデータＰＤとして出力する（Ｄ１４〜Ｄ１５）。 From time t 313 to time t 314 , the page control signal generation unit 43A increments the page control signal PC in synchronization with the internal clock CLK input in the case of the above operation period, and performs page control on the incremented data. It outputs as signal PC (P6, P7). Since the count value of the data counter 35A is “1” and the count value of the 16W boundary counter 36 is “3” which is equal to or greater than “3”, the page control signal generation unit 43A stops the operation (the state where no counting is performed).
Accordingly, the page selector 11A causes the page latch corresponding to the page control signal PC from the page latch data PLD (PLD01 to PLD67) output from the page latch 10A (page latch units 10-0 to 10-3). The data PLD is selected, and the selected page latch data PLD is output as page data PD (D14 to D15).

時刻ｔ３１５において、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし、計数値が「０」になる。１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし、計数値が「２」になる。ページコントロール信号生成部４３Ａは、１６Ｗ境界カウンタ３６Ａの計数値が「２」になったので動作を開始する（計数を行う状態）。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ１４」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１から出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（Ｄ１５）。 At time t315 , the data counter 35A decrements the count value by “1” in synchronization with the rising edge of the internal clock CLK input in the above operation period, and the count value becomes “0”. The 16W boundary counter 36A decrements the count value by “1” in synchronization with the rising edge of the input internal clock CLK, and the count value becomes “2”. The page control signal generation unit 43A starts the operation because the count value of the 16W boundary counter 36A has reached “2” (counting state).
The output buffer latch 12B holds “D14” output from the output latch 12A in synchronization with the rising edge of the internal clock CLK.
The output latch 12A holds the page data PD output from the page selector 11 in synchronization with the rising edge of the internal clock CLK, and outputs it as output data OUT via the selector 13 and the data output control unit 14 ( D15).

バースト制御部３Ａは、データカウンタ３５Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ３０２において立ち上げた１６ワード境界信号を立ち下げる。これにより、以降、バーストアドレスが「１」インクリメントされるタイミングにおいてもファーストレイテンシレジスタ３１Ａに記憶されているウェイト計数初期値を新たに１６Ｗ境界カウンタ３６Ａに書き込まれることがなくなる。 Burst control unit 3A in synchronization with the rise of the internal clock CLK count value of the data counter 35A is entered when a "1", lowers the 16 word boundary signal launched at time t 302. As a result, the wait count initial value stored in the first latency register 31A is not newly written to the 16W boundary counter 36A even when the burst address is incremented by “1”.

時刻ｔ３１６において、１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし、計数値が「１」になる。
ウェイト信号生成部４４Ａは、データカウンタ３５Ａの計数値が「０」で１６ワード境界カウンタ３６Ａの計数値が「２」以上の「２」であるので、つまり、有効データの全てを出力してもメモリアクセスが完了していないので、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる（「Ｌ」レベルから「Ｈ」レベルにする）。
ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「０」で１６Ｗ境界カウンタ３６Ａの計数値が「２」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬ０〜ＰＬ３を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。 At time t316 , the 16W boundary counter 36A decrements the count value by “1” in synchronization with the rising edge of the input internal clock CLK, and the count value becomes “1”.
Since the count value of the data counter 35A is “0” and the count value of the 16-word boundary counter 36A is “2” or more, that is, the wait signal generation unit 44A outputs all the valid data. Since the memory access is not completed, the wait signal WAIT is raised (changed from the “L” level to the “H” level) in synchronization with the rising edge of the internal clock CLK input during the above operation period.
The page latch signal generation unit 42A has a count value of the data counter 35A of “0” and a count value of the 16W boundary counter 36A of “2”, and the rising edge of the internal clock CLK input in the above operation period. Synchronously, page latch signals PL0 to PL3 are raised (from “L” level to “H” level).

出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ１５」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ７」から「Ｐ０」にインクリメントし、「Ｐ０」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ０」）に対応する「Ｄ１６」を選択して、「Ｄ１６」をページデータＰＤとして出力する。 The output buffer latch 12B holds “D15” output from the output latch 12A in synchronization with the rising edge of the internal clock CLK.
The page control signal generator 43A increments the page control signal PC from “P7” to “P0” in synchronization with the rising edge of the internal clock CLK input during the above operation period, and sets “P0” to page control. Output as signal PC. Accordingly, the page selector 11A receives the page control signal PC (“P0”) from the page latch data PLD (PLD01 to PLD67) output by the page latch 10A (page latch units 10-0 to 10-3). “D16” corresponding to is selected and “D16” is output as page data PD.

時刻ｔ３１７において、有効データの出力とメモリアクセスの双方が完了することになるので、アドレスカウンタ３３Ａは、データカウンタ３５Ａの計数値が「０」で１６Ｗ境界カウンタ３６は計数値が「１」であって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。 At time t 317 , both the output of valid data and memory access are completed, so that the address counter 33 A has a count value of the data counter 35 A of “0” and the 16W boundary counter 36 has a count value of “1”. Therefore, the count value is incremented by “1” in synchronization with the rising edge of the internal clock CLK input during the above operation period, and is output as the burst address BAD to be accessed next. At this time, the address change detection unit 41A detects that the burst address BAD output from the address counter 33A has changed, and outputs a one-shot pulse detection signal DT to the ATD circuit 8.

時刻ｔ３１７において、ページラッチ信号生成部４２Ａは、１６Ｗ境界カウンタ３６Ａの計数値のデクリメント処理が行われて「１」となって、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ３１６において立ち上げたページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ部１０−０、１０−１、１０−２、１０−３は、夫々、センスデータラッチ９Ａから出力されているセンスラッチデータＳＬＤ０１、ＳＬＤ２３、ＳＬＤ４５、ＳＬＤ６７をラッチし、「Ｄ１６」および「Ｄ１７」、「Ｄ１８」および「Ｄ１９」、「Ｄ２０」および「Ｄ２１」、「Ｄ２２」および「Ｄ２３」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１６」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。 At time t 317 , the page latch signal generation unit 42 </ b> A decrements the count value of the 16W boundary counter 36 </ b> A to “1”, and at the rising edge of the internal clock CLK input in the above operation period. synchronization with, (is from the "H" level to the "L" level), which lowers the page latch signal PL0~PL3 launched at time t 316. As a result, the page latch units 10-0, 10-1, 10-2, and 10-3 latch the sense latch data SLD01, SLD23, SLD45, and SLD67 output from the sense data latch 9A, respectively. ”And“ D17 ”,“ D18 ”and“ D19 ”,“ D20 ”and“ D21 ”,“ D22 ”and“ D23 ”are output as page latch data PLD.
The output latch 12A holds the page data PD (“D16”) output from the page selector 11A in synchronization with the rising edge of the internal clock CLK, and outputs the output data via the selector 13 and the data output control unit 14. Output as OUT.

ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１、ＰＬＤ２３、ＰＬＤ４５、ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ１７」を選択して、「Ｄ１７」をページデータＰＤとして出力する。
以降、図１５の時刻ｔ１１３以降と同様の動作が行われる。 The page control signal generation unit 43A increments the page control signal PC from “P0” to “P1” in synchronization with the internal clock CLK input in the above operation period, and sets “P1” to the page control signal PC. Output as. Thereby, the page selector 11A receives the page control signal PC (PLD01, PLD23, PLD45, PLD67) from the page latch data PLD (PLD01, PLD23, PLD45, PLD67) output from the page latch 10A (page latch units 10-0 to 10-3). “D17” corresponding to “P1”) is selected, and “D17” is output as page data PD.
Thereafter, the same operation as the time t 113 onward in FIG 15 is performed.

上記において、基本的動作を説明した本実施の形態のフラッシュメモリにおいてサスペンドが発生した場合の動作について図１８を参照しつつ説明する。図１８は、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「Ｃ（１２）」の場合における、従来例の各回路の動作のタイミングチャートを示している。ただし、サスペンドが発生していない期間は上述した動作と同様であることから、ここでは、サスペンド期間の動作について説明する。
時刻ｔ４２１において、アウトプットイネーブル信号ＯＥＢが立ち上がると（「Ｌ」レベルから「Ｈ」レベルに遷移する）と（サスペンドの発生）、時刻ｔ４０８において、入力バッファ１は内部クロックＣＬＫの立ち上がりに同期して、クロックイネーブル信号ＣＬＫＥＮを立ち下げる（「Ｈ」レベルから「Ｌ」レベルに遷移させる）。
また、ウェイト信号生成部４４Ａは、クロックイネーブル信号ＣＬＫＥＮの立ち下がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる。 With reference to FIG. 18, the operation when the suspend occurs in the flash memory according to the present embodiment, in which the basic operation is described above, will be described. FIG. 18 shows a timing chart of the operation of each circuit of the conventional example when the first latency is 6 cycles and the lower 4 bits of the start address are “C (12)”. However, since the period in which no suspend occurs is similar to the above-described operation, the operation in the suspend period will be described here.
When the output enable signal OEB rises at time t 421 (transition from “L” level to “H” level) (occurrence of suspend), the input buffer 1 is synchronized with the rising edge of the internal clock CLK at time t 408 . Then, the clock enable signal CLKEN falls (transition from the “H” level to the “L” level).
The wait signal generation unit 44A raises the wait signal WAIT in synchronization with the fall of the clock enable signal CLKEN.

時刻ｔ４０８において、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「２」にする。１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「４」にする。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ１２」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１３」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。 At time t408 , the data counter 35A decrements the count value by “1” in synchronization with the rising edge of the internal clock CLK input during the above-described operation period to set the count value to “2”. The 16W boundary counter 36A decrements the count value by “1” in synchronization with the rising edge of the input internal clock CLK to set the count value to “4”.
The output buffer latch 12B holds “D12” output from the output latch 12A in synchronization with the rising edge of the internal clock CLK.
The output latch 12A holds the page data PD (“D13”) output from the page selector 11A in synchronization with the rising edge of the internal clock CLK, and outputs the output data via the selector 13 and the data output control unit 14. Output as OUT.

ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ５」から「Ｐ６」にインクリメントし、「Ｐ６」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ６」）に対応する「Ｄ１４」を選択して、「Ｄ９」をページデータＰＤとして出力する。   The page control signal generation unit 43A increments the page control signal PC from “P5” to “P6” in synchronization with the rising edge of the internal clock CLK input in the above operation period, and sets “P6” to page control. Output as signal PC. Accordingly, the page selector 11A receives the page control signal PC (“P6”) from the page latch data PLD (PLD01 to PLD67) output from the page latch 10A (page latch units 10-0 to 10-3). “D14” corresponding to is selected and “D9” is output as page data PD.

時刻ｔ４２２において、アウトプットイネーブル信号ＯＥＢが立ち下がる（「Ｈ」レベルから「Ｌ」レベルに遷移する）と、時刻ｔ４０９において、入力バッファ１は入力される内部クロックＣＬＫの立ち上がりに同期して、クロックイネーブル信号ＣＬＫＥＮを立ち上げる（「Ｌ」レベルから「Ｈ」レベルに遷移させる）。
また、ウェイト信号生成部４４は、クロックイネーブル信号ＣＬＫＥＮの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち下げる。
なお、ファーストレイテンシの期間中にサスペンドが発生した場合も、上述した通り、ファーストレイテンシカウンタ３４Ａがクロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであると「Ｌ」レベルであるとにかかわらず動作するため、本実施の形態のファーストレイテンシカウンタ３４Ａがサスペンド期間中であってもメモリアクセスのアクセス時間に対応したクロックサイクル数を計数していることになり、ファーストレイテンシカウンタ３４Ａの計数値は実際にメモリアクセスが完了する時点のクロックサイクル数と指し示すことになる。 When the output enable signal OEB falls (changes from “H” level to “L” level) at time t 422 , the input buffer 1 synchronizes with the rising edge of the input internal clock CLK at time t 409 . The clock enable signal CLKEN is raised (transition from “L” level to “H” level).
Further, the wait signal generation unit 44 causes the wait signal WAIT to fall in synchronization with the rise of the clock enable signal CLKEN.
Even when the suspend occurs during the first latency period, as described above, the first latency counter 34A operates regardless of whether the clock enable signal CLKEN is at the “H” level or not at the “L” level. Even if the first latency counter 34A of the present embodiment is in the suspend period, the number of clock cycles corresponding to the access time of the memory access is counted, and the count value of the first latency counter 34A is actually the memory access. It will indicate the number of clock cycles at the time of completion.

時刻ｔ４０９、ｔ４１０において、データカウンタ３５Ａは、上記の停止期間の場合に入力される内部クロックＣＬＫの立ち上がり（クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がり）であるので、入力される内部クロックＣＬＫの立ち上がりに同期した計数値を「１」デクリメントする処理を行わず、計数値は「２」のままである。
１６Ｗ境界カウンタ３６Ａは、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであると「Ｌ」レベルであるとにかかわらず動作するので、入力される内部クロックＣＬＫの立ち上がりに同期して計数値を「１」デクリメントし（「４」→「３」→「２」）、計数値が「２」になる。つまり、本実施の形態の１６Ｗ境界カウンタ３６Ａはサスペンド期間中であってもメモリアクセスのアクセス時間に対応したクロックサイクル数を計数していることになり、１６Ｗ境界カウンタ３６Ａの計数値は実際にメモリアクセスが完了する時点のクロックサイクル数と指し示すことになる。
また、ページコントロール信号生成部４３は、上記の停止期間の場合に入力される内部クロックＣＬＫの立ち上がり（クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がり）に同期したページコントロール信号を「１」インクリメントする動作を行わず、ページコントロール信号ＰＣは「Ｐ６」のままである。
なお、ファーストレイテンシの期間中にサスペンドが発生した場合も、上述した通り、ファーストレイテンシカウンタ３４Ａがクロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであると「Ｌ」レベルであるとにかかわらず動作するため、本実施の形態のファーストレイテンシカウンタ３４Ａがサスペンド期間中であってもメモリアクセスのアクセス時間に対応したクロックサイクル数を計数していることになり、ファーストレイテンシカウンタ３４Ａの計数値は実際にメモリアクセスが完了する時点のクロックサイクル数と指し示すことになる。 At times t 409 and t 410 , the data counter 35A causes the rising edge of the internal clock CLK that is input in the case of the stop period (the rising edge of the internal clock CLK that is input while the clock enable signal CLKEN is at the “L” level, Since the clock enable signal becomes “H” level and rises of the internal clock CLK that is input first, the count value synchronized with the rise of the input internal clock CLK is not decremented by “1”. The count value remains “2”.
Since the 16W boundary counter 36A operates regardless of whether the clock enable signal CLKEN is at “H” level or “L” level, the count value is set to “1” in synchronization with the rising edge of the input internal clock CLK. Decrement (“4” → “3” → “2”) and the count value becomes “2”. That is, the 16W boundary counter 36A of the present embodiment counts the number of clock cycles corresponding to the access time of the memory access even during the suspend period, and the count value of the 16W boundary counter 36A is actually the memory This indicates the number of clock cycles when access is completed.
Further, the page control signal generation unit 43 generates the rising edge of the internal clock CLK input during the above-described stop period (the rising edge of the internal clock CLK input during the period when the clock enable signal CLKEN is at “L” level and the clock enable). The page control signal PC remains at “P6” without performing the operation of incrementing the page control signal by “1” in synchronization with the rising edge of the internal clock CLK input first when the signal becomes “H” level.
Even when suspend occurs during the fast latency period, as described above, the fast latency counter 34A operates regardless of whether the clock enable signal CLKEN is at the “H” level or not at the “L” level. Even if the first latency counter 34A of the present embodiment is in the suspend period, the number of clock cycles corresponding to the access time of the memory access is counted, and the count value of the first latency counter 34A is actually the memory access. It will indicate the number of clock cycles at the time of completion.

時刻ｔ４０９において、出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ１３」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、出力バッファラッチ１２Ｂから出力されているデータ「Ｄ１２」を、内部クロックＣＬＫの立ち上がりに同期して保持する。 At time t409 , the output buffer latch 12B holds “D13” output from the output latch 12A in synchronization with the rising edge of the internal clock CLK.
The output latch 12A holds the data “D12” output from the output buffer latch 12B in synchronization with the rising edge of the internal clock CLK.

時刻ｔ４１０において、出力ラッチ１２Ａは、出力バッファラッチ１２Ｂから出力されているデータ「Ｄ１３」を、内部クロックＣＬＫの立ち上がりに同期して保持する。 At time t410 , the output latch 12A holds the data “D13” output from the output buffer latch 12B in synchronization with the rising edge of the internal clock CLK.

時刻ｔ４１１において、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「１」にする。１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「１」にする。
出力バッファラッチ１２Ｂは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１４」）を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１４」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。 At time t411 , the data counter 35A decrements the count value by “1” in synchronization with the rising edge of the internal clock CLK input during the above-described operation period to set the count value to “1”. The 16W boundary counter 36A decrements the count value by “1” in synchronization with the rising edge of the input internal clock CLK to set the count value to “1”.
The output buffer latch 12B holds the page data PD (“D14”) output from the page selector 11A in synchronization with the rising edge of the internal clock CLK.
The output latch 12A holds the page data PD (“D14”) output from the page selector 11A in synchronization with the rising edge of the internal clock CLK, and outputs the output data via the selector 13 and the data output control unit 14. Output as OUT.

ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ６」から「Ｐ７」にインクリメントし、「Ｐ７」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ７」）に対応する「Ｄ１５」を選択して、「Ｄ１３」をページデータＰＤとして出力する。   The page control signal generation unit 43A increments the page control signal PC from “P6” to “P7” in synchronization with the rising edge of the internal clock CLK input in the above operation period, and sets “P7” to page control. Output as signal PC. Accordingly, the page selector 11A receives the page control signal PC (“P7”) from the page latch data PLD (PLD01 to PLD67) output by the page latch 10A (page latch units 10-0 to 10-3). “D15” corresponding to is selected and “D13” is output as page data PD.

時刻ｔ４１２において、データカウンタ３５Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「０」にする。１６Ｗ境界カウンタ３６Ａは、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「０」にする。
出力バッファラッチ１２Ｂは、出力ラッチ１２Ａから出力されている「Ｄ１４」を、内部クロックＣＬＫの立ち上がりに同期して保持する。
出力ラッチ１２Ａは、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１５」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。 At time t412 , the data counter 35A decrements the count value by “1” and sets the count value to “0” in synchronization with the rising edge of the internal clock CLK input in the above operation period. The 16W boundary counter 36A decrements the count value by “1” to make the count value “0” in synchronization with the rising edge of the input internal clock CLK.
The output buffer latch 12B holds “D14” output from the output latch 12A in synchronization with the rising edge of the internal clock CLK.
The output latch 12A holds the page data PD ("D15") output from the page selector 11A in synchronization with the rising edge of the internal clock CLK, and outputs the output data via the selector 13 and the data output control unit 14. Output as OUT.

ページコントロール信号生成部４３Ａは、上記の動作期間の場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ７」から「Ｐ０」にインクリメントし、「Ｐ０」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ０」）に対応する「Ｄ１６」を選択して、「Ｄ１３」をページデータＰＤとして出力する。
また、ページラッチ信号生成部４２Ａは、ページラッチ信号ＰＬ０〜ＰＬ３を立ち上げる（「Ｌ」レベルから「Ｈ」レベルにする）。 The page control signal generator 43A increments the page control signal PC from “P7” to “P0” in synchronization with the rising edge of the internal clock CLK input during the above operation period, and sets “P0” to page control. Output as signal PC. Accordingly, the page selector 11A receives the page control signal PC (“P0”) from the page latch data PLD (PLD01 to PLD67) output by the page latch 10A (page latch units 10-0 to 10-3). “D16” corresponding to is selected and “D13” is output as page data PD.
Further, the page latch signal generation unit 42A raises the page latch signals PL0 to PL3 (from the “L” level to the “H” level).

このように、ファーストレイテンシカウンタ３４Ａや１６Ｗ境界カウンタ３６Ａがサスペンド期間中であっても動作してクロックサイクル数を計数することになるので、従来例において説明したフラッシュメモリの場合のように、実際のメモリアクセスが完了しているにもかかわらず、見かけ上はメモリアクセスが完了せずにメモリアクセスの完了を待つというようなことがなく、高速なバースト読み出しを実現することができる。   As described above, since the first latency counter 34A and the 16W boundary counter 36A operate and count the number of clock cycles even during the suspend period, as in the case of the flash memory described in the conventional example, Even though the memory access is completed, it is possible to realize a high-speed burst read without apparently waiting for the completion of the memory access without completing the memory access.

上述した本実施の形態のフラッシュメモリにおけるサスペンドが発生しない場合の各組合わせ（下位アドレスとファーストレイテンシとの組合わせ）における最初の１６ワード境界において発生する境界前ウェイトサイクルのサイクル数を図１９に示す。図１９は本実施の形態のフラッシュメモリにおける１６ワード境界前のウェイトサイクル数を示す図である。
図１９に示すように、開始アドレスの下位４ビットの夫々に対して、有効データ数と最初の１６ワード境界におけるウェイトサイクル数（図においては１６ワード境界ウェイトサイクル数と記載）を示している。
有効データ数に関して、「１ｓｔ」は最初の１６ワード境界前の１回目のメモリアクセスでメモリセルアレイから読み出される有効データの数であり、「２ｎｄ」は最初の１６ワード境界前の２回目のメモリアクセスでメモリセルアレイから読み出される有効データの数である。 FIG. 19 shows the number of wait cycles before boundary generated at the first 16 word boundary in each combination (combination of lower address and first latency) in the case where suspend does not occur in the flash memory according to the present embodiment described above. Show. FIG. 19 is a diagram showing the number of wait cycles before the 16-word boundary in the flash memory according to the present embodiment.
As shown in FIG. 19, for each of the lower 4 bits of the start address, the number of valid data and the number of wait cycles at the first 16 word boundary (shown as 16 word boundary wait cycle numbers in the figure) are shown.
Regarding the number of valid data, “1st” is the number of valid data read from the memory cell array in the first memory access before the first 16 word boundary, and “2nd” is the second memory access before the first 16 word boundary. This is the number of valid data read from the memory cell array.

また、「境界前」は、開始アドレスの下位４ビットが「０」から「７」の場合には、「１ｓｔ」のメモリアクセス（最初の１６境界前の１回目のメモリアクセス）でメモリセルアレイから読み出される有効データの数と「２ｎｄ」のメモリアクセス（最初の１６境界前の２回目のメモリアクセス）でメモリセルアレイから読み出される有効データの数との和であり、下位４ビットが「８」から「Ｆ（１５）」の場合には「１ｓｔ」のメモリアクセス（最初の１６境界前の１回目のメモリアクセス）でメモリセルアレイから読み出される有効データの数ということになる。
ｗａｉｔに続く数字はファーストレイテンシのクロックサイクル数であり、例えば「ｗａｉｔ８」はファーストレイテンシのクロックサイクル数が８であることを示している。 “Before boundary” means that when the lower 4 bits of the start address are “0” to “7”, “1st” memory access (the first memory access before the first 16 boundaries) is performed from the memory cell array. This is the sum of the number of valid data to be read and the number of valid data to be read from the memory cell array in the “2nd” memory access (the second memory access before the first 16 boundaries). In the case of “F (15)”, this is the number of valid data read from the memory cell array in the “1st” memory access (the first memory access before the first 16 boundaries).
The number following “wait” is the number of clock cycles of the first latency. For example, “wait 8” indicates that the number of clock cycles of the first latency is 8.

図１９に示されると通り、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「Ｅ（１４）」の場合（図１５）、１６ワード境界ウェイトサイクル数は「３」である。また、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「６」の場合（図１６）、１６ワード境界ウェイトサイクル数は「０」である。さらに、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「８」の場合（図１７）、１６ワード境界ウェイトサイクル数は「１」である。
例えば、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「６」の場合（図図１６の場合）は、１６ワード境界ウェイトサイクル数は「０」であり、従来のフラッシュメモリの１６ワード境界ウェイトサイクル数「３」（図１０参照）に比較して、１６ワード境界ウェイトサイクル数が減少していることが分かる。 As shown in FIG. 19, when the first latency is 6 cycles and the lower 4 bits of the start address are “E (14)” (FIG. 15), the number of 16 word boundary wait cycles is “3”. When the first latency is 6 cycles and the lower 4 bits of the start address are “6” (FIG. 16), the number of 16 word boundary wait cycles is “0”. Further, when the first latency is 6 cycles and the lower 4 bits of the start address are “8” (FIG. 17), the number of 16 word boundary wait cycles is “1”.
For example, when the first latency is 6 cycles and the lower 4 bits of the start address are “6” (in the case of FIG. 16), the 16-word boundary wait cycle number is “0”, and the 16-word boundary of the conventional flash memory It can be seen that the number of 16 word boundary wait cycles is reduced compared to the number of wait cycles “3” (see FIG. 10).

これは、ページラッチ１０Ａを４つのページラッチ部１０−０〜１０−３に分割し、各ページラッチ部１０−０〜１０−３単位で書き込み処理を独立して（個別に）行うようにしたことにより、ページラッチ１０Ａ全体で保持している有効データのバースト出力を待つことなしに、バースト出力の完了したページラット部１０−０〜１０−３のみの書き換えが可能になったことにより得られる効果である。これにより、次のメモリアクセスの開始を早くすることができ、バースト読み出しの高速化が実現される。   In this method, the page latch 10A is divided into four page latch units 10-0 to 10-3, and writing processing is performed independently (individually) in units of the page latch units 10-0 to 10-3. As a result, only the page rats 10-0 to 10-3 that have completed burst output can be rewritten without waiting for the burst output of valid data held in the entire page latch 10A. It is an effect. As a result, the start of the next memory access can be accelerated, and the burst read speed can be increased.

以上説明した本実施の形態によれば、サスペンド発生時（アウトプットイネーブル信号ＯＥＢの立ち上がり時）のクロックイネーブル信号ＣＬＫＥＮの立ち下がりを、従来例で説明したフラッシュメモリではアウトプットイネーブル信号ＯＥＢの立ち上がりに同期させていた（内部クロックＣＬＫとは非同期）のを、アウトプットイネーブル信号ＯＥＢが立ち上がり後の内部クロックＣＬＫ（上述した実施の形態においては、アウトプットイネーブル信号ＯＥＢが立ち上がり後の最初の内部クロックＣＬＫ）の立ち上がりに同期させるようにした。このように、クロックイネーブル信号ＣＬＫＥＮを内部クロックＣＬＫに同期させるようにしたため、従来例のフラッシュメモリで問題となる可能性のあったサスペンド発生（アウトプットイネーブル信号ＯＥＢの立ち上がり）直後の内部クロックＣＬＫの誤動作が本実施の形態のフラッシュメモリでは発生しないという利点が得られる。   According to the present embodiment described above, the fall of the clock enable signal CLKEN at the time of suspend occurrence (at the rise of the output enable signal OEB) is changed to the rise of the output enable signal OEB in the flash memory described in the conventional example. The internal clock CLK after the output enable signal OEB rises (in the above-described embodiment, the first internal clock CLK after the output enable signal OEB rises). ) Synchronized with the rising edge. As described above, since the clock enable signal CLKEN is synchronized with the internal clock CLK, the internal clock CLK immediately after the occurrence of suspend (rising of the output enable signal OEB), which may cause a problem in the conventional flash memory, is generated. There is an advantage that no malfunction occurs in the flash memory of this embodiment.

以上、本発明の好適な実施の形態について説明したが、本発明は上述の実施の形態に限られるものではなく、特許請求の範囲に記載した限りにおいて様々な設計変更が可能なものである。
例えば、従来例において説明した１つのページラッチ信号によりページラッチの書き換えを行うフラッシュメモリに対して、サスペンド発生時（アウトプットイネーブル信号ＯＥＢの立ち上がり時）のクロックイネーブル信号ＣＬＫＥＮの立ち下がりを、アウトプットイネーブル信号ＯＥＢが立ち上がり後の内部クロックＣＬＫ（例えば、アウトプットイネーブル信号ＯＥＢが立ち上がり後の最初の内部クロックＣＬＫ）の立ち上がりに同期させるようにした手法を適用するようにしてもよい。
また、上述した本実施の形態においては、ファーストレイテンシカウンタ３４Ａと１６Ｗ境界カウンタ３６Ａとがクロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルであると「Ｌ」レベルであるとに拘わらず動作するようにしている場合である。これに拘わらず、例えば、クロックイネーブル信号ＣＬＫＥＮが「Ｌ」レベルの期間に入力される内部クロックＣＬＫの立ち上がり、およびクロックイネーブル信号が「Ｈ」レベルになって最初に入力される内部クロックＣＬＫの立ち上がり、以外の内部クロックＣＬＫの立ち上がりに同期して計数値を「１」デクリメントするようにしてもよい。この場合、サスペンド発生中はメモリアクセスのアクセス時間に対応した時間のクロックサイクル数を計数するファーストレイテンシカウンタや１６Ｗ境界カウンタが停止してしまうために、メモリアクセスの開始を早くすることができるという効果は得られなくなるが、従来例のフラッシュメモリで問題となる可能性のあったサスペンド発生（アウトプットイネーブル信号ＯＥＢの立ち上がり）直後の内部クロックＣＬＫの誤動作が本実施の形態のフラッシュメモリでは発生しないという利点が得られる。 The preferred embodiments of the present invention have been described above. However, the present invention is not limited to the above-described embodiments, and various design changes can be made as long as they are described in the claims.
For example, for the flash memory in which the page latch is rewritten by one page latch signal described in the conventional example, the output of the falling edge of the clock enable signal CLKEN when the suspend occurs (when the output enable signal OEB rises) A technique may be applied in which the internal clock CLK after the enable signal OEB rises (for example, the first internal clock CLK after the output enable signal OEB rises) is synchronized.
In the above-described embodiment, the first latency counter 34A and the 16W boundary counter 36A operate regardless of whether the clock enable signal CLKEN is at “H” level or “L” level. Is the case. Regardless of this, for example, the rising edge of the internal clock CLK that is input while the clock enable signal CLKEN is at the “L” level, and the rising edge of the internal clock CLK that is input first when the clock enable signal is at the “H” level. The count value may be decremented by “1” in synchronization with the rise of the internal clock CLK other than. In this case, since the first latency counter and the 16 W boundary counter for counting the number of clock cycles corresponding to the access time of the memory access are stopped during the suspend generation, the memory access can be started earlier. However, the malfunction of the internal clock CLK immediately after the occurrence of suspend (rising of the output enable signal OEB), which may cause a problem in the conventional flash memory, does not occur in the flash memory according to the present embodiment. Benefits are gained.

従来のフラッシュメモリの全体構成を示す図。The figure which shows the whole structure of the conventional flash memory. 図１の入力バッファの動作を説明するためのタイミングチャート。2 is a timing chart for explaining the operation of the input buffer of FIG. 1. 図１の入力バッファの動作を説明するためのタイミングチャート。2 is a timing chart for explaining the operation of the input buffer of FIG. 1. 図１のフラッシュメモリの構成の一部を示す図。FIG. 2 is a diagram showing a part of the configuration of the flash memory in FIG. 1. 図４のフラッシュメモリの構成の一部の動作を説明するための図。FIG. 5 is a diagram for explaining an operation of a part of the configuration of the flash memory of FIG. 図１のフラッシュメモリのバースト制御部の構成を示す図。The figure which shows the structure of the burst control part of the flash memory of FIG. 図１のフラッシュメモリの動作を説明するためのタイミングチャート。2 is a timing chart for explaining the operation of the flash memory of FIG. 1. 図１のフラッシュメモリの動作を説明するためのタイミングチャート。2 is a timing chart for explaining the operation of the flash memory of FIG. 1. 図１のフラッシュメモリの動作を説明するためのタイミングチャート。2 is a timing chart for explaining the operation of the flash memory of FIG. 1. 図１のフラッシュメモリの境界ウェイトサイクルを示す図。FIG. 2 is a diagram showing a boundary wait cycle of the flash memory of FIG. 1. 図１のフラッシュメモリの動作を説明するためのタイミングチャート。2 is a timing chart for explaining the operation of the flash memory of FIG. 1. 本発明の実施の形態のフラッシュメモリの全体構成を示す図。The figure which shows the whole structure of the flash memory of embodiment of this invention. 図１の入力バッファの動作を説明するためのタイミングチャート。2 is a timing chart for explaining the operation of the input buffer of FIG. 1. 図１２のフラッシュメモリのバースト制御部の構成を示す図。The figure which shows the structure of the burst control part of the flash memory of FIG. 図１２のフラッシュメモリの動作を説明するためのタイミングチャート。13 is a timing chart for explaining the operation of the flash memory of FIG. 図１２のフラッシュメモリの動作を説明するためのタイミングチャート。13 is a timing chart for explaining the operation of the flash memory of FIG. 図１２のフラッシュメモリの動作を説明するためのタイミングチャート。13 is a timing chart for explaining the operation of the flash memory of FIG. 図１２のフラッシュメモリの動作を説明するためのタイミングチャート。13 is a timing chart for explaining the operation of the flash memory of FIG. 図１２のフラッシュメモリの境界ウェイトサイクルを示す図。The figure which shows the boundary wait cycle of the flash memory of FIG.

符号の説明Explanation of symbols

１Ａ 入力バッファ
２ アドレスラッチ
３Ａ バースト制御部
４ アドレス制御部
５ デコーダ
６ メモリセルアレイ
７ センスアンプ
８ ＡＴＤ回路
９Ａセンスデータラッチ
１０Ａ ページラッチ
１１Ａ ページセレクタ
１２Ａ 出力ラッチ
１２Ｂ 出力バッファラッチ
１３ セレクタ
１４ データ出力制御部
１５ レディ出力制御部
３３ アドレスカウンタ
３４Ａ ファーストレイテンシカウンタ
３５Ａ データカウンタ
３６Ａ １６Ｗ境界カウンタ
４１Ａ アドレス変化検出部
４２Ａ ページラッチ信号生成部
４３Ａ ページコントロール信号生成部
４４Ａ ウェイト信号生成部

1A input buffer 2 address latch 3A burst control unit 4 address control unit 5 decoder 6 memory cell array 7 sense amplifier 8 ATD circuit 9A sense data latch 10A page latch 11A page selector 12A output latch 12B output buffer latch 13 selector 14 data output control unit 15 Ready output control unit 33 Address counter 34A Fast latency counter 35A Data counter 36A 16W boundary counter 41A Address change detection unit 42A Page latch signal generation unit 43A Page control signal generation unit 44A Wait signal generation unit

Claims (4)

外部から入力される先頭アドレスに基づき、マトリクス状に配置されたメモリ素子から読み出したメモリデータを外部クロックに同期させて連続して外部に出力するバースト読み出しの機能を有する半導体メモリであって、
内部クロックに同期してクロックイネーブル信号をディセーブルにすることを特徴とする半導体メモリ。 A semiconductor memory having a burst read function for continuously outputting memory data read out from memory elements arranged in a matrix in synchronization with an external clock based on a leading address input from the outside,
A semiconductor memory, wherein a clock enable signal is disabled in synchronization with an internal clock. アウトプットイネーブル信号が変化した後の最初の内部クロックに同期してクロックイネーブル信号をディセーブルにすることを特徴とする請求項１記載の半導体メモリ。   2. The semiconductor memory according to claim 1, wherein the clock enable signal is disabled in synchronization with the first internal clock after the output enable signal is changed. 前記メモリ素子をＭ×Ｎ（Ｍ、Ｎは整数）本の読み出し線毎に分割したブロックと、
前記ブロック毎に読み出し線に接続されたメモリ素子のメモリデータを読み出すＮ個のセンスアンプと、
前記Ｎ個のセンスアンプ各々に対して、Ｍ×Ｎ本の読み出し線における何れのＮ本を接続するかの切り替えを行う切替スイッチと、
前記センスアンプにより、前記読み出し線から読み出されたメモリデータをラッチするセンスデータラッチと、
複数のページラッチ部に分割され、各ページラッチ部単位でメモリデータの書込処理を行うページラッチと、
前記ページラッチが出力するメモリデータを選択するページセレクタと、
前記ページセレクタにより選択されたメモリデータを保持して出力する出力ラッチと、
前記出力ラッチが出力するメモリデータを保持するバッファ回路と、
を備えたことを特徴とする請求項２記載の半導体メモリ。 A block obtained by dividing the memory element into M × N (M and N are integers) read lines;
N sense amplifiers for reading out memory data of memory elements connected to read lines for each block;
A selector switch for switching which N of the M × N readout lines are connected to each of the N sense amplifiers;
A sense data latch for latching memory data read from the read line by the sense amplifier;
A page latch that is divided into a plurality of page latch units and performs a memory data write process in units of each page latch unit;
A page selector for selecting memory data output by the page latch;
An output latch for holding and outputting the memory data selected by the page selector;
A buffer circuit for holding memory data output from the output latch;
3. The semiconductor memory according to claim 2, further comprising: 入力されるクロックイネーブル信号がイネーブルであるときに前記メモリセル素子から読み出されるメモリデータを外部に出力するのに要する時間に対応したクロックサイクル数を計数するデータ計数手段と、
メモリアクセスに必要なアクセス時間に対応したクロックサイクル数を計数するタイム計数手段と、
をさらに有することを特徴とする請求項２または請求項３記載の半導体メモリ。

Data counting means for counting the number of clock cycles corresponding to the time required to output the memory data read from the memory cell element to the outside when the input clock enable signal is enabled;
Time counting means for counting the number of clock cycles corresponding to the access time required for memory access;
The semiconductor memory according to claim 2, further comprising:

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010044822A (en) * 2008-08-12 2010-02-25 Toppan Printing Co Ltd Semiconductor memory
JP2010198686A (en) * 2009-02-25 2010-09-09 Toppan Printing Co Ltd Semiconductor memory

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001118395A (en) * 1999-10-18 2001-04-27 Nec Corp Semiconductor memory and data read-out method
JP2002150773A (en) * 2000-09-01 2002-05-24 Mitsubishi Electric Corp Semiconductor device
JP2004206832A (en) * 2002-12-26 2004-07-22 Fujitsu Ltd Semiconductor memory and control method for semiconductor memory
JP2005092966A (en) * 2003-09-16 2005-04-07 Renesas Technology Corp Semiconductor memory device
JP2005228425A (en) * 2004-02-13 2005-08-25 Toppan Printing Co Ltd Semiconductor memory

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001118395A (en) * 1999-10-18 2001-04-27 Nec Corp Semiconductor memory and data read-out method
JP2002150773A (en) * 2000-09-01 2002-05-24 Mitsubishi Electric Corp Semiconductor device
JP2004206832A (en) * 2002-12-26 2004-07-22 Fujitsu Ltd Semiconductor memory and control method for semiconductor memory
JP2005092966A (en) * 2003-09-16 2005-04-07 Renesas Technology Corp Semiconductor memory device
JP2005228425A (en) * 2004-02-13 2005-08-25 Toppan Printing Co Ltd Semiconductor memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010044822A (en) * 2008-08-12 2010-02-25 Toppan Printing Co Ltd Semiconductor memory
JP2010198686A (en) * 2009-02-25 2010-09-09 Toppan Printing Co Ltd Semiconductor memory

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