JP2007078617A - Emi reduction performance test circuit - Google Patents
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Abstract
Description
本発明は、半導体集積回路のEMI(Electro-Magnetic Interference、不要電磁波、不要輻射)低減を目的とした回路のテスト技術に係り、特に、例えばSSCG(Spread Spectrum Clock Generator、スペクトラム拡散クロックジェネレータ)のようにASIC(Application Specific Integrated Circuit)等の半導体チップ(パッケージ)内部に配置されるEMI削減回路のテストを効率的に行うのに好適な技術に関するものである。 The present invention relates to a circuit test technique for reducing EMI (Electro-Magnetic Interference, unwanted radiation) of a semiconductor integrated circuit, and particularly, for example, an SSCG (Spread Spectrum Clock Generator). In particular, the present invention relates to a technique suitable for efficiently testing an EMI reduction circuit arranged inside a semiconductor chip (package) such as an ASIC (Application Specific Integrated Circuit).
電子機器の高速・高密度化等の高性能化に伴い、機器内で使用するクロックの高周波化が進み、それらの電子機器から放出されるEMIノイズが増加する傾向にある。このEMIノイズは、他の電子機器に誤動作や性能低下等の悪影響を与えるため、さまざまな規格により厳しく規制されている。 Along with higher performance of electronic devices such as higher speed and higher density, the frequency of clocks used in the devices has increased, and EMI noise emitted from these electronic devices tends to increase. The EMI noise is severely regulated by various standards because it adversely affects other electronic devices such as malfunction and performance degradation.
これらの規格を満足するために、従来は電磁シールド対策やフェライトビーズ、チョークコイル等、外付け回路として実装されるEMI対策が用いられてきた。しかし、近年の電子機器の小型化・低価格化に対応するため、EMIノイズを削減する手段として、ASIC等の半導体集積回路内部に配置してEMI対策部品を削減できるSSCGを使用するケースが増えている。 In order to satisfy these standards, conventionally, EMI countermeasures mounted as an external circuit such as electromagnetic shield countermeasures, ferrite beads, and choke coils have been used. However, in order to cope with the recent downsizing and cost reduction of electronic devices, there are an increasing number of cases where SSCG that can be disposed inside a semiconductor integrated circuit such as an ASIC and reduce EMI countermeasure parts can be used as means for reducing EMI noise. ing.
このSSCGは、クロック発生源としてのPLL(Phase Locked Loop、位相ロックループ)の発振周波数をわずかに変動させることにより、出力周波数に含まれる不要輻射スペクトラムの最大ピークを下げる技術である。 This SSCG is a technique for lowering the maximum peak of the unwanted radiation spectrum included in the output frequency by slightly varying the oscillation frequency of a PLL (Phase Locked Loop) as a clock generation source.
具体的には、変調が施された基準信号をPLL回路に入力することにより、その出力である発振信号を変調させ、デバイスが動作するタイミングをずらすことにより、ノイズの周波数分布を分散させノイズのピーク値を減少させるものである。 Specifically, by inputting the modulated reference signal to the PLL circuit, the oscillation signal that is the output is modulated, and the timing at which the device operates is shifted to disperse the frequency distribution of the noise and The peak value is reduced.
尚、このようなSSCG等の発信周波数を変調させる技術に関しては、例えば、特許文献1および特許文献2に記載されている。
For example,
このようなEMI低減を目的とした回路に関しては、ダウンスプレッドとセンタースプレッドそれぞれに変調幅を設定した場合の変調ON/OFF確認テストが必要である。尚、ダウンスプレッドとは、変調(拡散)していない元の周波数を基準として、それ以下でスペクトラムを拡散(クロック変調)させるものであり、例えば、SSCGの後段にあたるASICやマイコンの保証周波数以下で使用する場合に最適であり、また、センタースプレッドとは、拡散していない元の周波数を中心としてスペクトラムを拡散(クロック変調)させるものであり、例えば、SSCGの後段のASICやマイコンの保証周波数に対し、使用周波数にマージンがある場合に最適である。 For such a circuit for reducing EMI, a modulation ON / OFF confirmation test is required when the modulation width is set for each of the down spread and the center spread. Note that downspread means that the spectrum is spread (clock modulated) below the original frequency that is not modulated (spread), for example, below the guaranteed frequency of the ASIC or microcomputer that follows SSCG. It is ideal for use, and the center spread is a spectrum spread (clock modulation) centered on the original unspread frequency. For example, the center spread is the guaranteed frequency of the ASIC or microcomputer after SSCG. On the other hand, it is optimal when there is a margin in the frequency used.
このような変調に追従したクロック(発信周波数)の変化を測定・テストするには、オシロスコープや、スペクトルアナライザなどの外部測定装置(外部モニタ)を任意の測定個所に接続し、波形を観察することにより行われる。 To measure and test changes in the clock (oscillation frequency) following such modulation, connect an external measurement device (external monitor) such as an oscilloscope or spectrum analyzer to any measurement location and observe the waveform. Is done.
しかし、ASIC等の半導体集積回路内部に配置され、EMI低減を行うSSCG回路などにおいては、変調幅が、中心周波数に対して数%でしか無い為、外部モニターによるテストを実施すると、外部出力までのゲートの影響(製造プロセス)によりテストの安定度と信頼度にバラツキが発生する。 However, in an SSCG circuit that is disposed inside a semiconductor integrated circuit such as an ASIC and performs EMI reduction, the modulation width is only a few percent with respect to the center frequency. Variations in test stability and reliability occur due to the influence of the gate (manufacturing process).
解決しようとする問題点は、ASIC等の半導体チップ内部にEMI低減を行うSSCGなどの変調回路を設けた際の当該変調回路の動作をテストする場合、EMI変調に追従したクロック(発信周波数)の変化を外部モニターにより測定・テストする従来の技術では、外部出力までのゲートの影響(製造プロセス)によりテストの安定度と信頼度にバラツキが発生する点である。 The problem to be solved is that when testing the operation of a modulation circuit such as SSCG that reduces EMI inside a semiconductor chip such as ASIC, the clock (oscillation frequency) that follows EMI modulation is tested. In the conventional technique of measuring and testing the change with an external monitor, the stability and reliability of the test vary due to the influence of the gate (manufacturing process) up to the external output.
本発明の目的は、これら従来技術の課題を解決し、ASIC等の半導体チップ内部にEMI低減を行う変調回路を設けた場合にも、当該変調回路の変調ON/OFF動作の確認を安定して高信頼に行うことを可能とすることである。 The object of the present invention is to solve these problems of the prior art and stably check the modulation ON / OFF operation of the modulation circuit even when a modulation circuit for reducing EMI is provided inside a semiconductor chip such as an ASIC. It is possible to perform with high reliability.
上記目的を達成するため、本発明は、図1に示すように、半導体集積回路(チップ)内に、半導体集積回路のクロック周波数を変調してEMI低減するEMI低減手段(SSCG回路1)と、このEMI低減手段の出力クロックでカウントアップする第1のカウンタ手段(第1のカウンタ3)と、第1のカウンタ手段によるカウント動作を所定期間に制限する第1の制御手段(第2のカウンタ2、第2の比較器4、リセット回路5、第3のレジスタ6)と、第1のカウンタ手段によるEMI低減手段の変調ON動作時における所定期間でのカウント値を記憶する第1の記憶手段(第1のレジスタ7)と、第1のカウンタ手段によるEMI低減手段の変調OFF動作時における所定期間でのカウント値を記憶する第2の記憶手段(第2のレジスタ8)と、第2の記憶手段で記憶したカウント値と第1の記憶手段で記憶したカウント値を比較して一致もしくは不一致のいずれかを示す信号(testout=H/L)を出力する第1の比較手段(第1の比較器9)とを設けてなることを特徴とする。
In order to achieve the above object, as shown in FIG. 1, the present invention comprises an EMI reduction means (SSCG circuit 1) for modulating the clock frequency of a semiconductor integrated circuit to reduce EMI in the semiconductor integrated circuit (chip), The first counter means (first counter 3) that counts up with the output clock of the EMI reduction means, and the first control means (second counter 2) that limits the counting operation by the first counter means to a predetermined period. , Second comparator 4,
本発明によれば、ダウンスプレッド時およびセンタースプレッド時の変調ON/OFFをデジタルテスタ等にて、安定して高信頼に確認することが可能である。また、テストモード時にASIC内部あるいは外部からの制御が可能であり、テストの融通性が高まる。また、ダウンスプレッド時およびセンタースプレッド時の変調ON/OFF波形を同時にテストすることも可能であり、その際には、テスト時間を短縮することもできる。 According to the present invention, the modulation ON / OFF at the time of the down spread and the center spread can be stably and reliably confirmed by a digital tester or the like. In addition, control from the inside or outside of the ASIC can be performed in the test mode, so that test flexibility is increased. Further, it is possible to simultaneously test the modulation ON / OFF waveforms at the time of down spread and at the center spread, and in this case, the test time can be shortened.
以下、図を用いて本発明を実施するための最良の形態例を説明する。図1は、本発明に係るEMI低減動作テスト回路の第1の構成例を示すブロック図であり、図2は、本発明に係るEMI低減動作テスト回路の第2の構成例を示すブロック図、図3は、図2におけるEMI低減動作テスト回路の動作例を示す説明図、図4は、本発明に係るEMI低減動作テスト回路の第3の構成例を示すブロック図、図5は、図1におけるEMI低減動作テスト回路の動作例を示す説明図、図6は、図1におけるSSCG回路の第1の動作例を示す説明図、図7は、図1におけるSSCG回路の第2の動作例を示す説明図である。 The best mode for carrying out the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a first configuration example of an EMI reduction operation test circuit according to the present invention, and FIG. 2 is a block diagram showing a second configuration example of an EMI reduction operation test circuit according to the present invention. 3 is an explanatory diagram showing an operation example of the EMI reduction operation test circuit in FIG. 2, FIG. 4 is a block diagram showing a third configuration example of the EMI reduction operation test circuit according to the present invention, and FIG. 6 is an explanatory diagram showing an operation example of the EMI reduction operation test circuit in FIG. 6, FIG. 6 is an explanatory diagram showing a first operation example of the SSCG circuit in FIG. 1, and FIG. 7 is a second operation example of the SSCG circuit in FIG. It is explanatory drawing shown.
図1において、1はSSCG回路、2は第2のカウンタ(図中「Counter A」と記載)、3は第1のカウンタ(図中「Counter B」と記載)、4は第2の比較器(図中「比較器A」と記載)、5はリセット回路(図中「RESET」と記載)、6は第3のレジスタ(図中「REG A」と記載)、7は第1のレジスタ(図中「REG B」と記載)、8は第2のレジスタ(図中「REG C」と記載)、9は第1の比較器(図中「比較器B」と記載)であり、それぞれ、ASIC等の半導体集積回路(半導体チップ)内に設けられている。 In FIG. 1, 1 is an SSCG circuit, 2 is a second counter (described as “Counter A” in the figure), 3 is a first counter (described as “Counter B” in the figure), and 4 is a second comparator. (Indicated as “Comparator A” in the figure), 5 is a reset circuit (indicated as “RESET” in the figure), 6 is a third register (indicated as “REG A” in the figure), and 7 is a first register (indicated in FIG. 8 is a second register (denoted as “REG C” in the figure), 9 is a first comparator (denoted as “comparator B” in the figure), It is provided in a semiconductor integrated circuit (semiconductor chip) such as an ASIC.
SSCG回路1は、EMI低減を目的としたSSCGを具備した回路であり、リファレンスクロック(図中「REFCLK」と記載)を入力して、図6,図7にモニタ例を示すように、周波数変調した出力クロックFOを出力する。図6においては、周波数Foの入力リファレンスクロックを、周波数Fhと周波数Flの変調幅で、周波数変調する動作を示しており、図7においては、さらに、変調周期も変動させている。図7に示す周波数変調によれば、変調後のスペクトラム波形におけるピークをさらに分散させることができ、高周波での輻射を押させることができる。
The
第2のカウンタ2は、SSCG回路1へのリファレンスクロックの立ち上がりでカウントアップを行うカウンタであり、第1のカウンタ3は、SSCG回路1の出力クロックの立ち上がりでカウントアップを行うカウンタである。
The
第2のカウンタ2と第1のカウンタ3は共に、リセット回路5から共通にリセット信号が入力され、第2のカウンタ2と第1のカウンタ3は、リセット信号が入力される度にそれまでカウント結果が初期化され、新たなカウントアップを開始する。
Both the
第2の比較器4は、第2のカウンタ2でカウントアップするカウンタ値Aと、予め第3のレジスタに記録された設定値Aとを比較し、カウンタ値A=設定値Aとなれば、第1のカウンタ3に対して、そのカウントアップ動作を停止させる信号を出力する。これにより、第1のカウンタ3のカウントアップ動作を所定期間に限定する。
The second comparator 4 compares the counter value A counted up by the
第1のカウンタ3は、第2の比較器4からの停止信号が入力されると、SSCG回路1の出力クロックの立ち上がりでのカウントアップ動作を停止する。この第1のカウンタ3のカウント値は、SSCG回路1による周波数変調ON動作時と変調OFF動作時とに応じて第1のカウンタ第1のレジスタ7もしくは第2のレジスタ8のいずれかで記憶される。
When the stop signal from the second comparator 4 is input, the first counter 3 stops the count-up operation at the rising edge of the output clock of the
ここでは、第1のレジスタ7は、SSCG回路1からの周波数変調ON動作時を示す信号に基づき第1のカウンタ3のカウント値を保持し、第2のレジスタ8は、SSCG回路1からの周波数変調OFF動作時を示す信号に基づき第1のカウンタ3のカウント値を保持する。
Here, the
第1の比較器9は、第1のレジスタ7と第2のレジスタ8のそれぞれで保持した第1のカウンタ3のカウント値を比較して、一致もしくは不一致のいずれかを示す信号testoutを出力する。例えばSSCG回路1のダウンスプレッド(変調)動作時には、第1のレジスタ7で保持したカウント値Bが第2のレジスタ8で保持したカウント値Cより小さくなり、不一致を示す信号として、「testout=H」を出力する。この出力を外部のデジタルテスタ等で検出することで、SSCG回路1が正常に動作していることを確認できる。
The
尚、第1のレジスタ7と第2のレジスタ8のそれぞれで保持した第1のカウンタ3のカウント値が一致していれば、第1の比較器9は、「testout=L」を出力し、この出力を外部のデジタルテスタ等で検出することで、SSCG回路1の動作不良を確認できる。
If the count values of the first counter 3 held in the
具体的なダウンスプレッド(変調)動作に対するテスト内容を説明する。テスト測定期間として、予め第3のレジスタ6にカウント数「100」に設定する。尚、この第3のレジスタ6のカウント数(「100」)の設定は、テストモード時、内部レジスタに設定可能でもあり、外部端子からの設定も可能な回路構成とする。
The test contents for a specific down spread (modulation) operation will be described. As the test measurement period, the count number “100” is set in the
リファレンスクロックは「10MHz(100ns)」とし、SSCG回路1の出力は、変調OFF動作時には「100MHz(10ns)」で一定、変調ON動作時には「96〜100MHz(10.4〜10ns)」で変動する。
The reference clock is “10 MHz (100 ns)”, and the output of the
この条件では、第1のレジスタ7には、変調ON動作時の第1のカウンタ3のカウント値B、すなわち、「960<カウント値B<1000」が保持され、第2のレジスタ8には、変調OFF動作時の第1のカウンタ3のカウント値C、すなわち、「1000」が保持され、その結果、「カウント値B<カウント値C」の条件を満たし、第1の比較器9からの「testout=H」が出力され、デジタルテスタ等を用いてこのtestout信号を検出することでSSCG回路1のダウンスプレッド時の変調ON動作が正常に動作していることを確認できる。
Under this condition, the
このようなEMI低減動作テスト回路の動作を図5に従って説明する。まず、第3のレジスタ6に、第1のカウンタ3のカウントアップ動作の期限を制限するためのカウント値を設定し(ステップ501)、その後、リセット回路5から第1のカウンタ3と第2のカウンタ2にリセット信号を入力して、それぞれを再起動する(ステップ502)。
The operation of such an EMI reduction operation test circuit will be described with reference to FIG. First, the count value for limiting the time limit of the count-up operation of the first counter 3 is set in the third register 6 (step 501), and then the first counter 3 and the second counter are reset from the
これにより、第1のカウンタ3はそれまでのカウント値を初期化(0)した後SSCG回路1の出力クロックの立ち上がりでのカウントアップを開始し(ステップ503)、第2のカウンタ2は初期化(0)した後にSSCG回路1への入力クロックの立ち上がりでのカウントアップを開始する(ステップS504)。
As a result, the first counter 3 initializes the count value up to that point (0) and then starts counting up at the rising edge of the output clock of the SSCG circuit 1 (step 503), and the
第2の比較器4により、第2のカウンタ2のカウントアップ値と第3のレジスタに記憶されている閾値とを比較し(ステップ505)、第2のカウンタ2のカウントアップ値が第3のレジスタに記憶されている閾値になれば(ステップ506)、第2の比較器4から第1のカウンタ3に対して「停止信号」が出力され、これにより、第1のカウンタ3のカウントアップ動作が停止する(ステップ507)。
The second comparator 4 compares the count-up value of the
この時の第1のカウンタ3のカウントアップ動作が、SSCG回路1の変調ON動作時のものであれば(ステップ508)、そのカウント値は第1のレジスタ7で記憶され(ステップ509)、SSCG回路1の変調OFF動作時のものであれば、そのカウント値は第2のレジスタ8で記憶される(ステップ510)。
If the count-up operation of the first counter 3 at this time is the one during the modulation ON operation of the SSCG circuit 1 (step 508), the count value is stored in the first register 7 (step 509), and SSCG If it is during the modulation OFF operation of the
このような動作が、SSCG回路1の変調ON動作とOFF動作のそれぞれに対して行われたならば(ステップ511)、第1の比較器9において、第1のレジスタ7で記憶されたカウント値と第2のレジスタ8で記憶されたカウント値とを比較し(ステップ512)、一致であれば(ステップ513)、「testout=L」を外部端子に出力し(ステップ514)、不一致であれば「testout=H」を外部端子に出力する(ステップ515)。
If such an operation is performed for each of the modulation ON operation and the OFF operation of the SSCG circuit 1 (step 511), the count value stored in the
次に、SSCG回路のセンタースプレッド時の変調ON動作をテストするためのEMI低減動作テスト回路(第2の例)について図2,3を用いて説明する。図2において、21はSSCG回路、22は第2のカウンタ(図中「Counter A」と記載)、23は第1のカウンタ(図中「Counter B」と記載)、24は第2の比較器(図中「比較器A」と記載)、26は第3のレジスタ(図中「REG A」と記載)、27は第1のレジスタ(図中「REG B」と記載)、28は第2のレジスタ(図中「REG C」と記載)、29は第1の比較器(図中「比較器B」と記載)、30は第2の制御回路、31はセレクタ、32はコマンド回路であり、それぞれ、ASIC等の半導体集積回路(半導体チップ)内に設けられている。 Next, an EMI reduction operation test circuit (second example) for testing the modulation ON operation at the center spread of the SSCG circuit will be described with reference to FIGS. In FIG. 2, 21 is an SSCG circuit, 22 is a second counter (described as “Counter A” in the figure), 23 is a first counter (described as “Counter B” in the figure), and 24 is a second comparator. (Denoted as “comparator A” in the figure), 26 is a third register (denoted as “REG A” in the figure), 27 is a first register (denoted as “REG B” in the figure), and 28 is a second register. Register (denoted as “REG C” in the figure), 29 is a first comparator (denoted as “comparator B” in the figure), 30 is a second control circuit, 31 is a selector, and 32 is a command circuit. Are provided in a semiconductor integrated circuit (semiconductor chip) such as an ASIC.
SSCG回路21、第2のカウンタ22、第1のカウンタ23、第2の比較器24、第3のレジスタ26、第1のレジスタ27、第2のレジスタ28、第1の比較器29は、それぞれ、図1におけるSSCG回路1、第2のカウンタ2、第1のカウンタ3、第2の比較器4、第3のレジスタ6、第1のレジスタ7、第2のレジスタ8、第1の比較器9と同じ内容の動作を行うものであり、第2のカウンタ22、第2の比較器24、第3のレジスタ26のそれぞれは、図1におけるリセット回路5と共に第1の制御回路を構成するものである。本例では、さらに、第2の制御回路30とセレクタ31を組み合わせた回路構成となっている。
The
セレクタ31からの出力信号が、第1のカウンタ23に対する停止信号となっており、セレクタ31に入力される、コマンド回路32に設定されたコマンド信号とテスト項目に基づいて、第1の制御回路を構成する第2の比較器24からの停止信号(β)もしくは第2の制御回路30からの停止信号(α)のいずれかが選択される。
The output signal from the
第2の比較器24からのイネーブル信号βを選択した際には、図1に示した場合と同様、第2のカウンタ22のリファレンスクロックのカウント値が第3のレジスタ26に保持された値に達するまで第1のカウンタ23において、SSCG回路21の出力クロックの立ち上がりをカウントして、当該カウント値は、SSCG回路21が変調ON動作時には第1のレジスタ27に、変調OFF動作時には第2のレジスタ28において記憶される。
When the enable signal β from the
第2の制御回路30は、SSCG回路21の出力の変調ON・OFF動作の切替に応じて、第1のカウンタ23のカウント動作を制御する停止信号(α)を生成する回路である。セレクタ31が、コマンド回路32に設定されたコマンド信号とテスト項目に従って、この停止信号(α)を選択した際の第1のカウンタ23の動作を図3を用いて説明する。
The
図3において、最上部に示す波形(Fo)は、SSCG回路21による変調ON動作時の出力クロックの周波数変調を示す。ここでは、Duty50%の波形を示している。また、その縦線領域は、プラス領域側(高周波)への変調を示している。
In FIG. 3, the waveform (Fo) shown at the top indicates frequency modulation of the output clock during the modulation ON operation by the
図3において上から2番目に示すα1信号は、SSCG回路21による変調動作を半周期分測定するテストモード(ここでは「CounterB1」という)において第2の制御回路30から出力される制御信号であり、同図3の上から5番目に示すα2信号は、一周期分測定するテストモード(ここでは「CounterB2」という)において第2の制御回路30から出力される制御信号であり、これらの制御信号α1,α2の立上がりエッジから制御信号α1,α2のハイ(High)区間において、第1のカウンタ23がSSCG回路21の出力クロックの立ち上がりをカウントアップする。
The α1 signal shown second from the top in FIG. 3 is a control signal output from the
図3の上から3番目および6番目に示す「CounterB1,B2」(斜線部分)が、それぞれ、第1のカウンタ23のカウントアップ状況を示しており、これらのカウント値は、図3の上から4番目および7番目(最下部)に示すフラグ信号(REG Set1,REG Set2)の立ち上がりのタイミングで、第1のレジスタ27あるいは第2のレジスタ28に取り込まれる。尚、本例では、フラグ信号は、SSCG回路21から出力される変調ON・OFF動作を示す信号に基づき制御回路30が生成する。
“CounterB1, B2” (shaded portions) shown third and sixth from the top in FIG. 3 indicate the count-up status of the
図3の最上部に示すSSCG回路21の変調ON動作時における出力クロックの、一周期分の変調プラス側(高周波)と変調マイナス側(低周波)でのカウンタ値の合計値は、SSCG回路21の変調OFF動作時における一周期分の出力クロックのカウント値と同等であるから、制御信号α2期間中に得られたCounterB2の値を、第2のレジスタ28に格納する。
The total value of the counter values on the modulation plus side (high frequency) and modulation minus side (low frequency) for one cycle of the output clock during the modulation ON operation of the
制御信号α1は、SSCG回路21の変調ON動作時におけるプラス領域(高周波)側(図3の最上部の波形の縦線部分)のカウンタ値を測定するテストモードで出力されるものであり、その制御信号α1期間に得られたCounterB1の値を、第1のレジスタ27に格納する。
The control signal α1 is output in a test mode for measuring the counter value on the plus region (high frequency) side (vertical line portion of the uppermost waveform in FIG. 3) during modulation ON operation of the
そして、第1の比較器29は、第1のレジスタ27に格納したCounterB1の値(REG B)と第2のレジスタ28に格納したCounterB2の値(REG C)とを比較し、「REG B > REG C×(1/2)」の条件に合えば、「testout=H」を外部に出力する。この「testout=H」信号をデジタルテスタ等により検出することで、SSCG回路21に対するセンタースプレッド時の変調ON動作が正常であると確認することが可能となる。
Then, the
次に、EMI低減動作テスト回路の第3の例について図4を用いて説明する。本例では、ASIC等の半導体チップ内に、SSCG回路と共にPLL回路が搭載されているものであり、図4において、41はSSCG回路、42は第1のカウンタ(図中「Counter A」と記載)、43は第2のカウンタ(図中「Counter B」と記載)、44は比較器、50は制御回路、51はPLL回路であり、それぞれ、半導体チップ内に設けられている。 Next, a third example of the EMI reduction operation test circuit will be described with reference to FIG. In this example, a PLL circuit is mounted together with an SSCG circuit in a semiconductor chip such as an ASIC. In FIG. 4, 41 is an SSCG circuit, 42 is a first counter (indicated as “Counter A” in the figure). ), 43 is a second counter (described as “Counter B” in the figure), 44 is a comparator, 50 is a control circuit, and 51 is a PLL circuit, which are provided in the semiconductor chip.
このように、ASIC等の半導体チップ内に、SSCG回路41とPLL回路51とを共に搭載した構成とすることで、SSCG回路41による変調ON動作と変調OFF動作時の波形のテストを同時に行うことができ、テスト時間の短縮を図ることができる。
As described above, by configuring the
SSCG回路41とPLL回路51には、テストモードにおいて共通のリファレンスクロック(REFCLK)が入力され、SSCG回路41の出力クロック(Fsscg)の立ち上がりが第1のカウンタ42でカウントアップされ、PLL回路51の出力クロック(Fpll)の立ち上がりが第2のカウンタ43でカウントアップされる。
The common reference clock (REFCLK) is input to the
第1のカウンタ42と第2のカウンタ43のカウントアップ動作は、制御回路50から出力される制御信号(Enable)の立ち上がりで開始されて立ち下がりで停止され、所定期間に制限される。
The count-up operations of the
この制御回路50からの制御信号(Enable)の出力動作は、SSCG回路41から出力される当該SSCG回路の発信周波数のロック状態を示す信号の入力に基づき行われる。SSCG回路41は、内部にて発信周波数のロックを確認した後、ロック状態を示す信号を生成して制御回路50に出力する。
The output operation of the control signal (Enable) from the
このようにして第1のカウンタ42と第2のカウンタ43が所定期間でカウントアップしたそれぞれの値(カウント値)を、比較器44において比較する。この比較器44による比較動作は、制御回路50からの制御信号が立ち下がり、第1のカウンタ42と第2のカウンタ43のカウントアップ動作が停止した後に行う。
The
比較器44は、第1のカウンタ42と第2のカウンタ43のそれぞれのカウント値が一致しているか不一致であるかを示す信号(testout=H/L)を回路外部に出力する。このtestout=H/Lをデジタルテスタ等により検出することで、SSCG回路41による変調ON/OFF動作の確認を容易に行うことができる。
The
例えば、SSCG回路41による変調がかかった分だけ第1,第2のカウンタ42,43のそれぞれのカウント値に差が発生するので、testout=Hであれば変調テスト合格、testout=Lであれば変調テスト失敗と判定する。
For example, a difference occurs between the count values of the first and
本例は、特に、ダウンスプレッド時のテストに効果的である。センタースプレッドに関しては、変調周波数の周期と異なる所定期間で第1,第2のカウンタをカウントアップさせることで、ダウンスプレッドと同様にしてテスト可能である。 This example is particularly effective for a test during down spread. The center spread can be tested in the same manner as the down spread by counting up the first and second counters in a predetermined period different from the period of the modulation frequency.
また、センタースプレッドにおいて変調周波数の周期で第1,第2のカウンタをカウントアップさせた場合、同じカウント値となるので、testout信号の出力論理を確認することにより、センタースプレッドとダウンスプレッドの両方の動作を確認することができる。 In addition, when the first and second counters are counted up at the modulation frequency period in the center spread, the same count value is obtained. Therefore, by checking the output logic of the testout signal, both the center spread and the down spread are obtained. Operation can be confirmed.
以上、図1〜図7を用いて説明したように、本例では、ASIC内に、ASICのクロック周波数をダウンスプレッド変調/センタースプレッド変調してEMI低減するSSCG回路1と、このSSCG回路1の出力クロックでカウントアップする第1のカウンタ3と、第1のカウンタ3によるカウント動作を所定期間に制限する第1の制御手段としての第2のカウンタ2、第2の比較器4、リセット回路5、第3のレジスタ6と、第1のカウンタ3によるSSCG回路1の変調ON動作時における所定期間でのカウント値を記憶する第1のレジスタ7と、第1のカウンタ3によるSSCG回路1の変調OFF動作時における所定期間でのカウント値を記憶する第2のレジスタ8と、第2のレジスタ8で記憶したカウント値と第1のレジスタ7で記憶したカウント値を比較して一致もしくは不一致のいずれかを示す信号(testout=H/L)を出力する第1の比較器9とを設けてなることを特徴とする。
As described above with reference to FIGS. 1 to 7, in this example, the
このことにより、SSCGによるダウンスプレッドおよびセンタースプレッド時の変調ON動作とOFF動作をデジタルテスタにて容易に確認することが可能となる。また、第3のレジスタ6,26やコマンド回路32の設定制御を、テスト時にASIC内部あるいは外部から行うことが可能であり、テストの融通性が高まる。また、第3の例では、同時に変調ON/OFF波形をテストすることが可能となり、また同時という事でテスト時間を短縮することができる。
As a result, it becomes possible to easily confirm the modulation ON operation and the OFF operation at the time of down spread and center spread by SSCG with a digital tester. In addition, setting control of the
尚、本発明は、図1〜図7を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、本発明に係るEMI低減動作テスト回路の他の例として、ASIC(半導体集積回路)内に、ASICのクロック周波数を変調してEMI低減するSSCGと、SSCGの出力クロックでカウントアップするカウンタと、このカウンタによるSSCGの変調ON動作時におけるカウント値が予め定められた値になるまでに要した時間を計測する第1のタイマと、第1のタイマの計測結果を記憶する第1のレジスタと、カウンタによるSSCGの変調OFF動作時におけるカウント値が予め定められた値になるまでに要した時間を計測する第2のタイマと、第2のタイマの計測結果を記憶する第2のレジスタと、第1,第2のレジスタのそれぞれで記憶した時間を比較して一致もしくは不一致のいずれかを示す信号を出力する比較器とを設けた構成とすることもできる。 In addition, this invention is not limited to the example demonstrated using FIGS. 1-7, A various change is possible in the range which does not deviate from the summary. For example, as another example of the EMI reduction operation test circuit according to the present invention, an ASIC (semiconductor integrated circuit) includes an SSCG that modulates the clock frequency of the ASIC to reduce EMI, a counter that counts up with the output clock of the SSCG, A first timer for measuring the time required for the count value during the SSCG modulation ON operation by the counter to reach a predetermined value, and a first register for storing the measurement result of the first timer; A second timer for measuring the time required for the count value to become a predetermined value during the SSCG modulation OFF operation by the counter, a second register for storing the measurement result of the second timer, A comparator that compares the time stored in each of the first and second registers and outputs a signal indicating either match or mismatch; It may be provided a configuration that.
また、図2と図3で示した例では、イネーブル信号α1により、SSCG回路21の高周波側の変調出力クロックを第1のカウンタ23でカウントし第1のレジスタ27に格納しているが、SSCG回路21の低周波側の変調出力クロックを第1のカウンタ23でカウントし、その値を第1のレジスタ27に格納する構成としても良い。この場合、第1の比較器29は、「REG B < REG C×(1/2)」であればtestout=H信号を出力する。
In the example shown in FIGS. 2 and 3, the modulation output clock on the high frequency side of the
また、図1に示した例においては、ダウンスプレッド変調時に適用した例で説明しているが、第3のレジスタ6に設定するカウント数を、SSCG回路1の変調周期と一致させない値とすることで、センタースプレッド変調時におけるテストにも適用できる。
In the example shown in FIG. 1, the example applied at the time of downspread modulation is described. However, the count number set in the
また、本例では、各カウンタは、クロックの立ち上がりでカウントアップを行うものとしているが、クロックの立ち下がりでカウントアップを行うことでも良い。 In this example, each counter counts up at the rising edge of the clock, but may count up at the falling edge of the clock.
また、本例では、第2のカウンタ2は、SSCG回路1の入力クロック(REFCLK)でカウントアップを行っているが、これに限るものではなく、他のクロックでカウントアップする構成でも良い。また、第2のカウンタ2、第2の比較器4、第3のレジスタ6を用いて第2の比較器4からの停止信号で第1のカウンタ1のカウント動作を停止する構成としているが、外部からの停止信号を入力する構成としても良い。しかし、例えば基本周波数が100MHz(10ns)で、変調幅が±0.5%の場合、その差が0.05ns程度となってしまい、負荷(I/Oセルや、ゲート等)を通過することで、変調ON/OFFの差異が消滅してしまう。従って、本例の構成として、内部にクローズした構成とすることにより、精度の高いテストを実施することができる。
In this example, the
また、本例の回路によるテストは、SSCG回路の変調ON/OFF動作の1セットを1度だけ行った後もしくはセットで適当な回数を繰り返した後に、第1の比較器の比較を行うことで良い。尚、適当な回数を繰り返した後に第1の比較器の比較を行うテストの場合、第1,第2のレジスタには、各回のカウント値が累積され、第1の比較器は、この累積されたカウント値を比較することとなる。また、そのテストの内容としては、このテストを何度か適宜に繰り返し、一度でも第1の比較器の出力(testout)がLとなればSSCGの不良と判断し、全て「testout=H」の出力であればSSCGは正常であると判断する内容とすることで良い。 In addition, the test by the circuit of this example is performed by comparing the first comparator after performing one set of modulation ON / OFF operation of the SSCG circuit only once or after repeating a suitable number of times in the set. good. In the case of a test in which the first comparator is compared after repeating an appropriate number of times, the count value of each time is accumulated in the first and second registers, and the first comparator is accumulated. The counted values will be compared. Also, as the contents of the test, this test is repeated several times as appropriate. If the output (testout) of the first comparator becomes L even once, it is determined that the SSCG is defective, and all “testout = H”. If it is an output, the content of determining that the SSCG is normal may be used.
1,21,41:SSCG回路、2,22:第2のカウンタ(Counter A)、3,23:第1のカウンタ(Counter B)、4,24:第2の比較器(比較器A)、5:リセット回路(RESET)、6,26:第3のレジスタ(REG A)、7,27:第1のレジスタ(REG B)、8,28:第2のレジスタ(REG C)、9,29:第1の比較器(比較器B)、30:第2の制御回路、31:セレクタ、32:コマンド回路、42:第1のカウンタ(Counter A)、43:第2のカウンタ(Counter B)、44:比較器、50:制御回路、51:PLL回路。 1, 2, 41: SSCG circuit, 2, 22: second counter (Counter A), 3, 23: first counter (Counter B), 4, 24: second comparator (Comparator A), 5: Reset circuit (RESET), 6, 26: Third register (REG A), 7, 27: First register (REG B), 8, 28: Second register (REG C), 9, 29 : First comparator (comparator B), 30: second control circuit, 31: selector, 32: command circuit, 42: first counter (Counter A), 43: second counter (Counter B) 44: Comparator, 50: Control circuit, 51: PLL circuit.
Claims (12)
該半導体集積回路のクロック周波数を変調してEMI低減するEMI低減手段と、
該EMI低減手段の出力クロックで予め定められた期間カウントアップする第1のカウンタ手段と、
該第1のカウンタ手段による上記EMI低減手段の変調ON動作時における上記期間でのカウント値を記憶する第1の記憶手段と、
上記第1のカウンタ手段による上記EMI低減手段の変調OFF動作時における上記期間でのカウント値を記憶する第2の記憶手段と、
該第2の記憶手段で記憶したカウント値と上記第1の記憶手段で記憶したカウント値を比較して一致もしくは不一致のいずれかを示す信号を出力する第1の比較手段と
を設けてなることを特徴とするEMI低減動作テスト回路。 In the semiconductor integrated circuit,
EMI reduction means for modulating the clock frequency of the semiconductor integrated circuit to reduce EMI;
First counter means that counts up for a predetermined period by the output clock of the EMI reduction means;
First storage means for storing a count value in the period during the modulation ON operation of the EMI reduction means by the first counter means;
Second storage means for storing a count value in the period during the modulation OFF operation of the EMI reduction means by the first counter means;
Comparing the count value stored in the second storage means with the count value stored in the first storage means, first comparison means for outputting a signal indicating either coincidence or mismatch is provided. EMI reduction operation test circuit characterized by the above.
該半導体集積回路のクロック周波数を変調してEMI低減するEMI低減手段と、
該EMI低減手段の出力クロックでカウントアップする第1のカウンタ手段と、
該第1のカウンタ手段によるカウント動作を所定期間に制限する第1の制御手段と、
上記第1のカウンタ手段による上記EMI低減手段の変調ON動作時における上記所定期間でのカウント値を記憶する第1の記憶手段と、
上記第1のカウンタ手段による上記EMI低減手段の変調OFF動作時における上記所定期間でのカウント値を記憶する第2の記憶手段と、
該第2の記憶手段で記憶したカウント値と上記第1の記憶手段で記憶したカウント値を比較して一致もしくは不一致のいずれかを示す信号を出力する第1の比較手段と
を設けてなることを特徴とするEMI低減動作テスト回路。 In the semiconductor integrated circuit,
EMI reduction means for modulating the clock frequency of the semiconductor integrated circuit to reduce EMI;
First counter means for counting up with an output clock of the EMI reduction means;
First control means for limiting the counting operation by the first counter means to a predetermined period;
First storage means for storing a count value in the predetermined period at the time of modulation ON operation of the EMI reduction means by the first counter means;
Second storage means for storing the count value in the predetermined period during the modulation OFF operation of the EMI reduction means by the first counter means;
Comparing the count value stored in the second storage means with the count value stored in the first storage means, first comparison means for outputting a signal indicating either coincidence or mismatch is provided. EMI reduction operation test circuit characterized by the above.
上記EMI低減手段は、ダウンスプレッドによる周波数変調を行うことを特徴とするEM An EMI reduction operation test circuit according to claim 1 or 2,
The EMI reduction means performs frequency modulation by down spread.
上記第1の制御手段は、
上記EMI低減手段への入力クロックでカウントアップする第2のカウンタ手段と、
上記EMI低減手段の変調ON動作開始時および変調OFF動作開始時に上記第1のカウンタ手段と上記第2のカウンタ手段のカウント動作を再起動するリセット手段と、
上記第2のカウンタ手段のカウント値に対して予め定められた閾値を記憶する第3の記憶手段と、
上記第2のカウンタ手段のカウント値が上記第3の記憶手段で記憶した閾値になれば上記所定期間に達したとして上記第1のカウンタ手段のカウント動作を停止する第2の比較手段と
を有することを特徴とするEMI低減動作テスト回路。 An EMI reduction operation test circuit according to any one of claims 2 and 3,
The first control means includes
Second counter means for counting up with an input clock to the EMI reduction means;
Reset means for restarting the count operation of the first counter means and the second counter means at the start of the modulation ON operation and the modulation OFF operation of the EMI reduction means;
Third storage means for storing a predetermined threshold for the count value of the second counter means;
And a second comparing means for stopping the counting operation of the first counter means when the predetermined period is reached when the count value of the second counter means reaches the threshold value stored in the third storage means. EMI reduction operation test circuit characterized by the above.
上記第3の記憶手段で記憶する閾値は、テスト時に内部レジスタで設定される、もしくは、外部端子を介して外部入力されることを特徴とするEMI低減動作テスト回路。 The EMI reduction operation test circuit according to claim 4,
An EMI reduction operation test circuit characterized in that the threshold value stored in the third storage means is set by an internal register at the time of a test or is externally input via an external terminal.
上記EMI低減手段の変調ON動作開始時および変調OFF動作開始時に上記第1のカウンタ手段を起動して上記所定期間でのカウント動作を制御する第2の制御手段と、
該第2の制御手段もしくは上記第1の制御手段のいずれか一方を、上記第1のカウンタ手段のカウント動作制御用に選択するセレクタ手段と
を有することを特徴とするEMI低減動作テスト回路。 An EMI reduction operation test circuit according to any one of claims 4 and 5,
Second control means for activating the first counter means at the start of modulation ON operation and at the start of modulation OFF operation of the EMI reduction means to control the count operation in the predetermined period;
An EMI reduction operation test circuit comprising: selector means for selecting either the second control means or the first control means for controlling the count operation of the first counter means.
上記セレクト手段は、テスト時に内部レジスタで設定される、もしくは、外部端子を介して外部入力されるセレクト信号に従って、上記第2の制御手段もしくは上記第1の制御手段のいずれか一方を選択することを特徴とするEMI低減動作テスト回路。 The EMI reduction operation test circuit according to claim 6,
The selection means selects either the second control means or the first control means in accordance with a select signal set by an internal register at the time of a test or externally input via an external terminal. EMI reduction operation test circuit characterized by the above.
上記第1の制御手段は、
上記EMI低減手段の変調ON動作開始および変調OFF動作開始を検出する手段と、
該手段で上記EMI低減手段の変調ON動作開始および変調OFF動作開始を検出すると上記第1のカウンタ手段を起動して予め定められた期間経過後に該第1のカウンタ手段のカウントアップ動作を停止する手段と
を有することを特徴とするEMI低減動作テスト回路。 An EMI reduction operation test circuit according to any one of claims 2 and 3,
The first control means includes
Means for detecting the start of modulation ON operation and the start of modulation OFF operation of the EMI reduction means;
When the means detects the start of modulation ON operation and the start of modulation OFF operation of the EMI reduction means, the first counter means is activated, and the count-up operation of the first counter means is stopped after a predetermined period of time has elapsed. And an EMI reduction operation test circuit.
該半導体集積回路のクロック周波数を50%デューティ比のセンタースプレッドで変調してEMI低減するEMI低減手段と、
該EMI低減手段の出力クロックでカウントアップする第1のカウンタ手段と、
該第1のカウンタ手段によるカウント動作を上記EMI低減手段の変調ON動作時の半周期分の期間もしくは一周期分の期間に制限する制御手段と、
上記EMI低減手段の変調ON動作時の半周期分の期間における上記第1のカウンタ手段のカウント値を記憶する第1の記憶手段と、
上記EMI低減手段の変調ON動作時の一周期分の期間における上記第1のカウンタ手段のカウント値を記憶する第2の記憶手段と、
該第2の記憶手段で記憶したカウント値の半分の値と上記第1の記憶手段で記憶したカウント値を比較して一致もしくは不一致のいずれかを示す信号を出力する比較手段と
を設けてなることを特徴とするEMI低減動作テスト回路。 In the semiconductor integrated circuit,
EMI reduction means for modulating the clock frequency of the semiconductor integrated circuit with a 50% duty ratio center spread to reduce EMI;
First counter means for counting up with an output clock of the EMI reduction means;
Control means for limiting the counting operation by the first counter means to a period corresponding to a half cycle or a period corresponding to one period during the modulation ON operation of the EMI reduction means;
First storage means for storing a count value of the first counter means in a period corresponding to a half cycle at the time of modulation ON operation of the EMI reduction means;
Second storage means for storing a count value of the first counter means in a period corresponding to one cycle at the time of modulation ON operation of the EMI reduction means;
Comparing means for comparing the count value stored in the second storage means with the count value stored in the first storage means and outputting a signal indicating either coincidence or inconsistency is provided. EMI reduction operation test circuit characterized by the above.
該半導体集積回路のクロック周波数を変調してEMI低減するEMI低減手段と、
該EMI低減手段の出力クロックでカウントアップする第1のカウンタ手段と、
上記半導体集積回路のクロック周波数を入力するPLL手段と、
該PLL手段の出力クロックでカウントアップする第2のカウンタ手段と、
該第2のカウンタ手段のカウント動作と上記第1のカウンタ手段のカウント動作を所定期間に制限する制御手段と、
上記所定期間での上記第1のカウンタ手段のカウント結果と上記第2のカウンタ手段のカウント結果を比較して一致もしくは不一致のいずれかを示す信号を出力する比較手段と
を設けてなることを特徴とするEMI低減動作テスト回路。 In the semiconductor integrated circuit,
EMI reduction means for modulating the clock frequency of the semiconductor integrated circuit to reduce EMI;
First counter means for counting up with an output clock of the EMI reduction means;
PLL means for inputting the clock frequency of the semiconductor integrated circuit;
Second counter means for counting up with an output clock of the PLL means;
Control means for limiting the counting operation of the second counter means and the counting operation of the first counter means to a predetermined period;
Comparing means for comparing the count result of the first counter means and the count result of the second counter means during the predetermined period and outputting a signal indicating either coincidence or mismatch is provided. EMI reduction operation test circuit.
該半導体集積回路のクロック周波数を変調してEMI低減するEMI低減手段と、
該EMI低減手段の出力クロックでカウントアップするカウンタ手段と、
該カウンタ手段による上記EMI低減手段の変調ON動作時におけるカウント値が予め定められた値になるまでに要した時間を計測する第1の計測手段と、
該第1の計測手段の計測結果を記憶する第1の記憶手段と、
上記カウンタ手段による上記EMI低減手段の変調OFF動作時におけるカウント値が上記予め定められた値になるまでに要した時間を計測する第2の計測手段と、
該第2の計測手段の計測結果を記憶する第2の記憶手段と、
該第2の記憶手段で記憶した時間と上記第1の記憶手段で記憶した時間を比較して一致もしくは不一致のいずれかを示す信号を出力する比較手段と
を設けてなることを特徴とするEMI低減動作テスト回路。 In the semiconductor integrated circuit,
EMI reduction means for modulating the clock frequency of the semiconductor integrated circuit to reduce EMI;
Counter means for counting up with an output clock of the EMI reduction means;
First measuring means for measuring a time required until the count value at the time of modulation ON operation of the EMI reducing means by the counter means reaches a predetermined value;
First storage means for storing a measurement result of the first measurement means;
Second measuring means for measuring a time required for the count value during the modulation OFF operation of the EMI reducing means by the counter means to reach the predetermined value;
Second storage means for storing the measurement result of the second measurement means;
Comparing means for comparing the time stored in the second storage means with the time stored in the first storage means and outputting a signal indicating either coincidence or non-coincidence is provided. Reduced operation test circuit.
上記半導体集積回路は、半導体チップからなることを特徴とするEMI低減動作テスト回路。 An EMI reduction operation test circuit according to any one of claims 1 to 11,
An EMI reduction operation test circuit, wherein the semiconductor integrated circuit comprises a semiconductor chip.
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