JP2007059559A - Mounting method, manufacturing method for electronic device, and display device - Google Patents

Mounting method, manufacturing method for electronic device, and display device Download PDF

Info

Publication number
JP2007059559A
JP2007059559A JP2005241889A JP2005241889A JP2007059559A JP 2007059559 A JP2007059559 A JP 2007059559A JP 2005241889 A JP2005241889 A JP 2005241889A JP 2005241889 A JP2005241889 A JP 2005241889A JP 2007059559 A JP2007059559 A JP 2007059559A
Authority
JP
Japan
Prior art keywords
substrate
region
element chip
dispersion medium
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005241889A
Other languages
Japanese (ja)
Inventor
Toru Nakagawa
徹 中川
Hideo Torii
秀雄 鳥井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2005241889A priority Critical patent/JP2007059559A/en
Publication of JP2007059559A publication Critical patent/JP2007059559A/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Abstract

<P>PROBLEM TO BE SOLVED: To provide a novel mounting method for mounting an electronic element in a given place. <P>SOLUTION: The mounting method includes a step of placing a droplet 20 including a dispersion medium 21 and a single element chip 22 in the dispersion medium 21 on one main surface of a board 10, and a step of placing the element chip 22 on the board 10 by eliminating the dispersion medium 21 from the droplet 20. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、実装方法、電子機器の製造方法および表示装置に関する。   The present invention relates to a mounting method, an electronic device manufacturing method, and a display device.

アクティブ型液晶表示装置や有機エレクトロルミネッセンス表示素子はガラス基板上に形成されており、基板上にマトリックス状に配置された画素はその近傍に配置されたトランジスタ素子によって制御される。現在の技術では、結晶半導体のトランジスタをガラス基板上に形成することができないので、アモルファスシリコンやポリシリコン薄膜からなる薄膜トランジスタが画素の制御に用いられている。薄膜トランジスタは大面積の基板上に安価に作製できるという長所があるが、結晶シリコンに比べて移動度が小さく、高速動作ができないという課題があった。この課題を解決するために、あらかじめシリコンウェハ上に多数のトランジスタを作製した後、これをウェハから切り出して基板上に配置する方法が従来から提案されていた。   An active liquid crystal display device and an organic electroluminescence display element are formed on a glass substrate, and pixels arranged in a matrix on the substrate are controlled by transistor elements arranged in the vicinity thereof. In the current technology, since a transistor of a crystalline semiconductor cannot be formed on a glass substrate, a thin film transistor made of amorphous silicon or a polysilicon thin film is used for pixel control. A thin film transistor has an advantage that it can be manufactured on a large-area substrate at low cost, but has a problem that it has a lower mobility than a crystalline silicon and cannot operate at high speed. In order to solve this problem, there has conventionally been proposed a method in which a number of transistors are manufactured in advance on a silicon wafer and then cut out from the wafer and placed on a substrate.

たとえば、トランジスタが入るような穴をあらかじめ基板に開けておき、この基板を、単結晶トランジスタが分散した液体に曝すことによって、穴にトランジスタを配置する方法が提案されている(特許文献1および非特許文献1参照)。穴の形状とトランジスタの形状とを同一にすることによって、基板の所定の位置に所定の方向を向いたトランジスタが配置される。この方法によって、10〜数百μmの大きさのトランジスタ10000個を3インチ角の基板上に配置できることが記載されている。   For example, a method has been proposed in which a transistor is placed in a hole by making a hole in the substrate in advance and exposing the substrate to a liquid in which a single crystal transistor is dispersed (Patent Document 1 and Non-Patent Document 1). Patent Document 1). By making the shape of the hole and the shape of the transistor the same, a transistor oriented in a predetermined direction is disposed at a predetermined position on the substrate. It is described that 10,000 transistors having a size of 10 to several hundred μm can be arranged on a 3 inch square substrate by this method.

また、多数の単結晶トランジスタ素子がガラス基板上に配置された液晶表示素子の作製方法も開示されている(特許文献2参照)。この方法では、単結晶シリコントランジスタ素子が収まるような穴を開けたゴム系高分子薄膜をガラス基板上に形成し、単結晶シリコントランジスタ素子が分散した液体にこのガラス基板を曝すことによって、単結晶トランジスタ素子をガラス基板上に配置する。ガラス基板に穴を開けるためにはレーザ加工装置などの高価な装置を用いる必要があったが、この方法を用いれば、基板に直接穴を開ける必要がないため、簡単な装置で素子を配置できるという利点がある。
米国特許第6417025号明細書 特開2003−5212号公報 インフォメーションディスプレイ(Information Display)、p12〜16、1999年
A method for manufacturing a liquid crystal display element in which a large number of single crystal transistor elements are arranged on a glass substrate is also disclosed (see Patent Document 2). In this method, a rubber-based polymer thin film having a hole for accommodating a single crystal silicon transistor element is formed on a glass substrate, and the glass substrate is exposed to a liquid in which the single crystal silicon transistor element is dispersed, thereby forming a single crystal. A transistor element is disposed on a glass substrate. In order to make a hole in a glass substrate, it was necessary to use an expensive device such as a laser processing device. However, if this method is used, it is not necessary to make a hole directly in the substrate, so that elements can be arranged with a simple device. There is an advantage.
US Pat. No. 6,417,025 Japanese Patent Laid-Open No. 2003-5212 Information Display (Information Display), p12-16, 1999

複数のトランジスタ素子が分散した液体に基板を曝して基板の穴に素子を入れる従来の方法では、穴近傍に近づいた素子が穴に100%の確率で入ることはない。このため、分散液中の素子の数を基板に配置すべき数よりも大きくしなくてはならない。従って、1つの表示装置を作るためには、本来必要な数よりも多くのトランジスをあらかじめ作製する必要があり、製造コストが高くなるという課題があった。また、素子が穴に入るかどうかは確率に支配されるので、長時間、基板を分散溶液に曝しても、素子の入っていない穴が存在する確率は0にはならない。このため、穴のすべてに素子が配置されたかどうかを検査する必要があり、製造工数が増大するという課題があった。   In a conventional method in which a substrate is exposed to a liquid in which a plurality of transistor elements are dispersed and the element is inserted into a hole in the substrate, an element approaching the vicinity of the hole does not enter the hole with a probability of 100%. For this reason, the number of elements in the dispersion must be larger than the number to be arranged on the substrate. Therefore, in order to produce one display device, it is necessary to produce more transistors than necessary in advance, and there is a problem that the manufacturing cost increases. In addition, since whether or not an element enters a hole is governed by the probability, even if the substrate is exposed to the dispersion solution for a long time, the probability that there is a hole without an element does not become zero. For this reason, it is necessary to inspect whether or not the elements are arranged in all the holes, and there is a problem that the number of manufacturing steps increases.

また、従来の方法では、2種類以上の素子を、それぞれが配置されるべき位置に配置することが難しかった。   In the conventional method, it is difficult to arrange two or more types of elements at positions where they should be arranged.

このような状況において、本発明の目的の1つは、電子素子を所定の位置に実装するための新規な実装方法を提供することである。また、本発明の目的の1つは、その実装方法を用いた電子機器の製造方法、およびそれによって製造される電子機器を提供することである。   Under such circumstances, one of the objects of the present invention is to provide a novel mounting method for mounting an electronic device at a predetermined position. Another object of the present invention is to provide a method of manufacturing an electronic device using the mounting method and an electronic device manufactured by the method.

上記目的を達成するため、本発明の実装方法は、電子素子を含有する素子チップを基板上に実装する実装方法であって、(i)分散媒と前記分散媒に入れられた1つだけの前記素子チップとを含む液滴(A)を、前記基板の一主面上に配置する工程と、(ii)前記液滴(A)から前記分散媒を除去することによって、前記素子チップを前記基板上に配置する工程とを含む。   In order to achieve the above object, a mounting method of the present invention is a mounting method for mounting an element chip containing an electronic device on a substrate, and (i) a dispersion medium and only one of the dispersion medium and the dispersion medium. Placing the droplet (A) containing the element chip on one main surface of the substrate; and (ii) removing the dispersion medium from the droplet (A), thereby Placing on the substrate.

また、電子機器を製造するための本発明の方法は、基板と、電子素子を含み前記基板上に実装された素子チップとを含む電子機器の製造方法であって、本発明の実装方法で前記素子チップを実装する工程を含む。   The method of the present invention for manufacturing an electronic device is a method of manufacturing an electronic device including a substrate and an element chip that includes the electronic device and is mounted on the substrate. Including a step of mounting the element chip.

また、本発明の表示装置は、上記電子機器の製造方法を用いて製造された表示装置である。   Moreover, the display device of the present invention is a display device manufactured using the method for manufacturing an electronic device.

また、本発明の他の表示装置は、基板と、前記基板上に実装された複数のトランジスタチップと、前記トランジスタチップを制御するための第1および第2の配線とを含む表示装置であって、前記トランジスタチップはその一主面のみに形成された電極端子を含み、前記第1の配線は前記基板と前記トランジスタチップとの間に配置されており、前記第2の配線は前記トランジスタチップに対して前記基板とは反対側に配置されており、複数の前記トランジスタチップのそれぞれは、前記第1の配線および前記第2の配線のいずれか一方と、前記電極端子を介して電気的に接続されている。   Another display device of the present invention is a display device including a substrate, a plurality of transistor chips mounted on the substrate, and first and second wirings for controlling the transistor chip. The transistor chip includes an electrode terminal formed on only one main surface thereof, the first wiring is disposed between the substrate and the transistor chip, and the second wiring is connected to the transistor chip. The transistor chip is disposed on the opposite side of the substrate, and each of the plurality of transistor chips is electrically connected to one of the first wiring and the second wiring through the electrode terminal. Has been.

本発明によれば、所定の位置に確実に素子チップを実装することが可能になる。そのため、本発明の方法は、従来の方法とは異なり、過剰な数の素子チップが不要である。また、本発明の方法によれば、素子チップが実装されたか否かを検査する工程を簡略化または省略することが可能である。また、本発明の方法によれば、従来の方法とは異なり、素子チップが配置される穴を基板に形成する工程を不要とすることが可能である。また、本発明によれば、形状が同じか又は異なる複数種の素子チップを、それぞれの所定の場所に実装することが可能である。本発明の方法を用いることによって、1mm以下の物体を基板の所定の位置に配置できる。例えば、本発明の方法を、ICタグを所定の位置へ実装する方法に適用することも可能である。   According to the present invention, it is possible to reliably mount an element chip at a predetermined position. Therefore, unlike the conventional method, the method of the present invention does not require an excessive number of element chips. Further, according to the method of the present invention, it is possible to simplify or omit the step of inspecting whether or not an element chip is mounted. Moreover, according to the method of the present invention, unlike the conventional method, it is possible to eliminate the step of forming a hole in which the element chip is disposed in the substrate. Further, according to the present invention, it is possible to mount a plurality of types of element chips having the same shape or different shapes at respective predetermined locations. By using the method of the present invention, an object of 1 mm or less can be arranged at a predetermined position on the substrate. For example, the method of the present invention can be applied to a method of mounting an IC tag at a predetermined position.

以下、本発明の実施の形態について説明する。以下の説明で用いる図では、見やすいようにハッチングを省略する場合がある。また、以下の説明では、同様の部分に同一の符号を付して重複する説明を省略する場合がある。   Embodiments of the present invention will be described below. In the drawings used in the following description, hatching may be omitted for easy viewing. Moreover, in the following description, the same code | symbol may be attached | subjected to the same part and the overlapping description may be abbreviate | omitted.

<実装方法>
本発明の実装方法は、電子素子を含有する素子チップを基板上に実装する実装方法である。この方法は、分散媒と分散媒に入れられた1つだけの素子チップとを含む液滴(A)を、基板の一主面上に配置する工程(i)を含む。この方法は、さらに、液滴(A)から分散媒を除去することによって、素子チップを基板上に配置する工程(ii)を含む。分散媒を除去する方法に限定はなく、たとえば自然乾燥によって除去でもよいし、加熱および/または減圧によって除去してもよい。
<Mounting method>
The mounting method of the present invention is a mounting method for mounting an element chip containing an electronic element on a substrate. This method includes a step (i) in which a droplet (A) including a dispersion medium and only one element chip placed in the dispersion medium is disposed on one main surface of the substrate. This method further includes the step (ii) of disposing the element chip on the substrate by removing the dispersion medium from the droplet (A). The method for removing the dispersion medium is not limited. For example, the dispersion medium may be removed by natural drying, or may be removed by heating and / or reduced pressure.

この方法では、素子チップが1つだけ含まれる液滴(A)を、素子チップを実装すべき部分に配置することによって、所望の位置に確実に素子チップを実装することが可能となる。この実装方法を用いて、複数の素子チップを実装することが可能である。たとえば、表示装置の駆動に用いられる複数の素子チップ(たとえば電界効果トランジスタ)を実装することが可能である。また、この実装方法を用いて、電子機器のリペアを行うことも可能である。たとえば、電子機器に実装された複数個の素子チップのうち、不良の素子チップがある場合には、不良の素子チップを除去し、その代わりに正常な素子チップを本発明の実装方法で実装してもよい。また、複数の素子チップを他の方法で実装したのち、素子チップを実装できなかった箇所に、本発明の実装方法を用いて素子チップを選択的に実装してもよい。   In this method, it is possible to reliably mount the element chip at a desired position by disposing the droplet (A) containing only one element chip in the portion where the element chip is to be mounted. A plurality of element chips can be mounted using this mounting method. For example, a plurality of element chips (for example, field effect transistors) used for driving the display device can be mounted. In addition, it is possible to repair an electronic device using this mounting method. For example, if there is a defective element chip among a plurality of element chips mounted on an electronic device, the defective element chip is removed, and instead a normal element chip is mounted by the mounting method of the present invention. May be. In addition, after mounting a plurality of element chips by another method, the element chips may be selectively mounted at a location where the element chip could not be mounted using the mounting method of the present invention.

素子チップが実装される基板に限定はなく、たとえば、ガラス基板、金属基板、セラミックス基板、および、樹脂基板等が挙げられる。   The substrate on which the element chip is mounted is not limited, and examples thereof include a glass substrate, a metal substrate, a ceramic substrate, and a resin substrate.

上記基板の一主面上の所定の位置に配置された液滴(A)は、その所定の位置から広がることなく溶媒が除去されることが好ましい。液滴(A)が基板上で広がらないようにするための典型的な方法として、2つの方法を以下に挙げる。   It is preferable that the solvent is removed from the droplet (A) arranged at a predetermined position on one main surface of the substrate without spreading from the predetermined position. Two typical methods for preventing the droplet (A) from spreading on the substrate are listed below.

第1の方法では、上記基板の一主面上には、第1の領域と、第1の領域に囲まれ分散媒のぬれ性が第1の領域よりも高い第2の領域とが存在する。この場合、工程(i)において、液滴(A)が第2の領域に配置される。この構成によれば、第2の領域に配置された液滴(A)が、第1の領域に広がりにくくなる。第1の領域は、分散媒のぬれ性が低いことが好ましい。液滴(A)を第2の領域にとどめるためには、第1の領域の表面エネルギーが5dyne/cm以上40dyne/cm未満(好ましくは5〜25dyne/cmの範囲)であることが好ましく、第2の領域の表面エネルギーが40dyne/cm以上(好ましくは60〜1000dyne/cmの範囲)であることが好ましい。   In the first method, a first region and a second region surrounded by the first region and having higher wettability of the dispersion medium than the first region exist on one main surface of the substrate. . In this case, in step (i), the droplet (A) is disposed in the second region. According to this configuration, the droplet (A) arranged in the second region is unlikely to spread in the first region. The first region preferably has low wettability of the dispersion medium. In order to keep the droplet (A) in the second region, the surface energy of the first region is preferably 5 dyne / cm or more and less than 40 dyne / cm (preferably in the range of 5 to 25 dyne / cm). The surface energy of the region 2 is preferably 40 dyne / cm or more (preferably in the range of 60 to 1000 dyne / cm).

上記第1の領域の少なくとも一部には、液滴(A)の分散媒のぬれ性が第2の領域よりも低い有機膜が形成されていてもよい。この構成によれば、第1および第2の領域の形成が容易である。   An organic film in which the wettability of the dispersion medium of the droplet (A) is lower than that in the second region may be formed in at least a part of the first region. According to this configuration, it is easy to form the first and second regions.

また、第2の方法では、上記基板の一主面上には、第1の領域と、第1の領域に囲まれ第1の領域よりも突出した第2の領域とが存在する。この場合、工程(i)において液滴(A)が第2の領域に配置される。基板から突出した凸部の上面が第2の領域であり、その第2の領域に配置された液滴(A)は、第2の領域から広がりにくい。   In the second method, a first region and a second region that is surrounded by the first region and protrudes from the first region exist on one main surface of the substrate. In this case, the droplet (A) is disposed in the second region in the step (i). The upper surface of the protrusion protruding from the substrate is the second region, and the droplet (A) arranged in the second region is difficult to spread from the second region.

上記素子チップは、2つの面(P1)と、面積が面(P1)以上である2つの面(P2)と、面積が面(P2)よりも大きい2つの面(P3)とを備える直方体状の形状であってもよい。この場合、面(P3)の形状と、液滴(A)が配置される第2の領域の形状とが、できるだけ似ていることが好ましく、実質的に等しいことがより好ましい。ここで、面(P3)の縦と横の長さをそれぞれ0.8倍(面積比0.64倍)としたときの形状を形状P3xとし、縦と横の長さをそれぞれ1.2倍(面積比1.44倍)としたときの形状をP3yとする。「面(P3)の形状と、液滴(A)が配置される第2の領域の形状12sとが、実質的に等しい」とは、たとえば、形状P3xが形状12sに含まれる形状であり、形状12sが形状12yに含まれる形状であることを意味する。   The element chip has a rectangular parallelepiped shape including two surfaces (P1), two surfaces (P2) having an area equal to or larger than the surface (P1), and two surfaces (P3) having an area larger than the surface (P2). The shape may also be In this case, it is preferable that the shape of the surface (P3) and the shape of the second region in which the droplet (A) is disposed are as similar as possible, and more preferably substantially the same. Here, the shape when the vertical and horizontal lengths of the surface (P3) are each 0.8 times (area ratio 0.64 times) is the shape P3x, and the vertical and horizontal lengths are each 1.2 times. The shape when the area ratio is 1.44 times is P3y. “The shape of the surface (P3) and the shape 12s of the second region in which the droplet (A) is disposed are substantially equal” is, for example, a shape in which the shape P3x is included in the shape 12s. It means that the shape 12s is a shape included in the shape 12y.

工程(ii)によって、2つの面(P3)のうちの1つの面が基板の上記一主面に対向するように配置される。面(P3)の面積は、面(P2)の面積の2倍以上であることが好ましく、たとえば3倍〜50倍の範囲である。   In step (ii), one of the two surfaces (P3) is disposed so as to face the one main surface of the substrate. The area of the surface (P3) is preferably at least twice as large as the area of the surface (P2), for example, in the range of 3 to 50 times.

上記面(P3)の形状が長方形であってもよい。面(P3)の形状と第2の領域の形状とが実質的に等しく且つそれらが長方形である場合、方向を揃えて素子チップを実装できる。その結果、配線と素子チップの電極端子との接続が容易になる。長方形の長辺は、短辺の1.5倍〜50倍程度であることが好ましく、たとえば2倍〜10倍の範囲である。   The surface (P3) may have a rectangular shape. When the shape of the surface (P3) and the shape of the second region are substantially equal and they are rectangular, the element chips can be mounted with their directions aligned. As a result, the connection between the wiring and the electrode terminal of the element chip is facilitated. The long side of the rectangle is preferably about 1.5 to 50 times the short side, for example in the range of 2 to 10 times.

なお、素子チップの電極端子の配置を工夫することによって、素子チップの平面形状が長方形でなくとも、電極端子と配線との接続を確実に行うことが可能となる。たとえば、素子チップの中心からの距離を変えて複数の電極を配置する場合(たとえば同心円状に電極を配置する場合)、素子チップの平面形状は正方形や円であってもよい。   Note that by devising the arrangement of the electrode terminals of the element chip, it is possible to reliably connect the electrode terminals and the wiring even if the planar shape of the element chip is not rectangular. For example, when a plurality of electrodes are arranged at different distances from the center of the element chip (for example, when electrodes are arranged concentrically), the planar shape of the element chip may be a square or a circle.

上記第2の領域には電極が形成されており、2つの面(P3)のいずれか一方に電極端子が形成されていてもよい。この構成によれば、工程(ii)において電極端子が形成されている方の面が基板側に向いた場合に、電極端子と電極とを自動的に接触させることが可能である。   An electrode is formed in the second region, and an electrode terminal may be formed on one of the two surfaces (P3). According to this configuration, when the surface on which the electrode terminal is formed in step (ii) faces the substrate side, the electrode terminal and the electrode can be automatically brought into contact with each other.

本発明の実装方法では、工程(ii)ののちに、2つの面(P3)のうち基板から遠い方の面の上を通る電極を形成する工程をさらに含んでもよい。この構成によれば、工程(ii)において電極端子が形成されている方の面が基板とは反対側に向いた場合に、電極端子に電極を接続できる。   The mounting method of the present invention may further include, after the step (ii), a step of forming an electrode that passes over a surface of the two surfaces (P3) far from the substrate. According to this configuration, the electrode can be connected to the electrode terminal when the surface on which the electrode terminal is formed in the step (ii) faces away from the substrate.

液滴(A)を形成する方法の例として、3つの例を以下に説明する。   Three examples will be described below as examples of the method for forming the droplet (A).

第1の例では、本発明の実装方法は、工程(i)の前に、(a)分散媒のぬれ性が低い1つの面上に、少なくとも1つの素子チップを配置する工程と、(b)上記面上に配置された1つの素子チップを分散媒(液滴(A)の分散媒)の液滴(B)内に取り込んで液滴(A)を形成する工程とを含む。この方法は、たとえばキャピラリの先端に分散媒の液滴(B)を形成し、その液滴(B)に1つの素子チップを取り込むことによって行われる。分散媒のぬれ性が低い面とは、たとえば、表面エネルギーが5〜25dyne/cmの面である。   In the first example, the mounting method of the present invention includes, before step (i), (a) placing at least one element chip on one surface where the wettability of the dispersion medium is low, and (b ) Taking one element chip arranged on the surface into the droplet (B) of the dispersion medium (dispersion medium of the droplet (A)) to form the droplet (A). This method is performed, for example, by forming a droplet (B) of a dispersion medium at the tip of a capillary and taking one element chip into the droplet (B). The surface having low wettability of the dispersion medium is, for example, a surface having a surface energy of 5 to 25 dyne / cm.

第2の例では、液滴(A)の分散媒が導電性を有する。そして、工程(i)は、分散媒と分散媒に分散された複数の素子チップとを含む液体から、エレクトロウェッティング現象を利用して液滴(A)を形成する工程を含む。   In the second example, the dispersion medium of the droplet (A) has conductivity. Then, the step (i) includes a step of forming a droplet (A) from a liquid including a dispersion medium and a plurality of element chips dispersed in the dispersion medium using an electrowetting phenomenon.

本発明の実装方法では、液滴(A)の分散媒が、その内部に素子チップを取り込もうとする性質を有することが好ましい。たとえば、素子チップの表面に対する分散媒の静的接触角が90°未満であってもよい。ここで、静的接触角とは、水平な表面に液滴を静かに配置したときの液滴の接触角を意味する。また、電子素子の表面エネルギーが40dyne/cm以上であり、分散媒の表面張力が20dyne/cm以上(たとえば20〜80dyne/cm)であってもよい。好ましい分散媒は、基板や素子チップの材質によって異なるが、分散媒としては、たとえば、水、有機溶媒、水と有機溶媒との混合液を用いることができる。これらの分散媒には、電解質が溶解されていてもよい。分散媒の具体例は後述する。   In the mounting method of the present invention, it is preferable that the dispersion medium of the droplet (A) has a property of taking the element chip into the inside. For example, the static contact angle of the dispersion medium with respect to the surface of the element chip may be less than 90 °. Here, the static contact angle means a contact angle of a droplet when the droplet is gently arranged on a horizontal surface. Further, the surface energy of the electronic element may be 40 dyne / cm or more, and the surface tension of the dispersion medium may be 20 dyne / cm or more (for example, 20 to 80 dyne / cm). The preferred dispersion medium varies depending on the material of the substrate and the element chip. As the dispersion medium, for example, water, an organic solvent, or a mixed liquid of water and an organic solvent can be used. An electrolyte may be dissolved in these dispersion media. Specific examples of the dispersion medium will be described later.

本発明の実装方法では、素子チップの基板が単結晶シリコンからなるものであってもよい。この場合、本発明の実装方法は、工程(i)の前に、電子素子を単結晶シリコン基板に複数個形成したのち、単結晶シリコン基板を切断することによって素子チップを形成する工程を含んでもよい。素子チップが1つの電子素子のみを含むチップである場合、シリコン基板は電子素子ごとに切断される。この方法では、電子素子を形成したのち、単結晶シリコン基板の裏面側を研磨することによって基板を薄くしてもよい。単結晶シリコン基板の切断は、一般的な方法で行うことができ、たとえばダイサーを用いて行うことができる。   In the mounting method of the present invention, the element chip substrate may be made of single crystal silicon. In this case, the mounting method of the present invention may include a step of forming an element chip by cutting a single crystal silicon substrate after forming a plurality of electronic devices on the single crystal silicon substrate before the step (i). Good. When the element chip is a chip including only one electronic element, the silicon substrate is cut for each electronic element. In this method, after the electronic element is formed, the substrate may be thinned by polishing the back side of the single crystal silicon substrate. The single crystal silicon substrate can be cut by a general method, for example, using a dicer.

本発明の実装方法では、電子素子がトランジスタ(たとえば電界効果トランジスタ)であってもよい。電界効果トランジスタは、表示装置の駆動用素子として重要である。ただし、素子チップに含有される電子素子はトランジスタに限定されず、抵抗、コンデンサ、インダクタであってもよい。素子チップに含まれる電子素子は、1つであってもよいし、複数であってもよい。素子チップは、複数の電子素子で構成された回路を含んでもよい。素子チップに含まれる電子素子は、単結晶シリコントランジスタであってもよいし、単結晶シリコントランジスタが集積された回路素子であってもよい。素子チップの最も長い辺は、たとえば1000μm以下である。   In the mounting method of the present invention, the electronic element may be a transistor (for example, a field effect transistor). Field effect transistors are important as driving elements for display devices. However, the electronic element contained in the element chip is not limited to the transistor, and may be a resistor, a capacitor, or an inductor. There may be one or more electronic elements included in the element chip. The element chip may include a circuit composed of a plurality of electronic elements. The electronic element included in the element chip may be a single crystal silicon transistor or a circuit element in which single crystal silicon transistors are integrated. The longest side of the element chip is, for example, 1000 μm or less.

素子チップの電子素子が電界効果トランジスタである場合、素子チップを実装する基板に、トランジスタのソース電極、ドレイン電極およびゲート電極に対応するように電極パターンを予め形成しておき、ここに、トランジスタチップ1個のみが入った液滴を配置すればよい。このようなトランジスタは、アクティブマトリックス型の表示装置の画素制御用トランジスタとして使用できる。   When the electronic element of the element chip is a field effect transistor, an electrode pattern is previously formed on the substrate on which the element chip is mounted so as to correspond to the source electrode, the drain electrode, and the gate electrode of the transistor chip. It is sufficient to arrange a droplet containing only one droplet. Such a transistor can be used as a pixel control transistor in an active matrix display device.

<電子機器の製造方法>
電子機器を製造するための本発明の方法は、基板と、電子素子を含み基板上に実装された素子チップとを含む電子機器の製造方法である。この製造方法は、本発明の実装方法で素子チップを実装する工程を含む。
<Method for manufacturing electronic device>
The method of the present invention for manufacturing an electronic device is a method for manufacturing an electronic device including a substrate and an element chip including the electronic device and mounted on the substrate. This manufacturing method includes a step of mounting an element chip by the mounting method of the present invention.

この製造方法で製造される電子機器に特に限定はなく、表示装置であってもよい。表示装置としては、たとえば、液晶ディスプレイ、有機エレクトロルミネッセンスディスプレイ、プラズマディスプレイ、電気泳動現象を利用したディスプレイ、磁性粉末を利用したディスプレイ等が挙げられる。また、本発明の製造方法で製造される他の電子機器としては、たとえば、実装回路、アンテナ付きICタグが挙げられる。この製造方法で製造された表示装置は、本発明の表示装置の1つである。   There is no limitation in particular in the electronic device manufactured with this manufacturing method, A display apparatus may be sufficient. Examples of the display device include a liquid crystal display, an organic electroluminescence display, a plasma display, a display using an electrophoretic phenomenon, a display using a magnetic powder, and the like. Examples of other electronic devices manufactured by the manufacturing method of the present invention include a mounting circuit and an IC tag with an antenna. A display device manufactured by this manufacturing method is one of the display devices of the present invention.

<表示装置>
本発明の表示装置は、基板と、基板上に実装された複数のトランジスタチップと、トランジスタチップを制御するための第1および第2の配線とを含む。トランジスタチップはその一主面のみに形成された電極端子を含む。第1の配線は、基板とトランジスタチップとの間に配置されている。第2の配線は、トランジスタチップに対して基板とは反対側に配置されている。複数のトランジスタチップのそれぞれは、第1の配線および第2の配線のいずれか一方と、電極端子を介して電気的に接続されている。この表示装置は、本発明の製造方法で製造できる。
<Display device>
The display device of the present invention includes a substrate, a plurality of transistor chips mounted on the substrate, and first and second wirings for controlling the transistor chips. The transistor chip includes electrode terminals formed only on one main surface thereof. The first wiring is disposed between the substrate and the transistor chip. The second wiring is disposed on the opposite side of the substrate from the transistor chip. Each of the plurality of transistor chips is electrically connected to one of the first wiring and the second wiring through an electrode terminal. This display device can be manufactured by the manufacturing method of the present invention.

本発明の表示装置としては、たとえば、液晶ディスプレイや、有機エレクトロルミネッセンスディスプレイ、プラズマディスプレイ、電気泳動現象を利用したディスプレイ、磁性粉末を利用したディスプレイ等が挙げられる。   Examples of the display device of the present invention include a liquid crystal display, an organic electroluminescence display, a plasma display, a display using an electrophoretic phenomenon, a display using a magnetic powder, and the like.

<実装方法の一例>
本発明の実装方法の一例を図1に模式的に示す。まず、図1(a)に示すように、一主面10sに第1の領域11および第2の領域12が存在する基板10を用意する。領域12は、領域11に囲まれている。領域11は、領域12よりも分散媒21のぬれ性が低い領域である。領域12は長方形の形状をしており、その長方形の2つの長辺の部分には、電極13が形成されている。
<Example of mounting method>
An example of the mounting method of the present invention is schematically shown in FIG. First, as shown in FIG. 1A, a substrate 10 having a first region 11 and a second region 12 on one main surface 10s is prepared. The region 12 is surrounded by the region 11. The region 11 is a region where the wettability of the dispersion medium 21 is lower than that of the region 12. The region 12 has a rectangular shape, and electrodes 13 are formed on the two long sides of the rectangle.

次に、図1(b)に示すように、分散媒21と、1個だけの素子チップ22とを含む所定の体積の液滴20を、基板10の第2の領域12に配置する。素子チップ22は、直方体の形状をしており、そのうちの最も面積が大きい2つの主面(P3)の形状は、領域12の形状とほぼ同じである。素子チップの2つの主面(P3)のうち、1つの主面の2つの長辺部分には、電極端子(図示せず)が形成されている。   Next, as shown in FIG. 1B, a predetermined volume of the droplet 20 including the dispersion medium 21 and only one element chip 22 is disposed in the second region 12 of the substrate 10. The element chip 22 has a rectangular parallelepiped shape, and the shape of the two principal surfaces (P3) having the largest area is almost the same as the shape of the region 12. Of the two main surfaces (P3) of the element chip, electrode terminals (not shown) are formed on the two long sides of one main surface.

領域11は分散媒21のぬれ性が低い領域であり、領域12は分散媒21のぬれ性が高い領域である。そのため、領域12に配置された液滴20と基板10との接触面の形状は、領域12の形状と同じとなる。   The region 11 is a region where the dispersion medium 21 has low wettability, and the region 12 is a region where the dispersion medium 21 has high wettability. Therefore, the shape of the contact surface between the droplet 20 arranged in the region 12 and the substrate 10 is the same as the shape of the region 12.

次に、液滴20から分散媒21を除去する。分散媒21が除去されると、図1(c)に示すように、素子チップ22は、第2の領域12に正確に配置される。このとき、素子チップ22の1つの主面(P3)が、基板10に対向するように配置される。基板10に対向している主面(P3)に電極端子が形成されている場合、この電極端子は、基板10上の電極13と接続される。一方、電極端子が、基板から遠い方の主面(P3)に形成されている場合、基板10上の電極13と、素子チップ22の電極端子とは接続されない。この場合、基板から遠い方の主面(P3)の上を通る電極を形成し、その電極と電極端子とを接続する。   Next, the dispersion medium 21 is removed from the droplet 20. When the dispersion medium 21 is removed, the element chip 22 is accurately arranged in the second region 12 as shown in FIG. At this time, one main surface (P3) of the element chip 22 is disposed so as to face the substrate 10. When an electrode terminal is formed on the main surface (P3) facing the substrate 10, the electrode terminal is connected to the electrode 13 on the substrate 10. On the other hand, when the electrode terminal is formed on the main surface (P3) far from the substrate, the electrode 13 on the substrate 10 and the electrode terminal of the element chip 22 are not connected. In this case, an electrode passing over the main surface (P3) far from the substrate is formed, and the electrode and the electrode terminal are connected.

このようにして、素子チップ22が基板10上に実装される。なお、素子チップ22を1個のみ含む液滴20の作製方法、および、液滴20を基板10の領域12に正確に配置する方法は、後述する。   In this way, the element chip 22 is mounted on the substrate 10. A method for producing the droplet 20 including only one element chip 22 and a method for accurately arranging the droplet 20 on the region 12 of the substrate 10 will be described later.

分散媒21の蒸発によって素子チップ22が基板10の所定の位置に正確に配置される原理を、図2および図3を用いて説明する。図2(a)〜(d)は、図1(b)の線II−IIを通り基板に垂直な断面を模式的に示す図である。   The principle that the element chip 22 is accurately arranged at a predetermined position of the substrate 10 by evaporation of the dispersion medium 21 will be described with reference to FIGS. 2A to 2D are diagrams schematically showing a cross section passing through the line II-II in FIG. 1B and perpendicular to the substrate.

液滴20を基板10上に配置すると、図2(a)に示すように、液滴20は基板10の領域12内にとどまり、領域11には広がらない。液滴20の分散媒21が蒸発すると、液滴20は領域12内にとどまりながら小さくなる。その結果、図2(b)に示すように、素子チップ22が分散媒21からはみ出す場合がある。分散媒21からはみ出した素子チップ22には、図2(b)に示すように表面張力F21が作用する。この表面張力F21の総和の力F22は、素子チップ22を分散媒21の内部に引き戻そうとする力となる。このようにして、素子チップ22が分散媒21の内部に引き戻されながら、分散媒21が減少していく。その結果、図2(c)および(d)に示すように、素子チップ22は領域12に配置される。   When the droplet 20 is arranged on the substrate 10, the droplet 20 stays in the region 12 of the substrate 10 and does not spread to the region 11 as shown in FIG. When the dispersion medium 21 of the droplet 20 evaporates, the droplet 20 becomes small while remaining in the region 12. As a result, the element chip 22 may protrude from the dispersion medium 21 as shown in FIG. A surface tension F21 acts on the element chip 22 protruding from the dispersion medium 21 as shown in FIG. The total force F22 of the surface tension F21 is a force for pulling the element chip 22 back into the dispersion medium 21. In this way, the dispersion medium 21 decreases while the element chip 22 is pulled back into the dispersion medium 21. As a result, the element chip 22 is disposed in the region 12 as shown in FIGS.

図3(a)〜(c)は、図2の工程を基板10の上方から見た平面図である。図3において、分散媒21が存在する箇所が領域12である。素子チップ22が分散媒21からはみ出ても、はみ出た素子チップ22を分散媒21の内部に引き戻すような表面張力F21が素子チップ22に作用するため、素子チップ22は分散媒21内にとどまり、分散媒21の減少に伴って、素子チップ22は領域12に正確に配置される。   3A to 3C are plan views of the process of FIG. 2 as viewed from above the substrate 10. In FIG. 3, the region 12 is where the dispersion medium 21 exists. Even if the element chip 22 protrudes from the dispersion medium 21, a surface tension F21 that pulls the protruding element chip 22 back into the dispersion medium 21 acts on the element chip 22, so that the element chip 22 remains in the dispersion medium 21. As the dispersion medium 21 decreases, the element chip 22 is accurately arranged in the region 12.

図2および図3のように素子チップ22を配置するためには、素子チップ22が分散媒21からはみ出した場合に、これを分散媒21の内部に引き戻す方向に表面張力が働かなくてはならない。図4(a)および(b)は、素子チップ22の一部が分散媒21からはみ出た場合に、素子チップ22に作用する表面張力を示す図である。素子チップ22に作用する表面張力の方向は、素子チップ22の表面に対する分散媒21の接触角θに影響される。   In order to arrange the element chip 22 as shown in FIG. 2 and FIG. 3, when the element chip 22 protrudes from the dispersion medium 21, surface tension must act in a direction to pull it back into the dispersion medium 21. . 4A and 4B are diagrams showing surface tension acting on the element chip 22 when part of the element chip 22 protrudes from the dispersion medium 21. FIG. The direction of the surface tension acting on the element chip 22 is affected by the contact angle θ of the dispersion medium 21 with respect to the surface of the element chip 22.

図4(a)は、素子チップ22の表面に対する分散媒21の接触角が90°未満の場合を示している。この場合、分散媒21からはみ出した素子チップ22には、分散媒21の内部に引き戻そうとする表面張力F21が作用する。一方、図4(b)は、素子チップ22の表面に対する分散媒21の接触角が90°より大きい場合を示している。この場合、分散媒21からはみ出した素子チップ22には、分散媒21の外部に押し出そうとする表面張力F21が作用する。従って、素子チップ22の表面に対する分散媒21の静的接触角は、90°未満であることが好ましく、80°以下であることがより好ましい。   FIG. 4A shows a case where the contact angle of the dispersion medium 21 with respect to the surface of the element chip 22 is less than 90 °. In this case, the surface tension F 21 that is to be pulled back into the dispersion medium 21 acts on the element chip 22 that protrudes from the dispersion medium 21. On the other hand, FIG. 4B shows a case where the contact angle of the dispersion medium 21 with respect to the surface of the element chip 22 is larger than 90 °. In this case, a surface tension F 21 that is pushed out of the dispersion medium 21 acts on the element chip 22 that protrudes from the dispersion medium 21. Therefore, the static contact angle of the dispersion medium 21 with respect to the surface of the element chip 22 is preferably less than 90 °, and more preferably 80 ° or less.

素子チップ22の表面に対する分散媒21の静的接触角が小さいほど、また、分散媒21の表面張力が大きいほど、素子チップ22を分散媒21の内部に引き戻す力が大きくなる。本発明者らは、分散媒の表面張力が20dyne/cm以上であり、素子チップ22の表面エネルギーが40dyne/cm以上であるときに、素子チップ22が効率よく領域12に配置されることを見出した。   The smaller the static contact angle of the dispersion medium 21 with respect to the surface of the element chip 22 is, and the greater the surface tension of the dispersion medium 21 is, the greater the force to pull the element chip 22 back into the dispersion medium 21 is. The inventors have found that the element chip 22 is efficiently arranged in the region 12 when the surface tension of the dispersion medium is 20 dyne / cm or more and the surface energy of the element chip 22 is 40 dyne / cm or more. It was.

このように、基板上の所定の位置に素子チップ22を正確に配置するためには、分散媒21の種類と素子チップ22の表面エネルギーを適切に選択することが重要である。   Thus, in order to accurately arrange the element chip 22 at a predetermined position on the substrate, it is important to appropriately select the type of the dispersion medium 21 and the surface energy of the element chip 22.

分散媒21としては、水、有機溶媒、または、水と有機溶媒との混合液が挙げられる。これらの分散媒には電解質が溶解されていてもよい。有機溶媒としては、エタノール、プロパノール、ブタノール、ペンタノール、ヘキサノール、ペプタノール、オクタノール、ノナノール、デカノール、エチレングリコール、グリセリンなどのアルコール、エチレングリコールモノメチルエーテル、エチレングリコールエチルエーテル、エチレングリコールモノブチルエーテルなどのエーテル、メチルエチルケトンなどのケトン類、ヘキサン、オクタン、ノナン、デカン、ウンデカン、ドデカン、トリデカン、テトラデカン、ペンタデカン、ヘキサデカンなどのアルカン、テトラヒドロフラン、クロロホルムなどを用いることができる。水と有機溶媒との混合液としては、水とアルコールの混合液や、水とテトラヒドロフランとの混合液などが挙げられる。   Examples of the dispersion medium 21 include water, an organic solvent, or a mixed liquid of water and an organic solvent. An electrolyte may be dissolved in these dispersion media. Examples of the organic solvent include ethanol, propanol, butanol, pentanol, hexanol, pentanol, octanol, nonanol, decanol, ethylene glycol, glycerol and other alcohols, ethylene glycol monomethyl ether, ethylene glycol ethyl ether, ethylene glycol monobutyl ether, and other ethers, Ketones such as methyl ethyl ketone, hexane, octane, nonane, decane, undecane, dodecane, tridecane, alkanes such as tetradecane, pentadecane, and hexadecane, tetrahydrofuran, chloroform, and the like can be used. Examples of the mixed solution of water and an organic solvent include a mixed solution of water and alcohol, a mixed solution of water and tetrahydrofuran, and the like.

素子チップ22の表面エネルギーが40dyne/cm未満である場合、素子チップ22の表面を処理してその表面エネルギーを増大させることが好ましい。素子チップ22の表面にシリコンが存在する場合、オゾン雰囲気中で紫外線を照射することによってその表面エネルギーを増大させることが可能である。この方法は、白金、金、銅、ニッケルなどの電極材料に対しても有効である。   When the surface energy of the element chip 22 is less than 40 dyne / cm, it is preferable to treat the surface of the element chip 22 to increase its surface energy. When silicon is present on the surface of the element chip 22, the surface energy can be increased by irradiating ultraviolet rays in an ozone atmosphere. This method is also effective for electrode materials such as platinum, gold, copper, and nickel.

また、素子チップ22の表面に親液性の薄膜(たとえば親水膜)を形成することによっても、素子チップ22の表面エネルギーを増大させることが可能である。例えば、酸化珪素、酸化窒素、酸化チタンなどの薄膜を、真空スパッタリング法や熱CVD法によって素子チップ22の表面に形成してもよい。それらの薄膜を形成した後、オゾン雰囲気で紫外線を照射させることも有効である。また、末端にアミノ基、カルボキシル基または水酸基を持つシランカップリング剤で素子チップ22の表面を修飾することによっても、その表面エネルギーを増大させることが可能である。金属のみを表面処理する場合は、末端にアミノ基、カルボキシル基または水酸基を有するチオールで表面を修飾してもよい。   In addition, the surface energy of the element chip 22 can be increased by forming a lyophilic thin film (for example, a hydrophilic film) on the surface of the element chip 22. For example, a thin film such as silicon oxide, nitrogen oxide, or titanium oxide may be formed on the surface of the element chip 22 by a vacuum sputtering method or a thermal CVD method. It is also effective to irradiate ultraviolet rays in an ozone atmosphere after forming these thin films. Also, the surface energy can be increased by modifying the surface of the element chip 22 with a silane coupling agent having an amino group, a carboxyl group or a hydroxyl group at the terminal. When surface-treating only a metal, the surface may be modified with a thiol having an amino group, a carboxyl group or a hydroxyl group at the terminal.

本発明者らが実験した結果、素子チップ22を構成する辺のうち最長の辺の長さが1mm以下であれば、表面張力によって効率よく領域12に配置されることを見出した。また、素子チップ22の形成や取り扱いを考慮すると、最長の辺の長さは100nm以上であることが好ましい。   As a result of experiments conducted by the present inventors, it has been found that if the length of the longest side constituting the element chip 22 is 1 mm or less, the element chip 22 is efficiently arranged in the region 12 by surface tension. In consideration of the formation and handling of the element chip 22, the length of the longest side is preferably 100 nm or more.

本発明の実装方法では、素子チップを1個だけ含む液滴(A)を所定の位置に配置するため、素子チップを確実に所定の位置に実装できる。そのため、従来の方法とは異なり、過剰な数の素子チップを用意する必要がない。また、本発明の実装方法では、異なる形状や異なる種類の素子チップを実装することが可能である。   In the mounting method of the present invention, since the droplet (A) containing only one element chip is arranged at a predetermined position, the element chip can be reliably mounted at a predetermined position. Therefore, unlike the conventional method, it is not necessary to prepare an excessive number of element chips. In the mounting method of the present invention, it is possible to mount different shapes and different types of element chips.

<素子チップの作製方法>
素子チップの作製方法に限定はなく、公知の方法を適用してもよい。以下に、素子チップの作製方法の一例を、図5および図6を参照しながら説明する。図5(a)および(c)は上面図であり、図5(b)および(d)は断面図である。
<Method for manufacturing element chip>
There is no limitation on the method for manufacturing the element chip, and a known method may be applied. Hereinafter, an example of a method for manufacturing an element chip will be described with reference to FIGS. 5A and 5C are top views, and FIGS. 5B and 5D are cross-sectional views.

まず、図5(a)および(b)に示すように、表面に層52が存在する基板51上に、複数の電子素子53を形成する。層52は、選択的に除去可能な層である。次に、図5(c)および(d)に示すように、層52を除去することによって、1つの電子素子を含む素子チップ22を複数個形成する。形成された素子チップ22は、必要に応じて分散媒に分散される。これによって、複数の素子チップ22を含む分散液が得られる。   First, as shown in FIGS. 5A and 5B, a plurality of electronic elements 53 are formed on a substrate 51 having a layer 52 on the surface. Layer 52 is a selectively removable layer. Next, as shown in FIGS. 5C and 5D, a plurality of element chips 22 including one electronic element are formed by removing the layer 52. The formed element chip 22 is dispersed in a dispersion medium as necessary. Thereby, a dispersion liquid including a plurality of element chips 22 is obtained.

電子素子がMOS型の電界効果トランジスタ(FET)である場合の例を図6の断面図に示す。図6は、ウェハの一部のみを示している。まず、表面近傍の一定の深さの領域に酸化膜61が形成された単結晶シリコンの基板60を用意する。そして、基板60の表面に存在するn型シリコン62の表面に、複数のFET63を形成する(図6(a))。具体的には、ホウ素がドーピングされたp型領域64と、熱酸化膜65と、ソース電極66と、ドレイン電極67と、ゲート電極68とを形成する。   An example in which the electronic element is a MOS field effect transistor (FET) is shown in the cross-sectional view of FIG. FIG. 6 shows only a part of the wafer. First, a single crystal silicon substrate 60 in which an oxide film 61 is formed in a region having a certain depth near the surface is prepared. Then, a plurality of FETs 63 are formed on the surface of the n-type silicon 62 existing on the surface of the substrate 60 (FIG. 6A). Specifically, a p-type region 64 doped with boron, a thermal oxide film 65, a source electrode 66, a drain electrode 67, and a gate electrode 68 are formed.

次に、FET63同士を分断する溝60hを形成する。溝60hは、酸化膜61に到達するように形成される(図6(b))。溝60hは、たとえば、フォトリソ・エッチング工程によって形成できる。   Next, a groove 60h that separates the FETs 63 is formed. The groove 60h is formed so as to reach the oxide film 61 (FIG. 6B). The groove 60h can be formed by, for example, a photolithography / etching process.

最後に、図6(c)に示すように、酸化膜61をたとえばフッ酸によって選択的にエッチングすることによって、FET63ごとに分離する。このようにして、素子チップ69が得られる。   Finally, as shown in FIG. 6C, the oxide film 61 is selectively etched by, for example, hydrofluoric acid to separate each FET 63. In this way, the element chip 69 is obtained.

単結晶シリコントランジスタなどの素子チップの形成方法に限定はなく、他の方法で形成してもよい。たとえば、単結晶シリコンウェハにトランジスタを形成したのち、ウェハ裏面側を削ってウェハを薄くし、その後、ダイサーでウェハを切断してもよい。ウェハの裏面側は、研磨および/またはエッチングによって削ることができる。   There is no limitation on the method of forming an element chip such as a single crystal silicon transistor, and other methods may be used. For example, after a transistor is formed on a single crystal silicon wafer, the wafer back surface may be cut to thin the wafer, and then the wafer may be cut with a dicer. The back side of the wafer can be shaved by polishing and / or etching.

<第1および第2の領域の第1の例>
以下に、分散媒21のぬれ性が低い第1の領域11と、分散媒21のぬれ性が高い第2の領域12の一例について説明する。それらの領域の機能を図7に示す。図7(a)に示すように、第2の領域12は第1の領域11に囲まれている。この第2の領域12に液滴20を配置すると、液滴20は第2の領域12からはみ出さないので、図7(b)に示すように、液滴20は第2の領域12の部分のみに配置される。従って、液滴20と基板との接触面は、通常、第2の領域12の平面形状と一致する。
<First Example of First and Second Regions>
Hereinafter, an example of the first region 11 in which the dispersion medium 21 has low wettability and the second region 12 in which the dispersion medium 21 has high wettability will be described. The functions of these areas are shown in FIG. As shown in FIG. 7A, the second region 12 is surrounded by the first region 11. When the droplet 20 is disposed in the second region 12, the droplet 20 does not protrude from the second region 12, so that the droplet 20 is a part of the second region 12 as shown in FIG. Only placed. Therefore, the contact surface between the droplet 20 and the substrate usually coincides with the planar shape of the second region 12.

第1の領域11は、たとえば、分散媒21のぬれ性が低い有機膜を基板上に形成することによって形成できる。そのような有機膜としては、たとえば、フルオロアルキル鎖を有する高分子の膜、フルオロアルキル鎖を有するシランカップリング剤やチオール分子によって形成される膜、ゾル−ゲル法で形成されフルオロアルキル鎖を含む有機・無機ハイブリッド膜などを用いることができる。これらの膜は、表面エネルギーが10〜25dyne/cmであり、分散媒21をはじく性質を有する。   The first region 11 can be formed, for example, by forming an organic film having low wettability of the dispersion medium 21 on the substrate. Examples of such an organic film include a polymer film having a fluoroalkyl chain, a film formed of a silane coupling agent or a thiol molecule having a fluoroalkyl chain, and a fluoroalkyl chain formed by a sol-gel method. An organic / inorganic hybrid film or the like can be used. These films have a surface energy of 10 to 25 dyne / cm and a property of repelling the dispersion medium 21.

フルオロアルキル鎖を有する高分子膜としては、ポリテトラフルオロエチレン、ポリジフルオロエチレン、およびそれらの誘導体が挙げられる。シランカップリング剤で撥液膜(たとえば撥水膜)を形成する場合、フルオロアルキル鎖を有するシランカップリング剤が数vol%の濃度で溶解したクロロホルム、アルカン、アルコール、または、シリコーンオイルに基板を一定時間浸漬すればよい。この場合、浸漬後に基板を溶媒で洗浄することによって、単分子膜を形成することが可能である。これらの撥液膜を形成できる基板としては、表面に活性水素が存在する基板が好ましく、例えば、酸化シリコン、窒化シリコン、ステンレス、銅、ニッケル、表面を活性化した樹脂などが挙げられる。シランカップリング剤によって形成された撥液性の単分子膜の一例の構造を、図8(a)に模式的に示す。図8(a)の単分子膜81は、基板82と、シロキサン結合(Si−O)を介して結合している。   Examples of the polymer film having a fluoroalkyl chain include polytetrafluoroethylene, polydifluoroethylene, and derivatives thereof. When forming a liquid repellent film (for example, a water repellent film) with a silane coupling agent, the substrate is placed in chloroform, alkane, alcohol, or silicone oil in which a silane coupling agent having a fluoroalkyl chain is dissolved at a concentration of several vol%. What is necessary is just to immerse for a fixed time. In this case, it is possible to form a monomolecular film by washing the substrate with a solvent after immersion. As a substrate on which such a liquid repellent film can be formed, a substrate having active hydrogen on the surface is preferable. Examples thereof include silicon oxide, silicon nitride, stainless steel, copper, nickel, and a resin whose surface is activated. FIG. 8A schematically shows the structure of an example of a liquid-repellent monomolecular film formed with a silane coupling agent. The monomolecular film 81 in FIG. 8A is bonded to the substrate 82 through a siloxane bond (Si—O).

チオール分子を用いて撥液性薄膜を形成する場合、フルオロアルキル鎖を有するチオール分子が数vol%の濃度で溶解したエタノールやプロパノール溶液に基板を一定時間浸漬し、その後、アルコールで基板を洗えばよい。これによって、撥液性の単分子膜が形成される。これらの単分子膜を形成できる基板としては、金、銀、銅といった金属からなる基板が挙げられる。チオール分子を用いて形成された撥液性単分子膜の一例の構造を、図8(b)に模式的に示す。図8(b)の単分子膜83は基板84とSH基を介して結合している。   When forming a liquid-repellent thin film using thiol molecules, the substrate is immersed in an ethanol or propanol solution in which a thiol molecule having a fluoroalkyl chain is dissolved at a concentration of several vol% for a certain period of time, and then the substrate is washed with alcohol. Good. Thereby, a liquid repellent monomolecular film is formed. Examples of the substrate on which these monomolecular films can be formed include a substrate made of a metal such as gold, silver, and copper. FIG. 8B schematically shows the structure of an example of a liquid repellent monomolecular film formed using thiol molecules. The monomolecular film 83 in FIG. 8B is bonded to the substrate 84 via the SH group.

また、ゾル−ゲル法で撥液性薄膜を形成する場合、たとえば、酸化シリコンの前駆体であるテトラエトキシシラン、フルオロアルキル鎖を有するアルコキシド、酸触媒、水が溶解したアルコール溶液をスピンコート法やディッピング法で基板に塗布し、100℃以上で熱処理すればよい。この撥液性薄膜は、ほとんどの基板に形成することが可能である。   When a lyophobic thin film is formed by a sol-gel method, for example, tetraethoxysilane that is a precursor of silicon oxide, an alkoxide having a fluoroalkyl chain, an acid catalyst, an alcohol solution in which water is dissolved, What is necessary is just to apply | coat to a board | substrate by the dipping method and to heat-process at 100 degreeC or more. This liquid repellent thin film can be formed on almost any substrate.

撥液性の第1の領域に囲まれた親液性の第2の領域は、親液性の基板、または、あらかじめ親液化処理しておいた基板を用意し、第1の領域となる部分に撥液性の膜を形成することによって作製できる。たとえば、まず、親液性にしたい部分をレジストなどの保護膜で覆う。次に、基板全体を撥液膜で覆った後、保護膜を除去して第2の領域の撥液膜をリフトオフすればよい。この方法は、シランカップリング剤やゾル−ゲル法を用いて形成する撥液膜の場合に適用できる。また、撥液膜のみが特異的に付着するような表面を第1の領域となるべき部分に形成して、この領域のみに撥液膜を形成してもよい。例えば、撥液性にしたい箇所だけにチオールと反応する金属パターンを形成しておき、その基板をチオールが溶解した有機溶媒に浸漬することによって、金属領域のみを撥液性とすることができる。   The lyophilic second region surrounded by the lyophobic first region is a portion that becomes a first region by preparing a lyophilic substrate or a substrate that has been lyophilic in advance. Can be produced by forming a liquid-repellent film. For example, first, a portion to be made lyophilic is covered with a protective film such as a resist. Next, after the entire substrate is covered with the liquid repellent film, the protective film is removed and the liquid repellent film in the second region is lifted off. This method can be applied to a liquid repellent film formed by using a silane coupling agent or a sol-gel method. Alternatively, a surface on which only the liquid repellent film specifically adheres may be formed in a portion to be the first region, and the liquid repellent film may be formed only in this region. For example, by forming a metal pattern that reacts with thiol only in a portion where liquid repellency is desired and immersing the substrate in an organic solvent in which thiol is dissolved, only the metal region can be made liquid repellant.

また、インクジェット法、スクリーンプリント法、凸版印刷法、凹版印刷法、マイクロコンタクトプリント法等で撥液性の膜を所定の領域に直接形成してもよい。   In addition, a liquid-repellent film may be directly formed in a predetermined region by an inkjet method, a screen printing method, a relief printing method, an intaglio printing method, a micro contact printing method, or the like.

また、撥液性の第1の領域に取り囲まれた親液性の第2の領域は、無機材料を用いて形成してもよい。例えば、シリコン基板は、酸化シリコンに比べて撥液性が高い。従って、シリコン基板の表面に酸化シリコンのパターンを形成し、酸化シリコンの部分を第2の領域としてもよい。この構成では、酸化シリコンのパターンの部分のみに液滴20を配置することが可能となる。酸化シリコンの表面エネルギーは100dyne/cm以上であり、シリコンの表面エネルギーは38dyne/cm程度である。   Further, the lyophilic second region surrounded by the lyophobic first region may be formed using an inorganic material. For example, a silicon substrate has higher liquid repellency than silicon oxide. Therefore, a silicon oxide pattern may be formed on the surface of the silicon substrate, and the silicon oxide portion may be used as the second region. In this configuration, it is possible to place the droplets 20 only on the silicon oxide pattern portion. The surface energy of silicon oxide is 100 dyne / cm or more, and the surface energy of silicon is about 38 dyne / cm.

このように、撥液性の第1の領域11に囲まれた親液性の第2の領域12を形成することによって、分散媒21を第2の領域12に正確に配置することができる。その結果、素子チップ22を第2の領域12に正確に配置することが可能となる。この方法によれば、基板に穴を開けることなく素子チップを正確に配置することが可能である。   Thus, the dispersion medium 21 can be accurately arranged in the second region 12 by forming the lyophilic second region 12 surrounded by the liquid repellent first region 11. As a result, the element chip 22 can be accurately arranged in the second region 12. According to this method, it is possible to accurately arrange the element chips without making holes in the substrate.

<第1および第2の領域の第2の例>
以下、第1の領域と、第1の領域に囲まれ第1の領域よりも突出した第2の領域とが存在する基板について説明する。そのような基板の一例を図9(a)に示す。
<Second Example of First and Second Regions>
Hereinafter, a substrate in which a first region and a second region surrounded by the first region and projecting from the first region will be described. An example of such a substrate is shown in FIG.

図9(a)の基板90の一主面には、周囲から突出した凸部92aが存在する。凸部92aの周囲の領域が第1の領域91であり、凸部92aの上面が第2の領域92である。   On one main surface of the substrate 90 in FIG. 9A, there is a convex portion 92a protruding from the periphery. A region around the convex portion 92 a is a first region 91, and an upper surface of the convex portion 92 a is a second region 92.

この第2の領域92に液滴20を配置すると、図9(b)に示すように、第2の領域92のみに液滴20が配置される。従って、素子チップ22を含む液滴20を第2の領域92に配置して分散媒21が除去されると、素子チップ22は第2の領域92に正確に配置される。   When the droplet 20 is disposed in the second region 92, the droplet 20 is disposed only in the second region 92 as shown in FIG. 9B. Therefore, when the droplet 20 including the element chip 22 is disposed in the second region 92 and the dispersion medium 21 is removed, the element chip 22 is accurately disposed in the second region 92.

この場合、第1の領域91の表面エネルギー、凸部92aの側面の表面エネルギー、および第2の領域92の表面エネルギーが同じであっても、液滴20は第2の領域92から広がりにくい。従って、この場合には、親液性膜や撥液性膜を形成しなくても、素子チップ22を所定の位置に配置することが可能となる。   In this case, even if the surface energy of the first region 91, the surface energy of the side surface of the convex portion 92a, and the surface energy of the second region 92 are the same, the droplet 20 is unlikely to spread from the second region 92. Therefore, in this case, the element chip 22 can be disposed at a predetermined position without forming a lyophilic film or a liquid repellent film.

凸部92aの高さは、好ましくは0.5〜10μmの範囲であり、たとえば1〜2μmの範囲である。   The height of the convex portion 92a is preferably in the range of 0.5 to 10 μm, for example, in the range of 1 to 2 μm.

凸部92aは、公知の方法で形成できる。たとえば、まず、凸部92aとなる薄膜を形成する。薄膜には、たとえば、酸化シリコン膜、窒化シリコン膜、金属膜、樹脂膜を用いることができる。次に、凸部92aとなる部分をレジスト膜で覆い、レジスト膜が形成されていない部分の薄膜をエッチングし、最後にレジスト膜を除去する。このようにして、凸部92aを形成できる。   The convex portion 92a can be formed by a known method. For example, first, a thin film that becomes the convex portion 92a is formed. For the thin film, for example, a silicon oxide film, a silicon nitride film, a metal film, or a resin film can be used. Next, the portion that becomes the protrusion 92a is covered with a resist film, the thin film in the portion where the resist film is not formed is etched, and finally the resist film is removed. In this way, the convex portion 92a can be formed.

また、例えば、ガラス基板を用意し、第2の領域となるべき部分のみに酸化シリコン膜を形成してもよい。酸化シリコン膜が形成された部分が第2の領域となり、それ以外の部分が第1の領域となる。酸化シリコン膜の厚さに限定はなく、たとえば0.5μmとしてもよい。所定の形状の酸化シリコン膜は、たとえば、真空電子線蒸着法で基板全体に酸化シリコン膜を形成した後、フォトリソグラフィー法を用いて、不要な酸化シリコン膜を除去することによって形成できる。   In addition, for example, a glass substrate may be prepared, and a silicon oxide film may be formed only on a portion to be the second region. The portion where the silicon oxide film is formed becomes the second region, and the other portion becomes the first region. The thickness of the silicon oxide film is not limited and may be 0.5 μm, for example. The silicon oxide film having a predetermined shape can be formed, for example, by forming a silicon oxide film on the entire substrate by a vacuum electron beam evaporation method and then removing an unnecessary silicon oxide film by using a photolithography method.

<液滴(A)の形成方法>
以下、液滴(A)の形成方法について、3つの方法を例に挙げて説明する。
<Method for forming droplet (A)>
Hereinafter, the method for forming the droplet (A) will be described by taking three methods as examples.

第1の方法は、分散媒の液滴に1個の素子チップを取り込む方法である。この方法を図10に示す。まず、図10(a)に示すように、先端部分の内径が素子チップの寸法と同程度のキャピラリ(中空管)101に分散媒21を満たす。内径が100μm以上のキャピラリには、市販されているガラス管を用いることができる。また、内径が数μm〜数十μmのキャピラリは、内径が100μm程度のキャピラリの一部をバーナーで加熱して引き伸ばすことによって形成できる。   The first method is a method of incorporating one element chip into a dispersion medium droplet. This method is shown in FIG. First, as shown in FIG. 10A, the dispersion medium 21 is filled in a capillary (hollow tube) 101 having an inner diameter of the tip portion that is approximately the same as the dimension of the element chip. A commercially available glass tube can be used for a capillary having an inner diameter of 100 μm or more. A capillary having an inner diameter of several μm to several tens of μm can be formed by heating and stretching a part of the capillary having an inner diameter of about 100 μm with a burner.

次に、図10(b)に示すように、分散媒21に圧力を加えることによって、キャピラリ101の先端に、分散媒21の液滴102を形成する。   Next, as shown in FIG. 10B, a droplet 102 of the dispersion medium 21 is formed at the tip of the capillary 101 by applying pressure to the dispersion medium 21.

一方、図10(c)に示すように、複数の素子チップ22を基板103上に配置する。素子チップ22は、基板103上に無秩序に配置されてもよい。基板103の表面103sは、分散媒21のぬれ性が低い面(撥液性の表面)である。素子チップ22は、たとえば、複数の素子チップ22が分散された液体を基板103上に滴下したのち、分散媒を除去することによって基板103上に配置できる。基板103としては、前述した撥液膜で覆われた基板や、シリコン基板などを用いることができる。   On the other hand, a plurality of element chips 22 are arranged on the substrate 103 as shown in FIG. The element chips 22 may be randomly arranged on the substrate 103. The surface 103s of the substrate 103 is a surface (liquid repellent surface) where the dispersion medium 21 has low wettability. The element chip 22 can be disposed on the substrate 103 by, for example, dropping a liquid in which a plurality of element chips 22 are dispersed onto the substrate 103 and then removing the dispersion medium. As the substrate 103, a substrate covered with the above-described liquid repellent film, a silicon substrate, or the like can be used.

次に、キャピラリ101の先端に形成された液滴102を、基板103上の1つの素子チップ22に接触させる。このとき、基板103の表面は撥液性であるため、液滴102が基板103の表面に吸い付けられてキャピラリ101の先端からはずれることはない。液滴102が素子チップ22に接触すると、図10(d)に示すように、素子チップ22は液滴102内に取り込まれ、分散媒21と素子チップ22とを含む液滴20が形成される。   Next, the droplet 102 formed at the tip of the capillary 101 is brought into contact with one element chip 22 on the substrate 103. At this time, since the surface of the substrate 103 is liquid repellent, the droplets 102 are not attracted to the surface of the substrate 103 and do not deviate from the tip of the capillary 101. When the droplet 102 comes into contact with the element chip 22, as shown in FIG. 10D, the element chip 22 is taken into the droplet 102, and the droplet 20 including the dispersion medium 21 and the element chip 22 is formed. .

次に、図10(e)に示すように、基板10のうち素子チップ22を実装すべき位置(第2の領域12)に液滴20を持っていく。第2の領域12は、キャピラリ101の内壁に比べて、分散媒21のぬれ性が高いことが好ましい。そのような場合、液滴20が第2の領域12に接触した瞬間に、液滴20はキャピラリ101の先端から基板側に移動する(図10(f))。その後、分散媒21が揮発すると、図10(g)で示すように素子チップが所定の位置に配置される。   Next, as shown in FIG. 10E, the droplet 20 is brought to a position (second region 12) where the element chip 22 is to be mounted on the substrate 10. The second region 12 preferably has higher wettability of the dispersion medium 21 than the inner wall of the capillary 101. In such a case, at the moment when the droplet 20 comes into contact with the second region 12, the droplet 20 moves from the tip of the capillary 101 to the substrate side (FIG. 10 (f)). Thereafter, when the dispersion medium 21 volatilizes, the element chip is disposed at a predetermined position as shown in FIG.

素子チップ22を基板上に配置するための他の方法を図11〜図13に示す。この方法で用いられる液滴吐出装置の一例の構成を図11に模式的に示す。図11(a)は、吐出装置110を一方から見た斜視図である。図11(b)は、吐出装置110の分解斜視図である。図11(c)は、吐出装置110を図11(a)とは反対側から見た斜視図である。   Other methods for disposing the element chip 22 on the substrate are shown in FIGS. A configuration of an example of a droplet discharge device used in this method is schematically shown in FIG. FIG. 11A is a perspective view of the ejection device 110 viewed from one side. FIG. 11B is an exploded perspective view of the discharge device 110. FIG.11 (c) is the perspective view which looked at the discharge apparatus 110 from the opposite side to Fig.11 (a).

吐出装置110は、溝111および貫通孔112が形成された基体113を含む。溝111は、吐出口となる吐出溝111aと、テーパー部溝111bと、後方溝111cとを含む。吐出溝111aの一部には、撥液膜114が形成されている。撥液膜114の部分を除く溝111の内面、および後述する凹部118の表面は親液性である。また、溝111および凹部118以外の基体113の表面は撥液性である。   The discharge device 110 includes a base body 113 in which a groove 111 and a through hole 112 are formed. The groove 111 includes a discharge groove 111a serving as a discharge port, a tapered groove 111b, and a rear groove 111c. A liquid repellent film 114 is formed in a part of the ejection groove 111a. The inner surface of the groove 111 excluding the portion of the liquid repellent film 114 and the surface of the recess 118 described later are lyophilic. Further, the surface of the substrate 113 other than the grooves 111 and the recesses 118 is liquid repellent.

基体113は、シリコン基板や樹脂基板などを加工することによって形成できる。シリコン基板の場合は、フォトリソグラフィーおよびエッチング(ウエットエッチングやドライエッチング)によって基体113を形成できる。また、樹脂基板の場合は、レーザ加工などによって基体113を形成できる。   The base 113 can be formed by processing a silicon substrate, a resin substrate, or the like. In the case of a silicon substrate, the substrate 113 can be formed by photolithography and etching (wet etching or dry etching). In the case of a resin substrate, the substrate 113 can be formed by laser processing or the like.

ここで、素子チップ22の形状が、3方向の辺の長さが互いに異なる直方体状であるとし、素子チップ22のサイズを、長さ、幅、厚さで規定する(長さ>幅>厚さ)。溝111の深さ111hを素子チップ22の厚さ程度とし、吐出溝111aの幅111aDを素子チップ22の幅程度とし、吐出溝111aの長さ111aLを素子チップ22の長さ程度とする。このように設定することによって、吐出溝111aに2個以上の素子チップ22が同時に入らないようにできる。後方溝111cの幅111cDは、たとえば、素子チップ22の長さの10倍以上としてもよい。   Here, it is assumed that the shape of the element chip 22 is a rectangular parallelepiped shape whose sides in three directions are different from each other, and the size of the element chip 22 is defined by length, width, and thickness (length> width> thickness). Sa). The depth 111h of the groove 111 is about the thickness of the element chip 22, the width 111aD of the discharge groove 111a is about the width of the element chip 22, and the length 111aL of the discharge groove 111a is about the length of the element chip 22. By setting in this way, it is possible to prevent two or more element chips 22 from entering the ejection groove 111a at the same time. The width 111cD of the rear groove 111c may be, for example, 10 times or more the length of the element chip 22.

後方溝111cには、貫通孔112が形成されている。この貫通孔112の長さおよび幅は、それぞれ、素子チップ22の長さおよび厚さとほぼ等しく、1つの素子チップ22が通過できる大きさである。   A through hole 112 is formed in the rear groove 111c. The length and width of the through-hole 112 are approximately the same as the length and thickness of the element chip 22 and are sized to allow one element chip 22 to pass through.

図11(a)および(b)に示すように、吐出溝111aには、第1の電極115が形成されている。また、吐出溝111aには、第2の電極116、絶縁膜117および撥液膜114が順に積層されている。第1の電極115は、吐出溝111aの側面に形成され、第2の電極116とは電気的に断絶されている。   As shown in FIGS. 11A and 11B, a first electrode 115 is formed in the ejection groove 111a. In addition, the second electrode 116, the insulating film 117, and the liquid repellent film 114 are sequentially stacked in the ejection groove 111a. The first electrode 115 is formed on the side surface of the ejection groove 111 a and is electrically disconnected from the second electrode 116.

図11(c)は、基体113を裏面側から見た模式図である。基体113の裏面には、貫通孔112に通じる凹部118が形成されている。凹部118は、テーパー形状となっている。板状の素子チップ22を配置する場合、凹部118のサイズは、例えば、素子チップ22の面積(長さ×幅)の、10〜100倍程度の大きさにしておけばよい。   FIG. 11C is a schematic view of the base 113 viewed from the back side. A recess 118 that communicates with the through hole 112 is formed on the back surface of the base 113. The recess 118 has a tapered shape. When the plate-shaped element chip 22 is arranged, the size of the recess 118 may be about 10 to 100 times the area (length × width) of the element chip 22, for example.

吐出装置110を用いて基板上に素子チップ22を配置するためには、溝111が形成されている側が基板に向くように吐出装置110を配置し、複数の素子チップ22が分散された分散液を凹部118から入れる。ここで、吐出溝111aが後方溝111cよりも下側になるように配置する。吐出装置110を用いる方法では、分散液の分散媒には、導電性を有する分散媒が用いられる。   In order to dispose the element chip 22 on the substrate using the discharge device 110, the discharge device 110 is disposed such that the side on which the groove 111 is formed faces the substrate, and a dispersion liquid in which a plurality of element chips 22 are dispersed. From the recess 118. Here, the discharge groove 111a is disposed below the rear groove 111c. In the method using the discharge device 110, a conductive dispersion medium is used as the dispersion medium of the dispersion liquid.

分散液が入れられた吐出装置110を基板側から見た斜視図を、図12(a)に模式的に示す。図12では溝111が上を向いているが、実際には、図13に示すように溝111側が下を向く。
複数の素子チップ22と、導電性を有する分散媒121とを含む分散液120は、貫通孔112を通って溝111に入り込む。溝111の表面積が小さい場合、分散液120を溝111に引きつける表面張力が、分散液120に働く重力よりも大きくなるので、分散液120は溝111から下にこぼれ落ちることはない。分散液120中の素子チップ22は、後方溝111cから、テーパー部溝111bを通って吐出溝111aに収まる。
FIG. 12A schematically shows a perspective view of the discharge device 110 in which the dispersion liquid is placed as viewed from the substrate side. In FIG. 12, the groove 111 faces upward, but actually, the groove 111 side faces downward as shown in FIG.
The dispersion liquid 120 including the plurality of element chips 22 and the conductive dispersion medium 121 enters the groove 111 through the through hole 112. When the surface area of the groove 111 is small, the surface tension that attracts the dispersion liquid 120 to the groove 111 is larger than the gravity acting on the dispersion liquid 120, so that the dispersion liquid 120 does not fall down from the groove 111. The element chip 22 in the dispersion 120 fits in the ejection groove 111a from the rear groove 111c through the tapered groove 111b.

次に、吐出装置110から、素子チップ22が1つだけ含まれる液滴を吐出する方法を説明する。まず、第1の電極115と第2の電極116との間に電圧を印加しておく。この状態では、エレクトロウェッティング現象によって、導電性を有する分散媒121と撥液膜114との界面に電荷が蓄積されて界面張力が増大し、吐出溝111aの撥液膜114は、分散媒121に濡れやすくなる。すなわち、電圧を印加することによって、撥液膜114が親液性となり、吐出溝111aに分散媒121と1個の素子チップ22とが収まる。図12(a)はこの状態を示している。   Next, a method for ejecting a droplet containing only one element chip 22 from the ejection device 110 will be described. First, a voltage is applied between the first electrode 115 and the second electrode 116. In this state, due to the electrowetting phenomenon, electric charges are accumulated at the interface between the conductive dispersion medium 121 and the liquid repellent film 114 to increase the interfacial tension, and the liquid repellent film 114 in the ejection groove 111a is dispersed in the dispersion medium 121. It becomes easy to get wet. That is, by applying a voltage, the liquid repellent film 114 becomes lyophilic, and the dispersion medium 121 and one element chip 22 are accommodated in the ejection groove 111a. FIG. 12A shows this state.

次に、印加していた電圧を0Vにすると、撥液膜114は分散媒121を弾くため、撥液膜114上にあった分散媒121が熱力学的に不安定になり、テーパー部溝111bに存在する分散媒121から分離し、吐出装置110の外部に吐出される(図12(b)および(c))。このようにして、素子チップ22を1個だけ含む液滴20が形成される。その後、第1の電極115と第2の電極116との間に再び電圧を印加すると、エレクトウェッティング現象によって撥液膜114が親液性に変化し、素子チップ22および分散媒121が再び吐出溝111aに充填される(図12(d))。   Next, when the applied voltage is set to 0 V, the liquid repellent film 114 repels the dispersion medium 121, so that the dispersion medium 121 on the liquid repellent film 114 becomes thermodynamically unstable, and the tapered groove 111b. Is separated from the dispersion medium 121 existing in the nozzle and discharged to the outside of the discharge device 110 (FIGS. 12B and 12C). In this way, a droplet 20 containing only one element chip 22 is formed. After that, when a voltage is applied again between the first electrode 115 and the second electrode 116, the lyophobic film 114 changes to lyophilicity due to the electwetting phenomenon, and the element chip 22 and the dispersion medium 121 are discharged again. The groove 111a is filled (FIG. 12 (d)).

吐出装置110を用いて基板10上に素子チップ22を配置する様子を、図13に模式的に示す。上述したように、基板10の表面には、素子チップ22が配置される第2の領域(図13では図示せず)が存在する。吐出装置110は、X、Y、Z位置制御装置(図示せず)を用いて移動される。   FIG. 13 schematically shows how the element chip 22 is arranged on the substrate 10 using the discharge device 110. As described above, the second region (not shown in FIG. 13) where the element chip 22 is disposed exists on the surface of the substrate 10. The discharge device 110 is moved using an X, Y, Z position control device (not shown).

第1の電極115と第2の電極116との間に電圧を印加した状態で、吐出装置110を基板10の所定の位置に近づける。そして、吐出溝111aに存在する分散媒121を基板10の所定の位置に接触させ、第1の電極115と第2の電極116との間に印加していた電圧を0Vにする。すると、吐出溝111aに存在する分散媒121が基板10の親液性の領域(第2の領域12)に移動し、それに伴って1つの素子チップ22も移動する。このようにして、基板10の第2の領域12に液滴20が配置される。その後、液滴20中の分散媒121が揮発すると、素子チップ22が所定の位置に配置される。   In a state where a voltage is applied between the first electrode 115 and the second electrode 116, the ejection device 110 is brought close to a predetermined position on the substrate 10. Then, the dispersion medium 121 existing in the ejection groove 111 a is brought into contact with a predetermined position of the substrate 10, and the voltage applied between the first electrode 115 and the second electrode 116 is set to 0V. Then, the dispersion medium 121 present in the ejection groove 111a moves to the lyophilic region (second region 12) of the substrate 10, and accordingly, one element chip 22 also moves. In this manner, the droplet 20 is disposed in the second region 12 of the substrate 10. Thereafter, when the dispersion medium 121 in the droplet 20 is volatilized, the element chip 22 is arranged at a predetermined position.

エレクトロウェティング現象を利用する場合、エレクトロウェティング現象を効率よく生じさせるために、導電性を有する分散媒121が用いられる。導電性を有する分散媒121としては、無機塩が溶解した水溶液、有機塩が溶解した有機溶液、またはこれらの混合液が挙げられる。特に、分散媒が蒸発したときに塩が残存しない液体が好ましく、例えば、アンモニア水や過酸化水素水などが利用できる。   When the electrowetting phenomenon is used, a conductive dispersion medium 121 is used in order to efficiently generate the electrowetting phenomenon. Examples of the conductive dispersion medium 121 include an aqueous solution in which an inorganic salt is dissolved, an organic solution in which an organic salt is dissolved, or a mixture thereof. In particular, a liquid in which no salt remains when the dispersion medium evaporates is preferable. For example, ammonia water or hydrogen peroxide water can be used.

吐出溝111aから出る液体の量は、吐出装置110ではエレクトロウェッティング現象を用いて制御されているが、機械的に制御することも可能である。例えば、液体の流れを止めるシャッターを吐出溝とテーパー部溝との境目に備える装置を用いてもよい。圧電材料でシャッターを形成した場合、電圧の制御によってシャッターを開いたり閉じたりすることができる。吐出溝に液体が存在する状態でシャッターを閉じ、吐出溝の液体を親液性の基板に接触させると、毛管現象で吐出溝の部分に存在している液体のみが基板に移動する。その後、吐出溝を基板から離した状態でシャッターを開くと、再び吐出溝に液体が充填される。この動作を繰り返すことによって、基板の任意の位置に、所定の液体を配置することが可能となる。   The amount of liquid exiting from the ejection groove 111a is controlled using the electrowetting phenomenon in the ejection device 110, but can also be controlled mechanically. For example, an apparatus provided with a shutter that stops the flow of liquid at the boundary between the ejection groove and the tapered groove may be used. When the shutter is formed of a piezoelectric material, the shutter can be opened and closed by voltage control. When the shutter is closed in a state where liquid is present in the ejection groove and the liquid in the ejection groove is brought into contact with the lyophilic substrate, only the liquid present in the ejection groove portion moves to the substrate due to capillary action. Thereafter, when the shutter is opened with the ejection groove separated from the substrate, the ejection groove is again filled with liquid. By repeating this operation, a predetermined liquid can be disposed at an arbitrary position on the substrate.

以下、実施可能な本発明の実施例について説明する。ただし、本発明は、以下の実施例に限定されない。   Examples of the present invention that can be implemented will be described below. However, the present invention is not limited to the following examples.

(実施例1)
本実施例では、液晶ディスプレイの一例について説明する。図14に、液晶ディスプレイ140の構成の一部を模式的に示す。
Example 1
In this embodiment, an example of a liquid crystal display will be described. FIG. 14 schematically shows a part of the configuration of the liquid crystal display 140.

液晶ディスプレイ140は、ガラス基板141と、Xドライバ142と、Yドライバ143と、X走査電極144と、Y走査電極145と、トランジスタチップ146と、画素部147とを含む。トランジスタチップ146は、単結晶シリコンに形成されたトランジスタである。   The liquid crystal display 140 includes a glass substrate 141, an X driver 142, a Y driver 143, an X scan electrode 144, a Y scan electrode 145, a transistor chip 146, and a pixel portion 147. The transistor chip 146 is a transistor formed in single crystal silicon.

画素部147は、その近傍に配置されたトランジスタチップ146によって制御される。トランジスタのソース電極またはドレイン電極には、画素部147を駆動させる電圧が印加され、X走査電極144を介してXドライバ142から印加される。ゲート電極には、画像信号電圧が、Y走査電極145を介してYドライバ143から印加される。画像信号の電圧が印加されたトランジスタから、画素の下部にある画素電極(図示せず)に電圧が印加される。一方、図では示していないが、画素電極上には透明電極が液晶層や配向膜を介して配置されている。従って、画素電極に電圧が加わると液晶層に電圧が加わって光の透過率が変化する。   The pixel portion 147 is controlled by a transistor chip 146 disposed in the vicinity thereof. A voltage for driving the pixel portion 147 is applied to the source electrode or the drain electrode of the transistor, and the voltage is applied from the X driver 142 via the X scanning electrode 144. An image signal voltage is applied to the gate electrode from the Y driver 143 via the Y scanning electrode 145. A voltage is applied from a transistor to which the voltage of the image signal is applied to a pixel electrode (not shown) under the pixel. On the other hand, although not shown in the figure, a transparent electrode is disposed on the pixel electrode via a liquid crystal layer or an alignment film. Accordingly, when a voltage is applied to the pixel electrode, a voltage is applied to the liquid crystal layer and the light transmittance changes.

(液晶ディスプレイの製造方法)
以下に、液晶ディスプレイ140の製造方法の一例について説明する。図15は液晶ディスプレイ140の断面模式図であり、2個の画素の近傍のみを示している。なお、基板上へのトランジスタチップの配置を除く工程については、一般的な方法で行うことができる。
(Manufacturing method of liquid crystal display)
Below, an example of the manufacturing method of the liquid crystal display 140 is demonstrated. FIG. 15 is a schematic cross-sectional view of the liquid crystal display 140, and shows only the vicinity of two pixels. Note that a process other than the arrangement of the transistor chip on the substrate can be performed by a general method.

まず、50cm角で厚さ1mmのガラス基板141上に、X走査電極144、Y走査電極145、および画素電極151を、フォトリソグラフィー法を用いて形成する。電極材料には銅を用い、電極の厚さは50nmである。X走査電極144およびY走査電極145の線幅は2μmである。画素電極151のサイズは、100μm×100μmである。   First, an X scan electrode 144, a Y scan electrode 145, and a pixel electrode 151 are formed on a glass substrate 141 having a 50 cm square and a thickness of 1 mm by using a photolithography method. Copper is used as the electrode material, and the thickness of the electrode is 50 nm. The line width of the X scan electrode 144 and the Y scan electrode 145 is 2 μm. The size of the pixel electrode 151 is 100 μm × 100 μm.

X走査電極144およびY走査電極145は、図14に示すように格子状に配置する。X走査電極144とY走査電極145とが交差する箇所には絶縁膜(図示せず)が形成される。この絶縁膜によって、両電極が互いに絶縁される。絶縁膜には窒化シリコンや酸化シリコンを用いることができる。次に、トランジスタチップ146を配置する。このトランジスタチップ146は図6(c)に示す構造を有する。なお、この明細書ではソース電極とドレイン電極とを区別して説明しているが、両電極のうち、どちらがソース電極になってもよく、一方がソース電極なら他方はドレイン電極として働く。   The X scan electrode 144 and the Y scan electrode 145 are arranged in a grid as shown in FIG. An insulating film (not shown) is formed at a location where the X scan electrode 144 and the Y scan electrode 145 intersect. Both electrodes are insulated from each other by this insulating film. Silicon nitride or silicon oxide can be used for the insulating film. Next, the transistor chip 146 is disposed. The transistor chip 146 has a structure shown in FIG. In this specification, the source electrode and the drain electrode are described separately, but either of them may be a source electrode, and if one is a source electrode, the other works as a drain electrode.

トランジスタチップ146の電極の配置を図16(f)に模式的に示す。トランジスタチップ146の形状は板状であり、大きさは20μm×5μmであり、厚さは1μmである。このトランジスタのチャンネル長は2μmであり、チャンネル幅は10μmである。トランジスタの一方の面には、ソース電極146s、ドレイン電極146d、およびゲート電極146gが形成されている。   The arrangement of the electrodes of the transistor chip 146 is schematically shown in FIG. The transistor chip 146 has a plate shape, a size of 20 μm × 5 μm, and a thickness of 1 μm. The transistor has a channel length of 2 μm and a channel width of 10 μm. A source electrode 146s, a drain electrode 146d, and a gate electrode 146g are formed on one surface of the transistor.

図15に示すように、トランジスタのゲート電極がX走査電極に対応し、ソース電極およびドレイン電極がY走査電極および画素電極に対応するように、電極を形成する。   As shown in FIG. 15, the electrodes are formed so that the gate electrode of the transistor corresponds to the X scan electrode, and the source electrode and the drain electrode correspond to the Y scan electrode and the pixel electrode.

本発明の実装方法でトランジスタチップ146を実装すると、電極端子が形成されている面がガラス基板141側に向く場合と、逆の方向に向く場合とが存在する。たとえば、図15では、左側のトランジスタチップ146は、電極端子が形成されている面がガラス基板141側に向いており、右側のトランジスタチップ146は逆の方向を向いている。したがって、トランジスタチップ146を基板上に配置した時点では、右側のトランジスタチップ146には配線が接続されていない。このようなトランジスタチップ146への配線は、トランジスタチップ146を配置したのちに行われる。   When the transistor chip 146 is mounted by the mounting method of the present invention, there are a case where the surface on which the electrode terminal is formed faces the glass substrate 141 side and a case where the surface faces in the opposite direction. For example, in FIG. 15, the left transistor chip 146 has a surface on which the electrode terminals are formed facing the glass substrate 141, and the right transistor chip 146 faces the opposite direction. Therefore, when the transistor chip 146 is disposed on the substrate, no wiring is connected to the right transistor chip 146. Such wiring to the transistor chip 146 is performed after the transistor chip 146 is arranged.

トランジスタチップ146の配置後、基板の全面を覆うように平滑層152を形成する。次に、トランジスタチップ146の電極へ配線を行うために、平滑層152にスルーホールを形成する。トランジスタチップ146の厚さは1μmであるので、トランジスタチップ146に配線を行うためには平滑層152が必要となる。また、平滑層152は、トランジスタを基板に固定する役割を担う。平滑層152の材料としては、熱硬化性の高分子材料や紫外線硬化性の高分子材料、金属アルコキシドを用いて形成されたゾル−ゲル膜などを適用できる。特に、フォトリソグラフィーで加工可能な高分子材料が好ましく、光硬化性ポリイミドなどが好ましい。平滑層152を形成する前は、トランジスタチップ146と基板との密着性が弱いので、平滑層152は例えばスプレーコートによって形成することが望ましい。   After the transistor chip 146 is disposed, the smooth layer 152 is formed so as to cover the entire surface of the substrate. Next, a through hole is formed in the smooth layer 152 in order to perform wiring to the electrode of the transistor chip 146. Since the thickness of the transistor chip 146 is 1 μm, the smoothing layer 152 is necessary for wiring the transistor chip 146. The smooth layer 152 plays a role of fixing the transistor to the substrate. As the material of the smooth layer 152, a thermosetting polymer material, an ultraviolet curable polymer material, a sol-gel film formed using a metal alkoxide, or the like can be used. In particular, a polymer material that can be processed by photolithography is preferable, and photocurable polyimide or the like is preferable. Before the smooth layer 152 is formed, since the adhesion between the transistor chip 146 and the substrate is weak, the smooth layer 152 is preferably formed by spray coating, for example.

次に、平滑層152上に、X走査電極144、Y走査電極145、および画素電極151を形成する。平滑層152上のこれらの電極のパターンは、ガラス基板141上に形成する銅の電極のパターンと同じであり、両者はガラス端部で電気的に接続されている。   Next, the X scan electrode 144, the Y scan electrode 145, and the pixel electrode 151 are formed on the smooth layer 152. The pattern of these electrodes on the smooth layer 152 is the same as the pattern of the copper electrode formed on the glass substrate 141, and both are electrically connected at the glass edge.

平滑層152上の電極は、電極端子が上を向いているトランジスタチップのソース電極、ドレイン電極およびゲート電極とスルーホールを介して接続される。このように、本実施例の製造方法では、トランジスタチップ146の電極端子が形成されている面がガラス基板141に対してどちら向きに配置されても、トランジスタチップ146は配線に接続される。   The electrode on the smooth layer 152 is connected to the source electrode, the drain electrode, and the gate electrode of the transistor chip whose electrode terminals face upward through through holes. As described above, in the manufacturing method of this embodiment, the transistor chip 146 is connected to the wiring regardless of which direction the electrode terminal of the transistor chip 146 is disposed with respect to the glass substrate 141.

次に、配向膜153を形成する。一方、ガラス基板154上に、偏光板155、透明電極156、カラーフィルター157、および配向膜158を形成する。次に、ガラス基板141とガラス基板154とを、スペーサを挟んで貼り合わせる。その後、ガラス基板141とガラス基板154との間の隙間に液晶159を注入し、シール材160でシールする。このようにして、液晶ディスプレイが得られる。   Next, an alignment film 153 is formed. On the other hand, a polarizing plate 155, a transparent electrode 156, a color filter 157, and an alignment film 158 are formed on the glass substrate 154. Next, the glass substrate 141 and the glass substrate 154 are bonded to each other with a spacer interposed therebetween. After that, liquid crystal 159 is injected into a gap between the glass substrate 141 and the glass substrate 154 and sealed with a sealant 160. In this way, a liquid crystal display is obtained.

(トランジスタチップの第1の実装方法)
以下に、ガラス基板141上にトランジスタチップを配置する方法の一例を図16(a)〜(e)に模式的に示す。
(First mounting method of transistor chip)
Below, an example of the method of arrange | positioning a transistor chip on the glass substrate 141 is typically shown to Fig.16 (a)-(e).

まず、図16(a)に示すように、ガラス基板141上に、フォトリソグラフィー法を用いて、X走査電極144、Y走査電極145および画素電極151を形成する。これらの電極は、ガラス基板141上に配置されるトランジスタチップ146の表面のソース電極、ドレイン電極およびゲート電極と接続可能な形状に形成される。   First, as shown in FIG. 16A, an X scan electrode 144, a Y scan electrode 145, and a pixel electrode 151 are formed on a glass substrate 141 by using a photolithography method. These electrodes are formed in a shape that can be connected to the source electrode, drain electrode, and gate electrode on the surface of the transistor chip 146 disposed on the glass substrate 141.

次に、トランジスタチップ146が配置される親液性の領域162と、その領域162を取り囲む撥液性の領域161とを形成する。領域161および162は、以下の方法で形成できる。   Next, a lyophilic region 162 where the transistor chip 146 is disposed and a lyophobic region 161 surrounding the region 162 are formed. The regions 161 and 162 can be formed by the following method.

まず、電極が形成されたガラス基板141全体に、オゾン雰囲気中で紫外線を照射して、ガラス基板141の表面と電極の表面とを親液性にする。この処理によって、ガラス表面の表面エネルギーを100dyne/cm以上にできる。次に、撥液性にする領域以外の部分をポジ型レジスト膜で覆う。次に、乾燥雰囲気中で、CF3(CF2724SiCl3が1vol%溶解しているパーフルオロオクタン溶液にガラス基板を20分間浸漬する。そのガラス基板を、純粋なパーフルオロオクタンに5分間浸漬した後、溶媒を除去する。次に、ポジ型レジスト膜を除去する。この工程によって、レジスト膜で覆われていない領域が撥液性の領域161となる。撥液性の領域161の表面エネルギーは、たとえば19dyne/cmである。 First, the entire glass substrate 141 on which the electrode is formed is irradiated with ultraviolet rays in an ozone atmosphere to make the surface of the glass substrate 141 and the surface of the electrode lyophilic. By this treatment, the surface energy of the glass surface can be increased to 100 dyne / cm or more. Next, a portion other than the region to be made liquid repellent is covered with a positive resist film. Next, the glass substrate is immersed in a perfluorooctane solution in which 1 vol% of CF 3 (CF 2 ) 7 C 2 H 4 SiCl 3 is dissolved in a dry atmosphere for 20 minutes. The glass substrate is immersed in pure perfluorooctane for 5 minutes, and then the solvent is removed. Next, the positive resist film is removed. By this step, the region not covered with the resist film becomes the liquid repellent region 161. The surface energy of the liquid repellent region 161 is, for example, 19 dyne / cm.

撥液性の領域161および親液性の領域162の形状の一例を図17に示す。領域162を取り囲むように領域161が形成されている。図17では、基板上の電極の図示を省略しているが、基板上の電極のうち、トランジスタチップのソース電極およびドレイン電極に対応する電極は、領域161と領域162の両方にまたがって存在する。すなわち、それらの電極表面には、親液性の部分と撥液性の部分とが存在する。清浄な銅電極の表面は親液性であるが、その表面にシランカップリング剤を反応させて撥液性単分子膜を形成することによって撥液性とすることが可能である。そのため、銅電極表面のうち、所定の領域のみにシランカップリング剤を反応させることによって、撥液性領域と親液性領域の両方を有する銅電極を形成することが可能である。   An example of the shape of the liquid repellent region 161 and the lyophilic region 162 is shown in FIG. A region 161 is formed so as to surround the region 162. In FIG. 17, illustration of electrodes on the substrate is omitted, but among the electrodes on the substrate, the electrodes corresponding to the source electrode and the drain electrode of the transistor chip exist across both the region 161 and the region 162. . That is, there are lyophilic portions and lyophobic portions on the electrode surfaces. The surface of the clean copper electrode is lyophilic, but it can be made liquid repellent by reacting the surface with a silane coupling agent to form a liquid repellent monomolecular film. Therefore, it is possible to form a copper electrode having both a liquid repellent region and a lyophilic region by reacting the silane coupling agent only on a predetermined region of the copper electrode surface.

次に、図6に示す方法で作製した複数のトランジスタチップを純水に分散して分散液を調製する。次に、この分散液をテトラフルオロエチレンの基板にのせ、水分を蒸発させることによって、テトラフルオロエチレン基板にトランジスタチップを無秩序に配置する。次に、このテトラフルオロエチレン基板に、オゾン雰囲気中で紫外線を照射して、基板上のトランジスタチップの表面を親液性にする。親液性になったトランジスタチップの表面エネルギーは、たとえば70dyne/cm以上である。   Next, a plurality of transistor chips manufactured by the method shown in FIG. 6 are dispersed in pure water to prepare a dispersion. Next, the dispersion liquid is placed on a tetrafluoroethylene substrate, and the moisture is evaporated, thereby randomly arranging the transistor chips on the tetrafluoroethylene substrate. Next, this tetrafluoroethylene substrate is irradiated with ultraviolet rays in an ozone atmosphere to make the surface of the transistor chip on the substrate lyophilic. The surface energy of the lyophilic transistor chip is, for example, 70 dyne / cm or more.

次に、図18(a)に示すように、ノズル先端の内径が30μmであり、ノズル末端の内径が500μmであり、両端間の長さが5mmであるガラス製キャピラリ181を用意する。キャピラリ181のノズル末端には、ガス圧コントローラ182からガス導入チューブ183を介して一定の圧力の窒素ガスを送ることができる。   Next, as shown in FIG. 18A, a glass capillary 181 having an inner diameter of the nozzle tip of 30 μm, an inner diameter of the nozzle end of 500 μm, and a length between both ends of 5 mm is prepared. Nitrogen gas at a constant pressure can be sent from the gas pressure controller 182 to the nozzle end of the capillary 181 through the gas introduction tube 183.

図18(b)は、キャピラリ181の先端部の断面模式図である。キャピラリ181は、ガラス管181aと、ガラス管181aの外側表面に形成された銅薄膜181bおよび撥液性の単分子膜181cとを含む。単分子膜181cは、CF3(CF2724SHによって形成できる。 FIG. 18B is a schematic cross-sectional view of the tip of the capillary 181. The capillary 181 includes a glass tube 181a, a copper thin film 181b and a liquid repellent monomolecular film 181c formed on the outer surface of the glass tube 181a. The monomolecular film 181c can be formed of CF 3 (CF 2 ) 7 C 2 H 4 SH.

次に、キャピラリ181に純水を満たした後、ガス圧コントローラ182によってキャピラリ181内に圧力を加え、キャピラリ181の先端に直径30μmの液滴184を形成する。純水の表面張力は72dyne/cmである。キャピラリ181の先端周辺は撥液性の単分子膜181cで覆われているので、図18(c)に示すように、液滴184はキャピラリ181の先端部に液滴となってとどまる。   Next, after filling the capillary 181 with pure water, the gas pressure controller 182 applies pressure to the capillary 181 to form a droplet 184 having a diameter of 30 μm at the tip of the capillary 181. The surface tension of pure water is 72 dyne / cm. Since the periphery of the tip of the capillary 181 is covered with a liquid repellent monomolecular film 181c, the droplet 184 remains as a droplet at the tip of the capillary 181 as shown in FIG.

次に、XYZの位置コントローラ(図示せず)を用いてキャピラリ181をトランジスタチップが配置されたテトラフルオロエチレン基板の近傍に近づけ、トランジスタチップに液滴184を接触させると、トランジスタチップが液中に引き込まれる。この液滴を図16(b)に示すガラス基板141の親液性の領域162に接触させると、トランジスタチップを含む液滴がそこに配置される。液滴は、トランジスタチップを配置すべき領域162のすべてに配置される。液滴の配置後、しばらく放置しておくと、液滴の水が揮発し、トランジスタチップは領域162の位置に正確に収まる。   Next, when the capillary 181 is brought close to the vicinity of the tetrafluoroethylene substrate on which the transistor chip is arranged using an XYZ position controller (not shown) and the droplet 184 is brought into contact with the transistor chip, the transistor chip is brought into the liquid. Be drawn. When this droplet is brought into contact with the lyophilic region 162 of the glass substrate 141 shown in FIG. 16B, the droplet including the transistor chip is arranged there. The droplets are disposed in all the regions 162 where the transistor chips are to be disposed. If the liquid droplets are left for a while after the liquid droplets are placed, the water droplets are volatilized, and the transistor chip is accurately placed in the region 162.

その後は、上述したように、平滑層152および電極を形成する(図16(d)および(e))。このようにして、トランジスタチップが実装される。   Thereafter, as described above, the smooth layer 152 and the electrode are formed (FIGS. 16D and 16E). In this way, the transistor chip is mounted.

(トランジスタチップの第2の実装方法)
図11〜図13に示す吐出装置110を用いてトランジスタチップを実装する方法について、以下に説明する。
(Second mounting method of transistor chip)
A method for mounting a transistor chip using the discharge device 110 shown in FIGS. 11 to 13 will be described below.

吐出装置110のサイズの一例を図19に示す。吐出装置110は、たとえば、シリコン基板を加工することによって形成できる。なお、1つのシリコンウェハに複数の吐出装置が形成されてもよい。この場合、シリコンウェハの両側に、溝および凹部が形成される。   An example of the size of the discharge device 110 is shown in FIG. The discharge device 110 can be formed, for example, by processing a silicon substrate. A plurality of ejection devices may be formed on one silicon wafer. In this case, grooves and recesses are formed on both sides of the silicon wafer.

以下に、(100)面を有し、両面に厚さ2μmの熱酸化膜が形成された厚さ500μmのシリコンウェハを用いた吐出装置の作製方法の一例を述べる。   Hereinafter, an example of a manufacturing method of a discharge device using a 500 μm thick silicon wafer having a (100) surface and a 2 μm thick thermal oxide film formed on both surfaces will be described.

まず、所定の形状の溝を形成するためのマスクを、シリコンウェハの表面に形成する。マスクには、所定のパターンの銅薄膜(厚さ100nm)を用いる。なお、マスクは、吐出溝111aの端がシリコンウェハの端面にくるようにする。   First, a mask for forming a groove having a predetermined shape is formed on the surface of the silicon wafer. A copper thin film (thickness: 100 nm) having a predetermined pattern is used for the mask. Note that the mask is such that the end of the ejection groove 111a comes to the end face of the silicon wafer.

次に、ドライエッチング法によって、銅薄膜が形成されていない部分の熱酸化膜とシリコンとをエッチングする。エッチング深さは6μmとする。その後、1wt%の塩化第2鉄水溶液で銅薄膜を除去する。こうして、シリコンウェハの片面に溝111が形成される。   Next, the thermal oxide film and silicon in the portion where the copper thin film is not formed are etched by dry etching. The etching depth is 6 μm. Thereafter, the copper thin film is removed with a 1 wt% aqueous ferric chloride solution. Thus, the groove 111 is formed on one side of the silicon wafer.

次に、シリコンウェハの溝部が形成されていない側の面に凹部118を形成する。具体的には、まず、銅薄膜のマスクを形成する。つぎに、ドライエッチング法によって、銅薄膜が形成されていない部分の熱酸化膜のみを除去する。その後、1wt%の塩化第2鉄水溶液で銅薄膜を除去する。こうして、シリコンウェハの裏面側に、穴が空いた熱酸化膜のパターンが形成される。次に、次の工程における溝111の劣化を防ぐために、溝111の全体をエポキシ樹脂で覆う。その後、シリコンウェハを80℃のKOH溶液に浸漬することによって、熱酸化膜が無い領域が異方性エッチングされ、テーパー形状の凹部118が形成される。エッチングは、凹部118が溝111とつながるまで行う。凹部118側の最表面の穴の形状を最適化することによって、貫通孔112の形状を2μm×25μmにすることができる。その後、溝111を覆うエポキシ樹脂を除去する。こうして、溝111、凹部118および貫通孔112が形成される。   Next, the recess 118 is formed on the surface of the silicon wafer where the groove is not formed. Specifically, first, a copper thin film mask is formed. Next, only the portion of the thermal oxide film where the copper thin film is not formed is removed by dry etching. Thereafter, the copper thin film is removed with a 1 wt% aqueous ferric chloride solution. Thus, a pattern of a thermal oxide film having a hole is formed on the back side of the silicon wafer. Next, in order to prevent deterioration of the groove 111 in the next step, the entire groove 111 is covered with an epoxy resin. Thereafter, by immersing the silicon wafer in an 80 ° C. KOH solution, the region without the thermal oxide film is anisotropically etched, and a tapered recess 118 is formed. Etching is performed until the recess 118 is connected to the groove 111. By optimizing the shape of the outermost surface hole on the recess 118 side, the shape of the through hole 112 can be 2 μm × 25 μm. Thereafter, the epoxy resin covering the groove 111 is removed. Thus, the groove 111, the recess 118, and the through hole 112 are formed.

次に、フォトリソグラフィー法を用いて第1および第2の電極115および116を形成する。次に、第2の電極116上にのみ酸化シリコン膜(絶縁膜117)を形成する。次に、電子ビーム蒸着法によって、吐出溝111aの端部が存在する面113eのみに銅薄膜を形成する。   Next, the first and second electrodes 115 and 116 are formed using a photolithography method. Next, a silicon oxide film (insulating film 117) is formed only over the second electrode 116. Next, a copper thin film is formed only on the surface 113e where the end of the ejection groove 111a exists by an electron beam evaporation method.

次に、乾燥雰囲気中において、CF3(CF2724SiCl3が1vol%溶解しているパーフルオロオクタン溶液にシリコンウェハを1時間浸漬し、パーフルオロオクタンで洗浄する。CF3(CF2724SiCl3は、水酸基やアミノ基など、活性な水素が存在する基板表面と反応して図8(a)に示すような撥液性の単分子膜を形成する。ここで、溝111の内壁部分はシリコンであり活性な水素がない。一方、熱酸化膜の表面と、酸化シリコン膜の表面と、第1の電極115の表面と、面113eに存在する銅薄膜の表面には活性水素が存在する。従って、上記処理によって、これらの表面は撥液性になる。その結果、溝111に液体を満たしても、液体が溝111からはみ出してこぼれ落ちることが無い。また、上述したように、図19の吐出装置では、エレクトロウェッティング現象を用いて液滴を吐出できる。ここで、第1の電極115上にも撥液膜が形成されるが、膜厚が薄いので、液体と電気的に導通する。 Next, in a dry atmosphere, the silicon wafer is immersed in a perfluorooctane solution in which 1 vol% of CF 3 (CF 2 ) 7 C 2 H 4 SiCl 3 is dissolved, and washed with perfluorooctane. CF 3 (CF 2 ) 7 C 2 H 4 SiCl 3 reacts with the substrate surface on which active hydrogen such as a hydroxyl group or an amino group is present to form a liquid repellent monomolecular film as shown in FIG. Form. Here, the inner wall portion of the groove 111 is silicon and there is no active hydrogen. On the other hand, active hydrogen exists on the surface of the thermal oxide film, the surface of the silicon oxide film, the surface of the first electrode 115, and the surface of the copper thin film existing on the surface 113e. Accordingly, these treatments render these surfaces lyophobic. As a result, even if the groove 111 is filled with the liquid, the liquid does not protrude from the groove 111 and spill out. Further, as described above, the discharge device of FIG. 19 can discharge droplets using the electrowetting phenomenon. Here, a liquid repellent film is also formed over the first electrode 115, but the film is thin and thus electrically conductive with the liquid.

図19の吐出装置を用いて、図13で説明したようにトランジスタチップを基板上の所定の位置に配置できる。トランジスタチップを配置する際の、図19の吐出装置の面113sと基板とがなす角度は、たとえば30°である。トランジスタチップが分散される分散媒には、たとえば、0.5vol%の水酸化アンモニウム水溶液が用いられる。   The transistor chip can be disposed at a predetermined position on the substrate as described with reference to FIG. The angle formed between the surface 113s of the ejection device in FIG. 19 and the substrate when the transistor chip is disposed is, for example, 30 °. As the dispersion medium in which the transistor chip is dispersed, for example, a 0.5 vol% ammonium hydroxide aqueous solution is used.

(実施例2)
以下に、有機エレクトロルミネッセンスディスプレイ(有機ELディスプレイ)の一例について説明する。有機ELディスプレイ200の構成を図20に模式的に示す。
(Example 2)
Below, an example of an organic electroluminescent display (organic EL display) is demonstrated. The configuration of the organic EL display 200 is schematically shown in FIG.

ディスプレイ200は、ポリカーボネートからなる基板201と、Xドライバ202と、Yドライバ203と、X走査電極204と、Y走査電極205と、素子チップ206と、画素部207とを含む。素子チップ206は、結晶シリコンに形成されたトランジスタ回路を含む。画素部207は有機EL材料を含む。画素部207は、素子チップ206のトランジスタ回路によって制御される。   The display 200 includes a substrate 201 made of polycarbonate, an X driver 202, a Y driver 203, an X scanning electrode 204, a Y scanning electrode 205, an element chip 206, and a pixel unit 207. The element chip 206 includes a transistor circuit formed in crystalline silicon. The pixel portion 207 includes an organic EL material. The pixel unit 207 is controlled by a transistor circuit of the element chip 206.

画素部207を制御するトランジスタ回路の回路図を図21(a)に示す。この回路は、スイッチ用トランジスタ211と、ドライバ用トランジスタ212と、コンデンサとを含む。画素部207は、スイッチ用トランジスタ211とドライバ用トランジスタ212の2個のトランジスによって制御される。スイッチ用トランジスタ211のソース電極には、Yドライバ203からY走査電極205を介して電圧が印加される。トランジスタ211のドレイン電極とトランジスタ212のゲート電極とは電気的に接続されている。ドライバ用トランジスタ212のドレイン電極は、画素部207の下に配置された画素電極(図21では図示せず)に電気的に接続されている。また、ドライバ用トランジスタ212のソース電極には、画素を発光させるための電圧が印加されている。一方、スイッチ用トランジスタ211のゲート電極には、Xドライバ202からX走査電極204を介して画像信号(電圧)が印加される。   A circuit diagram of a transistor circuit for controlling the pixel portion 207 is shown in FIG. This circuit includes a switching transistor 211, a driver transistor 212, and a capacitor. The pixel portion 207 is controlled by two transistors, a switching transistor 211 and a driver transistor 212. A voltage is applied to the source electrode of the switching transistor 211 from the Y driver 203 via the Y scanning electrode 205. The drain electrode of the transistor 211 and the gate electrode of the transistor 212 are electrically connected. The drain electrode of the driver transistor 212 is electrically connected to a pixel electrode (not shown in FIG. 21) disposed under the pixel portion 207. In addition, a voltage for causing the pixel to emit light is applied to the source electrode of the driver transistor 212. On the other hand, an image signal (voltage) is applied from the X driver 202 to the gate electrode of the switching transistor 211 via the X scanning electrode 204.

スイッチ用トランジスタ211に画像信号の電圧が印加されると、トランジスタ211からドライバ用トランジスタ212のゲート電極に電圧が印加される。その結果、画素電極に電圧が加わる。図21には示していないが、画素部207上には透明電極が配置されている。従って、画素電極に電圧が加わることによって、画素部207が発光する。   When the voltage of the image signal is applied to the switch transistor 211, the voltage is applied from the transistor 211 to the gate electrode of the driver transistor 212. As a result, a voltage is applied to the pixel electrode. Although not shown in FIG. 21, a transparent electrode is disposed on the pixel portion 207. Accordingly, when a voltage is applied to the pixel electrode, the pixel portion 207 emits light.

素子チップ206の斜視図を、図21(b)に模式的に示す。素子チップ206は板状の単結晶シリコンに形成されている。素子チップ206のサイズは、長さ20μm、幅5μm、厚さ1μmである。素子チップ206の表面には、1つの電極端子206xと、2つの電極端子206yと、2つの電極端子206dとが形成されている。これらの電極端子は、電極端子が形成されている面に対して2回対称の配置になっている。素子チップがELディスプレイ用基板に配置されたとき、電極端子206xはX走査電極に接続され、電極端子206yはY走査電極に接続され、電極端子206dはドライバ電極と接続され、ディスプレイが駆動される。   A perspective view of the element chip 206 is schematically shown in FIG. The element chip 206 is formed of plate-like single crystal silicon. The element chip 206 has a length of 20 μm, a width of 5 μm, and a thickness of 1 μm. On the surface of the element chip 206, one electrode terminal 206x, two electrode terminals 206y, and two electrode terminals 206d are formed. These electrode terminals are arranged twice symmetrically with respect to the surface on which the electrode terminals are formed. When the element chip is disposed on the EL display substrate, the electrode terminal 206x is connected to the X scan electrode, the electrode terminal 206y is connected to the Y scan electrode, the electrode terminal 206d is connected to the driver electrode, and the display is driven. .

(有機ELディスプレイの製造方法)
以下に、有機ELディスプレイの製造方法の一例について説明する。本発明の有機ELディスプレイ200の断面図を図22に示す。図22は、2個の画素近傍のみを示している。なお、基板上への素子チップの配置を除く工程については、一般的な方法で行うことができる。
(Method for manufacturing organic EL display)
Below, an example of the manufacturing method of an organic electroluminescent display is demonstrated. A cross-sectional view of the organic EL display 200 of the present invention is shown in FIG. FIG. 22 shows only the vicinity of two pixels. In addition, about the process except arrangement | positioning of the element chip | tip on a board | substrate, it can carry out by a general method.

まず、50cm角で厚さ1mmのポリカーボネート基板201上に、酸化シリコン膜221を形成する。次に、酸化シリコン膜221上に、X走査電極204、Y走査電極205、画素電極222、および、ドライバ用トランジスタへ電圧を加えるためのドライバ電極(図示せず)を形成する。これらの電極は、フォトリソグラフィー法を用いて形成する。電極材料は銅であり、厚さは50nmである。X・Y走査電極、およびドライバ電極の線幅は2μmである。画素電極222のサイズは、100μm×100μmである。X走査電極、Y走査電極、およびドライバ電極が交差する箇所には、絶縁膜を形成して電極間を絶縁する。絶縁膜には窒化シリコンや酸化シリコンを用いることができる。   First, a silicon oxide film 221 is formed on a polycarbonate substrate 201 having a 50 cm square and a thickness of 1 mm. Next, a driver electrode (not shown) for applying a voltage to the X scan electrode 204, the Y scan electrode 205, the pixel electrode 222, and the driver transistor is formed on the silicon oxide film 221. These electrodes are formed using a photolithography method. The electrode material is copper and the thickness is 50 nm. The line widths of the X / Y scan electrodes and the driver electrodes are 2 μm. The size of the pixel electrode 222 is 100 μm × 100 μm. An insulating film is formed at the intersection of the X scan electrode, the Y scan electrode, and the driver electrode to insulate the electrodes. Silicon nitride or silicon oxide can be used for the insulating film.

次に、実施例1と同様の方法で、素子チップ206を配置する領域を親液性にし、それを取り囲む領域を撥液性にする。撥液性領域の表面エネルギーは20dyne/cm程度にでき、親液性領域の表面エネルギーは60dyne/cm以上にできる。そして、表面を親液化処理した素子チップ206を、実施例1で説明したトランジスタチップの第1の実装方法と同様の方法で所定の位置に配置する。   Next, in the same manner as in Example 1, the region where the element chip 206 is arranged is made lyophilic, and the region surrounding it is made lyophobic. The surface energy of the lyophobic region can be about 20 dyne / cm, and the surface energy of the lyophilic region can be 60 dyne / cm or more. Then, the element chip 206 whose surface has been made lyophilic is disposed at a predetermined position by the same method as the first mounting method of the transistor chip described in the first embodiment.

素子チップ206の表面エネルギーは、親液化処理によって50dyne/cm以上とすることが可能である。なお、実施例1と同様に、素子チップ206は、電極端子が形成されている面が基板201側を向く場合と、その逆を向く場合とがある。図22の左側の素子チップ206は電極端子が基板201側を向いており、右側の素子チップ206はその逆を向いている。従って、図22の左側の素子チップ206は、基板上の電極と接続される。一方、図22の右側の素子チップ206は、後の工程で電極に接続される。なお、素子チップ206の電極端子は、それが形成されている面に対して2回対称となるように配置されているので、その面がどちらに配置されても基板上の電極パターンと電気的に接続することができる。   The surface energy of the element chip 206 can be set to 50 dyne / cm or more by lyophilic treatment. Similar to the first embodiment, the element chip 206 has a case where the surface on which the electrode terminal is formed faces the substrate 201 side and a case where it faces the opposite. In the left element chip 206 of FIG. 22, the electrode terminal faces the substrate 201 side, and the right element chip 206 faces the opposite. Therefore, the element chip 206 on the left side of FIG. 22 is connected to the electrode on the substrate. On the other hand, the element chip 206 on the right side of FIG. 22 is connected to an electrode in a later step. Note that the electrode terminals of the element chip 206 are arranged so as to be twice symmetrical with respect to the surface on which the element chip 206 is formed. Can be connected to.

素子チップ206の配置後、基板全面に平滑層223を形成する。次に、素子チップの電極端子に到達するスルーホールを平滑層223に形成する。平滑層223は、実施例1で述べた材料で形成できる。素子チップ206の厚さは1μmなので、このような平滑層223が必要となる。また、平滑層223は、素子チップ206を基板に固定する役割を担う。   After disposing the element chip 206, a smooth layer 223 is formed on the entire surface of the substrate. Next, a through hole reaching the electrode terminal of the element chip is formed in the smooth layer 223. The smooth layer 223 can be formed using the materials described in Embodiment 1. Since the thickness of the element chip 206 is 1 μm, such a smooth layer 223 is necessary. The smooth layer 223 plays a role of fixing the element chip 206 to the substrate.

次に、平滑層223上に、X走査電極204、Y走査電極205、ドライバ電極(図示せず)、および画素電極222を形成する。これらの電極のパターンは、基板上に直接形成される電極のパターンと同じである。平滑層223上の電極と基板上の電極とは、基板端部(図示せず)で電気的に接続される。また、平滑層223上の電極は、スルーホールを介して、電極端子が基板201側とは反対側を向いている素子チップ206の電極端子と電気的に接続される。このように、本実施例では、素子チップ206の主面が基板201に対してどちら向きに配置されても電極と接続することが可能である。   Next, an X scan electrode 204, a Y scan electrode 205, a driver electrode (not shown), and a pixel electrode 222 are formed on the smooth layer 223. These electrode patterns are the same as the electrode patterns formed directly on the substrate. The electrode on the smooth layer 223 and the electrode on the substrate are electrically connected at the substrate end (not shown). The electrode on the smooth layer 223 is electrically connected to the electrode terminal of the element chip 206 in which the electrode terminal faces the side opposite to the substrate 201 side through the through hole. As described above, in this embodiment, the element chip 206 can be connected to the electrode regardless of the orientation of the main surface of the element chip 206 with respect to the substrate 201.

絶縁層224を形成した後、発光層となる有機EL膜225を、シャドーマスクを用いて形成する。次に、透明電極226および酸化シリコン膜227を形成する。このようにして有機ELディスプレイを製造できる。   After the insulating layer 224 is formed, an organic EL film 225 to be a light emitting layer is formed using a shadow mask. Next, a transparent electrode 226 and a silicon oxide film 227 are formed. In this way, an organic EL display can be manufactured.

なお、素子チップ206は、本発明の他の実装方法で実装してもよい。たとえば、実施例1で説明した、トランジスタチップの第2の実装方法と同様の方法で実装してもよい。また、素子チップ206の代わりに、スイッチ用トランジスタのチップと、ドライバ用トランジスタのチップとを別々に作製し、それらを別々に基板上の所定の位置に配置してもよい。この場合、電極の配置を変えることが必要になるが、上述した方法と同様の方法でトランジスタのチップを実装できる。   The element chip 206 may be mounted by another mounting method of the present invention. For example, you may mount by the method similar to the 2nd mounting method of the transistor chip demonstrated in Example 1. FIG. Further, instead of the element chip 206, a switch transistor chip and a driver transistor chip may be separately manufactured and separately disposed at predetermined positions on the substrate. In this case, it is necessary to change the arrangement of the electrodes, but the transistor chip can be mounted by the same method as described above.

以上、本発明の実施形態について例を挙げて説明したが、本発明は上記実施形態に限定されず、本発明の技術的思想に基づき、他の実施形態に適用することが可能である。   Although the embodiments of the present invention have been described with examples, the present invention is not limited to the above-described embodiments, and can be applied to other embodiments based on the technical idea of the present invention.

本発明は、素子チップの実装方法に適用できる。また、本発明は、回路基板やそれを含む電子機器に適用でき、たとえば、回路基板およびそれを含む電子機器の製造方法、回路基板およびそれを含む電子機器のリペア方法に適用できる。   The present invention can be applied to an element chip mounting method. Further, the present invention can be applied to a circuit board and an electronic device including the circuit board. For example, the present invention can be applied to a method for manufacturing a circuit board and an electronic device including the circuit board, and a method for repairing the circuit board and the electronic device including the circuit board.

素子チップを実装するための本発明の方法の一例を模式的に示す図である。It is a figure which shows typically an example of the method of this invention for mounting an element chip. 図1の方法を説明する図である。It is a figure explaining the method of FIG. 図1の方法を説明する他の図である。It is another figure explaining the method of FIG. 図1の方法を説明する他の図である。It is another figure explaining the method of FIG. 素子チップを形成する方法の一例を模式的に示す図である。It is a figure which shows typically an example of the method of forming an element chip. 単結晶シリコンを用いたトランジスタチップの作製方法の一例を模式的に示す断面図である。It is sectional drawing which shows typically an example of the manufacturing method of the transistor chip using a single crystal silicon. (a)液滴が配置される領域の一例と、(b)その領域に配置された液滴の状態とを模式的に示す図である。It is a figure which shows typically an example of the area | region where a droplet is arrange | positioned, and (b) the state of the droplet arrange | positioned in the area | region. 撥液性の有機薄膜の構造を模式的に示す図である。It is a figure which shows typically the structure of a liquid-repellent organic thin film. (a)液滴が配置される領域の他の一例と、(b)その領域に配置された液滴の状態とを模式的に示す図である。(A) It is a figure which shows typically another example of the area | region where a droplet is arrange | positioned, and (b) the state of the droplet arrange | positioned in the area | region. キャピラリを用いた素子チップの配置方法の一例を模式的に示す図である。It is a figure which shows typically an example of the arrangement | positioning method of the element chip using a capillary. 素子チップを配置するための吐出装置の一例の構造を模式的に示す図である。It is a figure which shows typically the structure of an example of the discharge device for arrange | positioning an element chip. 図11の吐出装置を用いて素子チップを含む液滴を形成する方法を模式的に示す図である。It is a figure which shows typically the method of forming the droplet containing an element chip using the discharge apparatus of FIG. 図11の吐出装置を用いて素子チップを配置する様子を模式的に示す図である。It is a figure which shows typically a mode that an element chip is arrange | positioned using the discharge apparatus of FIG. 本発明の液晶ディスプレイの一例の構成を示す模式的に示す平面図である。It is a top view which shows typically the structure of an example of the liquid crystal display of this invention. 図14の液晶ディスプレイを模式的に示す断面図である。It is sectional drawing which shows the liquid crystal display of FIG. 14 typically. 基板にトランジスタチップを実装する方法の一例を模式的に示す断面図である。It is sectional drawing which shows typically an example of the method of mounting a transistor chip on a board | substrate. 撥液性の領域(第1の領域)に囲まれた親液性の領域(第2の領域)の一例を模式的に示す平面図である。It is a top view which shows typically an example of the lyophilic area | region (2nd area | region) surrounded by the liquid-repellent area | region (1st area | region). 素子チップの配置に用いられるキャピラリの一例を模式的に示す図である。It is a figure which shows typically an example of the capillary used for arrangement | positioning of an element chip. 素子チップの配置に用いられる吐出装置のサイズの一例を示す図である。It is a figure which shows an example of the size of the discharge apparatus used for arrangement | positioning of an element chip. 本発明のエレクトロルミネッセンスディスプレイの一例の構成を模式的に示す平面図である。It is a top view which shows typically the structure of an example of the electroluminescent display of this invention. (a)図20のディスプレイの画素近傍の回路、および(b)素子チップの電極端子の配置を模式的に示す図である。(A) It is a figure which shows typically the arrangement | positioning of the circuit near the pixel of the display of FIG. 20, and (b) the electrode terminal of an element chip. 図21のディスプレイを模式的に示す断面図である。It is sectional drawing which shows the display of FIG. 21 typically.

符号の説明Explanation of symbols

10、90、103 基板
10s 一主面
11、91 第1の領域
12、92 第2の領域
20 液滴(液滴(A))
21、121 分散媒
22、69、146、206 素子チップ
81、83 単分子膜
92a 凸部
101 キャピラリ
102 液滴(液滴(B))
103a 表面(分散媒のぬれ性が低い面)
110 吐出装置
111 溝
111a 吐出溝
111b テーパー部溝
111c 後方溝
112 貫通孔
113 基体
114 撥液膜
118 凹部
146 トランジスタチップ
181 キャピラリ
200 有機ELディスプレイ
10, 90, 103 Substrate 10s Main surface 11, 91 First region 12, 92 Second region 20 Liquid droplet (Liquid droplet (A))
21, 121 Dispersion medium 22, 69, 146, 206 Element chip 81, 83 Monomolecular film 92a Convex part 101 Capillary 102 Droplet (Droplet (B))
103a Surface (surface with low wettability of dispersion medium)
110 Discharge device 111 Groove 111a Discharge groove 111b Tapered groove 111c Rear groove 112 Through hole 113 Base 114 Liquid repellent film 118 Recess 146 Transistor chip 181 Capillary 200 Organic EL display

Claims (18)

電子素子を含有する素子チップを基板上に実装する実装方法であって、
(i)分散媒と前記分散媒に入れられた1つだけの前記素子チップとを含む液滴(A)を、前記基板の一主面上に配置する工程と、
(ii)前記液滴(A)から前記分散媒を除去することによって、前記素子チップを前記基板上に配置する工程とを含む実装方法。
A mounting method for mounting an element chip containing an electronic element on a substrate,
(I) placing a droplet (A) including a dispersion medium and only one of the element chips placed in the dispersion medium on one main surface of the substrate;
(Ii) mounting the element chip on the substrate by removing the dispersion medium from the droplet (A).
前記一主面上には、第1の領域と、前記第1の領域に囲まれ前記分散媒のぬれ性が前記第1の領域よりも高い第2の領域とが存在し、
前記(i)の工程において前記液滴(A)が前記第2の領域に配置される請求項1に記載の実装方法。
On the one principal surface, there are a first region and a second region surrounded by the first region and having a higher wettability of the dispersion medium than the first region,
The mounting method according to claim 1, wherein the droplet (A) is disposed in the second region in the step (i).
前記第1の領域の少なくとも一部には、前記分散媒のぬれ性が前記第2の領域よりも低い有機膜が形成されている請求項2に記載の実装方法。   The mounting method according to claim 2, wherein an organic film in which the wettability of the dispersion medium is lower than that of the second region is formed in at least a part of the first region. 前記一主面上には、第1の領域と、前記第1の領域に囲まれ前記第1の領域よりも突出した第2の領域とが存在し、
前記(i)の工程において前記液滴(A)が前記第2の領域に配置される請求項1に記載の実装方法。
On the one main surface, there is a first region and a second region that is surrounded by the first region and protrudes from the first region,
The mounting method according to claim 1, wherein the droplet (A) is disposed in the second region in the step (i).
前記素子チップは、2つの面(P1)と、面積が面(P1)以上である2つの面(P2)と、面積が面(P2)よりも大きい2つの面(P3)とを備える直方体状の形状を有し、
前記面(P3)の形状と、前記液滴(A)が配置される前記第2の領域の形状とが、実質的に等しく、
前記(ii)の工程によって、2つの前記面(P3)のうちの1つの面が前記一主面に対向するように配置される請求項2〜4のいずれか1項に記載の実装方法。
The element chip has a rectangular parallelepiped shape including two surfaces (P1), two surfaces (P2) having an area equal to or larger than the surface (P1), and two surfaces (P3) having an area larger than the surface (P2). Has the shape of
The shape of the surface (P3) and the shape of the second region where the droplet (A) is disposed are substantially equal,
The mounting method according to any one of claims 2 to 4, wherein one of the two surfaces (P3) is disposed so as to face the one main surface by the step (ii).
前記面(P3)の形状が長方形である請求項5に記載の実装方法。   The mounting method according to claim 5, wherein the shape of the surface (P3) is a rectangle. 前記第2の領域には電極が形成されており、
2つの前記面(P3)のいずれか一方に電極端子が形成されている請求項5または6に記載の実装方法。
An electrode is formed in the second region,
The mounting method according to claim 5 or 6, wherein an electrode terminal is formed on one of the two surfaces (P3).
前記(ii)の工程ののちに、
2つの前記面(P3)のうち前記基板から遠い方の面の上を通る電極を形成する工程をさらに含む請求項7に記載の実装方法。
After the step (ii),
The mounting method according to claim 7, further comprising a step of forming an electrode that passes over a surface of the two surfaces (P3) far from the substrate.
前記(i)の工程の前に、
(a)前記分散媒のぬれ性が低い1つの面上に、少なくとも1つの前記素子チップを配置する工程と、
(b)前記面上に配置された1つの前記素子チップを前記分散媒の液滴(B)内に取り込んで前記液滴(A)を形成する工程とを含む請求項1〜8のいずれか1項に記載の実装方法。
Before the step (i),
(A) disposing at least one element chip on one surface of the dispersion medium having low wettability;
(B) taking one said element chip | tip arrange | positioned on the said surface in the droplet (B) of the said dispersion medium, and forming the said droplet (A). The mounting method according to Item 1.
前記分散媒が導電性を有し、
前記(i)の工程は、前記分散媒と前記分散媒に分散された複数の前記素子チップとを含む液体から、エレクトロウェッティング現象を利用して前記液滴(A)を形成する工程を含む請求項1〜8のいずれか1項に記載の実装方法。
The dispersion medium has electrical conductivity;
The step (i) includes a step of forming the droplet (A) from a liquid including the dispersion medium and the plurality of element chips dispersed in the dispersion medium using an electrowetting phenomenon. The mounting method according to claim 1.
前記分散媒が、その内部に前記素子チップを取り込もうとする性質を有する請求項1〜10のいずれか1項に記載の実装方法。   The mounting method according to claim 1, wherein the dispersion medium has a property of taking the element chip into the inside thereof. 前記素子チップの基板が単結晶シリコンからなる請求項1〜11のいずれか1項に記載の実装方法。   The mounting method according to claim 1, wherein a substrate of the element chip is made of single crystal silicon. 前記(i)の工程の前に、
前記電子素子を単結晶シリコン基板に複数個形成したのち、前記単結晶シリコン基板を切断することによって前記素子チップを形成する工程を含む請求項12に記載の実装方法。
Before the step (i),
The mounting method according to claim 12, further comprising: forming the element chip by cutting the single crystal silicon substrate after forming a plurality of the electronic elements on the single crystal silicon substrate.
前記電子素子がトランジスタである請求項1〜13のいずれか1項に記載の実装方法。   The mounting method according to claim 1, wherein the electronic element is a transistor. 基板と、電子素子を含み前記基板上に実装された素子チップとを含む電子機器の製造方法であって、
請求項1〜14のいずれか1項に記載の実装方法で前記素子チップを実装する工程を含む、電子機器の製造方法。
A method of manufacturing an electronic device including a substrate and an element chip that includes the electronic element and is mounted on the substrate,
The manufacturing method of an electronic device including the process of mounting the said element chip by the mounting method of any one of Claims 1-14.
前記電子機器が表示装置である請求項15に記載の製造方法。   The manufacturing method according to claim 15, wherein the electronic device is a display device. 請求項16に記載の製造方法で製造された表示装置。   A display device manufactured by the manufacturing method according to claim 16. 基板と、前記基板上に実装された複数のトランジスタチップと、前記トランジスタチップを制御するための第1および第2の配線とを含む表示装置であって、
前記トランジスタチップはその一主面のみに形成された電極端子を含み、
前記第1の配線は前記基板と前記トランジスタチップとの間に配置されており、
前記第2の配線は前記トランジスタチップに対して前記基板とは反対側に配置されており、
複数の前記トランジスタチップのそれぞれは、前記第1の配線および前記第2の配線のいずれか一方と、前記電極端子を介して電気的に接続されている表示装置。
A display device comprising a substrate, a plurality of transistor chips mounted on the substrate, and first and second wirings for controlling the transistor chips,
The transistor chip includes electrode terminals formed only on one main surface thereof,
The first wiring is disposed between the substrate and the transistor chip;
The second wiring is disposed on the opposite side of the substrate from the transistor chip;
Each of the plurality of transistor chips is a display device electrically connected to one of the first wiring and the second wiring through the electrode terminal.
JP2005241889A 2005-08-23 2005-08-23 Mounting method, manufacturing method for electronic device, and display device Pending JP2007059559A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005241889A JP2007059559A (en) 2005-08-23 2005-08-23 Mounting method, manufacturing method for electronic device, and display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005241889A JP2007059559A (en) 2005-08-23 2005-08-23 Mounting method, manufacturing method for electronic device, and display device

Publications (1)

Publication Number Publication Date
JP2007059559A true JP2007059559A (en) 2007-03-08

Family

ID=37922798

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005241889A Pending JP2007059559A (en) 2005-08-23 2005-08-23 Mounting method, manufacturing method for electronic device, and display device

Country Status (1)

Country Link
JP (1) JP2007059559A (en)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008103691A (en) * 2006-09-05 2008-05-01 Matsushita Electric Ind Co Ltd Magnetic substance striped array sheet, rfid magnetic sheet, electromagnetic shield sheet, and manufacturing methods for them
WO2010058516A1 (en) * 2008-11-18 2010-05-27 パナソニック株式会社 Method for mounting member
WO2011043019A1 (en) * 2009-10-06 2011-04-14 パナソニック株式会社 Method for mounting member
JP2011119677A (en) * 2009-10-29 2011-06-16 Sumitomo Chemical Co Ltd Method for manufacturing organic thin-film solar battery module
JP2012503873A (en) * 2008-09-26 2012-02-09 アイメック How to implement parallel stochastic organization
JP2016025205A (en) * 2014-07-18 2016-02-08 スタンレー電気株式会社 Method of manufacturing semiconductor optical device
JP2021071595A (en) * 2019-10-31 2021-05-06 アルディーテック株式会社 Micro-led display manufacturing method and micro-led display

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008103691A (en) * 2006-09-05 2008-05-01 Matsushita Electric Ind Co Ltd Magnetic substance striped array sheet, rfid magnetic sheet, electromagnetic shield sheet, and manufacturing methods for them
JP2012503873A (en) * 2008-09-26 2012-02-09 アイメック How to implement parallel stochastic organization
JPWO2010058516A1 (en) * 2008-11-18 2012-04-19 パナソニック株式会社 How to mount parts
US7867563B2 (en) 2008-11-18 2011-01-11 Panasonic Corporation Component mounting method
JP4531862B2 (en) * 2008-11-18 2010-08-25 パナソニック株式会社 How to mount parts
WO2010058516A1 (en) * 2008-11-18 2010-05-27 パナソニック株式会社 Method for mounting member
WO2011043019A1 (en) * 2009-10-06 2011-04-14 パナソニック株式会社 Method for mounting member
JP4733786B2 (en) * 2009-10-06 2011-07-27 パナソニック株式会社 How to mount parts
CN102365722A (en) * 2009-10-06 2012-02-29 松下电器产业株式会社 Method for mounting member
US8163329B2 (en) 2009-10-06 2012-04-24 Panasonic Corporation Method for mounting a component
JP2011119677A (en) * 2009-10-29 2011-06-16 Sumitomo Chemical Co Ltd Method for manufacturing organic thin-film solar battery module
JP2016025205A (en) * 2014-07-18 2016-02-08 スタンレー電気株式会社 Method of manufacturing semiconductor optical device
JP2021071595A (en) * 2019-10-31 2021-05-06 アルディーテック株式会社 Micro-led display manufacturing method and micro-led display

Similar Documents

Publication Publication Date Title
JP4149507B2 (en) Electronic circuit component mounting method and mounting apparatus
KR100617284B1 (en) Method for fabricating pattern, apparatus for fabricating pattern, conductive membrane for wiring, method for fabricating device, electrooptical apparatus, and electronic apparatus
KR100667662B1 (en) Method for fabricating thin film pattern, device and fabricating method therefor, method for fabricating liquid crystal display, liquid crystal display, method for fabricating active matrix substrate, electro-optical apparatus, and electrical apparatus
CN100403511C (en) Pattern and fabricating method therefor, device and fabricating method therefor, electro-optical apparatus, electronic apparatus
JP4103830B2 (en) Pattern forming method and pattern forming apparatus, device manufacturing method, and active matrix substrate manufacturing method
US7939132B2 (en) Film pattern forming method for forming a margin band and filling the margin band
US7547567B2 (en) Method of forming film pattern, device, method of manufacturing device, electro-optical device, and electronic apparatus
KR100740968B1 (en) Method for forming film pattern, film pattern, device, electro-optical apparatus, and electronic apparatus
TWI293384B (en) Method for forming film pattern, method for manufacturing device, and method for manufacturing active matrix substrate
US7294566B2 (en) Method for forming wiring pattern, method for manufacturing device, device, electro-optic apparatus, and electronic equipment
KR100710021B1 (en) Method of forming bank, method of forming film pattern, semiconductor device, electro-optic device, and electronic apparatus
JP2007059559A (en) Mounting method, manufacturing method for electronic device, and display device
KR100573266B1 (en) Surface treatment method, surface treatment apparatus, surface treatment substrate, electro-optical apparatus, and electronic equipment
JP2004363560A (en) Substrate, device, process for fabricating device, process for producing active matrix substrate,electrooptic device and electronic apparatus
US20060084206A1 (en) Thin-film pattern forming method, semiconductor device, electro-optic device, and electronic apparatus
KR100592372B1 (en) Pattern forming method and pattern forming apparatus, device manufacturing method, conductive film wiring, electro-optical device, and electronic device
JP2005012179A (en) Method of forming thin film pattern, device, its manufacturing method, electrooptic device, electronic equipment, and method of manufacturing active matrix substrate
KR20060089660A (en) Method for forming film pattern, device and method for manufacturing the same, electro-optical device, and electronic apparatus
JP4640093B2 (en) Film pattern forming method, device manufacturing method
JP2005034837A (en) Pattern forming method, pattern forming apparatus, conductive membrane wiring, production method of device, optoelectronic device, and electronic equipment
JP4244686B2 (en) Pattern formation method
JP2008098550A (en) Method for forming film pattern
JP2008093620A (en) Method for forming film pattern
JP4453651B2 (en) Active matrix substrate manufacturing method, electro-optical device, and electronic apparatus
JP2007103758A (en) Film pattern formation method, device, manufacturing method thereof, electrooptical device, and electronic equipment