JP2007048888A

JP2007048888A - Semiconductor device

Info

Publication number: JP2007048888A
Application number: JP2005230907A
Authority: JP
Inventors: Yasuharu Kawai; 康晴川合; Naohiro Moriya; 直弘守屋
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-08-09
Filing date: 2005-08-09
Publication date: 2007-02-22
Anticipated expiration: 2025-08-09
Also published as: JP4761032B2

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which has a desired breakdown voltage and wherein a large driving current is flowed. SOLUTION: The semiconductor device comprises: a semiconductor layer 10; a gate insulation layer 30 formed on the semiconductor layer 10; a gate electrode 32 formed on the gate insulation layer 30; a heavily doped impurity layer 36 which is the drain formed in the semiconductor layer 10; an offset impurity layer 40 formed between the highly doped impurity layer 36 and a channel region below the gate insulation layer 30; and a lightly doped impurity layer 42 which overlaps at least part of the highly doped impurity layer 36 and is formed deeper than the highly doped impurity layer 36. The impurity concentration of the offset impurity layer 40 is higher than that of the lightly doped impurity layer 42. At least one of the ends 43 in the channel length direction of the lightly doped impurity layer 42 is located inside an offset impurity layer formation region 41. COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

従来、高耐圧化が図られたトランジスタとしては、例えば特開平６−４５５９７号公報に開示されているようなオフセットゲート構造を有するものがある。この公報には、ドレイン領域の下に低濃度拡散層を設け、ドレイン領域付近の電界を緩和させることによって、耐圧を向上させる技術が開示されている。
特開平６−４５５９７号公報 2. Description of the Related Art Conventionally, transistors with a high breakdown voltage include those having an offset gate structure as disclosed in, for example, Japanese Patent Laid-Open No. 6-45597. This publication discloses a technique for improving a breakdown voltage by providing a low-concentration diffusion layer under a drain region and relaxing an electric field in the vicinity of the drain region.
Japanese Patent Laid-Open No. 6-45597

本発明の目的は、所望の耐圧を有し、大きな駆動電流を流すことが可能な半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device having a desired withstand voltage and capable of flowing a large driving current.

本発明に係る半導体装置は、
半導体層と、
前記半導体層の上に形成されたゲート絶縁層と、
前記ゲート絶縁層の上に形成されたゲート電極と、
前記半導体層に形成されたドレインである高濃度不純物層と、
前記高濃度不純物層と前記ゲート絶縁層下のチャネル領域との間に形成されたオフセット不純物層と、
前記高濃度不純物層のうちの少なくとも一部と重なっており、該高濃度不純物層よりも深く形成された低濃度不純物層と、を含み、
前記オフセット不純物層の不純物濃度は、前記低濃度不純物層の不純物濃度よりも濃く、
前記低濃度不純物層のチャネル長方向における端のうちの少なくとも一方は、オフセット不純物層形成領域の内側に位置している。 A semiconductor device according to the present invention includes:
A semiconductor layer;
A gate insulating layer formed on the semiconductor layer;
A gate electrode formed on the gate insulating layer;
A high concentration impurity layer which is a drain formed in the semiconductor layer;
An offset impurity layer formed between the high-concentration impurity layer and a channel region under the gate insulating layer;
A low-concentration impurity layer that overlaps at least a part of the high-concentration impurity layer and is formed deeper than the high-concentration impurity layer,
The impurity concentration of the offset impurity layer is higher than the impurity concentration of the low-concentration impurity layer,
At least one of the ends in the channel length direction of the low-concentration impurity layer is located inside the offset impurity layer formation region.

この半導体装置では、前記ドレイン領域と前記ゲート絶縁層下のチャネル領域との間に前記オフセット不純物層が形成されている。そして、前記オフセット不純物層の不純物濃度は、前記低濃度不純物層の不純物濃度よりも濃い。これにより、半導体装置の駆動時に、前記オフセット不純物層がドリフト領域となることができる。その結果、大きな駆動電流を流すことができる。さらに、この半導体装置では、前記低濃度不純物層は、前記高濃度不純物層のうちの少なくとも一部と重なっており、該高濃度不純物層よりも深く形成されている。これにより、前記高濃度不純物層付近の電界を緩和させることによって、耐圧を向上させることができる。従って、この半導体装置が前記オフセット不純物層および前記低濃度不純物層を有することにより、所望の耐圧を有し、大きな駆動電流を流すことが可能な半導体装置を提供することができる。 In this semiconductor device, the offset impurity layer is formed between the drain region and the channel region under the gate insulating layer. The impurity concentration of the offset impurity layer is higher than the impurity concentration of the low-concentration impurity layer. As a result, the offset impurity layer can be a drift region when the semiconductor device is driven. As a result, a large drive current can flow. Furthermore, in this semiconductor device, the low concentration impurity layer overlaps at least a part of the high concentration impurity layer and is formed deeper than the high concentration impurity layer. Thereby, the withstand voltage can be improved by relaxing the electric field in the vicinity of the high concentration impurity layer. Therefore, since the semiconductor device includes the offset impurity layer and the low-concentration impurity layer, it is possible to provide a semiconductor device having a desired breakdown voltage and capable of flowing a large driving current.

本発明に係る半導体装置において、
前記低濃度不純物層のチャネル長方向における端は、前記オフセット不純物層形成領域の中央に位置していることができる。 In the semiconductor device according to the present invention,
An end of the low-concentration impurity layer in the channel length direction may be located at the center of the offset impurity layer formation region.

本発明に係る半導体装置において、
前記オフセット不純物層の上に形成されたオフセット絶縁層を有することができる。 In the semiconductor device according to the present invention,
An offset insulating layer may be formed on the offset impurity layer.

本発明に係る半導体装置において、
前記低濃度不純物層と隣接する他の低濃度不純物層を有し、
前記他の低濃度不純物層は、前記低濃度不純物層とは異なる導電型を有することができる。 In the semiconductor device according to the present invention,
Having another low concentration impurity layer adjacent to the low concentration impurity layer;
The other low concentration impurity layer may have a conductivity type different from that of the low concentration impurity layer.

本発明に係る半導体装置において、
前記他の低濃度不純物層は、チャネル長方向において、前記低濃度不純物層と重なっており、該低濃度不純物層よりも深く形成されていることができる。 In the semiconductor device according to the present invention,
The other low-concentration impurity layer overlaps with the low-concentration impurity layer in the channel length direction and can be formed deeper than the low-concentration impurity layer.

以下、本発明の好適な実施形態について、図面を参照しながら説明する。 Preferred embodiments of the present invention will be described below with reference to the drawings.

１．まず、本実施形態に係る半導体装置について説明する。図１は、本実施形態に係る半導体装置を模式的に示す断面図である。 1. First, the semiconductor device according to the present embodiment will be described. FIG. 1 is a cross-sectional view schematically showing the semiconductor device according to the present embodiment.

本実施形態に係る半導体装置は、半導体層１０を有する。半導体層１０は、例えばｐ型のシリコンなどからなることができる。半導体装置には、高耐圧トランジスタ形成領域１００と、低耐圧トランジスタ形成領域２００とが設けられている。高耐圧トランジスタ形成領域１００は、ｎ型高耐圧トランジスタ形成領域１００Ｎを有する。低耐圧トランジスタ形成領域２００は、ｎ型低耐圧トランジスタ形成領域２００Ｎと、ｐ型低耐圧トランジスタ形成領域２００Ｐと、を含む。ｎ型高耐圧トランジスタ形成領域１００Ｎには、ｎ型高耐圧トランジスタ１００ｎが形成されている。ｎ型低耐圧トランジスタ形成領域２００Ｎには、ｎ型低耐圧トランジスタ２００ｎが形成され、ｐ型低耐圧トランジスタ形成領域２００Ｐには、ｐ型低耐圧トランジスタ２００ｐが形成されている。 The semiconductor device according to this embodiment includes a semiconductor layer 10. The semiconductor layer 10 can be made of, for example, p-type silicon. The semiconductor device is provided with a high breakdown voltage transistor formation region 100 and a low breakdown voltage transistor formation region 200. The high breakdown voltage transistor formation region 100 has an n-type high breakdown voltage transistor formation region 100N. The low breakdown voltage transistor formation region 200 includes an n-type low breakdown voltage transistor formation region 200N and a p-type low breakdown voltage transistor formation region 200P. An n-type high breakdown voltage transistor 100n is formed in the n-type high breakdown voltage transistor formation region 100N. An n-type low breakdown voltage transistor 200n is formed in the n-type low breakdown voltage transistor formation region 200N, and a p-type low breakdown voltage transistor 200p is formed in the p-type low breakdown voltage transistor formation region 200P.

即ち、同一基板（同一チップ）上に、ｎ型高耐圧トランジスタ１００ｎと、ｎ型低耐圧トランジスタ２００ｎと、ｐ型低耐圧トランジスタ２００ｐと、が混載されている。なお、図１には３つのトランジスタしか記載されていないが、これは便宜的なものであって、各トランジスタの個数は特に限定されない。また、図１の高耐圧トランジスタ形成領域１００には、ｎ型高耐圧トランジスタ１００ｎしか記載されていないが、これも便宜的なものであって、高耐圧トランジスタ形成領域１００にｐ型高耐圧トランジスタが設けられることもできる。 That is, the n-type high breakdown voltage transistor 100n, the n-type low breakdown voltage transistor 200n, and the p-type low breakdown voltage transistor 200p are mixedly mounted on the same substrate (same chip). Although only three transistors are shown in FIG. 1, this is for convenience and the number of each transistor is not particularly limited. Further, although only the n-type high breakdown voltage transistor 100n is shown in the high breakdown voltage transistor formation region 100 of FIG. 1, this is also convenient, and a p-type high breakdown voltage transistor is provided in the high breakdown voltage transistor formation region 100. It can also be provided.

以下、高耐圧トランジスタ形成領域１００および低耐圧トランジスタ形成領域２００について、具体的に説明する。 Hereinafter, the high breakdown voltage transistor formation region 100 and the low breakdown voltage transistor formation region 200 will be specifically described.

１．１．まず、高耐圧トランジスタ形成領域１００について説明する。 1.1. First, the high breakdown voltage transistor formation region 100 will be described.

高耐圧トランジスタ形成領域１００には、ｎ型高耐圧トランジスタ１００ｎが形成されている。高耐圧トランジスタ形成領域１００は、素子分離領域２０に囲まれている。素子分離領域２０により、高耐圧トランジスタ形成領域１００と、低耐圧トランジスタ形成領域２００とが分離される。 In the high breakdown voltage transistor formation region 100, an n-type high breakdown voltage transistor 100n is formed. The high breakdown voltage transistor formation region 100 is surrounded by the element isolation region 20. The element isolation region 20 separates the high breakdown voltage transistor formation region 100 and the low breakdown voltage transistor formation region 200.

ｎ型高耐圧トランジスタ１００ｎは、ゲート絶縁層３０と、ゲート電極３２と、ｎ型ソースである高濃度不純物層（以下「ソース領域」ともいう）３４と、ｎ型ドレインである高濃度不純物層（以下「ドレイン領域」ともいう）３６と、オフセット絶縁層３８と、ｎ型オフセット不純物層４０と、ｎ型低濃度不純物層４２と、ｐ型低濃度不純物層４４と、を含む。 The n-type high breakdown voltage transistor 100n includes a gate insulating layer 30, a gate electrode 32, a high-concentration impurity layer (hereinafter also referred to as “source region”) 34 that is an n-type source, and a high-concentration impurity layer (hereinafter referred to as “source region”). (Hereinafter also referred to as “drain region”) 36, offset insulating layer 38, n-type offset impurity layer 40, n-type low-concentration impurity layer 42, and p-type low-concentration impurity layer 44.

高耐圧トランジスタ形成領域１００では、図１に示すように、ドレイン領域３６を中心として、その両外側にオフセット絶縁層３８が形成されており、さらにその両外側にゲート絶縁層３０が形成されており、さらにその両外側にソース領域３４が形成されている。平面視において、ドレイン領域３６は、オフセット絶縁層３８に囲まれており、オフセット絶縁層３８は、ゲート絶縁層３０に囲まれており、ゲート絶縁層３０は、ソース領域３４に囲まれている。 In the high breakdown voltage transistor forming region 100, as shown in FIG. 1, an offset insulating layer 38 is formed on both outer sides of the drain region 36, and a gate insulating layer 30 is formed on both outer sides thereof. Further, source regions 34 are formed on both outer sides thereof. In plan view, the drain region 36 is surrounded by the offset insulating layer 38, the offset insulating layer 38 is surrounded by the gate insulating layer 30, and the gate insulating layer 30 is surrounded by the source region 34.

ドレイン領域３６は、半導体層１０内の上部に形成されている。ｎ型ドレイン領域３６では、ｎ型オフセット不純物層４０に比べ、不純物濃度を濃くすることができる。オフセット絶縁層３８は、半導体層１０の表面に形成されている。オフセット絶縁層３８は、ドレイン領域３６とゲート絶縁層３０下のチャネル領域との間に形成されている。オフセット絶縁層３８の下には、オフセット不純物層４０が形成されている。オフセット不純物層４０は、オフセット不純物層形成領域４１に形成されている。ｎ型オフセット不純物層４０の不純物濃度は、ｎ型低濃度不純物層４２の不純物濃度よりも濃い。 The drain region 36 is formed in the upper part in the semiconductor layer 10. In the n-type drain region 36, the impurity concentration can be made higher than that in the n-type offset impurity layer 40. The offset insulating layer 38 is formed on the surface of the semiconductor layer 10. The offset insulating layer 38 is formed between the drain region 36 and the channel region under the gate insulating layer 30. Under the offset insulating layer 38, an offset impurity layer 40 is formed. The offset impurity layer 40 is formed in the offset impurity layer formation region 41. The impurity concentration of the n-type offset impurity layer 40 is higher than the impurity concentration of the n-type low-concentration impurity layer 42.

ｎ型低濃度不純物層４２は、半導体層１０内の上部に形成されている。ｎ型低濃度不純物層４２は、ドレイン領域３６の全てと重なっており、ドレイン領域３６よりも深く形成されている。即ち、ｎ型低濃度不純物層４２は、ドレイン領域３６を内包している。ｎ型低濃度不純物層４２のチャネル長方向（Ｘ方向）における端４３は、オフセット不純物層形成領域４１の内側に位置している。例えば、図示の例では、ｎ型低濃度不純物層４２のチャネル長方向における端４３は、オフセット不純物層形成領域４１の中央に位置している。オフセット不純物層形成領域４１のチャネル長方向の幅は、例えば１．０μｍ〜４．０μｍ程度である。 The n-type low concentration impurity layer 42 is formed in the upper part in the semiconductor layer 10. The n-type low concentration impurity layer 42 overlaps all of the drain region 36 and is formed deeper than the drain region 36. That is, the n-type low concentration impurity layer 42 includes the drain region 36. An end 43 in the channel length direction (X direction) of the n-type low concentration impurity layer 42 is located inside the offset impurity layer formation region 41. For example, in the illustrated example, the end 43 in the channel length direction of the n-type low-concentration impurity layer 42 is located at the center of the offset impurity layer formation region 41. The width of the offset impurity layer forming region 41 in the channel length direction is, for example, about 1.0 μm to 4.0 μm.

ｎ型低濃度不純物層４２の両外側には、ｐ型低濃度不純物層４４が形成されている。即ち、ｐ型低濃度不純物層４４は、ｎ型低濃度不純物層４２と隣接している。ｐ型低濃度不純物層４４は、領域４４ａにおいてｎ型低濃度不純物層４２と重なっており、ｎ型低濃度不純物層４２よりも深く形成されていることができる。ｐ型低濃度不純物層４４は、チャネル長方向（Ｘ方向）において、ｎ型低濃度不純物層４２と連続している。ｐ型低濃度不純物層４４は、ｎ型高耐圧トランジスタ形成領域１００Ｎの端まで形成されている。ゲート絶縁層３０は、半導体層１０の上であって、ｐ型低濃度不純物層４４内のチャネル領域の上に設けられている。ゲート絶縁層３０は、オフセット絶縁層３８とソース領域３４との間に形成されている。ゲート絶縁層３０の上には、ゲート電極３２が形成されている。ゲート電極３２の一部は、オフセット絶縁層３８の上に乗り上げている。ソース領域３４は、半導体層１０内の上部に形成されている。ソース領域３４は、ゲート絶縁層３０と素子分離領域２０との間に形成されている。ｎ型高耐圧トランジスタ形成領域１００Ｎにおける素子分離領域２０の下には、ｐ型のチャネルストッパ領域２５が形成されている。 A p-type low concentration impurity layer 44 is formed on both outer sides of the n-type low concentration impurity layer 42. That is, the p-type low concentration impurity layer 44 is adjacent to the n-type low concentration impurity layer 42. The p-type low concentration impurity layer 44 overlaps with the n-type low concentration impurity layer 42 in the region 44 a and can be formed deeper than the n-type low concentration impurity layer 42. The p-type low concentration impurity layer 44 is continuous with the n-type low concentration impurity layer 42 in the channel length direction (X direction). The p-type low concentration impurity layer 44 is formed up to the end of the n-type high breakdown voltage transistor forming region 100N. The gate insulating layer 30 is provided on the semiconductor layer 10 and on the channel region in the p-type low concentration impurity layer 44. The gate insulating layer 30 is formed between the offset insulating layer 38 and the source region 34. A gate electrode 32 is formed on the gate insulating layer 30. A part of the gate electrode 32 rides on the offset insulating layer 38. The source region 34 is formed in the upper part in the semiconductor layer 10. The source region 34 is formed between the gate insulating layer 30 and the element isolation region 20. A p-type channel stopper region 25 is formed under the element isolation region 20 in the n-type high breakdown voltage transistor formation region 100N.

ゲート電極３２、ソース領域３４、およびドレイン領域３６には、配線層９０が電気的に接続されている。配線層９０は、半導体層１０の上面側の全面に形成された層間絶縁層９２を貫通するコンタクトホールを埋め込むように形成されている。 A wiring layer 90 is electrically connected to the gate electrode 32, the source region 34, and the drain region 36. The wiring layer 90 is formed so as to bury a contact hole penetrating the interlayer insulating layer 92 formed on the entire upper surface side of the semiconductor layer 10.

１．２．次に、低耐圧トランジスタ形成領域２００について説明する。 1.2. Next, the low breakdown voltage transistor formation region 200 will be described.

低耐圧トランジスタ形成領域２００には、ｎ型低耐圧トランジスタ２００ｎと、ｐ型低耐圧トランジスタ２００ｐとが設けられている。ｎ型低耐圧トランジスタ２００ｎおよびｐ型低耐圧トランジスタ２００ｐを用いて、半導体装置におけるロジック部を構成することができる。低耐圧トランジスタ形成領域２００は、素子分離領域２０に囲まれている。また、素子分離領域２０は、隣り合うｎ型低耐圧トランジスタ２００ｎとｐ型低耐圧トランジスタ２００ｐとの間にも設けられている。 In the low breakdown voltage transistor formation region 200, an n-type low breakdown voltage transistor 200n and a p-type low breakdown voltage transistor 200p are provided. A logic portion in a semiconductor device can be formed using the n-type low breakdown voltage transistor 200n and the p-type low breakdown voltage transistor 200p. The low breakdown voltage transistor formation region 200 is surrounded by the element isolation region 20. The element isolation region 20 is also provided between the adjacent n-type low breakdown voltage transistor 200n and p-type low breakdown voltage transistor 200p.

ｎ型低耐圧トランジスタ２００ｎは、ゲート絶縁層５０と、ゲート電極５２と、ｎ型ソース領域５４と、ｎ型ドレイン領域５６と、ｐ型ウェル６０と、を含む。 N-type low breakdown voltage transistor 200 n includes a gate insulating layer 50, a gate electrode 52, an n-type source region 54, an n-type drain region 56, and a p-type well 60.

ゲート絶縁層５０は、ｐ型ウェル６０内のチャネル領域の上に設けられている。ゲート電極５２は、ゲート絶縁層５０の上に形成されている。ソース領域５４およびドレイン領域５６は、ｐ型ウェル６０内の上部に形成されている。ソース領域５４は、ゲート電極５２の両外側のうちの一方に形成されており、ドレイン領域５６は、ゲート電極５２の両外側のうちの他方に形成されている。ｎ型低耐圧トランジスタ形成領域２００Ｎにおける素子分離領域２０の下には、ｐ型のチャネルストッパ領域２５が形成されている。ｐ型ウェル６０は、隣り合うｎ型高耐圧トランジスタ１００ｎのｐ型低濃度不純物層４４と連続している。 The gate insulating layer 50 is provided on the channel region in the p-type well 60. The gate electrode 52 is formed on the gate insulating layer 50. The source region 54 and the drain region 56 are formed in the upper part in the p-type well 60. The source region 54 is formed on one of the outer sides of the gate electrode 52, and the drain region 56 is formed on the other of the outer sides of the gate electrode 52. A p-type channel stopper region 25 is formed under the element isolation region 20 in the n-type low breakdown voltage transistor formation region 200N. The p-type well 60 is continuous with the p-type low concentration impurity layer 44 of the adjacent n-type high breakdown voltage transistor 100n.

ｐ型低耐圧トランジスタ２００ｐは、ゲート絶縁層７０と、ゲート電極７２と、ｐ型ソース領域７４と、ｐ型ドレイン領域７６と、ｎ型ウェル８０と、を含む。 The p-type low breakdown voltage transistor 200 p includes a gate insulating layer 70, a gate electrode 72, a p-type source region 74, a p-type drain region 76, and an n-type well 80.

ゲート絶縁層７０は、ｎ型ウェル８０内のチャネル領域の上に設けられている。ゲート電極７２は、ゲート絶縁層７０の上に形成されている。ソース領域７４およびドレイン領域７６は、ｎ型ウェル８０内の上部に形成されている。ソース領域７４は、ゲート電極７２の両外側のうちの一方に形成されており、ドレイン領域７６は、ゲート電極７２の両外側のうちの他方に形成されている。ｎ型ウェル８０は、チャネル長方向（Ｘ方向）において、隣り合うｐ型ウェル６０と重なっている。 The gate insulating layer 70 is provided on the channel region in the n-type well 80. The gate electrode 72 is formed on the gate insulating layer 70. The source region 74 and the drain region 76 are formed in the upper part in the n-type well 80. The source region 74 is formed on one of the outer sides of the gate electrode 72, and the drain region 76 is formed on the other of the outer sides of the gate electrode 72. The n-type well 80 overlaps with the adjacent p-type well 60 in the channel length direction (X direction).

ゲート電極５２，７２、ソース領域５４，７４、およびドレイン領域５６，７６には、配線層９０が電気的に接続されている。 A wiring layer 90 is electrically connected to the gate electrodes 52 and 72, the source regions 54 and 74, and the drain regions 56 and 76.

２．次に、本実施形態に係る半導体装置の製造方法について説明する。図２〜図５は、本実施形態に係る半導体装置の一製造工程を模式的に示す断面図である。なお、図２〜図５は、それぞれ図１に示す断面図に対応している。 2. Next, a method for manufacturing the semiconductor device according to the present embodiment will be described. 2 to 5 are cross-sectional views schematically showing one manufacturing process of the semiconductor device according to this embodiment. 2 to 5 correspond to the cross-sectional view shown in FIG.

（１）まず、半導体層１０の上の全面に、パッド層９５を形成する。パッド層９５としては、例えば酸化シリコンなどを用いることができる。パッド層９５は、例えば、熱酸化法またはＣＶＤ法などにより形成することができる。 (1) First, a pad layer 95 is formed on the entire surface of the semiconductor layer 10. As the pad layer 95, for example, silicon oxide can be used. The pad layer 95 can be formed by, for example, a thermal oxidation method or a CVD method.

次に、パッド層９５の上の全面に、第１マスク層９７を形成する。第１マスク層９７としては、例えば窒化シリコンなどを用いることができる。第１マスク層９７は、例えばＣＶＤ法などにより形成することができる。 Next, a first mask layer 97 is formed on the entire surface of the pad layer 95. As the first mask layer 97, for example, silicon nitride can be used. The first mask layer 97 can be formed by, for example, a CVD method.

次に、図２に示すように、第１マスク層９７の上に、所定のパターンのレジスト層Ｒ１を形成する。レジスト層Ｒ１は、高耐圧トランジスタ形成領域１００においては、ｎ型低濃度不純物層４２が形成される領域の上方に開口部を有するように形成される。また、レジスト層Ｒ１は、低耐圧トランジスタ形成領域２００においては、ｎ型ウェル８０が形成される領域の上方に開口部を有するように形成される。 Next, as shown in FIG. 2, a resist layer R 1 having a predetermined pattern is formed on the first mask layer 97. In the high breakdown voltage transistor formation region 100, the resist layer R1 is formed to have an opening above the region where the n-type low concentration impurity layer 42 is formed. In the low breakdown voltage transistor formation region 200, the resist layer R1 is formed so as to have an opening above the region where the n-type well 80 is formed.

次に、図２に示すように、レジスト層Ｒ１をマスクとして、第１マスク層９７およびパッド層９５をエッチングする。次に、レジスト層Ｒ１をマスクとして、リン（Ｐ）などのｎ型の不純物イオンを半導体層１０に注入する。これにより、高耐圧トランジスタ形成領域１００におけるｎ型低濃度不純物層４２の不純物および低耐圧トランジスタ形成領域２００におけるｎ型ウェル８０の不純物が同時に注入される。 Next, as shown in FIG. 2, the first mask layer 97 and the pad layer 95 are etched using the resist layer R1 as a mask. Next, n-type impurity ions such as phosphorus (P) are implanted into the semiconductor layer 10 using the resist layer R1 as a mask. Thereby, the impurity of the n-type low concentration impurity layer 42 in the high breakdown voltage transistor formation region 100 and the impurity of the n type well 80 in the low breakdown voltage transistor formation region 200 are simultaneously implanted.

（２）次に、レジスト層Ｒ１を除去する。次に、図３に示すように、上述した工程により選択的に形成された第１マスク層９７をマスクとして、第１マスク層９７の開口部から露出している半導体層１０の表面を熱酸化することにより、酸化シリコン膜９４を形成する。酸化シリコン膜９４は、高耐圧トランジスタ形成領域１００におけるｎ型低濃度不純物層４２および低耐圧トランジスタ形成領域２００におけるｎ型ウェル８０の表面に形成される。 (2) Next, the resist layer R1 is removed. Next, as shown in FIG. 3, the surface of the semiconductor layer 10 exposed from the opening of the first mask layer 97 is thermally oxidized using the first mask layer 97 selectively formed by the above-described process as a mask. As a result, a silicon oxide film 94 is formed. The silicon oxide film 94 is formed on the surface of the n-type low concentration impurity layer 42 in the high breakdown voltage transistor formation region 100 and the n-type well 80 in the low breakdown voltage transistor formation region 200.

次に、第１マスク層９７およびパッド層９５を除去する。次に、上述した工程により選択的に形成された酸化シリコン膜９４をマスクとして、ホウ素（Ｂ）などのｐ型の不純物イオンを半導体層１０に注入する。これにより、高耐圧トランジスタ形成領域１００におけるｐ型低濃度不純物層４４の不純物および低耐圧トランジスタ形成領域２００におけるｐ型ウェル６０の不純物が同時に注入される。 Next, the first mask layer 97 and the pad layer 95 are removed. Next, p-type impurity ions such as boron (B) are implanted into the semiconductor layer 10 using the silicon oxide film 94 selectively formed by the above-described process as a mask. Thereby, the impurity of the p-type low concentration impurity layer 44 in the high breakdown voltage transistor formation region 100 and the impurity of the p type well 60 in the low breakdown voltage transistor formation region 200 are simultaneously implanted.

次に、ドライブインを行うことにより、図３に示すように、高耐圧トランジスタ形成領域１００におけるｎ型低濃度不純物層４２およびｐ型低濃度不純物層４４、並びに、低耐圧トランジスタ形成領域２００におけるｎ型ウェル８０およびｐ型ウェル６０を、それぞれ所望の拡散深さにすることができる。また、このドライブインにより、半導体層１０の表面に酸化シリコン膜（図示せず）が形成される。次に、この酸化シリコン膜を、例えば希釈フッ酸などを用いて、ウェットエッチングして除去する。 Next, by performing drive-in, as shown in FIG. 3, the n-type low-concentration impurity layer 42 and the p-type low-concentration impurity layer 44 in the high-breakdown-voltage transistor formation region 100 and the n-type in the low-breakdown-voltage transistor formation region 200. The type well 80 and the p-type well 60 can each have a desired diffusion depth. Further, a silicon oxide film (not shown) is formed on the surface of the semiconductor layer 10 by this drive-in. Next, the silicon oxide film is removed by wet etching using, for example, diluted hydrofluoric acid.

（３）次に、図４に示すように、半導体層１０の上に犠牲酸化物層９６および第２マスク層９８を選択的に形成する。犠牲酸化物層９６および第２マスク層９８は、高耐圧トランジスタ形成領域１００においては、素子分離領域２０およびオフセット絶縁層３８が形成される領域の上方に開口部を有するように形成される。また、犠牲酸化物層９６および第２マスク層９８は、低耐圧トランジスタ形成領域２００においては、素子分離領域２０が形成される領域の上方に開口部を有するように形成される。犠牲酸化物層９６は、例えば熱酸化法などにより形成することができる。第２マスク層９８としては、例えば窒化シリコンなどを用いることができる。第２マスク層９８は、例えばＣＶＤ法などにより形成することができる。 (3) Next, as shown in FIG. 4, a sacrificial oxide layer 96 and a second mask layer 98 are selectively formed on the semiconductor layer 10. In the high breakdown voltage transistor formation region 100, the sacrificial oxide layer 96 and the second mask layer 98 are formed so as to have an opening above the region where the element isolation region 20 and the offset insulating layer 38 are formed. The sacrificial oxide layer 96 and the second mask layer 98 are formed in the low breakdown voltage transistor formation region 200 so as to have an opening above the region where the element isolation region 20 is formed. The sacrificial oxide layer 96 can be formed by, for example, a thermal oxidation method. As the second mask layer 98, for example, silicon nitride can be used. The second mask layer 98 can be formed by, for example, a CVD method.

次に、半導体層１０および第２マスク層９８の上に、所定のパターンのレジスト層（図示せず）を形成する。このレジスト層は、ｐ型のチャネルストッパ領域２５が形成される領域の上方に開口部を有するように形成される。次に、このレジスト層をマスクとして、ｐ型の不純物イオンを半導体層１０に注入する。これにより、チャネルストッパ領域２５が形成される。その後、このレジスト層を除去する。 Next, a resist layer (not shown) having a predetermined pattern is formed on the semiconductor layer 10 and the second mask layer 98. This resist layer is formed so as to have an opening above the region where the p-type channel stopper region 25 is formed. Next, p-type impurity ions are implanted into the semiconductor layer 10 using the resist layer as a mask. Thereby, the channel stopper region 25 is formed. Thereafter, the resist layer is removed.

次に、図４に示すように、半導体層１０および第２マスク層９８の上に、所定のパターンのレジスト層Ｒ２を形成する。レジスト層Ｒ２は、高耐圧トランジスタ形成領域１００において、オフセット不純物層４０が形成される領域の上方に開口部を有するように形成される。次に、レジスト層Ｒ２をマスクとして、ｎ型の不純物イオンを半導体層１０に注入する。これにより、オフセット不純物層４０が形成される。 Next, as shown in FIG. 4, a resist layer R 2 having a predetermined pattern is formed on the semiconductor layer 10 and the second mask layer 98. The resist layer R2 is formed in the high breakdown voltage transistor formation region 100 so as to have an opening above the region where the offset impurity layer 40 is formed. Next, n-type impurity ions are implanted into the semiconductor layer 10 using the resist layer R2 as a mask. Thereby, the offset impurity layer 40 is formed.

（４）次に、レジスト層Ｒ２を除去する。次に、図５に示すように、例えばＬＯＣＯＳ法などにより、オフセット絶縁層３８および素子分離領域２０を形成する。次に、第２マスク層９８および犠牲酸化物層９６を除去する。次に、ｎ型高耐圧トランジスタ１００ｎのゲート絶縁層３０、ｎ型低耐圧トランジスタ２００ｎのゲート絶縁層５０、およびｐ型低耐圧トランジスタ２００ｐのゲート絶縁層７０を半導体層１０の上に形成する。ゲート絶縁層３０，５０，７０は、例えば熱酸化法などにより形成される。ゲート絶縁層３０，５０，７０の膜厚は、各トランジスタの電圧仕様により適宜設定されるが、例えば１０ｎｍ〜３００ｎｍである。 (4) Next, the resist layer R2 is removed. Next, as shown in FIG. 5, the offset insulating layer 38 and the element isolation region 20 are formed by, for example, the LOCOS method. Next, the second mask layer 98 and the sacrificial oxide layer 96 are removed. Next, the gate insulating layer 30 of the n-type high breakdown voltage transistor 100n, the gate insulating layer 50 of the n-type low breakdown voltage transistor 200n, and the gate insulating layer 70 of the p-type low breakdown voltage transistor 200p are formed on the semiconductor layer 10. The gate insulating layers 30, 50, and 70 are formed by, for example, a thermal oxidation method. The film thickness of the gate insulating layers 30, 50, and 70 is appropriately set according to the voltage specification of each transistor, and is, for example, 10 nm to 300 nm.

次に、ｎ型高耐圧トランジスタ１００ｎのゲート絶縁層３０の上にゲート電極３２を形成し、ｎ型低耐圧トランジスタ２００ｎのゲート絶縁層５０の上にゲート電極５２を形成し、ｐ型低耐圧トランジスタ２００ｐのゲート絶縁層７０の上にゲート電極７２を形成する。ゲート電極３２，５２，７２は、例えばＣＶＤ法などにより形成される。ゲート電極３２，５２，７２としては、例えばポリシリコンなどを用いることができる。ゲート絶縁層３０，５０，７０およびゲート電極３２，５２，７２は、公知のリソグラフィ技術およびエッチング技術を用いてパターニングされる。 Next, a gate electrode 32 is formed on the gate insulating layer 30 of the n-type high breakdown voltage transistor 100n, a gate electrode 52 is formed on the gate insulating layer 50 of the n-type low breakdown voltage transistor 200n, and a p-type low breakdown voltage transistor is formed. A gate electrode 72 is formed on the 200p gate insulating layer 70. The gate electrodes 32, 52, 72 are formed by, for example, a CVD method. As the gate electrodes 32, 52, 72, for example, polysilicon can be used. The gate insulating layers 30, 50, 70 and the gate electrodes 32, 52, 72 are patterned using a known lithography technique and etching technique.

（５）次に、例えば、所定のパターンを有するレジスト層（図示せず）を形成し、このレジスト層をマスクとして、ｎ型の不純物イオンをｎ型高耐圧トランジスタ形成領域１００Ｎおよびｎ型低耐圧トランジスタ形成領域２００Ｎにおける半導体層１０の所定の領域に注入する。これにより、図１に示すように、ソース領域３４，５４およびドレイン領域３６，５６が形成される。同様にして、ｐ型低耐圧トランジスタ形成領域２００Ｐにおける半導体層１０の所定の領域に、ソース領域７４およびドレイン領域７６を形成する。次に、半導体層１０に熱処理を施すことにより、不純物を活性化させて、熱拡散させる。 (5) Next, for example, a resist layer (not shown) having a predetermined pattern is formed, and using this resist layer as a mask, n-type impurity ions are introduced into the n-type high breakdown voltage transistor formation region 100N and the n-type low breakdown voltage. Implanted into a predetermined region of the semiconductor layer 10 in the transistor formation region 200N. As a result, as shown in FIG. 1, source regions 34 and 54 and drain regions 36 and 56 are formed. Similarly, a source region 74 and a drain region 76 are formed in a predetermined region of the semiconductor layer 10 in the p-type low breakdown voltage transistor formation region 200P. Next, the semiconductor layer 10 is subjected to a heat treatment to activate the impurities and cause thermal diffusion.

次に、層間絶縁層９２を半導体層１０の上面側の全面に形成する。次に、層間絶縁層９２にコンタクトホールを形成し、図１に示すように、コンタクトホールを埋め込むように配線層９０を形成する。配線層９０は、公知の方法によりパターニングされる。 Next, the interlayer insulating layer 92 is formed on the entire upper surface side of the semiconductor layer 10. Next, a contact hole is formed in the interlayer insulating layer 92, and a wiring layer 90 is formed so as to fill the contact hole as shown in FIG. The wiring layer 90 is patterned by a known method.

以上の工程によって、本実施形態に係る半導体装置を製造することができる。 The semiconductor device according to this embodiment can be manufactured through the above steps.

３．本実施形態に係る半導体装置では、ｎ型高耐圧トランジスタ形成領域１００Ｎにおいて、ドレイン領域３６とゲート絶縁層３０下のチャネル領域との間にｎ型オフセット不純物層４０が形成されている。そして、ｎ型オフセット不純物層４０の不純物濃度は、ｎ型低濃度不純物層４２の不純物濃度よりも濃い。これにより、ｎ型高耐圧トランジスタ１００ｎの駆動時に、オフセット不純物層４０がドリフト領域となることができる。その結果、ｎ型高耐圧トランジスタ１００ｎに大きな駆動電流を流すことができる。さらに、本実施形態に係る半導体装置では、ｎ型低濃度不純物層４２は、ドレイン領域３６を内包している。これにより、ドレイン領域３６付近の電界を緩和させることによって、耐圧を向上させることができる。従って、本実施形態によれば、ｎ型高耐圧トランジスタ１００ｎがｎ型オフセット不純物層４０およびｎ型低濃度不純物層４２を有することにより、所望の耐圧を有し、大きな駆動電流を流すことが可能なｎ型高耐圧トランジスタ１００ｎを提供することができる。特に、本実施形態に係るｎ型高耐圧トランジスタ１００ｎは、高い耐圧と大きな駆動電流が要求されるトランジスタ（例えば、液晶表示体やプリンタドライバーなどに用いられるドライバートランジスタなど）に適用されることが好ましい。 3. In the semiconductor device according to the present embodiment, the n-type offset impurity layer 40 is formed between the drain region 36 and the channel region under the gate insulating layer 30 in the n-type high breakdown voltage transistor formation region 100N. The impurity concentration of the n-type offset impurity layer 40 is higher than the impurity concentration of the n-type low-concentration impurity layer 42. Thereby, the offset impurity layer 40 can be a drift region when the n-type high breakdown voltage transistor 100n is driven. As a result, a large drive current can be passed through the n-type high voltage transistor 100n. Furthermore, in the semiconductor device according to the present embodiment, the n-type low concentration impurity layer 42 includes the drain region 36. Thereby, the withstand voltage can be improved by relaxing the electric field in the vicinity of the drain region 36. Therefore, according to the present embodiment, the n-type high breakdown voltage transistor 100n includes the n-type offset impurity layer 40 and the n-type low-concentration impurity layer 42, thereby having a desired breakdown voltage and allowing a large drive current to flow. An n-type high breakdown voltage transistor 100n can be provided. In particular, the n-type high breakdown voltage transistor 100n according to this embodiment is preferably applied to a transistor that requires a high breakdown voltage and a large driving current (for example, a driver transistor used for a liquid crystal display, a printer driver, or the like). .

また、本実施形態に係る半導体装置では、ｎ型低濃度不純物層４２のチャネル長方向（Ｘ方向）における端４３は、オフセット不純物層形成領域４１の内側に位置している。例えば、ｎ型低濃度不純物層４２の端４３が、オフセット不純物層形成領域４１のゲート側の外側に位置している場合には、ゲート絶縁層３０の直下にｐｎ接合が形成され、ゲート絶縁層３０近傍で電界集中が生じ、ゲート絶縁層３０が破壊される場合がある。また、例えば、ｎ型低濃度不純物層４２の端４３が、オフセット不純物層形成領域４１のドレイン側の外側に位置している場合には、ドレイン領域３６がｎ型低濃度不純物層４２に包まれずに、ドレイン領域３６の一部が露出するため、耐圧が低下する場合がある。これらに対し、本実施形態に係る半導体装置によれば、ｎ型低濃度不純物層４２の端４３は、オフセット不純物層形成領域４１の内側に位置しているので、所望の耐圧を確保しつつ、ゲート絶縁層３０の破壊を防ぐことができる。特に、ｎ型低濃度不純物層４２の端４３が、オフセット不純物層形成領域４１の中央に位置している場合には、電界集中する位置をゲート絶縁層３０とドレイン領域３６の双方から均等に離すことができる。これにより、ゲート絶縁層３０の保護および耐圧の向上を図るうえで、双方のバランスを良くすることができる。また、ｎ型低濃度不純物層４２の端４３を、オフセット不純物層形成領域４１の中央に位置するように形成することで、ｎ型低濃度不純物層４２の端４３の位置ずれの許容範囲を広くすることができ、歩留りを向上させることができる。 In the semiconductor device according to the present embodiment, the end 43 of the n-type low concentration impurity layer 42 in the channel length direction (X direction) is located inside the offset impurity layer formation region 41. For example, when the end 43 of the n-type low-concentration impurity layer 42 is located outside the gate side of the offset impurity layer formation region 41, a pn junction is formed immediately below the gate insulating layer 30, and the gate insulating layer Electric field concentration occurs near 30 and the gate insulating layer 30 may be destroyed. Further, for example, when the end 43 of the n-type low concentration impurity layer 42 is located outside the drain side of the offset impurity layer formation region 41, the drain region 36 is not surrounded by the n-type low concentration impurity layer 42. In addition, since a part of the drain region 36 is exposed, the breakdown voltage may be reduced. On the other hand, according to the semiconductor device according to the present embodiment, the end 43 of the n-type low concentration impurity layer 42 is located inside the offset impurity layer formation region 41, so that a desired breakdown voltage is secured. Breakage of the gate insulating layer 30 can be prevented. In particular, when the end 43 of the n-type low-concentration impurity layer 42 is located at the center of the offset impurity layer formation region 41, the position where the electric field is concentrated is evenly separated from both the gate insulating layer 30 and the drain region 36. be able to. Thereby, in order to protect the gate insulating layer 30 and improve the breakdown voltage, the balance between the two can be improved. Further, by forming the end 43 of the n-type low-concentration impurity layer 42 so as to be positioned at the center of the offset impurity layer formation region 41, the allowable range of displacement of the end 43 of the n-type low-concentration impurity layer 42 is widened. And the yield can be improved.

また、上述したように、本実施形態に係る半導体装置によれば、電界集中する位置をゲート絶縁層３０から離すことができるので、ゲート絶縁層３０を薄くしてもゲート絶縁層３０の破壊を防ぐことができる。ゲート絶縁層３０を薄くできることにより、ｎ型高耐圧トランジスタ１００ｎの性能を向上させることができる。 Further, as described above, according to the semiconductor device of this embodiment, the position where the electric field concentrates can be separated from the gate insulating layer 30, so that the gate insulating layer 30 can be destroyed even if the gate insulating layer 30 is thinned. Can be prevented. Since the gate insulating layer 30 can be thinned, the performance of the n-type high breakdown voltage transistor 100n can be improved.

また、本実施形態に係る半導体装置では、ｎ型高耐圧トランジスタ形成領域１００Ｎにおいて、ｎ型低濃度不純物層４２に隣接してｐ型低濃度不純物層４４が形成されている。これにより、ｎ型低濃度不純物層４２と、その周囲の領域（ｐ型低濃度不純物層４４およびｐ型半導体層１０）とから構成される接合容量を、ｐ型低濃度不純物層４４が形成されていない場合に比べ、大きくすることができる。このため、ｎ型低濃度不純物層４２が、ｐ型低耐圧トランジスタ２００ｐのｎ型ウェル８０と同じ深さ（例えば３〜８μｍ）でも、十分な静電気耐性を確保することができる。即ち、ｎ型低濃度不純物層４２を深く形成する必要がなく、ｎ型低濃度不純物層４２の熱拡散を長時間行う必要がない。従って、熱拡散工程の時間を短縮することができる。特に、本実施形態に係る半導体装置によれば、オープンドレイン構造などを有する高耐圧トランジスタのように、パッドが直接ドレイン領域３６に接続されるような場合であっても、十分な静電気耐性を確保しつつ、熱拡散工程の時間を短縮することが可能である。なお、オープンドレイン構造では、例えば、ゲートにはロジック部と同程度の低電圧が印加され、ドレインにのみ高電圧が印加されることができる。 In the semiconductor device according to the present embodiment, the p-type low concentration impurity layer 44 is formed adjacent to the n-type low concentration impurity layer 42 in the n-type high breakdown voltage transistor formation region 100N. As a result, the p-type low-concentration impurity layer 44 has a junction capacitance composed of the n-type low-concentration impurity layer 42 and the surrounding regions (p-type low-concentration impurity layer 44 and p-type semiconductor layer 10). Compared to the case where it is not, it can be enlarged. Therefore, even when the n-type low-concentration impurity layer 42 has the same depth (for example, 3 to 8 μm) as the n-type well 80 of the p-type low breakdown voltage transistor 200p, sufficient electrostatic resistance can be ensured. That is, it is not necessary to form the n-type low concentration impurity layer 42 deeply, and it is not necessary to perform thermal diffusion of the n-type low concentration impurity layer 42 for a long time. Therefore, the time for the thermal diffusion process can be shortened. In particular, according to the semiconductor device of the present embodiment, sufficient electrostatic resistance is ensured even when the pad is directly connected to the drain region 36 as in a high voltage transistor having an open drain structure or the like. However, it is possible to shorten the time of the thermal diffusion process. In the open drain structure, for example, a low voltage comparable to that of the logic portion can be applied to the gate, and a high voltage can be applied only to the drain.

また、本実施形態に係る半導体装置では、ｐ型低濃度不純物層４４は、領域４４ａにおいてｎ型低濃度不純物層４２と重なっており、ｎ型低濃度不純物層４２よりも深く形成されている。これにより、例えば、ｎ型低濃度不純物層４２の端部、特にその底部の一部分をｐ型低濃度不純物層４４で包むことができるため、安定した耐圧を得ることができる。 In the semiconductor device according to the present embodiment, the p-type low concentration impurity layer 44 overlaps the n-type low concentration impurity layer 42 in the region 44 a and is formed deeper than the n-type low concentration impurity layer 42. Thereby, for example, the end of the n-type low-concentration impurity layer 42, in particular, a part of the bottom thereof can be covered with the p-type low-concentration impurity layer 44, so that stable breakdown voltage can be obtained.

また、本実施形態に係る半導体装置では、ゲート絶縁層３０とドレイン領域３６との間にオフセット絶縁層３８が形成されている。これにより、ゲート−ドレイン間に生じる電界を緩和することができる。 In the semiconductor device according to the present embodiment, the offset insulating layer 38 is formed between the gate insulating layer 30 and the drain region 36. Thereby, the electric field generated between the gate and the drain can be relaxed.

また、本実施形態に係る半導体装置の製造方法によれば、ｎ型高耐圧トランジスタ１００ｎのｎ型低濃度不純物層４２とｐ型低耐圧トランジスタ１００ｐのｎ型ウェル８０とを同じ工程で形成することができる。さらに、ｎ型高耐圧トランジスタ１００ｎのｐ型低濃度不純物層４４とｎ型低耐圧トランジスタ１００ｎのｐ型ウェル６０とを同じ工程で形成することができる。従って、本実施形態に係る半導体装置の製造方法によれば、特に工程数を増加させることなく、ｎ型高耐圧トランジスタ１００ｎのｎ型低濃度不純物層４２およびｐ型低濃度不純物層４４を形成することができる。その結果、製造コストの増加を避けることができる。 Further, according to the method of manufacturing a semiconductor device according to the present embodiment, the n-type low concentration impurity layer 42 of the n-type high breakdown voltage transistor 100n and the n-type well 80 of the p-type low breakdown voltage transistor 100p are formed in the same process. Can do. Furthermore, the p-type low concentration impurity layer 44 of the n-type high breakdown voltage transistor 100n and the p-type well 60 of the n-type low breakdown voltage transistor 100n can be formed in the same process. Therefore, according to the manufacturing method of the semiconductor device according to the present embodiment, the n-type low-concentration impurity layer 42 and the p-type low-concentration impurity layer 44 of the n-type high breakdown voltage transistor 100n are formed without particularly increasing the number of steps. be able to. As a result, an increase in manufacturing cost can be avoided.

４．次に、本実施形態に係る変形例について説明する。図６〜図８は、変形例に係る半導体装置を模式的に示す断面図であり、それぞれ図１に示す断面図に対応している。なお、以下に説明する変形例は一例であって、これらに限定されるわけではない。 4). Next, a modification according to this embodiment will be described. 6 to 8 are cross-sectional views schematically showing a semiconductor device according to a modification, and each correspond to the cross-sectional view shown in FIG. Note that the modifications described below are merely examples, and are not limited thereto.

上述した例では、ｎ型高耐圧トランジスタ１００ｎがオフセット絶縁層３８を有する場合について説明したが、例えば、ｎ型高耐圧トランジスタ１００ｎは、図６に示すように、オフセット絶縁層３８を有しないことができる。 In the example described above, the case where the n-type high breakdown voltage transistor 100n includes the offset insulating layer 38 has been described. However, for example, the n-type high breakdown voltage transistor 100n may not include the offset insulating layer 38 as illustrated in FIG. it can.

また、上述した例では、平面視において、ｎ型高耐圧トランジスタ１００ｎのドレイン領域３６が、オフセット絶縁層３８に囲まれており、オフセット絶縁層３８が、ゲート絶縁層３０に囲まれており、ゲート絶縁層３０が、ソース領域３４に囲まれている場合について説明した。しかしながら、例えば、図７に示すように、ｎ型高耐圧トランジスタ１００ｎのドレイン領域３６は、平面視においてオフセット絶縁層３８に囲まれることなく、オフセット絶縁層３８と隣接することができる。そして、オフセット絶縁層３８は、平面視においてゲート絶縁層３０に囲まれることなく、ゲート絶縁層３０と隣接することができる。そして、ゲート絶縁層３０は、平面視においてソース領域３４に囲まれることなく、ソース領域３４と隣接することができる。 In the above-described example, the drain region 36 of the n-type high breakdown voltage transistor 100n is surrounded by the offset insulating layer 38, and the offset insulating layer 38 is surrounded by the gate insulating layer 30 in the plan view. The case where the insulating layer 30 is surrounded by the source region 34 has been described. However, for example, as shown in FIG. 7, the drain region 36 of the n-type high breakdown voltage transistor 100 n can be adjacent to the offset insulating layer 38 without being surrounded by the offset insulating layer 38 in plan view. The offset insulating layer 38 can be adjacent to the gate insulating layer 30 without being surrounded by the gate insulating layer 30 in plan view. The gate insulating layer 30 can be adjacent to the source region 34 without being surrounded by the source region 34 in plan view.

また、上述した例では、ｎ型低濃度不純物層４２が、ドレイン領域３６の全てと重なっている場合について説明したが、例えば、図８に示すように、ｎ型低濃度不純物層４２は、領域３６ａにおいて、ドレイン領域３６の一部と重なっていることができる。この場合には、ｎ型低濃度不純物層４２は、平面視において、ドレイン領域３６を囲むことができる。 In the above-described example, the case where the n-type low-concentration impurity layer 42 overlaps all the drain regions 36 has been described. For example, as shown in FIG. In 36 a, it can overlap with a part of the drain region 36. In this case, the n-type low concentration impurity layer 42 can surround the drain region 36 in plan view.

また、上述した例では、各トランジスタが、シングルドレイン構造を有する場合について説明したが、例えば、各トランジスタは、ＤＤＤ（Double Diffused Drain）構造やＬＤＤ（Lightly Doped Drain）構造を有することができる。 In the example described above, each transistor has a single drain structure. However, for example, each transistor can have a DDD (Double Diffused Drain) structure or an LDD (Lightly Doped Drain) structure.

また、上述した例では、ｎ型高耐圧トランジスタ１００ｎのゲート絶縁層３０の片側にオフセット絶縁層３８およびオフセット不純物層４０を形成する場合について説明したが、例えば、ゲート絶縁層３０の両側にオフセット絶縁層３８およびオフセット不純物層４０を形成することができる。 In the example described above, the case where the offset insulating layer 38 and the offset impurity layer 40 are formed on one side of the gate insulating layer 30 of the n-type high breakdown voltage transistor 100n has been described. The layer 38 and the offset impurity layer 40 can be formed.

また、上述した例では、ｎ型低濃度不純物層４２の端４３をオフセット不純物層形成領域４１の中央に位置するように形成することで、ｎ型低濃度不純物層４２の端４３の位置ずれの許容範囲を広くすることができ、歩留りを向上させることができる場合について説明した。しかしながら、より駆動電流に重きを置く場合には、ｎ型低濃度不純物層４２の端４３の位置を、オフセット不純物層形成領域４１の中央から、オフセット不純物層形成領域４１を外れない範囲で、ゲート絶縁層３０下のチャネル領域側へと移すことができる。これにより、オフセット抵抗を小さくすることができるので、駆動電流を大きくすることができる。また、このことは、ｎ型低濃度不純物層４２の端４３の位置を移した分だけオフセット寸法を小さくできるので、ｎ型高耐圧トランジスタ１００ｎのサイズを小さくすることができることにも繋がる。 In the above-described example, the end 43 of the n-type low-concentration impurity layer 42 is formed so that the end 43 of the n-type low-concentration impurity layer 42 is located at the center of the offset impurity layer formation region 41. The case where the allowable range can be widened and the yield can be improved has been described. However, when more emphasis is placed on the drive current, the position of the end 43 of the n-type low concentration impurity layer 42 is set within a range that does not deviate from the offset impurity layer formation region 41 from the center of the offset impurity layer formation region 41. It can be moved to the channel region side under the insulating layer 30. As a result, the offset resistance can be reduced, and the drive current can be increased. This also reduces the size of the n-type high breakdown voltage transistor 100n because the offset dimension can be reduced by the amount of movement of the end 43 of the n-type low-concentration impurity layer 42.

５．上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。 5. As described above, the embodiments of the present invention have been described in detail. However, those skilled in the art can easily understand that many modifications can be made without departing from the novel matters and effects of the present invention. . Accordingly, all such modifications are included in the scope of the present invention.

本実施形態に係る半導体装置を模式的に示す断面図。FIG. 3 is a cross-sectional view schematically showing the semiconductor device according to the embodiment. 本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。Sectional drawing which shows typically one manufacturing process of the semiconductor device which concerns on this embodiment. 本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。Sectional drawing which shows typically one manufacturing process of the semiconductor device which concerns on this embodiment. 本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。Sectional drawing which shows typically one manufacturing process of the semiconductor device which concerns on this embodiment. 本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。Sectional drawing which shows typically one manufacturing process of the semiconductor device which concerns on this embodiment. 変形例に係る半導体装置を模式的に示す断面図。Sectional drawing which shows typically the semiconductor device which concerns on a modification. 変形例に係る半導体装置を模式的に示す断面図。Sectional drawing which shows typically the semiconductor device which concerns on a modification. 変形例に係る半導体装置を模式的に示す断面図。Sectional drawing which shows typically the semiconductor device which concerns on a modification.

Explanation of symbols

１０半導体層、２０素子分離領域、２５チャネルストッパ領域、３０ゲート絶縁層、３２ゲート電極、３４ソース領域、３６ドレイン領域（高濃度不純物層）、３８オフセット絶縁層、４０オフセット不純物層、４１オフセット不純物層形成領域、４２ｎ型低濃度不純物層、４３端、４４ｐ型低濃度不純物層、５０ゲート絶縁層、５２ゲート電極、５４ソース領域、５６ドレイン領域、６０ｐ型ウェル、７０ゲート絶縁層、７２ゲート電極、７４ソース領域、７６ドレイン領域、８０ｎ型ウェル、９０配線層、９２層間絶縁層、９４酸化シリコン膜、９５パッド層、９６犠牲酸化物層、９７第１マスク層、９８第２マスク層、１００高耐圧トランジスタ形成領域、１００Ｎｎ型高耐圧トランジスタ形成領域、１００ｎｎ型高耐圧トランジスタ、２００低耐圧トランジスタ形成領域、２００Ｎｎ型低耐圧トランジスタ形成領域、２００ｎｎ型低耐圧トランジスタ、２００Ｐｐ型低耐圧トランジスタ形成領域，２００ｐｐ型低耐圧トランジスタ 10 semiconductor layer, 20 element isolation region, 25 channel stopper region, 30 gate insulating layer, 32 gate electrode, 34 source region, 36 drain region (high concentration impurity layer), 38 offset insulating layer, 40 offset impurity layer, 41 offset impurity Layer formation region, 42 n-type low-concentration impurity layer, 43 end, 44 p-type low-concentration impurity layer, 50 gate insulating layer, 52 gate electrode, 54 source region, 56 drain region, 60 p-type well, 70 gate insulating layer, 72 gate electrode, 74 source region, 76 drain region, 80 n-type well, 90 wiring layer, 92 interlayer insulating layer, 94 silicon oxide film, 95 pad layer, 96 sacrificial oxide layer, 97 first mask layer, 98 second Mask layer, 100 high breakdown voltage transistor formation region, 100N n-type high breakdown voltage transistor Formation region, 100n n-type high breakdown voltage transistor, 200 low breakdown voltage transistor formation region, 200N n-type low breakdown voltage transistor formation region, 200n n-type low breakdown voltage transistor, 200P p-type low breakdown voltage transistor formation region, 200p p-type low breakdown voltage transistor

Claims

A semiconductor layer;
A gate insulating layer formed on the semiconductor layer;
A gate electrode formed on the gate insulating layer;
A high concentration impurity layer which is a drain formed in the semiconductor layer;
An offset impurity layer formed between the high-concentration impurity layer and a channel region under the gate insulating layer;
A low-concentration impurity layer that overlaps at least a part of the high-concentration impurity layer and is formed deeper than the high-concentration impurity layer,
The impurity concentration of the offset impurity layer is higher than the impurity concentration of the low-concentration impurity layer,
A semiconductor device, wherein at least one of the ends of the low-concentration impurity layer in the channel length direction is located inside the offset impurity layer formation region.

In claim 1,
An end of the low-concentration impurity layer in the channel length direction is located in the center of the offset impurity layer formation region.

In claim 1 or 2,
A semiconductor device having an offset insulating layer formed on the offset impurity layer.

In any one of Claims 1-3,
Having another low concentration impurity layer adjacent to the low concentration impurity layer;
The other low-concentration impurity layer has a conductivity type different from that of the low-concentration impurity layer.

In claim 4,
The other low-concentration impurity layer overlaps with the low-concentration impurity layer in the channel length direction, and is formed deeper than the low-concentration impurity layer.