JP2007036310A

JP2007036310A - Pulse output unit

Info

Publication number: JP2007036310A
Application number: JP2005211990A
Authority: JP
Inventors: Masabumi Himi; 正文氷見; Takehiko Shimizu; 竹彦清水
Original assignee: Calsonic Kansei Corp
Current assignee: Marelli Corp
Priority date: 2005-07-22
Filing date: 2005-07-22
Publication date: 2007-02-08

Abstract

<P>PROBLEM TO BE SOLVED: To enhance response to alteration of set data in a pulse output unit generating a signal having a pulse width set by the set data. <P>SOLUTION: In the pulse output unit, a match output EQ is outputted from a match circuit 13 when the count of a counter 11 matches a set value of a register 12, and the output state of a toggle circuit 15 is reversed thus reversing a pulse output signal Fout. Set value of the register 12 is updated based on overflow output of the least significant 16 bits of the counter 11 in 21 bit pattern. When a fact that the set value of the register is updated from a value larger than the count when the set value is updated to a value smaller than that count is detected by an OR circuit 17 and a falling detection circuit 18, output state of a toggle circuit 15 is reversed based on the detection output DEDT thus reversing the pulse output signal Fout. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、設定データによって設定されたパルス幅の信号を生成するパルス出力装置に関する。 The present invention relates to a pulse output device that generates a signal having a pulse width set by setting data.

図５は車両システムの構成図である。車輪速センサ１０１の回転信号はＡＢＳユニット１０２で処理され、車速データがＣＡＮ通信によってメータユニット１０３に送られる。メータユニット１０３は、ＣＰＵ１０４で車速データを処理し、速度計の制御を行なう。また、メータユニット１０３は、車速パルス信号発生回路（周波数発生回路）１０５によって車速パルス信号を生成する。生成された車速パルス信号は、ナビゲーションシステム等の他システムに供給される。 FIG. 5 is a configuration diagram of the vehicle system. The rotation signal of the wheel speed sensor 101 is processed by the ABS unit 102, and the vehicle speed data is sent to the meter unit 103 by CAN communication. The meter unit 103 processes vehicle speed data by the CPU 104 and controls the speedometer. The meter unit 103 generates a vehicle speed pulse signal by a vehicle speed pulse signal generation circuit (frequency generation circuit) 105. The generated vehicle speed pulse signal is supplied to other systems such as a navigation system.

なお、特許文献１には、車速パルス信号をナビゲーションシステム等の他システムに供給するようにしたメータシステムが記載されている。 Patent Document 1 describes a meter system that supplies a vehicle speed pulse signal to another system such as a navigation system.

図６は従来の車速パルス信号発生回路の構成図である。従来の車速パルス信号発生回路は、クロックパルスＣＫを計数するカウンタ１１１と、比較値を格納するレジスタ１１２と、カウンタ１１１のカウント値（計数値）とレジスタ１１２のレジスタ値（比較値）とを比較し両者が一致したときに一致出力を発生する一致回路１１３と、次の比較値を格納するバッファレジスタ１１４と、トグル回路１１５と、車速パルス信号Ｆｏｕｔを出力するトランジスタ１１６とを有する。一致回路１１３の出力ＣＯＭ−ＯＵＴは、トグル回路１１５の入力へ供給されるとともに、カウンタ１１１のリセット入力に供給される。さらに、一致回路１１３の出力ＣＯＭ−ＯＵＴは、レジスタ１１２のデータ更新入力に供給される。 FIG. 6 is a block diagram of a conventional vehicle speed pulse signal generation circuit. A conventional vehicle speed pulse signal generation circuit compares a counter 111 that counts clock pulses CK, a register 112 that stores a comparison value, a count value (count value) of the counter 111, and a register value (comparison value) of the register 112. The matching circuit 113 generates a coincidence output when the two coincide, a buffer register 114 that stores the next comparison value, a toggle circuit 115, and a transistor 116 that outputs the vehicle speed pulse signal Fout. The output COM-OUT of the coincidence circuit 113 is supplied to the input of the toggle circuit 115 and is also supplied to the reset input of the counter 111. Further, the output COM-OUT of the coincidence circuit 113 is supplied to the data update input of the register 112.

図７は従来の車速パルス信号発生回路の動作を示すタイミングチャートである。トグル回路１１５は、ＰＯＣ信号がＬレベルにあるときに反転動作が可能となり、ＰＯＣ信号がＨレベルのときは出力がＬレベルとなる。バッファレジスタ１１４には、ラッチ信号ＬＡＴ−Ａに基づいて半周期設定用のデータＤＡＴ−Ａが格納される。カウンタ１１１のカウンタ値がレジスタ１１２のレジスタ値になると一致回路１１３から一致出力ＣＯＭ−ＯＵＴが発生される。この一致出力ＣＯＭ−ＯＵＴによりトグル回路１１５の出力が反転され、それに伴って車速パルス信号Ｆｏｕｔが反転される。また、一致出力ＣＯＭ−ＯＵＴによってカウンタ１１１はリセットされ、カウント値０からカウントが開始される。さらに、一致出力ＣＯＭ−ＯＵＴによってレジスタ１１２にバッファレジスタに格納されている値が読み込まれる。そして、カウント値がレジスタ値になるごとに一致出力ＣＯＭ−ＯＵＴが発生され、車速パルス信号Ｆｏｕｔが反転される。 FIG. 7 is a timing chart showing the operation of a conventional vehicle speed pulse signal generation circuit. The toggle circuit 115 can perform an inverting operation when the POC signal is at L level, and the output is at L level when the POC signal is at H level. The buffer register 114 stores half-cycle setting data DAT-A based on the latch signal LAT-A. When the counter value of the counter 111 becomes the register value of the register 112, the coincidence circuit COM-OUT is generated from the coincidence circuit 113. The output of the toggle circuit 115 is inverted by the coincidence output COM-OUT, and accordingly, the vehicle speed pulse signal Fout is inverted. Further, the counter 111 is reset by the coincidence output COM-OUT, and the count is started from the count value 0. Further, the value stored in the buffer register is read into the register 112 by the coincidence output COM-OUT. Each time the count value becomes the register value, the coincidence output COM-OUT is generated, and the vehicle speed pulse signal Fout is inverted.

なお、カウンタと一致回路とを用いてパルスを出力する装置であって、大小比較器を設け、比較値よりも計数値が大きい場合はカウンタをリセットするとともに、パルス出力を反転させることで、計数値のオーバーフローを防止するとともに、制御パルスの間延びを防止するようにしたパルス出力装置が提案されている（特許文献２参照）。
特開２００４−２４５６９０号公報特開２０００−１８３７０８号公報 A device that outputs a pulse using a counter and a coincidence circuit, and is provided with a magnitude comparator, and when the count value is larger than the comparison value, the counter is reset and the pulse output is inverted to There has been proposed a pulse output device that prevents the overflow of numerical values and prevents the control pulses from being extended (see Patent Document 2).
JP 2004-245690 A JP 2000-183708 A

従来の車速パルス信号発生回路は、カウンタ値とレジスタ値との一致時のみレジスタ値を更新するようになっているため、発生周波数が低周波数から高周波数に切り替わったとき応答が遅れる。 Since the conventional vehicle speed pulse signal generation circuit updates the register value only when the counter value matches the register value, the response is delayed when the generation frequency is switched from the low frequency to the high frequency.

本発明は上記の事情に鑑みてなされたもので、低速から高速の周波数に切り替えたときの応答が速いパルス出力装置を提供することを目的とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a pulse output device having a quick response when switching from a low speed to a high speed.

本発明に係るパルス出力装置は、クロックパルスを計数して計数値を得るカウンタと、出力パルス幅を設定する設定値を格納するレジスタと、前記カウンタの計数値と前記レジスタの設定値とが一致したときに一致出力を発生する一致回路と、前記一致出力に基づいて出力状態が反転されるトグル回路と、前記一致出力に基づいて前記カウンタをクリアするとともに前記レジスタの設定値を更新する回路と、前記カウンタの下位所定数ビットが所定値になると前記レジスタの設定値を更新する回路と、前記カウンタの下位所定数ビットが所定値になることで前記レジスタの設定値を更新した時に、前記レジスタの設定値がレジスタの設定値を更新した時のカウンタ値以上から未満に更新されたことを検知する検知回路と、前記検知回路の出力に基づいて前記トグル回路の出力状態を反転させるとともに前記カウンタをクリアする回路とを有する。 The pulse output device according to the present invention includes a counter that counts clock pulses to obtain a count value, a register that stores a set value for setting an output pulse width, and the count value of the counter matches the set value of the register A coincidence circuit that generates a coincidence output, a toggle circuit that reverses an output state based on the coincidence output, a circuit that clears the counter and updates the set value of the register based on the coincidence output, and A circuit that updates the set value of the register when the lower predetermined number of bits of the counter reaches a predetermined value, and the register when the lower predetermined number of bits of the counter becomes a predetermined value and the set value of the register is updated. A detection circuit that detects that the set value of the register is updated from the counter value when the set value of the register is updated to less than the counter value, and the output of the detection circuit And a circuit for clearing the counter is to invert the output state of the toggle circuit based.

上記の構成によれば、カウンタ値と設定値とが一致したとき、および、カウンタの下位所定数ビットが所定値になったときにレジスタの設定値が更新される。したがって、カウンタ値が設定値に達する以前であっても、下位所定数ビットが所定値になった時点で設定値を更新することができるので、設定値の変更に対して応答が速い。また、レジスタの設定値がレジスタの設定値を更新した時のカウンタ値以上から未満に更新された場合には、トグル回路の出力状態を反転させるとともにカウンタをクリアするので、低速から高速の周波数へ切り替えたときの応答性がよい。 According to the above configuration, the set value of the register is updated when the counter value matches the set value and when the lower predetermined number of bits of the counter reaches the predetermined value. Therefore, even before the counter value reaches the set value, the set value can be updated when the lower predetermined number of bits reaches the predetermined value, so that the response to the change of the set value is fast. In addition, when the register setting value is updated to less than or equal to the counter value when the register setting value is updated, the output state of the toggle circuit is inverted and the counter is cleared. Responsiveness when switching.

また、本発明に係るパルス出力装置は、クロックパルスを計数して計数値を得るカウンタと、出力パルス幅を設定する設定値を格納するレジスタと、前記カウンタの計数値と前記レジスタの設定値とを比較し、計数値が設定値以上であるときに比較出力を発生する比較回路と、前記比較出力に基づいて出力状態が反転されるトグル回路と、前記比較出力に基づいてカウンタをクリアするとともに前記レジスタの設定値を更新する回路と、新たな設定値が供給された時点で前記レジスタの設定値を更新する回路とを有する。 The pulse output device according to the present invention includes a counter that counts clock pulses to obtain a count value, a register that stores a set value for setting an output pulse width, a count value of the counter, and a set value of the register A comparison circuit that generates a comparison output when the count value is equal to or greater than a set value, a toggle circuit that reverses an output state based on the comparison output, and a counter that is cleared based on the comparison output A circuit for updating the set value of the register; and a circuit for updating the set value of the register when a new set value is supplied.

上記の構成によれば、新たな設定値が供給された時点でレジスタの設定値が更新されるので、設定値の変更に対して応答が速い。また、設定値が更新されたとき、カウンタの計数値が更新された設定値以上であれば出力状態が反転されるとともにカウンタがクリアされるので、低速から高速の周波数へ切り替えたときの応答性がよい。 According to the above configuration, the set value of the register is updated when a new set value is supplied, so that the response is quick with respect to the change of the set value. Also, when the set value is updated, if the counter count value is equal to or greater than the updated set value, the output state is reversed and the counter is cleared, so the response when switching from low speed to high speed Is good.

本発明によれば、低速から高速の周波数に切り替えたときの応答が速いパルス出力装置を提供することができる。 According to the present invention, it is possible to provide a pulse output device having a quick response when switching from a low speed to a high speed frequency.

以下、発明を実施するための最良の形態を実施例に基づいて説明する。 Hereinafter, the best mode for carrying out the invention will be described based on examples.

図１は本発明の実施例１に係るパルス出力装置の構成図である。実施例１に係るパルス出力装置は、クロックパルスＣＫを計数する２１ビット構成のカウンタ１１と、設定値（出力するパルス信号の半周期を設定する値）を格納する２１ビット構成のレジスタ１２と、カウンタ１１の計数値（２１ビット）とレジスタ１２の設定値（２１ビット）とを比較し、両者が一致したときに一致出力ＥＱを発生する２１ビット構成の一致回路１３と、ラッチ信号ＬＡＴ−Ａに基づいて設定値データＤＡＴ−Ａを取り込んで保持する２１ビット構成のバッファレジスタ１４と、トグル回路１５と、トグル回路１５の出力で駆動される出力用のトランジスタ１６と、レジスタ１２の１７ビット〜２１ビットの出力の論理和をとる論理和回路１７と、論理和回路１７の出力の立下りを検出する立下り検出回路１８と、一致回路１３の一致出力ＥＱと立下り検出回路１８の検出出力ＤＥＤＴとの論理和をとる論理和回路１９と、カウンタ１１の１６ビットオーバーフロー出力１６ｂｉｔＯＶＦと一致回路１３の一致出力ＥＱと論理和をとる論理和回路２０とを有する。 FIG. 1 is a configuration diagram of a pulse output device according to Embodiment 1 of the present invention. The pulse output device according to the first embodiment includes a counter 11 having a 21-bit configuration that counts clock pulses CK, a register 12 having a 21-bit configuration that stores a setting value (a value that sets a half cycle of a pulse signal to be output), The count value (21 bits) of the counter 11 and the set value (21 bits) of the register 12 are compared, and a coincidence circuit 13 for generating a coincidence output EQ when the two coincide with each other, and a latch signal LAT-A The buffer register 14 having a 21-bit configuration that captures and holds the set value data DAT-A based on the above, a toggle circuit 15, an output transistor 16 driven by the output of the toggle circuit 15, and the 17 bits of the register 12 The logical sum circuit 17 that takes the logical sum of the 21-bit output and the fall detection circuit 18 that detects the fall of the output of the logical sum circuit 17 match. A logical sum circuit 19 that takes the logical sum of the coincidence output EQ of the path 13 and the detection output DEDT of the falling detection circuit 18, and a logical sum of the 16-bit overflow output 16-bit OVF of the counter 11 and the coincidence output EQ of the coincidence circuit 13 A sum circuit 20.

論理和回路１９の出力は、トグル回路１５の入力端子に供給されるとともに、カウンタ１１のリセット入力端子に供給される。論理和回路２０の出力は、レジスタ１２のラッチ入力端子に供給される。論理和回路１７と立下り検出回路１８とで、カウンタ１１の下位所定数ビットが所定値（本実施例では１６ビットオーバーフロー出力）になることでレジスタ１２の設定値を更新した時に、レジスタ１２の設定値がレジスタ１２の設定値を更新した時のカウンタ値以上から未満に更新されたことを検知する検知回路を構成している。 The output of the OR circuit 19 is supplied to the input terminal of the toggle circuit 15 and to the reset input terminal of the counter 11. The output of the OR circuit 20 is supplied to the latch input terminal of the register 12. When the logical sum circuit 17 and the falling edge detection circuit 18 update the set value of the register 12 by updating the predetermined number of lower-order bits of the counter 11 to a predetermined value (in this embodiment, 16-bit overflow output), A detection circuit is configured to detect that the set value has been updated from the counter value at the time of updating the set value of the register 12 to less than the counter value.

図２は実施例１に係るパルス出力装置の動作を示すタイミングチャートである。トグル回路１５は、ＰＯＣ信号がＬレベルにあるときに反転動作が可能となり、ＰＯＣ信号がＨレベルのときは出力がＬレベルとなる。バッファレジスタ１４には、ラッチ信号ＬＡＴ−Ａに基づいて半周期設定用のデータＤＡＴ−Ａが格納される。 FIG. 2 is a timing chart illustrating the operation of the pulse output device according to the first embodiment. The toggle circuit 15 can be inverted when the POC signal is at L level, and the output is at L level when the POC signal is at H level. The buffer register 14 stores half-cycle setting data DAT-A based on the latch signal LAT-A.

カウンタ１１のカウント値が００ＦＦＦＦを越えると１６ビットオーバーフロー出力１６ｂｉｔＯＶＦが出力され、この１６ビットオーバーフロー出力１６ｂｉｔＯＶＦは論理和回路２０を介してレジスタ１２のラッチ入力端子にラッチ信号ＬＡＴ−Ｂとして供給される。このラッチ信号ＬＡＴ−Ｂに基づいてバッファレジスタ１４に格納されているデータがレジスタ１２にラッチされる。 When the count value of the counter 11 exceeds 00FFFF, a 16-bit overflow output 16-bit OVF is output, and this 16-bit overflow output 16-bit OVF is supplied to the latch input terminal of the register 12 via the OR circuit 20 as a latch signal LAT-B. Data stored in the buffer register 14 is latched in the register 12 based on the latch signal LAT-B.

一致回路１３は、カウンタ１１のカウント値とレジスタ１２のレジスタ値（設定値）とが一致すると一致出力ＥＱを発生する。この一致出力ＥＱは、論理和回路１９を介してトグル回路１５に供給される。これにより、トグル回路１５の出力状態が反転され、パルス出力信号Ｆｏｕｔが反転される。また、論理和回路１９の出力はカウンタ１１のリセット入力端子に供給されるので、カウント１１の計数値がクリアされる。一致出力ＥＱは、論理和回路２０を介してレジスタ１２のラッチ入力端子にラッチ信号ＬＡＴ−Ｂとして供給されるので、レジスタ値（設定値）が更新される。 The coincidence circuit 13 generates a coincidence output EQ when the count value of the counter 11 coincides with the register value (set value) of the register 12. The coincidence output EQ is supplied to the toggle circuit 15 via the OR circuit 19. As a result, the output state of the toggle circuit 15 is inverted, and the pulse output signal Fout is inverted. Further, since the output of the OR circuit 19 is supplied to the reset input terminal of the counter 11, the count value of the count 11 is cleared. Since the coincidence output EQ is supplied as a latch signal LAT-B to the latch input terminal of the register 12 via the OR circuit 20, the register value (set value) is updated.

レジスタ値（設定値）が００ＦＦＦＦよりも大きな値である場合、レジスタ１２の１７ビット〜２１ビットの出力は少なくともいずれかがＨレベルとなるので、論理和回路１７の出力はＨレベルとなる。レジスタ値が更新されたことによって、レジスタ値（設定値）が００ＦＦＦＦよりも大きな値から００ＦＦＦＦ以下の値になると、論理和回路１７の出力はＨレベルからＬレベルに変化する。立下り検出回路１８は、論理和回路１７の出力がＨレベルからＬレベルに変化したことを検出し、立下り検出出力ＤＥＤＴを発生する。この立下り検出出力ＤＥＤＴは、論理和回路１９を介してトグル回路１５の入力端子およびカウンタ１１のリセット入力端子に供給されので、トグル回路１５の出力が反転されるとともに、カウンタ１１の計数値がゼロにクリアされる。 When the register value (setting value) is larger than 00FFFF, at least one of the 17-bit to 21-bit outputs of the register 12 is at the H level, so that the output of the OR circuit 17 is at the H level. When the register value (set value) changes from a value greater than 00FFFF to a value equal to or less than 00FFFF due to the updated register value, the output of the OR circuit 17 changes from H level to L level. The falling detection circuit 18 detects that the output of the OR circuit 17 has changed from H level to L level, and generates a falling detection output DEDT. The falling detection output DEDT is supplied to the input terminal of the toggle circuit 15 and the reset input terminal of the counter 11 via the OR circuit 19, so that the output of the toggle circuit 15 is inverted and the count value of the counter 11 is changed. Cleared to zero.

クロックＣＫの周波数を４ＭＨｚとすると、２１ビットカウンタで構成したパルス出力装置の最長周波数は０．９５Ｈｚとなるが、１６ビットオーバーフロー出力１６ｂｉｔＯＶＦに基づいてレジスタ値を更新させることで、６３．９Ｈｚでデータ更新が可能となり、低速から高速の周波数へ切り替えたときの応答性が良くなる。 When the frequency of the clock CK is 4 MHz, the longest frequency of the pulse output device constituted by a 21-bit counter is 0.95 Hz. By updating the register value based on the 16-bit overflow output 16-bit OVF, the data is obtained at 63.9 Hz. Update is possible, and responsiveness is improved when switching from low speed to high frequency.

図３は実施例２に係るパルス出力装置の構成図である。実施例２に係るパルス出力装置は、クロックパルスＣＫを計数する２１ビット構成のカウンタ２１と、設定値（出力するパルス信号の半周期を設定する値）を格納する２１ビット構成のレジスタ２２と、カウンタ２１の計数値（２１ビット）とレジスタ２２の設定値（２１ビット）とを比較し、計数値が設定値以上のときに比較出力ＣＯＭ−ＯＵＴを発生する比較回路２３と、論理和回路２４と、トグル回路２５と、トグル回路２５の出力で駆動される出力用のトランジスタ２６とを有する。 FIG. 3 is a configuration diagram of a pulse output device according to the second embodiment. The pulse output apparatus according to the second embodiment includes a 21-bit counter 21 that counts clock pulses CK, a 21-bit register 22 that stores a setting value (a value that sets a half cycle of a pulse signal to be output), A comparison circuit 23 that compares the count value (21 bits) of the counter 21 with the set value (21 bits) of the register 22 and generates a comparison output COM-OUT when the count value is equal to or greater than the set value, and an OR circuit 24 And a toggle circuit 25 and an output transistor 26 driven by the output of the toggle circuit 25.

比較出力ＣＯＭ−ＯＵＴは、トグル回路２５の入力に供給されるとともに、カウンタ２１のリセット入力端子に供給され、さらに、論理和回路２４の入力端子に供給される。設定値データＤＡＴ−Ａが変更されるごとに第１のラッチ信号ＬＡＴ−Ａが供給される。論理和回路２４は、比較出力ＣＯＭ−ＯＵＴと第１のラッチ信号ＬＡＴ−Ａとの論理和出力を第２のラッチ信号ＬＡＴ−Ｂとして出力し、この第２のラッチ信号ＬＡＴ−Ｂはレジスタ２２のラッチ入力端子に供給される。したがって、レジスタ２２のレジスタ値（設定値）は、比較出力ＣＯＭ−ＯＵＴおよび第１のラッチ信号ＬＡＴ−Ａに基づいて更新される。 The comparison output COM-OUT is supplied to the input of the toggle circuit 25, supplied to the reset input terminal of the counter 21, and further supplied to the input terminal of the OR circuit 24. Each time the set value data DAT-A is changed, the first latch signal LAT-A is supplied. The logical sum circuit 24 outputs a logical sum output of the comparison output COM-OUT and the first latch signal LAT-A as a second latch signal LAT-B, and the second latch signal LAT-B is output from the register 22. Is supplied to the latch input terminal. Accordingly, the register value (set value) of the register 22 is updated based on the comparison output COM-OUT and the first latch signal LAT-A.

図４は実施例２に係るパルス出力装置の動作を示すタイミングチャートである。トグル回路２５は、ＰＯＣ信号がＬレベルにあるときに反転動作が可能となり、ＰＯＣ信号がＨレベルのときは出力がＬレベルとなる。 FIG. 4 is a timing chart illustrating the operation of the pulse output device according to the second embodiment. The toggle circuit 25 can perform an inverting operation when the POC signal is at L level, and the output is at L level when the POC signal is at H level.

カウンタ２１の計数値がレジスタ値（設定値）になると、比較回路２３から比較出力ＣＯＭ−ＯＵＴが出力され、トグル回路２５の出力状態が反転され、パルス出力信号Ｆｏｕｔが反転される。比較出力ＣＯＭ−ＯＵＴは、カウンタ２１のリセット入力端子に供給されるので、カウンタ２１の計数値は０にクリアされた後に計数が開始される。 When the count value of the counter 21 becomes a register value (set value), the comparison output COM-OUT is output from the comparison circuit 23, the output state of the toggle circuit 25 is inverted, and the pulse output signal Fout is inverted. Since the comparison output COM-OUT is supplied to the reset input terminal of the counter 21, counting is started after the count value of the counter 21 is cleared to zero.

第１のラッチ信号ＬＡＴ−Ａに基づいてレジスタ２２の設定値が更新された結果、カウンタ２１の計数値がレジスタ２２の設定値以上となった場合（カウンタの計数値よりも小さな値が設定された場合）、比較回路２３から比較出力ＣＯＭ−ＯＵＴが出力されるので、トグル回路２５の出力状態が反転され、パルス出力信号Ｆｏｕｔが反転されるとともに、カウンタ２１がクリアされる。 As a result of updating the set value of the register 22 based on the first latch signal LAT-A, when the count value of the counter 21 becomes equal to or greater than the set value of the register 22 (a value smaller than the count value of the counter is set). When the comparison circuit 23 outputs the comparison output COM-OUT, the output state of the toggle circuit 25 is inverted, the pulse output signal Fout is inverted, and the counter 21 is cleared.

設定値データＤＡＴ−Ａが変更されるごとにレジスタ２２の設定値を更新するので、パルス出力周期を切り替えたときの応答性がよい。 Since the set value of the register 22 is updated every time the set value data DAT-A is changed, the responsiveness when the pulse output cycle is switched is good.

本発明によれば、低速から高速の周波数に切り替えたときの応答が速いという効果を有し、車速パルスを出力する装置等に有用である。 According to the present invention, there is an effect that a response is fast when switching from a low speed to a high speed frequency, which is useful for an apparatus for outputting a vehicle speed pulse.

本発明の実施例１に係るパルス出力装置の構成図1 is a configuration diagram of a pulse output device according to Embodiment 1 of the present invention. 実施例１に係るパルス出力装置の動作を示すタイミングチャートTiming chart showing operation of pulse output device according to embodiment 1 実施例２に係るパルス出力装置の構成図Configuration of Pulse Output Device According to Embodiment 2 実施例２に係るパルス出力装置の動作を示すタイミングチャートTiming chart showing operation of pulse output device according to embodiment 2 車両システムの構成図Configuration diagram of vehicle system 従来の車速パルス信号発生回路の構成図Configuration diagram of a conventional vehicle speed pulse signal generation circuit 従来の車速パルス信号発生回路の動作を示すタイミングチャートTiming chart showing the operation of a conventional vehicle speed pulse signal generation circuit

Explanation of symbols

１１，２１カウンタ目標値レジスタ
１２，２２レジスタ
１３一致回路
１４バッファレジスタ
１５，２５トグル回路
１６，２６トランジスタ
１７論理和回路
１８立下り検出回路
１９，２０論理和回路
２３比較回路
２４論理和回路 11, 21 Counter target value register 12, 22 Register 13 Matching circuit 14 Buffer register 15, 25 Toggle circuit 16, 26 Transistor 17 OR circuit 18 Falling detection circuit 19, 20 OR circuit 23 Comparison circuit 24 OR circuit

Claims

A counter that counts clock pulses to obtain a count value;
A register that stores a setting value that sets the output pulse width;
A coincidence circuit that generates a coincidence output when the count value of the counter and the set value of the register coincide;
A toggle circuit whose output state is inverted based on the coincidence output;
A circuit for clearing the counter based on the coincidence output and updating a set value of the register;
A circuit for updating the set value of the register when the lower predetermined number of bits of the counter reaches a predetermined value;
When the set value of the register is updated when the lower predetermined number of bits of the counter becomes a predetermined value, the set value of the register is updated from the counter value or more when the set value of the register is updated to less than A detection circuit to detect;
And a circuit for inverting the output state of the toggle circuit based on the output of the detection circuit and clearing the counter.

A counter that counts clock pulses to obtain a count value;
A register that stores a setting value that sets the output pulse width;
A comparison circuit that compares the count value of the counter with the set value of the register and generates a comparison output when the count value is equal to or greater than the set value;
A toggle circuit whose output state is inverted based on the comparison output;
A circuit for clearing a counter based on the comparison output and updating a set value of the register;
And a circuit for updating the set value of the register when a new set value is supplied.