JP2007020068A

JP2007020068A - 復号装置および復号方法

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Publication number: JP2007020068A
Application number: JP2005201609A
Authority: JP
Inventors: Mineshi Yokogawa; 峰志横川; Osamu Shintani; 修新谷
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Current assignee: Sony Corp
Priority date: 2005-07-11
Filing date: 2005-07-11
Publication date: 2007-01-25
Anticipated expiration: 2025-07-11
Also published as: JP4730592B2

Abstract

【課題】 LDPC符号の復号性能を損なうことなく、復号装置の回路規模の削減を行う。
【解決手段】計算部８１１は、第１の演算を行う６個の計算器８２１_kと、１個の遅延用のFIFOメモリ８２２とから構成される。各計算器８２１_kは、積算前演算器８３１_k、積算器８３２_k、および積算後演算器８３３_kから構成される。６個の各計算器８２１_kは、FIFOメモリ８２２を用いて、第１の演算を行う。本発明は、例えば、衛星放送を受信するチューナに適用できる。
【選択図】図２０

Description

本発明は、復号装置および復号方法に関し、特に、低密度パリティ検査符号（LDPC符号）による符号化が施された符号の復号を行う復号装置および復号方法に関する。

近年、例えば、移動体通信や深宇宙通信といった通信分野、及び地上波又は衛星ディジタル放送といった放送分野の研究が著しく進められているが、それに伴い、誤り訂正符号化及び復号の効率化を目的として符号理論に関する研究も盛んに行われている。

符号性能の理論的限界としては、いわゆるシャノン(C. E. Shannon)の通信路符号化定理によって与えられるシャノン限界が知られている。符号理論に関する研究は、このシャノン限界に近い性能を示す符号を開発することを目的として行われている。近年では、シャノン限界に近い性能を示す符号化方法として、例えば、並列連接畳み込み符号(PCCC(Parallel Concatenated Convolutional Codes))や、縦列連接畳み込み符号(SCCC(Serially Concatenated Convolutional Codes))といった、いわゆるターボ符号化(Turbo coding)と呼ばれる手法が開発されている。また、これらのターボ符号が開発される一方で、古くから知られる符号化方法である低密度パリティ検査符号(Low Density Parity Check codes)（以下、LDPC符号という）が脚光を浴びつつある。

LDPC符号は、R. G. Gallagerによる「R. G. Gallager, ”Low Density Parity Check Codes”, Cambridge, Massachusetts: M. I. T. Press, 1963」において最初に提案されたものであり、その後、「D. J. C. MacKay, ”Good error correcting codes based on very sparse matrices”, Submitted to IEEE Trans. Inf. Theory, IT-45, pp. 399-431, 1999」や、「M. G. Luby, M. Mitzenmacher, M. A. Shokrollahi and D. A. Spielman, ”Analysis of low density codes and improved designs using irregular graphs”, in Proceedings of ACM Symposium on Theory of Computing, pp. 249-258, 1998」等において再注目されるに至ったものである。

LDPC符号は、近年の研究により、ターボ符号等と同様に、符号長を長くしていくにしたがって、シャノン限界に近い性能が得られることがわかりつつある。また、LDPC符号は、最小距離が符号長に比例するという性質があることから、その特徴として、ブロック誤り確率特性がよく、さらに、ターボ符号等の復号特性において観測される、いわゆるエラーフロア現象が殆ど生じないことも利点として挙げられる。

以下、このようなLDPC符号について具体的に説明する。なお、LDPC符号は、線形符号であり、必ずしも２元である必要はないが、ここでは、２元であるものとして説明する。

LDPC符号は、そのLDPC符号を定義する検査行列(parity check matrix)が疎なものであることを最大の特徴とするものである。ここで、疎な行列とは、行列のコンポーネントの”1”の個数が非常に少なく構成されるものであり、疎な検査行列をHで表すものとすると、そのような検査行列Hとしては、例えば、図１に示すように、各列のハミング重み（”1”の数）(weight)が”3”であり、且つ、各行のハミング重みが”6”であるもの等がある。

このように、各行及び各列のハミング重みが一定である検査行列Hによって定義されるLDPC符号は、レギュラーLDPC符号と称される。一方、各行及び各列のハミング重みが一定でない検査行列Hによって定義されるLDPC符号は、イレギュラーLDPC符号と称される。

このようなLDPC符号への符号化は、検査行列Hに基づいて生成行列Gを生成し、この生成行列Gを２元の情報メッセージに対して乗算することによって符号語を生成することで実現される。具体的には、LDPC符号による符号化を行う符号化装置は、まず、検査行列Hの転置行列H^Tとの間に、式GH^T=0が成立する生成行列Gを算出する。ここで、生成行列Gが、k×n行列（ｋ行ｎ列の行列）である場合には、検査行列Hは、n-k行ｎ列の行列である。

なお、例えば、nビットの符号語cが、kビットの情報メッセージuに続けて、n-kビットのパリティビットを配置したビット列に一致する組織符号である場合に、n-k行n列の検査行列Hにおいて、nビットの符号語cのうちのkビットの情報メッセージuに対応するn-k行k列の部分を情報部というとともに、n-kビットのパリティビットに対応するn-k行n-k列の部分をパリティ部ということとすると、パリティ部が、下三角行列または上三角行列になっていれば、情報メッセージuのLDPC符号への符号化は、検査行列Hを用いて行うことができる。

即ち、例えば、検査行列Hが、図２に示すように、情報部と、下三角行列のパリティ部とで構成され、パリティ部の下三角の部分の要素が、すべて1であるとすると、符号語cのパリティビットの１番目のビットは、情報メッセージuのうちの、検査行列Hの情報部の第１行において1になっている要素に対応するビットのEXOR（排他的論理和）を演算した値となる。

また、符号語cのパリティビットの２番目のビットは、情報メッセージuのうちの、検査行列Hの情報部の第２行において1になっている要素に対応するビットと、パリティビットの１番目のビットのEXORを演算した値となる。

さらに、符号語cのパリティビットの３番目のビットは、情報メッセージuのうちの、検査行列Hの情報部の第３行において1になっている要素に対応するビットと、パリティビットの１番目および２番目のビットのEXORを演算した値となる。

以下、同様にして、符号語cのパリティビットのi番目のビットは、情報メッセージuのうちの、検査行列Hの情報部の第i行において1になっている要素に対応するビットと、パリティビットの１乃至i-1番目のビットのEXORを演算した値となる。

以上のようにして、n-kビットのパリティビットを求め、kビットの情報メッセージuに続けて配置することにより、nビットの符号語cを得ることができる。

一方、LDPC符号の復号は、Gallagerが確率復号(Probabilistic Decoding)と称して提案したアルゴリズムであって、バリアブルノード(variable node（メッセージノード(message node)とも呼ばれる。）)と、チェックノード(check node)とからなる、いわゆるタナーグラフ(Tanner graph)上での確率伝播(belief propagation)によるメッセージ・パッシング・アルゴリズムによって行うことが可能である。ここで、以下、適宜、バリアブルノードとチェックノードを、単に、ノードともいう。

しかしながら、確率復号においては、各ノード間で受け渡されるメッセージが実数値であることから、解析的に解くためには、連続した値をとるメッセージの確率分布そのものを追跡する必要があり、非常に困難を伴う解析を必要とすることになる。そこで、Gallagerは、LDPC符号の復号アルゴリズムとして、アルゴリズムＡ又はアルゴリズムＢを提案している。

LDPC符号の復号は、一般的には、図３に示すような手順にしたがって行われる。なお、ここでは、受信値をU₀とし、チェックノードから出力されるメッセージをu_jとし、バリアブルノードから出力されるメッセージをv_iとする。また、ここでは、メッセージとは、値の”0”らしさを、いわゆる対数尤度比(log likelihood ratio)で表現した実数値である。さらに、受信値U₀の”0”らしさの対数尤度比を、受信データu_0iと表すこととする。

まず、LDPC符号の復号においては、図３に示すように、ステップＳ１１において、受信値U₀(受信データu_0i)が受信され、メッセージu_jが”0”に初期化されるとともに、繰り返し処理のカウンタとしての整数をとる変数kが”0”に初期化され、ステップＳ１２に進む。ステップＳ１２において、受信値U₀(受信データu_0i)に基づいて、式（１）に示す演算を行うことによってメッセージv_iが求められ、さらに、このメッセージv_iに基づいて、式（２）に示す演算を行うことによってメッセージu_jが求められる。

・・・（１）

・・・（２）

ここで、式（１）と式（２）におけるd_vとd_cは、それぞれ、検査行列Hの縦方向（行方向）と横方向（列方向）の”1”の個数を示す任意に選択可能とされるパラメータであり、例えば、(3,6)符号の場合には、d_v=3，d_c=6となる。

なお、式（１）または（２）の演算においては、それぞれ、メッセージを出力しようとする枝(edge)から入力されたメッセージを、和または積演算のパラメータとしては用いないことから、和または積演算の範囲が、１乃至d_v-1または１乃至d_c-1となっている。また、式（２）に示す演算は、実際には、２入力v₁，v₂に対する１出力で定義される式（３）に示す関数R(v₁,v₂)のテーブルを予め作成しておき、これを式（４）に示すように連続的（再帰的）に用いることによって行われる。

・・・（３）

・・・（４）

ステップＳ１２では、さらに、変数kが”1”だけインクリメントされ、ステップＳ１３に進む。ステップＳ１３では、変数kが所定の繰り返し復号回数N以上であるか否かが判定される。ステップＳ１３において、変数kがN以上ではないと判定された場合、ステップＳ１２に戻り、以下、同様の処理が繰り返される。

また、ステップＳ１３において、変数kがN以上であると判定された場合、ステップＳ１４に進み、式（５）に示す演算を行うことによって最終的に出力する復号結果としてのメッセージvが求められて出力され、LDPC符号の復号処理が終了する。

・・・（５）

ここで、式（５）の演算は、式（１）の演算とは異なり、バリアブルノードに接続している全ての枝からの入力メッセージを用いて行われる。

このようなLDPC符号の復号は、例えば(3,6)符号の場合には、図４に示すように、各ノード間でメッセージの授受が行われる。なお、図４における”=”で示すノード（バリアブルノード）では、式（１）に示した演算が行われ、”+”で示すノード（チェックノード）では、式（２）に示した演算が行われる。特に、アルゴリズムＡにおいては、メッセージを２元化し、”+”で示すノードにて、d_c-1個の入力メッセージの排他的論理和演算を行い、”=”で示すノードにて、受信値Rに対して、d_v-1個の入力メッセージが全て異なるビット値であった場合には、符号を反転して出力する。

また、一方で、近年、LDPC符号の復号の実装法に関する研究も行われている。実装方法について述べる前に、まず、LDPC符号の復号を摸式化して説明する。

図５は、(3,6)LDPC符号（符号化率1/2、符号長12）の検査行列H(parity check matrix)の例である。LDPC符号の検査行列Hは、図６のように、タナーグラフを用いて書き表すことができる。ここで、図６において、”+”で表わされるのが、チェックノードであり、”=”で表わされるのが、バリアブルノードである。チェックノードとバリアブルノードは、それぞれ、検査行列Hの行と列に対応する。チェックノードとバリアブルノードとの間の結線は、枝(edge)であり、検査行列Hの”1”に相当する。即ち、検査行列Hの第ｊ行第ｉ列のコンポーネントが１である場合には、図６において、上からｉ番目のバリアブルノード（”=”のノード）と、上からｊ番目のチェックノード（”+”のノード）とが、枝により接続される。枝は、バリアブルノードに対応する符号ビットが、チェックノードに対応する拘束条件を持つことを表わす。なお、図６は、図５の検査行列Hのタナーグラフとなっている。

LDPC符号の復号方法であるサムプロダクトアルゴリズム(Sum Product Algorithm)は、バリアブルノードの演算とチェックノードの演算とを繰り返し行う。

バリアブルノードでは、図７のように、式（１）の演算を行う。すなわち、図７において、計算しようとしている枝に対応するメッセージv_iは、バリアブルノードに繋がっている残りの枝からのメッセージu₁およびu₂と、受信データu_0iを用いて計算される。他の枝に対応するメッセージも同様に計算される。

チェックノードの演算について説明する前に、式（２）を、式a×b=exp{ln(|a|)+ln(|b|)}×sign(a)×sign(b)の関係を用いて、式（６）のように書き直す。但し、sign(x)は、x≧0のとき1であり、x＜0のとき-1である。

・・・（６）

更に、x≧0において、φ(x)=ln(tanh(x/2))と定義すると、φ^-1(x)=2tanh^-1(e^-x)であるから、式（６）は、式（７）のように書くことができる。

・・・（７）

チェックノードでは、図８のように、式（７）の演算を行う。すなわち、図８において、計算しようとしている枝に対応するメッセージu_jは、チェックノードに繋がっている残りの枝からのメッセージv₁,v₂,v₃,v₄,v₅を用いて計算される。他の枝に対応するメッセージも同様に計算される。

なお、関数φ(x)は、φ(x)=ln((e^x+1)/(e^x-1))とも表すことができ、x＞0において、φ(x)=φ^-1(x)である。関数φ(x)およびφ^-1(x)をハードウェアに実装する際には、LUT(Look Up Table)を用いて実装される場合があるが、両者共に同一のLUTとなる。

サムプロダクトアルゴリズムをハードウェアに実装する場合、式（１）で表わされるバリアブルノード演算および式（７）で表わされるチェックノード演算を、適度な回路規模と動作周波数で繰り返し行うことが必要である。

復号装置の実装の例として、各ノードの演算を複数個ずつ順次行うことによって復号を行う場合(partly parallel decoding)の実装法について説明する。

なお、ここでは、例えば、図９の、３６（行）×１０８（列）の検査行列Hで表現される符号（符号化率2/3、符号長108）を復号することとする。図９の検査行列Hの１の数は３２３であり、従って、そのタナーグラフでは、枝の数は３２３個となる。ここで、図９の検査行列Hでは、０を、”.”で表している。また、図９の検査行列Hは、６×６行列の単位に間隔を空けて表している。

図９においては、検査行列Hは、６×６の単位行列、その単位行列の１のうち１個以上が０になった行列（以下、適宜、準単位行列という）、単位行列または準単位行列をサイクリックシフト(cyclic shift)した行列（以下、適宜、シフト行列という）、単位行列、準単位行列、またはシフト行列のうちの２以上(複数)の和（以下、適宜、和行列という）、６×６の０行列の組み合わせで表されている。

なお、図９の検査行列Hを構成する６×６の単位行列、準単位行列、シフト行列、和行列、０行列を、以下、適宜、構成行列という。

図１０乃至図１４を参照して、図９の検査行列Hで表現されるLDPC符号を復号する復号装置について説明する。

図１０は、図９の検査行列Hで表現されるLDPC符号を復号する復号装置４００の構成の一例を示すブロック図である。

復号装置４００は、復号途中結果格納用メモリ４１０、サイクリックシフト回路４１１、６つの計算器４１２₁乃至計算器４１２₆からなる計算部４１２、復号途中結果格納用メモリ４１３、サイクリックシフト回路４１４、６つの計算器４１５₁乃至計算器４１５₆からなる計算部４１５、受信用メモリ４１６、および制御部４１７から構成される。

ここで、計算器４１２_k（k=1,2,・・・，6）で行われる演算と、計算器４１５_kで行われる演算について、式を用いて説明する。

計算部４１２は、上述した式（７）と、以下に表す式（８）とにしたがう第１の演算を行い、その第１の演算の結果である復号途中結果u_jを復号途中結果格納用メモリ４１３に供給して格納させる。計算部４１５は、上述した式（５）にしたがう第２の演算を行い、その第２の演算の結果である復号途中結果vを復号途中結果格納用メモリ４１０に供給して格納させる。

・・・（８）

なお、式（８）のu_dvは、検査行列Hのｉ列のメッセージを求めようとする枝からのチェックノード演算の途中結果（ここでは、チェックノードのメッセージそのもの）を表している。即ち、u_dvは、求めたい枝に対応する復号途中結果である。

上述した式（５）にしたがう第２の演算の結果得られる復号途中結果vは、受信データu_0iと検査行列Hのｉ列の各行の１に対応するすべての枝からのチェックノード演算の復号途中結果u_jとを加算したものであるので、上述した式（７）に用いられる値v_iは、式（５）にしたがう第２の演算の結果得られる復号途中結果vから、検査行列Hのｉ列の、各行の１に対応する枝からのチェックノード演算の復号途中結果u_jのうち、メッセージを求めようとする枝からのチェックノード演算の復号途中結果u_dvを引いた値となる。つまり、式（７）の演算に用いられる値v_iを求める式（１）の演算は、上述した式（５）と式（８）を組み合わせた演算である。

従って、復号装置４００では、計算部４１２による式（７）および式（８）にしたがう第１の演算と、計算部４１５による式（５）にしたがう第２の演算とが交互に行われ、計算部４１５が、最後の第２の演算の結果を復号結果として出力することにより、LDPC符号の繰り返し復号を行うことができる。

なお、ここでは、式（７）と式（８）にしたがう第１の演算結果を、復号途中結果u_jと記載するが、この復号途中結果u_jは、式（７）のチェックノードのメッセージｕ_jに等しい。

また、第２の演算により求められる式（５）のvは、式（１）のバリアブルノード演算結果v_iに対して、メッセージを求めようとする枝からのチェックノードのメッセージu_jを加算したものであるから、検査行列Hの1列（１つのバリアブルノード）に対して、１つだけ求められる。

復号装置４００では、計算部４１２が、計算部４１５による第２の演算の結果である検査行列Hの列に対応する復号途中結果vを用いて、第１の演算を行い、その演算の結果得られる検査行列Hのｉ列の、各行の１に対応する枝のメッセージ（各チェックノードが各枝に出力するメッセージ）の枝からのチェックノード演算の復号途中結果u_jを復号途中結果格納用メモリ４１３に格納する。従って、復号途中結果格納用メモリ４１３の容量は、チェックノード演算の結果を格納する場合と同様に、検査行列Hの１の数（全枝数）と量子化ビット数とを乗算した値となる。

一方、計算部４１５は、計算部４１２による第１の演算の結果である検査行列Hのｉ列の、各行の”１”に対応する復号途中結果u_jと受信データu_0iを用いて、第２の演算を行い、その演算の結果得られるｉ列に対応する復号途中結果vを復号途中結果格納用メモリ４１０に格納する。従って、復号途中結果格納用メモリ４１０に必要な容量は、検査行列Hの”１”の数より少ない検査行列Hの列数、即ち、LCPC符号の符号長と復号途中結果vの量子化ビット数とを乗算した値となる。

その結果、バリアブルノード演算の結果を格納する場合に比べて、復号途中結果格納用メモリ４１０のメモリ容量を削減することができ、これにより、復号装置４００の回路規模を小さくすることができる。

以下、図１０の復号装置４００の各部の動作について詳細に説明する。

復号途中結果格納用メモリ４１０には、計算部４１５から、計算部４１５による第２の演算の結果である検査行列Hの６つの列に対応する６つの復号途中結果D415が供給され、復号途中結果格納用メモリ４１０は、計算部４１５から供給された６つの復号途中結果D415を、第１アドレスから順に格納（記憶）する。

即ち、復号途中結果格納用メモリ４１０の第１アドレスには、検査行列Hの列に対応する復号途中結果のうち、第１列目から第６列目の復号途中結果vが格納される。そして、同様に、第２アドレスには、第７列目から第１２列目の復号途中結果vが格納され、第３アドレスには、第１３列目から第１８列目の復号途中結果が格納される。以後、同様に、第１０３列目から第１０８列目までの復号途中結果vが、６個ずつ、第４アドレスから第１８アドレスまで格納され、計１０８個の復号途中結果vが復号途中結果格納用メモリ４１０に格納される。従って、復号途中結果格納用メモリ４１０のワード（word）数は、図９の検査行列Hの列数（LDPC符号の符号長）である１０８を、同時に読み書きする復号途中結果の数である６で割り算した１８となる。

また、復号途中結果格納用メモリ４１０は、既に格納してある復号途中結果D415から、後段の計算部４１２が求めようとする復号途中結果u_jの対応する検査行列Hの行において”１”になっている復号途中結果vを６つ同時に読み出し、復号途中結果D410として、サイクリックシフト回路４１１に供給する。

なお、復号途中結果格納用メモリ４１０は、例えば、６つの復号途中結果vを同時に読み書き可能なシングルポートRAMで構成される。また、復号途中結果格納用メモリ４１０には、計算部４１５の第２の演算により演算された列に対応する復号途中結果D415が格納されるので、復号途中結果格納用メモリ４１０に格納されるデータ量、即ち、復号途中結果格納用メモリ４１０に必要とされる記憶容量は、復号途中結果D415の量子化ビット数と、検査行列Hの列数（LDPC符号の符号長）との乗算値である。

サイクリックシフト回路４１１には、復号途中結果格納用メモリ４１０から６つの復号途中結果D410が供給されるとともに、制御部４１７から、その復号途中結果D410に対応する検査行列Hの１が、検査行列Hにおいて元となる単位行列などを幾つサイクリックシフトであるかの情報（Matrixデータ）を表す制御信号D418が供給される。サイクリックシフト回路６１１は、制御信号D418を元に、６つの復号途中結果D410を並べ替えるサイクリックシフトを行い、その結果を復号途中結果D411（D411₁乃至D411₆）として、計算部４１２に供給する。

計算部４１２は、６つの計算器４１２₁乃至４１２₆からなる。計算部４１２には、サイクリックシフト回路４１１から、計算部４１５による第２の演算の結果得られた６つの復号途中結果D411（v）が供給されるとともに、復号途中結果格納用メモリ４１３から、前回、計算器４１２₁乃至４１２₆による第１の演算の結果得られた６つの復号途中結果D413（D413₁乃至D413₆）（u_j）が供給され、その６つの復号途中結果D411と６つの復号途中結果D413が、計算器４１２₁乃至４１２₆にそれぞれ供給される。また、計算部４１２には、制御部４１７から制御信号D419が供給され、その制御信号D419が、計算器４１２₁乃至４１２₆に供給される。なお、制御信号D419は、６つの計算器４１２₁乃至４１２₆に共通の信号である。

計算器４１２₁乃至４１２₆は、それぞれ復号途中結果D411と復号途中結果D413を用いて、式（７）と式（８）にしたがって第１の演算を行い、復号途中結果D412（D412₁乃至D412₆）（u_j）を求める。計算部４１２は、計算器４１２₁乃至４１２₆による演算の結果得られる検査行列Hの６つの１に対応する６つの復号途中結果D412を復号途中結果格納用メモリ４１３に供給する。

復号途中結果格納用メモリ４１３は、例えば、６つの復号途中結果D412を同時に読み書き可能な、２つのシングルポートRAMから構成される。復号途中結果格納用メモリ４１３には、計算部４１２から６つの復号途中結果D412が供給されるとともに、制御部４１７から復号途中結果４１３の読み書きを制御する制御信号D420（D420₁乃至D420₄）が供給される。

復号途中結果格納用メモリ４１３は、制御信号D420に基づいて、計算部４１２から供給される６つの復号途中結果D412をまとめて格納すると同時に、既に格納してある６つの復号途中結果D412を読み出し、復号途中結果D413として、計算部４１２とサイクリックシフト回路４１４に供給する。即ち、復号途中結果格納用メモリ４１３は、計算部４１２とサイクリックシフト回路４１４に供給する復号途中結果D413の読み出しと、計算部４１２から供給される復号途中結果D412の書き込みとを、同時に行う。

なお、復号途中結果格納用メモリ４１３には、計算部４１２の第１の演算により演算された検査行列Hのｉ列の、各行の１に対応する枝からの第１の演算の復号途中結果D412が格納されるので、復号途中結果格納用メモリ４１３に格納されるデータ量、即ち、復号途中結果格納用メモリ４１３に必要とされる記憶容量は、復号途中結果D412の量子化ビット数と、検査行列Hの１の数との乗算値となる。

サイクリックシフト回路４１４には、復号途中結果格納用メモリ４１３から６つの復号途中結果D413（復号途中結果u_j）が供給されるとともに、制御部４１７から、その復号途中結果D413に対応する検査行列Hの１が検査行列Hにおいて元となる単位行列などを幾つサイクリックシフトしたものであるかの情報（Matrixデータ）を表す制御信号D421が供給される。サイクリックシフト回路４１４は、制御信号D421を元に、６つの復号途中結果D413を並べ替えるサイクリックシフトを行い、その結果を復号途中結果D414として、計算部４１５に供給する。

計算部４１５は、６つの計算器４１５₁乃至４１５₆からなる。計算部４１５には、サイクリックシフト回路４１４から６つの復号途中結果D414（D414₁乃至D414₆）が供給され、その復号途中結果D414が、計算器４１５₁乃至４１５₆のそれぞれに供給される。また、計算部４１５には、受信用メモリ４１７に記憶されている６つの受信データD416が、受信データD417（LDPC符号）（D417₁乃至D417₆）として供給され、その受信データD417が、計算器４１５₁乃至４１５₆のそれぞれに供給される。さらに、計算部４１７には、制御部４１７から制御信号D422が供給され、その制御信号D422が計算器４１５₁乃至４１５₆に供給される。なお、制御信号D422は、６つの計算器４１７₁乃至４１７₆に共通の信号である。

計算器４１５₁乃至４１５₆は、それぞれ復号途中結果D414と受信データD417とを用いて、式（５）にしたがって、それぞれ第２の演算を行い、復号途中結果D415（D415₁乃至D415₆）を求める。計算部４１５は、計算器４１５₁乃至４１５₆の第２の演算の結果得られる６つの復号途中結果D415(v)を、復号途中結果格納用メモリ４１０に供給する。また、計算部４１５は、いま行う演算が最後の第２の演算である場合、その演算の結果得られる６つの復号途中結果D415を、最終的な復号結果として出力する。

受信用メモリ４１６は、通信路を通して受信した受信値（符号のビット）U₀から計算した符号のビットの０らしさの値である受信LLR（対数尤度比）のデータ（受信データ）D416（ｕ_0i）を格納する。

即ち、受信用メモリ４１６の第１のアドレスには、検査行列Hの列に対応する受信データD416のうち、検査行列Hの第１列目から第６列目までに対応する受信データD416が格納される。そして、第２のアドレスには、検査行列Hの第７列目から第１２列目までに対応する受信データD416が格納され、第３アドレスには、検査行列Hの第１３列目から第１８列目までに対応する受信データD416が格納される。以後、同様に、第４アドレスから第１８アドレスまでに、検査行列Hの第１９列目から第１０８列目までに対応する受信データD416が、６つずつ格納される。

そして、受信用メモリ６１６は、既に格納している受信データD416を、バリアブルノード演算に必要となる順番に６つずつ読み出し、受信データD417₁乃至D417₆として計算部４１５に供給する。

なお、受信用メモリ４１６は、例えば、６つの受信データD416を同時に読み書き可能なシングルポートRAMから構成される。また、受信用メモリ４１６に格納されるデータ量、即ち、受信用メモリ３１５に必要とされる記憶容量は、LDPC符号の符号長と、受信データD416の量子化ビット数との乗算値である。さらに、受信用メモリ４１６のワード（word）数は、LDPC符号の符号長、即ち、検査行列Hの列数である１０８を、同時に読み出す受信データD417（D416）の数である６で割り算した値の１８である。

制御部４１７は、制御信号D418をサイクリックシフト回路４１１に、制御信号D419を計算部４１２に供給することにより、それぞれを制御する。また、制御部４１７は、制御信号D420を復号途中結果格納用メモリ４１３に、制御信号D421をサイクリックシフト回路４１４に、制御信号D422を計算部４１５にそれぞれ供給することにより、それぞれを制御する。

復号途中結果格納用メモリ４１０、サイクリックシフト回路４１１、計算部４１２、復号途中結果格納用メモリ４１３、サイクリックシフト回路４１４、計算部４１５の順で、データが一巡することで、復号装置４００は、１回の復号を行うことができる。復号装置４００では、所定の回数だけ繰り返して復号が行われた後、計算部４１５による第２の演算の結果である復号途中結果D415が、最終的な復号結果として出力される。

図１１は、図１０の計算部４１２の詳細構成例を示すブロック図である。

図１１の計算部４１２には、サイクリックシフト回路４１１から、６つの復号途中結果D411₁乃至D411₆が供給されるとともに、復号途中結果格納用メモリ４１３から、前回、計算器４１２₁乃至４１２₆による第１の演算の結果得られた６つの復号途中結果D413₁乃至D413₆が供給され、その６つの復号途中結果D411₁乃至D411₆と６つの復号途中結果D413₁乃至D413₆が、計算器４１２₁乃至４１２₆にそれぞれ供給される。

また、計算部４１２には、制御部４１７から制御信号D419が供給され、その制御信号D419が、計算器４１２₁乃至４１２₆に供給される。計算器４１２₁乃至４１２₆は、それぞれ復号途中結果D411_k（ｋ＝1,2,・・・,6）と復号途中結果D413_kを用いて、式（７）と式（８）にしたがって第１の演算を行い、復号途中結果D413_kを求める。計算部４１２は、計算器４１２₁乃至４１２₆による演算の結果得られる検査行列Hの６つの１に対応する６つの復号途中結果D412₁乃至D412₆を復号途中結果格納用メモリ４１３に供給する。

図１２は、図１０の計算部４１２の計算器４１２_kの構成例を示すブロック図である。

図１２では、前回の計算部４１２による第１の演算の結果得られる各復号途中結果D412_k（D413_k）(u_dv)が符号ビットを合わせて合計６ビット(bit)に量子化され、計算部４１５による第２の演算の結果得られる各復号途中結果D415（D411_k）（v）が９ビットに量子化されているものとして、計算器４１２_kを表している。さらに、図１２の計算器４１２_kには、クロックｃｋが供給され、このクロックｃｋは、必要なブロックに供給されるようになっている。そして、各ブロックは、クロックｃｋに同期して処理を行う。

図１２の計算器４１２_kは、制御部４１７から供給される制御信号D419に基づいて、復号途中結果格納用メモリ４１３から１つずつ読み込まれる、前回の計算部４１２による第１の演算の結果得られた復号途中結果D413_k（u_dv）と、サイクリックシフト回路４１１から1つずつ読み込まれる復号途中結果D411_k（v）とを用いて、式（７）と式（８）にしたがう第１の演算を行う。

即ち、計算器４１２_kには、サイクリックシフト回路４１１から供給される６つの９ビットの復号途中結果D411₁乃至D411₆(v)のうちの、１つの復号途中結果D411_kが供給されるとともに、復号途中結果格納用メモリ４１３から供給される、前回の計算部４１２による演算の結果である６つの６ビットの復号途中結果D413₁乃至D413₆（u_j）のうちの、前回の計算部４１２による演算の結果である１つの復号途中結果D413_kが供給され、その９ビットの復号途中結果D411_k（v）と６ビットの復号途中結果D413_k（u_dv）が、減算器４３１に供給される。また、計算器４１２_kには、制御部４１７から制御信号D419が供給され、その制御信号D419がセレクタ４３５とセレクタ４４２に供給される。

減算器４３１は、９ビットの復号途中結果D411_k（v）から６ビットの復号途中結果D413_k（u_j）を減算し、その６ビットの減算値D431（v_i）を出力する。即ち、減算器４３１は、式（８）にしたがって演算を行い、その演算の結果である減算値D431を出力する。

減算器４３１により出力された６ビットの減算値D431のうち、最上位ビットの正負を示す符号ビットD432（sign（v_i））がEXOR回路４４０に供給され、下位５ビットの絶対値D433（|v_i|）がLUT４３２に供給される。

LUT４３２は、絶対値D433(|v_i|)に対して、式（７）におけるφ(|v_i|)の演算を行った５ビットの演算結果D434（φ(|v_i|)）を読み出し、加算器４３３とFIFOメモリ４３８に供給する。

加算器４３３は、演算結果D434（φ(|v_i|)）とレジスタ４３４に格納されている９ビットの値D435とを加算することにより、演算結果D434を積算し、その結果得られる９ビットの積算値をレジスタ４３４に再格納する。なお、検査行列Hの1行に亘る全ての１に対応する復号途中結果D411_kから求められた絶対値D433(|v_i|)に対する演算結果D434が積算された場合、レジスタ４３４はリセットされる。

検査行列Hの1行に亘る復号途中結果D411_kが１つずつ読み込まれ、レジスタ４３４に1行分の演算結果D434が積算された積算値が格納された場合、制御部４１７から供給される制御信号D419は、０から１に変化する。例えば、行の重み（row weight）が「９」である場合、制御信号D419は、１から８クロック目までは、「０」となり、９クロック目では「１」となる。

制御信号D419が「１」の場合、セレクタ４３５は、レジスタ４３４に格納されている値、即ち、検査行列Hの1行に亘る全ての１に対応する復号途中結果D411_k（v）から求められたφ(|v_i|)が積算された９ビットの値D435（ｉ＝１からｉ＝ｄ_cまでのΣφ(|v_i|)）を選択し、値D436として、レジスタ４３６に出力して格納させる。レジスタ４３６は、格納している値D436を、９ビットの値D437として、セレクタ４３５と加算器４３７に供給する。制御信号D419が「０」の場合、セレクタ４３５は、レジスタ４３６から供給された値D437を選択し、レジスタ４３６に出力して再格納させる。即ち、検査行列Hの1行に亘る全ての１に対応する復号途中結果D411_k（v）から求められたφ(|v_i|)が積算されるまで、レジスタ４３６は、前回積算されたφ(|v_i|)を、セレクタ４３５と加算器４３７に供給する。

一方、FIFOメモリ４３８は、レジスタ４３６から新たな値D437（ｉ＝１からｉ＝ｄ_cまでのΣφ(|v_i|)）が出力されるまでの間、LUT４３２が出力した演算結果D434（φ(|v_i|)）を遅延し、５ビットの値D438として減算器４３７に供給する。減算器４３７は、レジスタ４３６から供給された値D437から、FIFOメモリ４３８から供給された値D438を減算し、その減算結果を、５ビットの減算値D439としてLUT４３９に供給する。即ち、減算器４３７は、検査行列Hの1行に亘る全ての１に対応する復号途中結果D411_k（v）から求められたφ(|v_i|)の積算値から、求めたい枝に対応する復号途中結果、即ち、検査行列Hの所定の１に対応する復号途中結果D411_k（v）から求められたφ(|v_i|)を減算して、その減算値（ｉ＝１からｉ＝ｄ_c−１までのΣφ(|v_i|)）を減算値D439としてLUT４３９に供給する。

LUT４３９は、減算値D439（ｉ＝１からｉ＝ｄ_c−１までのΣφ(|v_i|)）に対して、式（７）におけるφ^-1（Σφ(|v_i|)）の演算を行った５ビットの演算結果D440（φ^-1(Σφ(|v_i|)))を出力する。

以上の処理と並行して、EXOR回路４４０は、レジスタ４４１に格納されている１ビットの値D442と符号ビットD432との排他的論理和を演算することにより、符号ビットどうしの乗算を行い、１ビットの乗算結果D441をレジスタ４４１に再格納する。なお、検査行列Hの1行に亘る全ての１に対応する復号途中結果D411_kから求められた符号ビットD432が乗算された場合、レジスタ４４１はリセットされる。

検査行列Hの1行に亘る全ての１に対応する復号途中結果D411から求められた符号ビットD432が乗算された乗算結果D441（ｉ＝１からｄ_cまでのΠsign(v_i)）がレジスタ４４１に格納された場合、制御部４１７から供給される制御信号D419は、「０」から「１」に変化する。

制御信号D419が「１」の場合、セレクタ４４２は、レジスタ４４１に格納されている値、即ち、検査行列Hの1行に亘る全ての１に対応する復号途中結果D411_kから求められた符号ビットD432が乗算された値D442（ｉ＝１からｉ＝ｄ_cまでのΠsign(v_i)）を選択し、１ビットの値D443としてレジスタ４４３に出力して格納させる。レジスタ４４３は、格納している値D443を、１ビットの値D444としてセレクタ４４２とEXOR回路４４５に供給する。制御信号D419が「０」の場合、セレクタ４４２は、レジスタ４４３から供給された値D444を選択し、レジスタ４４３に出力して再格納させる。即ち、検査行列Hの1行に亘る全ての１に対応する復号途中結果D411_k（v）から求められた符号ビットD432が乗算されるまで、レジスタ４４３は、前回格納した値を、セレクタ４４２とEXOR回路４４５に供給する。

一方、FIFOメモリ４４４は、レジスタ４４３から新たな値D444（ｉ＝１からｉ＝ｄ_cまでのΠsign(v_i)）がEXOR回路４４５に供給されるまでの間、符号ビットD432を遅延し、１ビットの値D445としてEXOR回路４４５に供給する。EXOR回路４４５は、レジスタ４４３から供給された値D444と、FIFOメモリ４４４から供給された値D445との排他的論理和を演算することにより、値D444を、値D445で除算し、１ビットの除算結果を除算値D446として出力する。即ち、EXOR回路４４５は、検査行列Hの1行に亘る全ての１に対応する復号途中結果D411_kから求められた符号ビットD432（sign(v_i)）の乗算値を、検査行列Hの所定の１に対応する復号途中結果D411_kから求められた符号ビットD432（sign(v_i)）で除算して、その除算値（ｉ＝１からｉ＝ｄ_c−１までのΠsign(v_i)）を除算値D446として出力する。

計算器４１２_kでは、LUT４３９から出力された５ビットの演算結果D440を下位５ビットとするとともに、EXOR回路４４５から出力された１ビットの除算値D446を最上位ビットとする合計６ビットが復号途中結果D412_k（u_j）として出力される。

以上のように、計算器４１２_kでは、式（７）と式（８）の演算が行われ、復号途中結果u_jが求められる。

なお、図９の検査行列Hの行の重みの最大は９であるため、即ち、計算器４１２_kに供給される復号途中結果D411_k（v）と復号途中結果D413_k（u_dv）の最大数は９であるため、計算器４１２_kは、９個の復号途中結果D411_kから求められる９個の演算結果D434（φ(|v_i|)）を遅延させるFIFOメモリ４３８と、９個の符号ビットD432を遅延させるFIFOメモリ４４４を有している。行の重みが９未満の行のメッセージを計算するときには、FIFOメモリ４３８とFIFOメモリ４４４における遅延量が、その行の重みの値に減らされる。

以上のように、図１２の計算器４１２_kでは、FIFOメモリ４３８と４４４が、演算結果D434または符号ビットD432を格納することにより遅延を行うため、チェックノード次数（検査行列Hの行の重み）が大きい場合、FIFOメモリ４３８と４４４以外の演算を行う論理回路に比べて、FIFOメモリ４３８と４４４を構成するメモリの回路規模が膨大になる。

例えば、各計算器４１２_kのFIFOメモリ４３８と４４４がシフトレジスタを用いて構成される場合、FIFOメモリ４３８と４４４は、格納する演算結果D434または符号ビットD432のビット数分のフリップフロップを必要とし、回路規模が膨大になる。また、FIFOメモリ４３８と４４４が、FIFOやRAM（Random Access Memory）などのメモリマクロを用いて構成される場合、一般的に、小さいメモリマクロは、格納する演算結果D434または符号ビットD432のビット数に対して相対的に大きくなるため、回路規模が膨大になる。

図１３は、図１０の計算部４１５の計算器４１５_kの構成例を示すブロック図である。

なお、図１３では、計算部４１２による第１の演算の結果得られる各復号途中結果D412_k（D414_k）（u_j）が符号ビットを合わせて合計６ビットに量子化されているものとして、計算器４１５_kを表している。さらに、図１３の計算器４１５_kには、クロックｃｋが供給され、このクロックｃｋは、必要なブロックに供給されるようになっている。そして、各ブロックは、クロックｃｋに同期して処理を行う。

図１３の計算器４１５_kは、制御部４１７から供給される制御信号D422に基づいて、受信用メモリ４１６から１つずつ読み込まれる受信データD417_k（u_0i）と、サイクリックシフト回路４１４から１つずつ読み込まれる復号途中結果D414_k（u_j）とを用いて、式（５）にしたがう第２の演算を行う。

即ち、計算器４１５_kでは、サイクリックシフト回路４１４から、検査行列Hの各行の１に対応する６ビットの復号途中結果D414_k（u_j）が１つずつ読み込まれ、その復号途中結果D414が、加算器４７１に供給される。また、計算器４１５_kでは、受信用メモリ４１６から６ビットの受信データD417_kが１つずつ読み込まれ、加算器４７５に供給される。さらに、計算器４１５_kには、制御部４１７から制御信号D422が供給され、その制御信号D422は、セレクタ４７３に供給される。

加算器４７１は、復号途中結果D414_k（u_j）とレジスタ４７２に格納されている９ビットの値D471とを加算することにより、復号途中結果D414_kを積算し、その結果得られる９ビットの積算値を、レジスタ４７２に再格納する。なお、検査行列Hの１列に亘る全ての１に対応する復号途中結果D414_kが積算された場合、レジスタ４７２はリセットされる。

検査行列Hの１列に亘る復号途中結果D414_kが１つずつ読み込まれ、レジスタ４７２に１列分の復号途中結果D414_kが積算された値が格納された場合、制御部４１７から供給される制御信号D422は、「０」から「１」に変化する。例えば、列の重みが「５」である場合、制御信号D422は、１から４クロック目までは「０」となり、５クロック目では「１」となる。

制御信号D422が「１」の場合、セレクタ４７３は、レジスタ４７２に格納されている値、即ち、検査行列Hの１列に亘る全ての枝からの復号途中結果D414_k（u_j）が積算された９ビットの値D471（ｊ＝１からｄ_VまでのΣu_j)を選択し、レジスタ４７４に出力して格納させる。レジスタ４７４は、格納している値D471を、９ビットの値D472として、セレクタ４７３と加算器４７５に供給する。制御信号D422が「０」の場合、セレクタ４７３は、レジスタ４７４から供給された値D472を選択し、レジスタ４７４に出力し再格納させる。即ち、検査行列Hの１列に亘る全ての枝からの復号途中結果D414_k（u_j）が積算されるまで、レジスタ４７４は、前回積算された値を、セレクタ４７３と加算器４７５に供給する。

加算器４７５は、９ビットの値D472と、受信用メモリ４１６から供給された６ビットの受信データD417_kとを加算して、その結果得られる６ビットの値を復号途中結果D415_k（v）として出力する。

以上のように、計算器４１５_kでは、式（５）の演算が行われ、復号途中結果vが求められる。

なお、図９の検査行列Hの列の重みの最大は５であるため、即ち、計算器４１５_kに供給される復号途中結果u_jの最大数は５であるため、計算器４１５_kは、６ビットの復号途中結果u_jを最大５個加算する。従って、計算器４１５_kの出力は、９ビットの値となっている。

図１４は、図１０の復号途中結果格納用メモリ４１３の構成例を示すブロック図である。

復号途中結果格納用メモリ４１３は、スイッチ５０１と５０４、および２つのシングルポートRAMである復号途中結果格納用RAM５０２と５０３から構成される。

この復号途中結果格納用メモリ４１３の各部について詳細に説明する前に、まず、復号途中結果格納用RAM５０２と５０３へのデータの格納方法について説明する。

復号途中結果格納用RAM５０２と５０３は、計算部４１２による第１の演算の結果得られ、スイッチ５０１を介して供給された６つの復号途中結果D412（D412₁乃至D412₆）（u_j）を格納する。

具体的には、復号途中結果格納用RAM５０２の第１アドレスから第９アドレスには、図９の検査行列Hの第１行目から第６行目までの１に対応する復号途中結果D412(D501)が、各行ともに横方向（列方向）に詰めた形に（０を無視した形で）格納される。

即ち、第ｊ行第ｉ列を、(j,ｉ)と表すこととすると、復号途中結果格納用RAM５０２の第１アドレスには、図９の検査行列Hの構成行列である(1,1)から(6,6)の６×６の単位行列の１に対応するデータが、第２アドレスには、図９の検査行列Hの構成行列である(1,25)から(6,30)のシフト行列（６×６）の単位行列を右方向に５つだけサイクリックシフトしたシフト行列）の１に対応するデータが格納される。第３アドレスから第８アドレスも同様に図９の検査行列Hの構成行列と対応づけてデータが格納される。そして、第９アドレスには、検査行列Hの(1,102)から(6,108)のシフト行列（６×６の単位行列のうちの１行目の１を０に置き換えて１つだけ左方向にサイクリックシフトしたシフト行列）の１に対応するデータが格納される。ここで、図９の検査行列Hの(1,102)から(6,108)のシフト行列においては、１行目に１がないため、第９アドレスにはデータが格納されない。

また、復号途中結果格納用RAM５０２の第１０アドレスから第１８アドレスには、図９の検査行列Hの第１３行目から第１８行目までの１に対応するデータが格納される。即ち、第１０アドレスには、検査行列Hの(13,7)から(18,12)の６×６の単位行列を右方向に５つだけサイクリックシフトした行列の１に対応するデータが格納され、第１１アドレスには、検査行列Hの(13,13)から（18,18）の和行列（６×６の単位行列と、６×６の単位行列を右方向に１つだけサイクリックシフトしたシフト行列との和である和行列）を構成するシフト行列の１に対応するデータが格納される。また、第１２アドレスには、検査行列Hの(13,13)から（18,18）の和行列を構成する単位行列の１に対応するデータが格納される。以下、第１３アドレスから第１８アドレスについても、検査行列Hに対応づけてデータが格納される。

即ち、重みが２以上の構成行列については、その構成行列を、重みが１であるP×Pの単位行列、そのコンポーネントである１のうち１個以上が０になった準単位行列、または単位行列もしくは準単位行列をサイクリックシフトしたシフト行列のうちの複数の和の形で表現したときの、その重みが１の単位行列、準単位行列、またはシフト行列の１の位置に対応するデータ（単位行列、準単位行列、またはシフト行列に属する枝に対応するメッセージの復号途中結果D501）は、同一アドレスに格納される。

同様に、復号途中結果格納用RAM５０２の第１９アドレスから第２７アドレスには、図９の検査行列Hに対応づけて、第２５行目から第３０行目までの１に対応するデータが格納される。即ち、復号途中結果格納用RAM５０２のワード数は、２７である。

復号途中結果格納用RAM５０３の第１アドレスから第９アドレスには、図９の検査行列Hの第７行目から第１２行目までの１に対応する復号途中結果D412(D502)が、各行ともに横方向（列方向）に詰めた形に（０を無視した形で）格納される。

即ち、復号途中結果格納用RAM５０３の第１アドレスには、検査行列Hの構成行列である(7,1)から(12,6)の和行列（６×６の単位行列を右方向に２つだけサイクリックシフトした第１のシフト行列と、右方向に４つだけサイクリックシフトした第２のシフト行列の和である和行列）を構成する第１のシフト行列の１に対応するデータが、第２アドレスには、検査行列Hの構成行列である(7,1)から(12,6)の和行列を構成する第２のシフト行列の１に対応するデータが格納される。以下、第３アドレスから第９アドレスも同様に検査行列Hの構成行列と対応づけてデータが格納される。

同様に、復号途中結果格納用RAM５０３の第１０アドレスから第１８アドレスには、図９の検査行列Hの第１９行目から第２４行目までの１に対応するデータが、第１９アドレスから第２７アドレスには、検査行列Hの第３１行目から第３６行目までの1に対応するデータが、図９の検査行列Hに対応づけて格納される。即ち、復号途中結果格納用RAM５０３のワード数は、２７である。

上述したように、復号途中結果格納用RAM５０２と５０３のワード(word)数は、２７である。即ち、ワード数は、検査行列Hの行の重み(row weight)の９と行数の３６とを乗算し、その乗算結果(検査行列Hの１の数)を、同時に読み出す復号途中結果D413_kの数の６で除算し、さらに、復号途中結果格納用メモリ４１３が有する復号途中結果格納用RAMの個数の２で除算した値となる。

以下、図１４の復号途中結果格納用メモリ４１３の各部の動作について詳細に説明する。

復号途中結果格納用メモリ４１３には、計算部４１２により第１の演算が行われる場合、計算部４１２から第１の演算の結果得られる６つの復号途中結果D412（u_j）が供給され、その復号途中結果D412が復号途中結果格納用RAM５０２または復号途中結果格納用RAM５０３のうちの一方の所定のアドレスに書き込まれると同時に、他方から、前回の計算部４１２による第１の演算の結果得られた復号途中結果D412（u_j）が読み出され、復号途中結果D413_kとして計算部４１２に出力される。一方、計算部４１５により第２の演算が行われる場合、復号途中結果格納用メモリ４１３は、復号途中結果格納用RAM５０２または復号途中結果格納用RAM５０３に書き込みを行わず、どちらか一方のRAMの所定のアドレスから復号途中結果D503またはD504を読み出して、復号途中結果D413としてサイクリックシフト回路４１４に供給する。

スイッチ５０１には、計算部４１２から６つの復号途中結果D412が供給されるとともに、その復号途中結果D412を書き込むメモリとして、復号途中結果格納用RAM５０２または復号途中結果格納用RAM５０３の一方の選択を表す制御信号D420₁が制御部４１７から供給される。スイッチ５０１は、制御信号D420₁に基づいて、復号途中結果格納用RAM５０２または復号途中結果格納用RAM５０３の一方を選択し、その選択した一方に、６つの復号途中結果D412を供給する。

復号途中結果格納用RAM５０２には、スイッチ５０１から６つの復号途中結果D412が、復号途中結果D501として供給されるとともに、制御部４１７からアドレスを表す制御信号D420₂が供給される。復号途中結果格納用RAM５０２は、制御信号D420₂が表すアドレスに既に格納されている前回の計算部４１２による第１の演算の結果得られた６つの復号途中結果D501を読み出し、復号途中結果D503としてスイッチ５０４に供給する。また、復号途中結果格納用RAM５０２は、制御信号D420₂が表すアドレスに、スイッチ５０１から供給された６つの復号途中結果D501を格納する(書き込む)。

復号途中結果格納用RAM５０３には、スイッチ５０１から６つの復号途中結果D412が、復号途中結果D502として供給されるとともに、制御部４１７からアドレスを表す制御信号D420₃が供給される。復号途中結果格納用RAM５０３は、制御信号D420₃が表すアドレスに既に格納されている前回の計算部４１２による第１の演算の結果得られた６つの復号途中結果D502を読み出し、復号途中結果D504としてスイッチ５０４に供給する。また、復号途中結果格納用RAM５０３は、制御信号D420₃が表すアドレスに、スイッチ５０１から供給された６つの復号途中結果D502を格納する(書き込む)。

スイッチ５０４には、復号途中結果格納用RAM５０２から復号途中結果D503が供給されるか、あるいは復号途中結果格納用RAM503から復号途中結果D504が供給される。また、制御部４１７から、復号途中結果格納用RAM５０２または復号途中結果格納用RAM５０３の一方の選択を表す制御信号D420₄が供給される。スイッチ５０４は、制御信号D420₄に基づいて、復号途中結果格納用RAM５０２または復号途中結果格納用RAM５０３の一方を選択し、その選択した一方から供給された６つの復号途中結果D503またはD504を、６つの復号途中結果D413として計算部４１２とサイクリックシフト回路４１４に供給する。

ところで、近年、連接符号の内符号の復号出力や繰り返し復号法の各繰り返しの出力を軟出力とすることで、シンボル誤り確率を小さくする研究がなされており、それに適した復号方法としてBCJRアルゴリズムが注目されている。

そこで、チェックノード演算を行う方法として、上述したGallagerにより提案されたLDPC符号の復号アルゴリズムではなく、検査行列Hの１行に対応するLDPC符号を１つのパリティ検査符号とみなして、そのパリティ検査符号の２つのステート(遷移状態)のトレリスに基づいて、Bahlらにより提案されたBCJRアルゴリズムを適用する方法が考案されている(例えば、非特許文献１参照)。

BCJRアルゴリズムにおいては、復号結果として各シンボルを出力するのではなく、各シンボルの尤度を出力することができる。即ち、軟出力（Soft-output）を行うことができる。

以下、BCJRアルゴリズムについて説明する。

まず最初に、トレリス線図で表すことが可能な符号(以下、トレリス符号という)のＭ個のステートをｍ(=0,1,・・・,M-1)とし、時刻ｔのステートをＳ_tとする。また、時刻ｔにおける入力をｉ_t、出力をＸ_t、出力系列をＸ^t´ _t（=Ｘ_t,Ｘ_t+1,・・・,Ｘ_t´）とする。このとき、時刻ｔにおける各ステート間の遷移確率ｐ_t（m|m´）は、以下の式（９）で表される。

・・・（９）

なお、P_r｛A|B｝は、Ｂが起こった条件のもとでのＡが起こる条件付き確率を表すものとする。また、トレリス符号化は、ステートS₀（=0）から始まり、出力系列Ｘ^τ ₁を出力して、ステートS_τ（=0）で終了するものとする。

トレリス符号化を行う符号化装置が出力する出力系列Ｘ^τ ₁は、雑音のある無記憶通信路を介して、受信語Ｙ^τ ₁（=Ｙ_t,Ｙ_t+1,・・・,Ｙ_t´）として、トレリス復号を行う復号装置で受信される。即ち、雑音のある無記憶通信路では、出力系列Ｘ^τ ₁が入力され、受信語Ｙ^τ ₁が復号装置に出力される。このとき、雑音のある無記憶通信路の遷移確率は、すべてのｔ（1≦t≦τ）について、以下の式（１０）を満たすＷによって定義される。

・・・（１０）

いま、λ_tを以下の式（１１）で定義すると、λ_tは受信語Ｙ^τ ₁が復号装置で受信されたときの、時刻ｔでの入力ｉ_tの尤度を表し、復号装置で復号結果として出力される軟出力となる。

・・・（１１）

ここで、確率α_t（ｍ）,β_t（ｍ）、およびγ_t（ｍ´,ｍ,ｉ）を、以下の式（１２）乃至（１４）で定義する。

・・・（１２）

・・・（１３）

・・・（１４）

なお、P_r｛A；B｝はＡとＢが共に起こる確率を表すものとする。

図１５に示すように、式（１２）で定義された確率α_t-1（ｍ）は、トレリス符号化が開始されるときのステートS₀（=0）から、復号装置で受信される受信語Ｙ^t ₁を基に、時系列順に算出した時刻t-1における各ステートｍの通過確率を表している。

また、式（１３）で定義された確率β_t（ｍ）は、トレリス符号化が終了するときのステートS_τ（=0）から、復号装置で受信される受信語Ｙ^τ _t+1を基に、時系列の逆順に算出した時刻ｔにおける各ステートｍの通過確率を表している。

さらに、式（１４）で定義された確率γ_t（ｍ´,ｍ,ｉ）は、時刻ｔにおける受信語Ｙ_tと入力ｉ_tの確率を基に算出した、時刻ｔにステートｍとｍ´間を遷移する各枝の出力の受信確率を表している。

ここで、確率α_t（ｍ）,β_t（ｍ）、およびγ_t（ｍ´,ｍ,ｉ）を用いると、軟出力λ_tは、以下の式（１５）で表される。

・・・（１５）

また、確率α_t（ｍ）,β_t（ｍ）、およびγ_t（ｍ´,ｍ,ｉ）は、以下の式（１６）乃至（１８）でも表される。

・・・（１６）

・・・（１７）

・・・（１８）

従って、復号装置では、式（１５）乃至（１８）を用いて、軟出力λ_tを求めることができる。具体的には、まず最初に、復号装置は、受信語Ｙ_tを受信するごとに、式（１６）と式（１８）を用いて、確率γ_t（ｍ´,ｍ,ｉ）とα_t（ｍ）を求める。そして、復号装置は、受信語Ｙ^τ ₁をすべて受信した後、式（１７）を用いて、すべての時刻ｔ,ステートｍについて、確率β_t（ｍ）を求める。最後に、復号装置は、式（１５）を用いて、軟出力λ_tを求める。以上のようにして、BCJRアルゴリズムでは、軟出力λ_tが求められる。

次に、BCJRアルゴリズムを適用してチェックノード演算を行う方法について説明する。

図１６は、符号長が７のパリティ検査符号のトレリスを示している。

図１６に示すように、トレリス符号化が開始されるときのステートS₀は０である。また、トレリスの時刻ｔ（図１６の場合、ｔ=0,1,・・・,7）（トレリスセクション）に対応するパリティ検査符号の符号ビットが０である場合、ステートS_tは前のステートｍと同一のステートｍに留まり（S_t=S_t-1）、符号ビットが１である場合、ステートS_tは前のステートｍと異なるステートｍに遷移する（S_t≠S_t-1）。そして、最後のステートであるステートＳ₇は０となる。即ち、パリティ検査符号の「１」の数は、偶数である。

図１６のトレリスでは、確率α_tとβ_tは、上述した式（１２）と（１３）で表される。一方、パリティ検査符号のビットが１である確率とステートｍが遷移する確率が等しいので、確率γ_tは、以下の式（１９）で定義される。

・・・（１９）

従って、図１６のトレリスでは、上述した式（１２）、（１３）、および（１９）を用いて、軟出力λ_tを求めることができる。

ここで、Δα_t,Δβ_t、Δγ_t、Δλ_t、およびＱを、確率α_t,β_t、およびγ_tの対数を用いて、以下の式（２０）乃至（２４）で定義する。

・・・（２０）

・・・（２２）

・・・（２３）

・・・（２４）

このとき、ΔαとΔβの更新式は、以下の式（２５）と（２６）で表される。

・・・（２５）

・・・（２６）

また、外部情報（Extrinsic Information）Δλ_Etは以下の式（２７）で表される。

・・・（２７）

外部情報Δλ_Etは、式（２４）のＱを再帰的に用いて以下の式（２８）で表すことができる。

・・・（２８）

ここで、Ｑ(x,y)については、以下の式（２９）が成り立つ。

・・・（２９）

そこで、式（２８）のΔγ₀,・・・, Δγ_t-1,Δγ_t+1,・・・,Δγ_τ―1をメッセージv₁,・・・, v_dc-1に、外部情報Δλ_Etをメッセージu_jに置換し、置換後の式（２８）を、式（２９）を用いて変形すると、メッセージu_jは、以下の式（３０）で表される。

・・・（３０）

なお、式（２４）のＱ(x,y)は式（３）のＲ(x,y)と等しいため、式（３０）は、上述した式（４）と等価である。従って、復号装置は、Δγ_tをメッセージv_iとするとともに、外部情報Δλ_Etをメッセージu_jとして、式（２７）で表される外部情報Δλ_Et(メッセージu_j)の演算を行うことにより、BCJRアルゴリズムを用いて、チェックノード演算を行うことができる。

次に、図１７を参照して、BCJRアルゴリズムを用いてチェックノード演算を行う復号装置６００について説明する。

図１７は、復号装置６００の構成の一例を示している。なお、図１０と同一のものには同一の符号を付してあり、説明は適宜省略する。

図１７の復号装置６００は、復号途中結果格納用メモリ４１０、サイクリックシフト回路４１１、復号途中結果格納用メモリ４１３、サイクリックシフト回路４１４、６つの計算器４１５₁乃至計算器４１５₆からなる計算部４１５、および受信用メモリ４１６が設けられている点で、図１０の復号装置４００と共通するが、６つの計算器６１１₁乃至計算器６１１₆からなる計算部６１１と制御部６１２が新たに設けられている点で、図１０の復号装置４００と異なっている。

計算部６１１は、６つの計算器６１１₁乃至６１１₆からなる。計算部６１１には、サイクリックシフト回路４１１から、計算部４１５による第２の演算の結果得られた６つの復号途中結果D411₁乃至D411₆（v）が供給されるとともに、復号途中結果格納用メモリ４１３から、前回、計算器４１２₁乃至４１２₆による第１の演算の結果得られた６つの復号途中結果D413（D413₁乃至D413₆）（u_j）が供給され、復号途中結果D411_kと復号途中結果D413_kが、計算器４１２₁乃至４１２₆にそれぞれ供給される。

また、計算部６１１には、制御部６１２から制御信号D611とD612が供給され、その制御信号D611とD612が、計算器６１１₁乃至６１１₆に供給される。なお、制御信号D611とD612は、６つの計算器６１１₁乃至６１１₆に共通の信号である。

各計算器６１１_kは、復号途中結果D411_kと復号途中結果D413_kを用いて、BCJRアルゴリズムに基づく式（２５）乃至式（２７）にしたがうチェックノード演算と、式（８）の演算とからなる第３の演算を行い、復号途中結果D412（D412₁乃至D412₆）（u_j）を求める。計算部６１１は、計算器６１１₁乃至６１１₆による演算の結果得られる検査行列Hの６つの１に対応する６つの復号途中結果D412₁乃至D412₆を、復号途中結果格納用メモリ４１３に供給する。

制御部６１２は、制御信号D418をサイクリックシフト回路４１１に、制御信号D611とD612を計算部６１１に供給することにより、それぞれを制御する。また、制御部６１２は、制御信号D420を復号途中結果格納用メモリ４１３に、制御信号D421をサイクリックシフト回路４１４に、制御信号D422を計算部４１５にそれぞれ供給することにより、それぞれを制御する。

図１８は、図１７の計算部６１１の計算器６１１_kの構成例を示すブロック図である。

図１８の計算器６１１_kは、制御部６１２から供給される制御信号D611に基づいて、復号途中結果格納用メモリ４１３から１つずつ読み込まれる、前回の計算部６１１による第１の演算の結果得られた復号途中結果D413_k（u_dv）と、サイクリックシフト回路４１１から1つずつ読み込まれる復号途中結果D411_k（v）とを用いて、式（２５）乃至式（２８）にしたがうチェックノード演算と、式（８）にしたがう演算とからなる第３の演算を行う。

即ち、計算器６１１_kには、サイクリックシフト回路４１１から供給される６つの復号途中結果D411₁乃至D411₆(v)のうちの、１つの復号途中結果D411_kが供給されるとともに、復号途中結果格納用メモリ４１３から供給される、前回の計算部６１１による演算の結果である６つの復号途中結果D413₁乃至D413₆（u_j）のうちの、前回の計算部６１１による演算の結果である１つの復号途中結果D413_kが供給され、その復号途中結果D411_k（v）と６ビットの復号途中結果D413_k（u_dv）が、減算器６３１に供給される。また、計算器６１１１_kには、制御部６１２から制御信号D611とD612が供給され、その制御信号D611がセレクタ６３３と６４０に供給され、制御信号D612がセレクタ６３７に供給される。

減算器６３１は、復号途中結果D411_k（v）から復号途中結果D413_k（u_j）を減算し、その減算値D621を出力する。即ち、減算器４３１は、式（８）にしたがって演算を行い、その演算の結果である減算値D621（v_i）（Δγ_t）を出力する。減算器６３１により出力された減算値D621は、Ｑ演算回路６３２、セレクタ６３３、およびLIFO（Last In First Out）メモリ６３８に供給される。

Ｑ演算回路６３２は、減算器６３１からの減算値D621と、レジスタ６３４から供給される値D624（Δα_t）とを用いて、式（２５）にしたがう演算（Ｑ（Δα_t-1,Δγ_t-1））（以下、α演算という）を行い、その結果得られる演算結果D622(Δα_t)をセレクタ６３３に供給する。

検査行列Hの1行に亘る復号途中結果D411_kが１つ読み込まれ、最初の復号途中結果D411_kの減算値D621が減算器６３１から出力される場合、制御部６１２から供給される制御信号D611は、０から１に変化する。例えば、行の重みが「６」である場合、制御信号D611は、１クロック目が、「１」となり、２乃至６クロック目では「０」となる。

制御信号D611が「１」の場合、セレクタ６３３は、減算器６３１からの減算値D621（Δγ₁）を選択し、値D623（Δα₁）として、レジスタ６３３に出力して格納させる。一方、制御信号D611が「０」の場合、セレクタ６３３は、Ｑ演算回路６３２から供給された演算結果D622を選択し、値D623としてレジスタ６３４に出力して格納させる。

レジスタ６３４は、セレクタ６３３からの値D623をＱ演算回路６３２とLIFOメモリ６３５に供給する。LIFOメモリ６３５は、例えば、シフトレジスタを用いて構成され、少なくともチェックノード次数（Check node degree）と量子化ビット数とを乗算した値分のフリップフロップを必要とする。

LIFOメモリ６３５は、レジスタ６３４からの値D623を記憶する。LIFOメモリ６３５は、既に記憶している、検査行列Hの１行に対応する値D623（同一のチェックノードに属する値D623）を、入力された順番とは逆の順番で最後に記憶されたものから順に、値D625としてＱ演算器６３６とセレクタ６３７に供給する。

Ｑ演算器６３６は、LIFOメモリ６３５からの値D625（Δγ_t）と、レジスタ６４１からの値D630と（Δβ_t-1）を用いて、式（２８）にしたがう演算（Ｑ（Δα_t,Δβ_t+1））（以下、λ_E演算という）を行い、その演算の結果得られる演算結果D626（外部情報Δλ_Et）をセレクタ６３７に供給する。

以上の処理と並行して、LIFOメモリ６３８は、減算器６３１からの減算値D621を記憶する。なお、LIFOメモリ６３８は、LIFOメモリ６３５と同様に、例えば、シフトレジスタを用いて構成され、少なくともチェックノード次数（Check node degree）と量子化ビット数とを乗算した値分のフリップフロップを必要とする。

LIFOメモリ６３８は、既に記憶している、検査行列Hの１行に対応する減算値D621を、入力された順番とは逆の順番で最後に記憶されたものから順に、値D627としてＱ演算器６３９とセレクタ６４０に供給する。

Ｑ演算回路６３９は、LIFOメモリ６３８から値D627（Δγ_t）と、レジスタ６４０から供給される値D630（Δβ_t+1）とを用いて、式（２６）にしたがう演算（Ｑ（Δβ_t+1,Δγ_t））（以下、β演算という）を行い、その結果得られる演算結果D628(Δβ_t)をセレクタ６４０に供給する。

制御信号D611が「１」の場合、即ち検査行列Hの1行に亘る復号途中結果D411_kのうちの、最後に計算器６１１_kに供給される復号途中結果D411_kに対応する値D627がLIFOメモリ６３８から出力される場合、セレクタ６４０は、LIFOメモリ６３８からの値D627（Δγ_τ-1）を選択し、値D629（Δβ_τ-1）として、レジスタ６４１に出力して格納させる。一方、制御信号D611が「０」の場合、セレクタ６４０は、Ｑ演算回路６３９から供給された演算結果D628を選択し、値D629としてレジスタ６４１に出力して格納させる。

レジスタ６４１は、セレクタ６４０からの値D629を、値D630としてＱ演算回路６３６と６３９、並びにセレクタ６３７に供給する。

検査行列Hの1行に亘る復号途中結果D411が１つ供給され、最初の復号途中結果D411_kに対応する値D630がレジスタ６４１から出力される場合、制御部６１２から供給される制御信号D612は、０から１に変化する。次に、検査行列Hの１行に亘る復号途中結果D411_kが１つずつ供給され、最後の復号途中結果D411に対応する値D625がLIFOメモリ６３５から出力されるまで、制御信号D612は０となる。そして、最後の復号途中結果D411_kに対応する値D625がLIFOメモリ６３５から出力される場合、制御信号D612は２となる。

制御信号D612が「１」の場合、セレクタ６３７は、レジスタ６４１からの値D625（Δα₁）を選択し、値D631（Δλ_E1）として、レジスタ６４２に出力して格納させる。また、制御信号D612が「０」の場合、セレクタ６３７は、Ｑ演算回路６３２から供給された演算結果D626を選択し、値D631としてレジスタ６３４に出力して格納させる。さらに、制御信号D612が「２」の場合、セレクタ６３７は、LIFOメモリ６３５からの値D630（Δβ_τ―1）を選択し、値D631（Δλ_Eτ-1）として、レジスタ６４２に出力して格納させる。

レジスタ６４２は、セレクタ６３７からの値D631（外部情報Δλ_Et）を記憶する。レジスタ６４２は、既に記憶している値D631を、復号途中結果D412_k（u_j）として出力する。

以上のように、計算器６１１_kでは、第３の演算が行われ、復号途中結果u_jが求められる。

上述したように、図１８の計算器６１１_kでは、LIFOメモリ６３５と６３８が、値D624または減算値D621を格納することにより入出力の順番を逆にするため、チェックノード次数が大きい場合、LIFOメモリ６３５と６３８以外の演算を行う論理回路に比べて、LIFOメモリ６３５と６３８を構成するメモリの回路規模が膨大になる。

例えば、各計算器６１１_kのLIFOメモリ６３５と６３８がシフトレジスタを用いて構成される場合、LIFOメモリ６３５と６３８は、格納する値D624または減算値D621のビット数分のフリップフロップを必要とし、回路規模が膨大になる。また、LIFOメモリ６３５と６３８が、LIFOやRAMなどのメモリマクロを用いて構成される場合、一般的に、小さいメモリマクロは、格納する値D624または減算値D621のビット数に対して相対的に大きくなるため、回路規模が膨大になる。

なお、上述した図１０と図１７は、復号装置の実装の例として、各ノードの演算を1つや全てでもない、ある数のノードの演算を同時に行う(partly parallel decoding)復号装置４００と６００であるが、その他各ノードの演算を１つずつ順次行うことによって、LDPC符号の復号を行う(full serial decoding)復号装置や、全ノードの演算を同時に行うことによって復号を行う(full parallel decoding)復号装置(非特許文献２)も提案されている。

また、サムプロダクトアルゴリズムを近似して実装する方法なども提案されているが、この方法では、性能の劣化を招いてしまう。

Bahl,Cocke,Jelinek and Raviv,"Optimal decoding of linear codes for minimizing symbol error rate",IEEE Trans Inf.Theory,vol.IT-20,pp.284-287,Mar.1974 C. Howland and A. Blanksby, "Parallel Decoding Architectures for Low Density Parity Check Codes", Symposium on Circuits and Systems, 2001

上述した図１０の復号装置４００では、各計算器４１２_kは、２つのFIFOメモリ４３８と４４４から構成されるので、計算器４１２_kの数に比例して、FIFOメモリ４３８と４４４の数が多くなる。その結果、計算部４１２のメモリの回路規模が大きくなり、復号装置４００全体の回路規模が大きくなる。

同様に、図１７の復号装置６００では、各計算器６１１_kが、２つのLIFOメモリ６３５と６３８から構成されるので、計算器６１１_kの数に比例して、計算部６１１のメモリの回路規模が大きくなり、復号装置６００全体の回路規模が大きくなる。

本発明は、このような状況に鑑みてなされたものであり、LDPC符号の復号性能を損なうことなく、復号装置の回路規模の削減を行うことができるようにするものである。

本発明の一側面の復号装置は、LDPC(Low Density Parity Check)符号の復号装置であって、前記LDPC符号の復号のためのP（１より大きい整数）個の演算を同時に行う演算手段を備え、前記演算手段は、前記演算を行う前記P個の演算器と、前記P個より少ない数の遅延用の記憶手段とを備え、前記P個の演算器は、前記記憶手段を用いて、前記演算を行う。

前記演算手段は、Gallagerの前記LDPC符号の復号アルゴリズムに基づく前記P個のチェックノード演算を同時に行うことができる。

前記記憶手段は、RAM（Random Access Memory）により構成することができる。

前記記憶手段は、FIFO（First In First Out）により構成することができる。

前記記憶手段は、レジスタファイルにより構成することができる。

前記演算手段は、BCJRアルゴリズムに基づく前記P個のチェックノード演算を同時に行うことができる。

前記記憶手段は、LIFO（Last In First Out）により構成することができる。

本発明の一側面の復号方法は、P（１より大きい整数）個より少ない数の遅延用の記憶手段を備えるLDPC(Low Density Parity Check)符号の復号装置の復号方法であって、前記P個より少ない数の遅延用の記憶手段を用いて、前記LDPC符号の復号のための前記P個の演算を同時に行う演算ステップを含む。

本発明の一側面においては、LDPC符号の復号のためのP（１より大きい整数）個の演算を同時に行う演算手段が、前記演算を行う前記P個の演算器と、前記P個より少ない数の遅延用の記憶手段とから構成され、前記P個の演算器は、前記記憶手段を用いて、前記演算を行う。

本発明の一側面によれば、LDPC符号の復号性能を損なうことなく、復号装置の回路規模の削減を行うことができる。

以下に本発明の実施の形態を説明するが、本発明の構成要件と、発明の詳細な説明に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、発明の詳細な説明に記載されていることを確認するためのものである。従って、発明の詳細な説明中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。

本発明の一側面の復号装置は、
LDPC(Low Density Parity Check)符号の復号装置(例えば、図１９の復号装置８００)であって、
前記LDPC符号の復号のためのP（１より大きい整数）個の演算を同時に行う演算手段(例えば、図１９の計算部８１１)
を備え、
前記演算手段は、
前記演算を行う前記P個の演算器（例えば、図２０の計算器８２１_k）と、
前記P個より少ない数の遅延用の記憶手段(例えば、図２０のFIFOメモリ８２２)と
を備え、
前記P個の演算器は、前記記憶手段を用いて、前記演算を行う(例えば、図２６のステップＳ６２の処理)。

演算手段は、Gallagerの前記LDPC符号の復号アルゴリズムに基づく前記P個のチェックノード演算を同時に行う(例えば、図２６の第１の演算処理)。

演算手段は、BCJRアルゴリズムに基づく前記P個のチェックノード演算を同時に行う（例えば、図３４の第１の演算処理）。

本発明の一側面の復号方法は、
P（１より大きい整数）個より少ない数の遅延用の記憶手段(例えば、図２０のFIFOメモリ８２２)を備えるLDPC(Low Density Parity Check)符号の復号装置（例えば、図１９の復号装置８００）の復号方法であって、
前記P個より少ない数の遅延用の記憶手段を用いて、前記LDPC符号の復号のための前記P個の演算を同時に行う演算ステップ（例えば、図２６の第１の演算処理）
を含む。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。

図１９は、本発明の一実施の形態の、LDPC符号を復号する復号装置８００の第１の構成例を示している。なお、図中、図１０の復号装置４００と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。

図１９の復号装置８００は、復号途中結果格納用メモリ４１０、サイクリックシフト回路４１１、復号途中結果格納用メモリ４１３、サイクリックシフト回路４１４、６つの計算器４１５₁乃至計算器４１５₆からなる計算部４１５、受信用メモリ４１６、および制御部４１７が設けられている点で、図１０の復号装置４００と共通するが、計算部４１２に代えて計算部８１１が設けられている点で、図１０の復号装置４００と相違している。

ここで、図１９の復号装置８００では、例えば、前述の図９に示した検査行列Hで表されるLDPC符号（符号化率2/3、符号長108）の復号が行われることとする。後述する図２７の復号装置８００においても同様である。

図１９の復号装置８００では、計算部８１１が第１の演算を６個ずつ行い、計算部４１５が第２の演算を６個ずつ行い、これらの第１の演算と第２の演算とが交互に行われることによって、LDPC符号が復号される。

即ち、受信用メモリ４１６には、LDPC符号の受信値U₀が受信され、受信データD416（u_0i）が供給されて、記憶される。そして、受信用メモリ４１６は、既に記憶している受信データD416から、第２の演算に必要となる順に６つの受信データD416を読み出し、受信データD417₁乃至D417₆（D417）として計算部４１５に供給する。

そして、計算部４１５は、LDPC符号の復号のための第２の演算を行う。

即ち、復号途中結果格納用メモリ４１３には、後述する計算部８１１による第１の演算の結果としての復号途中結果D412₁乃至D412₆（u_j）が格納されており、復号途中結果格納用メモリ４１３は、既に格納してある復号途中結果D412のうち、６つの復号途中結果D412₁乃至D412₆を、復号途中結果D413₁乃至D413₆として、サイクリックシフト回路４１４と計算部８１１に供給する。

サイクリックシフト回路４１４は、制御部４１７からの制御信号D421に基づき、復号途中結果D413₁乃至D413₆をサイクリックシフトし、その結果を復号途中結果D414₁乃至D414₆として計算部４１５に供給する。さらに、計算部４１５には、制御部４１７から制御信号D422が供給されるとともに、受信用メモリ４１６から６つの受信データD417₁乃至D417₆が供給される。

計算器４１５は、計算器４１５₁乃至４１５₆から構成され、各計算器４１５_kは前述の図１３に示したように構成されている。各計算器４１５_kは、制御信号D422に基づき、サイクリックシフト回路４１４から供給される復号途中結果D414_k（u_j）と、受信用メモリ４１６から供給される受信データD417_k（u_0i）とを用い、式（５）にしたがって第２の演算を行う。そして、各計算器４１５_kは、第２の演算の結果得られる復号途中結果D415_k（v）を、復号途中結果格納用メモリ４１０に供給する。

復号途中結果格納用メモリ４１０は、計算部４１５から供給される、６つの第２の演算の結果である復号途中結果D415₁乃至D415₆（D415）（v）を格納していく。そして、復号途中結果格納用メモリ４１０は、既に格納してある復号途中結果D415から、６つの復号途中結果D415を、復号途中結果D410として読み出し、サイクリックシフト回路４１１に供給する。サイクリックシフト回路４１１は、制御部４１７から供給される制御信号D418に基づき、６つの復号途中結果D410をサイクリックシフトし、その結果を復号途中結果D411₁乃至D411₆として計算部８１１に供給する。

計算部８１１は、LDPC符号の復号のための第１の演算を行う。

即ち、計算部８１１は、制御部４１７から供給される制御信号D419に基づき、サイクリックシフト回路４１１から供給される６つの復号途中結果D411₁乃至D411₆（v）と、復号途中結果格納用メモリ４１３から供給される、前回の計算部８１１による第１の演算の結果得られた復号途中結果D413₁乃至D413₆とを用いて、式（７）と式（８）にしたがって第１の演算を行い、その第１の演算によって求められた６つの復号途中結果D412₁乃至D412₆（u_j）を、復号途中結果格納用メモリ４１３に供給する。

復号途中結果格納用メモリ４１３は、計算部８１１から供給される復号途中結果D412₁乃至D412₆を格納していく。そして、復号途中結果格納用メモリ４１３に記憶された復号途中結果D412は、上述したように復号途中結果D413₁乃至D413₆として読み出され、サイクリックシフト回路４１４と計算部８１１に供給される。

図２０は、図１９の計算部８１１の詳細構成例を示すブロック図である。

図２０の計算部８１１は、６つの計算器８２１₁乃至８２１₆とFIFOメモリ８２２から構成される。

図２０の計算部８１１は、６つの復号途中結果D411乃至D411₆と６つの復号途中結果D413₁乃至D413₆とを用いて第１の演算を行う点で、前述の図１１の計算部４１２と共通するが、各計算器４１２₁乃至４１２₆ごとに設けられるFIFOメモリ４３８と４４４の代わりに、６つの計算器８２１₁乃至８２１₆に共通の１つのFIFOメモリ８２２が新たに設けられている点で、図１１の計算部４１２と異なっている。

即ち、計算部８１１には、サイクリックシフト回路４１１から６つの６ビットの復号途中結果D411₁乃至D411₆が供給されるとともに、復号途中結果格納用メモリ４１３から６つの６ビットの復号途中結果D413₁乃至D413₆が供給され、それぞれ、計算器８２１₁乃至８２１₆に１つずつ供給される。また、計算部８１１には、制御部４１７から1ビットの制御信号D419が供給され、計算器８２１₁乃至８２１₆に供給される。

各計算器８２１_kは、積算前演算器８３１_k、積算器８３２_k、および積算後演算器８３３_kから構成される。

積算前演算器８３１_kは、６ビットの復号途中結果D411_kとD413_kを用いて、式（８）の演算とφ(|v_i|)の演算（以下、積算前演算という）を行う。そして、積算前演算器８３１_kは、積算前演算の結果得られる６ビットの演算結果D831_k（φ(|v_i|)）をFIFOメモリ８２２に供給するとともに、積算部８３３_kに供給する。

積算器８３２_kは、積算前演算器８３１_kからの演算結果D831_kを用いて、制御信号D419に基づいて、ｉ＝１からｉ＝ｄ_cまでのΣφ(|v_i|)の演算と、ｉ＝１からｉ＝ｄ_cまでのΠsign(v_i)の演算（以下、積算演算という）を行う。積算器８３２_kは、積算演算のｉ＝１からｉ＝ｄ_cまでのΣφ(|v_i|)の演算の結果得られる９ビットの値D437_k（ｉ＝１からｉ＝ｄ_cまでのΣφ(|v_i|)）と、ｉ＝１からｉ＝ｄ_cまでのΠsign(v_i)の演算の結果得られる５ビットの値D438_k（ｉ＝１からｉ＝ｄ_cまでのΠsign(v_i)）とを、積算後演算器８３３_kに供給する。

積算後演算器８３３_kは、積算器８３２_kからの値D437_k（ｉ＝１からｉ＝ｄ_cまでのΣφ(|v_i|)）と値D438_k（ｉ＝１からｉ＝ｄ_cまでのΠsign(v_i)）、並びにFIFOメモリ８２２からの６ビットの演算結果D832_kを用いて、ｉ＝１からｉ＝ｄ_c−１までのΣφ(|v_i|)に対する、式（７）におけるφ^-1（Σφ(|v_i|)）の演算と、ｉ＝１からｉ＝ｄ_c−１までのΠsign(v_i)の演算（以下、積算後演算という）を行う。そして、積算後演算器８３３_kは、積算後演算の結果得られる復号途中結果D412_k（u_j）を出力する。

FIFOメモリ８２２は、例えば、RAMなどのメモリマクロから構成される。FIFOメモリ８２２のビット幅は、量子化ビット数と、積算前演算器８３１_kから供給される演算結果D831_kの数である６とを乗算した値であり、ワード数は、チェックノード次数である。

FIFOメモリ８２２は、６つの積算前演算器８３１₁乃至８３１₆からそれぞれ供給される６ビットの６つの演算結果D831₁乃至D831₆、即ち計３６ビットの演算結果D831₁乃至D831₆を格納し、９クロック分遅延する。そして、FIFOメモリ８２２は、既に格納されている計３６ビットの演算結果D831₁乃至D831₆を、演算結果D832₁乃至D832₆として読み出し、６ビットの演算結果D832_kを１つずつ積算後演算器８３３₁乃至８３３₆に供給する。

以上のように、計算部４１２_kでは、式（７）と式（８）にしたがう第１の演算が行われ、復号途中結果u_jが求められる。

図２０の計算部８１１では、計算器８２１₁乃至８２１₆に共通のFIFOメモリ８２２が設けられるので、計算器４１２₁乃至４１２₆のそれぞれにFIFOメモリ４３８と４４４が設けられる図１２の計算部４１２に比べて、計算部８１１の回路規模を小さくすることができる。

即ち、一般的に、RAMなどのメモリマクロは、同一のビット数とワード数で構成される場合、それを構成するメモリマクロの数が少ないほど、回路規模は小さくなる。従って、復号装置８００の計算部８１１において、６つのFIFOメモリ４３８と４４４に代えて、共通の１つのFIFOメモリ８２２を設けることにより、復号装置８００の復号性能を損なうことなく、回路規模を削減することができる。

なお、６つのFIFOメモリ４３８または４４４のビット数またはワード数が多く、６つのFIFOメモリ４３８と４４４を、共通の１つのFIFOメモリ８２２で構成させることができない場合、１つではなく、計算器８２１_kの数である６よりも少ない複数のFIFOメモリ８２２で構成させるようにしてもよい。

ここで、図２１を参照して、図２０の計算器８２１_kと、前述の図１２の計算器４１２_kとの関係を説明する。

図２１は、前述の図１２と同一の図である。

図２１に示すように、復号途中結果D411_kが入力されてから、FIFOメモリ４３８と４４４に演算結果D434または符号ビットD432が供給されるまでの積算前演算を行うブロックＡが、積算前演算器８３１_kに対応している。

また、FIFOメモリ４３８による遅延と並行してｉ＝１からｉ＝ｄ_cまでのΣφ(|v_i|)の演算を行うブロックＢ１と、FIFOメモリ４４４による遅延と並行してｉ＝１からｉ＝ｄ_cまでのΠsign(v_i)の演算を行うブロックＢ２が、積算器８３２_kに対応している。即ち、積算演算を行うブロックＢ１とＢ２が、積算器８３２_kに対応している。

さらに、FIFOメモリ４３８と４４４により遅延された値D438またはD445が出力されてから積算後演算を行うブロックＣが、積算後演算器８３３_kに対応している。

即ち、積算前演算器８３１_kは、図２２に示すように構成される。なお、図１２と同一のものには、同一の符号を付してあり、説明は適宜省略する。このことは、後述する図２３と図２４においても同様である。

図２２の積算前演算器８３１_kは、減算器４３１とLUT４３２から構成される。

減算器４３１は、式（８）にしたがって、９ビットの復号途中結果D411_k（v）から６ビットの復号途中結果D413_k（u_j）を減算し、その６ビットの減算値D431（v_i）を出力する。

減算器４３１により出力された６ビットの減算値D431のうち、下位５ビットの絶対値D433（|v_i|）がLUT４３２に供給される。

LUT４３２は、絶対値D433(|v_i|)に対して、式（７）におけるφ(|v_i|)の演算を行った５ビットの演算結果D434（φ(|v_i|)）を読み出し、出力する。

これにより、LUT４３２により出力された５ビットの演算結果D434を下位５ビットとするとともに、減算器４３１から出力された減算値D431のうちの、最上位ビットの正負を示す符号ビットD432（sign（v_i））を最上位ビットとする合計６ビットが、積算前演算の演算結果D831_k（φ(|v_i|)×sign（v_i））として出力される。

また、積算器８３２_kは、図２３に示すように構成される。

図２３の積算器８３２_kは、レジスタ４３４、セレクタ４３５、レジスタ４３６、レジスタ４４１、セレクタ４４３、レジスタ４４３、加算器８５１、およびEXOR回路８５２から構成される。

積算器８３２_kには、積算前演算器８３１_kから６ビットの演算結果D831_k（φ(|v_i|)×sign（v_i））が供給される。そして、６ビットの演算結果D831_kのうち下位５ビットが、演算結果D851（φ(|v_i|)）として、加算器８５１に供給され、最上位ビットの符号ビットが、符号ビットD852（sign（v_i））としてEXOR回路８５２に供給される。即ち、演算結果D851は、演算結果D434と同一であり、符号ビットD852は符号ビットD432と同一である。

また、積算器８３２_kには、制御部４１７から制御信号D419が供給され、セレクタ４３５と４４２に供給される。

加算器８５１は、図１２の加算器４３３と同様に、５ビットの演算結果D851（φ(|v_i|)）とレジスタ４３４に格納されている９ビットの値D435とを加算することにより、演算結果D851を積算し、その結果得られる９ビットの積算値をレジスタ４３４に再格納する。

制御信号D419が「１」である場合、セレクタ４３５は、レジスタ４３４に格納されている値、即ち、検査行列Hの1行に亘る全ての１に対応する復号途中結果D411_k（v）から求められたφ(|v_i|)が積算された９ビットの値D435（ｉ＝１からｉ＝ｄ_cまでのΣφ(|v_i|)）を選択し、値D436として、レジスタ４３６に出力して格納させる。

制御信号D419が「０」の場合、セレクタ４３５は、レジスタ４３６から供給された値D437を選択し、レジスタ４３６に出力して再格納させる。レジスタ４３６は、格納している値D436を、９ビットの値D437として、セレクタ４３５と積算後演算器８３３_kに供給する。

以上の処理と並行して、EXOR回路８５２は、図１０のEXOR回路４４０と同様に、レジスタ４４１に格納されている１ビットの値D442と符号ビットD852との排他的論理和を演算することにより、符号ビットどうしの乗算を行い、１ビットの乗算結果D441をレジスタ４４１に再格納する。

制御信号D419が「１」の場合、セレクタ４４２は、レジスタ４４１に格納されている値、即ち、検査行列Hの1行に亘る全ての１に対応する復号途中結果D411_kから求められた符号ビットD432が乗算された値D442（ｉ＝１からｉ＝ｄ_cまでのΠsign(v_i)）を選択し、１ビットの値D443としてレジスタ４４３に出力して格納させる。

制御信号D419が「０」の場合、セレクタ４４２は、レジスタ４４３から供給された値D444を選択し、レジスタ４４３に出力して再格納させる。レジスタ４４３は、格納している値D443を、１ビットの値D444としてセレクタ４４２と積算後演算器８３３_kに供給する。

さらに、積算後演算器８３３_kは、図２４に示すようになる。

図２４の積算後演算器８３３_kは、LUT４３９、減算器８７１、およびEXOR回路８７２から構成される。

減算器８７１は、図１２の減算器４３７と同様に構成される。減算器８７１には、積算器８３２_kから供給される値D437と、FIFOメモリ８２２から供給される演算結果D832_k（φ(|v_i|)×sign（v_i））のうちの下位５ビットである値D871（φ(|v_i|)）とが供給される。減算器８７１は、値D437（ｉ＝１からｉ＝ｄ_cまでのΣφ(|v_i|)）から演算結果D871を減算し、その減算結果を、５ビットの減算値D439（ｉ＝１からｉ＝ｄ_c-1までのΣφ(|v_i|)）としてLUT４３９に供給する。

EXOR回路８７２は、図１０のEXOR回路４４５と同様に構成される。EXOR回路８７２には、FIFOメモリ８２２から演算結果D832_kのうちの最上位である符号ビットD872（sign（v_i））が供給されるとともに、積算器８３２₁から値D444が供給される。EXOR回路８７２は、符号ビットD872と値D444との排他的論理和を演算することにより、値D444を、符号ビットD872で除算し、１ビットの除算結果を除算値D446（ｉ＝１からｉ＝ｄ_c−１までのΠsign(v_i)）として出力する。

以上により、LUT４３９から出力された５ビットの演算結果D440を下位５ビットとするとともに、EXOR回路４４５から出力された１ビットの除算値D446を最上位ビットとする合計６ビットが復号途中結果D412_k（u_j）として出力される。

図２５は、図１９の復号装置８００の復号処理を説明するフローチャートである。この処理は、例えば、受信用メモリ４１６に復号すべき受信データD416が格納されたとき、開始される。

ステップＳ５０において、サイクリックシフト回路４１４は、復号途中結果格納用メモリ４１３から供給された後述するステップＳ５６で格納される６つの復号途中結果D413（u_j）を、サイクリックシフトし、計算部４１５に供給する。

具体的には、サイクリックシフト回路４１４には、復号途中結果格納用メモリ４１３から６つの復号途中結果D413₁乃至D413₆が供給されるとともに、制御部４１７から、その復号途中結果D413に対応する検査行列の１が検査行列において元となる単位行列などを幾つサイクリックシフトしたものであるかの情報（Matrixデータ）を表す制御信号D421が供給される。サイクリックシフト回路４１４は、制御信号D421を元に、６つの復号途中結果D413₁乃至D413₆をサイクリックシフトし（並べ替え）、その結果を復号途中結果D414₁乃至D414₆として、計算部４１５に供給する。

なお、受信用メモリ４１６から供給された受信データD417に対して、まだ第１の演算が行われておらず、復号途中結果格納用メモリ４１３に復号途中結果D412が格納されていない場合、計算部４１５は、復号途中結果u_jを初期値に設定する。

ステップＳ５０の処理後は、ステップＳ５１に進み、計算部４１５は、第２の演算を行い、その演算の結果である復号途中結果D415₁乃至D415₆を復号途中結果格納用メモリ４１０に供給する。

具体的には、計算部４１５には、ステップＳ５０でサイクリックシフト回路４１４から６つの復号途中結果D414₁乃至D414₆が供給されるとともに、受信データ用メモリ４１６から６つの受信データD417₁乃至D417₆が供給され、復号途中結果D415₁乃至D415₆と受信データD417₁乃至D417₆が、計算部４１５の計算器４１５₁乃至４１５₆それぞれに１つずつ供給される。さらに、計算部４１５には、制御部４１７から制御信号D422が供給され、その制御信号D422が計算器４１５₁乃至４１５₆に供給される。

各計算器４１５_kは、復号途中結果D414_kと受信データD417_kを用いて、制御信号D422に基づいて、式（５）にしたがう第２の演算を行い、その演算の結果得られる検査行列の列に対応する復号途中結果D415_k(v)を復号途中結果格納用メモリ４１０に供給する。

ステップＳ５１の処理後は、ステップＳ５２に進み、復号途中結果格納用メモリ４１０は、ステップＳ５１で計算部４１５から供給された６つの復号途中結果D415₁乃至D415₆を、同一アドレスに格納し、ステップＳ５３に進む。

ステップＳ５３において、制御部４１７は、計算部４１５により、検査行列の列に対応する全ての復号途中結果D415が演算されたかどうかを判定し、全ての復号途中結果D415が演算されていないと判定した場合、ステップＳ５０に戻り、上述した処理を繰り返す。

一方、ステップＳ５３において、制御部４１７は、計算部４１５により、検査行列の列に対応する全ての復号途中結果D415が演算されたと判定した場合、ステップＳ５４に進み、サイクリックシフト回路４１１は、復号途中結果格納用メモリ４１０から供給される復号途中結果D410(v)をサイクリックシフトする。

具体的には、サイクリックシフト回路４１１には、復号途中結果格納用メモリ４１０から６つの復号途中結果D410が供給されるとともに、制御部４１７から、その復号途中結果D410に対応する検査行列の１が検査行列において元となる単位行列などを幾つサイクリックシフトしたものであるかの情報（Matrixデータ）を表す制御信号D418が供給される。サイクリックシフト回路４１１は、制御信号D418を元に、６つの復号途中結果D410をサイクリックシフトし（並べ替え）、その結果を復号途中結果D411₁乃至D411₆として、計算部８１１に供給する。

ステップＳ５４の処理後は、ステップＳ５５に進み、計算部８１１は、６個の第１の演算を同時に行い、その演算結果である復号途中結果D412₁乃至D412₆を復号途中結果格納用メモリ４１３に供給する。なお、この第１の演算の処理の詳細については、図２６を参照して後述する。

ステップＳ５５の処理後は、ステップＳ５６に進み、復号途中結果格納用メモリ４１３は、ステップＳ５５で計算部４１２から供給された６つの復号途中結果D412₁乃至D412₆を、同一のアドレスに格納し、ステップＳ５７に進む。

ステップＳ５７において、制御部４１７は、計算部４１２により、検査行列の全ての1に対応する復号途中結果D412が演算されたかどうかを判定し、全ての復号途中結果D412が演算されていないと判定した場合、ステップＳ５４に戻り、上述した処理を繰り返す。

一方、ステップＳ５７において、制御部４１７は、計算部４１２により、全ての１に対応する復号途中結果D412が演算されたと判定した場合、処理を終了する。

なお、復号装置４００は、復号回数だけ図２５の復号処理を繰り返し行ない、最後の第２の演算の結果得られる復号途中結果D415が、最終的な復号結果として出力される。

図２６は、図２５のステップＳ５５の第１の演算処理を説明するフローチャートである。なお、この第１の演算処理は、各計算器８１２_kごとに行われる。

ステップＳ６１において、図２５のステップＳ５４でサイクリックシフト回路４１１から供給される復号途中結果D411_k(v)と、図２５のステップＳ５６で既に格納された前回の計算部８１１による第１の演算の結果得られた復号途中結果D413_k（u_j)とを用いて、積算前演算を行い、その結果得られる演算結果D831_kを共通のFIFOメモリ８２２と積算器８３２に供給する。

ステップＳ６１の処理後は、ステップＳ６２に進み、FIFOメモリ８２２は、ステップＳ６１で供給される演算結果D831_kを格納し、９クロック分の遅延を行うとともに、積算器８３２_kは、制御部４１７からの制御信号D419と演算結果D831_kを用いて、積算演算を行い、その結果得られる値D437_kとD444_kを積算後演算器８３３_kに供給する。

ステップＳ６３の処理後は、ステップＳ６４に進み、積算後演算器８３３_kは、ステップＳ６２で供給される値D437とD444、並びにFIFOメモリ８２２から供給される演算結果D832_k（D831_k）を用いて、積算後演算を行い、その演算の結果得られる復号途中結果D412_k（u_j）を復号途中結果格納用メモリ４１３に供給して、処理を終了する。

図２７は、本発明の一実施の形態の、LDPC符号を復号する復号装置８００の第２の構成例を示している。なお、図中、図１７の復号装置６００と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。

図２７の復号装置８００は、復号途中結果格納用メモリ４１０、サイクリックシフト回路４１１、復号途中結果格納用メモリ４１３、サイクリックシフト回路４１４、６つの計算器４１５₁乃至計算器４１５₆からなる計算部４１５、受信用メモリ４１６、および制御部６１２が設けられている点で、図１７の復号装置６００と共通するが、計算部６１１に代えて計算部1001が新たに設けられている点で、図１７の復号装置６００と相違している。

図２７の復号装置８００では、計算部1001がBCJRアルゴリズムに基づいて、第３の演算を６個ずつ行い、計算部４１５が第２の演算を６個ずつ行い、これらの第３の演算と第２の演算とが交互に行われることによって、LDPC符号が復号される。

即ち、計算部1001には、LDPC符号の復号のための第３の演算を行う。サイクリックシフト回路４１１から、計算部４１５による第２の演算の結果得られた６つの復号途中結果D411₁乃至D411₆（v）が供給されるとともに、復号途中結果格納用メモリ４１３から、前回の計算部1001による第３の演算の結果得られた６つの復号途中結果D413₁乃至D413₆（u_j）が供給される。また、計算部1001には、制御部６１２から制御信号D611とD612が供給される。

計算部８１１は、制御信号D611に基づき、６つの復号途中結果D411₁乃至D411₆（v）と復号途中結果D413₁乃至D413₆とを用いて、式（２５）乃至（２７）にしたがうチェックノード演算と、式（８）にしたがう演算とからなる第３の演算を行い、その第３の演算によって求められた６つの復号途中結果D412₁乃至D412₆（u_j）を、復号途中結果格納用メモリ４１３に供給する。

図２８は、図２７の計算部1001の詳細構成例を示すブロック図である。

図２８の計算部1001は、６つの計算器1110_k、並びにLIFOメモリ1111と1112から構成される。

図２８の計算部1001は、６つの復号途中結果D411乃至D411₆を用いて、６つのD412₁乃至D412₆を同時に求める点で、前述の図１７の計算部６１１と共通するが、各計算器６１１₁乃至６１１₆ごとに設けられるLIFOメモリ６３５と６３８の代わりに、６つの計算器1110₁乃至1110₆に共通のLIFOメモリ1111と1112が新たに設けられている点で、図１７の計算部６１１と異なっている。

即ち、計算部1001には、サイクリックシフト回路４１１から６つの６ビットの復号途中結果D411₁乃至D411₆が供給されるとともに、復号途中結果格納用メモリ４１３から６つの６ビットの復号途中結果D413₁乃至D413₆が供給され、それぞれ、計算器1110₁乃至1110₆に１つずつ供給される。また、計算部８１１には、制御部６１２から制御信号D611とD612が供給され、計算器1110₁乃至1110₆に供給される。

各計算器1110_kは、減算器1121_k、α演算器1122_k、β演算器1123_k、およびλ_E演算器1124_kから構成される。

減算器1121_kは、６ビットの復号途中結果D411_k（v）とD413_k（u_j）を用いて、式（８）の演算を行う。そして、減算器1121_kは、式（８）の演算の結果得られる６つの減算値D621₁乃至D621₆（v_i）（Δγ_t）を、α演算器1122_kに供給するとともに、減算値D621₁乃至D621₆をLIFOメモリ1112に供給する。

α演算器1122_kは、制御信号D611に基づいて、減算器1121_kからの減算値D621_kを用いて、α演算を行い、その結果得られる値D624_k(Δα_t)をLIFOメモリ1111に供給する。

LIFOメモリ1111は、例えば、RAMなどのメモリマクロから構成される。LIFOメモリ1111のビット幅は、量子化ビット数と、α演算器1122_kから供給される値D624_kの数である６とを乗算した値であり、ワード数は、チェックノード次数である。LIFOメモリ1111は、α演算器1122₁乃至1122₆から供給される値D624₁乃至D624₆を記憶する。

LIFOメモリ1111は、既に記憶している値D624₁乃至D624₆を、入力された順番とは逆の順番に、値D625₁乃至D625₆として読み出し、１つずつ、λ_E演算器1124₁乃至1124₆に供給する。

以上の処理と並行して、LIFOメモリ1112は、減算器1121₁乃至1121₆から供給される６つの減算値D621₁乃至D621₆(Δγ_t)を格納する。なお、LIFOメモリ1112は、LIFOメモリ1111と同様に、例えば、RAMなどのメモリマクロから構成され、LIFOメモリ1111のビット幅は、量子化ビット数と、減算器1121_kから供給される減算値D621_kのビット数である６とを乗算した値であり、ワード数は、チェックノード次数である。

LIFOメモリ1112は、既に記憶している６つの減算値D621₁乃至D621₆を、入力された順番とは逆の順番に、値D617₁乃至D617₆として読み出し、１つずつ、β演算器1123₁乃至1123₆に供給する。

β演算器1123_kは、制御信号D611に基づいて、値D617_k（Δγ_t）を用いて、β演を行い、その結果得られる値D630_k(Δβ_t)をλ_E演算器1124_kに供給する。

λ_E演算器1124_kは、制御信号D611に基づき、LIFOメモリ１１３からの値D625_k（Δγ_t）とβ演算器1123_kからの値D630_k（Δβ_t-1）とを用いて、λ_E演算を行い、その演算の結果得られる復号途中結果D412_k（外部情報Δλ_Et）（u_j）を出力する。

以上のように、計算部1101では、第３の演算が行われ、復号途中結果u_jが求められる。

図２８の計算部1101では、計算器1110₁乃至1110₆に共通のLIFOメモリ1111と1112が設けられるので、計算器６１１₁乃至６１１₆のそれぞれにLIFOメモリ６３５と６３８が設けられる図１７の計算部６１１に比べて、計算部1001の回路規模を小さくすることができる。

即ち、一般的に、RAMなどのメモリマクロは、同一のビット数とワード数で構成される場合、それを構成するメモリマクロの数が少ないほど、回路規模は小さくなる。従って、復号装置８００の計算部1101において、６つのLIFOメモリ６３５と６３８に代えて、共通のLIFOメモリ111１と1112を設けることにより、復号装置８００の復号性能を損なうことなく、回路規模を削減することができる。

なお、６つのLIFOメモリ６３５または６３８のビット数またはワード数が多く、６つのLIFOメモリ６３５と６３８を、共通のLIFOメモリ1111と1112で構成させることができない場合、１つずつではなく、計算器1110_kの数である６よりも少ない複数ずつのLIFOメモリ1111と1112で構成させるようにしてもよい。

ここで、図２９を参照して、図２８の計算器1110_kと、前述の図１８の計算器６１１_kとの関係を説明する。

図２９は、前述の図１８と同一の図である。

図２９に示すように、復号途中結果D411_kが入力されてから、LIFOメモリ６３８に減算値D621が供給されるまでの式（８）の演算を行うブロックＰが、計算器1110_kの減算器1121_kに対応している。

また、式（８）の演算が行われてから、LIFOメモリ６３５に値D624が供給されるまでのα演算を行うブロックＱが、α演算器1122_kに対応している。

さらに、LIFOメモリ６３８から値D627が出力されてから、Ｑ演算器６３６に値D630が供給されるまでのβ演算を行うブロックＲが、β演算器1123_kに対応している。

また、Ｑ演算器６３６に値D625と値D630が供給されてから、復号途中結果D412_kを出力するまでのλ_E演算を行うブロックＳが、λ_E演算器1124_kに対応している。

即ち、減算器1121_kは、図３０に示すように構成される。なお、図１８と同一のものには、同一の符号を付してあり、説明は適宜省略する。このことは、後述する図３１乃至図３３においても同様である。

図３０の減算器1121_kは、減算器６３１から構成される。

減算器1121_kには、サイクリックシフト回路４１１から供給される６つの復号途中結果D411₁乃至D411₆(v)のうちの、１つの復号途中結果D411_kが供給されるとともに、復号途中結果格納用メモリ４１３から供給される、前回の計算部1001による演算の結果である６つの復号途中結果D413₁乃至D413₆（u_j）のうちの、１つの復号途中結果D413_kが供給される。

減算器６３１は、式（８）にしたがって、復号途中結果D411_k（v）から復号途中結果D413_k（u_j）を減算し、その結果得られる減算値D621_k（v_i）（Δγ_t）をLIFOメモリ1112とα演算器1122_kに供給する。

また、α演算器1122_kは、図３１に示すように構成される。図３１のα演算器1122_kは、Ｑ演算回路６３２、セレクタ６３３、およびレジスタ６３４から構成される。

Ｑ演算回路６３２は、減算器1121_kからの減算値D621_k（Δγ_t-1）と、レジスタ６３４から供給される値D624_k（Δα_t-1）とを用いて、α演算（Ｑ（Δα_t-1,Δγ_t-1））を行い、その結果得られる演算結果D622(Δα_t)をセレクタ６３３に供給する。

レジスタ６３４は、セレクタ６３３からの値D623を、値D624_kとして、Ｑ演算回路６３２とLIFOメモリ1111に供給する。

さらに、β演算器1123_kは、図３２に示すように構成される。図３２のβ演算器1123_kは、Ｑ演算回路６３９、セレクタ６４０、およびレジスタ６４１から構成される。

β演算器1123_kには、LIFOメモリ1112から値D627_kが供給される。

Ｑ演算回路６３９は、LIFOメモリ1112からの値D627（Δγ_t）と、レジスタ６４１から供給される値D630_k（Δβ_t）とを用いて、β演算（Ｑ（Δβ_t+1,Δγ_t））を行い、その結果得られる演算結果D628(Δβ_t)をセレクタ６４０に供給する。

制御信号D611が「１」の場合、セレクタ６４０は、LIFOメモリ６３８からの値D627_k（Δγ_τ-1）を選択し、値D629（Δβ_τ-1）として、レジスタ６４１に出力して格納させる。一方、制御信号D611が「０」の場合、セレクタ６４０は、Ｑ演算回路６３９から供給された演算結果D628(Δβ_t)を選択し、値D629(Δβ_t)としてレジスタ６４１に出力して格納させる。

レジスタ６４１は、セレクタ６４０からの値D629を、値D630_k(Δβ_t+1)として、Ｑ演算回路６３９とλ_E演算器1124_kに供給する。

また、λ_E演算器1124_kは、図３３に示すように構成される。λ_E演算器1124_kは、Ｑ演算回路６３６、セレクタ６３７、およびレジスタ６４２から構成される。

λ_E演算器1124_kには、LIFOメモリ1111から値D625_k（Δα_t）が供給されるとともに、β演算器1123_kから値D630_k（Δβ_t+1）が供給される。

Ｑ演算回路６３６は、値D625_kとD630_kを用いて、λ_E演算（Ｑ（Δα_t,Δβ_t+1））を行い、その演算の結果得られる演算結果D626（外部情報Δλ_Et）をセレクタ６３７に供給する。

制御信号D611が「１」の場合、セレクタ６３７は、β演算器1123_kからの値D625_k（Δα₁）を選択し、値D631（外部情報Δλ_Et）として、レジスタ６４２に出力して格納させる。また、制御信号D611が「０」の場合、セレクタ６３３は、Ｑ演算回路６３２から供給された演算結果D626を選択し、値D631としてレジスタ６３４に出力して格納させる。さらに、制御信号D611が「２」の場合、セレクタ６３７は、LIFOメモリ６３５からの値D630（Δβ_τ―1）を選択し、値D631（外部情報Δλ_Et）として、レジスタ６４２に出力して格納させる。

レジスタ６４２は、セレクタ６３７からの値D631を記憶する。レジスタ６４２は、既に記憶している値D631（外部情報Δλ_Et）を、復号途中結果D412_k（u_j）として出力する。

以上のように、計算器1110_kでは、第３の演算が行われ、復号途中結果u_jが求められる。

次に、図３４を参照して、図２８の計算部1001による第３の演算処理を説明する。なお、この第３の演算処理は、各計算器1110_kごとに行われる。

ステップＳ８１において、減算器1121_kは、サイクリックシフト回路４１１から供給される復号途中結果D411_k(v)と、既に格納された前回の計算部1110による第３の演算の結果得られた復号途中結果D413_k（u_j)とを用いて、式（８）にしたがう演算（減算）を行い、その結果得られる減算値D621_kを、α演算器1122_kと共通のLIFOメモリ1112に供給する。

ステップＳ８１の処理後は、ステップＳ８２に進み、α演算器1122_kは、制御部６１２からの制御信号D611と、ステップＳ８１で供給される減算値D621_kとを用いて、α演算を行い、その結果得られる値D624_kをLIFOメモリ1111に出力する。LIFOメモリ1111は、値D624_kを記憶し、既に記憶している値D624_kを、入力された順番と逆の順番で値D625_kとして読み出して、λ_E演算器1124_kに供給する。

この処理と並行して、LIFOメモリ1112は、ステップＳ８１で供給される減算値D621_kを記憶し、既に記憶している減算値D621_kを値D627_kとして、入力された順番と逆の順番でβ演算器1123_kに供給する。β演算器1123は、制御部６１２からの制御信号D611と値D627_kとを用いてβ演算を行い、その結果得られる値D630_kをλ_E演算器1124_kに供給する。

ステップＳ８２の処理後は、ステップＳ８３に進み、λ_E演算器1124_kは、制御信号６１２からの制御信号D612、並びにステップＳ８２で供給される値D624_kとD630_kを用いてλ_E演算を行い、その結果得られる復号途中結果D412_kを復号途中結果格納用メモリ４１３に供給して、処理を終了する。

上述の場合には、説明を簡単にするために、Pが６の場合、即ち、検査行列Hを構成する構成行列の行数および列数が６の場合を例に挙げたが、構成行列の行数および列数Pは必ずしも６である必要はなく、検査行列Hによって異なる値を取ることもあり得る。例えば、Pは３６０や３９２であってもよい。

また、本実施の形態では、符号長108、符号化率2/3のLDPC符号を用いたが、LDPC符号の符号長や符号化率は、どのような値であってもよい。例えば、構成行列の行数および列数Pが６の場合、枝総数が６以下であれば、どのような符号長、符号化率のLDPC符号でも、制御信号を代えるだけで、復号装置８００を用いて復号可能である。

さらに、構成行列の行数および列数Pが所定の値で、枝の総数がある値以下、という条件を満たす、あるLDPC符号の復号装置は、その条件を満たす、任意の符号長で、任意の符号化率のLDPC符号を復号することができる。

また、計算部８１１を構成する計算器８２１_kの数および計算器８２１_kの回路の構成は、上述した例に限定されない。また、FIFOメモリ８２２は、RAMに限定されず、レジスタファイルやFIFOなど、その他のメモリマクロにより構成されるようにしてもよい。

同様に、計算部1101を構成する計算器1110_kの数および計算器1110_kの回路の構成は、上述した例に限定されない。また、LIFOメモリ1111と1112は、RAMに限定されず、レジスタファイルやLIFOなど、その他のメモリマクロにより構成されるようにしてもよい。

また、本発明は、第１の演算と第２の演算を交互に行う復号装置８００ではなく、チェックノード演算とバリアブルノード演算を交互に行う復号装置にも適用することができる。この場合、チェックノード演算を行うチェックノード演算器は、図２２の積算前演算器８３１_kの減算器４３１を削除するか、または図２８の減算器1121_kを削除することにより、構成され、バリアブルノード演算を行うバリアブルノード演算器は、図１３の計算器４１５_kの最後に減算器４３１（６３１）を加えることにより構成される。

以上のように、図１９と図２７の復号装置８００では、計算部８１１（１００１）が、計算器８２１_k（計算器1110_k）の数である６個より少ない数の遅延用のFIFOメモリ８２２（LIFOメモリ1111と1112）を備えるので、LDPC符号の復号性能を損なうことなく、復号装置８００の回路規模の削減を行うことができる。

一般的に、LDPC符号は符号長が数千から数万と大きいため、Pの値も数百の大きさを持つものが使われる。その場合には、更に本発明に係る復号装置８００を用いる効果は大きくなる。

また、本発明に係る復号装置８００は、サムプロダクトアルゴリズムを忠実に実装するものであるため、メッセージの量子化以外の復号損失が起きることはない。

なお、上述したLDPC符号を復号する復号装置は、例えば、（ディジタル）衛星放送を受信するチューナなどに適用することができる。

LDPC符号の検査行列Hを説明する図である。パリティ部が下三角行列になっている検査行列Hを示す図である。 LDPC符号の復号手順を説明するフローチャートである。メッセージの流れを説明する図である。 LDPC符号の検査行列Hの例を示す図である。検査行列Hのタナーグラフを示す図である。バリアブルノードを示す図である。チェックノードを示す図である。 LDPC符号の検査行列Hの例を示す図である。ノード演算を６個同時に行う復号装置の構成例を示すブロック図である。図１０の計算部の構成例を示すブロック図である。図１１の計算器の構成例を示すブロック図である。図１０の計算器の構成例を示すブロック図である。図１０の復号途中結果格納用メモリの構成例を示すブロック図である。トレリスを説明する図である。パリティ検査符号のトレリスを説明する図である。 BCJRアルゴリズムを用いてチェックノード演算を行う復号装置の構成例を示すブロック図である。図１７の計算器の構成例を示すブロック図である。本発明の一実施の形態の、LDPC符号を復号する復号装置の第１の構成例を示すブロック図である。図１９の計算部の詳細構成例を示すブロック図である。図２０の計算器と図１２の計算器との関係を説明する図である。積算前演算器の構成例を示すブロック図である。積算器の構成例を示すブロック図である。積算後演算器の構成例を示すブロック図である。図１９の復号装置の復号処理を説明するフローチャートである。図２５のステップＳ５５の第１の演算処理を説明するフローチャートである。本発明の一実施の形態の、LDPC符号を復号する復号装置の第２の構成例を示すブロック図である。図２７の計算部の詳細構成例を示すブロック図である。図２８の計算器と図１８の計算器との関係を説明する図である。減算器の構成例を示すブロック図である。 α演算器の構成例を示すブロック図である。 β演算器の構成例を示すブロック図である。 λ_E演算器の構成例を示すブロック図である。図２８の計算部による第３の演算処理を説明するフローチャートである。

符号の説明

４１０復号途中結果格納用メモリ, ４１１サイクリックシフト回路, ４１３復号途中結果格納用メモリ, ４１４サイクリックシフト回路，４１５計算部，４１６受信用メモリ，４１７制御部, ６１２制御部, ８００復号装置, ８１１計算部, ８２１計算器, ８２２ FIFOメモリ, ８３１積算前演算器, ８３２積算器, ８３３積算後演算器, １００１計算部，１１１０計算器, １１１１,１１１２ LIFOメモリ, １１２１減算器,１１２２ α演算器, １１２３ β演算器, １１２４ λ_E演算器

Claims

LDPC(Low Density Parity Check)符号の復号装置であって、
前記LDPC符号の復号のためのP（１より大きい整数）個の演算を同時に行う演算手段
を備え、
前記演算手段は、
前記演算を行う前記P個の演算器と、
前記P個より少ない数の遅延用の記憶手段と
を備え、
前記P個の演算器は、前記記憶手段を用いて、前記演算を行う
復号装置。
前記演算手段は、Gallagerの前記LDPC符号の復号アルゴリズムに基づく前記P個のチェックノード演算を同時に行う
請求項１に記載の復号装置。
前記記憶手段は、RAM（Random Access Memory）である
請求項２に記載の復号装置。
前記記憶手段は、FIFO（First In First Out）である
請求項２に記載の復号装置。
前記記憶手段は、レジスタファイルである
請求項２に記載の復号装置。
前記演算手段は、BCJRアルゴリズムに基づく前記P個のチェックノード演算を同時に行う
請求項１に記載の復号装置。
前記記憶手段は、RAM（Random Access Memory）である
請求項６に記載の復号装置。
前記記憶手段は、LIFO（Last In First Out）である
請求項６に記載の復号装置。
前記記憶手段は、レジスタファイルである
請求項６に記載の復号装置。
P（１より大きい整数）個より少ない数の遅延用の記憶手段を備えるLDPC(Low Density Parity Check)符号の復号装置の復号方法であって、
前記P個より少ない数の遅延用の記憶手段を用いて、前記LDPC符号の復号のための前記P個の演算を同時に行う演算ステップ
を含む復号方法。