JP2007019170A - Partial soi substrate, manufacturing method thereof, and soi substrate - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce crystal defects in an SOI region and to facilitate mounting of a power device by gettering impurities even in a region surrounded by an insulating film. <P>SOLUTION: In a partial SOI substrate including an SOI region partially formed, there is formed the SOI region comprising an epitaxial layer 3 formed on the substrate 1 and on an insulating film 2 formed partially on the substrate 1; a low resistance region 4 formed on the insulating film 2 including a part of the epitaxial layer 3, and being the same conductivity type as that of the epitaxial layer 3 having higher impurity concentration than the epitaxial layer 3; and a gettering region 5 formed in the low resistance region 4. Further, there is formed a bulk region separated from the SOI region by an element separation layer 6 penetrating the epitaxial layer 3 and reaching the insulating film 2. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、部分的に形成されたＳＯＩ(Silicon On Insulator)領域を有する部分ＳＯＩ基板、及び、部分ＳＯＩ基板の製造方法と、半導体基板内部に絶縁膜が埋め込まれたＳＯＩ基板とに関する。   The present invention relates to a partial SOI substrate having a partially formed SOI (Silicon On Insulator) region, a method for manufacturing the partial SOI substrate, and an SOI substrate in which an insulating film is embedded in a semiconductor substrate.

現在、半導体基板内部に絶縁膜が埋め込まれたＳＯＩ基板は、素子分離が容易であって寄生素子が少ないので、様々なＬＳＩ(Large Scale Integration)に使用されている。例えば、ＳＯＩ基板は、高速で動作するＬＳＩ、及び、高耐圧用ＬＳＩで使用されている。また、通常の半導体基板であるバルク基板は、大電流を流すＬＳＩ、高性能のＤＲＡＭ(Dynamic Random Access Memory)、及び、高性能のアナログＬＳＩで使用されている。部分ＳＯＩ基板は、これらのＳＯＩ基板とバルク基板との利点を合わせて有している。具体的には、この部分ＳＯＩ基板は、これらのＳＯＩ基板とバルク基板とを１枚の基板に有することができるので、それぞれの領域に合わせて多種多様な素子を搭載でき、注目されている。   At present, an SOI substrate in which an insulating film is embedded in a semiconductor substrate is used for various LSIs (Large Scale Integration) because element isolation is easy and there are few parasitic elements. For example, SOI substrates are used in LSIs that operate at high speed and LSIs for high voltage resistance. In addition, a bulk substrate, which is a normal semiconductor substrate, is used in LSIs that flow a large current, high-performance DRAM (Dynamic Random Access Memory), and high-performance analog LSIs. The partial SOI substrate has the advantages of these SOI substrate and bulk substrate. Specifically, since this partial SOI substrate can have these SOI substrate and bulk substrate on a single substrate, a wide variety of elements can be mounted in accordance with each region, and is attracting attention.

この部分ＳＯＩ基板において、ゲート酸化膜等の信頼性を向上させるため、素子が形成されるＳＯＩ領域の不純物を、絶縁膜に囲まれた領域でもゲッタリングする技術が必要となっている。   In this partial SOI substrate, in order to improve the reliability of a gate oxide film or the like, a technique for gettering impurities in an SOI region where an element is formed even in a region surrounded by an insulating film is required.

例えば、選択エピタキシャル成長と横エピタキシャル成長とにより、ＳＯＩ領域を形成する技術が提案されている（例えば、非特許文献１参照）。
また、ＳＥＧ(Selective Epitaxy Growth)とＳＰＥ(Solid Phase Epitaxy)とにより、ＳｉＯ2酸化膜の上にＳＯＩ領域を形成する技術が提案されている（例えば、非特許文献２、３、４参照）。 For example, a technique for forming an SOI region by selective epitaxial growth and lateral epitaxial growth has been proposed (see, for example, Non-Patent Document 1).
Further, a technique for forming an SOI region on a SiO 2 oxide film by SEG (Selective Epitaxy Growth) and SPE (Solid Phase Epitaxy) has been proposed (for example, see Non-Patent Documents 2, 3, and 4).

なお、ベース用半導体基板と素子形成用半導体基板とを、絶縁膜を介して張り合わせる技術が提案されている（例えば、特許文献１、２参照）。
また、リンイオンをドーピングしたシリコン非晶質膜から、ＳＯＩ領域を形成する技術が提案されている（例えば、特許文献３参照）。 A technique has been proposed in which a base semiconductor substrate and an element formation semiconductor substrate are bonded together via an insulating film (see, for example, Patent Documents 1 and 2).
Further, a technique for forming an SOI region from a silicon amorphous film doped with phosphorus ions has been proposed (see, for example, Patent Document 3).

また、Ｎｉを使用してＭＩＬＣ(Metal Induced Lateral Crystallization)により、ＳｉＯ2酸化膜の上にＳＯＩ領域を形成する技術が提案されている（例えば、非特許文献５、６参照）。
特開平１０−３２２０９号公報 特開２００２−１３４７２１号公報 特開平２−２１１６１６号公報 R. Zingg, J. Friedrich and G. Neudeck, "Three-Dimensional Stacked MOS Transistors by Localized Silicon Epitaxial Overgrowth", IEEE Tran. Elec. Device, Vol. 37, No. 6, 1990, pp. 1452-1461 M. Kumar, H. Liu, J. K. O. Sin, J. Wan, and K. L. Wang, "A 3-D BiCMOS Technology Using Selective Epitaxial Growth (SEG) and Lateral Solid Phase Epitaxy (LSPE)", IEDM Tech. Dig. , pp. 729-732, December 2001 V. Subramanian and K. C. Saraswat, "High-Performance Germanium-Seeded Laterally Crystallized TFT's for Vertical Device Integration", IEEE Trans. Elec. Device, Vol. 45, pp. 1934-1939, September 1998 J. H. Oh, C. J. Kim and H. Ishiwara, "Enhanced Growth Mechanism in Lateral Solid-Phase Epitaxy of Si Films Simultaneously Doped with P and Ge Atoms", J. Appl. Phys. Vol. 35, 1996, pp. 1605-1610 V. W. C. Chan, P. C. H. Chan and M. Chan, "Multiple Layers of CMOS Integrated Circuits Using Recrystallized Silicon Film", IEEE Tran. Elec. Device, Vol. 22, pp. 77-79, February 2001 H. Wang, M. Chan, S. Jagar, V. M. C. Poon, M. Qin, Y. Wang and P. K. Ko, "Super Thin-Film Transistor with SOI CMOS Performance Formed by a Novel Grain Enhancement Method", IEEE Tran. Elec. Device, Vol. 47, pp. 1580-1586, August 2000 Further, a technique for forming an SOI region on a SiO 2 oxide film by MILC (Metal Induced Lateral Crystallization) using Ni has been proposed (see, for example, Non-Patent Documents 5 and 6).
Japanese Patent Laid-Open No. 10-32209 JP 2002-134721 A JP-A-2-21616 R. Zingg, J. Friedrich and G. Neudeck, "Three-Dimensional Stacked MOS Transistors by Localized Silicon Epitaxial Overgrowth", IEEE Tran. Elec. Device, Vol. 37, No. 6, 1990, pp. 1452-1461 M. Kumar, H. Liu, JKO Sin, J. Wan, and KL Wang, "A 3-D BiCMOS Technology Using Selective Epitaxial Growth (SEG) and Lateral Solid Phase Epitaxy (LSPE)", IEDM Tech. Dig., Pp . 729-732, December 2001 V. Subramanian and KC Saraswat, "High-Performance Germanium-Seeded Laterally Crystallized TFT's for Vertical Device Integration", IEEE Trans. Elec. Device, Vol. 45, pp. 1934-1939, September 1998 JH Oh, CJ Kim and H. Ishiwara, "Enhanced Growth Mechanism in Lateral Solid-Phase Epitaxy of Si Films Simultaneously Doped with P and Ge Atoms", J. Appl. Phys. Vol. 35, 1996, pp. 1605-1610 VWC Chan, PCH Chan and M. Chan, "Multiple Layers of CMOS Integrated Circuits Using Recrystallized Silicon Film", IEEE Tran. Elec. Device, Vol. 22, pp. 77-79, February 2001 H. Wang, M. Chan, S. Jagar, VMC Poon, M. Qin, Y. Wang and PK Ko, "Super Thin-Film Transistor with SOI CMOS Performance Formed by a Novel Grain Enhancement Method", IEEE Tran. Elec. Device, Vol. 47, pp. 1580-1586, August 2000

しかし、非特許文献１によって開示された技術では、ＳＯＩ領域に多くの結晶欠陥が発生してしまう。
また、非特許文献２、３、４によって開示された技術では、結晶粒径が小さく、パワーデバイスに向いていない。 However, with the technique disclosed in Non-Patent Document 1, many crystal defects occur in the SOI region.
Further, the techniques disclosed in Non-Patent Documents 2, 3, and 4 have a small crystal grain size and are not suitable for power devices.

本発明は、このような点に鑑みてなされたものであり、絶縁膜に囲まれた領域でも不純物をゲッタリングでき、ＳＯＩ領域の結晶欠陥が少なく、また、パワーデバイスの搭載が容易な部分ＳＯＩ基板、部分ＳＯＩ基板の製造方法、及び、ＳＯＩ基板を提供することを目的とする。   The present invention has been made in view of the above points. Partial SOI which can getter impurities even in a region surrounded by an insulating film, has few crystal defects in the SOI region, and can easily mount a power device. It is an object to provide a substrate, a method for manufacturing a partial SOI substrate, and an SOI substrate.

本発明では、上記課題を解決するために、図１に例示するように、部分的に形成されたＳＯＩ領域を有する部分ＳＯＩ基板において、基板と前記基板の上に部分的に形成された絶縁膜との上に形成されたエピタキシャル層と、前記絶縁膜の上に前記エピタキシャル層の一部を含んで形成され、前記エピタキシャル層と同導電型で前記エピタキシャル層よりも不純物濃度が高い低抵抗領域と、前記低抵抗領域内部に形成されたゲッタリング領域と、を有するＳＯＩ領域と、前記エピタキシャル層を貫通して前記絶縁膜に達する素子分離層によって前記ＳＯＩ領域と分離されたバルク領域と、を有することを特徴とする部分ＳＯＩ基板が提供される。   In the present invention, in order to solve the above problem, as illustrated in FIG. 1, in a partial SOI substrate having a partially formed SOI region, a substrate and an insulating film partially formed on the substrate An epitaxial layer formed on the insulating film, including a part of the epitaxial layer, and a low resistance region having the same conductivity type as the epitaxial layer and having an impurity concentration higher than that of the epitaxial layer; An SOI region having a gettering region formed in the low resistance region, and a bulk region separated from the SOI region by an element isolation layer that penetrates the epitaxial layer and reaches the insulating film. A partial SOI substrate is provided.

このような部分ＳＯＩ基板によると、ＳＯＩ領域が完全に絶縁膜に囲まれてもゲッタリング領域を有するので、不純物をゲッタリングできる。また、エピタキシャル層はエピタキシャル成長したので、結晶品質は高くなる。また、低抵抗領域によってデバイスの空乏層はゲッタリング領域に達しないので、パワーデバイスの搭載が容易になる。   According to such a partial SOI substrate, the gettering region can be obtained even if the SOI region is completely surrounded by the insulating film, so that impurities can be gettered. Further, since the epitaxial layer is epitaxially grown, the crystal quality is improved. In addition, since the depletion layer of the device does not reach the gettering region due to the low resistance region, the power device can be easily mounted.

また、本発明では、上記課題を解決するために、部分的に形成されたＳＯＩ領域を有する部分ＳＯＩ基板の製造方法において、基板の上に、絶縁膜を部分的に形成する絶縁膜形成工程と、前記絶縁膜が形成されていない前記基板の上に、一の結晶領域と他の結晶領域とをエピタキシャル成長させる結晶領域形成工程と、前記一の結晶領域の上に、酸化膜を形成する酸化膜形成工程と、前記酸化膜の上に、窒化膜を形成する窒化膜形成工程と、前記基板に、シリコン非晶質膜もしくはシリコンゲルマニウム非晶質膜を堆積する非晶質膜堆積工程と、前記窒化膜の上の前記シリコン非晶質膜もしくは前記シリコンゲルマニウム非晶質膜を除去する非晶質膜除去工程と、前記窒化膜と前記酸化膜とをマスクとし、前記非晶質膜堆積工程によって堆積した前記シリコン非晶質膜もしくは前記シリコンゲルマニウム非晶質膜に、砒素イオンもしくは砒素イオンとシリコンイオンとを、イオン注入するイオン注入工程と、前記イオン注入工程によってイオン注入された領域を固相成長させる固相成長工程と、前記窒化膜と前記酸化膜とを除去する除去工程と、前記基板に、エピタキシャル層を形成するエピタキシャル成長工程と、前記エピタキシャル層を貫通して前記絶縁膜に達する素子分離層を形成する素子分離工程と、を有することを特徴とする部分ＳＯＩ基板の製造方法が提供される。   According to the present invention, in order to solve the above-described problem, an insulating film forming step of partially forming an insulating film on a substrate in a method for manufacturing a partial SOI substrate having a partially formed SOI region, A crystal region forming step of epitaxially growing one crystal region and another crystal region on the substrate on which the insulating film is not formed; and an oxide film forming an oxide film on the one crystal region A forming step, a nitride film forming step for forming a nitride film on the oxide film, an amorphous film deposition step for depositing a silicon amorphous film or a silicon germanium amorphous film on the substrate, and An amorphous film removing process for removing the silicon amorphous film or the silicon germanium amorphous film on the nitride film, and the amorphous film deposition process using the nitride film and the oxide film as a mask. Deposition In addition, an ion implantation step of ion-implanting arsenic ions or arsenic ions and silicon ions into the silicon amorphous film or the silicon germanium amorphous film, and solid-phase growth of the region implanted by the ion implantation step A solid phase growth step, a removal step of removing the nitride film and the oxide film, an epitaxial growth step of forming an epitaxial layer on the substrate, and an element isolation layer reaching the insulating film through the epitaxial layer There is provided an element isolation step for forming a partial SOI substrate.

このような部分ＳＯＩ基板の製造方法によると、ＳＯＩ領域が完全に絶縁膜に囲まれてもゲッタリング領域を有するので、不純物をゲッタリングできる。また、エピタキシャル層はエピタキシャル成長したので、結晶品質は高くなる。また、低抵抗領域によってデバイスの空乏層はゲッタリング領域に達しないので、パワーデバイスの搭載が容易になる。   According to such a method for manufacturing a partial SOI substrate, impurities can be gettered because the SOI region has a gettering region even if the SOI region is completely surrounded by an insulating film. Further, since the epitaxial layer is epitaxially grown, the crystal quality is improved. In addition, since the depletion layer of the device does not reach the gettering region due to the low resistance region, the power device can be easily mounted.

また、本発明では、上記課題を解決するために、部分的に形成されたＳＯＩ領域を有する部分ＳＯＩ基板の製造方法において、基板の上に、絶縁物を部分的に形成する絶縁物形成工程と、前記基板の上に、絶縁膜を部分的に形成する絶縁膜形成工程と、前記基板に、第１のエピタキシャル層と第２のエピタキシャル層とを形成する第１のエピタキシャル成長工程と、前記第１のエピタキシャル層と前記第２のエピタキシャル層とを、前記絶縁物が露出するように研磨する研磨工程と、前記第１のエピタキシャル層の少なくとも一部の上にマスクを形成するマスク形成工程と、前記基板に、砒素イオンをイオン注入するイオン注入工程と、前記イオン注入工程によってイオン注入された領域を熱処理する熱処理工程と、前記基板に、第３のエピタキシャル層を形成する第２のエピタキシャル成長工程と、前記第３のエピタキシャル層を貫通して前記絶縁膜に達する素子分離層を形成する素子分離工程と、を有することを特徴とする部分ＳＯＩ基板の製造方法が提供される。   Further, in the present invention, in order to solve the above problems, in the method for manufacturing a partial SOI substrate having a partially formed SOI region, an insulator forming step of partially forming an insulator on the substrate; An insulating film forming step for partially forming an insulating film on the substrate; a first epitaxial growth step for forming a first epitaxial layer and a second epitaxial layer on the substrate; and the first A polishing step of polishing the epitaxial layer and the second epitaxial layer so that the insulator is exposed, a mask forming step of forming a mask on at least a part of the first epitaxial layer, and An ion implantation step of implanting arsenic ions into the substrate, a heat treatment step of heat treating the region implanted by the ion implantation step, and a third epitaxial layer on the substrate A partial SOI substrate manufacturing method comprising: a second epitaxial growth step for forming a axial layer; and an element isolation step for forming an element isolation layer that penetrates the third epitaxial layer and reaches the insulating film. A method is provided.

このような部分ＳＯＩ基板の製造方法によると、ＳＯＩ領域が完全に絶縁膜に囲まれてもゲッタリング領域を有するので、不純物をゲッタリングできる。また、エピタキシャル層はエピタキシャル成長したので、結晶品質は高くなる。また、低抵抗領域によってデバイスの空乏層はゲッタリング領域に達しないので、パワーデバイスの搭載が容易になる。   According to such a method for manufacturing a partial SOI substrate, impurities can be gettered because the SOI region has a gettering region even if the SOI region is completely surrounded by an insulating film. Further, since the epitaxial layer is epitaxially grown, the crystal quality is improved. In addition, since the depletion layer of the device does not reach the gettering region due to the low resistance region, the power device can be easily mounted.

また、本発明では、上記課題を解決するために、部分的に形成されたＳＯＩ領域を有する部分ＳＯＩ基板の製造方法において、基板の上の一部に、酸化膜を部分的に形成する酸化膜形成工程と、前記酸化膜をマスクとし、前記基板に、酸素イオンをイオン注入する酸素イオン注入工程と、前記酸化膜を除去する酸化膜除去工程と、前記基板内部に埋込酸化膜を形成する埋込酸化膜形成工程と、前記酸化膜が除去された領域にマスクを形成するマスク形成工程と、前記基板に、砒素イオンをイオン注入するイオン注入工程と、前記イオン注入工程によってイオン注入された領域を熱処理する熱処理工程と、前記基板に、エピタキシャル層を形成するエピタキシャル成長工程と、前記エピタキシャル層を貫通して前記埋込酸化膜に達する素子分離層を形成する素子分離工程と、を有することを特徴とする部分ＳＯＩ基板の製造方法が提供される。   According to the present invention, in order to solve the above problems, in a method for manufacturing a partial SOI substrate having a partially formed SOI region, an oxide film that partially forms an oxide film on a part of the substrate Forming an oxide film as a mask, an oxygen ion implantation process for implanting oxygen ions into the substrate, an oxide film removing process for removing the oxide film, and forming a buried oxide film in the substrate A buried oxide film forming step, a mask forming step for forming a mask in a region where the oxide film has been removed, an ion implantation step for ion-implanting arsenic ions into the substrate, and an ion implantation by the ion implantation step. A heat treatment step for heat-treating the region; an epitaxial growth step for forming an epitaxial layer on the substrate; and element isolation that reaches the buried oxide film through the epitaxial layer. Method for producing a partial SOI substrate, characterized by having an element isolation step for forming is provided.

このような部分ＳＯＩ基板の製造方法によると、ＳＯＩ領域が完全に絶縁膜に囲まれてもゲッタリング領域を有するので、不純物をゲッタリングできる。また、エピタキシャル層はエピタキシャル成長したので、結晶品質は高くなる。また、低抵抗領域によってデバイスの空乏層はゲッタリング領域に達しないので、パワーデバイスの搭載が容易になる。   According to such a method for manufacturing a partial SOI substrate, impurities can be gettered because the SOI region has a gettering region even if the SOI region is completely surrounded by an insulating film. Further, since the epitaxial layer is epitaxially grown, the crystal quality is improved. In addition, since the depletion layer of the device does not reach the gettering region due to the low resistance region, the power device can be easily mounted.

本発明では、ＳＯＩ領域のエピタキシャル層の一部を含んで低抵抗領域が形成され、その低抵抗領域内部にゲッタリング領域が形成されるようにする。
このようにすると、ＳＯＩ領域が完全に絶縁膜に囲まれてもゲッタリング領域を有するので、不純物をゲッタリングできる。また、エピタキシャル層はエピタキシャル成長したので、結晶品質は高くなる。また、低抵抗領域によってデバイスの空乏層はゲッタリング領域に達しないので、パワーデバイスの搭載が容易になる。 In the present invention, a low resistance region is formed including a part of the epitaxial layer in the SOI region, and a gettering region is formed inside the low resistance region.
In this case, even if the SOI region is completely surrounded by the insulating film, the gettering region is included, so that impurities can be gettered. Further, since the epitaxial layer is epitaxially grown, the crystal quality is improved. In addition, since the depletion layer of the device does not reach the gettering region due to the low resistance region, the power device can be easily mounted.

以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、本発明の実施の形態の部分ＳＯＩ基板の構造について説明する。図１は、部分ＳＯＩ基板の要部断面模式図である。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
First, the structure of the partial SOI substrate according to the embodiment of the present invention will be described. FIG. 1 is a schematic cross-sectional view of an essential part of a partial SOI substrate.

部分ＳＯＩ基板は、半導体からなる基板１、絶縁膜２、半導体からなるエピタキシャル層３、低抵抗領域４、低抵抗領域４の内部に形成されるゲッタリング領域５、及び、素子分離層６を有している。   The partial SOI substrate has a substrate 1 made of a semiconductor, an insulating film 2, an epitaxial layer 3 made of a semiconductor, a low resistance region 4, a gettering region 5 formed inside the low resistance region 4, and an element isolation layer 6. is doing.

エピタキシャル層３は、基板１と基板１の上に部分的に形成された絶縁膜２との上に形成されている。絶縁膜２の上にエピタキシャル層３の一部を含んで低抵抗領域４が形成され、その低抵抗領域４内部にゲッタリング領域５が形成され、ＳＯＩ領域が形成されている。部分ＳＯＩ基板において、エピタキシャル層３を貫通して絶縁膜２に達する素子分離層６によってＳＯＩ領域と分離された、基板１とエピタキシャル層３の基板１と接触する領域とからなるバルク領域が形成されている。バルク領域には大電流を駆動するパワーデバイス（図示せず）が形成され、ＳＯＩ領域にはそのパワーデバイスを制御するデバイス（図示せず）が形成されている。   Epitaxial layer 3 is formed on substrate 1 and insulating film 2 partially formed on substrate 1. A low resistance region 4 including a part of the epitaxial layer 3 is formed on the insulating film 2, a gettering region 5 is formed inside the low resistance region 4, and an SOI region is formed. In the partial SOI substrate, a bulk region is formed which is separated from the SOI region by the element isolation layer 6 which penetrates the epitaxial layer 3 and reaches the insulating film 2 and which is in contact with the substrate 1 of the epitaxial layer 3. ing. A power device (not shown) for driving a large current is formed in the bulk region, and a device (not shown) for controlling the power device is formed in the SOI region.

ここで、低抵抗領域４は、エピタキシャル層３と同導電型でエピタキシャル層３よりも不純物濃度が高い。絶縁膜２と素子分離層６とは、各デバイスを電気的に分離する。
このような部分ＳＯＩ基板において、Ｃｕ、Ｎｉ、及び、Ｆｅ等の不純物は、完全に絶縁膜に囲まれた各ＳＯＩ領域に閉じ込められる。これらの各ＳＯＩ領域は、ＢＯＸ(Buried Oxide)である絶縁膜２を有し、Ｃｕ等の遷移金属イオンの不純物は、シリコンやシリコン酸化物に対して高い拡散係数を有するので、ＢＯＸを突き抜けないで低抵抗領域４、及び、ゲッタリング領域５にゲッタリングされ、もしくは、ＢＯＸを突き抜けて基板１中の酸素析出物等にゲッタリングされる。このＣｕ以外のＮｉ、及び、Ｆｅ等の不純物は、シリコンやシリコン酸化物に対して低い拡散係数を有するので、ＢＯＸを突き抜けないで低抵抗領域４、及び、ゲッタリング領域５にゲッタリングされる。 Here, the low resistance region 4 has the same conductivity type as the epitaxial layer 3 and has a higher impurity concentration than the epitaxial layer 3. The insulating film 2 and the element isolation layer 6 electrically isolate each device.
In such a partial SOI substrate, impurities such as Cu, Ni, and Fe are confined in each SOI region completely surrounded by an insulating film. Each of these SOI regions has an insulating film 2 that is a BOX (Buried Oxide), and impurities of transition metal ions such as Cu have a high diffusion coefficient with respect to silicon and silicon oxide, and therefore do not penetrate the BOX. Thus, gettering is performed in the low resistance region 4 and the gettering region 5, or through the BOX, gettering is performed on oxygen precipitates or the like in the substrate 1. Since impurities other than Cu, such as Ni and Fe, have a low diffusion coefficient with respect to silicon and silicon oxide, they are gettered to the low resistance region 4 and the gettering region 5 without penetrating the BOX. .

以下、第１の実施の形態における部分ＳＯＩ基板の製造方法について、製造工程順に説明する。図２は、第１の実施の形態における第１の製造工程を示す図である。図３は、第１の実施の形態における第２の製造工程を示す図である。図４は、第１の実施の形態における第３の製造工程を示す図である。図５は、第１の実施の形態における第４の製造工程を示す図である。図６は、第１の実施の形態における第５の製造工程を示す図である。図７は、第１の実施の形態における第６の製造工程を示す図である。図８は、第１の実施の形態における第７の製造工程を示す図である。   Hereinafter, a method for manufacturing the partial SOI substrate according to the first embodiment will be described in the order of manufacturing steps. FIG. 2 is a diagram showing a first manufacturing process in the first embodiment. FIG. 3 is a diagram illustrating a second manufacturing process according to the first embodiment. FIG. 4 is a diagram showing a third manufacturing process in the first embodiment. FIG. 5 is a diagram showing a fourth manufacturing process in the first embodiment. FIG. 6 is a diagram showing a fifth manufacturing process in the first embodiment. FIG. 7 is a diagram showing a sixth manufacturing process in the first embodiment. FIG. 8 is a diagram showing a seventh manufacturing process in the first embodiment.

まず、図２に例示するように、ＬＯＣＯＳ(Local Oxidation of Silicon)製造工程により、シリコンからなる１枚の基板１０に厚さ約０．１μｍ〜２．０μｍの複数のＢＯＸ１１とシリコンを露出させる開口部１２、１３とを形成する。また、図２に例示するように、シリコン酸化膜を堆積してフォトリソグラフィとエッチングとにより、１枚の基板１０に厚さ約０．１μｍ〜２．０μｍの複数のＢＯＸ１１とシリコンを露出させる開口部１２、１３とを形成する。この場合、開口部１２、１３に露出したシリコンの結晶ダメージを抑制するように、エッチングを実行する。これらのフォトリソグラフィとエッチングとを用いるので、高耐圧用デバイスに適した酸化膜の厚さを実現できる。   First, as illustrated in FIG. 2, a plurality of BOXs 11 having a thickness of about 0.1 μm to 2.0 μm and openings for exposing silicon are formed on one substrate 10 made of silicon by a LOCOS (Local Oxidation of Silicon) manufacturing process. Parts 12 and 13 are formed. Further, as illustrated in FIG. 2, a plurality of BOXs 11 having a thickness of about 0.1 μm to 2.0 μm and silicon are exposed on one substrate 10 by depositing a silicon oxide film and performing photolithography and etching. Parts 12 and 13 are formed. In this case, etching is performed so as to suppress crystal damage of silicon exposed in the openings 12 and 13. Since these photolithography and etching are used, it is possible to realize an oxide film thickness suitable for a high voltage device.

次に、図３に例示するように、ＨＣｌ添加のＳｉＨ2Ｃｌ2の熱分解を利用し、シリコンの選択エピタキシャル成長により、開口部１２、１３に領域１４、１５を成長させる。この場合、ＢＯＸ１１表面の核形成を抑制するように、選択エピタキシャル成長させる。 Next, as illustrated in FIG. 3, the regions 14 and 15 are grown in the openings 12 and 13 by selective epitaxial growth of silicon using thermal decomposition of SiH 2 Cl 2 added with HCl. In this case, selective epitaxial growth is performed so as to suppress nucleation of the BOX 11 surface.

次に、図４に例示するように、ＢＯＸ１１と領域１４とを露出するように、領域１５に厚さ約３０ｎｍの酸化膜１６を堆積し、その酸化膜１６上に厚さ約１００ｎｍの窒化膜１７を堆積する。   Next, as illustrated in FIG. 4, an oxide film 16 having a thickness of about 30 nm is deposited on the region 15 so as to expose the BOX 11 and the region 14, and a nitride film having a thickness of about 100 nm is formed on the oxide film 16. 17 is deposited.

次に、図５に例示するように、基板１０全面にシリコン非晶質膜、もしくは、ゲルマニウムの組成比が約０．１％〜０．６％のシリコンゲルマニウム非晶質膜を堆積する。堆積した後、窒化膜１７を露出させ、領域１８を形成する。ここで、非晶質膜を用いるので、エピタキシャル成長における結晶粒径が大きくなる。   Next, as illustrated in FIG. 5, a silicon amorphous film or a silicon germanium amorphous film having a germanium composition ratio of about 0.1% to 0.6% is deposited on the entire surface of the substrate 10. After the deposition, the nitride film 17 is exposed and a region 18 is formed. Here, since an amorphous film is used, the crystal grain size in epitaxial growth becomes large.

次に、図６に例示するように、窒化膜１７を覆うように、フォトレジスト１９を堆積する。そのフォトレジスト１９をマスクとし、約１×１０15ｃｍ-2〜３×１０15ｃｍ-2ドーズの砒素イオンを注入する。ここで、エピタキシャル成長を促すため、約２×１０15ｃｍ-2ドーズのシリコンイオンも注入することができる。注入した後、フォトレジスト１９を除去して洗浄する。このようにイオン注入された領域１８を、固相エピタキシャル成長により、温度約５００℃〜６２０℃で数時間惰性気体で再結晶させる。領域１８にはイオン注入による注入ダメージ領域が形成される（図示せず）。この注入ダメージ領域と領域１８中の残存結晶欠陥による緩和誘起ゲッタリング及び高濃度砒素領域のフェルミ準位効果から来る偏析誘起ゲッタリングがゲッタリング源を形成する。 Next, as illustrated in FIG. 6, a photoresist 19 is deposited so as to cover the nitride film 17. Arsenic ions with a dose of about 1 × 10 15 cm −2 to 3 × 10 15 cm −2 are implanted using the photoresist 19 as a mask. Here, in order to promote epitaxial growth, silicon ions of about 2 × 10 15 cm −2 dose can also be implanted. After the implantation, the photoresist 19 is removed and washed. The ion-implanted region 18 is recrystallized with an inert gas at a temperature of about 500 ° C. to 620 ° C. for several hours by solid phase epitaxial growth. An implantation damage region by ion implantation is formed in the region 18 (not shown). Relaxation induced gettering due to the implanted damage region and residual crystal defects in the region 18 and segregation induced gettering resulting from the Fermi level effect in the high-concentration arsenic region form a gettering source.

次に、図７に例示するように、ドライエッチングにより、窒化膜１７を除去し、ウェットエッチングにより、酸化膜１６を除去する。除去した後、初期成長レートを低くし領域１８表面の欠陥を埋めるバッファ領域２１を形成してから、ハイレートのエピタキシャル成長に切り替える。エピタキシャル成長と素子製造プロセスの熱バジェットで前記砒素を拡散し領域１８とバッファ領域２１を含むゲッタリング領域２２ａを内包する低抵抗領域２２を形成する。なお、ここでは使用しないリンイオンの拡散係数は大きいが、ここでイオン注入された砒素イオンの拡散係数は小さいので、シリコンからなるエピタキシャル層２０の成長と熱バジェットとに対し、厳しい制限は存在しない。   Next, as illustrated in FIG. 7, the nitride film 17 is removed by dry etching, and the oxide film 16 is removed by wet etching. After the removal, the buffer layer 21 that fills the defects on the surface of the region 18 is formed by lowering the initial growth rate, and then switched to the high-rate epitaxial growth. The low-resistance region 22 including the gettering region 22a including the region 18 and the buffer region 21 is formed by diffusing the arsenic by epitaxial growth and a thermal budget of the device manufacturing process. Although the diffusion coefficient of phosphorus ions not used here is large, the diffusion coefficient of arsenic ions implanted here is small, so that there is no strict limitation on the growth and thermal budget of the epitaxial layer 20 made of silicon.

次に、図８に例示するように、側壁酸化膜（図示せず）とその側壁酸化膜の内側に埋め込まれたポリシリコン（図示せず）とを有する素子分離層２３を形成する。
以下、第２の実施の形態における部分ＳＯＩ基板の製造方法について、製造工程順に説明する。図９は、第２の実施の形態における第１の製造工程を示す図である。図１０は、第２の実施の形態における第２の製造工程を示す図である。図１１は、第２の実施の形態における第３の製造工程を示す図である。図１２は、第２の実施の形態における第４の製造工程を示す図である。図１３は、第２の実施の形態における第５の製造工程を示す図である。図１４は、第２の実施の形態における第６の製造工程を示す図である。図１５は、第２の実施の形態における第７の製造工程を示す図である。 Next, as illustrated in FIG. 8, an element isolation layer 23 having a sidewall oxide film (not shown) and polysilicon (not shown) embedded inside the sidewall oxide film is formed.
Hereinafter, a method for manufacturing the partial SOI substrate in the second embodiment will be described in the order of the manufacturing steps. FIG. 9 is a diagram showing a first manufacturing process in the second embodiment. FIG. 10 is a diagram illustrating a second manufacturing process according to the second embodiment. FIG. 11 is a diagram illustrating a third manufacturing process according to the second embodiment. FIG. 12 is a diagram showing a fourth manufacturing process in the second embodiment. FIG. 13 is a diagram illustrating a fifth manufacturing process according to the second embodiment. FIG. 14 is a diagram illustrating a sixth manufacturing process in the second embodiment. FIG. 15 is a diagram illustrating a seventh manufacturing process according to the second embodiment.

まず、図９に例示するように、シリコンからなる１枚の基板１０に厚さ約０．５μｍ以上のシリコン酸化膜を堆積してフォトリソグラフィとエッチングとにより、幅約１μｍ〜２μｍの領域２４を形成する。   First, as illustrated in FIG. 9, a silicon oxide film having a thickness of about 0.5 μm or more is deposited on a single substrate 10 made of silicon, and a region 24 having a width of about 1 μm to 2 μm is formed by photolithography and etching. Form.

次に、図１０に例示するように、ＬＯＣＯＳ製造工程により、１枚の基板１０に厚さ約０．１μｍ〜３．０μｍの複数のＢＯＸ２５とシリコンを露出させる開口部２６、２７とを形成する。また、図１０に例示するように、シリコン酸化膜を堆積してフォトリソグラフィとエッチングとにより、１枚の基板１０に厚さ約０．１μｍ〜３．０μｍの複数のＢＯＸ２５とシリコンを露出させる開口部２６、２７とを形成する。この場合、開口部２６、２７に露出したシリコンの結晶ダメージを抑制するように、エッチングを実行する。これらのフォトリソグラフィとエッチングとを用いるので、高耐圧用デバイスに適した酸化膜の厚さを実現できる。   Next, as illustrated in FIG. 10, a plurality of BOX 25 having a thickness of about 0.1 μm to 3.0 μm and openings 26 and 27 for exposing silicon are formed on one substrate 10 by a LOCOS manufacturing process. . Further, as illustrated in FIG. 10, a plurality of BOX 25 having a thickness of about 0.1 μm to 3.0 μm and silicon are exposed on one substrate 10 by depositing a silicon oxide film and performing photolithography and etching. Parts 26 and 27 are formed. In this case, etching is performed so as to suppress crystal damage of silicon exposed in the openings 26 and 27. Since these photolithography and etching are used, it is possible to realize an oxide film thickness suitable for a high voltage device.

次に、図１１に例示するように、ＨＣｌ添加のＳｉＨ2Ｃｌ2の熱分解を利用し、ＢＯＸ２５表面の核形成を抑制するようなシリコンの選択エピタキシャル成長と横エピタキシャル成長とにより、開口部２６、２７にエピタキシャル層２８、２９を成長させる。 Next, as illustrated in FIG. 11, the openings 26 and 27 are formed by selective epitaxial growth and lateral epitaxial growth of silicon that suppresses nucleation of the BOX 25 surface by utilizing thermal decomposition of HCl-added SiH 2 Cl 2. Epitaxial layers 28 and 29 are grown.

次に、図１２に例示するように、化学機械研磨により、エピタキシャル層２８、２９を領域２４が露出するまで平坦化して洗浄する。
次に、図１３に例示するように、エピタキシャル層２９を覆うように、フォトレジスト３０を堆積する。そのフォトレジスト３０をマスクとし、約１×１０15ｃｍ-2〜３×１０15ｃｍ-2ドーズの砒素イオンを注入する。エピタキシャル層２８にはイオン注入による注入ダメージ領域が形成される（図示せず）。この注入ダメージ領域（後ほど熱処理）と領域２８を形成する際の結晶欠陥による緩和誘起ゲッタリング及び高濃度砒素領域のフェルミ準位効果から来る偏析誘起ゲッタリングがゲッタリング源を形成する。注入した後、フォトレジスト３０を除去して洗浄する。 Next, as illustrated in FIG. 12, the epitaxial layers 28 and 29 are planarized and cleaned by chemical mechanical polishing until the region 24 is exposed.
Next, as illustrated in FIG. 13, a photoresist 30 is deposited so as to cover the epitaxial layer 29. Using the photoresist 30 as a mask, arsenic ions having a dose of about 1 × 10 15 cm −2 to 3 × 10 15 cm −2 are implanted. In the epitaxial layer 28, an implantation damage region is formed by ion implantation (not shown). Relaxation induced gettering due to crystal defects in forming this implantation damage region (later heat treatment) and region 28 and segregation induced gettering resulting from the Fermi level effect in the high concentration arsenic region form a gettering source. After the implantation, the photoresist 30 is removed and washed.

次に、図１４に例示するように、初期成長レートを低くしエピタキシャル層２８表面の欠陥を埋めるバッファ領域３２を形成してから、ハイレートのエピタキシャル成長に切り替える。エピタキシャル成長と素子製造プロセスの熱バジェットで前記砒素を拡散しエピタキシャル層２８とバッファ領域３２を含むゲッタリング領域３３ａを内包する低抵抗領域３３を形成する。なお、ここでは使用しないリンイオンの拡散係数は大きいが、ここでイオン注入された砒素イオンの拡散係数は小さいので、シリコンからなるエピタキシャル層３１の成長と熱バジェットとに対し、厳しい制限は存在しない。   Next, as illustrated in FIG. 14, after the buffer region 32 for filling the defects on the surface of the epitaxial layer 28 is formed by lowering the initial growth rate, switching to high-rate epitaxial growth is performed. The arsenic is diffused by a thermal budget of the epitaxial growth and the device manufacturing process to form the low resistance region 33 including the gettering region 33a including the epitaxial layer 28 and the buffer region 32. Although the diffusion coefficient of phosphorus ions not used here is large, the diffusion coefficient of arsenic ions implanted here is small, so that there is no strict limitation on the growth and thermal budget of the epitaxial layer 31 made of silicon.

次に、図１５に例示するように、側壁酸化膜（図示せず）とその側壁酸化膜の内側に埋め込まれたポリシリコン（図示せず）とを有する素子分離層３４を形成する。
以下、第３の実施の形態における部分ＳＯＩ基板の製造方法について、製造工程順に説明する。図１６は、第３の実施の形態における第１の製造工程を示す図である。図１７は、第３の実施の形態における第２の製造工程を示す図である。図１８は、第３の実施の形態における第３の製造工程を示す図である。図１９は、第３の実施の形態における第４の製造工程を示す図である。図２０は、第３の実施の形態における第５の製造工程を示す図である。 Next, as illustrated in FIG. 15, an element isolation layer 34 having a side wall oxide film (not shown) and polysilicon (not shown) embedded inside the side wall oxide film is formed.
Hereinafter, a method for manufacturing a partial SOI substrate according to the third embodiment will be described in the order of manufacturing steps. FIG. 16 is a diagram illustrating a first manufacturing process according to the third embodiment. FIG. 17 is a diagram illustrating a second manufacturing process according to the third embodiment. FIG. 18 is a diagram illustrating a third manufacturing process according to the third embodiment. FIG. 19 is a diagram showing a fourth manufacturing process in the third embodiment. FIG. 20 is a diagram illustrating a fifth manufacturing process in the third embodiment.

まず、図１６に例示するように、シリコンからなる１枚の基板１０に厚さ約１μｍのシリコン酸化膜を堆積してフォトリソグラフィとエッチングとにより、部分的に厚さ約１μｍの酸化膜３５を形成する。その酸化膜３５をマスクとし、約０．７×１０18ｃｍ-2〜１．８×１０18ｃｍ-2ドーズの酸素イオンを約１００Ｋｅｖ〜１６０Ｋｅｖで注入する。 First, as illustrated in FIG. 16, a silicon oxide film having a thickness of about 1 μm is deposited on a single substrate 10 made of silicon, and an oxide film 35 having a thickness of about 1 μm is partially formed by photolithography and etching. Form. Using the oxide film 35 as a mask, oxygen ions of about 0.7 × 10 18 cm −2 to 1.8 × 10 18 cm −2 are implanted at about 100 Kev to 160 Kev.

次に、図１７に例示するように、酸化膜３５を除去し、酸素イオンに応じたアニール製造工程により、厚さ約０．１μｍ〜０．４μｍの埋め込まれたＢＯＸ３６を形成する。このアニール製造工程を用いるので、高耐圧用デバイスに適した酸化膜の厚さを実現できる。   Next, as illustrated in FIG. 17, the oxide film 35 is removed, and an embedded BOX 36 having a thickness of about 0.1 μm to 0.4 μm is formed by an annealing manufacturing process corresponding to oxygen ions. Since this annealing manufacturing process is used, it is possible to realize an oxide film thickness suitable for a high breakdown voltage device.

次に、図１８に例示するように、フォトレジスト３７を堆積する。そのフォトレジスト３７をマスクとし、約１×１０15ｃｍ-2〜３×１０15ｃｍ-2ドーズの砒素イオンをＢＯＸ３６上の領域に注入する。注入した後、フォトレジスト３７を除去して洗浄する。洗浄した後、砒素イオンに応じた低温アニール製造工程により、領域１０ａを再結晶させる。 Next, as illustrated in FIG. 18, a photoresist 37 is deposited. Using the photoresist 37 as a mask, arsenic ions having a dose of about 1 × 10 15 cm −2 to 3 × 10 15 cm −2 are implanted into a region on the BOX 36. After the implantation, the photoresist 37 is removed and washed. After cleaning, the region 10a is recrystallized by a low temperature annealing manufacturing process corresponding to arsenic ions.

次に、図１９に例示するように、エピタキシャル成長と熱バジェットとにより、イオン注入された砒素イオンが拡散して注入ダメージ領域３９を内包する低抵抗領域４０を形成し、シリコンからなるエピタキシャル層３８を形成する。注入ダメージ領域３９は砒素イオンのイオン注入により形成されたダメージ領域である。本実施の形態では、エピタキシャル層３８を形成する前の領域１０ａの表面には結晶欠陥が無いため、エピタキシャル層３８を形成する際にバッファ領域は形成されない。よって、注入ダメージ領域３９がゲッタリング領域５に相当し、低抵抗領域４０は注入ダメージ領域３９を内包するように形成されればよい。この注入ダメージ領域３９（後ほど熱処理）及び高濃度砒素領域のフェルミ準位効果から来る偏析誘起ゲッタリングがゲッタリング源を形成する。なお、ここでは使用しないリンイオンの拡散係数は大きいが、ここでイオン注入された砒素イオンの拡散係数は小さいので、シリコンからなるエピタキシャル層３８の成長と熱バジェットとに対し、厳しい制限は存在しない。   Next, as illustrated in FIG. 19, the low-resistance region 40 including the implantation damage region 39 is formed by diffusion of the ion-implanted arsenic ions by epitaxial growth and thermal budget, and the epitaxial layer 38 made of silicon is formed. Form. The implantation damage region 39 is a damage region formed by ion implantation of arsenic ions. In the present embodiment, since there is no crystal defect on the surface of the region 10a before the epitaxial layer 38 is formed, no buffer region is formed when the epitaxial layer 38 is formed. Therefore, the implantation damage region 39 corresponds to the gettering region 5 and the low resistance region 40 may be formed so as to include the implantation damage region 39. The segregation-induced gettering resulting from the Fermi level effect in the implantation damage region 39 (later heat treatment) and the high-concentration arsenic region forms a gettering source. Although the diffusion coefficient of phosphorus ions not used here is large, the diffusion coefficient of arsenic ions implanted here is small, so that there is no strict limitation on the growth and thermal budget of the epitaxial layer 38 made of silicon.

次に、図２０に例示するように、側壁酸化膜（図示せず）とその側壁酸化膜の内側に埋め込まれたポリシリコン（図示せず）とを有する素子分離層４１を形成する。
以上の各実施の形態によると、各ＳＯＩ領域がそれぞれ完全に絶縁膜に囲まれてもゲッタリング領域２２ａ、３３ａ、もしくは、注入ダメージ領域３９を有するので、不純物をそれぞれゲッタリングできる。よって、部分ＳＯＩ基板の各ＳＯＩ領域において、ゲート酸化膜等の信頼性を向上でき、ＰＮ接合のリークを低減できる。 Next, as illustrated in FIG. 20, an element isolation layer 41 having a sidewall oxide film (not shown) and polysilicon (not shown) buried inside the sidewall oxide film is formed.
According to each of the above embodiments, since each SOI region is completely surrounded by the insulating film, the gettering regions 22a and 33a or the implantation damage region 39 are provided, so that impurities can be gettered. Therefore, the reliability of the gate oxide film or the like can be improved in each SOI region of the partial SOI substrate, and the leakage of the PN junction can be reduced.

また、エピタキシャル層２０、３１、３８はエピタキシャル成長したので、結晶品質は高く、エピタキシャル層２０、３１、３８の熱伝導性は基板１０の熱伝導性とほぼ同一であるので、エピタキシャル層２０、３１、３８と基板１０とに高信頼性の横型デバイス、基板１０をドリフト領域として使用する高信頼性の縦型デバイスを形成できる。   Further, since the epitaxial layers 20, 31, and 38 are epitaxially grown, the crystal quality is high, and the thermal conductivity of the epitaxial layers 20, 31, 38 is almost the same as the thermal conductivity of the substrate 10, so that the epitaxial layers 20, 31, 38 and the substrate 10 can be formed into a highly reliable horizontal device, and a highly reliable vertical device using the substrate 10 as a drift region can be formed.

また、エピタキシャル成長における結晶粒径が大きいので、部分ＳＯＩ基板に高耐圧用デバイス、及び、パワーデバイスの搭載が容易になる。
また、結晶欠陥を有するゲッタリング領域２２ａ、３３ａ、もしくは、注入ダメージ領域３９はそれぞれ低抵抗領域２２、３３、４０内部に形成され、低抵抗領域２２、３３、４０によってデバイスの空乏層はそれぞれゲッタリング領域２２ａ、３３ａ、もしくは、注入ダメージ領域３９に達しないので、部分ＳＯＩ基板に高耐圧用デバイス、及び、パワーデバイスの搭載が容易になる。 Further, since the crystal grain size in the epitaxial growth is large, it becomes easy to mount a high voltage device and a power device on the partial SOI substrate.
The gettering regions 22a and 33a having crystal defects or the implantation damage region 39 are formed in the low resistance regions 22, 33 and 40, respectively, and the depletion layer of the device is obtained by the low resistance regions 22, 33 and 40, respectively. Since it does not reach the ring regions 22a, 33a or the implantation damage region 39, it becomes easy to mount a high withstand voltage device and a power device on the partial SOI substrate.

また、大電流を駆動するパワーデバイスを有するバルク領域、及び、そのパワーデバイスを制御するデバイスを有し、結晶欠陥によって不純物をゲッタリングするゲッタリング領域２２ａ、３３ａ、もしくは、注入ダメージ領域３９を有するＳＯＩ領域を１枚の基板１０に形成できるので、部分ＳＯＩ基板を低価格化できる。   In addition, a bulk region having a power device that drives a large current, and a device that controls the power device, and gettering regions 22a and 33a that getter impurities by crystal defects, or an implantation damage region 39 are included. Since the SOI region can be formed on one substrate 10, the price of the partial SOI substrate can be reduced.

また、バルク領域、及び、ＳＯＩ領域は素子分離層２３、３４、４１とＢＯＸ１１、２５、３６とによって完全に分離されるので、部分ＳＯＩ基板のデバイス間の干渉がなくて信頼性が向上する。   Further, since the bulk region and the SOI region are completely separated by the element isolation layers 23, 34, and 41 and the BOXs 11, 25, and 36, there is no interference between devices of the partial SOI substrate, and the reliability is improved.

なお、絶縁膜を基板１０の上に部分的に形成し、バルク領域を形成して部分ＳＯＩ基板を形成しているが、絶縁膜を基板１０の上に完全に形成し、バルク領域を形成しないでＳＯＩ基板を形成してもよい。   Note that although the insulating film is partially formed on the substrate 10 and the bulk region is formed to form the partial SOI substrate, the insulating film is completely formed on the substrate 10 and the bulk region is not formed. An SOI substrate may be formed by the above.

部分ＳＯＩ基板の要部断面模式図である。It is a principal part cross-sectional schematic diagram of a partial SOI substrate. 第１の実施の形態における第１の製造工程を示す図である。It is a figure which shows the 1st manufacturing process in 1st Embodiment. 第１の実施の形態における第２の製造工程を示す図である。It is a figure which shows the 2nd manufacturing process in 1st Embodiment. 第１の実施の形態における第３の製造工程を示す図である。It is a figure which shows the 3rd manufacturing process in 1st Embodiment. 第１の実施の形態における第４の製造工程を示す図である。It is a figure which shows the 4th manufacturing process in 1st Embodiment. 第１の実施の形態における第５の製造工程を示す図である。It is a figure which shows the 5th manufacturing process in 1st Embodiment. 第１の実施の形態における第６の製造工程を示す図である。It is a figure which shows the 6th manufacturing process in 1st Embodiment. 第１の実施の形態における第７の製造工程を示す図である。It is a figure which shows the 7th manufacturing process in 1st Embodiment. 第２の実施の形態における第１の製造工程を示す図である。It is a figure which shows the 1st manufacturing process in 2nd Embodiment. 第２の実施の形態における第２の製造工程を示す図である。It is a figure which shows the 2nd manufacturing process in 2nd Embodiment. 第２の実施の形態における第３の製造工程を示す図である。It is a figure which shows the 3rd manufacturing process in 2nd Embodiment. 第２の実施の形態における第４の製造工程を示す図である。It is a figure which shows the 4th manufacturing process in 2nd Embodiment. 第２の実施の形態における第５の製造工程を示す図である。It is a figure which shows the 5th manufacturing process in 2nd Embodiment. 第２の実施の形態における第６の製造工程を示す図である。It is a figure which shows the 6th manufacturing process in 2nd Embodiment. 第２の実施の形態における第７の製造工程を示す図である。It is a figure which shows the 7th manufacturing process in 2nd Embodiment. 第３の実施の形態における第１の製造工程を示す図である。It is a figure which shows the 1st manufacturing process in 3rd Embodiment. 第３の実施の形態における第２の製造工程を示す図である。It is a figure which shows the 2nd manufacturing process in 3rd Embodiment. 第３の実施の形態における第３の製造工程を示す図である。It is a figure which shows the 3rd manufacturing process in 3rd Embodiment. 第３の実施の形態における第４の製造工程を示す図である。It is a figure which shows the 4th manufacturing process in 3rd Embodiment. 第３の実施の形態における第５の製造工程を示す図である。It is a figure which shows the 5th manufacturing process in 3rd Embodiment.

符号の説明Explanation of symbols

１ 基板
２ 絶縁膜
３ エピタキシャル層
４ 低抵抗領域
５ ゲッタリング領域
６ 素子分離層
DESCRIPTION OF SYMBOLS 1 Substrate 2 Insulating film 3 Epitaxial layer 4 Low resistance region 5 Gettering region 6 Element isolation layer

Claims (11)

部分的に形成されたＳＯＩ領域を有する部分ＳＯＩ基板において、
基板と前記基板の上に部分的に形成された絶縁膜との上に形成されたエピタキシャル層と、
前記絶縁膜の上に前記エピタキシャル層の一部を含んで形成され、前記エピタキシャル層と同導電型で前記エピタキシャル層よりも不純物濃度が高い低抵抗領域と、
前記低抵抗領域内部に形成されたゲッタリング領域と、を有するＳＯＩ領域と、
前記エピタキシャル層を貫通して前記絶縁膜に達する素子分離層によって前記ＳＯＩ領域と分離されたバルク領域と、
を有することを特徴とする部分ＳＯＩ基板。 In a partial SOI substrate having a partially formed SOI region,
An epitaxial layer formed on the substrate and an insulating film partially formed on the substrate;
A low resistance region formed on the insulating film including a part of the epitaxial layer, having the same conductivity type as the epitaxial layer and having a higher impurity concentration than the epitaxial layer;
An SOI region having a gettering region formed inside the low-resistance region;
A bulk region separated from the SOI region by an element isolation layer that penetrates the epitaxial layer and reaches the insulating film;
A partial SOI substrate characterized by comprising: 前記ゲッタリング領域内部に形成されたエピタキシャル領域を、さらに有することを特徴とする請求項１記載の部分ＳＯＩ基板。   The partial SOI substrate according to claim 1, further comprising an epitaxial region formed inside the gettering region. 前記エピタキシャル層は、前記基板と前記基板の上に部分的に形成された前記絶縁膜との上に、絶縁物もしくはエピタキシャル領域を介して形成されることを特徴とする請求項２記載の部分ＳＯＩ基板。   3. The partial SOI according to claim 2, wherein the epitaxial layer is formed on the substrate and the insulating film partially formed on the substrate via an insulator or an epitaxial region. substrate. 前記低抵抗領域は、前記エピタキシャル層の一部と前記基板の一部とを含んで形成されることを特徴とする請求項１記載の部分ＳＯＩ基板。   2. The partial SOI substrate according to claim 1, wherein the low-resistance region includes a part of the epitaxial layer and a part of the substrate. 部分的に形成されたＳＯＩ領域を有する部分ＳＯＩ基板の製造方法において、
基板の上に、絶縁膜を部分的に形成する絶縁膜形成工程と、
前記絶縁膜が形成されていない前記基板の上に、一の結晶領域と他の結晶領域とをエピタキシャル成長させる結晶領域形成工程と、
前記一の結晶領域の上に、酸化膜を形成する酸化膜形成工程と、
前記酸化膜の上に、窒化膜を形成する窒化膜形成工程と、
前記基板に、シリコン非晶質膜もしくはシリコンゲルマニウム非晶質膜を堆積する非晶質膜堆積工程と、
前記窒化膜の上の前記シリコン非晶質膜もしくは前記シリコンゲルマニウム非晶質膜を除去する非晶質膜除去工程と、
前記窒化膜と前記酸化膜とをマスクとし、前記非晶質膜堆積工程によって堆積した前記シリコン非晶質膜もしくは前記シリコンゲルマニウム非晶質膜に、砒素イオンもしくは砒素イオンとシリコンイオンとを、イオン注入するイオン注入工程と、
前記イオン注入工程によってイオン注入された領域を固相成長させる固相成長工程と、
前記窒化膜と前記酸化膜とを除去する除去工程と、
前記基板に、エピタキシャル層を形成するエピタキシャル成長工程と、
前記エピタキシャル層を貫通して前記絶縁膜に達する素子分離層を形成する素子分離工程と、
を有することを特徴とする部分ＳＯＩ基板の製造方法。 In a method for manufacturing a partial SOI substrate having a partially formed SOI region,
An insulating film forming step of partially forming an insulating film on the substrate;
A crystal region forming step of epitaxially growing one crystal region and another crystal region on the substrate on which the insulating film is not formed;
An oxide film forming step of forming an oxide film on the one crystal region;
A nitride film forming step of forming a nitride film on the oxide film;
An amorphous film deposition step of depositing a silicon amorphous film or a silicon germanium amorphous film on the substrate;
An amorphous film removing step for removing the silicon amorphous film or the silicon germanium amorphous film on the nitride film;
Using the nitride film and the oxide film as a mask, the silicon amorphous film or the silicon germanium amorphous film deposited by the amorphous film deposition step is ionized with arsenic ions or arsenic ions and silicon ions. An ion implantation step for implantation;
A solid phase growth step of solid phase growing the region implanted by the ion implantation step;
A removal step of removing the nitride film and the oxide film;
An epitaxial growth step of forming an epitaxial layer on the substrate;
Forming an element isolation layer that penetrates the epitaxial layer and reaches the insulating film;
A method for manufacturing a partial SOI substrate, comprising: 部分的に形成されたＳＯＩ領域を有する部分ＳＯＩ基板の製造方法において、
基板の上に、絶縁物を部分的に形成する絶縁物形成工程と、
前記基板の上に、絶縁膜を部分的に形成する絶縁膜形成工程と、
前記基板に、第１のエピタキシャル層と第２のエピタキシャル層とを形成する第１のエピタキシャル成長工程と、
前記第１のエピタキシャル層と前記第２のエピタキシャル層とを、前記絶縁物が露出するように研磨する研磨工程と、
前記第１のエピタキシャル層の少なくとも一部の上にマスクを形成するマスク形成工程と、
前記基板に、砒素イオンをイオン注入するイオン注入工程と、
前記イオン注入工程によってイオン注入された領域を熱処理する熱処理工程と、
前記基板に、第３のエピタキシャル層を形成する第２のエピタキシャル成長工程と、
前記第３のエピタキシャル層を貫通して前記絶縁膜に達する素子分離層を形成する素子分離工程と、
を有することを特徴とする部分ＳＯＩ基板の製造方法。 In a method for manufacturing a partial SOI substrate having a partially formed SOI region,
An insulator forming step of partially forming an insulator on the substrate;
An insulating film forming step of partially forming an insulating film on the substrate;
A first epitaxial growth step of forming a first epitaxial layer and a second epitaxial layer on the substrate;
A polishing step of polishing the first epitaxial layer and the second epitaxial layer so that the insulator is exposed;
A mask forming step of forming a mask on at least a part of the first epitaxial layer;
An ion implantation step of implanting arsenic ions into the substrate;
A heat treatment step of heat treating the region implanted by the ion implantation step;
A second epitaxial growth step of forming a third epitaxial layer on the substrate;
Forming an element isolation layer that penetrates the third epitaxial layer and reaches the insulating film;
A method for manufacturing a partial SOI substrate, comprising: 部分的に形成されたＳＯＩ領域を有する部分ＳＯＩ基板の製造方法において、
基板の上の一部に、酸化膜を部分的に形成する酸化膜形成工程と、
前記酸化膜をマスクとし、前記基板に、酸素イオンをイオン注入する酸素イオン注入工程と、
前記酸化膜を除去する酸化膜除去工程と、
前記基板内部に埋込酸化膜を形成する埋込酸化膜形成工程と、
前記酸化膜が除去された領域にマスクを形成するマスク形成工程と、
前記基板に、砒素イオンをイオン注入するイオン注入工程と、
前記イオン注入工程によってイオン注入された領域を熱処理する熱処理工程と、
前記基板に、エピタキシャル層を形成するエピタキシャル成長工程と、
前記エピタキシャル層を貫通して前記埋込酸化膜に達する素子分離層を形成する素子分離工程と、
を有することを特徴とする部分ＳＯＩ基板の製造方法。 In a method for manufacturing a partial SOI substrate having a partially formed SOI region,
An oxide film forming step of partially forming an oxide film on a part of the substrate;
An oxygen ion implantation step of implanting oxygen ions into the substrate using the oxide film as a mask;
An oxide film removing step for removing the oxide film;
A buried oxide film forming step of forming a buried oxide film inside the substrate;
A mask forming step of forming a mask in the region from which the oxide film has been removed;
An ion implantation step of implanting arsenic ions into the substrate;
A heat treatment step of heat treating the region implanted by the ion implantation step;
An epitaxial growth step of forming an epitaxial layer on the substrate;
Forming an element isolation layer that penetrates the epitaxial layer and reaches the buried oxide film; and
A method for manufacturing a partial SOI substrate, comprising: 内部に絶縁膜が埋め込まれたＳＯＩ基板において、
基板と前記基板の上に形成された絶縁膜との上に形成されたエピタキシャル層と、
前記絶縁膜の上に前記エピタキシャル層の一部を含んで形成され、前記エピタキシャル層と同導電型で前記エピタキシャル層よりも不純物濃度が高い低抵抗領域と、
前記低抵抗領域内部に形成されたゲッタリング領域と、
を有することを特徴とするＳＯＩ基板。 In an SOI substrate with an insulating film embedded inside,
An epitaxial layer formed on the substrate and an insulating film formed on the substrate;
A low resistance region formed on the insulating film including a part of the epitaxial layer, having the same conductivity type as the epitaxial layer and having a higher impurity concentration than the epitaxial layer;
A gettering region formed within the low resistance region;
An SOI substrate comprising: 前記ゲッタリング領域内部に形成されたエピタキシャル領域を、さらに有することを特徴とする請求項８記載のＳＯＩ基板。   9. The SOI substrate according to claim 8, further comprising an epitaxial region formed inside the gettering region. 前記エピタキシャル層は、前記基板と前記基板の上に形成された前記絶縁膜との上に、絶縁物もしくはエピタキシャル領域を介して形成されることを特徴とする請求項９記載のＳＯＩ基板。   10. The SOI substrate according to claim 9, wherein the epitaxial layer is formed on the substrate and the insulating film formed on the substrate via an insulator or an epitaxial region. 前記低抵抗領域は、前記エピタキシャル層の一部と前記基板の一部とを含んで形成されることを特徴とする請求項８記載のＳＯＩ基板。
9. The SOI substrate according to claim 8, wherein the low resistance region includes a part of the epitaxial layer and a part of the substrate.
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