JP2006502470A - 複数のレジスタ・コンテキストを有するデータ処理システムおよび該システムのための方法 - Google Patents

複数のレジスタ・コンテキストを有するデータ処理システムおよび該システムのための方法 Download PDF

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Abstract

複数のレジスタ・コンテキスト（３４、３５、３６）を有するデータ処理システム（１０）を説明する。本発明の一実施形態は、複数のレジスタ・コンテキストのそれぞれに関して、ユーザがプログラム可能なコンテキスト制御レジスタ（１４０）を使用して、代替レジスタ・コンテキストの一部分を現在のレジスタ・コンテキストにマッピングすることを可能にする。また、コンテキスト制御レジスタを使用して、複数のレジスタ・コンテキストの間における共通のスタック・ポインタの共有を提供することも可能である。したがって、現在のレジスタ・コンテキスト内で動作している場合に、コンテキスト制御レジスタを使用して、現在のレジスタ・コンテキストの対応する一部分にアクセスする代りに、代替レジスタ・コンテキストの一部分にアクセスすることが可能である。

Description

本発明は、一般に、データ処理システムに関し、より詳細には、複数のレジスタ・コンテキストを有するデータ処理システムに関する。
マイクロプロセッサなどのデータ処理システムでは、動作の実行および処理を制御するのにプロセッサが利用される。プロセッサは、通常の動作中および例外処理中にプロセッサによって利用されるレジスタ・コンテキストを格納するレジスタ群を含む。割り込み、またはプロセス切り替えが生じた場合、割り込み処理プログラムまたは新たなプロセスが同一のレジスタ群を使用し、レジスタ内の値の一部を変更する可能性があるため、レジスタ・コンテキスト情報が壊れる可能性がある。
上述の問題の１つの解決法は、割り込みの処理または新たなプロセスを開始するのに先立って、レジスタ・コンテキストの現在の値をメモリの中に保存し、割り込み処理が完了した時点、または現在のプロセスに戻る時点で、メモリからレジスタ群の中に保存されているレジスタ・コンテキスト値を再び読み込むことである。しかし、レジスタ・コンテキストを保存すること、および新たなコンテキストをロードすることのオーバーヘッドは、リアルタイム環境または高性能環境においては望ましくない。したがって、柔軟性があり、オーバーヘッドを減らすデータ処理システムにおけるレジスタ・コンテキスト選択方式の必要性が存在する。
本発明を、例として、限定としてではなく、添付の図によって示す。図では、同様の符号は同様の要素を示す。
図における諸要素は、簡明にするために示しており、必ずしも原寸に比例して描かれているわけではないことは、当業者には理解されよう。例えば、図における諸要素の一部の寸法は、本発明の諸実施形態の理解を向上させるのに役立つよう、他の諸要素と比べて誇張されている可能性がある。
本明細書で使用する「バス」という用語は、データ、アドレス、制御、またはステータスなどの１つまたは複数の様々なタイプの情報を転送するのに使用することが可能な複数の信号または導体を指すのに使用する。「アサートする」および「ネゲートする」（または「デアサートする」）という用語は、信号、ステータス・ビット、または類似の装置を論理的に真の状態、または論理的に偽の状態にすることを指す場合にそれぞれ使用される。論理的に真の状態が論理レベル１である場合、論理的に偽の状態は論理レベル０である。また、論理的に真の状態が論理レベル０である場合、論理的に偽の状態は論理レベル１である。数の前に付いた記号「＄」は、その数が１６進形式で、つまり１６を基数とする形式で表されていることを示す。数の前に付いた記号「％」は、その数が２進形式、つまり２を基数とする形式で表されていることを示す。
図１は、データ・バス４およびアドレス・バス６を介して外部デバイス２に結合されたデータ処理システム１０を示している。データ処理システム１０は、プロセッサ１２を含む。一実施形態では、データ処理システム１０および外部デバイス２はそれぞれ、別々の集積回路として実装される。代替の実施形態では、データ処理システム１０および外部デバイス２は、単一の集積回路上に実装することが可能である。データ処理システム１０内部では、プロセッサ１２が、内部データ・バス１３および内部アドレス・バス１４でシス
テム集積回路２２に結合される。
本発明の一部の実施形態では、データ処理システム１０は、単一の集積回路上に形成されることに留意されたい。さらに、一部の実施形態では、データ処理システム１０は、シングル・チップ・マイクロコントローラ、マイクロプロセッサ、デジタル信号プロセッサ、または他の任意のタイプのデータ処理システムであることが可能である。さらに、データ処理システム１０は、任意のタイプの電気回路を使用して実装することが可能である。外部デバイス２は、メモリまたは任意のタイプの周辺デバイスを含め、あらゆるタイプの電気回路であることが可能である。代替の実施形態は、より多い、より少ない、または異なる外部集積回路群を含むことが可能である。さらに、バス４およびバス６は、任意の数のビットを使用して実装することが可能である。
動作の際、システム・インテグレーション２２を使用して、プロセッサ１２と外部デバイス２の間の通信を可能にする。つまり、プロセッサ１２は、内部バス１４および１３を介してデータおよびアドレス情報をシステム・インテグレーション２２に送り、インテグレーション２２は、データおよびアドレス情報を、外部デバイス２に適切な方法およびフォーマットで、バス４およびバス６を介して送る。プロセッサ１２について、図２を参照して以下により詳細に説明する。
図２は、本発明の一実施形態によるプロセッサ１２の一部分を示している。プロセッサ１２は、演算論理装置（ＡＬＵ）２４、アドレス・ジェネレータ２６、命令パイプライン２８、命令復号化回路３０、レジスタ・ファイル・セット３２、およびベクトル・オフセット・ジェネレータ３９を含む。レジスタ・ファイル３２は、コンテキスト０ ３４、コンテキスト１ ３５、およびコンテキストＮ ３６のような複数のレジスタ・コンテキストを含む。したがって、レジスタ・ファイル３２は、Ｎ＋１個のレジスタ・コンテキストを含み、３つだけを図２に示しているが、プロセッサ１２は、いくつのレジスタ・コンテキストをハードウェアがサポートすることが可能であるかに依存して、任意の数のレジスタ・コンテキストを含むことが可能である。また、レジスタ・ファイル３２は、制御レジスタ・ファイル３８も含む。内部アドレス・バス１４がアドレス・ジェネレータ２６に結合され、アドレス・ジェネレータ２６は、レジスタ・ソース・バステップ４０を介してレジスタ・ファイル３２に結合され、内部データ・バス１３にも結合される。ベクトル・オフセット・ジェネレータ３９は、ベクトル・オフセット・バス２７を介してアドレス・ジェネレータ２６に結合される。内部データ・バス１３は、命令パイプライン２８、ＡＬＵ２４、およびレジスタ・ファイル３２に結合される。命令復号化回路３０は、命令バス２９を介して命令パイプライン２８に双方向で結合される。レジスタ・ファイル３２は、フィールド情報バス４２を介してＡＬＵ２４に結合される。
図３は、本発明の一実施形態によるレジスタ・コンテキスト５１を示している。図３のレジスタ・コンテキスト５１は、図２のコンテキスト０〜Ｎのいずれか１つを表すことが可能である。図３の実施形態では、レジスタ・コンテキスト５１は、３２個の汎用レジスタ（ＧＰＲ）５０、リンク・レジスタ５４、カウント・レジスタ５６、条件レジスタ５８、整数例外レジスタ６０、マシン状態レジスタ６２、およびコンテキスト制御レジスタ６４を含む。リンク・レジスタ５４は、サブルーチンを呼び出す際、およびサブルーチンから戻る際、サブルーチン・リンケージ情報を保持するのに使用される。カウント・レジスタ５６は、命令のカウントされるループを処理するためのカウント情報を保持するのに使用される。条件レジスタ５８は、条件コード計算の結果を保持するのに使用される。整数例外レジスタ６０は、様々な例外ステータスを提供するのに使用される。マシン状態レジスタ６２は、プロセッサ１２内部の様々な機能のステータスを制御し、それらの機能のステータスを提供するのに使用される。コンテキスト制御レジスタ６４は、以下により詳細に説明するとおり、本発明の一実施形態に従ってコンテキスト切り替えを提供するのに使
用される。ＧＰＲ５０の１つは、現在のスタック・ポインタを格納するために確保されたスタック・ポインタ・レジスタ５２であることにも留意されたい。
したがって、レジスタ・コンテキストとは、前述したレジスタ群（コンテキスト５１のレジスタ群）の内容を指す。代替の実施形態は、レジスタ・コンテキスト５１の同一のレジスタ群のすべて、または一部を有するものとしてレジスタ・コンテキストを定義するか、またはレジスタ・コンテキスト５１のレジスタ群とは異なるレジスタ・セットを含むことが可能である。したがって、本明細書で使用するレジスタ・コンテキストは、任意の数の任意のタイプのレジスタを有するように定義することが可能である。通常、レジスタ・コンテキストは、プロセッサに関するプログラマのレジスタ・モデルの全部または一部を形成するレジスタ・リソース群を含む。通常の動作中、または電源投入またはリセットの後、データ処理システム１０は、デフォルトでコンテキスト０ ３４を利用することが可能である。（代替の実施形態では、通常の動作は、デフォルトで異なるコンテキストになることに留意されたい。）しかし、割り込みまたはプロセス切り替えが生じた場合、コンテキスト０ ３４内の値を壊さないように、データ処理システム１０は、その割り込みを処理するため、またはその新たなプロセスまたはスレッドを実行するために、新たなコンテキストを（コンテキスト１ないしＮから）選択する。したがって、割り込み処理およびプロセス切り替え（例えば、マルチスレッド）により、データ処理システム１０内部でレジスタ・コンテキストを切り替える必要が生じる可能性がある。また、一部の実施形態では、レジスタ・コンテキスト内のレジスタ群の一部を別のレジスタ・コンテキストと共有することが望ましい可能性がある。したがって、以下に説明するとおり、レジスタ・コンテキストの一部分を別のレジスタ・コンテキストにマップして、オーバーヘッドを減らし、コンテキスト切り替え中の速度を高めるのに役立てることが可能である。
データ処理システム１０では、例外および割り込みは、命令パイプライン２８の復号化段階または実行段階において認識される。このため、命令が命令復号化回路３０に与えられ、復号化された場合、通常の命令処理の代りに、割り込みが認識され、処理されることが可能である。本明細書で説明する一実施形態では、所与の割り込みが他の何らかの割り込みに優先されるかどうかを決める複数の割り込みレベルが存在する。このため、高い優先順位を有する割り込みは、より低い優先順位を有する割り込みより迅速に処理され、より低い優先順位を有する割り込みは、処理を待たなければならない。したがって、同一の優先順位を有する各割り込み、あるいは同一の優先順位を有する各割り込みまたは各タイプの割り込みは、所望される場合、同一のレジスタ・コンテキストを共有することが可能である。
割り込みが受け取られた場合、データ処理システム１０は、例外処理シーケンスを実行することを始める。このシーケンス中、ベクトル・オフセット・ジェネレータ３９は、ベクトル・オフセット・バス２７を介してベクトル・オフセット値をアドレス・ジェネレータ２６に与える。アドレス・ジェネレータ２６は、ベクトル・オフセット値を使用して、割り込みを処理するために実行が開始されるべき命令アドレスを形成する。一実施形態では、ベクトル・オフセット値に加えて、ベクトル・オフセット・ジェネレータは、割り込み処理のために使用されるべきレジスタ・コンテキストを示すコンテキスト・セレクタも与える。一実施形態では、コンテキスト・セレクタは、ベクトル・オフセット値の一部分であるか、またはベクトル・オフセット・ジェネレータ３９によって与えられる別個の値であることが可能である。また、コンテキスト・セレクタは、レジスタ・ファイル３２に直接に与えることも可能である。代替の実施形態では、コンテキスト・セレクタは、メモリ（図示せず）から読み取られる値であることが可能であり、あるいは命令を介して受け取られることが可能である。データ処理システム１０がレジスタ・ファイル３２の中に８つのレジスタ・コンテキストを有するケースでは、コンテキスト・セレクタは、レジスタ・コンテキストの１つを識別するのに使用される３ビットの値であることが可能である。
また、データ処理システム１０は、１つのプロセスから別のプロセス（それぞれのプロセスは異なるレジスタ・コンテキストで動作することが可能である）に、プロセッサ１２が切り替えることが可能である場合、プロセス切り替えを行うことが可能である。例えば、マルチスレッド・アプリケーションでは、プロセッサ１２は、異なる処理スレッド（または処理スレッドのグループ）が異なるレジスタ・コンテキストを使用する場合、様々な処理スレッドの間で絶えず切り替えを行うことが可能である。プロセス切り替えのケースでは、割り込みを使用して、プロセス切り替えをデータ処理システム１０に示すことが可能である（割り込み処理が切り替えプロセスを含む場合）。あるいは、他の方法を使用して、プロセス切り替えが必要であることをアドレス・ジェネレータ２６に示し、アドレス・ジェネレータ２６が新たなプロセスの開始アドレスを生成することが可能である。また、プロセス切り替え後、新たなプロセスにいずれのレジスタ・コンテキストが必要とされるかを示すようにコンテキスト・セレクタも与えられる。前述したとおり、コンテキスト・セレクタは、様々な異なる形で（すなわち、ベクトル・オフセット・ジェネレータ３９から、メモリから、ユーザ命令からなど）与えることが可能であり、正しいレジスタ・コンテキストが選択されることが可能であるように、レジスタ・ファイル３２に直接に、または間接的に（例えば、アドレス・ジェネレータ２６を介して）与えることが可能である。
レジスタ・コンテキストが確立されると、プロセッサ１２によって実行される命令は、現在、確立されているコンテキストに対応する適切な汎用レジスタ群（ＧＰＲ群５０）または専用レジスタ群（例えば、ＬＲ５４、ＣＴＲ５６、ＣＲ５８、ＸＥＲ６０、ＭＳＲ６２、またはＣＴＸＣＲ６４）を参照する。他のコンテキスト内のレジスタ群は、影響を受けず（以下に説明するとおり、マッピングが確立されていない限り）、このため、現在、確立されているコンテキストに関する命令の実行に先立って、メモリに代替のコンテキストを保存すること、または復元することを実行する必要は全くない。これにより、オーバーヘッドの節減が可能になる。
図４および図５は、データ処理システム１０内部で使用することが可能なレジスタ・コンテキスト内の典型的なマッピングを示している。図４は、３つのレジスタ・コンテキスト、すなわち、コンテキスト０ ７０、コンテキスト１ ７２、およびコンテキスト２ ７４を示している。以上のレジスタ・コンテキストは、図２のコンテキスト０〜Ｎの範囲内のコンテキストの３つを表すことが可能である。図４の例では、コンテキスト０ ７０は、データ処理システム１０の通常の動作に対応し、コンテキスト１ ７２は、重要な割り込み（最高優先順位）に対応し、コンテキスト２ ７４は、外部割込み（低い優先順位）に対応するものと想定する。前述したとおり、一部のケースでは、複数のレジスタ・コンテキストがレジスタ群の一部を「共有する」ことが望ましい。したがって、図４の例では、矢印８２で示すとおり、レジスタ・コンテキスト２ ７４のスタック・ポインタ・レジスタ８０が、レジスタ・コンテキスト１ ７２のスタック・ポインタ７８にマップされ、レジスタ・コンテキスト１ ７２とレジスタ・コンテキスト２ ７４が同一のスタック・ポインタを共有することが可能であり、両方のレジスタ・コンテキストにおいて同一のスタック・ポインタ値が使用されるようになっていることを示している。このマッピングは、オーバーヘッドを減らし、スタック・ポインタの整合性を保つのに役立つ。したがって、外部割り込みを処理するときには、コンテキスト２ ７４がデータ処理システム１０によって選択される。しかし、スタック・ポインタ・レジスタ８０がスタック・ポインタ・レジスタ７８にマップされているので、レジスタ・コンテキスト１ ７２内のスタック・ポインタ・レジスタ７８が、そのスタック・ポインタにアクセスするためにレジスタ・コンテキスト２ ７４における動作中にアクセスされる。つまり、レジスタ・コンテキスト２ ７４を選択する現在のコンテキスト値で動作している間、スタック・ポインタ・レジスタ８０にアクセスしようと試みる命令およびその他の動作は、レジスタ・コンテキス
ト１ ７２内のスタック・ポインタ・レジスタ７８にアクセスするように向けかえられる。これにより、別々のスタック・ポインタ・レジスタ８０と７８を同期させるオーバーヘッドなしに、コンテキスト１とコンテキスト２の間で単一の矛盾しないスタックおよびスタック・ポインタ値が共有されることが可能になる。
スタック・ポインタ・レジスタ７６（コンテキスト０ ７０の）とスタック・ポインタ・レジスタ７８（コンテキスト１ ７２の）はマップされていないことに留意されたい。したがって、これらのレジスタ・コンテキストで動作している場合、スタック・ポインタにアクセスする際に他のいずれのレジスタ・コンテキストにもアクセスする必要がない。レジスタ・コンテキスト７０、７２、および７４のそれぞれの中のコンテキスト制御レジスタ７７、７９、および７５はそれぞれ、対応するレジスタ・コンテキストのスタック・ポインタがマップされているかどうかを示し、マップされている場合、他のいずれのレジスタ・コンテキストにマップされているかを示す。コンテキスト制御レジスタの詳細を、図６を参照して以下により詳細に説明する。
図５は、別の例による３つのレジスタ・コンテキスト、すなわち、レジスタ・コンテキスト１ ９０、レジスタ・コンテキスト２ ９２、およびレジスタ・コンテキスト３ ９４を示している。図４の場合と同様に、図５のレジスタ・コンテキストは、図２のレジスタ・コンテキスト０〜Ｎのレジスタ・コンテキストの３つを表すことが可能である。図５の例では、レジスタ・コンテキスト１ ９０は、プロセスＡに対応し、レジスタ・コンテキスト２ ９２は、プロセスＢに対応し、レジスタ・コンテキスト３ ９４は、プロセスＣに対応する。したがって、データ処理システム１０は、プロセスＡを実行している場合、レジスタ・コンテキスト１ ９０で動作する。プロセス切り替え時（例えばプロセスＡからプロセスＢへの切り替え）、コンテキスト・セレクタにより、プロセスＢを実行する際に使用するためのレジスタ・コンテキスト２ ９２が選択される。図４に関連して前述したとおり、スタック・ポインタ・レジスタのそれぞれは、異なるレジスタ・コンテキストにマップされる能力を有する。例えば、図５で、レジスタ・コンテキスト１ ９０のスタック・ポインタ・レジスタ９６が、矢印１２４で示すとおり、レジスタ・コンテキスト２ ９２のスタック・ポインタ・レジスタ９８にマップされる。したがって、プロセスＡを実行している（レジスタ・コンテキスト１ ９０を使用して）場合、スタック・ポインタへのアクセスにより、実際には、異なるレジスタ・コンテキスト（すなわち、レジスタ・コンテキスト２ ９２）内のスタック・ポインタ・レジスタ９８へのアクセスがもたらされる。ただし、レジスタ・コンテキスト３ ９４のスタック・ポインタ・レジスタ１００はマップされていないことに留意されたい。また、一実施形態では、階層型マッピングを有することも可能である。例えば、スタック・ポインタ・レジスタ９６がスタック・ポインタ・レジスタ９８にマップされるのと同様に、スタック・ポインタ・レジスタ９８も、例えば、スタック・ポインタ・レジスタ１００にマップされることが可能である。また、特定のスタック・ポインタ・レジスタに、複数のスタック・ポインタ・レジスタがマップされることも可能である。例えば、スタック・ポインタ・レジスタ９８に、スタック・ポインタ・レジスタ１００とスタック・ポインタ・レジスタ９６がマップされることが可能である。その他のマッピングも同様に可能である。
図５のレジスタ・コンテキスト群は、レジスタのグループ化も含む。例えば、汎用レジスタ群は、４つのレジスタのグループにグループ化される。レジスタ・コンテキスト１ ９０において、ＧＰＲ４〜７が一緒にグループ化されてレジスタ・グループ１０２になり、ＧＰＲ８〜１１が一緒にグループ化されてレジスタ・グループ１０４になり、ＧＰＲ２８〜３１がグループ化されてレジスタ・グループ１０６になる。したがって、レジスタ・コンテキスト１ ９０は、図５の例では、それぞれ４つのレジスタの３つのグループ（グループ１０２、１０４、および１０６）を含み、これらのグループのそれぞれが、異なるレジスタ・コンテキストにマップされる（グループとして）ことが可能である。代替の実
施形態では、任意の数およびタイプのレジスタをグループ化することが可能である。あるいは、所望される細分性に依存して、それぞれの個別のレジスタを別個のグループと見なすことが可能である。同様に、レジスタ・コンテキスト２ ９２は、４つのレジスタの３つのグループ、すなわち、ＧＰＲ４〜７を有するグループ１１４、ＧＰＲ８〜１１を有するグループ１１６、およびＧＰＲ２８〜３１を有するグループ１１８）を含む。また、レジスタ・コンテキスト３ ９４も、４つのレジスタの３つのグループ、すなわち、ＧＰＲ４〜７を有するグループ１０８、ＧＰＲ８〜１１を有するグループ１１０、およびＧＰＲ２８〜３１を有するグループ１１２）を含む。以上のグループ化により、レジスタのグループが、異なるレジスタ・コンテキストの間でマッピングされることが可能になる。
例えば、矢印１２０で示すとおり、レジスタ・コンテキスト２ ９２のグループ１１８が、レジスタ・コンテキスト１ ９０のグループ１０６にマップされる。矢印１２６で示すとおり、レジスタ・コンテキスト３ ９４のグループ１１２も、レジスタ・コンテキスト１ ９０のグループ１０６にマップされる。つまり、グループ１０６のレジスタ群は、３つすべてのレジスタ・コンテキスト、すなわち、レジスタ・コンテキスト１ ９０、レジスタ・コンテキスト２ ９２、およびレジスタ・コンテキスト３ ９４によって共有される。したがって、プロセスＢまたはプロセスＣを実行している場合、現在のレジスタ・コンテキスト（それぞれ、レジスタ・コンテキスト２ ９２またはレジスタ・コンテキスト３ ９４）のＧＰＲ２８〜３１へのアクセスにより、実際には、レジスタ・コンテキスト１ ９０のＧＰＲ２８〜３１へのアクセスがもたらされる。やはり図５に示されていることとして、矢印１２２で示すとおり、レジスタ・コンテキスト１ ９０のグループ１０４が、レジスタ・コンテキスト２ ９２のグループ１１６にマップされている。つまり、グループ１１６のレジスタ群は、レジスタ・コンテキスト１ ９０とレジスタ・コンテキスト２ ９２の両方によって共有される。したがって、プロセスＡを実行している場合、現在のレジスタ・コンテキストのＧＰＲ８〜１１へのアクセスにより、実際には、レジスタ・コンテキスト２ ９２のＧＰＲ８〜１１へのアクセスがもたらされる。したがって、単一のレジスタ（スタック・ポインタ・レジスタ９６、９８、または１００のような）のマッピングであるか、レジスタのグループのマッピングであるかに関わらず、任意の数のマッピングが存在することが可能である。また、各レジスタ・コンテキストは、あるレジスタ群を１つのレジスタ・コンテキストにマップしており、他のレジスタ群をもう１つのレジスタ・コンテキストにマップしていることも可能である。また、レジスタ、またはグループのレジスタに、複数のレジスタ・コンテキストのレジスタ群がマップされていることも可能である。
各レジスタ・コンテキストのマッピングは、各レジスタ・コンテキストのコンテキスト制御レジスタ（例えば、図５のコンテキスト制御レジスタ１２８、１３０、および１３２）の中で定義される。したがって、図２の各レジスタ・コンテキスト０〜Ｎは、各レジスタ・コンテキストの中に含められることが可能である（図４および５のように）か、または別々に（図２の制御レジスタ・ファイル３８の中などに）格納されることが可能な、対応するコンテキスト制御レジスタを有する。図６は、本発明の一実施形態によるコンテキスト制御レジスタ１４０の内容を示している。コンテキスト制御レジスタ１４０は、図４のコンテキスト制御レジスタ７７、７９、７５、または図５のコンテキスト制御レジスタ１２８、１３０、および１３２を指すことが可能である。一実施形態では、コンテキスト制御レジスタ１４０は、レジスタ群のマッピングを制御する様々な異なるフィールドを有し、現在のコンテキスト情報、代替のコンテキスト情報、および保存されたコンテキスト情報を保持する専用３２ビット・レジスタである。
コンテキスト制御レジスタ１４０のビット０は、複数のレジスタ・コンテキストの使用を有効にするコンテキスト・イネーブル・フィールド１４２に対応する。例えば、コンテキスト・イネーブル・フィールド１４２がネゲートされた場合、単一のコンテキストだけ
が有効にされ、コンテキスト制御１４０内の他のすべての制御フィールドは無視され、現在のコンテキストは、既定のレジスタ・コンテキスト（図２に示した実施形態では、レジスタ・コンテキスト０ ３４である）に設定される。コンテキスト・イネーブル・フィールド１４２がアサートされた場合、複数のコンテキストが有効になる。ビット３〜５は、ハードウェアによってサポートされる最大コンテキスト数を示す読み取り専用フィールドであるコンテキスト数フィールド１４４に対応する。図６の例では、０００という値により、１つのコンテキストがサポートされることが示され、１１１という値により、８つのレジスタ・コンテキストがハードウェアによってサポートされることが示される。データ処理システム１０が、８つより多くのレジスタ・コンテキストをサポートすることが可能な場合、コンテキスト数フィールド１４４のために追加のビットを使用することが可能である。ただし、図６の実施形態では、最大で８つのレジスタ・コンテキストがサポートされるものと想定する。
ビット６〜８は、現在、有効にされているレジスタ・コンテキストを定義する現行コンテキスト・フィールド１４６に対応する。一実施形態では、このフィールドは、リセット時にクリアされて０になり、既定のレジスタ・コンテキストはレジスタ・コンテキスト０であることを示す。現行コンテキスト・フィールド１４６は、図２のベクトル・オフセット・ジェネレータ３９によって与えられるなど、様々な異なる形で与えられることが可能な前述したコンテキスト・セレクタに対応する。したがって、コンテキスト切り替え（割り込み、またはプロセス切り替えによって生じさせられる）時に、現行コンテキスト・フィールド１４６は、コンテキスト・セレクタによって示される新たなレジスタ・コンテキストに設定される。例えば、図５を参照すると、データ処理システム１０が現在、プロセスＡにおいて実行されている場合、プロセスＢへのコンテキスト切り替え時に、コンテキスト・セレクタによりレジスタ・コンテキスト２が示され、２という値が、レジスタ・コンテキスト２ ９２のコンテキスト制御レジスタの現行コンテキスト・フィールドに書き込まれる。
各レジスタ・コンテキストは、独自のコンテキスト制御レジスタを有し、フィールドのいくつかは、異なるコンテキスト制御レジスタの間で共有されることが可能であることに留意されたい。例えば、単一のコンテキスト・イネーブル・ビット、単一のコンテキスト数フィールド、および単一の現行コンテキスト・フィールドが実装されることが可能であり、すべてのコンテキスト制御レジスタによって使用される。というのは、値は、異なるコンテキスト制御レジスタの間で常に同一だからである。代替の実施形態は、各コンテキスト制御レジスタに関してコンテキスト・イネーブル・フィールドまたはコンテキスト数フィールド、または現行コンテキスト・フィールドを使用することも可能であるが、それぞれに関して単一の共有フィールドを使用することにより、ハードウェア要件が少なくなる。
ビット９〜１１は、前に有効にされたコンテキストを定義する保存済みコンテキスト・フィールド１４８に対応する。このフィールドも、リセット時にクリアされて０になることが可能であることに留意されたい。したがって、プロセスＡからプロセスＢに切り替える前述の例では（図５参照）、現行コンテキスト・フィールドは、２（レジスタ・コンテキスト２ ９２を表す）に設定され、保存済みコンテキスト・フィールドは、１（前のコンテキスト、レジスタ・コンテキスト１ ９０を表す）に設定される。
ビット１２〜１４は、レジスタ・グループに関するコンテキスト・マッピングを定義するのに使用される代替で有効にされるコンテキストを定義する代替コンテキスト・フィールド１５０に対応する。ビット１５〜１８は、マッピング・フィールド１５１に対応する。ビット１５は、レジスタ・グループＡ（ＧＰＲ４〜７と定義される）に対応し、ビット１６は、レジスタ・グループＢ（ＧＰＲ８〜１１と定義される）に対応し、ビット１７は
、レジスタ・グループＣ（ＧＰＲ１６〜２３と定義される）に対応し、ビット１８は、レジスタ・グループＤ（ＧＰＲ２７〜３１と定義される）に対応する。レジスタ・グループＡ〜Ｄのそれぞれは、対応するビットをアサートすることによって独立に有効にすることが可能である。例えば、ビット１５がアサートされた場合、グループＡが有効にされて、グループＡが代替コンテキスト・フィールドによって定義されたレジスタ・コンテキストにマップされるようになる。ビット１５がネゲートされた場合、グループＡはマップされない。同様に、ビット１６、ビット１７、またはビット１８がアサートされた場合、レジスタの対応するグループ（それぞれＢ、Ｃ、またはＤ）が、代替コンテキスト・フィールドによって定義されたレジスタ・コンテキストにマップされる。ビット１６、ビット１７、またはビット１８がネゲートされた場合、レジスタの対応するグループ（それぞれＢ、Ｃ、またはＤ）はマップされない。したがって、図５を参照すると、レジスタ・コンテキスト１ ９０のコンテキスト制御レジスタが、代替コンテキスト・フィールドの中に２を含み、レジスタの選択された１つまたは複数のグループがレジスタ・コンテキスト２ ９２にマップされることを示している。また、ビット１６（ＧＰＲ８〜１１を有するグループＢに対応する）がアサートされて、レジスタ・コンテキスト１ ９０のグループ１０４がレジスタ・コンテキスト２ ９２のグループ１１６にマップされるようになる。
図６の典型的なコンテキスト制御レジスタである、コンテキスト制御レジスタ１４０では、単一の代替コンテキスト・フィールドが利用可能であり、各グループ（Ａ〜Ｄ）がその同じ代替レジスタ・コンテキストにマップされるように有効にされることが可能である。つまり、グループＡが特定のレジスタ・コンテキストにマップされた場合、グループＣ〜Ｄは、その同じコンテキストにだけマップすることが可能である。ただし、代替の実施形態では、レジスタのそれぞれの別個のグループ（グループＡ〜Ｄのような）が、対応する代替コンテキスト・フィールドを有して、異なる代替レジスタ・コンテキストにマップされることが可能であるようになっていてもよい。あるいは、グループのグループに関して別個の代替コンテキスト・フィールド（例えば、グループＡおよびグループＢに関して１つの代替コンテキスト・フィールド、グループＣおよびグループＤに関して別の代替コンテキスト・フィールド）を使用することが可能である。また、グループは、任意の形で定義することが可能である。例えば、各グループは、４つのより多い、または少ないレジスタを有することが可能であり、各グループが単一のレジスタであること、または各グループが異なる数のレジスタを有することが可能である。また、代替の実施形態では、より多い、またはより少ないグループをより多い、またはより少ない代替コンテキスト・フィールドとともに使用することが可能である。したがって、図６のコンテキスト制御レジスタ１４０は、一例に過ぎない。また、各フィールドは、必要に応じて、より多い、またはより少ないビットを使用してフィールドの値を表すことも可能である。コンテキスト制御１４０は、未使用のビット１、２、１９〜２３、および２８〜３１を含むが、代替の実施形態は、未使用のビットを全く含まないこと、またはコンテキスト制御情報を格納するのに複数のレジスタを要することも可能である。
コンテキスト制御レジスタ１４０のビット２４は、図４と図５の両方に関連して説明したとおり、スタック・ポインタのマッピングを有効にするスタック・ポインタ・コンテキスト・イネーブル・フィールド１５２に対応する。ビット２５〜２７は、スタック・ポインタに関する代替レジスタ・コンテキストを選択するスタック・ポインタ・コンテキスト選択フィールド１５４に対応する。したがって、ビット２４がアサートされた場合、スタック・ポインタは、スタック・ポインタ・コンテキスト選択フィールド１５４によって示されるレジスタ・コンテキストにマップされるが、ビット２４がネゲートされた場合、スタック・ポインタはマップされない（すなわち、現行コンテキスト・フィールド１４６によって定義された現行コンテキストに留まる）。スタック・ポインタ・コンテキスト選択フィールド１５４は、データ処理システム１０内部の８つのレジスタ・コンテキストのいずれがスタック・ポインタに関する代替のコンテキストとして使用されるべきかを示すこ
とが可能な３ビットの値である。例えば、０００という値が、レジスタ・コンテキスト０に対応し、１１１がレジスタ・コンテキスト７に対応することが可能である。したがって、スタック・ポインタ・コンテキスト選択フィールド１５４が００１に設定されている場合、（かつスタック・ポインタ・コンテキスト・イネーブル・フィールド１５２がアサートされた場合）、現在のコンテキストのスタック・ポインタは、レジスタ・コンテキスト１にマップされる。例えば、図４を再び参照すると、レジスタ・コンテキスト２ ７４のコンテキスト制御レジスタのスタック・ポインタ・コンテキスト・イネーブル・フィールドがアサートされ、スタック・ポインタ・コンテキスト選択フィールドが００１に設定されて、スタック・ポインタ・レジスタ８０がレジスタ・コンテキスト１ ７２のスタック・ポインタ・レジスタ７８にマップされることを示す。また、代替の実施形態は、スタック・ポインタの共有を可能にするだけではない他の個々のレジスタのマッピングも可能にするフィールドを含むことが可能であることにも留意されたい。
コンテキスト制御レジスタは、様々な異なる形でプログラミングすることが可能である。例えば、一実施形態では、各コンテキスト制御レジスタを、直接にユーザによってプログラミングすることが可能である。あるいは、コンテキスト制御レジスタは、現在のコンテキスト制御レジスタの代替のコンテキスト・フィールドを使用して間接的にマップされることが可能である。例えば、一実施形態では、電源投入またはリセットの後、データ処理システムは、デフォルトでレジスタ・コンテキスト０になる。次に、代替コンテキスト・フィールドが、いずれのレジスタ・コンテキストのコンテキスト制御レジスタがプログラミングされるかを示す値に設定されることが可能である。例えば、レジスタ・コンテキスト０なっている間、レジスタ・コンテキスト０のコンテキスト制御レジスタの代替コンテキスト・フィールドに２という値を書き込むことにより、専用レジスタを介してレジスタ・コンテキスト２のコンテキスト制御レジスタのプログラミングへのアクセスが可能になる。コンテキスト制御フィールドのすべてがプログラミングされた後、それらのフィールドがすべて同時に有効にされる（単一の共有コンテキスト・イネーブル・フィールドを有するケースでは、そのビットをアサートすることによって行われる）ことが可能である。また、一実施形態では、コンテキスト制御レジスタ群のプログラミング中、割り込み処理をオフにすることが可能である。
コンテキスト制御レジスタ１４０は、特定のフィールドおよびビットの位置に関連して説明してきたことに留意されたい。代替の実施形態は、必要に応じて、より多い、またはより少ないフィールドを含むことが可能であり、各フィールドは、必要に応じて、より多い、またはより少ないビットを含むことが可能であることに留意されたい。また、代替の実施形態では、コンテキスト制御レジスタ群は、データ処理システム１０内部のいずれの場所に配置してもよいし、あるいはデータ処理システム１０の外部に配置してもよい。
かくして、オーバーヘッドのより少ない、柔軟性のあるコンテキスト選択を提供するために、どのようにコンテキスト制御レジスタを使用可能であるかを理解することが可能であろう。データ処理システム１０内部のコンテキスト切り替え時に、新たなレジスタ・コンテキストのコンテキスト制御レジスタが更新される。例えば、新たなレジスタ・コンテキストは、現行コンテキスト・フィールドに書き込まれ、前のコンテキストは、保存済みコンテキスト・フィールドに書き込まれ、新たなレジスタ・コンテキスト内で動作する際に、マッピング・フィールドの中で与えられるレジスタ・マッピングが使用される。レジスタ・マッピングにより、異なるレジスタ・コンテキストがレジスタ値を共有することが可能になる。また、レジスタ・マッピングにより、現在のレジスタ・コンテキストのコンテキスト制御レジスタによって定義される現在のレジスタ・コンテキスト外部の他のレジスタ・コンテキスト群のアクセスも可能になる。また、ユーザがプログラミング可能なコンテキスト制御レジスタ群により、どのようにマッピングを定義するかについて柔軟性が可能になる。したがって、本明細書で説明する本発明の一態様により、代替レジスタ・コ
ンテキストの一部分を現在のレジスタ・コンテキストにマップする（またその逆を行う）柔軟性のある機構が提供され、複数のコンテキストの間で共通のスタック・ポインタの柔軟性のある共有が可能になり、リアルタイム・パフォーマンスの向上がもたらされる。現在のコンテキストの一部分を代替のコンテキストにマップすることにより、動作コンテキスト間で情報値を転送することのオーバーヘッドを除く、またはなくすことが可能になり、パフォーマンスの向上および柔軟性がもたらされる。
以上の明細では、本発明を特定の実施形態に関連して説明した。しかし、添付の特許請求の範囲に記載する本発明の範囲を逸脱することなく、様々な改変および変更を行うことが可能であることが当業者には認められよう。例えば、ブロック図は、例示したブロックとは異なるブロックを有することが可能であり、より多い、またはより少ないブロックを有すること、または異なる形で構成されることも可能である。したがって、本明細書および図は、限定するものではなく、例示するものと考えられるべきであり、すべてのそのような改変形態が本発明の範囲に含まれるものとする。
特定の実施形態に関して、利点、その他の優位点、および問題解決法を説明してきた。しかし、これらの利点、優位点、問題解決法、ならびに何らかの利点、優位点、または問題解決法を生じさせる、またはより顕著し得る要素は、一部または全部の請求項の不可欠な、必要な、または本質的な特徴または要素と解釈すべきではない。本明細書で使用する「からなる（ｃｏｍｐｒｉｓｅｓ）」、「ｃｏｍｐｒｉｓｉｎｇ（からなる）」、またはこの用語の他のあらゆる変化形は、排他的でない包含を範囲に含むものとし、したがって、要素のリストからなるプロセス、方法、物品、または装置は、それらの要素を含むだけでなく、明確にリストアップされていない、またはそのようなプロセス、方法、物品、または装置に固有でない他の要素も含み得る。
本発明の一実施形態によるデータ処理システムを示すブロック図。 本発明の一実施形態によるプロセッサを示すブロック図。 本発明の一実施形態によるレジスタ・コンテキストを示す図。 本発明の様々な実施形態によるレジスタ・コンテキスト内の典型的なマッピングを示す図。 本発明の様々な実施形態によるレジスタ・コンテキスト内の典型的なマッピングを示す図。

Claims (10)

  1. 複数のレジスタ・コンテキスト（３４、３５、３６）と、
    該複数のレジスタ・コンテキストの少なくとも一部分に対応するコンテキスト制御情報を格納するための記憶回路（３８）と、
    該複数のレジスタ・コンテキスト内の現在のレジスタ・コンテキストの対応する部分の代りに、該複数のレジスタ・コンテキスト内の代替レジスタ・コンテキストの一部分に選択的にアクセスするための処理回路（１２）と、からなるデータ処理システム（１０）。
  2. 前記代替レジスタ・コンテキストの前記一部分が、前記格納されたコンテキスト制御情報によって示される請求項１に記載のデータ処理システム。
  3. 前記記憶回路が、複数のコンテキスト制御レジスタからなり、該複数のコンテキスト制御レジスタのそれぞれが、前記複数のレジスタ・コンテキストの対応するレジスタ・コンテキストに対応する請求項１に記載のデータ処理システム。
  4. 前記代替レジスタ・コンテキストの前記一部分が、スタック・ポインタからなる請求項１に記載のデータ処理システム。
  5. 前記一部分が、レジスタの集合からなる請求項１に記載のデータ処理システム。
  6. 前記コンテキスト制御情報が、イネーブル・フィールドからなり、該イネーブル・フィールドがアサートされた場合、前記処理回路が、前記代替レジスタ・コンテキストの前記一部分にアクセスする請求項１に記載のデータ処理システム。
  7. 複数のレジスタ・コンテキストを有するデータ処理システムにおいて、
    第１のレジスタ・コンテキストの第１の部分にアクセスすること、および
    該第１のレジスタ・コンテキストの対応するコンテキスト制御情報に基づいて該第１のレジスタ・コンテキストの第２の部分に対応する第２のレジスタ・コンテキストの一部分に選択的にアクセスすること、
    からなる該複数のレジスタ・コンテキスト内の該対応するコンテキスト制御情報を有する該第１のレジスタ・コンテキストで動作することからなる方法。
  8. 前記コンテキスト制御情報が、イネーブル・フィールドからなり、該イネーブル・フィールドがアサートされた場合、前記第１のレジスタ・コンテキストの前記第２の部分に対応する前記第２のレジスタ・コンテキストの前記一部分にアクセスすることからなる請求項７に記載の方法。
  9. コンテキスト・セレクタを受け取ること、
    該コンテキスト・セレクタに基づき、対応するコンテキスト制御情報を有する前記第２のレジスタ・コンテキストで動作すること、および
    前記第２のレジスタ・コンテキストの該対応するコンテキスト制御情報に基づき、前記第２のレジスタ・コンテキストの第２の部分に対応する第３のレジスタ・コンテキストの一部分に選択的にアクセスすること、からさらになる請求項７に記載の方法。
  10. 代替レジスタ・コンテキスト・フィールドおよびマッピング・フィールドを有する対応するコンテキスト制御レジスタから各々がなる、複数のレジスタ・コンテキスト（３４、３５、３６）と、
    該複数のレジスタ・コンテキスト内の現在のレジスタ・コンテキストの対応する部分にアクセスする代りに、該複数のレジスタ・コンテキスト内の代替レジスタ・コンテキスト
    の一部に選択的にアクセスする処理手段（１２）であって、該代替レジスタ・コンテキストの一部は該現在のレジスタ・コンテキストに対応する該コンテキスト制御レジスタの中の該マッピング・フィールドによって定義され、該代替レジスタ・コンテキストは該現在のレジスタ・コンテキストに対応する該コンテキスト制御レジスタの中の該代替レジスタ・コンテキスト・フィールドによって定義される、処理手段（１２）と、からなるデータ処理システム（１０）。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013099414A1 (ja) * 2011-12-26 2013-07-04 インターナショナル・ビジネス・マシーンズ・コーポレーション レジスタ・マッピング方法
EP3128415A2 (en) 2015-08-06 2017-02-08 Fujitsu Limited Computing device, process control method, and process control program

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040098568A1 (en) * 2002-11-18 2004-05-20 Nguyen Hung T. Processor having a unified register file with multipurpose registers for storing address and data register values, and associated register mapping method
US7631307B2 (en) * 2003-12-05 2009-12-08 Intel Corporation User-programmable low-overhead multithreading
US7401206B2 (en) * 2004-06-30 2008-07-15 Sun Microsystems, Inc. Apparatus and method for fine-grained multithreading in a multipipelined processor core
US7562207B2 (en) * 2005-01-27 2009-07-14 Innovasic, Inc. Deterministic microcontroller with context manager
US7516311B2 (en) * 2005-01-27 2009-04-07 Innovasic, Inc. Deterministic microcontroller context arrangement
KR100728899B1 (ko) * 2005-10-27 2007-06-15 한국과학기술원 복수의 레지스터 집합과 하드웨어 작업 관리자를 가진고성능 멀티쓰레드 임베디드 프로세서
US7590774B2 (en) * 2005-12-01 2009-09-15 Kabushiki Kaisha Toshiba Method and system for efficient context swapping
US8327115B2 (en) 2006-04-12 2012-12-04 Soft Machines, Inc. Plural matrices of execution units for processing matrices of row dependent instructions in single clock cycle in super or separate mode
CN107368285B (zh) 2006-11-14 2020-10-09 英特尔公司 多线程架构
JPWO2009022371A1 (ja) * 2007-08-16 2010-11-04 ネットクリアスシステムズ株式会社 タスク処理装置
WO2011048442A1 (en) * 2009-10-22 2011-04-28 Freescale Semiconductor, Inc. Integrated circuits and methods for debugging
US10228949B2 (en) 2010-09-17 2019-03-12 Intel Corporation Single cycle multi-branch prediction including shadow cache for early far branch prediction
US20130275725A1 (en) * 2011-01-03 2013-10-17 Freescale Semiconductor, Inc. Integrated circuit device and method for performing conditional negation of data
US9842005B2 (en) 2011-03-25 2017-12-12 Intel Corporation Register file segments for supporting code block execution by using virtual cores instantiated by partitionable engines
CN103547993B (zh) 2011-03-25 2018-06-26 英特尔公司 通过使用由可分割引擎实例化的虚拟核来执行指令序列代码块
CN108108188B (zh) 2011-03-25 2022-06-28 英特尔公司 用于通过使用由可分区引擎实例化的虚拟核来支持代码块执行的存储器片段
WO2012131437A1 (en) * 2011-03-30 2012-10-04 Freescale Semiconductor, Inc. Integrated circuit device and method for enabling cross-context access
CN107729267B (zh) 2011-05-20 2022-01-25 英特尔公司 资源的分散分配以及用于支持由多个引擎执行指令序列的互连结构
TWI548994B (zh) 2011-05-20 2016-09-11 軟體機器公司 以複數個引擎支援指令序列的執行之互連結構
US10078515B2 (en) 2011-10-03 2018-09-18 International Business Machines Corporation Tracking operand liveness information in a computer system and performing function based on the liveness information
WO2013077876A1 (en) 2011-11-22 2013-05-30 Soft Machines, Inc. A microprocessor accelerated code optimizer
KR101703401B1 (ko) 2011-11-22 2017-02-06 소프트 머신즈, 인크. 다중 엔진 마이크로프로세서용 가속 코드 최적화기
WO2014108747A1 (en) * 2013-01-10 2014-07-17 Freescale Semiconductor, Inc. Integrated circuit processor and method of operating a integrated circuit processor
WO2014150806A1 (en) 2013-03-15 2014-09-25 Soft Machines, Inc. A method for populating register view data structure by using register template snapshots
US9569216B2 (en) 2013-03-15 2017-02-14 Soft Machines, Inc. Method for populating a source view data structure by using register template snapshots
US10140138B2 (en) 2013-03-15 2018-11-27 Intel Corporation Methods, systems and apparatus for supporting wide and efficient front-end operation with guest-architecture emulation
US10275255B2 (en) 2013-03-15 2019-04-30 Intel Corporation Method for dependency broadcasting through a source organized source view data structure
US9886279B2 (en) 2013-03-15 2018-02-06 Intel Corporation Method for populating and instruction view data structure by using register template snapshots
US9904625B2 (en) 2013-03-15 2018-02-27 Intel Corporation Methods, systems and apparatus for predicting the way of a set associative cache
US9891924B2 (en) 2013-03-15 2018-02-13 Intel Corporation Method for implementing a reduced size register view data structure in a microprocessor
WO2014150971A1 (en) 2013-03-15 2014-09-25 Soft Machines, Inc. A method for dependency broadcasting through a block organized source view data structure
EP2972836B1 (en) 2013-03-15 2022-11-09 Intel Corporation A method for emulating a guest centralized flag architecture by using a native distributed flag architecture
CN105210040B (zh) 2013-03-15 2019-04-02 英特尔公司 用于执行分组成块的多线程指令的方法
US9811342B2 (en) 2013-03-15 2017-11-07 Intel Corporation Method for performing dual dispatch of blocks and half blocks
WO2014150991A1 (en) 2013-03-15 2014-09-25 Soft Machines, Inc. A method for implementing a reduced size register view data structure in a microprocessor
US10031770B2 (en) * 2014-04-30 2018-07-24 Intel Corporation System and method of delayed context switching in processor registers
US9996353B2 (en) 2015-02-26 2018-06-12 International Business Machines Corporation Universal history buffer to support multiple register types
US9971604B2 (en) 2015-02-26 2018-05-15 International Business Machines Corporation History buffer for multiple-field registers
US10067766B2 (en) * 2015-02-26 2018-09-04 International Business Machines Corporation History buffer with hybrid entry support for multiple-field registers
US10802866B2 (en) * 2015-04-30 2020-10-13 Microchip Technology Incorporated Central processing unit with DSP engine and enhanced context switch capabilities
GB2577729C (en) * 2018-10-04 2021-10-27 Advanced Risc Mach Ltd Processor with Register Bank having Banked Versions of a Register each Associated with an Operating State of the Processor
CN110928574A (zh) * 2019-11-20 2020-03-27 深圳市汇顶科技股份有限公司 微控制器、中断处理芯片、设备及中断处理方法
US11663010B2 (en) * 2021-03-08 2023-05-30 Unisys Corporation System and method for securely debugging across multiple execution contexts
US11816486B2 (en) 2022-01-18 2023-11-14 Nxp B.V. Efficient inter-thread communication between hardware processing threads of a hardware multithreaded processor by selective aliasing of register blocks

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5142677A (en) * 1989-05-04 1992-08-25 Texas Instruments Incorporated Context switching devices, systems and methods
JPH04242433A (ja) * 1991-01-17 1992-08-31 Nec Corp マイクロプロセッサ
US5386563A (en) * 1992-10-13 1995-01-31 Advanced Risc Machines Limited Register substitution during exception processing
GB2281986B (en) * 1993-09-15 1997-08-06 Advanced Risc Mach Ltd Data processing reset
US6029242A (en) * 1995-08-16 2000-02-22 Sharp Electronics Corporation Data processing system using a shared register bank and a plurality of processors
US5701508A (en) * 1995-12-19 1997-12-23 Intel Corporation Executing different instructions that cause different data type operations to be performed on single logical register file
US5812868A (en) * 1996-09-16 1998-09-22 Motorola Inc. Method and apparatus for selecting a register file in a data processing system
US6145049A (en) * 1997-12-29 2000-11-07 Stmicroelectronics, Inc. Method and apparatus for providing fast switching between floating point and multimedia instructions using any combination of a first register file set and a second register file set
US6154832A (en) * 1998-12-04 2000-11-28 Advanced Micro Devices, Inc. Processor employing multiple register sets to eliminate interrupts
WO2000079394A1 (en) 1999-06-21 2000-12-28 Bops Incorporated Methods and apparatus for providing manifold array (manarray) program context switch with array reconfiguration control
US7925869B2 (en) 1999-12-22 2011-04-12 Ubicom, Inc. Instruction-level multithreading according to a predetermined fixed schedule in an embedded processor using zero-time context switching

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013099414A1 (ja) * 2011-12-26 2013-07-04 インターナショナル・ビジネス・マシーンズ・コーポレーション レジスタ・マッピング方法
JPWO2013099414A1 (ja) * 2011-12-26 2015-04-30 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ レジスタ・マッピング方法
US9430254B2 (en) 2011-12-26 2016-08-30 International Business Machines Corporation Register mapping techniques
US9471342B2 (en) 2011-12-26 2016-10-18 International Business Machines Corporation Register mapping
EP3128415A2 (en) 2015-08-06 2017-02-08 Fujitsu Limited Computing device, process control method, and process control program

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