JP2006351691A - Semiconductor device - Google Patents

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    • H01L27/0883Combination of depletion and enhancement field effect transistors

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device including a hetero junction field effect transistor operating equivalently to a normally-off and having excellent characteristics of an original semiconductor element with high reliability and with a small package size. <P>SOLUTION: The semiconductor device includes a normally-on hetero junction field effect transistor 100 having high withstand voltage; and a hetero junction field effect transistor 100 operating equally to that of a normally-off type, by forming a normally-off insulating gate type field effect transistor 200 into monolithic and connecting them in cascode. Further, an avalanche diode 300 is connected in parallel to the insulating gate type field effect transistor 200 to prevent the same transistor 200 from being destroyed. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

この発明は、半導体装置に関し、特に耐圧維持部分がシリコン(Si)よりもバンドギャップの広い半導体材料(以下、ワイドバンドギャップ半導体とする)で構成されたパワー半導体装置に関する。 The present invention relates to a semiconductor device, particularly the withstand voltage keeping portion silicon (Si) wide semiconductor material bandgap than (hereinafter, wide band and gap semiconductor) relates to a power semiconductor device constructed by.

従来より、高周波デバイス用半導体素子では、半導体材料として窒化ガリウム(GaN)系化合物半導体が用いられている。 Conventionally, in a semiconductor device for high frequency devices, gallium nitride (GaN) based compound semiconductor is used as semiconductor material. 例えば、シリコンからなるp型導電性基板上に順に、高抵抗の窒化アルミニウムガリウム(Al x Ga 1-x N、0<x≦1)からなるバッファ層、アンドープの窒化ガリウムからなるキャリア走行層、およびn型の窒化アルミニウムガリウム(Al y Ga 1-y N、0<y≦1)からなる表面障壁層(キャリア供給層)が積層され、表面障壁層の上にショットキー性を有するゲート電極が選択的に形成された構成のヘテロ接合電界効果トランジスタ(以下、HFETとする)が公知である(例えば、特許文献1参照。)。 For example, in order to p-type conductive substrate made of silicon, the high resistance of aluminum gallium nitride (Al x Ga 1-x N , 0 <x ≦ 1) buffer layer composed of a carrier transit layer composed of undoped GaN, and n-type aluminum gallium nitride (Al y Ga 1-y n , 0 <y ≦ 1) consists of a surface barrier layer (carrier supply layer) is laminated, a gate electrode having a Schottky over the surface barrier layer selectively formed configuration of the heterojunction field effect transistor (hereinafter referred to as HFET) are known (e.g., see Patent Document 1.).

近時、パワー半導体装置の分野でも、窒化ガリウム系化合物半導体等のワイドバンドギャップ半導体を用いる試みがなされている。 Recently, in the field of power semiconductor devices, it attempts to use wide band gap semiconductor such as gallium nitride compound semiconductor has been made. 例えば、特許文献1に開示された半導体素子は、前記表面障壁層の上にソース電極とドレイン電極が選択的に形成されており、そのいずれか一方の電極が、バッファ層とキャリア走行層と表面障壁層を貫通する孔に充填されることにより、前記導電性基板と電気的に接続した構成となっている。 For example, the semiconductor device disclosed in Patent Document 1, the provided source electrode and a drain electrode on the surface barrier layer is selectively formed, the one of the electrodes is, the buffer layer and the carrier transit layer and the surface by filling the holes through the barrier layer has a structure obtained by connecting the conductive substrate and electrically.

しかしながら、特許文献1に開示された半導体素子や、従来のHFETでは、ゲートに信号が入力されていない状態のときには、ソースとドレインの間が導通状態(以下、ノーマリオンとする)となり、短絡した状態となる。 However, a semiconductor device disclosed in Patent Document 1, in the conventional HFET, when the state signal to the gate is not input, between the source and drain conductive state (hereinafter referred to as normally-on), and short-circuited the state. このようなノーマリオン型の半導体素子を電力用の設備に用いた場合には、電気回路に何らかの故障が発生してゲートに信号を送ることができない状況、すなわちゲートに信号が入力されない状況になると、負荷への電力の供給を止めることができない。 When a semiconductor element having such a normally-on equipment for power situation some failure in the electrical circuit can not send a signal to the gate occurs, i.e. when the signal to the gate is a situation that is not input , it is not possible to stop the supply of power to the load. そのため、負荷に大きな電流が流れてしまい、負荷の破壊に至るという危険性がある。 Therefore, would be a large current to the load flows, there is a risk that leads to the destruction of the load.

このような不具合が発生するのを回避するためには、ゲートに信号が入力されていない状態のときに、半導体素子がオフ状態(以下、ノーマリオフとする)にならなければならない。 To avoid such a problem occurs, when the state signal to the gate is not inputted, the semiconductor device is turned off (hereinafter referred to as normally-off) must become. そこで、本来はノーマリオン型である半導体素子に外付けで回路を付加することによって、外部から見たときにノーマリオフ型の半導体素子として動作させるようにした半導体装置が報告されている(例えば、非特許文献1参照。)。 Therefore, by adding a circuit external to the semiconductor element is a normally-original, semiconductor devices have been reported which is adapted to operate as a semiconductor element of the normally-off type when viewed from the outside (e.g., non see Patent Document 1.).

この非特許文献1に開示された半導体装置では、炭化ケイ素(SiC)で構成されたノーマリオン型の半導体素子と、シリコンで構成された低耐圧のMOSFET(金属−酸化膜−半導体構造を有する絶縁ゲート型電界効果トランジスタ)がカスコード接続されている。 Insulation having a semiconductor structure - In the non-patent semiconductor device disclosed in Document 1 includes a normally-on semiconductor device constituted of silicon carbide (SiC), a low withstand voltage of the MOSFET (metal made of a silicon - oxide film gate field effect transistor) is connected in cascode. そして、MOSFETの動作がノーマリオフ型であることによって、この半導体装置は、外部に対して絶縁ゲート型のノーマリオフ型半導体素子として動作する。 Then, by the operation of the MOSFET is normally-off type, the semiconductor device operates as a normally-off type semiconductor device of the insulated gate to the outside.

ところで、シリコン基板上に、シリコン系トランジスタと、III−V族化合物バッファ層を介して一体に形成されたIII−V族化合物半導体素子と、III−V族化合物半導体素子の少なくとも一つの端子に電圧を印加するDC−DCコンバータとを備えた半導体装置が公知である(例えば、特許文献2参照。)。 Meanwhile, on a silicon substrate, a silicon-based transistor, a Group III-V compound semiconductor element formed integrally via a group III-V compound buffer layer, at least one of the voltage to the terminal of the group III-V compound semiconductor element the semiconductor device is known that includes a DC-DC converter is applied (for example, see Patent Document 2.). この半導体装置では、DC−DCコンバータの少なくとも一部が前記シリコン系トランジスタで構成されている。 In this semiconductor device, at least a portion of the DC-DC converter is constituted by the silicon-based transistors.

特開2004−363563号公報 JP 2004-363563 JP 特開2004−281454号公報 JP 2004-281454 JP

しかしながら、前記非特許文献1に開示された半導体装置では、炭化ケイ素のチップの他にシリコンチップを実装する必要があるため、これらのチップを封入するパッケージのサイズが大きくなるという問題点がある。 However, the semiconductor device disclosed in Non-Patent Document 1, it is necessary to implement a silicon chip in addition to the silicon carbide chips, there is a problem that the size of the package encapsulating these chips increases. また、二つのチップをワイヤ電極で電気的に接続するため、ワイヤボンディング工程を行うことによる工程数の増加と、信頼性の低下などの問題点がある。 Further, in order to electrically connect the two chips in the wire electrode, and the increase in the number of steps by carrying out the wire bonding process, there are problems such as a decrease in reliability. これらの問題が生じることによって、本来の半導体素子の優れた特性が損なわれてしまう。 By these problems, has excellent properties of the original semiconductor device is impaired.

この発明は、上述した従来技術による問題点を解消するため、ノーマリオフ型と同等の動作をするHFETを有し、かつパッケージのサイズが小型で、信頼性が高く、本来の半導体素子の優れた特性を備えた半導体装置を提供することを目的とする。 The present invention, in order to solve the problems in the conventional techniques described above have the HFET of the normally-off operation similar to, and the size of the package is small, reliable, excellent properties of the original semiconductor element and to provide a semiconductor device having a.

上述した課題を解決し、目的を達成するため、請求項1の発明にかかる半導体装置は、シリコンまたは炭化ケイ素からなる第1の半導体層と、該第1の半導体層の一部の上に形成された、シリコンよりもバンドギャップの広い半導体材料からなる第2の半導体層を有し、前記第1の半導体層には、ノーマリオフ型の絶縁ゲート型電界効果トランジスタが形成され、前記第2の半導体層には、ゲート電極によって電流制御が可能なヘテロ接合電界効果トランジスタが形成されており、該ヘテロ接合電界効果トランジスタのゲートが前記絶縁ゲート型電界効果トランジスタのソース電極と電気的に短絡され、該ヘテロ接合電界効果トランジスタのソースが前記絶縁ゲート型電界効果トランジスタのドレインと電気的に短絡されていることを特徴と To solve the above problems and achieve an object, formed on such a semiconductor device in the first aspect of the present invention silicon or a first semiconductor layer made of silicon carbide, a part of the first semiconductor layer It is, a second semiconductor layer made of a wide semiconductor material bandgap than silicon, wherein the first semiconductor layer, a normally-off type insulated gate field effect transistor is formed, the second semiconductor the layer is formed with a heterojunction field effect transistor which can be current controlled by the gate electrode, the gate of the heterojunction field effect transistor is a source electrode electrically shorted to said insulated gate field effect transistor, the and wherein the source of the heterojunction field effect transistor is electrically shorted to the drain of the insulated gate field effect transistor る。 That.

請求項2の発明にかかる半導体装置は、シリコン、炭化ケイ素またはサファイアからなる第1の半導体層と、該第1の半導体層の上に形成された、シリコンよりもバンドギャップの広い半導体材料からなる第2の半導体層と、該第2の半導体層の一部の上に酸化膜を介して形成されたシリコンまたは炭化ケイ素からなる第3の半導体層を有し、該第3の半導体層には、横型でノーマリオフ型の絶縁ゲート型電界効果トランジスタが形成され、前記第2の半導体層には、ゲート電極によって電流制御が可能なヘテロ接合電界効果トランジスタが形成されており、該ヘテロ接合電界効果トランジスタのゲートが前記絶縁ゲート型電界効果トランジスタのソース電極と電気的に短絡され、該ヘテロ接合電界効果トランジスタのソースが前記絶縁ゲー The semiconductor device according to a second aspect of the invention, silicon, a first semiconductor layer made of silicon carbide or sapphire, is formed on the first semiconductor layer, made of a wide semiconductor material bandgap than silicon a second semiconductor layer has a third semiconductor layer of silicon or silicon carbide formed via an oxide film on a portion of the second semiconductor layer, a semiconductor layer of said third , horizontal in a normally-off type insulated gate field effect transistor is formed, wherein the second semiconductor layer, heterojunction field effect transistor which can be current controlled by the gate electrode is formed, the heterojunction field effect transistor a source electrode electrically shorted to the gate said insulated gate field effect transistor, a source said insulation gate of the heterojunction field effect transistor 型電界効果トランジスタのドレインと電気的に短絡されていることを特徴とする。 Characterized in that it is a drain electrically shorted type field effect transistor.

請求項3の発明にかかる半導体装置は、シリコン、炭化ケイ素またはサファイアからなる第1の半導体層と、該第1の半導体層の上に形成された、シリコンよりもバンドギャップの広い半導体材料からなる第2の半導体層と、該第2の半導体層の一部の上に形成されたシリコンまたは炭化ケイ素からなる第3の半導体層を有し、該第3の半導体層には、縦型でノーマリオフ型の絶縁ゲート型電界効果トランジスタが形成され、前記第2の半導体層には、ゲート電極によって電流制御が可能なヘテロ接合電界効果トランジスタが形成されており、該ヘテロ接合電界効果トランジスタのゲートが前記絶縁ゲート型電界効果トランジスタのソース電極と電気的に短絡され、該ヘテロ接合電界効果トランジスタのソースが前記絶縁ゲート型電界効果ト The semiconductor device according to the invention of claim 3, silicon, a first semiconductor layer made of silicon carbide or sapphire, is formed on the first semiconductor layer, made of a wide semiconductor material bandgap than silicon a second semiconductor layer has a third semiconductor layer of silicon or silicon carbide is formed on a portion of the second semiconductor layer, the semiconductor layer of the third, normally-off with a vertical type is of the insulated gate field effect transistor is formed, wherein the second semiconductor layer, heterojunction field effect transistor which can be current controlled by the gate electrode is formed, the gate of the heterojunction field effect transistor is the a source electrode electrically shorted to the insulated gate field effect transistor, a source said insulated gate field effect bets of the heterojunction field effect transistor ンジスタのドレインと電気的に短絡されていることを特徴とする。 Characterized in that it is a drain electrically shorting Njisuta.

請求項4の発明にかかる半導体装置は、請求項1に記載の発明において、前記第1の半導体層には、前記絶縁ゲート型電界効果トランジスタよりも耐圧の小さいダイオードが形成されており、該ダイオードのアノードは前記絶縁ゲート型電界効果トランジスタのソース電極と電気的に短絡され、該ダイオードのカソードは前記絶縁ゲート型電界効果トランジスタのドレインと電気的に短絡されていることを特徴とする。 Such a semiconductor device in the invention of claim 4, in the invention described in claim 1, wherein the first semiconductor layer is formed with a small diode breakdown voltage than said insulated gate field effect transistor, the diode the anode the insulated gate to a source electrode electrically shorted to the field effect transistor, the cathode of the diode is characterized in that it is electrically shorted to the drain of the insulated gate field effect transistor.

請求項5の発明にかかる半導体装置は、請求項3に記載の発明において、前記第3の半導体層には、前記絶縁ゲート型電界効果トランジスタよりも耐圧の小さいダイオードが形成されており、該ダイオードのアノードは前記絶縁ゲート型電界効果トランジスタのソース電極と電気的に短絡され、該ダイオードのカソードは前記絶縁ゲート型電界効果トランジスタのドレインと電気的に短絡されていることを特徴とする。 Such a semiconductor device in the invention of claim 5, in the invention described in claim 3, wherein the third semiconductor layer is formed with a small diode breakdown voltage than said insulated gate field effect transistor, the diode the anode the insulated gate to a source electrode electrically shorted to the field effect transistor, the cathode of the diode is characterized in that it is electrically shorted to the drain of the insulated gate field effect transistor.

請求項1〜3の発明によれば、高耐圧を維持する部分がワイドバンドギャップ半導体で構成されているので、低い素子抵抗を実現することができる。 According to the invention of claims 1 to 3, the portion to maintain a high breakdown voltage is formed by the wide band gap semiconductor, it is possible to realize a low device resistance. また、HFETとノーマリオフ型のMOSFETが同一基板上に形成されているので、HFETを有し、動作特性がノーマリオフ型である半導体装置をモノリシック構造で実現することができる。 Further, since the HFET and a normally-off MOSFET is formed on the same substrate, it has a HFET, a semiconductor device operating characteristics is normally-off can be implemented in a monolithic structure. 従って、半導体装置の小型化と信頼性の向上を図ることができる。 Therefore, it is possible to improve the miniaturization and reliability of the semiconductor device. また、請求項4または5の発明によれば、ノーマリオフ型のMOSFETにアバランシェダイオードが並列に接続されていることによって、このMOSFETの破壊を抑制することができるので、破壊しにくい半導体装置を実現することができる。 Further, according to the invention of claim 4 or 5, by the avalanche diode normally-off MOSFET is connected in parallel, it is possible to suppress the destruction of the MOSFET, to achieve the destruction hardly semiconductor device be able to.

本発明にかかる半導体装置によれば、ノーマリオフ型と同等の動作をするHFETを有し、かつパッケージのサイズが小型で、信頼性が高く、本来の半導体素子の優れた特性を備えるという効果を奏する。 According to the semiconductor device according to the present invention, has the HFET of the normally-off operation similar to, and the size of the package is small, reliable, an effect that the superior characteristics of the original semiconductor element .

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。 With reference to the accompanying drawings, illustrating a preferred embodiment of a semiconductor device according to the present invention in detail. 本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。 In this specification and the appended drawings, in n or layers and regions prefixed with p, respectively electrons or holes means that majority carriers. また、n +を冠記した層や領域は、nを冠記した層や領域よりも高不純物濃度であることを意味する。 Further, n + layers and regions prefixed means that the n is an impurity concentration higher than layers and regions prefixed. なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。 In the following description of the embodiments and the accompanying drawings, like reference numerals denote similar structure, without redundant description.

実施の形態1. The first embodiment.
図1は、本発明の実施の形態1にかかる半導体装置の構成を示す断面図である。 Figure 1 is a sectional view showing a structure of a semiconductor device according to a first embodiment of the present invention. 図1に示すように、p型の単結晶シリコン基板1の一部の上に順に、バッファ層となる高抵抗の窒化アルミニウムガリウム(Al x Ga 1-x N、0<x≦1)層2、キャリア走行層となるアンドープまたはn型の窒化ガリウム(GaN)層3、および表面障壁層(キャリア供給層)となるn型の窒化アルミニウムガリウム(Al y Ga 1-y N、0<y≦1)層4が積層されている。 As shown in FIG. 1, in this order on a portion of the p-type single crystal silicon substrate 1, the high resistance of the aluminum gallium nitride as the buffer layer (Al x Ga 1-x N , 0 <x ≦ 1) layer 2 , gallium nitride undoped or n-type as a carrier transit layer (GaN) layer 3, and the surface barrier layer (carrier supply layer) become n-type aluminum gallium nitride (Al y Ga 1-y n , 0 <y ≦ 1 ) layer 4 is laminated.

シリコン基板1は、第1の半導体層に相当する。 Silicon substrate 1 corresponds to the first semiconductor layer. 第1の半導体層は、単結晶シリコンではなく、炭化ケイ素でできていてもよい。 The first semiconductor layer, rather than the single crystal silicon may be made of silicon carbide. シリコン基板1上に積層されたAl x Ga 1-x N2、GaN層3およびAl y Ga 1-y N層4は、第2の半導体層を構成する。 Al x Ga 1-x N2, GaN layer 3 and the Al y Ga 1-y N layer 4 laminated on the silicon substrate 1 constitute a second semiconductor layer. この第2の半導体層には、ゲート電極によって電流制御が可能なHFET100が形成されている。 This second semiconductor layer, HFET100 possible current control by the gate electrode is formed.

HFET100のドレイン電極5とゲート電極6は、Al y Ga 1-y N層4の表面に選択的に形成されている。 Drain electrode 5 and the gate electrode 6 of HFET100 is selectively formed on the surface of the Al y Ga 1-y N layer 4. ドレイン電極5は、Al y Ga 1-y N層4にオーミック接触している。 The drain electrode 5 is in ohmic contact with the Al y Ga 1-y N layer 4. また、ゲート電極6は、Al y Ga 1-y N層4にオーミック接合している。 The gate electrode 6 is in ohmic contact Al y Ga 1-y N layer 4.

シリコン基板1の、第2の半導体層(Al x Ga 1-x N2、GaN層3およびAl y Ga 1-y N層4)が積層されていない領域には、ノーマリオフ型のMOSFET200が形成されている。 Of the silicon substrate 1, in the region where the second semiconductor layer (Al x Ga 1-x N2 , GaN layer 3 and the Al y Ga 1-y N layer 4) is not laminated, MOSFET 200 of the normally-off type is formed there. シリコン基板1の、MOSFET200が形成されている領域の表面層には、MOSFETのドレイン領域となるn +領域7と、MOSFETのソース領域となるn +領域8が離れて形成されている。 Of the silicon substrate 1, the MOSFET200 surface layer region being formed, the n + region 7 serving as a MOSFET the drain region, the n + region 8 serving as the source region of the MOSFET is formed apart.

シリコン基板1の、n +領域7とn +領域8の間の領域の表面には酸化膜9が形成されており、この酸化膜9の上にMOSFETのゲート電極10が形成されている。 Of the silicon substrate 1, n + on the surface of the region between the region 7 and the n + region 8 is formed with an oxide film 9, MOSFET gate electrode 10 on top of the oxide film 9 is formed. MOSFETのソース電極11は、MOSFETのソース領域となるn +領域8とシリコン基板1にオーミック接触している。 The source electrode 11 of the MOSFET is in ohmic contact with the n + region 8 and the silicon substrate 1 serving as the source region of the MOSFET. また、MOSFETのソース電極11は、HFETのゲート電極6に短絡されている。 The source electrode 11 of the MOSFET is short-circuited to the gate electrode 6 of the HFET.

MOSFETのドレイン領域となるn +領域7は、短絡電極12を介してHFETの表面障壁層(キャリア供給層)となるAl y Ga 1-y N層4に短絡されている。 N + region 7 which is a MOSFET drain region is short-circuited to the Al y Ga 1-y N layer 4 serving as the surface barrier layer of HFET via the short-circuit electrode 12 (carrier supply layer). MOSFETのソース電極11、MOSFETのゲート電極10およびHFETのドレイン電極5は、それぞれこの実施の形態1の半導体装置のソース端子13、ゲート端子14およびドレイン端子15に接続されている。 Source electrode 11, MOSFET drain electrode of the gate electrode 10 and the HFET of MOSFET 5, the source terminal 13 of the semiconductor device of the first embodiment, respectively, are connected to the gate terminal 14 and drain terminal 15. 図2に、等価回路図を示す。 Figure 2 shows an equivalent circuit diagram.

実施の形態1の半導体装置では、HFET100の部分で高耐圧を維持する。 In the semiconductor device of the first embodiment, to maintain a high withstand voltage in the portion of the HFET100. このHFET100は、ノーマリオン型である。 This HFET100 is a normally-on. しかし、実施の形態1によれば、HFET100とノーマリオフ型のMOSFET200がカスコード接続されているので、ゲート端子14に信号が入力されていない状態のとき、すなわちMOSFETのゲート電極10がゼロバイアス状態となるときに、MOSFET200がオフ状態となる。 However, according to the first embodiment, MOSFET 200 of HFET100 and normally-off since being cascoded, when the state signal to the gate terminal 14 is not input, that is, the gate electrode 10 of the MOSFET is zero bias state when in, MOSFET200 is turned off. それによって、ソース端子13とドレイン端子15の間がオフ状態となるので、高耐圧を維持することができる。 Thereby, since between the source terminal 13 and drain terminal 15 is turned off, it is possible to maintain a high breakdown voltage.

ここで、MOSFET200は、HFET100のゲートしきい値程度、例えば10〜30V程度の耐圧を有していればよいので、低い抵抗の素子でよい。 Here, MOSFET 200 is about the gate threshold of HFET100, for example because it needs to have a breakdown voltage of about 10 to 30V, or an element of low resistance. 従って、チップサイズを大きくする必要がない。 Therefore, it is not necessary to increase the chip size. その結果として、オン抵抗が低いというHFET100の優れた特性を享受することができる。 As a result, it is possible to enjoy the excellent characteristics of HFET100 ON resistance low. また、HFETとMOSFETを別々のチップで構成し、互いにワイヤ電極で接続する構成に比べて、ワイヤボンディング工程が不要となることによる工程数の削減効果と、ワイヤ電極を用いないことによる信頼性の向上効果が得られる。 Also, to configure the HFET and MOSFET in separate chips, as compared with the configuration of connecting the wire electrode from each other, and the effect of reducing the number of steps by the wire bonding process is not required, reliability by not using a wire electrode improving effect can be obtained. このように、同一基板上に存在する異なる半導体材料において役割を分担することによって、全体として優れた特性のパワー半導体素子が得られる。 Thus, by sharing a role in different semiconductor materials are present on the same substrate, a power semiconductor device having excellent characteristics as a whole can be obtained.

実施の形態2. The second embodiment.
図3は、本発明の実施の形態2にかかる半導体装置の構成を示す断面図である。 Figure 3 is a sectional view showing a structure of a semiconductor device according to a second embodiment of the present invention. 図3に示すように、実施の形態2では、Al x Ga 1-x N2、GaN層3およびAl y Ga 1-y N層4からなる第2の半導体層の、HFET100が形成された領域以外の領域上に、酸化膜16とその上のp型のシリコンまたは炭化ケイ素の半導体薄膜17により構成されるSOI(シリコン・オン・インシュレータ)構造が形成されており、このSOI構造の部分にMOSFET200が形成されている。 As shown in FIG. 3, in the second embodiment, the second semiconductor layer made of Al x Ga 1-x N2, GaN layer 3 and the Al y Ga 1-y N layer 4, other than the region where HFET100 is formed on the region, the oxide film 16 and are SOI (silicon on insulator) structure is formed composed of a p-type silicon or silicon carbide semiconductor thin film 17 thereon, is MOSFET200 the portion of the SOI structure It is formed.

SOI構造の半導体薄膜17は、第3の半導体層に相当する。 The semiconductor thin film 17 of the SOI structure is equivalent to the third semiconductor layer. MOSFET200のドレイン領域となるn +領域7とソース領域となるn +領域8は、この半導体薄膜17の表面層に互いに離れて形成されており、その間の表面上に酸化膜9を介してMOSFETのゲート電極10が形成されている。 N + region 8 serving as the drain region to become the n + region 7 and the source region of the MOSFET200 is formed apart from each other on the surface layer of the semiconductor thin film 17, MOSFET through the oxide film 9 on the intervening surface gate electrode 10 is formed. その他の構成は、実施の形態1と同じである。 Other configurations are the same as in the first embodiment. 実施の形態2では、第1の半導体層となる基板として、単結晶シリコンや炭化ケイ素の他に、サファイアを用いることができる。 In the second embodiment, as a substrate made of a first semiconductor layer, in addition to the monocrystalline silicon or silicon carbide, it can be used sapphire.

実施の形態2によれば、実施の形態1と同様の効果の他に、この半導体装置を製造する際に、窒化アルミニウムガリウムなどの結晶成長を比較的容易に行うことができるという利点が得られる。 According to the second embodiment, in addition to the same effect as the first embodiment, when manufacturing this semiconductor device, advantages are obtained that it is possible to perform the crystal growth of aluminum nitride gallium relatively easily . また、窒化アルミニウムガリウムのエピタキシャル成長後にSOI構造を作製するので、SOI構造の半導体薄膜17の結晶に与える熱処理や汚染の影響が少なくなるという利点がある。 Further, since an SOI structure after the epitaxial growth of aluminum gallium nitride, there is an advantage that crystal effect of heat treatment and pollution given to the semiconductor thin film 17 of the SOI structure is reduced.

実施の形態3. Embodiment 3.
図4は、本発明の実施の形態3にかかる半導体装置の構成を示す断面図である。 Figure 4 is a sectional view showing a structure of a semiconductor device according to a third embodiment of the present invention. 図4に示すように、実施の形態3では、Al x Ga 1-x N2、GaN層3およびAl y Ga 1-y N層4からなる第2の半導体層の、HFET100が形成された領域以外の領域上に、シリコンまたは炭化ケイ素のエピタキシャル成長層が形成されており、このエピタキシャル成長層の部分にMOSFET200が形成されている。 As shown in FIG. 4, in the third embodiment, the second semiconductor layer made of Al x Ga 1-x N2, GaN layer 3 and the Al y Ga 1-y N layer 4, other than the region where HFET100 is formed on the region, the epitaxial growth layer of silicon or silicon carbide is formed, MOSFET 200 is formed in a portion of the epitaxial growth layer.

このエピタキシャル成長層において、MOSFETのドレイン領域となるn +領域7は、Al y Ga 1-y N層4に接して設けられている。 In this epitaxial growth layer, n + region 7 which is a MOSFET drain region is provided in contact with the Al y Ga 1-y N layer 4. そして、このn +領域7の上の領域は、MOSFETのドリフト領域となるn領域18であり、さらにその上の領域はp領域19である。 The area above the n + region 7, an n region 18 as the MOSFET of the drift region, further areas thereon is a p region 19.

MOSFET200のソース領域となるn +領域8は、p領域19の表面層に形成されている。 N + region 8 serving as the source region of MOSFET200 is formed in the surface layer of p region 19. MOSFETのソース電極11は、n +領域8とp領域19の両方に接触している。 The source electrode 11 of the MOSFET is in contact with both the n + region 8 and the p region 19. 実施の形態3では、n +領域7がAl y Ga 1-y N層4に電気的に接続されているので、n +領域7とAl y Ga 1-y N層4を短絡する電極(実施の形態1の短絡電極12)は不要である。 In the third embodiment, since the n + region 7 is electrically connected to the Al y Ga 1-y N layer 4, the electrode to short-circuit the n + region 7 and the Al y Ga 1-y N layer 4 (Working short-circuit electrode in the form 1 12) is not required.

表面のn +領域8およびp領域19を貫通してn領域18に達するトレンチが形成されており、このトレンチの内側にゲート絶縁膜となる酸化膜9を介してゲート電極10が埋め込まれている。 The n + region 8 and the p region 19 on the surface through are trenches formed to reach the n region 18, the gate electrode 10 is buried through the oxide film 9 serving as a gate insulating film on the inside of the trench . 従って、実施の形態3では、MOSFET200は、素子の深さ方向に電流を流す縦型の素子である。 Therefore, in the third embodiment, MOSFET 200 is a vertical element passing a current in the depth direction of the element. その他の構成は、実施の形態1と同じである。 Other configurations are the same as in the first embodiment. 実施の形態3では、第1の半導体層となる基板として、単結晶シリコンや炭化ケイ素の他に、サファイアを用いることができる。 In the third embodiment, as a substrate made of a first semiconductor layer, in addition to the monocrystalline silicon or silicon carbide, it can be used sapphire. また、MOSFET200は、いわゆるプレーナ型のDMOS構造の素子でもよい。 Further, MOSFET 200 may be a device of the DMOS structure of a so-called planar type.

実施の形態3によれば、実施の形態1と同様の効果の他に、HFET100のソースとMOSFET200のドレインを接続する短絡電極が不要であるので、実施の形態1および2と比べて、面積効率が良好になるという利点が得られる。 According to the third embodiment, in addition to the same effect as that of the first embodiment, since the short-circuit electrode connected to the drain of the source and MOSFET200 of HFET100 is unnecessary, as compared with the first and second embodiments, the area efficiency the advantage is obtained that is improved. また、MOSFET200が縦型であることによって、電流密度を高くすることができので、より一層、面積効率がよくなる。 Further, by MOSFET200 it is vertical, since it is possible to increase the current density becomes more, good area efficiency.

実施の形態4. Embodiment 4.
図5は、本発明の実施の形態4にかかる半導体装置の構成を示す断面図である。 Figure 5 is a sectional view showing a structure of a semiconductor device according to a fourth embodiment of the present invention. 図5に示すように、実施の形態4は、実施の形態1の半導体装置において、MOSFET200のソースとドレインの間に、MOSFET200よりも耐圧の小さいアバランシェダイオード300を並列に接続したものである。 As shown in FIG. 5, the fourth embodiment, in the semiconductor device of the first embodiment, between the source and the drain of the MOSFET 200, which are connected in parallel a small avalanche diode 300 breakdown voltage than MOSFET 200.

p型の基板1は、アバランシェダイオード300のアノード領域を兼ねている。 Substrate 1 of p-type also serves as a anode area of ​​the avalanche diode 300. シリコン基板1の、第2の半導体層(Al x Ga 1-x N2、GaN層3およびAl y Ga 1-y N層4)が積層されている領域とMOSFET200が形成されている領域を除く領域の表面層には、アバランシェ電圧を制御するためのp領域20が選択的に形成されている。 Of the silicon substrate 1, a region excluding the second semiconductor layer region (Al x Ga 1-x N2 , GaN layer 3 and the Al y Ga 1-y N layer 4) and the region which is laminated MOSFET200 is formed the surface layer, p region 20 for controlling the avalanche voltage is selectively formed. p領域20の表面層の一部には、アバランシェダイオード300のカソード領域となるn +領域21が形成されている。 a part of the surface layer of p region 20, n + region 21 serving as the cathode region of the avalanche diode 300 is formed.

このn +領域21には、カソード電極22が接触している。 The n + region 21, the cathode electrode 22 is in contact. カソード電極22は、短絡電極12に接続されている。 The cathode electrode 22 is connected to a short-circuit electrode 12. つまり、アバランシェダイオード300のカソードは、MOSFET200のドレイン領域となるn +領域7に短絡している。 That is, the cathode of the avalanche diode 300 is short-circuited to the n + region 7 serving as a drain region of the MOSFET 200. アバランシェダイオード300のアノードは、MOSFETのソース電極11を介してソース端子13に電気的に接続されている。 The anode of the avalanche diode 300 is electrically connected to the source terminal 13 via the source electrode 11 of the MOSFET. 図6に、等価回路図を示す。 Figure 6 shows an equivalent circuit diagram.

実施の形態4によれば、実施の形態1と同様の効果の他に、スイッチング動作の一時期において、MOSFET200に瞬間的に耐圧を超える電圧が印加されたときに、アバランシェダイオード300に電流が流れることによって、MOSFET200にそれ以上の電圧が印加されてMOSFET200が破壊してしまうのを防ぐことができる。 According to the fourth embodiment, in addition to the same effect as the first embodiment, in one time of switching operation, when the instantaneous voltage exceeding the withstand voltage is applied to the MOSFET 200, current flows through the avalanche diode 300 , it is possible to prevent the MOSFET200 been applied more voltage MOSFET200 that destroys. 従って、信頼性の高い半導体装置が得られる。 Therefore, a semiconductor device having high reliability can be obtained.

実施の形態5. Embodiment 5.
図7は、本発明の実施の形態5にかかる半導体装置の構成を示す断面図である。 Figure 7 is a sectional view showing a structure of a semiconductor device according to a fifth embodiment of the present invention. 図7に示すように、実施の形態5は、実施の形態3の半導体装置において、MOSFET200のソースとドレインの間に、MOSFET200よりも耐圧の小さいアバランシェダイオード300を並列に接続したものである。 As shown in FIG. 7, the fifth embodiment, in the semiconductor device of the third embodiment, between the source and the drain of the MOSFET 200, which are connected in parallel a small avalanche diode 300 breakdown voltage than MOSFET 200.

MOSFET200のp領域19は、アバランシェダイオード300のアノード領域を兼ねている。 p region 19 of MOSFET200 also serves as a anode area of ​​the avalanche diode 300. このp領域19の、MOSFET200が形成されている領域を除く領域の表面層には、アバランシェ電圧を制御するためのp領域20が選択的に形成されている。 The p region 19, the surface layer in the region excluding the region where MOSFET200 is formed, the p region 20 for controlling the avalanche voltage is selectively formed. p領域20の表面層の一部には、アバランシェダイオード300のカソード領域となるn +領域21が形成されている。 a part of the surface layer of p region 20, n + region 21 serving as the cathode region of the avalanche diode 300 is formed.

このn +領域21は、短絡電極23を介してHFETの表面障壁層(キャリア供給層)となるAl y Ga 1-y N層4に短絡されている。 The n + region 21 is shorted to Al y Ga 1-y N layer 4 serving as the surface barrier layer of HFET via the short-circuit electrode 23 (carrier supply layer). 従って、アバランシェダイオード300のカソードは、MOSFET200のドレイン領域となるn +領域7に短絡している。 Thus, the cathode of the avalanche diode 300 is short-circuited to the n + region 7 serving as a drain region of the MOSFET 200. アバランシェダイオード300のアノードは、MOSFETのソース電極11を介してソース端子13に電気的に接続されている。 The anode of the avalanche diode 300 is electrically connected to the source terminal 13 via the source electrode 11 of the MOSFET.

実施の形態5によれば、実施の形態3と同様の効果の他に、実施の形態4と同様に、MOSFET200の破壊を防ぐことができるので、信頼性の高い半導体装置が得られる。 According to the fifth embodiment, in addition to the effects similar to those of the third embodiment, as in the fourth embodiment, it is possible to prevent the destruction of the MOSFET 200, the semiconductor device having high reliability can be obtained. 以上において本発明は、上述した実施の形態に限らず、種々変更可能である。 The present invention in more is not limited to the above embodiments, and various modifications are possible.

以上のように、本発明にかかる半導体装置は、以上のように、インバータ等の電力変換装置や種々の産業用機械等の電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。 As described above, the semiconductor device according to the present invention, as described above, is useful for a power semiconductor device such as those used in power supplies and automotive igniter industrial machinery power conversion device and various such inverter .

本発明の実施の形態1にかかる半導体装置の構成を示す断面図である。 The structure of a semiconductor device according to a first embodiment of the present invention is a cross-sectional view illustrating. 本発明の実施の形態1にかかる半導体装置の等価回路を示す回路図である。 The equivalent circuit of the semiconductor device according to a first embodiment of the present invention is a circuit diagram showing. 本発明の実施の形態2にかかる半導体装置の構成を示す断面図である。 The structure of a semiconductor device according to a second embodiment of the present invention is a cross-sectional view illustrating. 本発明の実施の形態3にかかる半導体装置の構成を示す断面図である。 The structure of a semiconductor device according to a third embodiment of the present invention is a cross-sectional view illustrating. 本発明の実施の形態4にかかる半導体装置の構成を示す断面図である。 The structure of a semiconductor device according to a fourth embodiment of the present invention is a cross-sectional view illustrating. 本発明の実施の形態4にかかる半導体装置の等価回路を示す回路図である。 The equivalent circuit of the semiconductor device according to a fourth embodiment of the present invention is a circuit diagram showing. 本発明の実施の形態5にかかる半導体装置の構成を示す断面図である。 The structure of a semiconductor device according to a fifth embodiment of the present invention is a cross-sectional view illustrating.

符号の説明 DESCRIPTION OF SYMBOLS

1 第1の半導体層 2,3,4 第2の半導体層 6 HFETのゲート電極 7,17,18,19 第3の半導体層 11 MOSFETのソース電極 16 酸化膜 100 HFET 1 the first semiconductor layer 2, 3 and 4 the second semiconductor layer 6 a gate electrode of the HFET 7,17,18,19 third semiconductor layer 11 MOSFET source electrode 16 oxide film 100 HFET of
200 MOSFET 200 MOSFET
300 ダイオード 300 diode


Claims (5)

  1. シリコンまたは炭化ケイ素からなる第1の半導体層と、該第1の半導体層の一部の上に形成された、シリコンよりもバンドギャップの広い半導体材料からなる第2の半導体層を有し、前記第1の半導体層には、ノーマリオフ型の絶縁ゲート型電界効果トランジスタが形成され、前記第2の半導体層には、ゲート電極によって電流制御が可能なヘテロ接合電界効果トランジスタが形成されており、該ヘテロ接合電界効果トランジスタのゲートが前記絶縁ゲート型電界効果トランジスタのソース電極と電気的に短絡され、該ヘテロ接合電界効果トランジスタのソースが前記絶縁ゲート型電界効果トランジスタのドレインと電気的に短絡されていることを特徴とする半導体装置。 Includes a first semiconductor layer made of silicon or silicon carbide, which is formed on a portion of the first semiconductor layer, a second semiconductor layer made of a wide semiconductor material bandgap than silicon, the the first semiconductor layer, a normally-off type insulated gate field effect transistor is formed, wherein the second semiconductor layer is formed with a heterojunction field effect transistor which can be current controlled by the gate electrode, the a source electrode electrically shorted to the gate said insulated gate field effect transistor of a heterojunction field effect transistor, the source of the heterojunction field effect transistor is a drain electrically shorting of the insulated gate field effect transistor wherein a it is.
  2. シリコン、炭化ケイ素またはサファイアからなる第1の半導体層と、該第1の半導体層の上に形成された、シリコンよりもバンドギャップの広い半導体材料からなる第2の半導体層と、該第2の半導体層の一部の上に酸化膜を介して形成されたシリコンまたは炭化ケイ素からなる第3の半導体層を有し、該第3の半導体層には、横型でノーマリオフ型の絶縁ゲート型電界効果トランジスタが形成され、前記第2の半導体層には、ゲート電極によって電流制御が可能なヘテロ接合電界効果トランジスタが形成されており、該ヘテロ接合電界効果トランジスタのゲートが前記絶縁ゲート型電界効果トランジスタのソース電極と電気的に短絡され、該ヘテロ接合電界効果トランジスタのソースが前記絶縁ゲート型電界効果トランジスタのドレインと Silicon, a first semiconductor layer made of silicon carbide or sapphire, is formed on the first semiconductor layer, a second semiconductor layer made of a wide semiconductor material bandgap than silicon, the second a third semiconductor layer of silicon or silicon carbide is formed via an oxide film on a portion of the semiconductor layer, the semiconductor layer of the third, normally-off insulated gate field effect a horizontal transistor is formed, wherein the second semiconductor layer is formed with a heterojunction field effect transistor which can be current controlled by the gate electrode, the gate of the heterojunction field effect transistor of the insulated gate field effect transistor a source electrode electrically shorted to the source of the heterojunction field effect transistor a drain of the insulated gate field effect transistor 気的に短絡されていることを特徴とする半導体装置。 Wherein a being air shorted.
  3. シリコン、炭化ケイ素またはサファイアからなる第1の半導体層と、該第1の半導体層の上に形成された、シリコンよりもバンドギャップの広い半導体材料からなる第2の半導体層と、該第2の半導体層の一部の上に形成されたシリコンまたは炭化ケイ素からなる第3の半導体層を有し、該第3の半導体層には、縦型でノーマリオフ型の絶縁ゲート型電界効果トランジスタが形成され、前記第2の半導体層には、ゲート電極によって電流制御が可能なヘテロ接合電界効果トランジスタが形成されており、該ヘテロ接合電界効果トランジスタのゲートが前記絶縁ゲート型電界効果トランジスタのソース電極と電気的に短絡され、該ヘテロ接合電界効果トランジスタのソースが前記絶縁ゲート型電界効果トランジスタのドレインと電気的に短絡さ Silicon, a first semiconductor layer made of silicon carbide or sapphire, is formed on the first semiconductor layer, a second semiconductor layer made of a wide semiconductor material bandgap than silicon, the second a third semiconductor layer of silicon or silicon carbide is formed on a portion of the semiconductor layer, the semiconductor layer of the third, normally-off insulated gate field effect transistor is formed in a vertical , wherein the second semiconductor layer is formed with a heterojunction field effect transistor which can be current controlled by the gate electrode, the gate of the heterojunction field effect transistor is a source electrode electrically the insulated gate field effect transistor to be short-circuited, the source drain electrically shorting of the insulated gate field effect transistor of the heterojunction field effect transistor ていることを特徴とする半導体装置。 Wherein a is.
  4. 前記第1の半導体層には、前記絶縁ゲート型電界効果トランジスタよりも耐圧の小さいダイオードが形成されており、該ダイオードのアノードは前記絶縁ゲート型電界効果トランジスタのソース電極と電気的に短絡され、該ダイオードのカソードは前記絶縁ゲート型電界効果トランジスタのドレインと電気的に短絡されていることを特徴とする請求項1に記載の半導体装置。 Wherein the first semiconductor layer, the insulating than gate field effect transistor is formed with a small diode breakdown voltage, the anode of the diode is a source electrode electrically shorted to said insulated gate field effect transistor, the semiconductor device according to claim 1 cathode of the diode, characterized in that it is a drain electrically shorting of the insulated gate field effect transistor.
  5. 前記第3の半導体層には、前記絶縁ゲート型電界効果トランジスタよりも耐圧の小さいダイオードが形成されており、該ダイオードのアノードは前記絶縁ゲート型電界効果トランジスタのソース電極と電気的に短絡され、該ダイオードのカソードは前記絶縁ゲート型電界効果トランジスタのドレインと電気的に短絡されていることを特徴とする請求項3に記載の半導体装置。 Said third semiconductor layer, said insulated than gate field effect transistor is formed with a small diode breakdown voltage, the anode of the diode is a source electrode electrically shorted to said insulated gate field effect transistor, the semiconductor device according to claim 3 cathode of the diode, characterized in that it is a drain electrically shorting of the insulated gate field effect transistor.


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