JP2006344876A - Nonvolatile memory element and its manufacturing method - Google Patents
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Abstract
Description
電気抵抗を利用して情報を記憶する不揮発性記憶素子、及び、この不揮発性記憶素子の製造方法に関する。 The present invention relates to a nonvolatile memory element that stores information using electrical resistance, and a method for manufacturing the nonvolatile memory element.
近年、フラッシュメモリに代わる高速動作可能な次世代の不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ） として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）等の様々なデバイス構造を持つメモリが開発されており、高性能化、高信頼性化、低コスト化、及び、プロセス整合性等の観点から、様々なデバイス構造が提案されている。 In recent years, next-generation non-volatile random access memory (NVRAM) capable of high-speed operation as an alternative to flash memory, FeRAM (Ferroelectric RAM), MRAM (Magnetic RAM), OUM (Ovonic Unified Memory), etc. A memory having a device structure has been developed, and various device structures have been proposed from the viewpoints of high performance, high reliability, low cost, and process consistency.
これらの既存技術に対し、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ ＬｉｕやＡｌｅｘ Ｉｇｎａｔｉｅｖ等によって、電気抵抗（可変抵抗体）を利用した不揮発性記憶素子において、可変抵抗体として超巨大磁気抵抗効果で知られるペロブスカイト材料を用い、可変抵抗体に電気的パルスを印加することによって、電気抵抗の特性、ここでは、抵抗値を可逆的に変化させる方法が開示されている（特許文献１及び非特許文献１参照）。この方法は、可変抵抗体として超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温において、数桁にわたる抵抗値の変化が現れるという極めて画期的なものである。 In response to these existing technologies, a perovskite material known as a super-resistive magnetoresistive effect as a variable resistor in a non-volatile memory element using electric resistance (variable resistor) by Shangquing Liu, Alex Ignatiev, etc. A method of reversibly changing the characteristics of the electric resistance, here, the resistance value by applying an electric pulse to the variable resistor is disclosed (see Patent Document 1 and Non-Patent Document 1). This method is extremely epoch-making in that a change in resistance value of several orders of magnitude appears at room temperature without applying a magnetic field, while using a perovskite material known for its giant magnetoresistance effect as a variable resistor.
この現象を利用した可変抵抗体を用いた不揮発性記憶素子からなる可変抵抗型不揮発性メモリは、ＭＲＡＭと異なり、磁場を印加する必要がないため消費電力が極めて低く、微細化、高集積化も容易である。更に、抵抗変化のダイナミックレンジがＭＲＡＭに比べ格段に広いため、多値記憶が可能であるという優れた特徴を持つ。実際のデバイスにおける不揮発性記憶素子の基本構造は極めて単純で、基板垂直方向に、下部電極材料、可変抵抗体としてのペロブスカイト型金属酸化物、及び、上部電極材料が順に積層された構造となっている。より具体的には、特許文献１の方法によって作製される記憶素子は、下部電極材料が、ランタン・アルミニウム酸化物ＬａＡｌＯ３（ＬＡＯ）の単結晶基板上に堆積されたイットリウム・バリウム・銅酸化物ＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）膜から形成され、ペロブスカイト型金属酸化物が、結晶性プラセオジム・カルシウム・マンガン酸化物Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）膜から形成され、上部電極材料が、スパッタリングで堆積されたＡｇ膜から形成されている。この不揮発性記憶素子は、上部電極及び下部電極の間に、５１ボルトの電圧パルス印加し、正、負の異なる極性のパルスを印加することにより、可変抵抗体の抵抗値を可逆的に変化させることができる。そして、この可逆的な抵抗変化現象（以下、適宜「スイッチング動作」と称す）における抵抗値を読み出すことによって、不揮発性記憶素子からデータを読み出すことができる。 Unlike MRAM, a variable resistance nonvolatile memory composed of a nonvolatile memory element using a variable resistor that utilizes this phenomenon does not require the application of a magnetic field, and therefore consumes very little power, and miniaturization and high integration are also possible. Easy. Further, since the dynamic range of resistance change is much wider than that of MRAM, it has an excellent feature that multi-value storage is possible. The basic structure of the nonvolatile memory element in an actual device is very simple, and is a structure in which a lower electrode material, a perovskite-type metal oxide as a variable resistor, and an upper electrode material are sequentially stacked in the vertical direction of the substrate. Yes. More specifically, the memory element manufactured by the method of Patent Document 1 includes a yttrium / barium / copper oxide in which a lower electrode material is deposited on a lanthanum / aluminum oxide LaAlO 3 (LAO) single crystal substrate. A perovskite-type metal oxide is formed from a crystalline praseodymium / calcium / manganese oxide Pr 1-x Ca x MnO 3 (PCMO) film and the upper electrode material is formed from a YBa 2 Cu 3 O 7 (YBCO) film. , Formed from an Ag film deposited by sputtering. This nonvolatile memory element reversibly changes the resistance value of the variable resistor by applying a voltage pulse of 51 volts between the upper electrode and the lower electrode, and applying pulses having different positive and negative polarities. be able to. Data can be read from the nonvolatile memory element by reading the resistance value in this reversible resistance change phenomenon (hereinafter referred to as “switching operation” as appropriate).
更に、上記ＰＣＭＯ膜等で構成される可変抵抗体の抵抗値の変化を利用して情報を記憶する不揮発性記憶素子を、行方向及び列方向に夫々複数、マトリクス状に配列してメモリセルアレイを形成し、該メモリセルアレイの周辺に、メモリセルアレイの各不揮発性記憶素子に対するデータの書込み、消去、及び、読出し等を制御する回路を配置することで、不揮発性半導体記憶装置を構成することができる。 Further, a memory cell array is formed by arranging a plurality of non-volatile memory elements that store information by utilizing a change in the resistance value of the variable resistor composed of the PCMO film or the like in a row and column directions, respectively, in a matrix. A nonvolatile semiconductor memory device can be configured by forming and arranging a circuit for controlling writing, erasing, reading, and the like of data with respect to each nonvolatile memory element of the memory cell array around the memory cell array. .
可変抵抗体を備える不揮発性記憶素子（メモリセル）を利用したメモリセルアレイとしては、例えば、クロスポイントメモリがある（特許文献２参照）。ここで、図１３は、特許文献２のクロスポイントメモリの構造を示す斜視図である。このクロスポイントメモリは、絶縁膜２０中に形成された電極１８を構成する電極線１８’と、電極線１８’に直行し電極１９を構成する電極線１９’の交点（クロスポイント）の夫々に、可変抵抗体１７が配置されている。図１４は、図１３中の一点鎖線で囲まれた断面における一つのメモリセルの断面図である。このメモリセルは、可変抵抗体１７の上下に２つの電極が接する構造となっており、電極１９と電極１８の間に適当な電気的パルスを印加することにより、可変抵抗体１７の抵抗値を変化させることができる。この抵抗変化現象を利用し、可変抵抗体１７の抵抗値を情報に対応させることにより、情報の記憶や消去を行うことができる。尚、情報の読み出しは、電極１９と電極１８の間に適当な電位差を与えて、各メモリセルの抵抗値を電極に流れる信号として読み出して行う。 As a memory cell array using a nonvolatile memory element (memory cell) having a variable resistor, for example, there is a cross-point memory (see Patent Document 2). Here, FIG. 13 is a perspective view showing the structure of the cross-point memory of Patent Document 2. In FIG. This cross-point memory is provided at each of intersections (cross-points) between an electrode line 18 ′ constituting the electrode 18 formed in the insulating film 20 and an electrode line 19 ′ perpendicular to the electrode line 18 ′ and constituting the electrode 19. A variable resistor 17 is arranged. FIG. 14 is a cross-sectional view of one memory cell in a cross section surrounded by an alternate long and short dash line in FIG. This memory cell has a structure in which two electrodes are in contact with the upper and lower sides of the variable resistor 17, and the resistance value of the variable resistor 17 is set by applying an appropriate electric pulse between the electrode 19 and the electrode 18. Can be changed. By using this resistance change phenomenon, the resistance value of the variable resistor 17 is made to correspond to information, so that information can be stored or erased. Information is read out by applying an appropriate potential difference between the electrode 19 and the electrode 18 and reading out the resistance value of each memory cell as a signal flowing through the electrode.
しかしながら、上記特許文献２の不揮発性記憶素子は、電極１９と電極１８の間に電気的パルスを印加して情報の書込み及び消去を行うため、情報の書込み時及び消去時に過渡電流が流れ、この過渡電流によって、不揮発性半導体記憶装置における消費電流が増加するという問題があった。 However, since the nonvolatile memory element of Patent Document 2 performs writing and erasing of information by applying an electric pulse between the electrode 19 and the electrode 18, a transient current flows during writing and erasing of information. There is a problem that current consumption in the nonvolatile semiconductor memory device increases due to the transient current.
ここで、不揮発性記憶素子を利用した可変抵抗型不揮発性メモリでは、不揮発性記憶素子の各電極に印加する電気的パルスの極性を変えることによって、可変抵抗体の抵抗値が可逆的に変化する。また、可変抵抗体に接する２つの電極の接触面積を逆転させると、電気パルスの極性と抵抗値の高低の対応が逆転する。このことから、可変抵抗体の抵抗変化は、可変抵抗体全体で生じている現象ではなく、電極と可変抵抗体の接触領域、または、電極と可変抵抗体の接触領域の近傍で起こる現象であることがわかった。尚、可変抵抗体を構成する金属酸化物が均質であれば、電流が流れる方向のメモリセルの断面積が小さいほど、書込み時と消去時の電流は小さくなる。書込み時及び消去時において、電流が流れる方向の断面積を小さくすれば過渡電流が小さくなるが、不揮発性記憶素子における抵抗変化は、可変抵抗体中の電極近傍の現象であるので、電極と可変抵抗体の接触面積を低減することで、書込み時及び消去時の過渡電流を低減することができる。 Here, in a variable resistance nonvolatile memory using a nonvolatile memory element, the resistance value of the variable resistor changes reversibly by changing the polarity of an electric pulse applied to each electrode of the nonvolatile memory element. . Also, if the contact area of the two electrodes in contact with the variable resistor is reversed, the correspondence between the polarity of the electric pulse and the resistance value is reversed. Therefore, the resistance change of the variable resistor is not a phenomenon that occurs in the entire variable resistor, but a phenomenon that occurs in the contact region between the electrode and the variable resistor or in the vicinity of the contact region between the electrode and the variable resistor. I understood it. If the metal oxide constituting the variable resistor is homogeneous, the current during writing and erasing decreases as the cross-sectional area of the memory cell in the direction in which the current flows decreases. At the time of writing and erasing, if the cross-sectional area in the direction of current flow is reduced, the transient current is reduced. However, the resistance change in the nonvolatile memory element is a phenomenon in the vicinity of the electrode in the variable resistor. By reducing the contact area of the resistor, the transient current at the time of writing and erasing can be reduced.
尚、特許文献２の不揮発性記憶素子では、電極と可変抵抗体１７の接触面積が、製造プロセスにおける最小加工寸法で決まり、図１３に示すように、最小加工寸法の２乗よりも接触面積を小さくすることができない。また、電流方向のメモリセル断面積は、微細加工技術によって下限が与えられるが、微細加工技術の進展は益々困難になってきており、更に、最先端の微細加工のコストは増大する一方である。 In the nonvolatile memory element of Patent Document 2, the contact area between the electrode and the variable resistor 17 is determined by the minimum processing dimension in the manufacturing process, and as shown in FIG. 13, the contact area is larger than the square of the minimum processing dimension. It cannot be made smaller. In addition, the memory cell cross-sectional area in the current direction is limited by the microfabrication technology, but the progress of the microfabrication technology has become increasingly difficult, and the cost of the latest microfabrication is increasing. .
本発明は上記の問題に鑑みてなされたものであり、その目的は、情報の書込み時及び消去時における過渡電流を小さくし、消費電流を低減することができる不揮発性記憶素子を提供する点にある。更に、本発明の目的は、より高コストな最先端微細加工技術を用いることなく、低コストで、情報の書込み時及び消去時の過渡電流を低減することができる不揮発性記憶素子の製造方法を提供する点にある。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a nonvolatile memory element that can reduce a transient current at the time of writing and erasing information and reduce current consumption. is there. Furthermore, an object of the present invention is to provide a method for manufacturing a nonvolatile memory element that can reduce transient current at the time of writing and erasing information without using a higher-cost advanced microfabrication technology. The point is to provide.
上記目的を達成するための本発明に係る不揮発性記憶素子は、電気抵抗状態の高低を情報として記憶することができる可変抵抗体と、前記可変抵抗体に接する複数の電極を備えてなる不揮発性記憶素子であって、前記複数の電極の内の少なくとも１つの電極の前記可変抵抗体との接触面積が、前記不揮発性記憶素子の作製に用いる製造プロセスの最小加工寸法の２乗よりも小さいことを第１の特徴とする。 In order to achieve the above object, a nonvolatile memory element according to the present invention includes a variable resistor that can store information on the level of an electrical resistance state, and a plurality of electrodes that are in contact with the variable resistor. A memory element, wherein a contact area of at least one of the plurality of electrodes with the variable resistor is smaller than a square of a minimum processing dimension of a manufacturing process used for manufacturing the nonvolatile memory element. Is the first feature.
上記特徴の本発明に係る不揮発性記憶素子は、更に、前記複数の電極の内の少なくとも１つの電極が、前記可変抵抗体の側面と接する側方電極であることを第２の特徴とする。 A second aspect of the nonvolatile memory element according to the present invention having the above characteristics is that at least one of the plurality of electrodes is a side electrode in contact with a side surface of the variable resistor.
更に、上記特徴の本発明に係る不揮発性記憶素子は、前記側方電極の内の少なくとも１つの側方電極の膜厚が前記最小加工寸法より薄く形成され、少なくとも１つの前記側方電極の前記可変抵抗体との接触面積が前記最小加工寸法の２乗よりも小さいことを第３の特徴とする。 Further, in the nonvolatile memory element according to the present invention having the above characteristics, the film thickness of at least one side electrode of the side electrodes is formed to be thinner than the minimum processing dimension, and the at least one side electrode has the thickness. A third feature is that a contact area with the variable resistor is smaller than a square of the minimum processing dimension.
上記第２または第３の特徴の本発明に係る不揮発性記憶素子は、前記複数の電極の内の１つの電極が、前記側方電極であることを第４の特徴とする。 The nonvolatile memory element according to the second or third feature of the present invention has a fourth feature that one of the plurality of electrodes is the side electrode.
また、上記第２または第３の特徴の本発明に係る不揮発性記憶素子は、前記複数の電極の内の相互に接触しない２以上の電極が、前記側方電極であることを第５の特徴とする。 Further, in the nonvolatile memory element according to the second or third feature of the present invention, the fifth feature is that two or more of the plurality of electrodes that do not contact each other are the side electrodes. And
上記第５の特徴の本発明に係る不揮発性記憶素子は、１つの前記側方電極の前記可変抵抗体との接触面積と、他の前記側方電極の前記可変抵抗体との接触面積が異なることを第６の特徴とする。 In the nonvolatile memory element according to the fifth aspect of the present invention, the contact area of one side electrode with the variable resistor is different from the contact area of the other side electrode with the variable resistor. This is the sixth feature.
上記第５または第６の特徴の本発明に係る不揮発性記憶素子は、１つの前記側方電極の膜厚と、他の前記側方電極の膜厚が異なることを第７の特徴とする。 A seventh aspect of the nonvolatile memory element according to the fifth or sixth aspect of the present invention is that the film thickness of one side electrode is different from the film thickness of another side electrode.
上記第２〜第７の何れかの特徴の本発明に係る不揮発性記憶素子は、前記複数の電極の内の１つの電極が、前記可変抵抗体の下面と接する下部電極であることを第８の特徴とする。 In the nonvolatile memory element according to the second to seventh aspects of the present invention, it is preferable that one of the plurality of electrodes is a lower electrode in contact with the lower surface of the variable resistor. It is characterized by.
上記特徴の本発明に係る不揮発性記憶素子は、前記複数の電極が、２つの前記側方電極と１つの前記下部電極であることを第９の特徴とする。 A ninth aspect of the nonvolatile memory element according to the present invention having the above characteristics is that the plurality of electrodes are two side electrodes and one lower electrode.
上記第２〜第７の何れかの特徴の本発明に係る不揮発性記憶素子は、前記複数の電極の内の１つの電極が、前記可変抵抗体の上面と接する上部電極であることを第１０の特徴とする。 In the nonvolatile memory element according to the second to seventh aspects of the present invention, it is preferable that one of the plurality of electrodes is an upper electrode in contact with the upper surface of the variable resistor. It is characterized by.
上記特徴の本発明に係る不揮発性記憶素子は、前記複数の電極が、２つの前記側方電極と１つの前記上部電極であることを第１１の特徴とする。 The nonvolatile memory element according to the present invention having the above characteristics is characterized in that the plurality of electrodes are two side electrodes and one upper electrode.
上記第１〜第１１の何れかの特徴の本発明に係る不揮発性記憶素子は、電気的パルス印加により、前記可変抵抗体の電気抵抗状態が可逆的に変化することを第１２の特徴とする。 The nonvolatile memory element according to the present invention having any one of the first to eleventh characteristics is characterized in that the electric resistance state of the variable resistor is reversibly changed by application of an electric pulse. .
上記特徴の本発明に係る不揮発性記憶素子は、前記可変抵抗体が、金属酸化物材料により形成されていることを第１３の特徴とする。 The nonvolatile memory element according to the present invention having the above characteristics is characterized in that the variable resistor is formed of a metal oxide material.
上記特徴の本発明に係る不揮発性記憶素子は、前記金属酸化物が、ペロブスカイト型金属酸化物であることを特徴とする。 The nonvolatile memory element according to the present invention having the above characteristics is characterized in that the metal oxide is a perovskite metal oxide.
上記第１３の特徴の本発明に係る不揮発性記憶素子は、更に、前記金属酸化物が、遷移金属酸化物であることを特徴とする。 The nonvolatile memory element according to the thirteenth aspect of the present invention is further characterized in that the metal oxide is a transition metal oxide.
更に、上記第１３の特徴の本発明に係る不揮発性記憶素子は、前記金属酸化物の構成元素にＰｒとＭｎが含まれることを特徴とする。 Furthermore, the nonvolatile memory element according to the thirteenth aspect of the present invention is characterized in that Pr and Mn are contained in the constituent elements of the metal oxide.
更に、他の上記第１３の特徴の本発明に係る不揮発性記憶素子は、前記の金属酸化物が、Ｐｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）であることを特徴とする。 Furthermore, the nonvolatile memory element according to the thirteenth aspect of the present invention is characterized in that the metal oxide is Pr 0.7 Ca 0.3 MnO 3 (PCMO).
上記目的を達成するための本発明の製造方法は、上記第５の特徴の本発明に係る不揮発性記憶素子の製造方法であって、少なくとも表面が絶縁性の基板上に電極材料を堆積して電極膜を形成する工程と、可変抵抗体マスクパターンを用いて前記電極膜を加工して、２以上の前記側方電極を形成するとともに、前記可変抵抗体の埋め込み領域を形成する工程と、前記基板全面に可変抵抗体材料を堆積して可変抵抗体膜を形成する工程と、前記可変抵抗体膜を前記側方電極が露出するまで平坦化して前記埋め込み領域内に前記可変抵抗体を形成する工程と、前記可変抵抗体と前記側方電極の上に、絶縁材料を堆積して絶縁膜を形成する工程と、を有することを第１の特徴とする。 The manufacturing method of the present invention for achieving the above object is a method of manufacturing a nonvolatile memory element according to the present invention of the fifth feature, wherein an electrode material is deposited on a substrate having an insulating surface at least. Forming an electrode film; processing the electrode film using a variable resistor mask pattern to form two or more side electrodes; and forming a buried region of the variable resistor; Depositing a variable resistor material on the entire surface of the substrate to form a variable resistor film; and planarizing the variable resistor film until the side electrodes are exposed to form the variable resistor in the buried region. A first feature is that it includes a step and a step of forming an insulating film by depositing an insulating material on the variable resistor and the side electrode.
上記目的を達成するための本発明の製造方法は、上記第７の特徴の本発明に係る不揮発性記憶素子の製造方法であって、少なくとも表面が絶縁性の基板の表面に第１電極マスクパターンを用いて段差を形成する工程と、前記段差の形成された前記基板の全面に電極材料を堆積して平坦化し、部分的に膜厚の異なる電極膜を形成する工程と、可変抵抗体マスクパターンを用いて前記電極膜を加工して、膜厚の異なる２以上の前記側方電極を形成するとともに、前記可変抵抗体の埋め込み領域を形成する工程と、前記基板全面に可変抵抗体材料を堆積して可変抵抗体膜を形成する工程と、前記可変抵抗体膜を前記側方電極が露出するまで平坦化して前記埋め込み領域内に前記可変抵抗体を形成する工程と、前記可変抵抗体と前記側方電極の上に、絶縁材料を堆積して絶縁膜を形成する工程と、を有することを第２の特徴とする。 The manufacturing method of the present invention for achieving the above object is a manufacturing method of a nonvolatile memory element according to the present invention of the seventh feature, wherein at least the surface has a first electrode mask pattern on the surface of an insulating substrate. Forming a step using the step, depositing and planarizing an electrode material on the entire surface of the substrate on which the step is formed, and forming an electrode film having a partially different thickness, and a variable resistor mask pattern Forming the two or more side electrodes having different thicknesses, forming a buried region of the variable resistor, and depositing a variable resistor material on the entire surface of the substrate Forming a variable resistor film, flattening the variable resistor film until the side electrodes are exposed, and forming the variable resistor in the buried region, the variable resistor and the On the side electrode, A step of depositing a rim material to form an insulating film, to have a the second feature.
上記目的を達成するための本発明の製造方法は、上記第８の特徴の本発明に係る不揮発性記憶素子の製造方法であって、少なくとも表面が絶縁性の基板上に下部電極材料を堆積して下部電極膜を形成する工程と、下部電極マスクパターンを用いて前記下部電極膜を加工して、前記下部電極を形成する工程と、前記下部電極上に絶縁材料を堆積して第１絶縁膜を形成する工程と、前記第１絶縁膜を平坦化して、電極材料を堆積して電極膜を形成する工程と、第１可変抵抗体マスクパターンを用いて前記第１絶縁膜と前記電極膜を前記下部電極が露出するまで加工して、前記側方電極を形成するとともに、前記可変抵抗体の埋め込み領域を形成する工程と、前記基板全面に可変抵抗体材料を堆積して可変抵抗体膜を形成する工程と、前記可変抵抗体膜を前記側方電極が露出するまで平坦化して前記埋め込み領域内に前記可変抵抗体膜を形成する工程と、第２可変抵抗体マスクパターンを用いて、前記埋め込み領域内の前記可変抵抗体膜を加工して一部を除去し、前記可変抵抗体を形成する工程と、前記基板全面に絶縁材料を堆積して、前記可変抵抗体と前記側方電極の上、及び、前記埋め込み領域内の前記可変抵抗体膜の一部が除去された部分に、第２絶縁膜を形成する工程と、を有することを第３の特徴とする。 In order to achieve the above object, a manufacturing method of the present invention is a manufacturing method of a nonvolatile memory element according to the present invention of the eighth feature, wherein a lower electrode material is deposited on a substrate having at least a surface insulating. Forming a lower electrode film, processing the lower electrode film using a lower electrode mask pattern to form the lower electrode, and depositing an insulating material on the lower electrode to form a first insulating film Forming the electrode film by planarizing the first insulating film and depositing an electrode material; and using the first variable resistor mask pattern to form the first insulating film and the electrode film. Processing until the lower electrode is exposed to form the side electrode, forming a buried region of the variable resistor, and depositing a variable resistor material on the entire surface of the substrate to form a variable resistor film Forming the variable resistor Flattening the film until the side electrodes are exposed and forming the variable resistor film in the buried region; and using the second variable resistor mask pattern, the variable resistor film in the buried region Forming a variable resistor, depositing an insulating material on the entire surface of the substrate, and on the variable resistor and the side electrode and in the buried region. A third feature is that a step of forming a second insulating film in a portion from which a part of the variable resistor film is removed is provided.
上記目的を達成するための本発明の製造方法は、上記第８の特徴の本発明に係る不揮発性記憶素子の製造方法であって、少なくとも表面が絶縁性の基板上に下部電極材料を堆積して下部電極膜を形成する工程と、下部電極マスクパターンを用いて前記下部電極膜を加工して、前記下部電極を形成する工程と、前記下部電極上に絶縁材料を堆積して第１絶縁膜を形成する工程と、前記第１絶縁膜を平坦化して、電極材料を堆積して電極膜を形成する工程と、可変抵抗体マスクパターンを用いて前記第１絶縁膜と前記電極膜を前記下部電極が露出するまで加工して、前記側方電極を形成するとともに、前記可変抵抗体の埋め込み領域を形成する工程と、前記基板全面に可変抵抗体材料を堆積して可変抵抗体膜を形成する工程と、前記可変抵抗体膜を前記側方電極が露出するまで平坦化して前記埋め込み領域内に前記可変抵抗体を形成する工程と、前記可変抵抗体と前記側方電極の上に絶縁材料を堆積して、第２絶縁膜を形成する工程と、を有することを第４の特徴とする。 In order to achieve the above object, a manufacturing method of the present invention is a manufacturing method of a nonvolatile memory element according to the present invention of the eighth feature, wherein a lower electrode material is deposited on a substrate having at least a surface insulating. Forming a lower electrode film, processing the lower electrode film using a lower electrode mask pattern to form the lower electrode, and depositing an insulating material on the lower electrode to form a first insulating film Forming a first insulating film, planarizing the first insulating film, depositing an electrode material to form an electrode film, and forming the first insulating film and the electrode film on the lower portion using a variable resistor mask pattern Processing until the electrode is exposed to form the side electrode, forming the variable resistor embedded region, and depositing a variable resistor material on the entire surface of the substrate to form a variable resistor film Process and the variable resistor film Flattening until the side electrode is exposed and forming the variable resistor in the buried region; depositing an insulating material on the variable resistor and the side electrode; And a step of forming the fourth feature.
上記目的を達成するための本発明の製造方法は、上記第１０の特徴の本発明に係る不揮発性記憶素子の製造方法であって、少なくとも表面が絶縁性の基板上に電極材料を堆積して電極膜を形成する工程と、前記電極膜上に絶縁材料を堆積して第１絶縁膜を形成する工程と、第１可変抵抗体マスクパターンを用いて前記電極膜と前記第１絶縁膜を加工して、前記側方電極を形成するとともに、前記可変抵抗体の埋め込み領域を形成する工程と、前記基板全面に可変抵抗体材料を堆積して可変抵抗体膜を形成する工程と、前記可変抵抗体膜を前記第１絶縁膜が露出するまで平坦化して前記埋め込み領域内に前記可変抵抗体膜を形成する工程と、前記可変抵抗体膜と前記第１絶縁膜の上に、上部電極材料を堆積して上部電極膜を形成する工程と、上部電極マスクパターンを用いて前記上部電極膜を加工して、前記上部電極を形成する工程と、第２可変抵抗体マスクパターンを用いて、前記埋め込み領域内の前記可変抵抗体膜を加工して一部を除去し、前記可変抵抗体を形成する工程と、前記基板全面に絶縁材料を堆積して、少なくとも前記上部電極の上、及び、前記埋め込み領域内の前記可変抵抗体膜の一部が除去された部分に、第２絶縁膜を形成する工程と、を有することを第５の特徴とする。 In order to achieve the above object, a manufacturing method of the present invention is a manufacturing method of a nonvolatile memory element according to the present invention of the tenth feature, wherein an electrode material is deposited on a substrate having an insulating surface at least. Forming an electrode film; depositing an insulating material on the electrode film to form a first insulating film; and processing the electrode film and the first insulating film using a first variable resistor mask pattern Forming the side electrode and forming the variable resistor embedded region; depositing a variable resistor material on the entire surface of the substrate to form a variable resistor film; and Flattening the body film until the first insulating film is exposed, and forming the variable resistor film in the buried region; and an upper electrode material on the variable resistor film and the first insulating film. Depositing and forming an upper electrode film; and The upper electrode film is processed using an electrode mask pattern to form the upper electrode, and the variable resistor film in the buried region is processed using the second variable resistor mask pattern. Removing the portion and forming the variable resistor, and depositing an insulating material on the entire surface of the substrate to remove at least a part of the variable resistor film on the upper electrode and in the buried region. And a step of forming a second insulating film in the formed portion.
上記目的を達成するための本発明の製造方法は、上記第１０の特徴の本発明に係る不揮発性記憶素子の製造方法であって、少なくとも表面が絶縁性の基板上に電極材料を堆積して電極膜を形成する工程と、前記電極膜上に絶縁材料を堆積して第１絶縁膜を形成する工程と、可変抵抗体マスクパターンを用いて前記電極膜と前記第１絶縁膜を加工して、前記側方電極を形成するとともに、前記可変抵抗体の埋め込み領域を形成する工程と、前記基板全面に可変抵抗体材料を堆積して可変抵抗体膜を形成する工程と、前記可変抵抗体膜を前記第１絶縁膜が露出するまで平坦化して前記埋め込み領域内に前記可変抵抗体を形成する工程と、前記可変抵抗体と前記第１絶縁膜の上に、上部電極材料を堆積して上部電極膜を形成する工程と、上部電極マスクパターンを用いて前記上部電極膜を加工して、前記上部電極を形成する工程と、前記基板全面に絶縁材料を堆積して、少なくとも前記上部電極の上に第２絶縁膜を形成する工程と、を有することを第６の特徴とする。 In order to achieve the above object, a manufacturing method of the present invention is a manufacturing method of a nonvolatile memory element according to the present invention of the tenth feature, wherein an electrode material is deposited on a substrate having an insulating surface at least. Forming an electrode film; depositing an insulating material on the electrode film to form a first insulating film; and processing the electrode film and the first insulating film using a variable resistor mask pattern A step of forming the side electrode and forming a buried region of the variable resistor, a step of depositing a variable resistor material on the entire surface of the substrate to form a variable resistor film, and the variable resistor film Flattening until the first insulating film is exposed to form the variable resistor in the buried region, and depositing an upper electrode material on the variable resistor and the first insulating film A step of forming an electrode film and an upper electrode mask; Processing the upper electrode film using a mask pattern to form the upper electrode; depositing an insulating material on the entire surface of the substrate; and forming a second insulating film on at least the upper electrode; The sixth feature is to have.
上記何れかの特徴の本発明に係る製造方法は、前記可変抵抗体材料が、金属酸化物であることを第７の特徴とする。 The manufacturing method according to the present invention having any one of the above characteristics is characterized in that the variable resistor material is a metal oxide as a seventh characteristic.
上記特徴の本発明に係る製造方法は、前記可変抵抗体材料が、ペロブスカイト型金属酸化物であることを特徴とする。 The manufacturing method according to the present invention having the above characteristics is characterized in that the variable resistor material is a perovskite metal oxide.
上記第７の特徴の本発明に係る製造方法は、前記可変抵抗体材料が、遷移金属酸化物であることを特徴とする。 The manufacturing method according to the seventh aspect of the present invention is characterized in that the variable resistor material is a transition metal oxide.
更に、上記第７の特徴の本発明に係る製造方法は、前記可変抵抗体材料が、ＰｒとＭｎを含む金属酸化物であることを特徴とする。 Further, the manufacturing method according to the seventh aspect of the present invention is characterized in that the variable resistor material is a metal oxide containing Pr and Mn.
更に、他の上記第７の特徴の本発明に係る製造方法は、前記可変抵抗体材料が、Ｐｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）であることを特徴とする。 Furthermore, the manufacturing method according to the seventh aspect of the present invention is characterized in that the variable resistor material is Pr 0.7 Ca 0.3 MnO 3 (PCMO).
上記特徴の不揮発性記憶素子によれば、複数の電極の内の少なくとも１つの電極の可変抵抗体との接触面積が、不揮発性記憶素子の作製に用いる製造プロセスの最小加工寸法の２乗よりも小さいことから、情報の書込み時及び消去時における過渡電流を低減でき、消費電力を低減できる。特に、本発明を用いて構成される半導体記憶装置が、電池駆動のシステム中で使用される場合には、消費電流を小さくすることができるため、半導体記憶装置をより長時間に亘って使用することが可能になる。また、本発明によれば、書込み時と消去時に流れる過渡電流を小さくすることができるため、本発明につながるＣＭＯＳ駆動回路が扱うべき電流を小さくすることができ、駆動回路を構成するトランジスタのサイズを小さくすることができる。これにより、本発明を用いて構成される半導体記憶装置のチップ面積を縮小することができ、半導体記憶装置のコストが低減される。 According to the nonvolatile memory element having the above characteristics, the contact area of at least one of the plurality of electrodes with the variable resistor is larger than the square of the minimum processing dimension of the manufacturing process used for manufacturing the nonvolatile memory element. Since it is small, transient current at the time of writing and erasing information can be reduced, and power consumption can be reduced. In particular, when a semiconductor memory device configured using the present invention is used in a battery-powered system, current consumption can be reduced, so that the semiconductor memory device is used for a longer time. It becomes possible. In addition, according to the present invention, since the transient current flowing at the time of writing and erasing can be reduced, the current that should be handled by the CMOS drive circuit connected to the present invention can be reduced, and the size of the transistors constituting the drive circuit Can be reduced. As a result, the chip area of the semiconductor memory device configured using the present invention can be reduced, and the cost of the semiconductor memory device can be reduced.
以下、本発明に係る不揮発性記憶素子（以下、適宜、「本発明素子」と略称する）、及びその製造方法（以下、適宜「本発明方法」と略称する）の実施形態を図面に基づいて説明する。 Hereinafter, embodiments of a nonvolatile memory element according to the present invention (hereinafter, appropriately abbreviated as “invention element”) and a manufacturing method thereof (hereinafter, appropriately abbreviated as “invention method”) will be described with reference to the drawings. explain.
本発明素子は、電気抵抗状態の高低を情報として記憶することができる可変抵抗体と、可変抵抗体に接する複数の電極を備えてなる不揮発性記憶素子であって、複数の電極の内の少なくとも１つの電極の可変抵抗体との接触面積が、不揮発性記憶素子の作製に用いる製造プロセスの最小加工寸法の２乗よりも小さくなるように構成されており、これによって、書込み時及び消去時の過渡電流を低減するものである。 The element of the present invention is a non-volatile storage element comprising a variable resistor capable of storing the level of electrical resistance as information, and a plurality of electrodes in contact with the variable resistor, and at least one of the plurality of electrodes. The contact area of one electrode with the variable resistor is configured to be smaller than the square of the minimum processing dimension of the manufacturing process used to manufacture the nonvolatile memory element. The transient current is reduced.
〈第１実施形態〉
本発明素子及びその製造方法の第１実施形態について、図１及び図２を基に説明する。
<First Embodiment>
A first embodiment of an element of the present invention and a method for manufacturing the same will be described with reference to FIGS.
本実施形態の本発明素子は、複数の電極の内の少なくとも１つの電極が、可変抵抗体の側面と接する側方電極であり、より詳細には、複数の電極の内の相互に接触しない２以上の電極が、側方電極となっている。ここで、図１は、本実施形態における本発明素子の構造を示す断面図である。図１に示すように、本発明素子は、電気的パルス印加によって抵抗変化現象を発現する可変抵抗体４の側面に、２つの側方電極２が接するように構成されている。 In the element of the present embodiment of the present invention, at least one of the plurality of electrodes is a side electrode in contact with the side surface of the variable resistor, and more specifically, the two of the plurality of electrodes do not contact each other. The above electrodes are side electrodes. Here, FIG. 1 is a cross-sectional view showing the structure of the element of the present invention in this embodiment. As shown in FIG. 1, the element of the present invention is configured such that two side electrodes 2 are in contact with the side surface of a variable resistor 4 that develops a resistance change phenomenon when an electric pulse is applied.
尚、側方電極２と可変抵抗体４の接触面積は、側方電極２の膜厚と、断面に垂直な方向、即ち、奥行き方向における側方電極２と可変抵抗体４とが接する部分の長さの積で決まる。奥行き方向における側方電極２と可変抵抗体４とが接する部分の長さは、可変抵抗体４の奥行き方向の長さまたは側方電極２の奥行き方向の長さで決まる。そして、可変抵抗体４の奥行き方向の長さ及び側方電極２の奥行き方向の長さの何れも微細加工技術の最小加工寸法で下限が与えられる。従って、側方電極２と可変抵抗素子４とが接する部分の面積の下限は、側方電極２の膜厚と最小加工寸法の積となる。側方電極２の膜厚は、微細加工技術におけるフォトリソグラフィ技術で制限される最小加工寸法によっては制限を受けないことから、最小加工寸法以下にすることができる。一般的に、現在の微細加工技術における最小加工寸法は、数十ｎｍであるのに対し、側方電極２の膜厚は、１ｎｍ以下にすることができる。従って、本実施形態の本発明素子は、側方電極２と可変抵抗体４とが接する部分の接触面積を、製造プロセスの最小加工寸法の２乗より小さくすることができる。 The contact area between the side electrode 2 and the variable resistor 4 is the film thickness of the side electrode 2 and the portion perpendicular to the cross section, that is, the portion where the side electrode 2 and the variable resistor 4 are in contact in the depth direction. Determined by product of length. The length of the portion where the side electrode 2 and the variable resistor 4 are in contact with each other in the depth direction is determined by the length of the variable resistor 4 in the depth direction or the length of the side electrode 2 in the depth direction. Further, both the length in the depth direction of the variable resistor 4 and the length in the depth direction of the side electrode 2 are given a lower limit by the minimum processing dimension of the microfabrication technology. Therefore, the lower limit of the area where the side electrode 2 and the variable resistance element 4 are in contact is the product of the thickness of the side electrode 2 and the minimum processing dimension. The film thickness of the side electrode 2 is not limited by the minimum processing dimension limited by the photolithography technique in the microfabrication technique, and can be made equal to or less than the minimum processing dimension. In general, the minimum processing dimension in the current microfabrication technology is several tens of nm, whereas the thickness of the side electrode 2 can be 1 nm or less. Accordingly, in the element of the present embodiment of the present embodiment, the contact area of the portion where the side electrode 2 and the variable resistor 4 are in contact with each other can be made smaller than the square of the minimum processing dimension of the manufacturing process.
次に、本実施形態の本発明素子の製造方法について、図２を基に説明する。ここで、図２は、本実施形態の本発明方法の各工程を順に示している。 Next, the manufacturing method of the element of the present invention of this embodiment will be described with reference to FIG. Here, FIG. 2 has shown each process of the method of this invention of this embodiment in order.
先ず、少なくとも表面が絶縁性の基板上に電極材料を堆積して電極膜２’を形成する。具体的には、図２（ａ）に示すように、半導体基板上に絶縁膜１を形成することで、半導体基板の表面を絶縁性にする。ここでは、例えば、絶縁膜１は、シリコン半導体基板上に、ＢＰＳＧ膜を１５００ｎｍ堆積し、ＣＭＰ法で１０００ｎｍの厚さまで研磨して形成する。更に、図示しないが、本発明素子の各電極と半導体基板とを接続するコンタクトプラグを形成する。 First, an electrode material is deposited on a substrate having at least an insulating surface to form an electrode film 2 '. Specifically, as shown in FIG. 2A, the surface of the semiconductor substrate is made insulating by forming an insulating film 1 on the semiconductor substrate. Here, for example, the insulating film 1 is formed by depositing 1500 nm of a BPSG film on a silicon semiconductor substrate and polishing it to a thickness of 1000 nm by a CMP method. Further, although not shown, a contact plug for connecting each electrode of the element of the present invention and the semiconductor substrate is formed.
続いて、図２（ｂ）に示すように、絶縁膜１の上に側方電極２を形成するための電極材料を堆積して電極膜２’を形成する。電極膜２’は、例えば、ＴｉＮ膜をスパッタリング法で堆積した上にＰｔ膜をスパッタリング法で堆積し、１ｎｍから５００ｎｍの範囲の厚さに形成する。尚、電極材料としては、導電性酸化物または他の導電材料を用いることができ、ＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）やＰｔ、Ｉｒを用いても良い。ここでは、更に、フォトリソグラフィ技術によって、本発明素子を形成する領域上にフォトレジストを形成し、このフォトレジストをマスクとして、電極膜２’をドライエッチングする。これによって、本発明素子を形成する領域以外の領域の電極膜２’を除去する。フォトレジストを除去した後、絶縁膜を堆積しＣＭＰ法で平坦化して、電極膜２’を露出させる。 Subsequently, as shown in FIG. 2B, an electrode material for forming the side electrode 2 is deposited on the insulating film 1 to form an electrode film 2 ′. The electrode film 2 ′ is formed, for example, by depositing a TiN film by a sputtering method and then depositing a Pt film by a sputtering method to a thickness in the range of 1 nm to 500 nm. As the electrode material, a conductive oxide or other conductive material can be used, and YBa 2 Cu 3 O 7 (YBCO), Pt, or Ir may be used. Here, a photoresist is further formed on the region where the element of the present invention is formed by photolithography, and the electrode film 2 ′ is dry-etched using the photoresist as a mask. Thereby, the electrode film 2 ′ in the region other than the region where the element of the present invention is formed is removed. After removing the photoresist, an insulating film is deposited and flattened by CMP to expose the electrode film 2 ′.
引き続き、可変抵抗体マスクパターンを用いて電極膜２’を加工して、２以上の側方電極２を形成するとともに、可変抵抗体４の埋め込み領域４０を形成する。具体的には、図２（ｃ）に示すように、フォトリソグラフィ技術を用い、電極膜２’上に、可変抵抗体４の埋め込み領域４０のパターンに基づいて、可変抵抗体マスクパターンとしてのフォトレジスト３を形成する。そして、図２（ｄ）に示すように、フォトレジスト３をマスクとして、電極膜２’及び絶縁膜１の所定深さまでをドライエッチングする。これによって、２つの側方電極２が形成されるとともに、可変抵抗体４の埋め込み領域４０が形成される。 Subsequently, the electrode film 2 ′ is processed using the variable resistor mask pattern to form two or more side electrodes 2 and the buried region 40 of the variable resistor 4 is formed. Specifically, as shown in FIG. 2C, using a photolithography technique, a photo as a variable resistor mask pattern is formed on the electrode film 2 ′ based on the pattern of the buried region 40 of the variable resistor 4. A resist 3 is formed. Then, as shown in FIG. 2D, dry etching is performed up to a predetermined depth of the electrode film 2 ′ and the insulating film 1 using the photoresist 3 as a mask. As a result, two side electrodes 2 are formed and a buried region 40 of the variable resistor 4 is formed.
引き続き、基板全面に可変抵抗体材料を堆積して可変抵抗体膜４’を形成する。具体的には、図２（ｅ）に示すように、フォトレジスト３を除去した後、基板全面に可変抵抗体材料を堆積し、可変抵抗体膜４’を形成する。ここで、可変抵抗体材料としては、好適には、電気的パルス印加によって電気抵抗状態、ここでは抵抗値が可逆的に変化する材料、例えば、金属酸化物材料を用いることができる。金属酸化物材料としては、遷移金属酸化物材料、または、ペロブスカイト型金属酸化物材料の何れかを用いることができる。更に、金属酸化物材料は、ＰｒとＭｎを含む材料であっても良いし、Ｐｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）であっても良い。尚、可変抵抗体材料としてＰＣＭＯを用いる場合には、パルス化レーザー堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸着、熱蒸着、有機金属堆積、ゾルゲル堆積、または、有機金属化学気相成長等の堆積技術を用い、可変抵抗体膜４’の膜厚が１０ｎｍ〜５００ｎｍとなるように可変抵抗体材料を堆積する。 Subsequently, a variable resistor material is deposited on the entire surface of the substrate to form a variable resistor film 4 ′. Specifically, as shown in FIG. 2E, after the photoresist 3 is removed, a variable resistor material is deposited on the entire surface of the substrate to form a variable resistor film 4 ′. Here, as the variable resistor material, it is preferable to use a material whose electric resistance state, that is, a resistance value reversibly changes when an electric pulse is applied, for example, a metal oxide material. As the metal oxide material, either a transition metal oxide material or a perovskite metal oxide material can be used. Furthermore, the metal oxide material may be a material containing Pr and Mn, or may be Pr 0.7 Ca 0.3 MnO 3 (PCMO). When PCMO is used as the variable resistor material, a deposition technique such as pulsed laser deposition, rf-sputtering, e-beam evaporation, thermal evaporation, organometallic deposition, sol-gel deposition, or organometallic chemical vapor deposition. The variable resistor material is deposited so that the film thickness of the variable resistor film 4 ′ is 10 nm to 500 nm.
引き続き、可変抵抗体膜４’を側方電極２が露出するまで平坦化して埋め込み領域４０内に可変抵抗体４を形成する。具体的には、図２（ｆ）に示すように、ＣＭＰ法によって、可変抵抗体膜４’を平坦化し、側方電極２の表面を露出させる。 Subsequently, the variable resistor film 4 ′ is flattened until the side electrode 2 is exposed, and the variable resistor 4 is formed in the buried region 40. Specifically, as shown in FIG. 2F, the variable resistor film 4 'is flattened by CMP and the surface of the side electrode 2 is exposed.
その後、図２（ｇ）に示すように、可変抵抗体４及び側方電極２の上に絶縁材料を堆積し、ＣＭＰ法によって絶縁材料の表面を平坦化して、絶縁膜５を形成する。絶縁膜５としては、ＳｉＯ２膜、ＳｉＮ膜、ポリイミド膜、ＳｉＯＦ膜等の絶縁膜を用いることができる。絶縁材料は、パルス化レーザー堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸着、熱蒸着、有機金属堆積、スピンオン堆積、または、有機金属化学気相成長等の堆積技術を用いて堆積する。ここでは、更に、図２（ｇ）の工程後、図示しないが、本発明素子の各電極と配線とを接続するコンタクトと配線を形成する。 Thereafter, as shown in FIG. 2G, an insulating material is deposited on the variable resistor 4 and the side electrode 2, and the surface of the insulating material is flattened by the CMP method to form the insulating film 5. As the insulating film 5, an insulating film such as a SiO 2 film, a SiN film, a polyimide film, or a SiOF film can be used. The insulating material is deposited using a deposition technique such as pulsed laser deposition, rf-sputtering, e-beam evaporation, thermal evaporation, organometallic deposition, spin-on deposition, or organometallic chemical vapor deposition. Here, after the step of FIG. 2 (g), although not shown, contacts and wirings for connecting the electrodes of the element of the present invention and the wirings are formed.
〈第２実施形態〉
本発明素子及びその製造方法の第２実施形態について、図３及び図４を基に説明する。本実施形態では、上記第１実施形態とは本発明素子の構造が異なり、２つの側方電極を備え、１つの側方電極の可変抵抗体との接触面積と、他の側方電極の可変抵抗体との接触面積が異なる場合を想定して説明する。ここでは、１つの側方電極の膜厚と、他の側方電極の膜厚が異なる場合について説明する。
Second Embodiment
2nd Embodiment of this invention element and its manufacturing method are described based on FIG.3 and FIG.4. In the present embodiment, the structure of the element of the present invention is different from that of the first embodiment, which includes two side electrodes, the contact area of one side electrode with the variable resistor, and the variable of the other side electrode. Description will be made assuming that the contact area with the resistor is different. Here, the case where the film thickness of one side electrode differs from the film thickness of another side electrode is demonstrated.
ここで、図３は、本実施形態における本発明素子の構造を示す断面図である。図３に示すように、本発明素子は、可変抵抗体４の側面に、２つの側方電極２ａ及び側方電極２ｂが接し、且つ、側方電極２ａ及び側方電極２ｂの膜厚が夫々異なるように構成されている。より具体的には、側方電極２ａの膜厚が側方電極２ｂの膜厚より薄く形成され、側方電極２ａの可変抵抗体４との接触面積が側方電極２ｂの可変抵抗体４との接触面積よりも小さくなっている。 Here, FIG. 3 is a sectional view showing the structure of the element of the present invention in the present embodiment. As shown in FIG. 3, in the element of the present invention, two side electrodes 2a and side electrodes 2b are in contact with the side surface of the variable resistor 4, and the thicknesses of the side electrodes 2a and the side electrodes 2b are respectively different. Configured differently. More specifically, the thickness of the side electrode 2a is smaller than that of the side electrode 2b, and the contact area of the side electrode 2a with the variable resistor 4 is the same as that of the variable resistor 4 of the side electrode 2b. It is smaller than the contact area.
尚、本実施形態では、側方電極２ａの可変抵抗体４との接触面積及び側方電極２ｂの可変抵抗体４との接触面積が異なる構造を持つことにより、側方電極２ａ及び側方電極２ｂの可変抵抗体４との界面が非対称となっている。これによって、電気パルスの印加により抵抗変化が生じる領域が、一方の側方電極の界面でのみ生じるようにすることを可能にし、印加する電気パルスの極性に応じて、可変抵抗体４の抵抗変化現象を安定させることが可能となっている。更に、第１実施形態と同様に、側方電極２ａの可変抵抗体４との接触面積は、その下限値が最小加工寸法と側方電極２ａの膜厚との積で与えられ、製造プロセスの最小加工寸法の２乗より小さくすることができる。同様に、側方電極２ｂの可変抵抗体４との接触面積は、その下限値が最小加工寸法と側方電極２ｂの膜厚との積で与えられ、製造プロセスの最小加工寸法の２乗より小さくすることができる。 In the present embodiment, the side electrode 2a and the side electrode have a structure in which the contact area of the side electrode 2a with the variable resistor 4 and the contact area of the side electrode 2b with the variable resistor 4 are different. The interface with the 2b variable resistor 4 is asymmetric. As a result, it is possible to cause the region where the resistance change is caused by the application of the electric pulse to occur only at the interface of the one side electrode, and change the resistance of the variable resistor 4 according to the polarity of the applied electric pulse. It is possible to stabilize the phenomenon. Further, as in the first embodiment, the lower limit of the contact area of the side electrode 2a with the variable resistor 4 is given by the product of the minimum processing dimension and the thickness of the side electrode 2a. It can be made smaller than the square of the minimum processing dimension. Similarly, for the contact area of the side electrode 2b with the variable resistor 4, the lower limit value is given by the product of the minimum processing dimension and the film thickness of the side electrode 2b. Can be small.
次に、本実施形態の本発明素子の製造方法について、図４を基に説明する。ここで、図４は、本実施形態の本発明方法の各工程を順に示している。 Next, the manufacturing method of the element of the present invention of this embodiment will be described with reference to FIG. Here, FIG. 4 has shown each process of the method of this invention of this embodiment in order.
先ず、少なくとも表面が絶縁性の基板の表面に第１電極マスクパターンを用いて段差を形成する。具体的には、図４（ａ）に示すように、半導体基板上に絶縁膜１を形成する。ここでは、第１実施形態と同様に、シリコン半導体基板上に、ＢＰＳＧ膜を１５００ｎｍ堆積し、ＣＭＰ法で１０００ｎｍの厚さまで研磨する。更に、図４（ｂ）に示すように、フォトリソグラフィ技術を用い、側方電極２ａに比して厚い膜厚を持つ側方電極２ｂのパターンに基づいて、第１電極マスクパターンとしてのフォトレジスト６を形成する。そして、図４（ｃ）に示すように、フォトレジスト６をマスクとして、２つの側方電極２ａと側方電極２ｂとの膜厚の違いに相当する分、絶縁膜１をエッチングする。この後、図示しないが、本発明素子の各電極と半導体基板とを接続するコンタクトプラグを形成する。 First, a step is formed using a first electrode mask pattern on the surface of a substrate having at least an insulating surface. Specifically, as shown in FIG. 4A, the insulating film 1 is formed on the semiconductor substrate. Here, as in the first embodiment, a 1500 nm BPSG film is deposited on a silicon semiconductor substrate and polished to a thickness of 1000 nm by CMP. Further, as shown in FIG. 4B, a photo resist technique is used to form a photoresist as a first electrode mask pattern based on the pattern of the side electrode 2b having a thickness larger than that of the side electrode 2a. 6 is formed. Then, as shown in FIG. 4C, the insulating film 1 is etched by an amount corresponding to the difference in film thickness between the two side electrodes 2a and 2b using the photoresist 6 as a mask. Thereafter, although not shown, a contact plug for connecting each electrode of the element of the present invention and the semiconductor substrate is formed.
引き続き、段差の形成された基板の全面に電極材料を堆積して平坦化し、部分的に膜厚の異なる電極膜２’を形成する。具体的には、図４（ｄ）に示すように、段差の形成された絶縁膜１の上に側方電極２ａ及び側方電極２ｂを形成するための電極材料を堆積して電極膜２’を形成する。電極膜２’は、例えば、第１実施形態と同様に、ＴｉＮ膜をスパッタリング法で堆積した上にＰｔ膜をスパッタリング法で堆積し、１ｎｍから５００ｎｍの範囲の厚さに形成する。更に、電極材料は、第１実施形態と同様に、導電性酸化物または他の導電材料を用いることができ、ＹＢＣＯやＰｔ、Ｉｒを用いることができる。更に、図示しないが、第１実施形態と同様に、フォトリソグラフィ技術によって、本発明素子を形成する領域上にフォトレジストを形成し、フォトレジストをマスクとして、電極膜２’をドライエッチングする。これによって、本発明素子を形成する領域以外の領域の電極膜２’を除去する。フォトレジストを除去した後、絶縁膜を堆積しＣＭＰ法で平坦化して、電極膜２’を露出させる。 Subsequently, an electrode material is deposited and flattened on the entire surface of the substrate on which the step is formed, and an electrode film 2 'having a partially different film thickness is formed. Specifically, as shown in FIG. 4D, an electrode material for forming the side electrode 2a and the side electrode 2b is deposited on the insulating film 1 in which the step is formed, and the electrode film 2 ′. Form. For example, as in the first embodiment, the electrode film 2 ′ is formed by depositing a TiN film by a sputtering method and then depositing a Pt film by a sputtering method to have a thickness in the range of 1 nm to 500 nm. Furthermore, as in the first embodiment, a conductive oxide or other conductive material can be used as the electrode material, and YBCO, Pt, or Ir can be used. Further, although not shown, a photoresist is formed on a region where the element of the present invention is to be formed by photolithography, as in the first embodiment, and the electrode film 2 'is dry-etched using the photoresist as a mask. As a result, the electrode film 2 'in the region other than the region where the element of the present invention is formed is removed. After removing the photoresist, an insulating film is deposited and planarized by CMP to expose the electrode film 2 '.
引き続き、可変抵抗体マスクパターンを用いて電極膜２’を加工して、膜厚の異なる２つの側方電極２ａ及び側方電極２ｂを形成するとともに、可変抵抗体４の埋め込み領域４０を形成する。具体的には、図４（ｅ）に示すように、フォトリソグラフィ技術を用い、可変抵抗体４の埋め込み領域４０のパターンに基づいて、可変抵抗体マスクパターンとしてのフォトレジスト３を形成する。次に、図４（ｆ）に示すように、フォトレジスト３をマスクとして、電極膜２’及び絶縁膜１の所定深さまでをドライエッチングする。これによって、側方電極２ａ及び側方電極２ｂが形成されるとともに、可変抵抗体４の埋め込み領域４０が形成される。 Subsequently, the electrode film 2 ′ is processed using the variable resistor mask pattern to form two side electrodes 2 a and side electrodes 2 b having different film thicknesses, and an embedded region 40 of the variable resistor 4 is formed. . Specifically, as shown in FIG. 4E, a photoresist 3 as a variable resistor mask pattern is formed based on the pattern of the buried region 40 of the variable resistor 4 using a photolithography technique. Next, as shown in FIG. 4F, dry etching is performed up to a predetermined depth of the electrode film 2 'and the insulating film 1 using the photoresist 3 as a mask. As a result, the side electrode 2a and the side electrode 2b are formed, and the buried region 40 of the variable resistor 4 is formed.
引き続き、基板全面に可変抵抗体材料を堆積して可変抵抗体膜４’を形成する。具体的には、図４（ｇ）に示すように、フォトレジスト３を除去した後、可変抵抗体材料を堆積し、可変抵抗体膜４’を形成する。可変抵抗体材料としては、第１実施形態と同様に、好適には、電気的パルス印加によって抵抗値が可逆的に変化する金属酸化物、遷移金属酸化物、ペロブスカイト型金属酸化物の何れかを用いることができる。また、ＰｒとＭｎを含む金属酸化物や、ＰＣＭＯを用いても良い。可変抵抗体材料としてＰＣＭＯを用いる場合は、パルス化レーザー堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸着、熱蒸着、有機金属堆積、ゾルゲル堆積、または、有機金属化学気相成長等の堆積技術を用い、可変抵抗体膜４’の膜厚が１０ｎｍ〜５００ｎｍとなるように可変抵抗体材料を堆積する。 Subsequently, a variable resistor material is deposited on the entire surface of the substrate to form a variable resistor film 4 '. Specifically, as shown in FIG. 4G, after the photoresist 3 is removed, a variable resistor material is deposited to form a variable resistor film 4 '. As in the first embodiment, the variable resistor material is preferably any one of a metal oxide, a transition metal oxide, and a perovskite metal oxide whose resistance value reversibly changes when an electric pulse is applied. Can be used. Further, a metal oxide containing Pr and Mn, or PCMO may be used. When using PCMO as the variable resistor material, use deposition techniques such as pulsed laser deposition, rf-sputtering, e-beam evaporation, thermal evaporation, organometallic deposition, sol-gel deposition, or organometallic chemical vapor deposition, The variable resistor material is deposited so that the film thickness of the variable resistor film 4 ′ is 10 nm to 500 nm.
引き続き、可変抵抗体膜４’を側方電極２ａ及び側方電極２ｂが露出するまで平坦化して埋め込み領域４０内に可変抵抗体４を形成する。具体的には、図４（ｈ）に示すように、ＣＭＰ法によって、可変抵抗体４の表面を平坦化し、側方電極２ａ及び側方電極２ｂの表面を露出させる。 Subsequently, the variable resistor film 4 ′ is flattened until the side electrode 2 a and the side electrode 2 b are exposed, and the variable resistor 4 is formed in the buried region 40. Specifically, as shown in FIG. 4H, the surface of the variable resistor 4 is flattened by CMP and the surfaces of the side electrode 2a and the side electrode 2b are exposed.
その後、図４（ｉ）に示すように、可変抵抗体４及び側方電極２ａ及び側方電極２ｂの上に絶縁材料を堆積し、ＣＭＰ法によって絶縁材料の表面を平坦化して、絶縁膜５を形成する。絶縁膜５は、第１実施形態と同様に、ＳｉＯ２膜、ＳｉＮ膜、ポリイミド膜、ＳｉＯＦ膜等を用い、パルス化レーザー堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸着、熱蒸着、有機金属堆積、スピンオン堆積、または、有機金属化学気相成長等の堆積技術を用いて堆積する。更に、図示しないが、図４（ｉ）の工程後、本発明素子の各電極と配線とを接続するコンタクトと配線を形成する。 Thereafter, as shown in FIG. 4 (i), an insulating material is deposited on the variable resistor 4, the side electrode 2a, and the side electrode 2b, and the surface of the insulating material is planarized by a CMP method. Form. As in the first embodiment, the insulating film 5 uses a SiO 2 film, a SiN film, a polyimide film, a SiOF film, etc., and pulsed laser deposition, rf-sputtering, e-beam evaporation, thermal evaporation, organometallic deposition, Depositing using a deposition technique such as spin-on deposition or metal organic chemical vapor deposition. Further, although not shown, after the step of FIG. 4 (i), a contact and wiring for connecting each electrode of the element of the present invention and the wiring are formed.
〈第３実施形態〉
本発明素子及びその製造方法の第３実施形態について、図５及び図６を基に説明する。本実施形態では、上記第１及び第２実施形態とは本発明素子の構造が異なり、複数の電極の内の１つの電極が、側方電極であり、他の複数の電極の内の１つの電極が、可変抵抗体の下面と接する下部電極である場合を想定して説明する。
<Third Embodiment>
3rd Embodiment of this invention element and its manufacturing method are described based on FIG.5 and FIG.6. In this embodiment, the structure of the element of the present invention is different from those of the first and second embodiments, and one electrode of the plurality of electrodes is a side electrode, and one of the other plurality of electrodes. Description will be made assuming that the electrode is a lower electrode in contact with the lower surface of the variable resistor.
ここで、図５は、本実施形態における本発明素子の構造を示す断面図である。図５に示すように、本発明素子は、可変抵抗体４の側面に側方電極２が接し、可変抵抗体４の下面に下部電極７が接するように構成されている。尚、本実施形態において、側方電極２の可変抵抗体４との接触面積は、第１及び第２実施形態と同様に、その下限値が最小加工寸法と側方電極２の膜厚との積で与えられ、製造プロセスの最小加工寸法の２乗より小さくすることができる。 Here, FIG. 5 is a sectional view showing the structure of the element of the present invention in this embodiment. As shown in FIG. 5, the element of the present invention is configured such that the side electrode 2 is in contact with the side surface of the variable resistor 4 and the lower electrode 7 is in contact with the lower surface of the variable resistor 4. In the present embodiment, the contact area of the side electrode 2 with the variable resistor 4 is, as in the first and second embodiments, the lower limit value of the minimum processing dimension and the film thickness of the side electrode 2. Given by the product and can be smaller than the square of the minimum feature size of the manufacturing process.
次に、本実施形態の本発明素子の製造方法について、図６を基に説明する。ここで、図６は、本実施形態の本発明方法の各工程を順に示している。 Next, the manufacturing method of the element of the present invention of this embodiment will be described with reference to FIG. Here, FIG. 6 has shown each process of the method of this invention of this embodiment in order.
先ず、少なくとも表面が絶縁性の基板上に下部電極材料を堆積して下部電極膜７’を形成する。具体的には、図６（ａ）に示すように、半導体基板上に絶縁膜１を形成する。ここでは、第１及び第２実施形態と同様に、シリコン半導体基板上に、ＢＰＳＧ膜を１５００ｎｍ堆積し、ＣＭＰ法で１０００ｎｍの厚さまで研磨する。更に、図示しないが、絶縁膜１の形成後に、本発明素子の各電極と半導体基板とを接続するコンタクトプラグを形成する。 First, a lower electrode material is deposited on a substrate having an insulating surface at least to form a lower electrode film 7 '. Specifically, as shown in FIG. 6A, the insulating film 1 is formed on the semiconductor substrate. Here, as in the first and second embodiments, a 1500 nm BPSG film is deposited on a silicon semiconductor substrate and polished to a thickness of 1000 nm by CMP. Further, although not shown, after the insulating film 1 is formed, a contact plug for connecting each electrode of the element of the present invention and the semiconductor substrate is formed.
続いて、図６（ｂ）に示すように、絶縁膜１の上に、下部電極７を形成するための下部電極材料を堆積し、下部電極膜７’を形成する。下部電極膜７’は、例えば、ＴｉＮ膜をスパッタリング法で堆積した上にＰｔ膜をスパッタリング法で堆積し、１ｎｍから５００ｎｍの範囲の厚さに形成する。下部電極材料としては、導電性酸化物または他の導電材料を用いることができ、ＹＢＣＯやＰｔ、Ｉｒを用いることができる。 Subsequently, as shown in FIG. 6B, a lower electrode material for forming the lower electrode 7 is deposited on the insulating film 1 to form a lower electrode film 7 '. For example, the lower electrode film 7 ′ is formed by depositing a TiN film by a sputtering method and then depositing a Pt film by a sputtering method to a thickness in the range of 1 nm to 500 nm. As the lower electrode material, a conductive oxide or other conductive material can be used, and YBCO, Pt, or Ir can be used.
引き続き、下部電極マスクパターンを用いて下部電極膜７’を加工して、下部電極７を形成する。具体的には、図６（ｃ）に示すように、フォトリソグラフィ技術によって、下部電極７のパターンに基づいて、下部電極マスクパターンとしてのフォトレジスト９を形成する。更に、フォトレジスト９をマスクとして、下部電極膜７’をドライエッチングし、下部電極７を形成する。 Subsequently, the lower electrode film 7 ′ is processed using the lower electrode mask pattern to form the lower electrode 7. Specifically, as shown in FIG. 6C, a photoresist 9 as a lower electrode mask pattern is formed based on the pattern of the lower electrode 7 by a photolithography technique. Further, using the photoresist 9 as a mask, the lower electrode film 7 ′ is dry etched to form the lower electrode 7.
引き続き、下部電極７上に絶縁材料を堆積して第１絶縁膜８を形成する。具体的には、図６（ｄ）に示すように、フォトレジスト９を除去した後、絶縁材料を堆積する。 Subsequently, an insulating material is deposited on the lower electrode 7 to form a first insulating film 8. Specifically, as shown in FIG. 6D, after the photoresist 9 is removed, an insulating material is deposited.
引き続き、第１絶縁膜８を平坦化して、電極材料を堆積して電極膜２’を形成する。具体的には、図６（ｅ）に示すように、ＣＭＰ法で第１絶縁膜８の表面を平坦化し、第１絶縁膜８の上に側方電極２を形成するための電極材料を堆積して電極膜２’を形成する。電極膜２’は、例えば、第１及び第２実施形態と同様に、ＴｉＮ膜をスパッタリング法で堆積した上にＰｔ膜をスパッタリング法で堆積し、１ｎｍから５００ｎｍの範囲の厚さに形成する。また、電極材料は、第１及び第２実施形態と同様に、導電性酸化物または他の導電材料を用いることができ、ＹＢＣＯやＰｔ、Ｉｒを用いることができる。更に、図示しないが、第１及び第２実施形態と同様に、フォトリソグラフィ技術によって、本発明素子を形成する領域上にフォトレジストを形成し、このフォトレジストをマスクとして、電極膜２’をドライエッチングする。これによって、本発明素子を形成する領域以外の領域の電極膜２’を除去する。フォトレジストを除去した後、絶縁膜を堆積しＣＭＰ法で平坦化して、電極膜２’を露出させる。 Subsequently, the first insulating film 8 is planarized and an electrode material is deposited to form an electrode film 2 '. Specifically, as shown in FIG. 6E, the surface of the first insulating film 8 is flattened by CMP and an electrode material for forming the side electrode 2 is deposited on the first insulating film 8. Thus, the electrode film 2 ′ is formed. For example, as in the first and second embodiments, the electrode film 2 ′ is formed by depositing a TiN film by a sputtering method and then depositing a Pt film by a sputtering method to have a thickness in the range of 1 nm to 500 nm. As in the first and second embodiments, the electrode material can be a conductive oxide or other conductive material, and YBCO, Pt, or Ir can be used. Further, although not shown in the drawing, a photoresist is formed on a region where the element of the present invention is formed by a photolithography technique as in the first and second embodiments, and the electrode film 2 ′ is dried using the photoresist as a mask. Etch. As a result, the electrode film 2 'in the region other than the region where the element of the present invention is formed is removed. After removing the photoresist, an insulating film is deposited and planarized by CMP to expose the electrode film 2 '.
引き続き、第１可変抵抗体マスクパターンを用いて第１絶縁膜８と電極膜２’を下部電極７が露出するまで加工して、側方電極２を形成するとともに、可変抵抗体４の埋め込み領域４１を形成する。具体的には、図６（ｆ）に示すように、フォトリソグラフィ技術を用い、可変抵抗体４の埋め込み領域４１のパターンに基づいて、第１可変抵抗体マスクパターンとしてのフォトレジスト３’を形成する。更に、図６（ｇ）に示すように、フォトレジスト３’をマスクとして、下部電極７の表面が露出するまで電極膜２’及び第１絶縁膜８をドライエッチングする。これによって、側方電極２が形成されるとともに、可変抵抗体４の埋め込み領域４１が形成される。 Subsequently, the first insulating film 8 and the electrode film 2 ′ are processed using the first variable resistor mask pattern until the lower electrode 7 is exposed to form the side electrode 2, and the embedded region of the variable resistor 4 41 is formed. Specifically, as shown in FIG. 6F, a photo resist 3 is used to form a photoresist 3 ′ as a first variable resistor mask pattern based on the pattern of the buried region 41 of the variable resistor 4. To do. Further, as shown in FIG. 6G, the electrode film 2 'and the first insulating film 8 are dry-etched using the photoresist 3' as a mask until the surface of the lower electrode 7 is exposed. As a result, the side electrode 2 is formed and the buried region 41 of the variable resistor 4 is formed.
引き続き、基板全面に可変抵抗体材料を堆積して可変抵抗体膜４”を形成する。具体的には、フォトレジスト３’を除去した後、図６（ｈ）に示すように、可変抵抗体材料を堆積し、可変抵抗体膜４”を形成する。可変抵抗体材料は、第１及び第２実施形態と同様に、好適には、電気的パルス印加によって抵抗値が可逆的に変化する金属酸化物、遷移金属酸化物、ペロブスカイト型金属酸化物の何れかを用いることができる。また、ＰｒとＭｎを含む金属酸化物や、ＰＣＭＯを用いても良い。可変抵抗材料としてＰＣＭＯを用いる場合は、パルス化レーザー堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸着、熱蒸着、有機金属堆積、ゾルゲル堆積、または、有機金属化学気相成長等の堆積技術を用い、可変抵抗体膜４”の膜厚が１０ｎｍ〜５００ｎｍとなるように可変抵抗体材料を堆積する。 Subsequently, a variable resistor material is deposited on the entire surface of the substrate to form a variable resistor film 4 ″. Specifically, after removing the photoresist 3 ′, as shown in FIG. The material is deposited to form the variable resistor film 4 ″. As in the first and second embodiments, the variable resistor material is preferably any one of a metal oxide, a transition metal oxide, and a perovskite metal oxide whose resistance value reversibly changes when an electric pulse is applied. Can be used. Further, a metal oxide containing Pr and Mn, or PCMO may be used. When PCMO is used as the variable resistance material, it can be varied using deposition techniques such as pulsed laser deposition, rf-sputtering, e-beam evaporation, thermal evaporation, organometallic deposition, sol-gel deposition, or organometallic chemical vapor deposition. The variable resistor material is deposited so that the thickness of the resistor film 4 ″ is 10 nm to 500 nm.
引き続き、可変抵抗体膜４”を側方電極２が露出するまで平坦化して埋め込み領域４１内に可変抵抗体膜４’を形成する。具体的には、図６（i）に示すように、ＣＭＰ法によって、可変抵抗体膜４”の表面を平坦化する。 Subsequently, the variable resistor film 4 ″ is flattened until the side electrode 2 is exposed, and a variable resistor film 4 ′ is formed in the buried region 41. Specifically, as shown in FIG. The surface of the variable resistor film 4 ″ is planarized by CMP.
引き続き、第２可変抵抗体マスクパターンを用いて、埋め込み領域４１内の可変抵抗体膜４’を加工して一部を除去し、可変抵抗体４を形成する。具体的には、図６（ｊ）に示すように、フォトリソグラフィ技術を用いて、可変抵抗体４のパターンに基づいて、第２可変抵抗体マスクパターンとしてのフォトレジスト３”を形成する。更に、図６（ｋ）に示すように、フォトレジスト３”をマスクとして、可変抵抗体膜４’をエッチングし、可変抵抗体膜４’の一部を除去する。 Subsequently, by using the second variable resistor mask pattern, the variable resistor film 4 ′ in the buried region 41 is processed to remove a part thereof, thereby forming the variable resistor 4. Specifically, as shown in FIG. 6J, a photoresist 3 ″ as a second variable resistor mask pattern is formed based on the pattern of the variable resistor 4 by using a photolithography technique. As shown in FIG. 6K, the variable resistor film 4 ′ is etched using the photoresist 3 ″ as a mask, and a part of the variable resistor film 4 ′ is removed.
引き続き、基板全面に絶縁材料を堆積して、可変抵抗体４と側方電極２の上、及び、埋め込み領域４１内の可変抵抗体膜４’の一部が除去された部分に、第２絶縁膜５を形成する。具体的には、図６（ｌ）に示すように、基板全面に絶縁材料を堆積し、ＣＭＰ法によって絶縁材料の表面の平坦化を行い、第２絶縁膜５を形成する。第２絶縁膜５は、上記第１及び第２実施形態と同様に、ＳｉＯ２膜、ＳｉＮ膜、ポリイミド膜、ＳｉＯＦ膜等を用い、パルス化レーザー堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸着、熱蒸着、有機金属堆積、スピンオン堆積、または、有機金属化学気相成長等の堆積技術を用いて堆積する。本実施形態では、更に、図示しないが、図６（ｌ）の工程後、本発明素子の各電極と配線とを接続するコンタクトと配線を形成する。 Subsequently, an insulating material is deposited on the entire surface of the substrate, and the second insulation is formed on the variable resistor 4 and the side electrode 2 and on the portion where the part of the variable resistor film 4 ′ in the buried region 41 is removed. A film 5 is formed. Specifically, as shown in FIG. 6L, an insulating material is deposited on the entire surface of the substrate, and the surface of the insulating material is planarized by CMP to form the second insulating film 5. As in the first and second embodiments, the second insulating film 5 uses a SiO 2 film, a SiN film, a polyimide film, a SiOF film, etc., and is formed by pulsed laser deposition, rf-sputtering, e-beam evaporation, thermal Deposition using deposition techniques such as evaporation, organometallic deposition, spin-on deposition, or organometallic chemical vapor deposition. In the present embodiment, although not shown, after the step of FIG. 6 (l), a contact and a wiring for connecting each electrode of the element of the present invention and the wiring are formed.
〈第４実施形態〉
本発明素子及びその製造方法の第４実施形態について、図７及び図８を基に説明する。本実施形態では、上記第３実施形態とは本発明素子の構造が異なり、複数の電極が、２つの側方電極と１つの下部電極である場合を想定して説明する。
<Fourth embodiment>
A fourth embodiment of the element of the present invention and the method for manufacturing the same will be described with reference to FIGS. In the present embodiment, the structure of the element of the present invention is different from that of the third embodiment, and a case where a plurality of electrodes are two side electrodes and one lower electrode will be described.
ここで、図７は、本実施形態における本発明素子の構造を示す断面図である。図７に示すように、本発明素子は、可変抵抗体４の側面に側方電極２ａ及び側方電極２ｂが接し、可変抵抗４の下面に下部電極７が接するように構成されている。本実施形態では、可変抵抗体４は、側方電極２ａと下部電極７との間に電気パルスを印加することにより、側方電極２ａの近傍の可変抵抗体４の抵抗値を変化させることができる。また、側方電極２ｂと下部電極７との間に電気パルスを印加することにより、側方電極２ｂの近傍の可変抵抗体４の抵抗値を変化させることができる。このため、本実施形態の本発明素子は、側方電極２ａ近傍と側方電極２ｂ近傍の２箇所で抵抗変化を起こすことができ、４値の情報記憶が可能である。更に、本実施形態では、側方電極２ａの可変抵抗体４との接触面積、及び、側方電極２ｂの可変抵抗体４との接触面積は、同じであり、上記各実施形態と同様に、その下限値が最小加工寸法と側方電極２の膜厚との積で与えられ、製造プロセスの最小加工寸法の２乗より小さくすることができる。 Here, FIG. 7 is a cross-sectional view showing the structure of the element of the present invention in this embodiment. As shown in FIG. 7, the element of the present invention is configured such that the side electrode 2 a and the side electrode 2 b are in contact with the side surface of the variable resistor 4, and the lower electrode 7 is in contact with the lower surface of the variable resistor 4. In the present embodiment, the variable resistor 4 can change the resistance value of the variable resistor 4 in the vicinity of the side electrode 2a by applying an electric pulse between the side electrode 2a and the lower electrode 7. it can. Further, by applying an electric pulse between the side electrode 2b and the lower electrode 7, the resistance value of the variable resistor 4 in the vicinity of the side electrode 2b can be changed. For this reason, the element of the present invention of this embodiment can cause a resistance change at two places near the side electrode 2a and the side electrode 2b, and can store four-value information. Furthermore, in this embodiment, the contact area of the side electrode 2a with the variable resistor 4 and the contact area of the side electrode 2b with the variable resistor 4 are the same, and as in the above embodiments, The lower limit is given by the product of the minimum processing dimension and the film thickness of the side electrode 2, and can be made smaller than the square of the minimum processing dimension of the manufacturing process.
次に、本実施形態の本発明素子の製造方法について、図８を基に説明する。ここで、図８は、本実施形態の本発明方法の各工程を順に示している。 Next, the manufacturing method of the element of the present invention of this embodiment will be described with reference to FIG. Here, FIG. 8 shows each step of the method of the present invention of this embodiment in order.
先ず、少なくとも表面が絶縁性の基板上に下部電極材料を堆積して下部電極膜７’を形成する。具体的には、図８（ａ）に示すように、半導体基板上に絶縁膜１を形成する。ここでは、上記各実施形態と同様に、シリコン半導体基板上に、ＢＰＳＧ膜を１５００ｎｍ堆積し、ＣＭＰ法で１０００ｎｍの厚さまで研磨する。更に、図示しないが、絶縁膜１の形成後に、本発明素子の各電極と半導体基板とを接続するコンタクトプラグを形成する。 First, a lower electrode material is deposited on a substrate having an insulating surface at least to form a lower electrode film 7 '. Specifically, as shown in FIG. 8A, the insulating film 1 is formed on the semiconductor substrate. Here, as in the above embodiments, a BPSG film is deposited to 1500 nm on a silicon semiconductor substrate and polished to a thickness of 1000 nm by CMP. Further, although not shown, after the insulating film 1 is formed, a contact plug for connecting each electrode of the element of the present invention and the semiconductor substrate is formed.
続いて、図８（ｂ）に示すように、絶縁膜１の上に、下部電極７を形成するための下部電極材料を堆積し、下部電極膜７’を形成する。下部電極膜７’は、ここでは、第３実施形態と同様に、ＴｉＮ膜をスパッタリング法で堆積した上にＰｔ膜をスパッタリング法で堆積し、１ｎｍから５００ｎｍの範囲の厚さに形成する。下部電極材料は、第３実施形態と同様に、導電性酸化物または他の導電材料を用いることができ、ＹＢＣＯやＰｔ、Ｉｒを用いることができる。 Subsequently, as shown in FIG. 8B, a lower electrode material for forming the lower electrode 7 is deposited on the insulating film 1 to form a lower electrode film 7 '. Here, as in the third embodiment, the lower electrode film 7 ′ is formed to have a thickness in the range of 1 nm to 500 nm by depositing a TiN film by sputtering and then depositing a Pt film by sputtering. As in the third embodiment, a conductive oxide or other conductive material can be used for the lower electrode material, and YBCO, Pt, or Ir can be used.
引き続き、下部電極マスクパターンを用いて下部電極膜７’を加工して、下部電極７を形成する。具体的には、図８（ｃ）に示すように、フォトリソグラフィ技術によって、下部電極７のパターンに基づいて、下部電極マスクパターンとしてのフォトレジスト９を形成する。更に、フォトレジスト９をマスクとして、下部電極膜７’をドライエッチングし、下部電極７を形成する。 Subsequently, the lower electrode film 7 ′ is processed using the lower electrode mask pattern to form the lower electrode 7. Specifically, as shown in FIG. 8C, a photoresist 9 as a lower electrode mask pattern is formed based on the pattern of the lower electrode 7 by photolithography. Further, using the photoresist 9 as a mask, the lower electrode film 7 ′ is dry etched to form the lower electrode 7.
引き続き、下部電極７上に絶縁材料を堆積して第１絶縁膜８を形成する。具体的には、図８（ｄ）に示すように、フォトレジスト９を除去した後、第１絶縁膜８を堆積する。 Subsequently, an insulating material is deposited on the lower electrode 7 to form a first insulating film 8. Specifically, as shown in FIG. 8D, after the photoresist 9 is removed, the first insulating film 8 is deposited.
引き続き、第１絶縁膜８を平坦化して、電極材料を堆積して電極膜２’を形成する。具体的には、図８（ｅ）に示すように、ＣＭＰ法で第１絶縁膜８の表面を平坦化し、第１絶縁膜８の上に側方電極２ａ及び側方電極２ｂを形成するための電極材料を堆積して電極膜２’を形成する。電極膜２’は、上記各実施形態と同様に、ＴｉＮ膜をスパッタリング法で堆積した上にＰｔ膜をスパッタリング法で堆積し、１ｎｍから５００ｎｍの範囲の厚さに形成する。また、電極材料は、第３実施形態と同様に、導電性酸化物または他の導電材料を用いることができ、ＹＢＣＯやＰｔ、Ｉｒを用いることができる。更に、図示しないが、上記各実施形態と同様に、フォトリソグラフィ技術によって、本発明素子を形成する領域上にフォトレジストを形成し、このフォトレジストをマスクとして、電極膜２’をドライエッチングする。これによって、本発明素子を形成する領域以外の領域の電極膜２’を除去する。フォトレジストを除去した後、絶縁膜を堆積しＣＭＰ法で平坦化して、電極膜２’を露出させる。 Subsequently, the first insulating film 8 is planarized and an electrode material is deposited to form an electrode film 2 '. Specifically, as shown in FIG. 8E, the surface of the first insulating film 8 is flattened by CMP and the side electrodes 2a and the side electrodes 2b are formed on the first insulating film 8. The electrode material 2 'is deposited to form an electrode film 2'. The electrode film 2 ′ is formed to have a thickness in the range of 1 nm to 500 nm by depositing a TiN film by a sputtering method and then depositing a Pt film by a sputtering method as in the above embodiments. Further, as in the third embodiment, a conductive oxide or other conductive material can be used as the electrode material, and YBCO, Pt, or Ir can be used. Further, although not shown, a photoresist is formed on a region where the element of the present invention is to be formed by a photolithography technique as in the above embodiments, and the electrode film 2 ′ is dry-etched using this photoresist as a mask. As a result, the electrode film 2 'in the region other than the region where the element of the present invention is formed is removed. After removing the photoresist, an insulating film is deposited and planarized by CMP to expose the electrode film 2 '.
引き続き、可変抵抗体マスクパターンを用いて第１絶縁膜８と電極膜２’を下部電極７が露出するまで加工して、側方電極２ａ及び側方電極２ｂを形成するとともに、可変抵抗体４の埋め込み領域４０を形成する。具体的には、図８（ｆ）に示すように、フォトリソグラフィ技術を用いて、可変抵抗体４の埋め込み領域４０のパターンに基づいて、可変抵抗体マスクパターンとしてのフォトレジスト３を形成する。更に、図８（ｇ）に示すように、フォトレジスト３をマスクとして、下部電極７が露出するまで電極膜２’及び第１絶縁膜８をドライエッチングする。これによって、側方電極２ａ及び側方電極２ｂが形成されるとともに、可変抵抗体４の埋め込み領域４０が形成される。 Subsequently, the first insulating film 8 and the electrode film 2 ′ are processed using the variable resistor mask pattern until the lower electrode 7 is exposed to form the side electrode 2a and the side electrode 2b, and the variable resistor 4 The buried region 40 is formed. Specifically, as shown in FIG. 8F, a photoresist 3 as a variable resistor mask pattern is formed based on the pattern of the buried region 40 of the variable resistor 4 using a photolithography technique. Further, as shown in FIG. 8G, using the photoresist 3 as a mask, the electrode film 2 'and the first insulating film 8 are dry-etched until the lower electrode 7 is exposed. As a result, the side electrode 2a and the side electrode 2b are formed, and the buried region 40 of the variable resistor 4 is formed.
引き続き、基板全面に可変抵抗体材料を堆積して可変抵抗体膜４’を形成する。具体的には、フォトレジスト３を除去した後、図８（ｈ）に示すように、可変抵抗体材料を堆積する。可変抵抗体材料は、上記各実施形態と同様に、好適には、電気的パルス印加によって抵抗値が可逆的に変化する金属酸化物、遷移金属酸化物、ペロブスカイト型金属酸化物の何れかを用いることができる。また、可変抵抗材料として、ＰｒとＭｎを含む金属酸化物、ＰＣＭＯを用いても良い。可変抵抗材料としてＰＣＭＯを用いる場合は、第３実施形態と同様に、パルス化レーザー堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸着、熱蒸着、有機金属堆積、ゾルゲル堆積、または、有機金属化学気相成長等の堆積技術を用い、可変抵抗体膜４’の膜厚が１０ｎｍ〜５００ｎｍとなるように可変抵抗体材料を堆積する。 Subsequently, a variable resistor material is deposited on the entire surface of the substrate to form a variable resistor film 4 '. Specifically, after the photoresist 3 is removed, a variable resistor material is deposited as shown in FIG. The variable resistor material is preferably a metal oxide, a transition metal oxide, or a perovskite metal oxide whose resistance value reversibly changes when an electric pulse is applied, as in the above embodiments. be able to. Further, as the variable resistance material, a metal oxide containing Pr and Mn, PCMO may be used. When PCMO is used as the variable resistance material, similarly to the third embodiment, pulsed laser deposition, rf-sputtering, e-beam evaporation, thermal evaporation, organometallic deposition, sol-gel deposition, or organometallic chemical vapor deposition. The variable resistor material is deposited so that the film thickness of the variable resistor film 4 ′ becomes 10 nm to 500 nm using a deposition technique such as the above.
引き続き、可変抵抗体膜４’を側方電極２ａ及び側方電極２ｂが露出するまで平坦化して埋め込み領域４０内に可変抵抗体４を形成する。具体的には、図８（i）に示すように、ＣＭＰ法によって、可変抵抗体膜４’の表面を平坦化し、側方電極２ａ及び側方電極２ｂの表面を露出させる。 Subsequently, the variable resistor film 4 ′ is flattened until the side electrode 2 a and the side electrode 2 b are exposed, and the variable resistor 4 is formed in the buried region 40. Specifically, as shown in FIG. 8I, the surface of the variable resistor film 4 'is flattened by CMP to expose the surfaces of the side electrode 2a and the side electrode 2b.
引き続き、可変抵抗体４と側方電極２ａと側方電極２ｂの上に絶縁材料を堆積して、第２絶縁膜５を形成する。具体的には、図８（ｊ）に示すように、半導体基板全面に絶縁材料を堆積し、ＣＭＰ法によって絶縁材料の表面の平坦化を行い、第２絶縁膜５を形成する。第２絶縁膜５は、上記各実施形態と同様に、ＳｉＯ２膜、ＳｉＮ膜、ポリイミド膜、ＳｉＯＦ膜等の絶縁膜を用い、パルス化レーザー堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸着、熱蒸着、有機金属堆積、スピンオン堆積、または、有機金属化学気相成長等の堆積技術を用いて堆積する。本実施形態では、更に、図示しないが、図８（ｊ）の工程後、本発明素子の各電極と配線とを接続するコンタクトと配線を形成する。 Subsequently, an insulating material is deposited on the variable resistor 4, the side electrode 2 a, and the side electrode 2 b to form the second insulating film 5. Specifically, as shown in FIG. 8J, an insulating material is deposited on the entire surface of the semiconductor substrate, and the surface of the insulating material is planarized by CMP to form the second insulating film 5. As in the above embodiments, the second insulating film 5 uses an insulating film such as a SiO 2 film, a SiN film, a polyimide film, or a SiOF film, and is formed by pulsed laser deposition, rf-sputtering, e-beam evaporation, thermal evaporation. , Using a deposition technique such as organometallic deposition, spin-on deposition, or organometallic chemical vapor deposition. In the present embodiment, although not shown in the drawing, after the step of FIG. 8 (j), contacts and wirings for connecting the electrodes of the element of the present invention and the wirings are formed.
〈第５実施形態〉
本発明素子及びその製造方法の第５実施形態について、図９及び図１０を基に説明する。本実施形態では、上記各実施形態とは本発明素子の構造が異なり、複数の電極の内の１つの電極が、可変抵抗体の上面と接する上部電極である場合を想定して説明する。
<Fifth Embodiment>
A fifth embodiment of the element of the present invention and the manufacturing method thereof will be described with reference to FIGS. In the present embodiment, the structure of the element of the present invention is different from the above embodiments, and one of the electrodes is assumed to be an upper electrode in contact with the upper surface of the variable resistor.
ここで、図９は、本実施形態における本発明素子の構造を示す断面図である。図９に示すように、本実施形態の本発明素子は、可変抵抗体４の側面に側方電極２が接し、可変抵抗体４の上面に上部電極１０が接するように構成されている。尚、本実施形態において、側方電極２の可変抵抗体４との接触面積は、上記各実施形態と同様に、その下限値が最小加工寸法と側方電極２の膜厚との積で与えられ、製造プロセスの最小加工寸法の２乗より小さくすることができる。 Here, FIG. 9 is a cross-sectional view showing the structure of the element of the present invention in this embodiment. As shown in FIG. 9, the element of the present embodiment of the present embodiment is configured such that the side electrode 2 is in contact with the side surface of the variable resistor 4 and the upper electrode 10 is in contact with the upper surface of the variable resistor 4. In the present embodiment, the contact area of the lateral electrode 2 with the variable resistor 4 is given by the product of the minimum processing dimension and the film thickness of the lateral electrode 2 as in the above embodiments. And can be made smaller than the square of the minimum processing dimension of the manufacturing process.
次に、本実施形態の本発明素子の製造方法について、図１０を基に説明する。ここで、図１０は、本実施形態の本発明方法の各工程を順に示している。 Next, the manufacturing method of the element of the present invention of this embodiment will be described with reference to FIG. Here, FIG. 10 has shown each process of this invention method of this embodiment in order.
先ず、少なくとも表面が絶縁性の基板上に電極材料を堆積して電極膜２’を形成する。具体的には、図１０（ａ）に示すように、半導体基板上に絶縁膜１を形成する。ここでは、上記各実施形態と同様に、シリコン半導体基板上に、ＢＰＳＧ膜を１５００ｎｍ堆積し、ＣＭＰ法で１０００ｎｍの厚さまで研磨する。本実施形態では、更に、図示しないが、絶縁膜１の形成後に、本発明素子の各電極と半導体基板とを接続するコンタクトプラグを形成する。続いて、図１０（ｂ）に示すように、絶縁膜１の上に、側方電極２を形成するための電極材料を堆積し、電極膜２’を形成する。電極膜２’は、例えば、上記各実施形態と同様に、ＴｉＮ膜をスパッタリング法で堆積した上にＰｔ膜をスパッタリング法で堆積し、１ｎｍから５００ｎｍの範囲の厚さに形成する。電極材料は、上記各実施形態と同様に、導電性酸化物または他の導電材料を用いることができ、ＹＢＣＯやＰｔ、Ｉｒを用いることができる。ここでは、また、フォトリソグラフィ技術によって、本発明素子を形成する領域にフォトレジストを形成する。そして、フォトレジストをマスクとして、電極膜２’をドライエッチングして、本発明素子を形成する領域以外の領域の電極膜２’を除去する。 First, an electrode material is deposited on a substrate having at least an insulating surface to form an electrode film 2 '. Specifically, as shown in FIG. 10A, the insulating film 1 is formed on the semiconductor substrate. Here, as in the above embodiments, a BPSG film is deposited to 1500 nm on a silicon semiconductor substrate and polished to a thickness of 1000 nm by CMP. In the present embodiment, although not shown, after the insulating film 1 is formed, a contact plug that connects each electrode of the element of the present invention and the semiconductor substrate is formed. Subsequently, as shown in FIG. 10B, an electrode material for forming the side electrode 2 is deposited on the insulating film 1 to form an electrode film 2 '. For example, the electrode film 2 ′ is formed to have a thickness in the range of 1 nm to 500 nm by depositing a TiN film by a sputtering method and then depositing a Pt film by a sputtering method, as in the above embodiments. As in the above embodiments, a conductive oxide or other conductive material can be used as the electrode material, and YBCO, Pt, or Ir can be used. Here, a photoresist is also formed in a region for forming the element of the present invention by photolithography. Then, using the photoresist as a mask, the electrode film 2 'is dry-etched to remove the electrode film 2' in a region other than the region where the element of the present invention is formed.
引き続き、電極膜２’上に絶縁材料を堆積して第１絶縁膜１１を形成する。具体的には、フォトレジストを除去した後、図１０（ｂ）に示すように、電極膜２’の上に絶縁膜１１を堆積し、ＣＭＰ法によって絶縁膜１１の表面を平坦化する。 Subsequently, an insulating material is deposited on the electrode film 2 ′ to form the first insulating film 11. Specifically, after removing the photoresist, as shown in FIG. 10B, the insulating film 11 is deposited on the electrode film 2 ', and the surface of the insulating film 11 is planarized by CMP.
引き続き、第１可変抵抗体マスクパターンを用いて電極膜２’と第１絶縁膜１１を加工して、側方電極２を形成するとともに、可変抵抗体４の埋め込み領域４１を形成する。具体的には、図１０（ｃ）に示すように、フォトリソグラフィ技術を用いて、可変抵抗体４の埋め込み領域４１のパターンに基づいて、第１可変抵抗体マスクパターンとしてのフォトレジスト３’を形成する。更に、図１０（ｄ）に示すように、フォトレジスト３’をマスクとして、第１絶縁膜１１、電極膜２’及び絶縁膜１の所定深さまでをドライエッチングする。これによって、側方電極２が形成されるとともに、可変抵抗体４の埋め込み領域４１が形成される。 Subsequently, the electrode film 2 ′ and the first insulating film 11 are processed using the first variable resistor mask pattern to form the side electrode 2 and the buried region 41 of the variable resistor 4. Specifically, as shown in FIG. 10C, using a photolithography technique, a photoresist 3 ′ as a first variable resistor mask pattern is formed based on the pattern of the buried region 41 of the variable resistor 4. Form. Further, as shown in FIG. 10D, dry etching is performed up to a predetermined depth of the first insulating film 11, the electrode film 2 ', and the insulating film 1 using the photoresist 3' as a mask. As a result, the side electrode 2 is formed and the buried region 41 of the variable resistor 4 is formed.
引き続き、基板全面に可変抵抗体材料を堆積して可変抵抗体膜４”を形成する。具体的には、フォトレジスト３’を除去した後、図１０（ｅ）に示すように、可変抵抗体材料を堆積し、可変抵抗体膜４”を形成する。可変抵抗体材料は、上記各実施形態と同様に、好適には、電気的パルス印加によって抵抗値が可逆的に変化する金属酸化物、遷移金属酸化物、ペロブスカイト型金属酸化物の何れかを用いることができる。また、ＰｒとＭｎを含む金属酸化物や、ＰＣＭＯを用いても良い。可変抵抗材料としてＰＣＭＯを用いる場合は、パルス化レーザー堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸着、熱蒸着、有機金属堆積、ゾルゲル堆積、または、有機金属化学気相成長等の堆積技術を用い、可変抵抗体膜４”の膜厚が１０ｎｍ〜５００ｎｍとなるように可変抵抗体材料を堆積する。 Subsequently, a variable resistor material is deposited on the entire surface of the substrate to form a variable resistor film 4 ″. Specifically, after removing the photoresist 3 ′, as shown in FIG. The material is deposited to form the variable resistor film 4 ″. The variable resistor material is preferably a metal oxide, a transition metal oxide, or a perovskite metal oxide whose resistance value reversibly changes when an electric pulse is applied, as in the above embodiments. be able to. Further, a metal oxide containing Pr and Mn, or PCMO may be used. When PCMO is used as the variable resistance material, it can be varied using deposition techniques such as pulsed laser deposition, rf-sputtering, e-beam evaporation, thermal evaporation, organometallic deposition, sol-gel deposition, or organometallic chemical vapor deposition. The variable resistor material is deposited so that the thickness of the resistor film 4 ″ is 10 nm to 500 nm.
引き続き、可変抵抗体膜４”を第１絶縁膜１１が露出するまで平坦化して埋め込み領域４１内に可変抵抗体膜４’を形成する。具体的には、図１０（ｆ）に示すように、ＣＭＰ法によって、可変抵抗体膜４”の表面を平坦化する。 Subsequently, the variable resistor film 4 ″ is flattened until the first insulating film 11 is exposed to form the variable resistor film 4 ′ in the buried region 41. Specifically, as shown in FIG. The surface of the variable resistor film 4 ″ is planarized by CMP.
引き続き、可変抵抗体膜４’と第１絶縁膜１１の上に、上部電極材料を堆積して上部電極膜１０’を形成する。具体的には、図１０（ｇ）に示すように、可変抵抗体膜４’の上に上部電極１０を形成するための上部電極材料を堆積する。上部電極膜１０’は、例えば、ＴｉＮ膜をスパッタリング法で堆積した上にＰｔ膜をスパッタリング法で堆積し、１ｎｍから５００ｎｍの範囲の厚さに形成する。上部電極材料としては、導電性酸化物または他の導電材料を用いることができ、ＹＢＣＯやＰｔ、Ｉｒを用いることができる。 Subsequently, an upper electrode material is deposited on the variable resistor film 4 ′ and the first insulating film 11 to form an upper electrode film 10 ′. Specifically, as shown in FIG. 10G, an upper electrode material for forming the upper electrode 10 is deposited on the variable resistor film 4 '. The upper electrode film 10 ′ is formed, for example, by depositing a TiN film by a sputtering method and then depositing a Pt film by a sputtering method to a thickness in the range of 1 nm to 500 nm. As the upper electrode material, a conductive oxide or other conductive material can be used, and YBCO, Pt, or Ir can be used.
引き続き、上部電極マスクパターンを用いて上部電極膜１０’を加工して、上部電極１０を形成する。具体的には、図１０（ｇ）に示すように、フォトリソグラフィ技術によって、上部電極１０のパターンに基づいて、上部電極マスクパターンとしてのフォトレジスト１２を形成する。更に、図１０（ｈ）に示すように、フォトレジスト１２をマスクとして、上部電極膜１０’をドライエッチングし、上部電極１０を形成する。 Subsequently, the upper electrode film 10 ′ is processed using the upper electrode mask pattern to form the upper electrode 10. Specifically, as shown in FIG. 10G, a photoresist 12 as an upper electrode mask pattern is formed based on the pattern of the upper electrode 10 by a photolithography technique. Further, as shown in FIG. 10H, the upper electrode 10 is formed by dry etching the upper electrode film 10 'using the photoresist 12 as a mask.
引き続き、第２可変抵抗体マスクパターンを用いて、埋め込み領域４１内の可変抵抗体膜４’を加工して一部を除去し、可変抵抗体４を形成する。具体的には、図１０（ｉ）に示すように、フォトリソグラフィ技術を用いて、可変抵抗体４のパターンに基づいて、第２可変抵抗体マスクパターンとしてのフォトレジスト１３を形成する。更に、図１０（ｊ）に示すように、フォトレジスト１３をマスクとして、可変抵抗体膜４’をエッチングし、可変抵抗体膜４’の一部を除去する。 Subsequently, by using the second variable resistor mask pattern, the variable resistor film 4 ′ in the buried region 41 is processed to remove a part thereof, thereby forming the variable resistor 4. Specifically, as shown in FIG. 10I, a photoresist 13 as a second variable resistor mask pattern is formed based on the pattern of the variable resistor 4 by using a photolithography technique. Further, as shown in FIG. 10J, the variable resistor film 4 'is etched using the photoresist 13 as a mask, and a part of the variable resistor film 4' is removed.
引き続き、基板全面に絶縁材料を堆積して、少なくとも上部電極１０の上、及び、埋め込み領域４１内の可変抵抗体膜４’の一部が除去された部分に、第２絶縁膜５を形成する。具体的には、図１０（ｋ）に示すように、基板全面に絶縁材料を堆積し、ＣＭＰ法によって絶縁材料の表面の平坦化を行い、第２絶縁膜５を形成する。第２絶縁膜５は、上記各実施形態と同様に、ＳｉＯ２膜、ＳｉＮ膜、ポリイミド膜、ＳｉＯＦ膜等を用い、パルス化レーザー堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸着、熱蒸着、有機金属堆積、スピンオン堆積、または、有機金属化学気相成長等の堆積技術を用いて堆積する。本実施形態では、更に、図示しないが、図１０（ｋ）の工程後、本発明素子の各電極と配線とを接続するコンタクトと配線を形成する。 Subsequently, an insulating material is deposited on the entire surface of the substrate, and the second insulating film 5 is formed at least on the upper electrode 10 and on a portion where the part of the variable resistor film 4 ′ in the embedded region 41 is removed. . Specifically, as shown in FIG. 10K, an insulating material is deposited on the entire surface of the substrate, and the surface of the insulating material is planarized by CMP to form the second insulating film 5. As in the above embodiments, the second insulating film 5 is made of a SiO 2 film, a SiN film, a polyimide film, a SiOF film, etc., and pulsed laser deposition, rf-sputtering, e-beam evaporation, thermal evaporation, organometallic, etc. Deposition using a deposition technique such as deposition, spin-on deposition, or metal organic chemical vapor deposition. In this embodiment, although not shown, contacts and wirings for connecting the electrodes of the element of the present invention and wirings are formed after the step of FIG.
〈第６実施形態〉
本発明素子及びその製造方法の第６実施形態について、図１１及び図１２を基に説明する。本実施形態では、上記第５実施形態とは本発明素子の構造が異なり、複数の電極が、２つの側方電極と１つの上部電極である場合を想定して説明する。
<Sixth Embodiment>
6th Embodiment of this invention element and its manufacturing method are described based on FIG.11 and FIG.12. In the present embodiment, the structure of the element of the present invention is different from that of the fifth embodiment, and a case where a plurality of electrodes are two side electrodes and one upper electrode will be described.
ここで、図１１は、本実施形態における本発明素子の構造を示す断面図である。図１１に示すように、本実施形態の本発明素子は、可変抵抗体４の側面に側方電極２ａ及び側方電極２ｂが接し、可変抵抗体４の上面に上部電極１０が接するように構成されている。本実施形態では、可変抵抗体４は、側方電極２ａと上部電極１０の間に電気パルスを印加することにより、側方電極２ａの近傍の可変抵抗体４の抵抗値を変化させることができる。また、上部電極１０と側方電極２ｂの間に電気パルスを印加することにより、側方電極２ｂの近傍の可変抵抗体４の抵抗値を変化させることができる。このため、本実施形態の本発明素子は、側方電極２ａ近傍と側方電極２ｂ近傍の２箇所で、抵抗変化を起こすことができ、４値の情報記憶が可能である。更に、本実施形態では、側方電極２ａの可変抵抗体４との接触面積、及び、側方電極２ｂの可変抵抗体４との接触面積は、同じであり、上記各実施形態と同様に、その下限値が最小加工寸法と側方電極２の膜厚との積で与えられ、製造プロセスの最小加工寸法の２乗より小さくすることができる。 Here, FIG. 11 is a sectional view showing the structure of the element of the present invention in this embodiment. As shown in FIG. 11, the element of the present embodiment of the present embodiment is configured such that the side electrode 2 a and the side electrode 2 b are in contact with the side surface of the variable resistor 4, and the upper electrode 10 is in contact with the upper surface of the variable resistor 4. Has been. In the present embodiment, the variable resistor 4 can change the resistance value of the variable resistor 4 in the vicinity of the side electrode 2a by applying an electric pulse between the side electrode 2a and the upper electrode 10. . Further, by applying an electric pulse between the upper electrode 10 and the side electrode 2b, the resistance value of the variable resistor 4 in the vicinity of the side electrode 2b can be changed. For this reason, the element of the present invention of this embodiment can cause a resistance change at two locations near the side electrode 2a and the side electrode 2b, and can store quaternary information. Furthermore, in this embodiment, the contact area of the side electrode 2a with the variable resistor 4 and the contact area of the side electrode 2b with the variable resistor 4 are the same, and as in the above embodiments, The lower limit is given by the product of the minimum processing dimension and the film thickness of the side electrode 2, and can be made smaller than the square of the minimum processing dimension of the manufacturing process.
次に、本実施形態の本発明素子の製造方法について、図１０を基に説明する。ここで、図１２は、本実施形態の本発明方法の各工程を順に示している。 Next, the manufacturing method of the element of the present invention of this embodiment will be described with reference to FIG. Here, FIG. 12 shows each step of the method of the present invention of this embodiment in order.
先ず、少なくとも表面が絶縁性の基板上に電極材料を堆積して電極膜２’を形成する。具体的には、図１２（ａ）に示すように、半導体基板上に絶縁膜１を形成する。ここでは、上記各実施形態と同様に、シリコン半導体基板上に、ＢＰＳＧ膜を１５００ｎｍ堆積し、ＣＭＰ法で１０００ｎｍの厚さまで研磨する。本実施形態では、更に、図示しないが、絶縁膜１の形成後に、本発明素子の各電極と半導体基板とを接続するコンタクトプラグを形成する。続いて、図１２（ｂ）に示すように、絶縁膜１の上に、側方電極２ａ及び側方電極２ｂを形成するための電極材料２を堆積し、電極膜２’を形成する。電極膜２’は、上記各実施形態と同様に、ＴｉＮ膜をスパッタリング法で堆積した上にＰｔ膜をスパッタリング法で堆積し、１ｎｍから５００ｎｍの範囲の厚さに形成する。電極材料は、上記各実施形態と同様に、導電性酸化物または他の導電材料を用いることができ、ＹＢＣＯやＰｔ、Ｉｒを用いることができる。ここでは、また、フォトリソグラフィ技術によって、本発明素子を形成する領域にフォトレジストを形成する。そして、フォトレジストをマスクとして、電極膜２’をドライエッチングして、本発明素子を形成する領域以外の領域の電極膜２’を除去する。 First, an electrode material is deposited on a substrate having at least an insulating surface to form an electrode film 2 '. Specifically, as shown in FIG. 12A, the insulating film 1 is formed on the semiconductor substrate. Here, as in the above embodiments, a BPSG film is deposited to 1500 nm on a silicon semiconductor substrate and polished to a thickness of 1000 nm by CMP. In the present embodiment, although not shown, after the insulating film 1 is formed, a contact plug that connects each electrode of the element of the present invention and the semiconductor substrate is formed. Subsequently, as shown in FIG. 12B, an electrode material 2 for forming the side electrode 2a and the side electrode 2b is deposited on the insulating film 1 to form an electrode film 2 '. The electrode film 2 ′ is formed to have a thickness in the range of 1 nm to 500 nm by depositing a TiN film by a sputtering method and then depositing a Pt film by a sputtering method as in the above embodiments. As in the above embodiments, a conductive oxide or other conductive material can be used as the electrode material, and YBCO, Pt, or Ir can be used. Here, a photoresist is also formed in a region for forming the element of the present invention by photolithography. Then, using the photoresist as a mask, the electrode film 2 'is dry-etched to remove the electrode film 2' in a region other than the region where the element of the present invention is formed.
引き続き、電極膜上に絶縁材料を堆積して第１絶縁膜１１を形成する。具体的には、フォトレジストを除去した後、図１０（ｂ）に示すように、電極膜２’の上に第１絶縁膜１１を堆積し、ＣＭＰ法によって縁膜１１の表面を平坦化する。 Subsequently, an insulating material is deposited on the electrode film to form the first insulating film 11. Specifically, after removing the photoresist, as shown in FIG. 10B, the first insulating film 11 is deposited on the electrode film 2 ′, and the surface of the edge film 11 is planarized by CMP. .
引き続き、可変抵抗体マスクパターンを用いて電極膜２’と第１絶縁膜１１を加工して、側方電極２ａ及び側方電極２ｂを形成するとともに、可変抵抗体４の埋め込み領域４０を形成する。具体的には、図１２（ｃ）に示すように、フォトリソグラフィ技術を用いて、可変抵抗体４の埋め込み領域４０のパターンに基づいて、可変抵抗体マスクパターンとしてのフォトレジスト３を形成する。更に、図１２（ｄ）に示すように、フォトレジスト３をマスクとして、第１絶縁膜１１、電極膜２’及び絶縁膜１の所定深さまでをドライエッチングする。これによって、側方電極２ａ及び側方電極２ｂが形成されるとともに、可変抵抗体４の埋め込み領域４０が形成される。 Subsequently, the electrode film 2 ′ and the first insulating film 11 are processed using the variable resistor mask pattern to form the side electrodes 2a and the side electrodes 2b, and the buried region 40 of the variable resistor 4 is formed. . Specifically, as shown in FIG. 12C, the photoresist 3 as a variable resistor mask pattern is formed based on the pattern of the buried region 40 of the variable resistor 4 using a photolithography technique. Further, as shown in FIG. 12D, dry etching is performed up to a predetermined depth of the first insulating film 11, the electrode film 2 ', and the insulating film 1 using the photoresist 3 as a mask. As a result, the side electrode 2a and the side electrode 2b are formed, and the buried region 40 of the variable resistor 4 is formed.
引き続き、基板全面に可変抵抗体材料を堆積して可変抵抗体膜４’を形成する。具体的には、フォトレジスト３を除去した後、図１２（ｅ）に示すように、可変抵抗体材料を堆積し、可変抵抗体膜４’を形成する。可変抵抗体材料は、上記各実施形態と同様に、好適には、電気的パルス印加によって抵抗値が可逆的に変化する金属酸化物、遷移金属酸化物、ペロブスカイト型金属酸化物の何れかを用いることができる。また、ＰｒとＭｎを含む金属酸化物や、ＰＣＭＯを用いても良い。可変抵抗材料としてＰＣＭＯを用いる場合は、パルス化レーザー堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸着、熱蒸着、有機金属堆積、ゾルゲル堆積、または、有機金属化学気相成長等の堆積技術を用い、可変抵抗体膜４’の膜厚が１０ｎｍ〜５００ｎｍとなるように可変抵抗体材料を堆積する。 Subsequently, a variable resistor material is deposited on the entire surface of the substrate to form a variable resistor film 4 '. Specifically, after removing the photoresist 3, as shown in FIG. 12E, a variable resistor material is deposited to form a variable resistor film 4 '. The variable resistor material is preferably a metal oxide, a transition metal oxide, or a perovskite metal oxide whose resistance value reversibly changes when an electric pulse is applied, as in the above embodiments. be able to. Further, a metal oxide containing Pr and Mn, or PCMO may be used. When PCMO is used as the variable resistance material, it can be varied using deposition techniques such as pulsed laser deposition, rf-sputtering, e-beam evaporation, thermal evaporation, organometallic deposition, sol-gel deposition, or organometallic chemical vapor deposition. A variable resistor material is deposited so that the film thickness of the resistor film 4 ′ is 10 nm to 500 nm.
引き続き、可変抵抗体膜４’を第１絶縁膜１１が露出するまで平坦化して埋め込み領域４０内に可変抵抗体４を形成する。具体的には、図１２（ｆ）に示すように、ＣＭＰ法によって、可変抵抗体膜４’の表面を平坦化する。 Subsequently, the variable resistor film 4 ′ is planarized until the first insulating film 11 is exposed, and the variable resistor 4 is formed in the buried region 40. Specifically, as shown in FIG. 12F, the surface of the variable resistor film 4 'is planarized by CMP.
引き続き、可変抵抗体４と第１絶縁膜１１の上に、上部電極材料を堆積して上部電極膜１０’を形成する。具体的には、図１２（ｇ）に示すように、可変抵抗体４及び第１絶縁膜１１の上に上部電極１０を形成するための上部電極材料を堆積して上部電極膜１０’を形成する。上部電極膜１０’は、例えば、上記第５実施形態と同様に、ＴｉＮ膜をスパッタリング法で堆積した上にＰｔ膜をスパッタリング法で堆積し、１ｎｍから５００ｎｍの範囲の厚さに形成する。上部電極材料は、上記第５実施形態と同様に、導電性酸化物または他の導電材料を用いることができ、ＹＢＣＯやＰｔ、Ｉｒを用いることができる。 Subsequently, an upper electrode material is deposited on the variable resistor 4 and the first insulating film 11 to form an upper electrode film 10 ′. Specifically, as shown in FIG. 12G, the upper electrode material for forming the upper electrode 10 is deposited on the variable resistor 4 and the first insulating film 11 to form the upper electrode film 10 ′. To do. For example, as in the fifth embodiment, the upper electrode film 10 ′ is formed by depositing a TiN film by a sputtering method and then depositing a Pt film by a sputtering method to have a thickness in the range of 1 nm to 500 nm. As in the fifth embodiment, a conductive oxide or other conductive material can be used as the upper electrode material, and YBCO, Pt, or Ir can be used.
引き続き、上部電極マスクパターンを用いて上部電極膜１０’を加工して、上部電極１０を形成する。具体的には、図１２（ｇ）に示すように、フォトリソグラフィ技術によって、上部電極１０のパターンに基づいて、上部電極マスクパターンとしてのフォトレジスト１２を形成する。更に、図１２（ｈ）に示すように、フォトレジスト１２をマスクとして、上部電極膜１０’をドライエッチングし、上部電極１０を形成する。 Subsequently, the upper electrode film 10 ′ is processed using the upper electrode mask pattern to form the upper electrode 10. Specifically, as shown in FIG. 12G, a photoresist 12 as an upper electrode mask pattern is formed based on the pattern of the upper electrode 10 by a photolithography technique. Further, as shown in FIG. 12H, the upper electrode film 10 'is dry-etched using the photoresist 12 as a mask to form the upper electrode 10.
引き続き、基板全面に絶縁材料を堆積して、少なくとも上部電極１０の上に第２絶縁膜５を形成する。具体的には、図１２（ｉ）に示すように、基板全面に絶縁材料を堆積し、ＣＭＰ法によって絶縁材料の表面の平坦化を行い、第２絶縁膜５を形成する。第２絶縁膜５は、上記各実施形態と同様に、ＳｉＯ２膜、ＳｉＮ膜、ポリイミド膜、ＳｉＯＦ膜等を用い、パルス化レーザー堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸着、熱蒸着、有機金属堆積、スピンオン堆積、または、有機金属化学気相成長等の堆積技術を用いて堆積する。本実施形態では、更に、図示しないが、図１２（ｉ）の工程後、本発明素子の各電極と配線とを接続するコンタクトと配線を形成する。 Subsequently, an insulating material is deposited on the entire surface of the substrate, and a second insulating film 5 is formed on at least the upper electrode 10. Specifically, as shown in FIG. 12I, an insulating material is deposited on the entire surface of the substrate, the surface of the insulating material is planarized by CMP, and the second insulating film 5 is formed. As in the above embodiments, the second insulating film 5 is made of a SiO 2 film, a SiN film, a polyimide film, a SiOF film, etc., and pulsed laser deposition, rf-sputtering, e-beam evaporation, thermal evaporation, organometallic, etc. Deposition using a deposition technique such as deposition, spin-on deposition, or metal organic chemical vapor deposition. In the present embodiment, although not shown in the drawing, after the step of FIG. 12 (i), contacts and wirings connecting the electrodes of the element of the present invention and the wirings are formed.
〈別実施形態〉
以下、本発明の別実施形態について説明する。
<Another embodiment>
Hereinafter, another embodiment of the present invention will be described.
〈１〉上記各実施形態では、シリコン基板上に絶縁膜１を堆積したが、不揮発性記憶素子を制御する回路を形成した半導体基板上に絶縁膜１を堆積しても構わない。この場合には、絶縁膜１を堆積した後、ＣＭＰ法（化学的機械的研磨）により研磨して、絶縁膜を平坦化する。また、シリコン基板上に絶縁膜１を堆積するのではなく、絶縁基板を用いても構わない。 <1> In each of the above embodiments, the insulating film 1 is deposited on the silicon substrate. However, the insulating film 1 may be deposited on a semiconductor substrate on which a circuit for controlling the nonvolatile memory element is formed. In this case, after the insulating film 1 is deposited, it is polished by a CMP method (chemical mechanical polishing) to flatten the insulating film. Further, instead of depositing the insulating film 1 on the silicon substrate, an insulating substrate may be used.
〈２〉上記各実施形態において、本発明素子に、不揮発性記憶素子以外の素子、例えば、ＭＯＳトランジスタやバイポーラトランジスタ、ダイオード、サイリスタ等の素子が直列に接続されている場合においても、本発明を適用可能である。 <2> In each of the embodiments described above, the present invention is applied even when an element other than a nonvolatile memory element, for example, an element such as a MOS transistor, a bipolar transistor, a diode, or a thyristor is connected in series to the element of the present invention. Applicable.
〈３〉上記各実施形態では、各電極の電極材料となる導電体として、ＹＢＣＯや、Ｐｔ、Ｉｒ等を含む材料を例に説明したが、白金族の金属を含む合金、Ｒｕ、Ｒｅ、Ｏｓの中から選択される酸化物導電体、及び、ＳＲＯ（ＳｒＲｕＯ３）、ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３）の中から選択される酸化物導電体の内の少なくとも１つを含むものであっても構わない。 <3> In each of the embodiments described above, the material that includes YBCO, Pt, Ir, or the like is described as an example of the conductor serving as the electrode material of each electrode. However, an alloy including a platinum group metal, Ru, Re, Os And at least one of oxide conductors selected from SRO (SrRuO 3 ) and LSCO ((LaSr) CoO 3 ). I do not care.
〈４〉また、上記各実施形態では、可変抵抗体材料として、金属酸化物、遷移金属酸化物、ペロブスカイト型金属酸化物の何れかであって、ＰｒとＭｎを含む金属酸化物、若しくはＰＣＭＯである場合について説明したが、可変抵抗材料は、Ｐｒ、Ｃａ、Ｌａ、Ｓｒ、Ｇｄ、Ｎｄ、Ｂｉ、Ｂａ、Ｙ、Ｃｅ、Ｐｂ、Ｓｍ、Ｄｙの中の少なくとも１種の元素と、Ｔａ、Ｔｉ、Ｃｕ、Ｍｎ、Ｃｒ、Ｃｏ、Ｆｅ、Ｎｉ、Ｇａの中の少なくとも１種の元素を含む酸化物であっても構わない。更に、可変抵抗体４は、Ｐｒ１−ｘＣａｘ（Ｍｎ１−ｚ）Ｍｚ）Ｏ３系（ＭはＣｒ、Ｃｏ、Ｆｅ、Ｎｉ、Ｇａの何れかの元素）、Ｌａ１−ｘＡＥｘＭｎＯ３（ＡＥはＣａ、Ｓｒ、Ｐｂ、Ｂａの何れかの元素）、ＲＥ１−ｘＳｒｘＭｎＯ３系（ＲＥは、Ｓｍ、Ｌａ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙの何れかの３価の希土類元素）、Ｌａ１−ｘＣｏｘ（Ｍｎ１−ｚＣｏｚ）Ｏ３系、Ｇｄ１−ｘＣａｘＭｎＯ３系、及び、Ｎｄ１−ｘＧｄｘＭｎＯ３系の何れか（０≦Ｘ≦１、０≦Ｚ≦１）の酸化物であっても構わない。 <4> In each of the above embodiments, the variable resistor material is any one of a metal oxide, a transition metal oxide, and a perovskite metal oxide, and includes a metal oxide containing Pr and Mn, or PCMO. As described above, the variable resistance material includes Pr, Ca, La, Sr, Gd, Nd, Bi, Ba, Y, Ce, Pb, Sm, and Dy, Ta, Ti, and the like. , Cu, Mn, Cr, Co, Fe, Ni, and Ga may be an oxide containing at least one element. Further, the variable resistor 4, Pr 1-x Ca x ( Mn 1-z) M z) O3 system (M is Cr, Co, Fe, Ni, any element of Ga), La 1-x AE x MnO 3 (AE is any element of Ca, Sr, Pb, Ba), RE 1-x Sr x MnO 3 system (RE is any trivalent of Sm, La, Pr, Nd, Gd, Dy) Rare earth element), La 1-x Co x (Mn 1-z Co z ) O 3 system, Gd 1-x Ca x MnO 3 system, and Nd 1-x Gd x MnO 3 system (0 ≦ X An oxide of ≦ 1, 0 ≦ Z ≦ 1) may be used.
１ ： 絶縁膜
２ ： 側方電極
２ａ ： 側方電極
２ｂ ： 側方電極
２’ ： 電極膜
２” ： 電極膜
３ ： フォトレジスト
３’ ： フォトレジスト
３” ： フォトレジスト
４ ： 可変抵抗体
４’ ： 可変抵抗体膜
４” ： 可変抵抗体膜
５ ： 絶縁膜
６ ： フォトレジスト
７ ： 下部電極
７’ ： 下部電極膜
８ ： 絶縁膜
９ ： フォトレジスト
１０ ： 上部電極
１０’： 上部電極膜
１１ ： 絶縁膜
１２ ： フォトレジスト
１３ ： フォトレジスト
１７ ： 可変抵抗体
１８ ： 下部電極
１８’： 下部電極線
１９ ： 上部電極
１９’： 上部電極線
２０ ： 絶縁膜
２１ ： 絶縁膜
４０ ： 埋め込み領域
４１ ： 埋め込み領域
1: Insulating film 2: Side electrode 2a: Side electrode 2b: Side electrode 2 ': Electrode film 2 ": Electrode film 3: Photoresist 3': Photoresist 3": Photoresist 4: Variable resistor 4 ' : Variable resistor film 4 ": Variable resistor film 5: Insulating film 6: Photoresist 7: Lower electrode 7 ': Lower electrode film 8: Insulating film 9: Photoresist 10: Upper electrode 10': Upper electrode film 11: Insulating film 12: Photoresist 13: Photoresist 17: Variable resistor 18: Lower electrode 18 ': Lower electrode line 19: Upper electrode 19': Upper electrode line 20: Insulating film 21: Insulating film 40: Buried region 41: Buried region
Claims (28)
前記複数の電極の内の少なくとも１つの電極の前記可変抵抗体との接触面積が、前記不揮発性記憶素子の作製に用いる製造プロセスの最小加工寸法の２乗よりも小さいことを特徴とする不揮発性記憶素子。 A non-volatile memory element comprising a variable resistor capable of storing the level of an electrical resistance state as information, and a plurality of electrodes in contact with the variable resistor,
Nonvolatile, wherein a contact area of at least one of the plurality of electrodes with the variable resistor is smaller than a square of a minimum processing dimension of a manufacturing process used for manufacturing the nonvolatile memory element Memory element.
少なくとも表面が絶縁性の基板上に電極材料を堆積して電極膜を形成する工程と、
可変抵抗体マスクパターンを用いて前記電極膜を加工して、２以上の前記側方電極を形成するとともに、前記可変抵抗体の埋め込み領域を形成する工程と、
前記基板全面に可変抵抗体材料を堆積して可変抵抗体膜を形成する工程と、
前記可変抵抗体膜を前記側方電極が露出するまで平坦化して前記埋め込み領域内に前記可変抵抗体を形成する工程と、
前記可変抵抗体と前記側方電極の上に、絶縁材料を堆積して絶縁膜を形成する工程と、
を有することを特徴とする製造方法。 A method for manufacturing a nonvolatile memory element according to claim 5,
Depositing an electrode material on a substrate having at least an insulating surface to form an electrode film;
Processing the electrode film using a variable resistor mask pattern to form two or more side electrodes and forming a buried region of the variable resistor;
Depositing a variable resistor material on the entire surface of the substrate to form a variable resistor film;
Flattening the variable resistor film until the side electrodes are exposed to form the variable resistor in the buried region; and
Depositing an insulating material on the variable resistor and the side electrode to form an insulating film;
The manufacturing method characterized by having.
少なくとも表面が絶縁性の基板の表面に第１電極マスクパターンを用いて段差を形成する工程と、
前記段差の形成された前記基板の全面に電極材料を堆積して平坦化し、部分的に膜厚の異なる電極膜を形成する工程と、
可変抵抗体マスクパターンを用いて前記電極膜を加工して、膜厚の異なる２以上の前記側方電極を形成するとともに、前記可変抵抗体の埋め込み領域を形成する工程と、
前記基板全面に可変抵抗体材料を堆積して可変抵抗体膜を形成する工程と、
前記可変抵抗体膜を前記側方電極が露出するまで平坦化して前記埋め込み領域内に前記可変抵抗体を形成する工程と、
前記可変抵抗体と前記側方電極の上に、絶縁材料を堆積して絶縁膜を形成する工程と、
を有することを特徴とする製造方法。 A method for manufacturing the nonvolatile memory element according to claim 7,
Forming a step using the first electrode mask pattern on the surface of the substrate having an insulating surface at least;
Depositing and planarizing an electrode material on the entire surface of the substrate on which the step is formed, and forming an electrode film having a partially different film thickness;
Processing the electrode film using a variable resistor mask pattern to form two or more side electrodes having different thicknesses, and forming a buried region of the variable resistor;
Depositing a variable resistor material on the entire surface of the substrate to form a variable resistor film;
Flattening the variable resistor film until the side electrodes are exposed to form the variable resistor in the buried region; and
Depositing an insulating material on the variable resistor and the side electrode to form an insulating film;
The manufacturing method characterized by having.
少なくとも表面が絶縁性の基板上に下部電極材料を堆積して下部電極膜を形成する工程と、
下部電極マスクパターンを用いて前記下部電極膜を加工して、前記下部電極を形成する工程と、
前記下部電極上に絶縁材料を堆積して第１絶縁膜を形成する工程と、
前記第１絶縁膜を平坦化して、電極材料を堆積して電極膜を形成する工程と、
第１可変抵抗体マスクパターンを用いて前記第１絶縁膜と前記電極膜を前記下部電極が露出するまで加工して、前記側方電極を形成するとともに、前記可変抵抗体の埋め込み領域を形成する工程と、
前記基板全面に可変抵抗体材料を堆積して可変抵抗体膜を形成する工程と、
前記可変抵抗体膜を前記側方電極が露出するまで平坦化して前記埋め込み領域内に前記可変抵抗体膜を形成する工程と、
第２可変抵抗体マスクパターンを用いて、前記埋め込み領域内の前記可変抵抗体膜を加工して一部を除去し、前記可変抵抗体を形成する工程と、
前記基板全面に絶縁材料を堆積して、前記可変抵抗体と前記側方電極の上、及び、前記埋め込み領域内の前記可変抵抗体膜の一部が除去された部分に、第２絶縁膜を形成する工程と、
を有することを特徴とする製造方法。 A method of manufacturing a nonvolatile memory element according to claim 8,
Depositing a lower electrode material on a substrate having at least an insulating surface to form a lower electrode film;
Processing the lower electrode film using a lower electrode mask pattern to form the lower electrode;
Depositing an insulating material on the lower electrode to form a first insulating film;
Planarizing the first insulating film and depositing an electrode material to form an electrode film;
Using the first variable resistor mask pattern, the first insulating film and the electrode film are processed until the lower electrode is exposed to form the side electrode and form a buried region of the variable resistor. Process,
Depositing a variable resistor material on the entire surface of the substrate to form a variable resistor film;
Flattening the variable resistor film until the side electrodes are exposed, and forming the variable resistor film in the buried region;
Using the second variable resistor mask pattern, processing the variable resistor film in the buried region to remove a part thereof, and forming the variable resistor;
An insulating material is deposited on the entire surface of the substrate, and a second insulating film is formed on the variable resistor and the side electrode and on a portion where the part of the variable resistor film in the buried region is removed. Forming, and
The manufacturing method characterized by having.
少なくとも表面が絶縁性の基板上に下部電極材料を堆積して下部電極膜を形成する工程と、
下部電極マスクパターンを用いて前記下部電極膜を加工して、前記下部電極を形成する工程と、
前記下部電極上に絶縁材料を堆積して第１絶縁膜を形成する工程と、
前記第１絶縁膜を平坦化して、電極材料を堆積して電極膜を形成する工程と、
可変抵抗体マスクパターンを用いて前記第１絶縁膜と前記電極膜を前記下部電極が露出するまで加工して、前記側方電極を形成するとともに、前記可変抵抗体の埋め込み領域を形成する工程と、
前記基板全面に可変抵抗体材料を堆積して可変抵抗体膜を形成する工程と、
前記可変抵抗体膜を前記側方電極が露出するまで平坦化して前記埋め込み領域内に前記可変抵抗体を形成する工程と、
前記可変抵抗体と前記側方電極の上に絶縁材料を堆積して、第２絶縁膜を形成する工程と、
を有することを特徴とする製造方法。 A method of manufacturing a nonvolatile memory element according to claim 8,
Depositing a lower electrode material on a substrate having at least an insulating surface to form a lower electrode film;
Processing the lower electrode film using a lower electrode mask pattern to form the lower electrode;
Depositing an insulating material on the lower electrode to form a first insulating film;
Planarizing the first insulating film and depositing an electrode material to form an electrode film;
Processing the first insulating film and the electrode film using a variable resistor mask pattern until the lower electrode is exposed to form the side electrode and forming a buried region of the variable resistor; ,
Depositing a variable resistor material on the entire surface of the substrate to form a variable resistor film;
Flattening the variable resistor film until the side electrodes are exposed to form the variable resistor in the buried region; and
Depositing an insulating material on the variable resistor and the side electrode to form a second insulating film;
The manufacturing method characterized by having.
少なくとも表面が絶縁性の基板上に電極材料を堆積して電極膜を形成する工程と、
前記電極膜上に絶縁材料を堆積して第１絶縁膜を形成する工程と、
第１可変抵抗体マスクパターンを用いて前記電極膜と前記第１絶縁膜を加工して、前記側方電極を形成するとともに、前記可変抵抗体の埋め込み領域を形成する工程と、
前記基板全面に可変抵抗体材料を堆積して可変抵抗体膜を形成する工程と、
前記可変抵抗体膜を前記第１絶縁膜が露出するまで平坦化して前記埋め込み領域内に前記可変抵抗体膜を形成する工程と、
前記可変抵抗体膜と前記第１絶縁膜の上に、上部電極材料を堆積して上部電極膜を形成する工程と、
上部電極マスクパターンを用いて前記上部電極膜を加工して、前記上部電極を形成する工程と、
第２可変抵抗体マスクパターンを用いて、前記埋め込み領域内の前記可変抵抗体膜を加工して一部を除去し、前記可変抵抗体を形成する工程と、
前記基板全面に絶縁材料を堆積して、少なくとも前記上部電極の上、及び、前記埋め込み領域内の前記可変抵抗体膜の一部が除去された部分に、第２絶縁膜を形成する工程と、
を有することを特徴とする製造方法。 A method for manufacturing a nonvolatile memory element according to claim 10,
Depositing an electrode material on a substrate having at least an insulating surface to form an electrode film;
Depositing an insulating material on the electrode film to form a first insulating film;
Processing the electrode film and the first insulating film using a first variable resistor mask pattern to form the side electrode and forming a buried region of the variable resistor;
Depositing a variable resistor material on the entire surface of the substrate to form a variable resistor film;
Flattening the variable resistor film until the first insulating film is exposed, and forming the variable resistor film in the buried region;
Depositing an upper electrode material on the variable resistor film and the first insulating film to form an upper electrode film;
Processing the upper electrode film using an upper electrode mask pattern to form the upper electrode;
Using the second variable resistor mask pattern, processing the variable resistor film in the buried region to remove a part thereof, and forming the variable resistor;
Depositing an insulating material on the entire surface of the substrate and forming a second insulating film at least on the upper electrode and on a portion from which the part of the variable resistor film in the buried region is removed;
The manufacturing method characterized by having.
少なくとも表面が絶縁性の基板上に電極材料を堆積して電極膜を形成する工程と、
前記電極膜上に絶縁材料を堆積して第１絶縁膜を形成する工程と、
可変抵抗体マスクパターンを用いて前記電極膜と前記第１絶縁膜を加工して、前記側方電極を形成するとともに、前記可変抵抗体の埋め込み領域を形成する工程と、
前記基板全面に可変抵抗体材料を堆積して可変抵抗体膜を形成する工程と、
前記可変抵抗体膜を前記第１絶縁膜が露出するまで平坦化して前記埋め込み領域内に前記可変抵抗体を形成する工程と、
前記可変抵抗体と前記第１絶縁膜の上に、上部電極材料を堆積して上部電極膜を形成する工程と、
上部電極マスクパターンを用いて前記上部電極膜を加工して、前記上部電極を形成する工程と、
前記基板全面に絶縁材料を堆積して、少なくとも前記上部電極の上に第２絶縁膜を形成する工程と、
を有することを特徴とする製造方法。 A method for manufacturing a nonvolatile memory element according to claim 10,
Depositing an electrode material on a substrate having at least an insulating surface to form an electrode film;
Depositing an insulating material on the electrode film to form a first insulating film;
Processing the electrode film and the first insulating film using a variable resistor mask pattern to form the side electrode and forming a buried region of the variable resistor;
Depositing a variable resistor material on the entire surface of the substrate to form a variable resistor film;
Flattening the variable resistor film until the first insulating film is exposed, and forming the variable resistor in the buried region;
Depositing an upper electrode material on the variable resistor and the first insulating film to form an upper electrode film;
Processing the upper electrode film using an upper electrode mask pattern to form the upper electrode;
Depositing an insulating material on the entire surface of the substrate and forming a second insulating film on at least the upper electrode;
The manufacturing method characterized by having.
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