JP2006333595A - Terminal protection circuit - Google Patents

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昭 中森
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a terminal protection circuit capable of reducing a load on the overvoltage of an internal transistor connected to terminals of an integrated circuit. <P>SOLUTION: The terminal protection circuit 11 includes a high-voltage NMOS transistor M1 which turns on a terminal T1 connecting to the internal transistor M2 upon producing an overvoltage, so as to short-circuit it at a grounding voltage; six zener diodes ZD1-ZD6 in series connecting in parallel to a transistor M1; and a resistor R1 having a predetermined resistance value for pulling down the gate potential of the transistor M1 at a grounding potential. Thus, input of the overvoltage into the terminal T1 causes the transistor M1 to be turned on by the zener diodes ZD1-ZD6 to short-circuit the terminal T1 at the grounding potential. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は端子保護回路に関し、特に内部のトランジスタと接続された端子を有する集積回路の端子保護回路に関する。   The present invention relates to a terminal protection circuit, and more particularly to an integrated circuit terminal protection circuit having a terminal connected to an internal transistor.

集積回路は、端子に過電圧（サージ）を受け、破損することがある。そのため、集積回路は、サージから内部回路を保護するための保護回路を具備しているものがある。
図７は、従来の降圧型非同期ＤＣ／ＤＣコンバータの回路図である。図に示すように降圧型非同期ＤＣ／ＤＣコンバータは、電圧源Ｅ１０１、演算増幅器１０１、比較器１０２、発振器１０３、ハイサイドドライバ１０４、ローサイドドライバ１０５、および端子Ｔ１０１〜Ｔ１０４を備えた集積回路１００と、集積回路１００に外付けされたパワーＰＭＯＳのトランジスタＭ１０１とを有している。トランジスタＭ１０１のソースは、電圧源Ｅ１１１と接続され、ドレインは、コイルＬ１０１とコンデンサＣ１０１によって構成されたフィルタ回路と接続されている。また、トランジスタＭ１０１のドレインは、アノードがグランドに接続されたダイオードＤ１０１と接続されている。トランジスタＭ１０１のゲートは、集積回路１００の端子Ｔ１０２と接続されている。 An integrated circuit may be damaged by receiving an overvoltage (surge) at a terminal. For this reason, some integrated circuits include a protection circuit for protecting an internal circuit from a surge.
FIG. 7 is a circuit diagram of a conventional step-down asynchronous DC / DC converter. As shown in the figure, the step-down asynchronous DC / DC converter includes an integrated circuit 100 including a voltage source E101, an operational amplifier 101, a comparator 102, an oscillator 103, a high-side driver 104, a low-side driver 105, and terminals T101 to T104. And a power PMOS transistor M101 externally attached to the integrated circuit 100. The source of the transistor M101 is connected to the voltage source E111, and the drain is connected to a filter circuit including a coil L101 and a capacitor C101. The drain of the transistor M101 is connected to a diode D101 whose anode is connected to the ground. The gate of the transistor M101 is connected to the terminal T102 of the integrated circuit 100.

集積回路１００は、トランジスタＭ１０１をオン／オフし、コンデンサＣ１０１の両端に一定の負荷電圧が出力されるようにしている。集積回路１００は、抵抗Ｒ１０１，Ｒ１０２によって分圧された負荷電圧を、端子Ｔ１０４から内部に取り込んでいる。集積回路１００の演算増幅器１０１は、端子Ｔ１０４から取り込んだ負荷電圧と、電圧源Ｅ１０１の基準電圧との誤差を増幅し、比較器１０２に出力する。比較器１０２は、演算増幅器１０１から出力される誤差信号と、発振器１０３から出力される三角波（のこぎり波）とを比較し、矩形波信号をハイサイドドライバ１０４とローサイドドライバ１０５とに出力する。   The integrated circuit 100 turns on / off the transistor M101 so that a constant load voltage is output across the capacitor C101. The integrated circuit 100 takes in the load voltage divided by the resistors R101 and R102 from the terminal T104. The operational amplifier 101 of the integrated circuit 100 amplifies an error between the load voltage taken in from the terminal T104 and the reference voltage of the voltage source E101, and outputs the amplified error to the comparator 102. The comparator 102 compares the error signal output from the operational amplifier 101 with the triangular wave (sawtooth wave) output from the oscillator 103, and outputs a rectangular wave signal to the high-side driver 104 and the low-side driver 105.

ハイサイドドライバ１０４は最終段に、ソースが端子Ｔ１０１に接続され、ドレインが端子Ｔ１０２に接続されたＰＭＯＳのトランジスタＭ１１１を有している。ローサイドドライバ１０５は最終段に、ドレインが端子Ｔ１０２に接続され、ソースが端子Ｔ１０３に接続されたＮＭＯＳのトランジスタＭ１１２を有している。ハイサイドドライバ１０４およびローサイドドライバ１０５は、比較器１０２から出力される矩形波信号を増幅してそれぞれの最終段のトランジスタＭ１１１とトランジスタＭ１１２のゲートに印加し、トランジスタＭ１０１をオン／オフする。このようにして図に示す降圧型非同期ＤＣ／ＤＣコンバータは、コンデンサＣ１０１の両端に出力する負荷電圧を一定となるようにしている。   The high-side driver 104 has a PMOS transistor M111 having a source connected to the terminal T101 and a drain connected to the terminal T102 at the final stage. The low-side driver 105 has an NMOS transistor M112 having a drain connected to the terminal T102 and a source connected to the terminal T103 at the final stage. The high-side driver 104 and the low-side driver 105 amplify the rectangular wave signal output from the comparator 102 and apply it to the gates of the transistors M111 and M112 in the final stage to turn the transistor M101 on / off. In this way, the step-down asynchronous DC / DC converter shown in the figure makes the load voltage output across the capacitor C101 constant.

ところで従来、プッシュプル接続された２つの出力トランジスタの保護に関し、過電圧が検出されると、２つの出力トランジスタをオフさせてサージに対する静電破壊耐量を稼ぐようにした過電圧保護回路がある（例えば、特許文献１参照）。また、２つの出力トランジスタにかかるサージを、ツェナーダイオードと抵抗とで分配するようにして、サージから有効に保護することができるサージ保護回路および半導体集積回路がある（例えば、特許文献２参照）。このようなサージ保護回路を図７のトランジスタＭ１１１，Ｍ１１２に適用することによって、端子Ｔ１０１〜Ｔ１０３をサージから保護することが可能である。
特開平０６−２６０８４８号公報（段落番号〔００１７〕〜〔００２０〕、図１） 特開２００１−１０２８７４号公報（段落番号〔００２２〕〜〔００４３〕、図２） Conventionally, there is an overvoltage protection circuit that protects two push-pull connected output transistors when an overvoltage is detected so that the two output transistors are turned off to increase an electrostatic breakdown resistance against a surge (for example, Patent Document 1). Further, there is a surge protection circuit and a semiconductor integrated circuit that can effectively protect a surge applied to two output transistors from a surge by distributing the surge by a Zener diode and a resistor (see, for example, Patent Document 2). By applying such a surge protection circuit to the transistors M111 and M112 in FIG. 7, the terminals T101 to T103 can be protected from the surge.
Japanese Patent Laid-Open No. 06-260848 (paragraph numbers [0017] to [0020], FIG. 1) JP 2001-102874 A (paragraph numbers [0022] to [0043], FIG. 2)

しかし、特許文献１，２に記載されている保護回路では、サージに対する耐圧が２つの出力トランジスタ自体の耐圧で決まり、出力トランジスタの負担が大きいという問題点があった。   However, the protection circuits described in Patent Documents 1 and 2 have a problem that the withstand voltage against surge is determined by the withstand voltages of the two output transistors themselves, and the burden on the output transistors is large.

また、トランジスタが接続されている端子をサージから保護するとともに、回路規模を抑制した端子保護回路が望まれていた。
本発明はこのような点に鑑みてなされたものであり、トランジスタが接続されている端子を、このトランジスタとは別の手段で接地電圧に短絡するようにして保護するようにし、出力トランジスタの負担を軽減した端子保護回路を提供することを目的とする。 In addition, a terminal protection circuit that protects a terminal to which a transistor is connected from a surge and suppresses the circuit scale has been desired.
The present invention has been made in view of such a point, and the terminal to which the transistor is connected is protected by being short-circuited to the ground voltage by means different from this transistor, and the burden on the output transistor is reduced. An object of the present invention is to provide a terminal protection circuit with reduced noise.

また、本発明は、トランジスタが接続されている端子をサージから保護するとともに、回路規模を抑制した端子保護回路を提供することを目的とする。   Another object of the present invention is to provide a terminal protection circuit that protects a terminal to which a transistor is connected from a surge and suppresses the circuit scale.

本発明では上記問題を解決するために、内部のトランジスタと接続された端子を有する集積回路の端子保護回路において、前記端子を過電圧発生時に接地電位まで短絡するようにオンするスイッチング手段と、前記スイッチング手段と並列接続され、前記端子の過電圧をクランプするとともに前記スイッチング手段のオンレベルを決定するクランプ手段と、を有することを特徴とする端子保護回路が提供される。   In the present invention, in order to solve the above problem, in a terminal protection circuit of an integrated circuit having a terminal connected to an internal transistor, switching means for turning on the terminal so as to be short-circuited to a ground potential when an overvoltage is generated, and the switching And a clamping means connected in parallel with the means for clamping an overvoltage of the terminal and determining an on level of the switching means.

このような端子保護回路によれば、内部のトランジスタと接続されている端子に過電圧が入力されると、クランプ手段がスイッチング手段をオンし、スイッチング手段が端子を接地電位まで短絡する。これにより、内部のトランジスタと接続された端子は、スイッチング手段により保護される。   According to such a terminal protection circuit, when an overvoltage is input to a terminal connected to an internal transistor, the clamp unit turns on the switching unit, and the switching unit short-circuits the terminal to the ground potential. Thereby, the terminal connected to the internal transistor is protected by the switching means.

また、内部のトランジスタと接続された端子を有する集積回路の端子保護回路において、前記トランジスタと並列接続され、前記端子の過電圧をクランプするとともに前記トランジスタのオンレベルを決定するクランプ手段と、を有することを特徴とする端子保護回路が提供される。   Further, in the integrated circuit terminal protection circuit having a terminal connected to an internal transistor, the terminal protection circuit includes a clamping means connected in parallel with the transistor to clamp an overvoltage of the terminal and determine an on level of the transistor. A terminal protection circuit is provided.

このような端子保護回路によれば、端子に過電圧が印加されると、クランプ手段によって内部のトランジスタをオンし、端子を接地電圧まで短絡する。これにより、端子を接地電圧まで短絡するためのスイッチ手段が不要となる。   According to such a terminal protection circuit, when an overvoltage is applied to the terminal, the internal transistor is turned on by the clamping means, and the terminal is short-circuited to the ground voltage. This eliminates the need for switch means for shorting the terminals to ground voltage.

本発明の端子保護回路では、内部のトランジスタと接続されている端子に過電圧が入力されると、クランプ手段がスイッチング手段をオンし、スイッチング手段が端子を接地電位まで短絡するようにした。これによって、内部のトランジスタと接続されている端子は、スイッチング手段により過電圧から保護され、端子に接続されている内部のトランジスタの過電圧に対する負担を軽減することができる。   In the terminal protection circuit of the present invention, when an overvoltage is input to a terminal connected to an internal transistor, the clamp means turns on the switching means, and the switching means shorts the terminal to the ground potential. Thereby, the terminal connected to the internal transistor is protected from the overvoltage by the switching means, and the burden on the overvoltage of the internal transistor connected to the terminal can be reduced.

また、本発明の端子保護回路では、内部のトランジスタが接続されている端子に過電圧が印加されると、クランプ手段によって内部のトランジスタをオンし、端子を接地電圧まで短絡するようにした。これにより、端子を接地電圧まで短絡するためのスイッチ手段が不要となり、端子保護回路の回路規模を抑制することができる。   In the terminal protection circuit of the present invention, when an overvoltage is applied to a terminal to which the internal transistor is connected, the internal transistor is turned on by the clamping means, and the terminal is short-circuited to the ground voltage. Thereby, the switch means for short-circuiting the terminal to the ground voltage becomes unnecessary, and the circuit scale of the terminal protection circuit can be suppressed.

以下、本発明の第１の実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態に係る端子保護回路を示す回路図である。図に示すように集積回路１０は、ＮＭＯＳのトランジスタであるトランジスタＭ２と、トランジスタＭ２のドレインと接続された端子Ｔ１と、トランジスタＭ２のソースと接続され、外部でグランドに接続された端子Ｔ２と、端子保護回路１１とを有している。端子保護回路１１は、集積回路１０と同一半導体基板に形成されていて、端子Ｔ１に印加されるサージ電圧を吸収する。 Hereinafter, a first embodiment of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a circuit diagram showing a terminal protection circuit according to the first embodiment. As shown in the figure, the integrated circuit 10 includes a transistor M2 which is an NMOS transistor, a terminal T1 connected to the drain of the transistor M2, a terminal T2 connected to the source of the transistor M2 and externally connected to the ground, And a terminal protection circuit 11. The terminal protection circuit 11 is formed on the same semiconductor substrate as the integrated circuit 10 and absorbs a surge voltage applied to the terminal T1.

端子保護回路１１は、端子Ｔ１を接地電位まで短絡するように、過電圧発生時にオンする高耐圧のＮＭＯＳのトランジスタＭ１と、トランジスタＭ１に並列接続された直列段のツェナーダイオードＺＤ１〜ＺＤ６と、トランジスタＭ１のゲート電位を接地電圧にプルダウンする抵抗Ｒ１とを有している。ツェナーダイオードＺＤ１〜ＺＤ６は、端子Ｔ１に入力される電圧をクランプすることにより、トランジスタＭ１のオンレベルを決定するクランプ手段であって、ツェナーダイオードＺＤ１のカソードは、トランジスタＭ１のゲートおよび抵抗Ｒ１の一端と接続されている。   The terminal protection circuit 11 includes a high-breakdown-voltage NMOS transistor M1 that is turned on when an overvoltage is generated so as to short-circuit the terminal T1 to the ground potential, series-stage Zener diodes ZD1 to ZD6 connected in parallel to the transistor M1, and a transistor M1. And a resistor R1 for pulling down the gate potential to the ground voltage. The Zener diodes ZD1 to ZD6 are clamping means for determining the on level of the transistor M1 by clamping the voltage input to the terminal T1, and the cathode of the Zener diode ZD1 is the gate of the transistor M1 and one end of the resistor R1. Connected with.

ここで、ツェナーダイオードＺＤ１〜ＺＤ６の段数は、端子Ｔ１に印加される電圧に応じて決定すればよい。いま、例えば１段当たりの耐圧が５Ｖであるとすれば、６段構成の図１のものでは、消費電流を消費することなしに定格電圧３０Ｖ以下の電圧に対応するサージ電圧まで、ＥＳＤ（ＥＳＤ:Electro Static Discharge）耐圧の向上を図ることができる。   Here, the number of stages of the Zener diodes ZD1 to ZD6 may be determined according to the voltage applied to the terminal T1. For example, if the withstand voltage per stage is 5 V, the ESD (ESD) can be applied up to a surge voltage corresponding to a voltage of a rated voltage of 30 V or less without consuming current consumption in the one shown in FIG. : Electro Static Discharge) Withstand voltage can be improved.

すなわち、クランプ手段であるツェナーダイオードＺＤ１〜ＺＤ６は、一般にｎ段（ｎは自然数）直列接続されていてもよい。例えば、トランジスタＭ２のドレインに通常２０Ｖの電圧が印加される場合には、ツェナーダイオードの１段当たりのクランプ電圧を５Ｖとするとき、少なくとも５段以上直列に接続して、２５Ｖ（＝５Ｖ×５段）まではツェナーダイオードに電流が流れないように構成すればよい。   That is, Zener diodes ZD1 to ZD6 that are clamping means may be generally connected in series with n stages (n is a natural number). For example, when a voltage of 20V is normally applied to the drain of the transistor M2, when the clamp voltage per stage of the Zener diode is 5V, at least 5 stages are connected in series and 25V (= 5V × 5 Up to the stage) may be configured so that no current flows through the Zener diode.

次に、図１の端子保護回路を適用したＤＣ／ＤＣコンバータを３例挙げて説明する。
図２は、端子保護回路を備えた降圧型非同期ＤＣ／ＤＣコンバータの回路図その１である。図２において、図７の従来回路と対応する部分には同じ符号を付けて、それらの詳細な説明を省略する。なお、図２に示す回路と図７に示す従来回路とでは、図１に示した端子保護回路１１が端子Ｔ１０２，Ｔ１０３間に接続されているところが異なっている。 Next, three examples of the DC / DC converter to which the terminal protection circuit of FIG. 1 is applied will be described.
FIG. 2 is a first circuit diagram of a step-down asynchronous DC / DC converter including a terminal protection circuit. 2, parts corresponding to those of the conventional circuit of FIG. 7 are denoted by the same reference numerals, and detailed description thereof is omitted. 2 is different from the conventional circuit shown in FIG. 7 in that the terminal protection circuit 11 shown in FIG. 1 is connected between the terminals T102 and T103.

図２における端子保護回路１１の動作について説明する。端子保護回路１１のトランジスタＭ１は、端子Ｔ１０２へのサージ電圧をグランドに逃がすためのスイッチ手段として動作するが、端子Ｔ１０２の電圧が３０Ｖまでは、所定の大きさの抵抗値、例えば１００ｋΩの抵抗Ｒ１のプルダウン抵抗によってオフ状態が保持される。そのため、トランジスタＭ１を通して端子Ｔ１０２からグランドに電流が流れることはない。   The operation of the terminal protection circuit 11 in FIG. 2 will be described. The transistor M1 of the terminal protection circuit 11 operates as switch means for releasing the surge voltage to the terminal T102 to the ground. However, a resistance value of a predetermined magnitude, for example, a resistance R1 of 100 kΩ, is used until the voltage at the terminal T102 is 30V. The off state is maintained by the pull-down resistor. Therefore, no current flows from the terminal T102 to the ground through the transistor M1.

一方、端子Ｔ１０２に３０Ｖ以上のサージ電圧が入力された場合、多段構成のツェナーダイオードＺＤ１〜ＺＤ６に電流が流れて、第１段のツェナーダイオードＺＤ１のカソード側に所定の電位が生じ、トランジスタＭ１のゲートに電位がかかる。このとき、トランジスタＭ１がオンすることによって、サージ電圧をグランドに逃す。   On the other hand, when a surge voltage of 30 V or more is input to the terminal T102, a current flows through the multistage Zener diodes ZD1 to ZD6, a predetermined potential is generated on the cathode side of the first stage Zener diode ZD1, and the transistor M1 A potential is applied to the gate. At this time, the surge voltage is released to the ground by turning on the transistor M1.

このように、トランジスタＭ１１２が接続されている端子Ｔ１０２，Ｔ１０３に、端子保護回路１１を接続することによって、端子Ｔ１０２，Ｔ１０３をサージ電圧から保護することができる。なお、ダイオードＤ１０１をＮＭＯＳのトランジスタに置き換えることによって、端子保護回路１１を降圧型同期ＤＣ／ＤＣコンバータにも適用することができる。   Thus, by connecting the terminal protection circuit 11 to the terminals T102 and T103 to which the transistor M112 is connected, the terminals T102 and T103 can be protected from the surge voltage. The terminal protection circuit 11 can also be applied to a step-down synchronous DC / DC converter by replacing the diode D101 with an NMOS transistor.

図３は、端子保護回路を備えた降圧型非同期ＤＣ／ＤＣコンバータの回路図その２である。図３において、図２の回路と対応する部分には同じ符号を付けて、それらの詳細な説明を省略する。なお、図３に示す回路と図２に示す回路とでは、集積回路１００が内部電圧源１０６と、内部電圧源１０６に接続された端子Ｔ１０５を有しているところが異なっている。また、集積回路１００に外付けされるトランジスタＭ１０１が、ＮＭＯＳのトランジスタＭ１０２となっているところが異なっている。また、端子Ｔ１０５にダイオードＤ１０２とコンデンサＣ１０２とから構成されるブースト回路を有しているところが異なっている。さらに、端子Ｔ１０１がダイオードＤ１０２とコンデンサＣ１０２の接続点と接続されているところが異なっている。   FIG. 3 is a second circuit diagram of the step-down asynchronous DC / DC converter provided with the terminal protection circuit. 3, parts corresponding to those in the circuit of FIG. 2 are denoted by the same reference numerals, and detailed description thereof is omitted. 3 differs from the circuit shown in FIG. 2 in that the integrated circuit 100 includes an internal voltage source 106 and a terminal T105 connected to the internal voltage source 106. The difference is that the transistor M101 externally attached to the integrated circuit 100 is an NMOS transistor M102. Further, the difference is that the terminal T105 has a boost circuit composed of a diode D102 and a capacitor C102. Further, the difference is that the terminal T101 is connected to the connection point of the diode D102 and the capacitor C102.

図３に示す降圧型非同期ＤＣ／ＤＣコンバータでは、トランジスタＭ１０２を駆動するハイサイドドライバ１０４は、トランジスタＭ１０２に供給される電圧源Ｅ１１１の電圧Ｖｃｃよりも高い電圧でゲートを駆動する必要がある。そのため、集積回路１００では、端子Ｔ１０５に接続されているブースト回路によって、内部電圧源１０６の電圧Ｖｒｅｇを、電圧Ｖｒｅｇまたは電圧Ｖｒｅｇ＋Ｖｃｃまで昇圧し、昇圧された電圧をハイサイドドライバ１０４のＰＭＯＳのトランジスタＭ１１１に供給するようにしている。   In the step-down asynchronous DC / DC converter shown in FIG. 3, the high-side driver 104 that drives the transistor M102 needs to drive the gate with a voltage higher than the voltage Vcc of the voltage source E111 supplied to the transistor M102. Therefore, in the integrated circuit 100, the boost circuit connected to the terminal T105 boosts the voltage Vreg of the internal voltage source 106 to the voltage Vreg or the voltage Vreg + Vcc, and the boosted voltage is a PMOS transistor M111 of the high-side driver 104. To supply.

このような降圧型非同期ＤＣ／ＤＣコンバータにおいて、端子保護回路１１は、端子Ｔ１０２に印加される電圧に応じて、多段構成のツェナーダイオードＺＤ１〜ＺＤ６の接続数を変えることにより、あらゆるサージ電圧レベルに対応して保護することができる。なお、ダイオードＤ１０１をＮＭＯＳのトランジスタに置き換えることによって、端子保護回路１１を降圧型同期ＤＣ／ＤＣコンバータにも適用することができる。   In such a step-down asynchronous DC / DC converter, the terminal protection circuit 11 changes the number of connections of the Zener diodes ZD1 to ZD6 having a multi-stage configuration in accordance with the voltage applied to the terminal T102, so that the surge voltage level can be set to any surge voltage level. Correspondingly can be protected. The terminal protection circuit 11 can also be applied to a step-down synchronous DC / DC converter by replacing the diode D101 with an NMOS transistor.

図４は、端子保護回路を備えた昇圧型非同期ＤＣ／ＤＣコンバータの回路図である。図４において、図２の回路と対応する部分には同じ符号を付けて、それらの詳細な説明を省略する。なお、図４に示す回路と図２に示す回路とでは、集積回路１００が内部電圧源１０７を有しているところが異なっている。また、外付けされていたトランジスタＭ１０１が、集積回路１００の内部にＮＭＯＳのトランジスタＭ１０３として取り込まれ、端子Ｔ１０６，Ｔ１０７に接続されているところが異なっている。また、端子Ｔ１０６にコイルＬ１０２を介して電圧源Ｅ１１１が接続され、ダイオードＤ１０３を介してコンデンサＣ１０１に接続されているところが異なっている。これによって、トランジスタＭ１０３が接続されている端子Ｔ１０６をサージ電圧から保護することができる。   FIG. 4 is a circuit diagram of a step-up asynchronous DC / DC converter provided with a terminal protection circuit. 4, parts corresponding to those in the circuit of FIG. 2 are denoted by the same reference numerals, and detailed description thereof is omitted. The circuit shown in FIG. 4 is different from the circuit shown in FIG. 2 in that the integrated circuit 100 has an internal voltage source 107. The difference is that the externally attached transistor M101 is taken into the integrated circuit 100 as an NMOS transistor M103 and connected to the terminals T106 and T107. Further, the difference is that the voltage source E111 is connected to the terminal T106 via the coil L102 and is connected to the capacitor C101 via the diode D103. Thereby, the terminal T106 to which the transistor M103 is connected can be protected from the surge voltage.

このように、内部のトランジスタとは別のトランジスタにより、内部のトランジスタが接続されている端子を保護するので、内部のトランジスタの過電圧に対する負担を軽減することができる。また、内部のトランジスタの耐圧によらずに、端子の耐圧を改善することができる。なお、ダイオードＤ１０３をＰＭＯＳのトランジスタに置き換えることによって、端子保護回路１１を昇圧型同期ＤＣ／ＤＣコンバータにも適用することができる。   As described above, since the terminal connected to the internal transistor is protected by a transistor different from the internal transistor, the burden on the overvoltage of the internal transistor can be reduced. In addition, the breakdown voltage of the terminal can be improved regardless of the breakdown voltage of the internal transistor. The terminal protection circuit 11 can also be applied to a step-up synchronous DC / DC converter by replacing the diode D103 with a PMOS transistor.

次に、本発明の第２の実施の形態を図面を参照して詳細に説明する。
図５は、第２の実施の形態に係る端子保護回路を示す回路図である。図に示すように集積回路２０は、ＮＭＯＳのトランジスタであるトランジスタＭ１１と、トランジスタＭ１１のドレインと接続された端子Ｔ１１と、トランジスタＭ１１のソースと接続され、外部でグランドに接続された端子Ｔ１２と、端子保護回路２１とを有している。端子保護回路２１は、集積回路２０と同一半導体基板に形成されていて、端子Ｔ１１に印加されるサージ電圧を吸収する。 Next, a second embodiment of the present invention will be described in detail with reference to the drawings.
FIG. 5 is a circuit diagram showing a terminal protection circuit according to the second embodiment. As shown in the figure, the integrated circuit 20 includes a transistor M11 which is an NMOS transistor, a terminal T11 connected to the drain of the transistor M11, a terminal T12 connected to the source of the transistor M11 and externally connected to the ground, And a terminal protection circuit 21. The terminal protection circuit 21 is formed on the same semiconductor substrate as the integrated circuit 20 and absorbs a surge voltage applied to the terminal T11.

端子保護回路２１は、直列接続されたツェナーダイオードＺＤ１１〜ＺＤ１６と、このツェナーダイオードＺＤ１１〜ＺＤ１６に逆方向に直列接続されたダイオードＤ１と、第１段目のツェナーダイオードＺＤ１１に並列に接続された抵抗Ｒ１１とを有している。ダイオードＤ１のアノードは、端子Ｔ１１に接続され、第１段目のツェナーダイオードＺＤ１１のアノードは、端子Ｔ１２に接続されている。第１段目のツェナーダイオードのカソードは、トランジスタＭ１１のゲートに接続されている。   The terminal protection circuit 21 includes Zener diodes ZD11 to ZD16 connected in series, a diode D1 connected in series in the reverse direction to the Zener diodes ZD11 to ZD16, and a resistor connected in parallel to the first Zener diode ZD11. R11. The anode of the diode D1 is connected to the terminal T11, and the anode of the first-stage Zener diode ZD11 is connected to the terminal T12. The cathode of the first stage Zener diode is connected to the gate of the transistor M11.

ツェナーダイオードＺＤ１１〜ＺＤ１６は、トランジスタＭ１１のオンレベルを決定するクランプ手段を構成している。抵抗Ｒ１１は、例えば、１００ｋΩの抵抗値を有し、トランジスタＭ１のゲート電位を接地電圧にプルダウンする。   Zener diodes ZD11 to ZD16 constitute clamping means for determining the on level of transistor M11. The resistor R11 has a resistance value of 100 kΩ, for example, and pulls down the gate potential of the transistor M1 to the ground voltage.

ダイオードＤ１は、トランジスタＭ１１がオンしたときの短絡防止用のダイオードである。このダイオードＤ１は、トランジスタＭ１１のゲートにＨ状態の信号が印加されてトランジスタＭ１１がオンしたときに、第１段目のツェナーダイオードＺＤ１１と第２段目のツェナーダイオードＺＤ１２の接続点から、ツェナーダイオードＺＤ１２〜ＺＤ１６、トランジスタＭ１１、グランドという経路によって、トランジスタＭ１１のゲートとグランドが短絡するのを防止している。   The diode D1 is a diode for preventing a short circuit when the transistor M11 is turned on. This diode D1 is connected to the Zener diode from the connection point of the first-stage Zener diode ZD11 and the second-stage Zener diode ZD12 when an H-state signal is applied to the gate of the transistor M11 and the transistor M11 is turned on. The gates of the transistor M11 and the ground are prevented from being short-circuited by the paths ZD12 to ZD16, the transistor M11, and the ground.

これによって、端子保護回路２１は、端子Ｔ１１にサージ電圧が印加されると、端子Ｔ１１，Ｔ１２に接続されているトランジスタＭ１１をオンして、サージ電圧を吸収するようにしている。なお、ツェナーダイオードＺＤ１１〜ＺＤ１６の段数は、第１の実施の形態と同様に、端子Ｔ１１に印加される電圧に応じて決定する。   Accordingly, when a surge voltage is applied to the terminal T11, the terminal protection circuit 21 turns on the transistor M11 connected to the terminals T11 and T12 to absorb the surge voltage. Note that the number of stages of the Zener diodes ZD11 to ZD16 is determined according to the voltage applied to the terminal T11, as in the first embodiment.

次に、図５の端子保護回路を適用した降圧型非同期ＤＣ／ＤＣコンバータについて説明する。
図５に示した端子保護回路は、図２で示した降圧型非同期ＤＣ／ＤＣコンバータに適用することができる。この場合、図２で示している端子保護回路１１を、図５で示した端子保護回路２１と置き換え、トランジスタＭ１１２のゲートを、図５で示した第１段目のツェナーダイオードＺＤ１１のカソードに接続するようにする。これによって、図２の端子Ｔ１０２にサージ電圧が印加されると、トランジスタＭ１１２がオンし、端子Ｔ１０２に印加されるサージ電圧を吸収することができる。なお、ダイオードＤ１０１をＮＭＯＳのトランジスタに置き換えることによって、端子保護回路２１を降圧型同期ＤＣ／ＤＣコンバータにも適用することができる。 Next, a step-down asynchronous DC / DC converter to which the terminal protection circuit of FIG. 5 is applied will be described.
The terminal protection circuit shown in FIG. 5 can be applied to the step-down asynchronous DC / DC converter shown in FIG. In this case, the terminal protection circuit 11 shown in FIG. 2 is replaced with the terminal protection circuit 21 shown in FIG. 5, and the gate of the transistor M112 is connected to the cathode of the first-stage Zener diode ZD11 shown in FIG. To do. Thus, when a surge voltage is applied to the terminal T102 in FIG. 2, the transistor M112 is turned on, and the surge voltage applied to the terminal T102 can be absorbed. The terminal protection circuit 21 can be applied to a step-down synchronous DC / DC converter by replacing the diode D101 with an NMOS transistor.

また、図５に示した端子保護回路は、図３で示した降圧型非同期ＤＣ／ＤＣコンバータに適用することができる。この場合、図３で示している端子保護回路１１を、図５で示した端子保護回路２１に置き換え、トランジスタＭ１１２のゲートを、図５で示した第１段目のツェナーダイオードＺＤ１１のカソードに接続するようにする。これによって、図３の端子Ｔ１０２にサージ電圧が印加されると、トランジスタＭ１１２がオンし、端子Ｔ１０２に印加されるサージ電圧を吸収することができる。なお、ダイオードＤ１０１をＮＭＯＳのトランジスタに置き換えることによって、端子保護回路２１を降圧型同期ＤＣ／ＤＣコンバータにも適用することができる。   Further, the terminal protection circuit shown in FIG. 5 can be applied to the step-down asynchronous DC / DC converter shown in FIG. In this case, the terminal protection circuit 11 shown in FIG. 3 is replaced with the terminal protection circuit 21 shown in FIG. 5, and the gate of the transistor M112 is connected to the cathode of the first-stage Zener diode ZD11 shown in FIG. To do. Thus, when a surge voltage is applied to the terminal T102 in FIG. 3, the transistor M112 is turned on, and the surge voltage applied to the terminal T102 can be absorbed. The terminal protection circuit 21 can be applied to a step-down synchronous DC / DC converter by replacing the diode D101 with an NMOS transistor.

さらに、図５に示した端子保護回路は、図４で示した昇圧型非同期ＤＣ／ＤＣコンバータに適用することができる。この場合、図４で示している端子保護回路１１を、図５で示した端子保護回路２１に置き換え、トランジスタＭ１０３のゲートを、図５で示した第１段目のツェナーダイオードＺＤ１１のカソードに接続するようにする。これによって、図４の端子Ｔ１０６にサージ電圧が印加されると、トランジスタＭ１０３がオンし、端子Ｔ１０６に印加されるサージ電圧を吸収することができる。なお、ダイオードＤ１０３をＰＭＯＳのトランジスタに置き換えることによって、端子保護回路２１を昇圧型同期ＤＣ／ＤＣコンバータにも適用することができる。   Furthermore, the terminal protection circuit shown in FIG. 5 can be applied to the step-up asynchronous DC / DC converter shown in FIG. In this case, the terminal protection circuit 11 shown in FIG. 4 is replaced with the terminal protection circuit 21 shown in FIG. 5, and the gate of the transistor M103 is connected to the cathode of the first-stage Zener diode ZD11 shown in FIG. To do. Accordingly, when a surge voltage is applied to the terminal T106 in FIG. 4, the transistor M103 is turned on, and the surge voltage applied to the terminal T106 can be absorbed. The terminal protection circuit 21 can also be applied to a step-up synchronous DC / DC converter by replacing the diode D103 with a PMOS transistor.

このように、端子に接続されている内部のトランジスタをオン／オフして、サージ電圧を吸収することにより、端子を接地電圧に接続するためのスイッチング手段を省略することができ、回路をコンパクト化することができる。   In this way, by switching on / off the internal transistor connected to the terminal and absorbing the surge voltage, the switching means for connecting the terminal to the ground voltage can be omitted, and the circuit is made compact. can do.

次に、本発明の第３の実施の形態を図面を参照して詳細に説明する。
図６は、第３の実施の形態に係る端子保護回路を示す回路図である。図に示すように集積回路３０は、ＰＭＯＳのトランジスタＭ２２と、ドレインがトランジスタＭ２２のドレインと接続されたＮＭＯＳのトランジスタＭ２３と、端子保護回路２１とを有している。また、トランジスタＭ２２のソースと接続された端子Ｔ２１と、トランジスタＭ２２，Ｍ２３のドレインと接続された端子Ｔ２２と、トランジスタＭ２３のソースと接続され、外部でグランドに接続された端子Ｔ２３とを有している。端子保護回路３１は、集積回路３０と同一半導体基板に形成されていて、ドレインが互いに接続されているトランジスタＭ２２，Ｍ２３の一方のソースと接続されている端子Ｔ２１に印加されるサージ電圧を吸収する。 Next, a third embodiment of the present invention will be described in detail with reference to the drawings.
FIG. 6 is a circuit diagram showing a terminal protection circuit according to the third embodiment. As shown in the figure, the integrated circuit 30 includes a PMOS transistor M22, an NMOS transistor M23 whose drain is connected to the drain of the transistor M22, and a terminal protection circuit 21. In addition, a terminal T21 connected to the source of the transistor M22, a terminal T22 connected to the drains of the transistors M22 and M23, and a terminal T23 connected to the source of the transistor M23 and connected to the ground externally. Yes. The terminal protection circuit 31 is formed on the same semiconductor substrate as the integrated circuit 30 and absorbs a surge voltage applied to the terminal T21 connected to one source of the transistors M22 and M23 whose drains are connected to each other. .

端子保護回路３１は、端子Ｔ２１を接地電位まで短絡するように、過電圧発生時にオンする高耐圧のＮＭＯＳのトランジスタＭ２１と、トランジスタＭ２１に並列接続された直列段のツェナーダイオードＺＤ２１〜ＺＤ２６と、トランジスタＭ２１のゲート電位を接地電圧にプルダウンする抵抗Ｒ２１とを有している。ツェナーダイオードＺＤ２１〜ＺＤ２６は、端子Ｔ２１に入力される電圧をクランプすることにより、トランジスタＭ２１のオンレベルを決定するクランプ手段であって、ツェナーダイオードＺＤ２１のカソードは、トランジスタＭ２１のゲートおよび抵抗Ｒ２１の一端と接続されている。なお、ツェナーダイオードＺＤ２１〜ＺＤ２６の段数は、第１の実施の形態と同様に、端子Ｔ２１に印加される電圧に応じて決定する。また、抵抗Ｒ２１は、例えば、１００ｋΩの抵抗値を有するようにする。   The terminal protection circuit 31 includes a high-breakdown-voltage NMOS transistor M21 that is turned on when an overvoltage is generated so as to short-circuit the terminal T21 to the ground potential, series-stage Zener diodes ZD21 to ZD26 connected in parallel to the transistor M21, and a transistor M21. And a resistor R21 for pulling down the gate potential to the ground voltage. The Zener diodes ZD21 to ZD26 are clamping means for determining the on level of the transistor M21 by clamping the voltage input to the terminal T21. The cathode of the Zener diode ZD21 is the gate of the transistor M21 and one end of the resistor R21. Connected with. Note that the number of stages of the Zener diodes ZD21 to ZD26 is determined according to the voltage applied to the terminal T21, as in the first embodiment. Further, the resistor R21 has a resistance value of 100 kΩ, for example.

次に、図６の端子保護回路を適用した降圧型非同期ＤＣ／ＤＣコンバータについて説明する。
図６に示した端子保護回路は、図２で示した降圧型非同期ＤＣ／ＤＣコンバータに適用することができる。この場合、図２で示している端子保護回路１１を降圧型非同期ＤＣ／ＤＣコンバータから除き、もしくは端子保護回路１１を残したまま、端子Ｔ１０１と端子Ｔ１０３の間に図６で示した端子保護回路３１を挿入する。つまり、図６に示している端子保護回路３１のツェナーダイオードＺＤ２６のカソードとトランジスタＭ２１のドレインとを、図２に示すトランジスタＭ１１１のソース、端子Ｔ１０１間のノードに接続するようにし、ツェナーダイオードＺＤ２１のアノードと、トランジスタＭ２１のソースと、抵抗Ｒ２１の一端とを、図２に示すトランジスタＭ１１２のソース、端子Ｔ１０３間のノードに接続するようにする。これによって、図２の端子Ｔ１０１にサージ電圧が印加されると、トランジスタＭ２１がオンし、端子Ｔ１０１に印加されるサージ電圧を吸収することができる。なお、ダイオードＤ１０１をＮＭＯＳのトランジスタに置き換えることによって、端子保護回路３１を降圧型同期ＤＣ／ＤＣコンバータにも適用することができる。 Next, a step-down asynchronous DC / DC converter to which the terminal protection circuit of FIG. 6 is applied will be described.
The terminal protection circuit shown in FIG. 6 can be applied to the step-down asynchronous DC / DC converter shown in FIG. In this case, the terminal protection circuit 11 shown in FIG. 2 is removed from the step-down asynchronous DC / DC converter, or the terminal protection circuit shown in FIG. 6 is interposed between the terminals T101 and T103 while leaving the terminal protection circuit 11. 31 is inserted. That is, the cathode of the Zener diode ZD26 of the terminal protection circuit 31 shown in FIG. 6 and the drain of the transistor M21 are connected to the node between the source of the transistor M111 and the terminal T101 shown in FIG. The anode, the source of the transistor M21, and one end of the resistor R21 are connected to the node between the source of the transistor M112 and the terminal T103 shown in FIG. Thus, when a surge voltage is applied to the terminal T101 in FIG. 2, the transistor M21 is turned on, and the surge voltage applied to the terminal T101 can be absorbed. The terminal protection circuit 31 can also be applied to a step-down synchronous DC / DC converter by replacing the diode D101 with an NMOS transistor.

さらに、図６に示した端子保護回路は、図３で示した降圧型非同期ＤＣ／ＤＣコンバータに適用することができる。この場合、図３で示している端子保護回路１１を降圧型非同期ＤＣ／ＤＣコンバータから除き、もしくは端子保護回路１１を残したまま、端子Ｔ１０１と端子Ｔ１０３の間に図６で示した端子保護回路３１を挿入する。つまり、図６に示している端子保護回路３１のツェナーダイオードＺＤ２６のカソードとトランジスタＭ２１のドレインとを、図３に示すトランジスタＭ１１１のソース、端子Ｔ１０１間のノードに接続するようにし、ツェナーダイオードＺＤ２１のアノードと、トランジスタＭ２１のソースと、抵抗Ｒ２１の一端とを、図３に示すトランジスタＭ１１２のソース、端子Ｔ１０３間のノードに接続するようにする。これによって、図３の端子Ｔ１０１にサージ電圧が入力されると、トランジスタＭ２１がオンし、端子Ｔ１０１に印加されるサージ電圧を吸収することができる。なお、ダイオードＤ１０１をＮＭＯＳのトランジスタに置き換えることによって、端子保護回路３１を降圧型同期ＤＣ／ＤＣコンバータにも適用することができる。   Furthermore, the terminal protection circuit shown in FIG. 6 can be applied to the step-down asynchronous DC / DC converter shown in FIG. In this case, the terminal protection circuit 11 shown in FIG. 3 is removed from the step-down asynchronous DC / DC converter, or the terminal protection circuit shown in FIG. 6 is provided between the terminals T101 and T103 with the terminal protection circuit 11 left. 31 is inserted. That is, the cathode of the Zener diode ZD26 of the terminal protection circuit 31 shown in FIG. 6 and the drain of the transistor M21 are connected to the node between the source of the transistor M111 and the terminal T101 shown in FIG. The anode, the source of the transistor M21, and one end of the resistor R21 are connected to the node between the source of the transistor M112 and the terminal T103 shown in FIG. Accordingly, when a surge voltage is input to the terminal T101 in FIG. 3, the transistor M21 is turned on, and the surge voltage applied to the terminal T101 can be absorbed. The terminal protection circuit 31 can also be applied to a step-down synchronous DC / DC converter by replacing the diode D101 with an NMOS transistor.

このように、ドレインが互いに接続されている内部トランジスタとは別のトランジスタにより、内部のトランジスタが接続されている端子を保護するので、内部のトランジスタの過電圧に対する負担を軽減することができる。また、内部のトランジスタの耐圧によらずに、端子の耐圧を改善することができる。   In this way, since the terminal to which the internal transistor is connected is protected by a transistor different from the internal transistor to which the drains are connected to each other, the burden on the overvoltage of the internal transistor can be reduced. In addition, the breakdown voltage of the terminal can be improved regardless of the breakdown voltage of the internal transistor.

第１の実施の形態に係る端子保護回路を示す回路図である。1 is a circuit diagram showing a terminal protection circuit according to a first embodiment. FIG. 端子保護回路を備えた降圧型非同期ＤＣ／ＤＣコンバータの回路図その１である。FIG. 3 is a first circuit diagram of a step-down asynchronous DC / DC converter including a terminal protection circuit. 端子保護回路を備えた降圧型非同期ＤＣ／ＤＣコンバータの回路図その２である。FIG. 3 is a second circuit diagram of a step-down asynchronous DC / DC converter including a terminal protection circuit. 端子保護回路を備えた昇圧型非同期ＤＣ／ＤＣコンバータの回路図である。It is a circuit diagram of a step-up asynchronous DC / DC converter provided with a terminal protection circuit. 第２の実施の形態に係る端子保護回路を示す回路図である。It is a circuit diagram which shows the terminal protection circuit which concerns on 2nd Embodiment. 第３の実施の形態に係る端子保護回路を示す回路図である。It is a circuit diagram which shows the terminal protection circuit which concerns on 3rd Embodiment. 従来の降圧型非同期ＤＣ／ＤＣコンバータの回路図である。It is a circuit diagram of a conventional step-down asynchronous DC / DC converter.

符号の説明Explanation of symbols

１０ 集積回路
１１ 端子保護回路
ＺＤ１〜ＺＤ６ ツェナーダイオード
Ｍ１，Ｍ２ トランジスタ
Ｒ１ 抵抗
Ｔ１，Ｔ２ 端子
DESCRIPTION OF SYMBOLS 10 Integrated circuit 11 Terminal protection circuit ZD1-ZD6 Zener diode M1, M2 Transistor R1 Resistance T1, T2 terminal

Claims (13)

内部のトランジスタと接続された端子を有する集積回路の端子保護回路において、
前記端子を過電圧発生時に接地電位まで短絡するようにオンするスイッチング手段と、
前記スイッチング手段と並列接続され、前記端子の過電圧をクランプするとともに前記スイッチング手段のオンレベルを決定するクランプ手段と、
を有することを特徴とする端子保護回路。 In a terminal protection circuit of an integrated circuit having a terminal connected to an internal transistor,
Switching means for turning on the terminal to short-circuit to the ground potential when an overvoltage occurs;
A clamping means connected in parallel with the switching means for clamping an overvoltage at the terminal and determining an on level of the switching means;
A terminal protection circuit comprising: 前記クランプ手段は、ｎ段（ｎは自然数）に直列接続されたツェナーダイオードによって構成されていることを特徴とする請求項１記載の端子保護回路。   2. The terminal protection circuit according to claim 1, wherein the clamping means is constituted by Zener diodes connected in series in n stages (n is a natural number). 前記スイッチング手段は、ＮＭＯＳトランジスタであって、ドレインが第ｎ段の前記ツェナーダイオードのカソードと接続され、ゲートが第１段の前記ツェナーダイオードのカソードと接続されていることを特徴とする請求項２記載の端子保護回路。   3. The switching means is an NMOS transistor, wherein a drain is connected to a cathode of the nth stage Zener diode and a gate is connected to a cathode of the first stage Zener diode. The terminal protection circuit described. 前記ＮＭＯＳトランジスタのゲートは、所定の大きさの抵抗により接地電位にプルダウンされていることを特徴とする請求項３記載の端子保護回路。   4. The terminal protection circuit according to claim 3, wherein the gate of the NMOS transistor is pulled down to a ground potential by a resistor having a predetermined magnitude. 前記トランジスタは互いにドレインが接続され、一方のソースが前記端子に接続された２つのトランジスタからなり、前記クランプ手段は、前記トランジスタのソース間に接続されていることを特徴とする請求項１記載の端子保護回路。   2. The transistor according to claim 1, wherein the transistor includes two transistors having drains connected to each other and one source connected to the terminal, and the clamping means is connected between the sources of the transistors. Terminal protection circuit. 前記集積回路は、降圧型ＤＣ／ＤＣコンバータに用いられ、前記端子は、負荷電圧を出力する外部のＰＭＯＳトランジスタのゲートに接続されることを特徴とする請求項１記載の端子保護回路。   2. The terminal protection circuit according to claim 1, wherein the integrated circuit is used in a step-down DC / DC converter, and the terminal is connected to a gate of an external PMOS transistor that outputs a load voltage. 前記集積回路は、降圧型ＤＣ／ＤＣコンバータに用いられ、前記端子は、負荷電圧を出力する外部のＮＭＯＳトランジスタのゲートに接続され、前記集積回路内の前記ＮＭＯＳトランジスタを駆動するドライバ回路には、前記ＮＭＯＳトランジスタに供給される電源とは異なる電源電圧がブースト回路によって昇圧され入力されることを特徴とする請求項１記載の端子保護回路。   The integrated circuit is used in a step-down DC / DC converter, the terminal is connected to a gate of an external NMOS transistor that outputs a load voltage, and a driver circuit that drives the NMOS transistor in the integrated circuit includes: 2. The terminal protection circuit according to claim 1, wherein a power supply voltage different from the power supplied to the NMOS transistor is boosted and inputted by a boost circuit. 前記集積回路は、昇圧型ＤＣ／ＤＣコンバータに用いられ、前記端子は、前記集積回路内の前記昇圧型ＤＣ／ＤＣコンバータのスイッチング素子として機能するＮＭＯＳトランジスタのドレインに接続されることを特徴とする請求項１記載の端子保護回路。   The integrated circuit is used in a step-up DC / DC converter, and the terminal is connected to a drain of an NMOS transistor functioning as a switching element of the step-up DC / DC converter in the integrated circuit. The terminal protection circuit according to claim 1. 内部のトランジスタと接続された端子を有する集積回路の端子保護回路において、
前記トランジスタと並列接続され、前記端子の過電圧をクランプするとともに前記トランジスタのオンレベルを決定するクランプ手段と、
を有することを特徴とする端子保護回路。 In a terminal protection circuit of an integrated circuit having a terminal connected to an internal transistor,
Clamping means connected in parallel with the transistor for clamping an overvoltage at the terminal and determining the on level of the transistor;
A terminal protection circuit comprising: 前記クランプ手段は、
ｎ段（ｎは自然数）に直列接続され、第１段のアノードが接地され、カソードが前記トランジスタのゲートに接続されたツェナーダイオードと、
カソードが前記ツェナーダイオードの第ｎ段のカソードと接続され、アノードが前記端子に接続されたダイオードと、
を有することを特徴とする請求項９記載の端子保護回路。 The clamping means includes
a zener diode connected in series in n stages (n is a natural number), the anode of the first stage is grounded, and the cathode is connected to the gate of the transistor;
A diode having a cathode connected to the n-th stage cathode of the Zener diode and an anode connected to the terminal;
10. The terminal protection circuit according to claim 9, further comprising: 前記集積回路は、降圧型ＤＣ／ＤＣコンバータに用いられ、前記端子は、負荷電圧を出力する外部のＰＭＯＳトランジスタのゲートに接続されることを特徴とする請求項９記載の端子保護回路。   10. The terminal protection circuit according to claim 9, wherein the integrated circuit is used in a step-down DC / DC converter, and the terminal is connected to a gate of an external PMOS transistor that outputs a load voltage. 前記集積回路は、降圧型ＤＣ／ＤＣコンバータに用いられ、前記端子は、負荷電圧を出力する外部のＮＭＯＳトランジスタのゲートに接続され、前記集積回路内の前記ＮＭＯＳトランジスタを駆動するドライバ回路には、前記ＮＭＯＳトランジスタに供給される電源とは異なる電源電圧がブースト回路によって昇圧され入力されることを特徴とする請求項９記載の端子保護回路。   The integrated circuit is used in a step-down DC / DC converter, the terminal is connected to a gate of an external NMOS transistor that outputs a load voltage, and a driver circuit that drives the NMOS transistor in the integrated circuit includes: The terminal protection circuit according to claim 9, wherein a power supply voltage different from a power supply supplied to the NMOS transistor is boosted and inputted by a boost circuit. 前記集積回路は、昇圧型ＤＣ／ＤＣコンバータに用いられ、前記端子は、前記集積回路内の前記昇圧型ＤＣ／ＤＣコンバータのスイッチング素子として機能するＮＭＯＳトランジスタのドレインに接続されることを特徴とする請求項９記載の端子保護回路。
The integrated circuit is used in a step-up DC / DC converter, and the terminal is connected to a drain of an NMOS transistor functioning as a switching element of the step-up DC / DC converter in the integrated circuit. The terminal protection circuit according to claim 9.
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