JP2006332108A - Semiconductor device - Google Patents

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resin
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Masaki Kitano
正樹 北野
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a highly reliable semiconductor device in which electric short-circuit caused by migration does not occur easily. <P>SOLUTION: The semiconductor device comprises a semiconductor substrate 10, a plurality of conductive portions 20 formed on the semiconductor substrate 10 not to interconnect electrically, and a plurality of resin walls 30 formed to section a predetermined region. Each conductive portion 20 is formed such that at least a part thereof is arranged in a region sectioned by any one resin wall 30. Each resin wall 30 is shaped to extend along the outer circumference of any one conductive portion 20. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置に関する。   The present invention relates to a semiconductor device.

半導体パッケージとして、ＣＳＰ（チップスケール／サイズパッケージ）が注目を集めている。また、パッケージをウエハレベルで製造する技術（ウエハレベルパッケージ）が開発されている。この方法で製造されたパッケージ（例えばウエハレベルＣＳＰ）は、外部寸法が半導体チップ寸法になっているため、従来の半導体パッケージと構造が異なっているが、従来の半導体パッケージと同等あるいはそれ以上の信頼性が求められている。   As a semiconductor package, CSP (chip scale / size package) attracts attention. In addition, a technique for manufacturing a package at a wafer level (wafer level package) has been developed. A package manufactured by this method (for example, a wafer level CSP) has a structure different from that of a conventional semiconductor package because the external dimensions are semiconductor chip dimensions, but the reliability is equal to or higher than that of a conventional semiconductor package. Sex is required.

本発明の目的は、信頼性の高い半導体装置を提供することにある。
特開２００１−１４４２２３号公報 An object of the present invention is to provide a highly reliable semiconductor device.
JP 2001-144223 A

（１）本発明に係る半導体装置は、半導体基板と、
前記半導体基板上に、相互に電気的に接続しないように形成された複数の導電部と、
前記半導体基板上に、一定の領域を区画するように形成された複数の樹脂壁と、
を含み、
前記導電部は、それぞれ、少なくとも一部がいずれかの前記樹脂壁によって区画された領域内に配置されるように形成されてなり、
前記樹脂壁は、それぞれ、いずれかの前記導電部の外周に沿って延びる形状をなす。本発明によると、導電部の側方には樹脂壁が形成される。そのため、隣り合う２つの導電部で、部材表面の距離が長くなる。そのため、隣り合う２つの導電部間で、マイグレーションを原因とする電気的なショートが発生しにくい、信頼性の高い半導体装置を提供することができる。
（２）この半導体装置において、
前記半導体基板上に形成された下地樹脂層をさらに含み、
前記樹脂壁は、少なくとも一部が前記下地樹脂層上に配置されるように形成されていてもよい。
（３）この半導体装置において、
前記導電部と前記樹脂壁とは、底面が面一になるように形成されていてもよい。
（４）この半導体装置において、
前記下地樹脂層には溝が形成されてなり、
それぞれの前記導電部は、一部が前記溝の内側に配置されていてもよい。
（５）この半導体装置において、
前記溝は、前記下地樹脂層を貫通するように形成されていてもよい。
（６）この半導体装置において、
前記溝は、前記下地樹脂層を貫通しないように形成されていてもよい。
（７）この半導体装置において、
前記樹脂壁は、前記領域を囲むように形成されていてもよい。
（８）この半導体装置において、
前記樹脂壁は、前記領域を囲まないように形成されていてもよい。 (1) A semiconductor device according to the present invention includes a semiconductor substrate,
A plurality of conductive portions formed on the semiconductor substrate so as not to be electrically connected to each other;
A plurality of resin walls formed on the semiconductor substrate so as to partition a certain region;
Including
Each of the conductive portions is formed so as to be disposed in a region at least partially partitioned by any of the resin walls,
Each of the resin walls has a shape extending along the outer periphery of any one of the conductive portions. According to the present invention, the resin wall is formed on the side of the conductive portion. Therefore, the distance of the member surface becomes long between two adjacent conductive portions. Therefore, it is possible to provide a highly reliable semiconductor device in which an electrical short due to migration is unlikely to occur between two adjacent conductive portions.
(2) In this semiconductor device,
A base resin layer formed on the semiconductor substrate;
The resin wall may be formed such that at least a part thereof is disposed on the base resin layer.
(3) In this semiconductor device,
The conductive portion and the resin wall may be formed so that the bottom surfaces are flush with each other.
(4) In this semiconductor device,
A groove is formed in the base resin layer,
A part of each of the conductive portions may be disposed inside the groove.
(5) In this semiconductor device,
The groove may be formed so as to penetrate the base resin layer.
(6) In this semiconductor device,
The groove may be formed so as not to penetrate the base resin layer.
(7) In this semiconductor device,
The resin wall may be formed so as to surround the region.
(8) In this semiconductor device,
The resin wall may be formed so as not to surround the region.

以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。また、本発明は、以下の実施の形態及び変形例を自由に組み合わせたものを含むものとする。   Embodiments to which the present invention is applied will be described below with reference to the drawings. However, the present invention is not limited to the following embodiments. The present invention includes any combination of the following embodiments and modifications.

（第１の実施の形態）
図１〜図４は、本発明を適用した第１の実施の形態に係る半導体装置について説明するための図である。 (First embodiment)
1 to 4 are diagrams for explaining a semiconductor device according to a first embodiment to which the present invention is applied.

本実施の形態に係る半導体装置は、半導体基板１０を含む（図１参照）。ここで、図１は、半導体装置１の上視図である。ただし、図１では、説明のため、図４に記載の半導体装置１から、ソルダーレジスト４０及び外部端子５０並びに根元補強材５２を省略して示している。半導体基板１０は、例えばシリコン基板であってもよい。半導体基板１０の外形は特に限定されるものではない。半導体基板１０は、図１に示すように、チップ状をなしていてもよい。このとき、半導体基板１０の外形は、矩形（正方形又は長方形）をなしていてもよい。あるいは、半導体基板１０は、ウエハ状をなしていてもよい（図示せず）。ウエハ状の半導体基板１０は、複数の半導体装置となる領域を含んでいてもよい。半導体基板１０は、１つ又は複数の（半導体チップには１つの、半導体ウエハには複数の）集積回路１２を有していてもよい（図４参照）。集積回路１２の構成は特に限定されないが、例えば、トランジスタ等の能動素子や、抵抗、コイル、コンデンサ等の受動素子を含んでいてもよい。   The semiconductor device according to the present embodiment includes a semiconductor substrate 10 (see FIG. 1). Here, FIG. 1 is a top view of the semiconductor device 1. However, in FIG. 1, for the sake of explanation, the solder resist 40, the external terminal 50, and the root reinforcing material 52 are omitted from the semiconductor device 1 illustrated in FIG. 4. The semiconductor substrate 10 may be a silicon substrate, for example. The external shape of the semiconductor substrate 10 is not particularly limited. The semiconductor substrate 10 may have a chip shape as shown in FIG. At this time, the outer shape of the semiconductor substrate 10 may be rectangular (square or rectangular). Alternatively, the semiconductor substrate 10 may have a wafer shape (not shown). The wafer-like semiconductor substrate 10 may include a region to be a plurality of semiconductor devices. The semiconductor substrate 10 may include one or a plurality of integrated circuits 12 (one for a semiconductor chip and a plurality for a semiconductor wafer) (see FIG. 4). The configuration of the integrated circuit 12 is not particularly limited, and may include, for example, an active element such as a transistor or a passive element such as a resistor, a coil, or a capacitor.

半導体基板１０には、図１に示すように、複数の電極パッド１４が形成されていてもよい。電極パッド１４は、半導体基板１０の内部と電気的に接続されていてもよい。電極パッド１４は、集積回路１２と電気的に接続されていてもよい。あるいは、集積回路１２に電気的に接続されていない電極パッドを含めて、電極パッド１４と称してもよい。電極パッド１４は、アルミニウム又は銅等の金属で形成されていてもよい。電極パッド１４の配置は特に限定されるものではない。電極パッド１４は、半導体基板１０（ウエハ状の半導体基板では、半導体装置となる領域）の中央部を避けて、周縁部のみに形成されていてもよい。この場合、電極パッド１４は、半導体基板１０のそれぞれの辺に沿って配列されていてもよい。あるいは、電極パッド１４は、半導体基板１０の向かい合う一組の対辺（のみ）に沿って配列されていてもよい。ただし、電極パッド１４は、エリアアレイ状に配列されていてもよい。また、電極パッド１４は、集積回路１２とオーバーラップする領域に形成されていてもよく、あるいは、集積回路１２とオーバーラップしない領域に形成されていてもよい。   As shown in FIG. 1, a plurality of electrode pads 14 may be formed on the semiconductor substrate 10. The electrode pad 14 may be electrically connected to the inside of the semiconductor substrate 10. The electrode pad 14 may be electrically connected to the integrated circuit 12. Alternatively, the electrode pad 14 including the electrode pad that is not electrically connected to the integrated circuit 12 may be referred to. The electrode pad 14 may be formed of a metal such as aluminum or copper. The arrangement of the electrode pads 14 is not particularly limited. The electrode pad 14 may be formed only on the peripheral portion, avoiding the central portion of the semiconductor substrate 10 (in the case of a wafer-like semiconductor substrate, a region to be a semiconductor device). In this case, the electrode pads 14 may be arranged along each side of the semiconductor substrate 10. Alternatively, the electrode pads 14 may be arranged along a pair of opposite sides (only) of the semiconductor substrate 10. However, the electrode pads 14 may be arranged in an area array. Further, the electrode pad 14 may be formed in a region overlapping with the integrated circuit 12 or may be formed in a region not overlapping with the integrated circuit 12.

半導体基板１０は、さらに、パッシベーション膜１６を有してもよい。パッシベーション膜１６はそれぞれの電極パッド１４の少なくとも一部（例えば、電極パッド１４の中央部であってもよい）を露出させる開口を有する。このとき、電極パッド１４におけるパッシベーション膜の開口からの露出部を、露出部１５と称してもよい。パッシベーション膜は、例えば、ＳｉＯ２、ＳｉＮ等で形成されていてもよい。 The semiconductor substrate 10 may further include a passivation film 16. The passivation film 16 has an opening exposing at least a part of each electrode pad 14 (for example, the central part of the electrode pad 14 may be exposed). At this time, an exposed portion of the electrode pad 14 from the opening of the passivation film may be referred to as an exposed portion 15. The passivation film may be formed of, for example, SiO 2 or SiN.

本実施の形態に係る半導体装置は、複数の導電部２０及び複数の樹脂壁３０を含む。以下、それぞれについて説明する。なお、図２（Ａ）〜図２（Ｄ）は、導電部２０及び樹脂壁３０について説明するための図である。ここで、図２（Ａ）は、導電部２０及び樹脂壁３０の上視図である。そして、図２（Ｂ）、図２（Ｃ）及び図２（Ｄ）は、それぞれ、図２（Ａ）の、IIB−IIB線断面図、IIC−IIC線断面図及びIID−IID線断面図である。   The semiconductor device according to the present embodiment includes a plurality of conductive portions 20 and a plurality of resin walls 30. Each will be described below. 2A to 2D are diagrams for explaining the conductive portion 20 and the resin wall 30. FIG. Here, FIG. 2A is a top view of the conductive portion 20 and the resin wall 30. 2B, FIG. 2C, and FIG. 2D are the IIB-IIB line sectional view, IIC-IIC line sectional view, and IID-IID line sectional view of FIG. 2A, respectively. It is.

導電部２０は、半導体基板１０上に形成されてなる。導電部２０は、例えば、パッシベーション膜１６上に形成されていてもよい（図２（Ｂ）〜図２（Ｄ）参照）。導電部２０は、相互に電気的に接続しないように形成されてなる（図１参照）。なお、ここでいう「電気的に接続」とは、半導体基板１０上（半導体基板１０外）で電気的に接続されている状態のみを指してもよい。すなわち、２つ以上の導電部２０は、半導体基板１０の内部配線によって電気的に接続されていてもよい。すなわち、複数の導電部２０は、半導体基板１０の外側で電気的に接続しないように形成されていると言ってもよい。導電部２０は、電極パッド１４と電気的に接続されていてもよい。導電部２０は、配線部２２と電気的接続部２４とを含んでいてもよい。電気的接続部２４は、外部端子４０（後述）を設けるための部分であってもよい。また、配線部２２は、電気的接続部２４と電極パッド１４とを電気的に接続する役割を果たしていてもよい。なお、配線部２２は、図２（Ｂ）に示すように、高さが、幅よりも高い形状をなしていてもよい。これによると、配線部２２を微細に形成した場合でも、配線部２２の断面積を大きくすることが可能になるため、電気的な接続信頼性を確保することができる。また、配線部２２の断面積を大きくすることができることから、配線部２２の断線を防止することができる。そして、電気的接続部２４は、配線部２２よりも幅が広くなっていてもよい。   The conductive portion 20 is formed on the semiconductor substrate 10. For example, the conductive portion 20 may be formed on the passivation film 16 (see FIGS. 2B to 2D). The conductive portions 20 are formed so as not to be electrically connected to each other (see FIG. 1). Here, “electrically connected” may refer only to a state of being electrically connected on the semiconductor substrate 10 (outside the semiconductor substrate 10). That is, the two or more conductive parts 20 may be electrically connected by the internal wiring of the semiconductor substrate 10. That is, it can be said that the plurality of conductive portions 20 are formed so as not to be electrically connected outside the semiconductor substrate 10. The conductive portion 20 may be electrically connected to the electrode pad 14. The conductive part 20 may include a wiring part 22 and an electrical connection part 24. The electrical connection portion 24 may be a portion for providing an external terminal 40 (described later). In addition, the wiring part 22 may play a role of electrically connecting the electrical connection part 24 and the electrode pad 14. Note that the wiring portion 22 may have a shape in which the height is higher than the width, as shown in FIG. According to this, even when the wiring portion 22 is finely formed, the cross-sectional area of the wiring portion 22 can be increased, and thus electrical connection reliability can be ensured. Moreover, since the cross-sectional area of the wiring part 22 can be increased, disconnection of the wiring part 22 can be prevented. The electrical connection portion 24 may be wider than the wiring portion 22.

導電部２０は、少なくとも一部が樹脂壁３０によって区画された領域内に配置されるように形成されてなる。このとき、導電部２０は、図１及び図２（Ａ）に示すように、樹脂壁３０に囲まれていてもよい。すなわち、導電部２０は、すべてが、樹脂壁３０によって囲まれた領域内に配置されるように形成されていてもよい。導電部２０の外形は特に限定されるものではない。導電部２０の外周は、樹脂壁３０の内壁面に沿った形状をなしていてもよい。このとき、導電部２０は、樹脂壁３０の内壁面と接触していてもよい。また、導電部２０は、その厚みが、樹脂壁３０よりも薄くなっていてもよい（図２（Ｂ）〜図２（Ｄ）参照）。すなわち、導電部２０は、樹脂壁３０によって形成された空間の内側のみに配置されていてもよい。このとき、導電部２０の側方には樹脂壁３０が形成されていると言ってもよい。あるいは、導電部２０の側面は樹脂壁３０に覆われていると言ってもよい。導電部２０は、均一な高さをなしていてもよい。例えば、配線部２２と電気的接続部２４とは、同じ高さをなしていてもよい（図２（Ｄ）参照）。また、導電部２０（配線部２２及び電気的接続部２４）の上端面は、平坦面をなしていてもよい（図２（Ｂ）〜図２（Ｄ）参照）。   The conductive portion 20 is formed so as to be disposed at least in a region partitioned by the resin wall 30. At this time, the conductive portion 20 may be surrounded by the resin wall 30 as shown in FIGS. 1 and 2A. In other words, all of the conductive portions 20 may be formed so as to be disposed within a region surrounded by the resin wall 30. The outer shape of the conductive portion 20 is not particularly limited. The outer periphery of the conductive portion 20 may have a shape along the inner wall surface of the resin wall 30. At this time, the conductive portion 20 may be in contact with the inner wall surface of the resin wall 30. Further, the conductive portion 20 may be thinner than the resin wall 30 (see FIGS. 2B to 2D). That is, the conductive portion 20 may be disposed only inside the space formed by the resin wall 30. At this time, it may be said that the resin wall 30 is formed on the side of the conductive portion 20. Alternatively, it may be said that the side surface of the conductive portion 20 is covered with the resin wall 30. The conductive portion 20 may have a uniform height. For example, the wiring portion 22 and the electrical connection portion 24 may have the same height (see FIG. 2D). Moreover, the upper end surface of the electroconductive part 20 (the wiring part 22 and the electrical connection part 24) may comprise the flat surface (refer FIG.2 (B)-FIG.2 (D)).

樹脂壁３０は、半導体基板１０上に形成されてなる。樹脂壁３０は、例えば、パッシベーション膜１６上に形成されていてもよい。樹脂壁３０は、一定の領域を区画するように形成されてなる。このとき、樹脂壁３０は、図１及び図２（Ａ）に示すように、一定の領域を囲むように形成されていてもよい。また、樹脂壁３０は、導電部２０の外周に沿って延びる形状をなす。すなわち、樹脂壁３０は、導電部２０が形成された領域を区画する（囲む）ように形成されていると言ってもよい。そして、樹脂壁３０は、導電部２０の側方に形成されていてもよい。あるいは、樹脂壁３０は、導電部２０の側面を覆うように形成されていると言ってもよい。樹脂壁３０の材料は特に限定されず、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン（ＢＣＢ；benzocyclobutene）、ポリベンゾオキサゾール（ＰＢＯ；polybenzoxazole）等の樹脂で形成されていてもよい。   The resin wall 30 is formed on the semiconductor substrate 10. The resin wall 30 may be formed on the passivation film 16, for example. The resin wall 30 is formed so as to partition a certain region. At this time, the resin wall 30 may be formed so as to surround a certain region, as shown in FIGS. 1 and 2A. The resin wall 30 has a shape extending along the outer periphery of the conductive portion 20. That is, it may be said that the resin wall 30 is formed so as to partition (enclose) a region where the conductive portion 20 is formed. The resin wall 30 may be formed on the side of the conductive portion 20. Alternatively, it may be said that the resin wall 30 is formed so as to cover the side surface of the conductive portion 20. The material of the resin wall 30 is not particularly limited, and is formed of a resin such as polyimide resin, silicone-modified polyimide resin, epoxy resin, silicone-modified epoxy resin, benzocyclobutene (BCB), polybenzoxazole (PBO), and the like. It may be.

本実施の形態に係る半導体装置は、図３（Ａ）〜図３（Ｃ）に示すように、ソルダーレジスト４０を含んでいてもよい。ソルダーレジスト４０は、導電部２０を部分的に覆うように形成されてなる。例えば、ソルダーレジスト４０には、導電部２０の一部（例えば電気的接続部２４）を露出させる開口４２が形成されていてもよい。本実施の形態に係る半導体装置では、１つの半導体基板１０に対して、１つのソルダーレジスト４０が形成されていてもよい。なお、半導体基板がウエハ状をなす場合には、半導体装置となる領域毎に、１つのソルダーレジスト４０が形成されていてもよい。ソルダーレジスト４０の材料は特に限定されないが、樹脂壁３０よりも膨張収縮率の低い材料を利用してもよい。   The semiconductor device according to the present embodiment may include a solder resist 40 as shown in FIGS. 3 (A) to 3 (C). The solder resist 40 is formed so as to partially cover the conductive portion 20. For example, the solder resist 40 may have an opening 42 that exposes a part of the conductive portion 20 (for example, the electrical connection portion 24). In the semiconductor device according to the present embodiment, one solder resist 40 may be formed on one semiconductor substrate 10. In the case where the semiconductor substrate has a wafer shape, one solder resist 40 may be formed for each region to be a semiconductor device. The material of the solder resist 40 is not particularly limited, but a material having a lower expansion / contraction rate than the resin wall 30 may be used.

本実施の形態に係る半導体装置は、図４に示すように、外部端子５０を含んでいてもよい。外部端子５０は、導電部２０と電気的に接続されてなる。外部端子５０は、導電部２０における開口４２からの露出部（電気的接続部２４）を利用して、導電部２０と電気的に接続されていてもよい。半導体装置は、さらに、根元補強材５２を含んでいてもよい。   The semiconductor device according to the present embodiment may include an external terminal 50 as shown in FIG. The external terminal 50 is electrically connected to the conductive portion 20. The external terminal 50 may be electrically connected to the conductive portion 20 using an exposed portion (electrical connection portion 24) from the opening 42 in the conductive portion 20. The semiconductor device may further include a root reinforcing material 52.

本実施の形態に係る半導体装置１は、以上の構成をなしていてもよい。先に説明したように、半導体装置１は、一定の領域を区画するように形成された樹脂壁３０を含む。そして、導電部２０は、樹脂壁３０によって区画された領域内に形成されてなる。すなわち、導電部２０の側方には樹脂壁３０が形成されていてもよい。これによると、隣り合う２つの導電部２０の間の、部材表面の距離を長くすることができる。そのため、隣り合う２つの導電部２０間で、マイグレーションを原因とする電気的なショートが発生しにくい半導体装置を提供することができる。樹脂壁３０が導電部２０を囲むように形成されている場合、さらに信頼性の高い半導体装置を提供することができる。また、半導体装置１は、複数の樹脂壁３０を有する。すなわち、樹脂壁３０は、個々に独立して形成されてなる。そして、樹脂壁３０は導電部２０に沿って延びる形状をなす。このことから、樹脂壁３０と半導体基板１０との接触面積を小さくすることができる。そのため、樹脂壁３０が半導体基板１０に与える影響が小さい、信頼性の高い半導体装置を提供することができる。   The semiconductor device 1 according to the present embodiment may have the above configuration. As described above, the semiconductor device 1 includes the resin wall 30 formed so as to partition a certain region. The conductive portion 20 is formed in a region partitioned by the resin wall 30. That is, the resin wall 30 may be formed on the side of the conductive portion 20. According to this, the distance on the member surface between two adjacent conductive parts 20 can be increased. Therefore, it is possible to provide a semiconductor device in which an electrical short caused by migration between two adjacent conductive portions 20 is unlikely to occur. When the resin wall 30 is formed so as to surround the conductive portion 20, a more reliable semiconductor device can be provided. In addition, the semiconductor device 1 has a plurality of resin walls 30. That is, the resin wall 30 is formed independently of each other. The resin wall 30 has a shape extending along the conductive portion 20. Thus, the contact area between the resin wall 30 and the semiconductor substrate 10 can be reduced. Therefore, it is possible to provide a highly reliable semiconductor device in which the resin wall 30 has little influence on the semiconductor substrate 10.

なお、半導体装置１を製造する方法は特に限定されるものではない。例えば、半導体基板１０に樹脂壁３０を形成し、その後、導電部２０を形成することによって、半導体装置１を製造してもよい。導電部２０及び樹脂壁３０を形成する方法についても特に限定されるものではない。例えば、半導体基板１０の全面に樹脂材料を設け、該樹脂材料をパターニングし、硬化（重合）させることによって、樹脂壁３０を形成してもよい。そして、樹脂壁３０によって区画された領域内に導電粒子を含有するペーストを設け、該ペーストの分散媒を除去することによって、導電部２０を形成してもよい。ペーストを設ける方法も特に限定されず、例えば、インクジェット法を採用してもよい。インクジェット方式によれば、インクジェットプリンタ用に実用化された技術を応用することで、ペーストを、高速かつ経済的に設けることが可能である。そして、導電部２０を形成する場合には、樹脂壁３０に区画された領域内にペーストを設けることから、流動性の高いペーストを利用することが可能になる。すなわち、流動性の高いペーストを利用した場合でも、設計通りの位置にペーストを設けることができる。すなわち、設計通りの形状の導電部２０を形成することができる。そのため、インクジェット方式に適した粘性のペーストを利用することが可能になり、信頼性の高い半導体装置を効率よく製造することができる。ただし、導電部２０を形成する方法もこれに限定されず、例えば、めっき法を採用してもよい。   The method for manufacturing the semiconductor device 1 is not particularly limited. For example, the semiconductor device 1 may be manufactured by forming the resin wall 30 on the semiconductor substrate 10 and then forming the conductive portion 20. The method for forming the conductive portion 20 and the resin wall 30 is not particularly limited. For example, the resin wall 30 may be formed by providing a resin material on the entire surface of the semiconductor substrate 10, patterning the resin material, and curing (polymerizing) the resin material. Then, the conductive portion 20 may be formed by providing a paste containing conductive particles in a region partitioned by the resin wall 30 and removing the dispersion medium of the paste. The method for providing the paste is not particularly limited, and for example, an ink jet method may be adopted. According to the ink jet system, the paste can be provided at high speed and economically by applying a technique put into practical use for an ink jet printer. And when forming the electroconductive part 20, since a paste is provided in the area | region divided by the resin wall 30, it becomes possible to utilize a paste with high fluidity | liquidity. That is, even when a paste with high fluidity is used, the paste can be provided at the designed position. That is, the conductive part 20 having a shape as designed can be formed. Therefore, a viscous paste suitable for the ink jet method can be used, and a highly reliable semiconductor device can be efficiently manufactured. However, the method of forming the conductive portion 20 is not limited to this, and for example, a plating method may be adopted.

（変形例）
以下、本発明を適用した第１の実施の形態の変形例に係る半導体装置について説明する。 (Modification)
A semiconductor device according to a modification of the first embodiment to which the present invention is applied will be described below.

半導体装置は、導電部６１を含んでいてもよい。導電部６１は、図５（Ａ）及び図５（Ｂ）に示す、配線部６２及び電気的接続部６３を有する。配線部６２は、図５（Ａ）に示すように、中央部が、端部よりも厚くなっていてもよい。このとき、配線部６２の上端面は凸曲面になっていてもよい。これによると、配線部６２の断面積を保ちながら、配線部６２の端部の高さを低くすることができる。そのため、隣り合う配線部６２間の部材表面距離を、さらに長くすることができる。なお、配線部６２は、図５（Ａ）に示すように、中央部が樹脂壁３０よりも低くなっていてもよい。ただし、配線部６２は、これに限られず、中央部が樹脂壁３０と同じ高さになっていてもよく、あるいは、中央部が樹脂壁３０よりも高くなっていてもよい（図示せず）。同様に、電気的接続部６３は、図５（Ｂ）に示すように、中央部が、端部よりも厚くなっていてもよい。   The semiconductor device may include a conductive portion 61. The conductive portion 61 includes a wiring portion 62 and an electrical connection portion 63 shown in FIGS. 5 (A) and 5 (B). As shown in FIG. 5A, the wiring portion 62 may be thicker at the center than at the end. At this time, the upper end surface of the wiring part 62 may be a convex curved surface. According to this, the height of the end of the wiring part 62 can be reduced while maintaining the cross-sectional area of the wiring part 62. Therefore, the member surface distance between the adjacent wiring parts 62 can be further increased. As shown in FIG. 5A, the wiring part 62 may have a lower central part than the resin wall 30. However, the wiring part 62 is not limited to this, and the center part may be the same height as the resin wall 30 or the center part may be higher than the resin wall 30 (not shown). . Similarly, as shown in FIG. 5B, the electrical connection portion 63 may have a thicker central portion than an end portion.

半導体装置は、導電部６４を含んでいてもよい。導電部６４は、図６（Ａ）及び図６（Ｂ）に示す、配線部６５及び電気的接続部６６を有する。配線部６５は、図６（Ａ）に示すように、樹脂壁３０と接触しないように形成されていてもよい。言い換えると、配線部６５と樹脂壁３０とは、間隔をあけて配置されていてもよい。同様に、電気的接続部６６は、図６（Ｂ）に示すように、樹脂壁３０と接触しないように形成されていてもよい。これによると、導電部６４を、樹脂壁３０の応力を受けにくくすることができる。   The semiconductor device may include a conductive portion 64. The conductive portion 64 includes a wiring portion 65 and an electrical connection portion 66 shown in FIGS. 6 (A) and 6 (B). The wiring portion 65 may be formed so as not to contact the resin wall 30 as shown in FIG. In other words, the wiring part 65 and the resin wall 30 may be arranged with a space therebetween. Similarly, the electrical connection portion 66 may be formed so as not to contact the resin wall 30 as shown in FIG. According to this, the conductive part 64 can be made difficult to receive the stress of the resin wall 30.

半導体装置は、導電部６７を含んでいてもよい。導電部６７は、図７（Ａ）及び図７（Ｂ）に示す、配線部６８及び電気的接続部６９を有する。配線部６８は、図７（Ａ）に示すように、中央部が、端部よりも薄くなっていてもよい。このとき、配線部６８の上端面は凹曲面になっていてもよい。同様に、図７（Ｂ）に示すように、電気的接続部６９は、中央部が、端部よりも薄い形状をなしていてもよい。   The semiconductor device may include a conductive portion 67. The conductive portion 67 includes a wiring portion 68 and an electrical connection portion 69 shown in FIGS. 7A and 7B. As shown in FIG. 7A, the wiring portion 68 may have a thinner central portion than an end portion. At this time, the upper end surface of the wiring part 68 may be a concave curved surface. Similarly, as shown in FIG. 7B, the electrical connection portion 69 may have a shape in which the central portion is thinner than the end portion.

半導体装置は、樹脂壁３１を含んでいてもよい。樹脂壁３１の断面は、図８に示すように、基端部に向かって幅が広くなる形状をなしていてもよい。   The semiconductor device may include a resin wall 31. As shown in FIG. 8, the cross section of the resin wall 31 may have a shape that becomes wider toward the base end.

半導体装置は、樹脂壁３２を含んでいてもよい。樹脂壁３２は、図９に示すように、上端面が平坦面になっていてもよい。   The semiconductor device may include a resin wall 32. As shown in FIG. 9, the resin wall 32 may have a flat upper end surface.

半導体装置は、ソルダーレジスト４１を含んでいてもよい。ソルダーレジスト４１は、図１０に示すように、導電部２０（樹脂壁３０）毎に形成されていてもよい。すなわち、半導体装置には、複数のソルダーレジスト４１が形成されていてもよい。なお、ソルダーレジスト４１は、導電部２０及び樹脂壁３０を覆うように形成されていてもよい。また、ソルダーレジスト４１には開口４２が形成されていてもよく、開口４２によって、電気的接続部の一部が露出していてもよい。   The semiconductor device may include a solder resist 41. As shown in FIG. 10, the solder resist 41 may be formed for each conductive portion 20 (resin wall 30). That is, a plurality of solder resists 41 may be formed in the semiconductor device. The solder resist 41 may be formed so as to cover the conductive portion 20 and the resin wall 30. In addition, an opening 42 may be formed in the solder resist 41, and a part of the electrical connection portion may be exposed through the opening 42.

半導体装置は、ソルダーレジスト４３を含んでいてもよい。ソルダーレジスト４３は、図１１（Ａ）に示すように、導電部２０の上端面のみを覆うように形成されていてもよい。言い換えると、ソルダーレジスト４３は、樹脂壁３０によって区画された領域とオーバーラップする領域内のみに形成されていてもよい。このとき、ソルダーレジスト４３は、半導体基板１０（パッシベーション膜１６）と接触しないように形成されていてもよい。これによると、ソルダーレジスト４３の膨張収縮が半導体基板１０に与える影響を小さくすることができる。なお、ソルダーレジスト４３は、図１１（Ｂ）に示すように、配線部２２上のみに形成されていてもよい。言い換えると、ソルダーレジスト４３は、電気的接続部２４上を避けて形成されていてもよい。ただし、ソルダーレジスト４３は、電気的接続部２４を部分的に覆うように（例えば、電気的接続部２４の周縁部を覆うように）形成されていてもよい（図１０参照）。   The semiconductor device may include a solder resist 43. As shown in FIG. 11A, the solder resist 43 may be formed so as to cover only the upper end surface of the conductive portion 20. In other words, the solder resist 43 may be formed only in a region overlapping with a region defined by the resin wall 30. At this time, the solder resist 43 may be formed so as not to contact the semiconductor substrate 10 (passivation film 16). According to this, the influence which the expansion / contraction of the solder resist 43 has on the semiconductor substrate 10 can be reduced. Note that the solder resist 43 may be formed only on the wiring part 22 as shown in FIG. In other words, the solder resist 43 may be formed avoiding the electrical connection portion 24. However, the solder resist 43 may be formed so as to partially cover the electrical connection portion 24 (for example, so as to cover the peripheral edge portion of the electrical connection portion 24) (see FIG. 10).

半導体装置は、ソルダーレジスト４５を含んでいてもよい。ソルダーレジスト４５は、図１２に示すように、樹脂壁３０の上端部を露出させるように形成されていてもよい。すなわち、ソルダーレジスト４５は、樹脂壁３０の高さよりも薄くなるように形成されていてもよい。   The semiconductor device may include a solder resist 45. As shown in FIG. 12, the solder resist 45 may be formed so as to expose the upper end portion of the resin wall 30. That is, the solder resist 45 may be formed to be thinner than the height of the resin wall 30.

半導体装置は、図１３に示すように、絶縁部４７を含んでいてもよい。絶縁部４７は、樹脂壁３０によって区画された領域内に形成されていてもよい。絶縁部４７は、樹脂壁３０と接触しないように形成されていてもよい。絶縁部４７は、樹脂壁３０よりも低くなるように形成されていてもよい。ただし、絶縁部４７は、樹脂壁３０と同じ高さをなしていてもよく、あるいは、樹脂壁３０よりも高くなるように形成されていてもよい。また、絶縁部４７は、導電部２０よりも低くなるように形成されていてもよい。ただし、絶縁部４７は、導電部２０よりも高くなるように形成されていてもよい。このとき、絶縁部４７は、上端部が導電部２０から露出するように形成されていてもよい。   The semiconductor device may include an insulating portion 47 as shown in FIG. The insulating part 47 may be formed in a region partitioned by the resin wall 30. The insulating part 47 may be formed so as not to contact the resin wall 30. The insulating part 47 may be formed to be lower than the resin wall 30. However, the insulating portion 47 may have the same height as the resin wall 30 or may be formed to be higher than the resin wall 30. Further, the insulating part 47 may be formed to be lower than the conductive part 20. However, the insulating portion 47 may be formed to be higher than the conductive portion 20. At this time, the insulating portion 47 may be formed such that the upper end portion is exposed from the conductive portion 20.

（第２の実施の形態）
以下、本発明を適用した第２の実施の形態に係る半導体装置について説明する。なお、図１４（Ａ）〜図１４（Ｃ）は、本発明を適用した第２の実施の形態に係る半導体装置について説明するための図である。 (Second Embodiment)
The semiconductor device according to the second embodiment to which the present invention is applied will be described below. 14A to 14C are diagrams for explaining a semiconductor device according to the second embodiment to which the present invention is applied.

本実施の形態に係る半導体装置は、図１４（Ａ）〜図１４（Ｃ）に示すように、下地樹脂層３５を含む。下地樹脂層３５は、半導体基板１０上に形成されてなる。図１４（Ａ）に示すように、１つの半導体基板１０に、１つの下地樹脂層３５が形成されていてもよい。下地樹脂層３５は、パッシベーション膜１６上に形成されていてもよい。そして、下地樹脂層３５は、半導体基板１０の中央領域に形成されていてもよい。なお、下地樹脂層３５は、電極パッド１４（露出部１５）の少なくとも一部を露出させるように形成されてなる。   As shown in FIGS. 14A to 14C, the semiconductor device according to the present embodiment includes a base resin layer 35. The base resin layer 35 is formed on the semiconductor substrate 10. As shown in FIG. 14A, one base resin layer 35 may be formed on one semiconductor substrate 10. The base resin layer 35 may be formed on the passivation film 16. The base resin layer 35 may be formed in the central region of the semiconductor substrate 10. The base resin layer 35 is formed so as to expose at least a part of the electrode pad 14 (exposed portion 15).

本実施の形態に係る半導体装置は、図１４（Ａ）及び図１４（Ｂ）に示すように、複数の樹脂壁３６を含んでいてもよい。樹脂壁３６は、一定の領域を区画するように形成されてなる。このとき、樹脂壁３６は、両端を有するように形成されていてもよい。言い換えると、樹脂壁３６は、図１４（Ａ）に示すように、一定の領域を囲まないように形成されていてもよい。そして、樹脂壁３６は、少なくとも一部が下地樹脂層３５上に配置されるように形成されていてもよい。例えば、図１４（Ａ）に示すように、樹脂壁３６は、下地樹脂層３５とオーバーラップする領域内のみに形成されていてもよい。あるいは、樹脂壁３６は、その一部が、下地樹脂層３５を避けて、半導体基板１０と接触するように形成されていてもよい。樹脂壁３６は、下地樹脂層３５と一体的に形成されていてもよい。あるいは、樹脂壁３６は、下地樹脂層３５とは別部材となっていてもよい。なお、本実施の形態に係る半導体装置では、図１４（Ａ）に示すように、１つの下地樹脂層３５上に、複数の樹脂壁３６が形成されていてもよい。   The semiconductor device according to the present embodiment may include a plurality of resin walls 36 as shown in FIGS. 14 (A) and 14 (B). The resin wall 36 is formed so as to partition a certain region. At this time, the resin wall 36 may be formed to have both ends. In other words, the resin wall 36 may be formed so as not to surround a certain region, as shown in FIG. The resin wall 36 may be formed so that at least a part thereof is disposed on the base resin layer 35. For example, as shown in FIG. 14A, the resin wall 36 may be formed only in a region overlapping with the base resin layer 35. Alternatively, the resin wall 36 may be formed such that a part thereof avoids the base resin layer 35 and contacts the semiconductor substrate 10. The resin wall 36 may be formed integrally with the base resin layer 35. Alternatively, the resin wall 36 may be a separate member from the base resin layer 35. In the semiconductor device according to the present embodiment, a plurality of resin walls 36 may be formed on one base resin layer 35 as shown in FIG.

本実施の形態に係る半導体装置は、図１４（Ａ）〜図１４（Ｃ）に示すように、導電部２１を含んでいてもよい。導電部２１は、少なくとも一部が下地樹脂層３５上に配置されるように形成されていてもよい。このとき、導電部２１の底面と樹脂壁３６の底面とは、面一になっていてもよい。導電部２１は、配線部２３及び電気的接続部２５を含む。このとき、配線部２３及び電気的接続部２５は、樹脂壁３６によって区画された領域内に形成されていてもよい。そして、導電部２１は、図１４（Ａ）及び図１４（Ｃ）に示すように、延設部２７を含んでいてもよい。延設部２７は、配線部２３と電極パッド１４とを電気的に接続する役割を果たす部材である。延設部２７は、樹脂壁３６に区画された領域の外側に配置されていてもよい。すなわち、導電部２１は、その一部のみが、樹脂壁３６に区画された領域の内側に配置されていてもよい。例えば、配線部２３及び電気的接続部２５は、下地樹脂層３５上に形成されていてもよい。そして、延設部２７は、下地樹脂層３５とオーバーラップしないように形成されていてもよい。   The semiconductor device according to this embodiment may include a conductive portion 21 as shown in FIGS. 14 (A) to 14 (C). The conductive portion 21 may be formed so that at least a part thereof is disposed on the base resin layer 35. At this time, the bottom surface of the conductive portion 21 and the bottom surface of the resin wall 36 may be flush with each other. The conductive part 21 includes a wiring part 23 and an electrical connection part 25. At this time, the wiring part 23 and the electrical connection part 25 may be formed in a region partitioned by the resin wall 36. And the electroconductive part 21 may contain the extension part 27, as shown to FIG. 14 (A) and FIG.14 (C). The extending portion 27 is a member that plays a role of electrically connecting the wiring portion 23 and the electrode pad 14. The extending portion 27 may be disposed outside the region partitioned by the resin wall 36. That is, only a part of the conductive portion 21 may be disposed inside the region partitioned by the resin wall 36. For example, the wiring part 23 and the electrical connection part 25 may be formed on the base resin layer 35. The extending portion 27 may be formed so as not to overlap the base resin layer 35.

この半導体装置によっても、隣り合う２つの導電部２１間の表面距離を長くすることができる。そのため、マイグレーションを原因とする電気的なショートが発生しにくい、信頼性の高い半導体装置を提供することができる。   Also with this semiconductor device, the surface distance between two adjacent conductive portions 21 can be increased. Therefore, it is possible to provide a highly reliable semiconductor device that is less likely to cause an electrical short due to migration.

（変形例）
下地樹脂層３５には、図１５に示すように、溝３７が形成されていてもよい。なお、溝３７を、凹部と称してもよい。溝３７は、樹脂壁３６によって区画された領域内のみに形成されていてもよい。溝３７は、図１５に示すように、下地樹脂層３５を貫通しないように形成されていてもよい。このとき、下地樹脂層３５は、溝３７の底部が一定の厚みをなすように形成されていてもよい。ただし、下地樹脂層３５は、溝３７の底部の厚みが変化するように形成されていてもよい。また、溝３７の内壁面と樹脂壁３０の内壁面とは面一になっていてもよい。そして、導電部２１は、その一部が、溝３７の内側に配置されていてもよい。 (Modification)
As shown in FIG. 15, a groove 37 may be formed in the base resin layer 35. The groove 37 may be referred to as a recess. The groove 37 may be formed only in a region partitioned by the resin wall 36. As shown in FIG. 15, the groove 37 may be formed so as not to penetrate the base resin layer 35. At this time, the base resin layer 35 may be formed so that the bottom of the groove 37 has a constant thickness. However, the base resin layer 35 may be formed so that the thickness of the bottom of the groove 37 changes. The inner wall surface of the groove 37 and the inner wall surface of the resin wall 30 may be flush with each other. A part of the conductive portion 21 may be disposed inside the groove 37.

あるいは、下地樹脂層３５には、図１６に示すように、溝３８が形成されていてもよい。溝３８は、下地樹脂層３５を貫通するように形成されていてもよい。このとき、導電部２１は、半導体基板１０（パッシベーション膜１６）と接触するように形成されていてもよい。   Alternatively, a groove 38 may be formed in the base resin layer 35 as shown in FIG. The groove 38 may be formed so as to penetrate the base resin layer 35. At this time, the conductive portion 21 may be formed in contact with the semiconductor substrate 10 (passivation film 16).

（第３の実施の形態）
以下、本発明を適用した第３の実施の形態に係る半導体装置について説明する。なお、図１７（Ａ）〜図１７（Ｃ）は、本発明を適用した第３の実施の形態に係る半導体装置について説明するための図である。 (Third embodiment)
The semiconductor device according to the third embodiment to which the present invention is applied will be described below. FIGS. 17A to 17C are diagrams for explaining a semiconductor device according to a third embodiment to which the present invention is applied.

半導体装置は、複数の下地樹脂層７０を含んでいてもよい。そして、それぞれの下地樹脂層７０上には、いずれかの樹脂壁３６が形成されていてもよい。そして、図１７（Ａ）及び図１７（Ｂ）に示すように、配線部２３及び電気的接続部２５は、それぞれ、いずれかの下地樹脂層７０上に形成されていてもよい。このとき、配線部２３及び電気的接続部２５は、樹脂壁３６と下地樹脂層７０とによって囲まれた領域内に形成されていてもよい。下地樹脂層７０は、図１７（Ｃ）に示すように、一定の厚みをなしていてもよい。そして、配線部２３及び電気的接続部２５の上端面は面一に形成されていてもよい。   The semiconductor device may include a plurality of base resin layers 70. Any resin wall 36 may be formed on each base resin layer 70. And as shown to FIG. 17 (A) and FIG. 17 (B), the wiring part 23 and the electrical connection part 25 may each be formed on the base resin layer 70 of either. At this time, the wiring part 23 and the electrical connection part 25 may be formed in a region surrounded by the resin wall 36 and the base resin layer 70. As shown in FIG. 17C, the base resin layer 70 may have a certain thickness. And the upper end surface of the wiring part 23 and the electrical connection part 25 may be formed in the same plane.

（変形例）
半導体装置は、下地樹脂層７１を含んでいてもよい。下地樹脂層７１は、図１８に示すように、厚みが変化するように形成されていてもよい。例えば、下地樹脂層７１は、配線部２３とオーバーラップする領域と電気的接続部２５とオーバーラップする領域とで厚みが変化する形状をなしていてもよい。このとき、下地樹脂層７１は、配線部２３とオーバーラップする領域が、電気的接続部２５とオーバーラップする領域よりも薄くなるように形成されていてもよい。そして、配線部２３は、電気的接続部２５よりも厚くなっていてもよい。ただし、下地樹脂層は、配線部２３とオーバーラップする領域が、電気的接続部２５とオーバーラップする領域よりも厚くなるように形成されていてもよい（図示せず）。 (Modification)
The semiconductor device may include a base resin layer 71. As shown in FIG. 18, the base resin layer 71 may be formed so that the thickness changes. For example, the base resin layer 71 may have a shape in which the thickness varies between a region overlapping the wiring portion 23 and a region overlapping the electrical connection portion 25. At this time, the base resin layer 71 may be formed such that a region overlapping the wiring portion 23 is thinner than a region overlapping the electrical connection portion 25. The wiring portion 23 may be thicker than the electrical connection portion 25. However, the base resin layer may be formed so that the region overlapping the wiring portion 23 is thicker than the region overlapping the electrical connection portion 25 (not shown).

半導体装置は、下地樹脂層７２を含んでいてもよい。下地樹脂層７２は、図１９に示すように、配線部２３とオーバーラップする領域を避けて、電気的接続部２５とオーバーラップする領域内のみに形成されていてもよい。このとき、導電部２１は、配線部２３と電気的接続部２５とで、上端面の高さが異なっていてもよい。すなわち、配線部２３の半導体基板１０表面からの高さが、電気的接続部２５の半導体基板１０表面からの高さよりも低くなっていてもよい。このとき、配線部２３と電気的接続部２５とは、同じ厚みをなしていてもよい。   The semiconductor device may include a base resin layer 72. As shown in FIG. 19, the base resin layer 72 may be formed only in a region overlapping with the electrical connection portion 25, avoiding a region overlapping with the wiring portion 23. At this time, the height of the upper end surface of the conductive portion 21 may be different between the wiring portion 23 and the electrical connection portion 25. That is, the height of the wiring part 23 from the surface of the semiconductor substrate 10 may be lower than the height of the electrical connection part 25 from the surface of the semiconductor substrate 10. At this time, the wiring part 23 and the electrical connection part 25 may have the same thickness.

半導体装置は、下地樹脂層７３を含んでいてもよい。下地樹脂層７３は、図２０に示すように、電気的接続部２５とオーバーラップする領域を避けて、配線部２３とオーバーラップする領域内のみに形成されていてもよい。   The semiconductor device may include a base resin layer 73. As shown in FIG. 20, the base resin layer 73 may be formed only in a region overlapping with the wiring portion 23, avoiding a region overlapping with the electrical connection portion 25.

なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。   In addition, this invention is not limited to embodiment mentioned above, A various deformation | transformation is possible. For example, the present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same objects and effects). In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that achieves the same effect as the configuration described in the embodiment or a configuration that can achieve the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.

図１は、本発明を適用した第１の実施の形態に係る半導体装置を説明するための図である。FIG. 1 is a diagram for explaining a semiconductor device according to a first embodiment to which the present invention is applied. 図２（Ａ）〜図２（Ｄ）は、本発明を適用した第１の実施の形態に係る半導体装置を説明するための図である。2A to 2D are views for explaining the semiconductor device according to the first embodiment to which the present invention is applied. 図３（Ａ）〜図３（Ｃ）は、本発明を適用した第１の実施の形態に係る半導体装置を説明するための図である。FIG. 3A to FIG. 3C are diagrams for explaining the semiconductor device according to the first embodiment to which the present invention is applied. 図４は、本発明を適用した第１の実施の形態に係る半導体装置を説明するための図である。FIG. 4 is a diagram for explaining the semiconductor device according to the first embodiment to which the present invention is applied. 図５（Ａ）及び図５（Ｂ）は、本発明を適用した第１の実施の形態の変形例に係る半導体装置を説明するための図である。FIGS. 5A and 5B are diagrams for explaining a semiconductor device according to a modification of the first embodiment to which the present invention is applied. 図６（Ａ）及び図６（Ｂ）は、本発明を適用した第１の実施の形態の変形例に係る半導体装置を説明するための図である。6A and 6B are diagrams for explaining a semiconductor device according to a modification of the first embodiment to which the present invention is applied. 図７（Ａ）及び図７（Ｂ）は、本発明を適用した第１の実施の形態の変形例に係る半導体装置を説明するための図である。FIG. 7A and FIG. 7B are diagrams for explaining a semiconductor device according to a modification of the first embodiment to which the present invention is applied. 図８は、本発明を適用した第１の実施の形態の変形例に係る半導体装置を説明するための図である。FIG. 8 is a diagram for explaining a semiconductor device according to a modification of the first embodiment to which the present invention is applied. 図９は、本発明を適用した第１の実施の形態の変形例に係る半導体装置を説明するための図である。FIG. 9 is a diagram for explaining a semiconductor device according to a modification of the first embodiment to which the present invention is applied. 図１０は、本発明を適用した第１の実施の形態の変形例に係る半導体装置を説明するための図である。FIG. 10 is a diagram for explaining a semiconductor device according to a modification of the first embodiment to which the present invention is applied. 図１１（Ａ）及び図１１（Ｂ）は、本発明を適用した第１の実施の形態の変形例に係る半導体装置を説明するための図である。FIG. 11A and FIG. 11B are diagrams for explaining a semiconductor device according to a modification of the first embodiment to which the present invention is applied. 図１２は、本発明を適用した第１の実施の形態の変形例に係る半導体装置を説明するための図である。FIG. 12 is a diagram for explaining a semiconductor device according to a modification of the first embodiment to which the present invention is applied. 図１３は、本発明を適用した第１の実施の形態の変形例に係る半導体装置を説明するための図である。FIG. 13 is a diagram for explaining a semiconductor device according to a modification of the first embodiment to which the present invention is applied. 図１４（Ａ）〜図１４（Ｃ）は、本発明を適用した第２の実施の形態に係る半導体装置を説明するための図である。14A to 14C are views for explaining a semiconductor device according to a second embodiment to which the present invention is applied. 図１５は、本発明を適用した第２の実施の形態の変形例に係る半導体装置を説明するための図である。FIG. 15 is a diagram for explaining a semiconductor device according to a modification of the second embodiment to which the present invention is applied. 図１６は、本発明を適用した第２の実施の形態の変形例に係る半導体装置を説明するための図である。FIG. 16 is a diagram for explaining a semiconductor device according to a modification of the second embodiment to which the present invention is applied. 図１７（Ａ）〜図１７（Ｃ）は、本発明を適用した第３の実施の形態に係る半導体装置を説明するための図である。FIG. 17A to FIG. 17C are diagrams for explaining a semiconductor device according to a third embodiment to which the present invention is applied. 図１８は、本発明を適用した第３の実施の形態の変形例に係る半導体装置を説明するための図である。FIG. 18 is a diagram for explaining a semiconductor device according to a modification of the third embodiment to which the present invention is applied. 図１９は、本発明を適用した第３の実施の形態の変形例に係る半導体装置を説明するための図である。FIG. 19 is a diagram for explaining a semiconductor device according to a modification of the third embodiment to which the present invention is applied. 図２０は、本発明を適用した第３の実施の形態の変形例に係る半導体装置を説明するための図である。FIG. 20 is a diagram for explaining a semiconductor device according to a modification of the third embodiment to which the present invention is applied.

符号の説明Explanation of symbols

１…半導体装置、 １０…半導体基板、 １２…集積回路、 １４…電極パッド、 １５…露出部、 １６…パッシベーション膜、 ２０…導電部、 ２１…導電部、 ２２…配線部、 ２３…配線部、 ２４…電気的接続部、 ２５…電気的接続部、 ２７…延設部、 ３０…樹脂壁、 ３１…樹脂壁、 ３２…樹脂壁、 ３５…下地樹脂層、 ３６…樹脂壁、 ４０…ソルダーレジスト、 ４１…ソルダーレジスト、 ４２…開口、 ４３…ソルダーレジスト、 ４５…ソルダーレジスト、 ４７…絶縁部、 ５０…外部端子、 ５２…根元補強材、 ６１…導電部、 ６２…配線部、 ６３…電気的接続部、 ６４…導電部、 ６５…配線部、 ６６…電気的接続部、 ６７…導電部、 ６８…配線部、 ６９…電気的接続部、 ７０…下地樹脂層、 ７１…下地樹脂層、 ７２…下地樹脂層、 ７３…下地樹脂層   DESCRIPTION OF SYMBOLS 1 ... Semiconductor device, 10 ... Semiconductor substrate, 12 ... Integrated circuit, 14 ... Electrode pad, 15 ... Exposed part, 16 ... Passivation film, 20 ... Conductive part, 21 ... Conductive part, 22 ... Wiring part, 23 ... Wiring part, 24 ... electrical connection part, 25 ... electrical connection part, 27 ... extension part, 30 ... resin wall, 31 ... resin wall, 32 ... resin wall, 35 ... underlying resin layer, 36 ... resin wall, 40 ... solder resist 41 ... Solder resist, 42 ... Opening, 43 ... Solder resist, 45 ... Solder resist, 47 ... Insulating part, 50 ... External terminal, 52 ... Root reinforcing material, 61 ... Conductive part, 62 ... Wiring part, 63 ... Electrical Connection part 64 ... Conductive part 65 ... Wiring part 66 ... Electrical connection part 67 ... Conductive part 68 ... Wiring part 69 ... Electrical connection part 70 ... Underlying resin layer 71 ... Bottom Resin layer, 72 ... base resin layer, 73 ... base resin layer

Claims (8)

半導体基板と、
前記半導体基板上に、相互に電気的に接続しないように形成された複数の導電部と、
前記半導体基板上に、一定の領域を区画するように形成された複数の樹脂壁と、
を含み、
前記導電部は、それぞれ、少なくとも一部がいずれかの前記樹脂壁によって区画された領域内に配置されるように形成されてなり、
前記樹脂壁は、それぞれ、いずれかの前記導電部の外周に沿って延びる形状をなす半導体装置。 A semiconductor substrate;
A plurality of conductive portions formed on the semiconductor substrate so as not to be electrically connected to each other;
A plurality of resin walls formed on the semiconductor substrate so as to partition a certain region;
Including
Each of the conductive portions is formed so as to be disposed in a region at least partially partitioned by any of the resin walls,
Each of the resin walls is a semiconductor device having a shape extending along an outer periphery of any one of the conductive portions. 請求項１記載の半導体装置において、
前記半導体基板上に形成された下地樹脂層をさらに含み、
前記樹脂壁は、少なくとも一部が前記下地樹脂層上に配置されるように形成されてなる半導体装置。 The semiconductor device according to claim 1,
A base resin layer formed on the semiconductor substrate;
The resin wall is a semiconductor device formed so that at least a part thereof is disposed on the base resin layer. 請求項１又は２記載の半導体装置において、
前記導電部と前記樹脂壁とは、底面が面一になるように形成されてなる半導体装置。 The semiconductor device according to claim 1 or 2,
The conductive device and the resin wall are semiconductor devices formed so that the bottoms are flush with each other. 請求項２記載の半導体装置において、
前記下地樹脂層には溝が形成されてなり、
それぞれの前記導電部は、一部が前記溝の内側に配置されてなる半導体装置。 The semiconductor device according to claim 2,
A groove is formed in the base resin layer,
Each of the conductive portions is a semiconductor device in which a part is disposed inside the groove. 請求項４記載の半導体装置において、
前記溝は、前記下地樹脂層を貫通するように形成されてなる半導体装置。 The semiconductor device according to claim 4.
The groove is a semiconductor device formed so as to penetrate the base resin layer. 請求項４記載の半導体装置において、
前記溝は、前記下地樹脂層を貫通しないように形成されてなる半導体装置。 The semiconductor device according to claim 4.
The groove is a semiconductor device formed so as not to penetrate the base resin layer. 請求項１から請求項６のいずれかに記載の半導体装置において、
前記樹脂壁は、前記領域を囲むように形成されてなる半導体装置。 The semiconductor device according to any one of claims 1 to 6,
The resin wall is a semiconductor device formed so as to surround the region. 請求項１から請求項６のいずれかに記載の半導体装置において、
前記樹脂壁は、前記領域を囲まないように形成されてなる半導体装置。 The semiconductor device according to any one of claims 1 to 6,
The resin wall is a semiconductor device formed so as not to surround the region.
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