JP2005033105A - Semiconductor device, its manufacturing method, circuit board and electronic apparatus - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 228
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 75
- 238000000034 method Methods 0.000 claims abstract description 53
- 239000010410 layer Substances 0.000 claims description 134
- 239000011810 insulating material Substances 0.000 claims description 12
- 239000002344 surface layer Substances 0.000 claims description 10
- 230000000149 penetrating effect Effects 0.000 claims description 9
- 238000007747 plating Methods 0.000 claims description 9
- 238000005520 cutting process Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 13
- 239000000463 material Substances 0.000 description 12
- 238000002161 passivation Methods 0.000 description 12
- 238000005530 etching Methods 0.000 description 9
- 230000004048 modification Effects 0.000 description 9
- 238000012986 modification Methods 0.000 description 9
- 239000011347 resin Substances 0.000 description 8
- 229920005989 resin Polymers 0.000 description 8
- 235000012431 wafers Nutrition 0.000 description 7
- 238000005219 brazing Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000008602 contraction Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000007772 electroless plating Methods 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 238000005488 sandblasting Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract
Description
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。 The present invention relates to a semiconductor device, a manufacturing method thereof, a circuit board, and an electronic device.
3次元実装形態の半導体装置が開発されている。また、半導体チップに貫通電極を形成し、半導体チップをスタックして上下の貫通電極を接合することが知られている。これによれば、複数の半導体チップが近距離にスタックされており、電気的ノイズの影響を受けやすいので、従来の半導体装置以上の信頼性が要求されている。 A semiconductor device having a three-dimensional mounting form has been developed. It is also known to form through electrodes on a semiconductor chip, stack the semiconductor chips, and join the upper and lower through electrodes. According to this, since a plurality of semiconductor chips are stacked at a short distance and are easily affected by electrical noise, reliability higher than that of a conventional semiconductor device is required.
本発明の目的は、半導体装置及びその製造方法、回路基板並びに電子機器について、信頼性の向上を図ることにある。
(1)本発明に係る半導体装置の製造方法は、能動素子領域を有する半導体基板の、第1及び第2の面を貫通する複数の貫通電極と、前記複数の貫通電極の少なくとも1つに電気的に接続してなる導電層と、を形成することを含み、
前記導電層を、前記半導体基板における前記能動素子領域の全体にオーバーラップさせて形成する。本発明によれば、導電層によって、能動素子領域を外部環境(例えば光や電気的ノイズ)から保護することができ、信頼性向上を図ることができる。
(2)本発明に係る半導体装置の製造方法は、複数のパッドを有する半導体基板の、第1及び第2の面を貫通する複数の貫通電極と、前記複数の貫通電極の少なくとも1つに電気的に接続してなる導電層と、を形成することを含み、
前記導電層を、前記半導体基板における前記複数のパッドで囲まれた中央部の領域に形成する。本発明によれば、導電層によって、半導体装置を外部環境(例えば光や電気的ノイズ)から保護することができ、信頼性の向上を図ることができる。
(3)この半導体装置の製造方法において、
前記導電層を、前記半導体基板の前記第1及び第2の面の少なくとも一方の全体にオーバーラップさせて形成してもよい。これによれば、例えば、能動素子領域を外部環境(例えば光や電気的ノイズ)から確実に保護することができる。
(4)この半導体装置の製造方法において、
前記導電層を、複数領域に分割して形成してもよい。こうすることで、導電層の面積を小さくすることができるので、導電層の膨張又は収縮に基づく応力を分散させることができる。
(5)この半導体装置の製造方法において、
前記導電層を、前記複数の貫通電極のうち、共通電位の2以上の貫通電極に電気的に接続させてもよい。
(6)この半導体装置の製造方法において、
前記導電層を絶縁材料によって覆うことをさらに含んでもよい。
(7)この半導体装置の製造方法において、
前記貫通電極の形成工程は、
(a)前記半導体基板に前記第1の面から凹部を形成すること、
(b)前記凹部の内面に絶縁層を形成すること、
(c)前記絶縁層の内側に導電部を形成すること、
(d)前記半導体基板の前記第2の面から前記導電部を露出させること、
を含んでもよい。
(8)この半導体装置の製造方法において、
前記(c)工程で、前記半導体基板に下地電極を形成して、メッキ処理を行うことで前記導電部を形成し、
前記下地電極を残して、前記導電層を形成してもよい。これによれば、メッキ処理に使用される下地電極の一部を利用するので、簡単な工程で導電層を形成することができる。
(9)この半導体装置の製造方法において、
前記(c)工程で、前記半導体基板に下地電極を形成して、メッキ処理を行うことで、前記導電部及びその周辺に外表層を形成し、
前記下地電極及びその上の外表層を残して、前記導電層を形成してもよい。これによれば、メッキ処理に使用される下地電極の一部を利用するので、簡単な工程で導電層を形成することができる。
(10)この半導体装置の製造方法において、
前記(d)工程後に、前記導電層を、前記半導体基板の前記第2の面に形成してもよい。
(11)この半導体装置の製造方法において、
半導体基板を切断して、複数の個片を得ることをさらに含んでもよい。
(12)本発明に係る半導体装置の製造方法は、上記方法によって製造された複数の半導体装置をスタックして、上下の半導体装置を、前記貫通電極を通して電気的に接続することをさらに含む。本発明によれば、各半導体装置に、いずれか少なくとも1つの貫通電極に電気的に接続する導電層を形成するので、各半導体装置の導体部分及び半導体部分の相互の干渉を防止して、電気的ノイズの影響を少なくすることができる。したがって、高周波特性に非常に優れる半導体装置を製造することができる。
(13)本発明に係る半導体装置は、能動素子領域を有する半導体基板と、
前記半導体基板の第1及び第2の面を貫通する複数の貫通電極と、
前記複数の貫通電極の少なくとも1つに電気的に接続し、かつ、前記半導体基板における前記能動素子領域の全体にオーバーラップしてなる導電層と、
を含む。本発明によれば、導電層によって、能動素子領域を外部環境(例えば光や電気的ノイズ)から保護することができ、信頼性向上を図ることができる。
(14)本発明に係る半導体装置は、複数のパッドを有する半導体基板と、
前記半導体基板の第1及び第2の面を貫通する複数の貫通電極と、
前記複数の貫通電極の少なくとも1つに電気的に接続し、かつ、前記半導体基板における前記複数のパッドで囲まれた中央部の領域に形成されてなる導電層と、
を含む。本発明によれば、導電層によって、半導体装置を外部環境(例えば光や電気的ノイズ)から保護することができ、信頼性の向上を図ることができる。
(15)この半導体装置において、
前記導電層は、前記半導体基板の前記第1及び第2の面の少なくとも一方の全体にオーバーラップしていてもよい。これによれば、例えば、能動素子領域を外部環境(例えば光や電気的ノイズ)から確実に保護することができる。
(16)この半導体装置において、
前記導電層は、複数領域に分割して形成されていてもよい。こうすることで、導電層の面積を小さくすることができるので、導電層の膨張又は収縮に基づく応力を分散させることができる。
(17)この半導体装置において、
前記導電層は、前記複数の貫通電極のうち、共通電位の2以上の貫通電極に電気的に接続されていてもよい。
(18)この半導体装置において、
前記導電層は、絶縁材料によって覆われていてもよい。
(19)本発明に係る半導体装置は、スタックされてなる、請求項13から請求項18のいずれかに記載の複数の半導体装置を有し、
前記複数の半導体装置のうち上下の半導体装置が、前記貫通電極によって電気的に接続されてなる。本発明によれば、各半導体装置には、いずれか少なくとも1つの貫通電極に電気的に接続された導電層が形成されているので、各半導体装置の導体部分及び半導体部分の相互の干渉を防止して、電気的ノイズの影響を少なくすることができる。したがって、高周波特性に非常に優れる半導体装置を提供することができる。
(20)本発明に係る回路基板は、上記半導体装置が実装されてなる。
(21)本発明に係る電子機器は、上記半導体装置を有する。
(1) In the method for manufacturing a semiconductor device according to the present invention, a plurality of through electrodes penetrating the first and second surfaces of a semiconductor substrate having an active element region and at least one of the plurality of through electrodes are electrically connected. Forming electrically connected conductive layers, and
The conductive layer is formed to overlap the entire active element region in the semiconductor substrate. According to the present invention, the active element region can be protected from the external environment (for example, light and electrical noise) by the conductive layer, and the reliability can be improved.
(2) In the method for manufacturing a semiconductor device according to the present invention, a plurality of through electrodes penetrating the first and second surfaces of a semiconductor substrate having a plurality of pads, and at least one of the plurality of through electrodes are electrically connected. Forming electrically connected conductive layers, and
The conductive layer is formed in a central region surrounded by the plurality of pads in the semiconductor substrate. According to the present invention, the semiconductor device can be protected from the external environment (for example, light or electrical noise) by the conductive layer, and the reliability can be improved.
(3) In this method of manufacturing a semiconductor device,
The conductive layer may be formed to overlap with at least one of the first and second surfaces of the semiconductor substrate. According to this, for example, the active element region can be reliably protected from the external environment (for example, light and electrical noise).
(4) In this method of manufacturing a semiconductor device,
The conductive layer may be divided into a plurality of regions. By doing so, the area of the conductive layer can be reduced, so that stress based on expansion or contraction of the conductive layer can be dispersed.
(5) In this method of manufacturing a semiconductor device,
The conductive layer may be electrically connected to two or more through electrodes having a common potential among the plurality of through electrodes.
(6) In this method of manufacturing a semiconductor device,
The method may further include covering the conductive layer with an insulating material.
(7) In this method of manufacturing a semiconductor device,
The through electrode forming step includes:
(A) forming a recess in the semiconductor substrate from the first surface;
(B) forming an insulating layer on the inner surface of the recess;
(C) forming a conductive portion inside the insulating layer;
(D) exposing the conductive portion from the second surface of the semiconductor substrate;
May be included.
(8) In this method of manufacturing a semiconductor device,
In the step (c), a base electrode is formed on the semiconductor substrate, and the conductive portion is formed by performing a plating process.
The conductive layer may be formed leaving the base electrode. According to this, since a part of the base electrode used for the plating process is used, the conductive layer can be formed by a simple process.
(9) In this method of manufacturing a semiconductor device,
In the step (c), by forming a base electrode on the semiconductor substrate and performing a plating process, an outer surface layer is formed on the conductive portion and its periphery,
The conductive layer may be formed leaving the base electrode and the outer surface layer thereon. According to this, since a part of the base electrode used for the plating process is used, the conductive layer can be formed by a simple process.
(10) In this method of manufacturing a semiconductor device,
After the step (d), the conductive layer may be formed on the second surface of the semiconductor substrate.
(11) In this method of manufacturing a semiconductor device,
The method may further include cutting the semiconductor substrate to obtain a plurality of pieces.
(12) The method for manufacturing a semiconductor device according to the present invention further includes stacking a plurality of semiconductor devices manufactured by the above method and electrically connecting the upper and lower semiconductor devices through the through electrode. According to the present invention, a conductive layer that is electrically connected to at least one through electrode is formed in each semiconductor device, so that mutual interference between the conductor portion and the semiconductor portion of each semiconductor device can be prevented. The influence of static noise can be reduced. Therefore, it is possible to manufacture a semiconductor device that is extremely excellent in high-frequency characteristics.
(13) A semiconductor device according to the present invention includes a semiconductor substrate having an active element region,
A plurality of through electrodes penetrating the first and second surfaces of the semiconductor substrate;
A conductive layer electrically connected to at least one of the plurality of through electrodes and overlapping the entire active element region of the semiconductor substrate;
including. According to the present invention, the active element region can be protected from the external environment (for example, light and electrical noise) by the conductive layer, and the reliability can be improved.
(14) A semiconductor device according to the present invention includes a semiconductor substrate having a plurality of pads;
A plurality of through electrodes penetrating the first and second surfaces of the semiconductor substrate;
A conductive layer electrically connected to at least one of the plurality of through electrodes and formed in a central region surrounded by the plurality of pads in the semiconductor substrate;
including. According to the present invention, the semiconductor device can be protected from the external environment (for example, light or electrical noise) by the conductive layer, and the reliability can be improved.
(15) In this semiconductor device,
The conductive layer may overlap the entire at least one of the first and second surfaces of the semiconductor substrate. According to this, for example, the active element region can be reliably protected from the external environment (for example, light and electrical noise).
(16) In this semiconductor device,
The conductive layer may be divided into a plurality of regions. By doing so, the area of the conductive layer can be reduced, so that stress based on expansion or contraction of the conductive layer can be dispersed.
(17) In this semiconductor device,
The conductive layer may be electrically connected to two or more through electrodes having a common potential among the plurality of through electrodes.
(18) In this semiconductor device,
The conductive layer may be covered with an insulating material.
(19) The semiconductor device according to the present invention includes a plurality of semiconductor devices according to any one of claims 13 to 18, which are stacked.
Of the plurality of semiconductor devices, upper and lower semiconductor devices are electrically connected by the through electrode. According to the present invention, each semiconductor device is provided with a conductive layer electrically connected to at least one through electrode, thereby preventing mutual interference between the conductor portion and the semiconductor portion of each semiconductor device. Thus, the influence of electrical noise can be reduced. Therefore, it is possible to provide a semiconductor device that is extremely excellent in high-frequency characteristics.
(20) A circuit board according to the present invention has the semiconductor device mounted thereon.
(21) An electronic apparatus according to the present invention includes the semiconductor device.
以下、本発明の実施の形態について図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(第1の実施の形態)
図1(A)〜図12は、本発明を適用した第1の実施の形態に係る半導体装置及びその製造方法を説明する図である。本実施の形態では、半導体基板10(例えば半導体チップ又は半導体ウエハ)を使用する。
(First embodiment)
FIG. 1A to FIG. 12 are diagrams for explaining a semiconductor device and a manufacturing method thereof according to a first embodiment to which the present invention is applied. In the present embodiment, a semiconductor substrate 10 (for example, a semiconductor chip or a semiconductor wafer) is used.
半導体基板10には、集積回路が形成されている。半導体基板10は、能動素子領域12を有する。能動素子領域12は、集積回路の一部の領域である。能動素子領域12には、複数の能動素子(例えばダイオードやトランジスタ)が密集している。半導体チップ単位に、1つ又は複数(例えば機能の異なる複数)の能動素子領域12が設けられてもよい。半導体基板10は、少なくとも1グループからなる複数のパッド(電極)14を有する。半導体チップ単位に、1グループの複数のパッド14が配列されることが多い。パッド14は、集積回路に電気的に接続されている。パッド14は、アルミニウム系又は銅系の金属で形成されることが多い。各グループの複数のパッド14は、半導体チップ(又は半導体チップに相当する部分)の外周端部(例えば対向する2辺又は4辺)に沿って配列されていてもよい。複数のパッド14は、能動素子領域12の外側の領域に配列されていてもよい。言い換えれば、能動素子領域12は、複数のパッド14で囲まれた中央部の領域に形成されていてもよい。能動素子領域12の周辺領域に形成される配線(図示しない)によって、集積回路がパッド14に電気的に接続されている。
An integrated circuit is formed on the
半導体基板10には、1層又はそれ以上の層のパッシベーション膜16,18が形成されている。パッシベーション膜16,18は、例えば、SiO2、SiN、ポリイミド樹脂などで形成することができる。また、パッシベーション膜18は、パッド14の表面の少なくとも一部を避けて形成されている。パッシベーション膜18は、パッド14の表面を覆って形成した後、その一部をエッチングしてパッド14の一部を露出させてもよい。エッチングにはドライエッチング及びウェットエッチングのいずれを適用してもよい。パッシベーション膜18のエッチングのときに、パッド14の表面がエッチングされてもよい。
One or more layers of
本実施の形態では、半導体基板10に、その第1の面20から凹部22(図1(C)参照)を形成する。第1の面20は、パッド14が形成された側(能動素子領域12が形成された側)の面である。凹部22は、能動素子領域12の素子及び配線を避けて形成する。図1(B)に示すように、パッド14に貫通穴24を形成してもよい。貫通穴24の形成には、エッチング(ドライエッチング又はウェットエッチング)を適用してもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト(図示せず)を形成した後に行ってもよい。パッド14の下にパッシベーション膜16が形成されている場合、これにも貫通穴26(図1(C)参照)を形成する。パッド14のエッチングがパッシベーション膜16で止まる場合、貫通穴26の形成には、パッド14のエッチングに使用したエッチャントを別のエッチャントに換えてもよい。その場合、再び、リソグラフィ工程によってパターニングされたレジスト(図示せず)を形成してもよい。
In the present embodiment, a recess 22 (see FIG. 1C) is formed in the
図1(C)に示すように、貫通穴24(及び貫通穴26)と連通するように、半導体基板10に凹部22を形成する。貫通穴24(及び貫通穴26)と凹部22を合わせて、凹部ということもできる。凹部22の形成にも、エッチング(ドライエッチング又はウェットエッチング)を適用することができる。エッチングは、リソグラフィ工程によってパターニングされたレジスト(図示せず)を形成した後に行ってもよい。あるいは、凹部22の形成に、レーザ(例えばCO2レーザ、YAGレーザ等)を使用してもよい。レーザは、貫通穴24,26の形成に適用してもよい。一種類のエッチャント又はレーザによって、凹部22及び貫通穴24,26の形成を連続して行ってもよい。凹部22の形成には、サンドブラスト加工を適用してもよい。
As shown in FIG. 1C, a
図1(D)に示すように、凹部22の内側に絶縁層28を形成してもよい。絶縁層28は、酸化膜であってもよい。例えば、半導体基板10がSiから形成されている場合、絶縁層28はSiO2であってもよいしSiNであってもよい。絶縁層28は、凹部22の底面に形成する。絶縁層28は、凹部22の内壁面に形成する。ただし、絶縁層28は、凹部22を埋め込まないように形成する。すなわち、絶縁層28によって凹部を形成する。絶縁層28は、パッシベーション膜16の貫通穴26の内壁面に形成してもよい。絶縁層28は、パッシベーション膜18上に形成してもよい。
As shown in FIG. 1D, an insulating
絶縁層28は、パッド14の貫通穴24の内壁面に形成してもよい。絶縁層28は、パッド14の一部(例えばその上面)を避けて形成する。パッド14の表面全体を覆って絶縁層28を形成し、その一部をエッチング(ドライエッチング又はウェットエッチング)して、パッド14の一部を露出させてもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト(図示せず)を形成した後に行ってもよい。
The insulating
次に、凹部22(例えば絶縁層28の内側)に導電部36(図3(A)参照)を設ける。導電部36は、凹部22を埋めて形成してもよいし、凹部22の内側にさらに凹部を有するように形成してもよい。本実施の形態では、下地電極30を形成して、メッキ処理(電気メッキ)を行うことで導電部36を形成する。
Next, a conductive portion 36 (see FIG. 3A) is provided in the recess 22 (for example, inside the insulating layer 28). The
まず、図2(A)に示すように、凹部22の内側を含み、第1の面20(詳しくは絶縁層28)上に、下地電極30を形成する。下地電極30は、複数の凹部22の内側を含むように一体的に形成する。下地電極30は、第1の面20の全面を覆うように形成してもよいし、パターニングしてもよい。下地電極30の少なくとも一部が後述の導電層38を構成する場合、下地電極30は、能動素子領域12の全体(1グループの複数のパッド14で囲まれた中央部の領域)にオーバーラップさせて形成する。下地電極30は、スパッタ法で形成してもよいし、無電解メッキ法で形成してもよいし、インクジェット方式を適用して形成してもよい。
First, as illustrated in FIG. 2A, the
図2(B)に示すように、中心部32を形成する。例えば、レジスト40を、開口部42を有するようにパターニングし、開口部42内に中心部32を形成してもよい。中心部32は、下地電極30上に形成する。中心部32は、下地電極30と同一材料で形成されてもよく、例えば、Cu,W,ドープドポリシリコン(例えば低温ポリシリコン)のいずれかで形成することができる。
As shown in FIG. 2B, the
図2(C)に示すように、レジスト40を除去する。その後、下地電極30の一部を除去する。例えば、図2(D)に示すように、レジスト44を、開口部46を有するようにパターニングし、開口部46内に露出する下地電極30の一部をエッチングしてもよい。その後、レジスト44を除去する。
As shown in FIG. 2C, the resist 40 is removed. Thereafter, a part of the
こうして、図3(A)に示すように、導電部36の外層部34(下地電極30の一部)と、導電層38(下地電極30の他の一部)と、を形成することができる。導電部36は、中心部32及びその外側の外層部34を含む。外層部34は、図3(A)に示すように中心部32よりも外側に広がっていてもよいし、中心部32と同じ幅に広がっていてもよい。導電部36の一部は、半導体基板10の凹部22内に位置する。凹部22の内壁面と導電部36との間には絶縁層28が介在するので、両者の電気的な接続が遮断される。導電部36は、パッド14と電気的に接続されている。例えば、パッド14の絶縁層28からの露出部に導電部36が接触していてもよい。導電部36の一部は、パッシベーション膜18上に位置していてもよい。導電部36は、パッド14の領域内にのみ設けてもよい。導電部36は、少なくとも凹部22の上方で突出していてもよい。例えば、導電部36は、パッシベーション膜16,18(及び絶縁層28)より突出していてもよい。なお、上述とは別に、導電部36(少なくともその中心部32)は、無電解メッキやインクジェット方式によって形成してもよい。
In this way, as shown in FIG. 3A, the outer layer portion 34 (a part of the base electrode 30) of the
図4は、図3(A)に対応した半導体基板の平面図である。図4では、半導体基板10の半導体チップに相当する部分が示されている(図5〜図7も同様)。導電層38は、下地電極30の残された一部である。これによれば、メッキ処理(電気メッキ)に使用される下地電極30の一部を利用するので、簡単な工程で導電層38を形成することができる。導電層38を、複数の導電部36の少なくとも1つ(図4では複数)に電気的に接続する。複数の導電部36に電気的に接続させる場合、それらの導電部36は共通電位を有している。すなわち、導電層38を、複数の共通電極に電気的に接続してもよい。また、導電層38は、グランド電極(又は電源電極)に電気的に接続されていてもよい。これによれば、配線のインピーダンスを低下させ、電気的ノイズの影響を少なくすることができる。グランド電極(又は電源電極)となる複数の導電部36のうちの2以上(全部又はその一部)に、導電層38を電気的に接続させてもよい。図4に示すように、導電層38を、半導体基板10のいずれかの面(例えば第1の面20)の全体(ほぼ全体を含む)にオーバーラップさせて形成してもよい。こうすることで、能動素子領域12を外部環境(例えば光や電気的ノイズ)から確実に保護することができ、信頼性向上を図ることができる。導電層38は、半導体基板10の面(例えば第1の面20)と同一の外形を有してもよいし、図4に示すように半導体基板10の面(例えば第1の面20)よりもわずかに小さい外形を有してもよい。導電層38は、複数の導電部36で囲まれた領域の外側に至るように広がっていてもよい。ただし、導電層38は、少なくとも1つの導電部36(例えば入力又は出力信号)の周囲を避けて形成する。すなわち、導電層38は、一部の導電部36に電気的に接続するとともに、他の一部の導電部36とは電気的に接続しないようになっている。導電層38は、導電性の高い材料(例えばアルミニウム系金属)で形成することが好ましい。導電層38の材料は、導電部36の少なくとも一部の材料よりも導電性が高くてもよい。なお、導電層38によってシールド効果が得られる場合、導電層38はシールド層である。
FIG. 4 is a plan view of the semiconductor substrate corresponding to FIG. FIG. 4 shows a portion corresponding to a semiconductor chip of the semiconductor substrate 10 (the same applies to FIGS. 5 to 7). The
図5の変形例に示すように、導電層60を、半導体基板10における能動素子領域12の全体(のみ)にオーバーラップさせて形成してもよい。例えば、導電層60は、能動素子領域12を含む外形の本体部62と、本体部62及び導電部36を電気的に接続する接続部63と、を有する。本体部62は、能動素子領域12よりもわずかに大きい外形(又はほぼ同一の外形)を有してもよい。あるいは、導電層60(詳しくは導電層60の本体部62)は、1グループの複数のパッド14で囲まれた中央部の領域(のみ)にオーバーラップさせて形成してもよい。例えば、図5に示すように、複数のパッド14が半導体チップの対向する2辺に沿って配列されている場合、導電層60を各列で挟まれた中央部の領域(のみ)に形成してもよい。その他の構成は、図4に示す形態で説明した内容が該当する。
As shown in the modification of FIG. 5, the
図6の変形例に示すように、導電層64を複数領域(例えば4つの領域)に分割して形成してもよい。こうすることで、導電層64の面積を小さくすることができるので、導電層64の膨張又は収縮に基づく応力が分散されるので好ましい。複数の導電層64は、それぞれ電気的に独立していてもよい。その他の構成は、図4に示す形態で説明した内容が該当する。
As shown in the modified example of FIG. 6, the
図7の変形例に示すように、図5に示す形態で説明した内容を適用して、かつ、導電層66を複数領域(例えば4つの領域)に分割して形成してもよい。例えば、導電層66は、能動素子領域12を含む外形の本体部68と、本体部68及び導電部36を電気的に接続する接続部69と、を有する。本体部68は複数領域に分割して形成されている。その他の構成は、図4及び図6に示す形態で説明した内容が該当する。
As shown in the modified example of FIG. 7, the content described in the form shown in FIG. 5 may be applied, and the
図3(B)に示すように、導電層38を絶縁材料50によって覆ってもよい。絶縁材料50は、貫通電極54を避けて、半導体基板10の第1の面20側の全面に設けてもよい。絶縁材料50は、樹脂であってもよいし、酸化膜(例えばSiO2)又は窒化膜(例えばSiN)などであってもよい。絶縁材料50は、CVD(Chemical Vapor Deposition)法やスピン塗布方式などを適用して形成してもよい。
As shown in FIG. 3B, the
図3(C)に示すように、導電部36上に、ろう材52を設けてもよい。詳しくは、導電部36のうち、第1の面20から突出する部分の先端面に、ろう材52を設ける。ろう材52は、例えばハンダで形成し、軟ろう及び硬ろうのいずれで形成してもよい。ろう材52は、導電部36以外の領域をレジストで覆って形成してもよい。
As shown in FIG. 3C, a
図3(D)に示すように、半導体基板10の第2の面21(第1の面20とは反対の面)から導電部36を露出させる。半導体基板10の一部を除去して薄くしてもよい。例えば、機械的方法及び化学的方法の少なくとも1つの方法によって、半導体基板10の一部を除去してもよい。その場合、砥石などで表面を研削・研磨してもよいし、エッチング加工を施してもよい。半導体基板10の除去工程は、複数回に分割して行ってもよい。例えば、1回目の除去工程で凹部22に形成された絶縁層28が露出する手前まで研削・研磨し、2回目以降の除去工程で、導電部36を露出させてもよい。絶縁層28を露出させた後、別工程で導電部36を露出させてもよい。本工程は、半導体基板10に図示しない補強部材(例えばテープ又はプレート)を設けた状態で行ってもよい。
As shown in FIG. 3D, the
こうして、半導体基板10の第1及び第2の面20,21を貫通する複数の貫通電極54を形成することができる。貫通電極54は、導電部36を含む。貫通電極54は、第1及び第2の面20,21の少なくとも一方の側(図3(D)では両方の側)に突出している。
Thus, a plurality of through
図8に示すように、半導体基板10が半導体ウエハ70である場合、それぞれの半導体チップに相当する部分に、導電層38及び貫通電極54を形成する。その後、半導体基板10を切断して、複数の個片(半導体チップ80(図11参照))を得ることができる。切断には、カッタ(例えばダイサ)72又はレーザ(例えばCO2レーザ、YAGレーザ等)を使用してもよい。
As shown in FIG. 8, when the
半導体装置の製造方法は、複数の半導体基板10をスタックすることを含んでもよい。例えば、図9に示すように、複数の半導体ウエハ70をスタックしてもよいし、あるいは、図10に示すように、複数の半導体チップ80をスタックしてもよい。または、半導体ウエハ70と半導体チップ80とをスタックしてもよい。図9に示すように、複数の半導体ウエハ70をスタックした後に、それらを切断してもよい。
The method for manufacturing a semiconductor device may include stacking a plurality of
スタックされた複数の半導体基板10のうち、上下の半導体基板10を、貫通電極54を通して電気的に接続する。電気的接続には、ハンダ接合又は金属接合を適用してもよいし、異方性導電材料(異方性導電膜又は異方性導電ペースト等)を使用してもよいし、絶縁性接着剤の収縮力を利用した圧接を適用してもよいし、これらの組み合わせであってもよい。
Of the stacked
図11は、本発明の実施の形態に係る半導体装置を示す図である。半導体装置は、能動素子領域12を有する半導体チップ80と、上述の貫通電極54及び導電層38を含む。これによれば、半導体装置には、いずれか少なくとも1つの貫通電極54に電気的に接続された導電層38が形成されているので、半導体装置の導体部分及び半導体部分の相互の干渉を防止して、電気的ノイズの影響を少なくすることができる。また、導電層38によって、薄く形成された半導体チップ80を補強することができる。変形例として、半導体装置は、能動素子領域12を有する半導体ウエハ80(図8参照)と、上述の貫通電極54及び導電層38を含む。その他の構成は、上述の製造方法によって得られる内容である。
FIG. 11 is a diagram illustrating a semiconductor device according to an embodiment of the present invention. The semiconductor device includes a
図12は、本実施の形態に係る半導体装置(スタック型半導体装置)を示す図である。この半導体装置は、上述の図11に示す形態の複数の半導体装置(半導体チップ80を含む)がスタックされている。上下の半導体装置は、貫通電極54によって電気的に接続されている。これによれば、各半導体装置には、いずれか少なくとも1つの貫通電極54に電気的に接続された導電層38が形成されているので、各半導体装置の導体部分及び半導体部分の相互の干渉を防止して、電気的ノイズの影響を少なくすることができる。したがって、高周波特性に非常に優れる半導体装置を提供することができる。
FIG. 12 is a diagram showing a semiconductor device (stacked semiconductor device) according to the present embodiment. In this semiconductor device, a plurality of semiconductor devices (including the semiconductor chip 80) of the form shown in FIG. 11 are stacked. The upper and lower semiconductor devices are electrically connected by the through
ろう材52によって貫通電極54同士が接合されていてもよい。スタックされた上下の半導体チップ80の間に、樹脂82(例えばエポキシ系の樹脂)を充填してもよい。樹脂82は、アンダーフィル材であり、上下の半導体基板10の接合状態を維持及び補強することができる。樹脂82は、上下の半導体チップ80の間に充填するとともに、複数の半導体チップ80の側面を覆うように設けてもよい。樹脂82は、最上段の半導体チップ80の外側の面(例えば第2の面21)に設けてもよい。その場合、樹脂82によって、貫通電極54を覆ってもよい。
The through
スタックされた複数の半導体チップ80は、配線基板(インターポーザ)84に実装されてもよい。最も外側(最下段)の半導体チップ80を、配線基板84に実装してもよい。その実装にはフェースダウンボンディングを適用してもよい。半導体チップ80と配線基板84の間にも、樹脂82を充填してもよい。なお、変形例として、スタックされた複数の半導体チップ80をフェースアップボンディングしてもよい。あるいは、複数の半導体チップ80のうち、一部がフェースダウンボンディングの向きに実装され、他の一部がフェースアップボンディングの向きに実装されてもよい。配線基板84には、配線パターン86が形成され、複数の半導体チップ80が貫通電極54を通して配線パターン86に電気的に接続されている。また、配線パターン86には、外部端子(例えばハンダボール)88が設けられている。変形例として、半導体チップ80(第1又は第2の面20,21)に応力緩和層を形成し、その上に、貫通電極54から配線パターンを形成し、その上に外部端子を形成してもよい。その他の構成は、上述の製造方法によって得られる内容である。
The plurality of stacked
(第2の実施の形態)
図13は(A)〜図13(C)は、本発明を適用した第2の実施の形態に係る半導体装置の製造方法を説明する図である。図13(A)に示すように、凹部22の内側を含み、第1の面20(詳しくは絶縁層28)上に、下地電極30を形成する。下地電極30の詳細は、すでに説明した通りである。そして、メッキ処理(電気メッキ)を行うことで、導電部36(詳しくは中心部32)及びその周辺に外表層102を形成する。中心部32及び外表層102は、下地電極30の上に形成する。図13(A)に示すように、レジスト100をパターニングし、図13(B)に示すように、レジスト100から露出する部分に、導電部36の中心部32と、外表層102と、を形成してもよい。その後、レジスト100を除去する。そして、図13(C)に示すように、下地電極30の一部を除去し、導電部36及び導電層106を形成する。例えば、半導体基板10の第1の面20側の全体をエッチングして、相対的に薄くなっている下地電極30の一部を除去してもよい。導電層106は、下地電極30の一部104と、その上に形成された外表層102と、を含む。導電層106は、下地電極30及びその上の外表層102を残すことで形成するので、製造工程が簡単である。外表層102は、下地電極30と同一材料で形成してもよいし、異なる材料で形成してもよい。その他の構成は、第1の実施の形態で説明した内容を適用することができる。なお、本実施の形態に係る半導体装置の構成は、上述の製造方法及び第1の実施の形態で説明した内容から導くことができる。
(Second Embodiment)
FIGS. 13A to 13C are views for explaining a method of manufacturing a semiconductor device according to the second embodiment to which the present invention is applied. As shown in FIG. 13A, the
(第3の実施の形態)
図14(A)〜図15(B)は、本発明を適用した第3の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、半導体基板10の第2の面21に導電層112を形成する。
(Third embodiment)
14A to 15B are views for explaining a method for manufacturing a semiconductor device according to the third embodiment to which the present invention is applied. In the present embodiment, the
図14(A)に示すように、下地電極30を形成した後、導電部36の中心部32を形成する。その後、図14(B)に示すように、下地電極30の不要部分を除去し、中心部32及び外層部34を有する導電部36を形成する。導電部36上に、ろう材52を形成してもよい。図14(C)に示すように、半導体基板10の第2の面21から導電部36を露出させ、第1及び第2の面20,21を貫通する貫通電極54を形成する。これらの工程の詳細は、第1の実施の形態で説明した通りである。
As shown in FIG. 14A, after the
図14(D)に示すように、半導体基板10の第2の面21に絶縁層110を形成する。絶縁層110は、第2の面21の全面に設けてもよい。ただし、絶縁層110は、貫通電極54を避けて形成する。絶縁層110は、樹脂であってもよいし、酸化膜(例えばSiO2)又は窒化膜(例えばSiN)などであってもよい。絶縁層110は、CVD(Chemical Vapor Deposition)法やスピン塗布方式などを適用して形成してもよい。
As shown in FIG. 14D, the insulating
図15(A)に示すように、半導体基板10の第2の面21側に、導電層112を形成する。導電層112は、絶縁層110上に形成する。導電層112を、一部の貫通電極54に電気的に接続するとともに、他の一部の貫通電極54とは電気的に接続しないように形成する。貫通電極54を覆うように形成することで、導電層112及び貫通電極54の電気的接続を図ってもよい。導電層112は、スパッタ法、無電解メッキ法又はCVD(Chemical Vapor Deposition)法などを適用して形成してもよい。その後、図15(B)に示すように、導電層112を絶縁材料114によって覆ってもよい。絶縁材料114は、貫通電極54を避けて、半導体基板10の第2の面21側の全面に設けてもよい。その他の構成は、第1の実施の形態で説明した内容を適用することができる。なお、本実施の形態に係る半導体装置の構成は、上述の製造方法及び第1の実施の形態で説明した内容から導くことができる。
As shown in FIG. 15A, a
変形例として、半導体基板10の第1及び第2の面20,21の両方の面に、上述の導電層を形成してもよい。
As a modification, the above-described conductive layer may be formed on both the first and
図16には、複数の半導体チップがスタックされてなる半導体装置1が実装された回路基板1000が示されている。複数の半導体チップは、上述した貫通電極54によって電気的に接続されている。上述した半導体装置を有する電子機器として、図17にはノート型パーソナルコンピュータ2000が示され、図18には携帯電話3000が示されている。
FIG. 16 shows a
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。 The present invention is not limited to the above-described embodiments, and various modifications can be made. For example, the present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same purposes and results). In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that achieves the same effect as the configuration described in the embodiment or a configuration that can achieve the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.
10…半導体基板、 12…能動素子領域、 14…パッド、 22…凹部、
28…絶縁層、 30…下地電極、 32…中心部、 34…外層部、
36…導電部、 38…導電層、 50…絶縁材料、 54…貫通電極、
60,64,66…導電層、 70…半導体ウエハ、 80…半導体チップ、
106,112…導電層、 114…絶縁材料
DESCRIPTION OF
28 ... Insulating layer, 30 ... Base electrode, 32 ... Center part, 34 ... Outer layer part,
36 ... conductive portion, 38 ... conductive layer, 50 ... insulating material, 54 ... through electrode,
60, 64, 66 ... conductive layer, 70 ... semiconductor wafer, 80 ... semiconductor chip,
106, 112 ... conductive layer, 114 ... insulating material
Claims (21)
前記導電層を、前記半導体基板における前記能動素子領域の全体にオーバーラップさせて形成する半導体装置の製造方法。 Forming a plurality of through electrodes penetrating the first and second surfaces of the semiconductor substrate having an active element region, and a conductive layer electrically connected to at least one of the plurality of through electrodes. Including
A method of manufacturing a semiconductor device, wherein the conductive layer is formed so as to overlap the entire active element region of the semiconductor substrate.
前記導電層を、前記半導体基板における前記複数のパッドで囲まれた中央部の領域に形成する半導体装置の製造方法。 Forming a plurality of through electrodes penetrating the first and second surfaces of a semiconductor substrate having a plurality of pads, and a conductive layer electrically connected to at least one of the plurality of through electrodes. Including
A method of manufacturing a semiconductor device, wherein the conductive layer is formed in a central region surrounded by the plurality of pads in the semiconductor substrate.
前記導電層を、前記半導体基板の前記第1及び第2の面の少なくとも一方の全体にオーバーラップさせて形成する半導体装置の製造方法。 In the manufacturing method of the semiconductor device of Claim 1 or Claim 2,
A method of manufacturing a semiconductor device, wherein the conductive layer is formed so as to overlap at least one of the first and second surfaces of the semiconductor substrate.
前記導電層を、複数領域に分割して形成する半導体装置の製造方法。 In the manufacturing method of the semiconductor device in any one of Claims 1-3,
A method for manufacturing a semiconductor device, wherein the conductive layer is divided into a plurality of regions.
前記導電層を、前記複数の貫通電極のうち、共通電位の2以上の貫通電極に電気的に接続させる半導体装置の製造方法。 In the manufacturing method of the semiconductor device in any one of Claims 1-4,
A method of manufacturing a semiconductor device, wherein the conductive layer is electrically connected to two or more through electrodes having a common potential among the plurality of through electrodes.
前記導電層を絶縁材料によって覆うことをさらに含む半導体装置の製造方法。 In the manufacturing method of the semiconductor device in any one of Claims 1-5,
A method for manufacturing a semiconductor device, further comprising covering the conductive layer with an insulating material.
前記貫通電極の形成工程は、
(a)前記半導体基板に前記第1の面から凹部を形成すること、
(b)前記凹部の内面に絶縁層を形成すること、
(c)前記絶縁層の内側に導電部を形成すること、
(d)前記半導体基板の前記第2の面から前記導電部を露出させること、
を含む半導体装置の製造方法。 In the manufacturing method of the semiconductor device in any one of Claims 1-6,
The through electrode forming step includes:
(A) forming a recess in the semiconductor substrate from the first surface;
(B) forming an insulating layer on the inner surface of the recess;
(C) forming a conductive portion inside the insulating layer;
(D) exposing the conductive portion from the second surface of the semiconductor substrate;
A method of manufacturing a semiconductor device including:
前記(c)工程で、前記半導体基板に下地電極を形成して、メッキ処理を行うことで前記導電部を形成し、
前記下地電極を残して、前記導電層を形成する半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 7.
In the step (c), a base electrode is formed on the semiconductor substrate, and the conductive portion is formed by performing a plating process.
A method for manufacturing a semiconductor device, wherein the conductive layer is formed while leaving the base electrode.
前記(c)工程で、前記半導体基板に下地電極を形成して、メッキ処理を行うことで、前記導電部及びその周辺に外表層を形成し、
前記下地電極及びその上の外表層を残して、前記導電層を形成する半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 7.
In the step (c), by forming a base electrode on the semiconductor substrate and performing a plating process, an outer surface layer is formed on the conductive portion and its periphery,
A method of manufacturing a semiconductor device, wherein the conductive layer is formed while leaving the base electrode and the outer surface layer thereon.
前記(d)工程後に、前記導電層を、前記半導体基板の前記第2の面に形成する半導体装置の製造方法。 In the manufacturing method of the semiconductor device in any one of Claims 7-9,
A method of manufacturing a semiconductor device, wherein the conductive layer is formed on the second surface of the semiconductor substrate after the step (d).
半導体基板を切断して、複数の個片を得ることをさらに含む半導体装置の製造方法。 In the manufacturing method of the semiconductor device in any one of Claims 1-10,
A method of manufacturing a semiconductor device, further comprising cutting a semiconductor substrate to obtain a plurality of pieces.
前記半導体基板の第1及び第2の面を貫通する複数の貫通電極と、
前記複数の貫通電極の少なくとも1つに電気的に接続し、かつ、前記半導体基板における前記能動素子領域の全体にオーバーラップしてなる導電層と、
を含む半導体装置。 A semiconductor substrate having an active device region;
A plurality of through electrodes penetrating the first and second surfaces of the semiconductor substrate;
A conductive layer electrically connected to at least one of the plurality of through electrodes and overlapping the entire active element region of the semiconductor substrate;
A semiconductor device including:
前記半導体基板の第1及び第2の面を貫通する複数の貫通電極と、
前記複数の貫通電極の少なくとも1つに電気的に接続し、かつ、前記半導体基板における前記複数のパッドで囲まれた中央部の領域に形成されてなる導電層と、
を含む半導体装置。 A semiconductor substrate having a plurality of pads;
A plurality of through electrodes penetrating the first and second surfaces of the semiconductor substrate;
A conductive layer electrically connected to at least one of the plurality of through-electrodes and formed in a central region surrounded by the plurality of pads in the semiconductor substrate;
A semiconductor device including:
前記導電層は、前記半導体基板の前記第1及び第2の面の少なくとも一方の全体にオーバーラップしてなる半導体装置。 The semiconductor device according to claim 13 or 14,
The conductive device is a semiconductor device formed by overlapping at least one of the first and second surfaces of the semiconductor substrate.
前記導電層は、複数領域に分割して形成されてなる半導体装置。 The semiconductor device according to any one of claims 13 to 15,
The semiconductor device is formed by dividing the conductive layer into a plurality of regions.
前記導電層は、前記複数の貫通電極のうち、共通電位の2以上の貫通電極に電気的に接続されてなる半導体装置。 The semiconductor device according to any one of claims 13 to 16,
The conductive layer is a semiconductor device that is electrically connected to two or more through electrodes having a common potential among the plurality of through electrodes.
前記導電層は、絶縁材料によって覆われてなる半導体装置。 The semiconductor device according to any one of claims 13 to 17,
The semiconductor device, wherein the conductive layer is covered with an insulating material.
前記複数の半導体装置のうち上下の半導体装置が、前記貫通電極によって電気的に接続されてなる半導体装置。 A plurality of semiconductor devices according to any one of claims 13 to 18, which are stacked,
A semiconductor device in which upper and lower semiconductor devices among the plurality of semiconductor devices are electrically connected by the through electrode.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003272889A JP4324768B2 (en) | 2003-07-10 | 2003-07-10 | Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003272889A JP4324768B2 (en) | 2003-07-10 | 2003-07-10 | Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005033105A true JP2005033105A (en) | 2005-02-03 |
JP4324768B2 JP4324768B2 (en) | 2009-09-02 |
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ID=34210305
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003272889A Expired - Fee Related JP4324768B2 (en) | 2003-07-10 | 2003-07-10 | Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4324768B2 (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008051685A (en) * | 2006-08-25 | 2008-03-06 | Dainippon Printing Co Ltd | Sensor unit and its manufacturing method |
JP2008051686A (en) * | 2006-08-25 | 2008-03-06 | Dainippon Printing Co Ltd | Sensor unit and manufacturing method therefor |
JP2008091852A (en) * | 2006-09-30 | 2008-04-17 | Hynix Semiconductor Inc | Stacked package, and method of manufacturing the same |
US7898086B2 (en) | 2005-02-28 | 2011-03-01 | Oki Semiconductor Co., Ltd. | Semiconductor device having a package base with at least one through electrode |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019220621A (en) | 2018-06-21 | 2019-12-26 | キオクシア株式会社 | Semiconductor device and manufacturing method thereof |
-
2003
- 2003-07-10 JP JP2003272889A patent/JP4324768B2/en not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7898086B2 (en) | 2005-02-28 | 2011-03-01 | Oki Semiconductor Co., Ltd. | Semiconductor device having a package base with at least one through electrode |
JP2008051685A (en) * | 2006-08-25 | 2008-03-06 | Dainippon Printing Co Ltd | Sensor unit and its manufacturing method |
JP2008051686A (en) * | 2006-08-25 | 2008-03-06 | Dainippon Printing Co Ltd | Sensor unit and manufacturing method therefor |
JP2008091852A (en) * | 2006-09-30 | 2008-04-17 | Hynix Semiconductor Inc | Stacked package, and method of manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
JP4324768B2 (en) | 2009-09-02 |
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RD04 | Notification of resignation of power of attorney |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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S111 | Request for change of ownership or part of ownership |
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R360 | Written notification for declining of transfer of rights |
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R371 | Transfer withdrawn |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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