JP2006330948A - マルチプロセッサシステム及びそれに用いるコピーキャッシュ情報掃き出しレベル選択方法 - Google Patents
マルチプロセッサシステム及びそれに用いるコピーキャッシュ情報掃き出しレベル選択方法 Download PDFInfo
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Abstract
【解決手段】 コヒーレンシ制御回路11,21はあるレベルが管理しているアドレスの数を調べ、その数が規定数に満たない場合にスワップ優先レベルとして識別し、さらにスワップ優先レベル数の数をカウントしてその数が規定数以上であった場合にスワップ優先レベルの中から既存のLRU法またはランダム法にてスワップ対象レベルを決定する。これによって、プロセッサキャッシュ無効化命令の発行数が削減され、スワップ動作に伴うI/O帯域の使用頻度を抑えるとともに、プロセッサ12,13,22,23のキャッシュ使用率を高めることができる。
【選択図】 図1
Description
前記コヒーレンシ制御回路は、前記キャッシュメモリのコピーを保持しかつ複数のアドレスを1レベルで管理可能なコピーキャッシュと、前記コピーキャッシュのスワップが発生した際に管理しているアドレス数の少ないレベルを優先的に掃き出すよう制御する手段とを備えている。
前記コヒーレンシ制御回路が、前記キャッシュメモリのコピーを保持しかつ複数のアドレスを1レベルで管理可能なコピーキャッシュのスワップが発生した際に管理しているアドレス数の少ないレベルを優先的に掃き出すよう制御する処理を実行している。
11,21 コヒーレンシ制御回路
11a,21a コピーキャッシュ
12,13,
22,23 プロセッサ
12a,13a,
22a,23a キャッシュメモリ
14,24 主メモリ
101 第一バス
102 第二バス
111 コピーキャッシュ
112 リクエストアドレス
113 ステータス情報
114 複数アドレス管理情報
115 デコーダ
116,118,
122,125,
126,132,
139 レジスタ
123 優先レベル認識回路
124,138 優先レベル数カウント回路
131 優先モード切替レジスタ
133 規定数以下のアドレスを管理しているレベルをスワップ優先レベルとして認識する回路
134 プログラムコード以外のアドレスを管理しているレベルをスワップ優先レベルとして認識する回路
135 複数プロセッサで共有していることを示すステータスを持つレベルをスワップ優先レベルとして認識する回路
136 自セル搭載のメモリアドレス帯に格納されているレベルをスワップ優先レベルとして認識する回路
137 選択器
1101 セットアドレス
1102 キーアドレス
Claims (17)
- 各々キャッシュメモリを備える複数のプロセッサと、主メモリと、前記プロセッサと前記主メモリとの間のキャッシュコヒーレンシを保証するコヒーレンシ制御回路とを含むセルを1以上備える分散共有メモリ方式のマルチプロセッサシステムであって、
前記コヒーレンシ制御回路は、前記キャッシュメモリのコピーを保持しかつ複数のアドレスを1レベルで管理可能なコピーキャッシュと、前記コピーキャッシュのスワップが発生した際に管理しているアドレス数の少ないレベルを優先的に掃き出すよう制御する手段とを有することを特徴とするマルチプロセッサシステム。 - 前記コピーキャッシュは、前記プロセッサが発行するリクエストアドレスに含まれるキーアドレスと、前記リクエストアドレスの一部に対応して割り当てたアドレス管理情報と、管理する複数アドレス各々に対応したステータス情報とを格納し、前記リクエストアドレスに含まれるセットアドレスによってアクセスされることを特徴とする請求項1記載のマルチプロセッサシステム。
- 前記コヒーレンシ制御回路は、前記プロセッサが発行したリードリクエストによって前記コピーキャッシュを索引する索引手段と、
前記索引手段でヒットした時に前記コピーキャッシュを更新せずに該当するアドレスデータを前記プロセッサに受け渡すことを該当するプロセッサに指示する第1の手段と、
前記索引手段でヒットミスした時に前記コピーキャッシュに空きレベルがあれば前記リードリクエストを他のすべてのセルに発行して検索させて得られたアドレスデータを前記プロセッサに受け渡しかつ前記コピーキャッシュの空きレベルに前記アドレスデータを格納する第2の手段と、
前記索引手段でヒットミスした時に前記コピーキャッシュに空きレベルがなければ管理しているアドレスの数が規定数以下のレベルを優先的に掃き出して空きレベルを生成した後に前記リードリクエストを他のすべてのセルに発行して検索させて得られたアドレスデータを前記プロセッサに受け渡しかつ前記コピーキャッシュの空きレベルに前記アドレスデータを格納する第3の手段とを含むことを特徴とする請求項1または請求項2記載のマルチプロセッサシステム。 - 前記コヒーレンシ制御回路は、前記索引手段でヒットミスした時に前記コピーキャッシュに空きレベルがなければアドレスの数が規定数以下のレベルをスワップ優先レベルとして識別する手段と、
そのスワップ優先レベルの数を認識するとともに優先レベルの数が規定数以上であることを識別した時に前記優先レベルの中から少なくともLRU(Least Recently Used)法及びランダム法のいずれかにてスワップ対象レベルを決定する手段とを含むことを特徴とする請求項3記載のマルチプロセッサシステム。 - 前記コヒーレンシ制御回路は、前記索引手段でヒットミスした時に前記コピーキャッシュに空きレベルがなければ優先レベルと識別しかつ管理しているアドレスの数が規定数以下のレベルの数が規定数に満たない場合に全レベルの中からLRU(Least Recently Used)法及びランダム法のいずれかにてスワップ対象レベルを決定する手段を含むことを特徴とする請求項3記載のマルチプロセッサシステム。
- 前記コヒーレンシ制御回路は、前記第3の手段で前記コピーキャッシュの空きレベルに前記アドレスデータを格納する時に前記掃き出されたアドレスについてキャッシュ掃き出し命令を作成して前記プロセッサに発行する手段を含むことを特徴とする請求項3から請求項5のいずれか記載のマルチプロセッサシステム。
- コピーキャッシュ情報を前記セットアドレスにて読出した後にECC(Error Correction Coding)論理にて1ビットエラー訂正を行う構成を採る場合に、前記アドレスの数が1つだけのレベルを前記スワップ優先レベルとして識別する回路と、そのスワップ優先レベルの数を認識する回路と、前記優先レベルの数が規定数以上であることを認識する回路とが、前記1ビットエラー訂正を行う前のコピーキャッシュ情報読出し情報を入力信号として前記ECC論理と平行してその認識結果を出力することを特徴とする請求項4または請求項5記載のマルチプロセッサシステム。
- 前記優先レベルを認識する回路において、規定数以下のアドレスのみ管理しているレベルをスワップ優先レベルとして認識する回路と、コマンドフラグが点灯していないレベルをスワップ優先レベルとして認識する回路と、共有されていることを示すステータスを持つレベルをスワップ優先レベルとして認識する回路との3つの回路を組み込んでおき、前記3つの回路の中からプログラムアクセス可能なレジスタの設定値に応じて選択可能とすることを特徴とする請求項7記載のマルチプロセッサシステム。
- 各々キャッシュメモリを備える複数のプロセッサと、主メモリと、前記プロセッサと前記主メモリとの間のキャッシュコヒーレンシを保証するコヒーレンシ制御回路とを含むセルを1以上備える分散共有メモリ方式のマルチプロセッサシステムに用いるコピーキャッシュ情報掃き出しレベル選択方法であって、
前記コヒーレンシ制御回路が、前記キャッシュメモリのコピーを保持しかつ複数のアドレスを1レベルで管理可能なコピーキャッシュのスワップが発生した際に管理しているアドレス数の少ないレベルを優先的に掃き出すよう制御する処理を実行することを特徴とするコピーキャッシュ情報掃き出しレベル選択方法。 - 前記コピーキャッシュが、前記プロセッサが発行するリクエストアドレスに含まれるキーアドレスと、前記リクエストアドレスの一部に対応して割り当てたアドレス管理情報と、管理する複数アドレス各々に対応したステータス情報とを格納し、前記リクエストアドレスに含まれるセットアドレスによってアクセスされることを特徴とする請求項9記載のコピーキャッシュ情報掃き出しレベル選択方法。
- 前記コヒーレンシ制御回路が、前記プロセッサが発行したリードリクエストによって前記コピーキャッシュを索引する第1の処理と、前記第1の処理でヒットした時に前記コピーキャッシュを更新せずに該当するアドレスデータを前記プロセッサに受け渡すことを該当するプロセッサに指示する第2の処理と、前記第1の処理でヒットミスした時に前記コピーキャッシュに空きレベルがあれば前記リードリクエストを他のすべてのセルに発行して検索させて得られたアドレスデータを前記プロセッサに受け渡しかつ前記コピーキャッシュの空きレベルに前記アドレスデータを格納する第3の処理と、前記第1の処理でヒットミスした時に前記コピーキャッシュに空きレベルがなければ管理しているアドレスの数が規定数以下のレベルを優先的に掃き出して空きレベルを生成した後に前記リードリクエストを他のすべてのセルに発行して検索させて得られたアドレスデータを前記プロセッサに受け渡しかつ前記コピーキャッシュの空きレベルに前記アドレスデータを格納する第4の処理とを実行することを特徴とする請求項9または請求項10記載のコピーキャッシュ情報掃き出しレベル選択方法。
- 前記コヒーレンシ制御回路が、前記第1の処理でヒットミスした時に前記コピーキャッシュに空きレベルがなければアドレスの数が規定数以下のレベルをスワップ優先レベルとして識別する処理と、そのスワップ優先レベルの数を認識するとともに優先レベルの数が規定数以上であることを識別した時に前記優先レベルの中から少なくともLRU(Least Recently Used)法及びランダム法のいずれかにてスワップ対象レベルを決定する処理とを実行することを特徴とする請求項11記載のコピーキャッシュ情報掃き出しレベル選択方法。
- 前記コヒーレンシ制御回路が、前記第1の処理でヒットミスした時に前記コピーキャッシュに空きレベルがなければ優先レベルと識別しかつ管理しているアドレスの数が規定数以下のレベルの数が規定数に満たない場合に全レベルの中からLRU(Least Recently Used)法及びランダム法のいずれかにてスワップ対象レベルを決定する処理を実行することを特徴とする請求項11記載のコピーキャッシュ情報掃き出しレベル選択方法。
- 前記コヒーレンシ制御回路が、前記第4の処理で前記コピーキャッシュの空きレベルに前記アドレスデータを格納する時に前記掃き出されたアドレスについてキャッシュ掃き出し命令を作成して前記プロセッサに発行する処理を実行することを特徴とする請求項11から請求項13のいずれか記載のコピーキャッシュ情報掃き出しレベル選択方法。
- コピーキャッシュ情報を前記セットアドレスにて読出した後にECC(Error Correction Coding)論理にて1ビットエラー訂正を行う構成を採る場合に、前記アドレスの数が1つだけのレベルを前記スワップ優先レベルとして識別する回路と、そのスワップ優先レベルの数を認識する回路と、前記優先レベルの数が規定数以上であることを認識する回路とが、前記1ビットエラー訂正を行う前のコピーキャッシュ情報読出し情報を入力信号として前記ECC論理と平行してその認識結果を出力することを特徴とする請求項12または請求項13記載のコピーキャッシュ情報掃き出しレベル選択方法。
- 前記優先レベルを認識する回路において、規定数以下のアドレスのみ管理しているレベルをスワップ優先レベルとして認識する回路と、コマンドフラグが点灯していないレベルをスワップ優先レベルとして認識する回路と、共有されていることを示すステータスを持つレベルをスワップ優先レベルとして認識する回路との3つの回路を組み込んでおき、前記3つの回路の中からプログラムアクセス可能なレジスタの設定値に応じて選択可能とすることを特徴とする請求項15記載のコピーキャッシュ情報掃き出しレベル選択方法。
- 各々キャッシュメモリを備える複数のプロセッサと、主メモリと、前記プロセッサと前記主メモリとの間のキャッシュコヒーレンシを保証するコヒーレンシ制御回路とを含むセルを1以上備える分散共有メモリ方式のマルチプロセッサシステムに用いるコピーキャッシュ情報掃き出しレベル選択方法のプログラムであって、前記コヒーレンシ制御回路のコンピュータに、前記キャッシュメモリのコピーを保持しかつ複数のアドレスを1レベルで管理可能なコピーキャッシュのスワップが発生した際に管理しているアドレス数の少ないレベルを優先的に掃き出すよう制御する処理を実行させるためのプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005151728A JP4463152B2 (ja) | 2005-05-25 | 2005-05-25 | マルチプロセッサシステム及びそれに用いるコピーキャッシュ情報掃き出しレベル選択方法 |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091005 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091013 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091207 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130226 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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