JP2006324468A - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method Download PDF

Info

Publication number
JP2006324468A
JP2006324468A JP2005146374A JP2005146374A JP2006324468A JP 2006324468 A JP2006324468 A JP 2006324468A JP 2005146374 A JP2005146374 A JP 2005146374A JP 2005146374 A JP2005146374 A JP 2005146374A JP 2006324468 A JP2006324468 A JP 2006324468A
Authority
JP
Japan
Prior art keywords
conductivity type
impurity
semiconductor device
concentration
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005146374A
Other languages
Japanese (ja)
Inventor
Yuichiro Kitajima
裕一郎 北島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Priority to JP2005146374A priority Critical patent/JP2006324468A/en
Publication of JP2006324468A publication Critical patent/JP2006324468A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a manufacturing method of a semiconductor device characterized by including a MOS transistor such as a CMOS semiconductor integrated circuit, reducing variation in characteristics of the MOS transistor due to impact ionization in a highly precise power management semiconductor device or analog semiconductor device, and obtaining stable electric characteristics. <P>SOLUTION: In manufacturing the highly precise power management semiconductor device or analog semiconductor device including the MOS transistor such as the CMOS semiconductor integrated circuit, a concentration of impurities is reduced in the vicinity of a silicon surface of a source drain region with a low impurity concentration, thereby reducing the impact ionization taking place in the operation of the MOS transistor and reducing the variation in characteristics of the MOS transistor. Further, by performing the above step concurrently with ion implantation for threshold voltage adjustment of the MOS transistor, the manufacturing method of the semiconductor device is provided for suppressing an increase in man-hours, with high accuracy, low cost and short TAT. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、CMOS半導体集積回路などのMOSトランジスタを含み、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a power management semiconductor device or an analog semiconductor device having high accuracy, including a MOS transistor such as a CMOS semiconductor integrated circuit.

従来のCMOS型集積回路の断面構造を図９に示す。N+型拡散層２０４は、Nチャンネル型MOSトランジスタ３０１のドレイン接合の電界を緩和して高耐圧化することと、N++型拡散層２０３よりも低濃度にすることによって、Nチャンネル型MOSトランジスタ３０１のドレイン部のゲート電極１０５直下への拡散を押さえ短チャネル効果を抑制することを実現する為の拡散層である。同様にP+型拡散層２０６は、Pチャンネル型MOSトランジスタ３０２のドレイン接合の電界を緩和して高耐圧化することと、P++型拡散層２０５よりも低濃度にすることによって、Pチャンネル型MOSトランジスタ３０２のドレイン部のゲート電極１０５直下への拡散を押さえ短チャネル効果を抑制することを実現する為の拡散層である。低不純物濃度のソースドレイン部と高不純物濃度のソースドレイン部を有する、いわゆるライトドープドレイン(以下LDD)構造を形成している。   A cross-sectional structure of a conventional CMOS integrated circuit is shown in FIG. The N + type diffusion layer 204 reduces the electric field at the drain junction of the N channel type MOS transistor 301 to increase the withstand voltage, and the N + type diffusion layer 204 has a lower concentration than the N ++ type diffusion layer 203. This is a diffusion layer for suppressing the diffusion of the drain portion directly below the gate electrode 105 and suppressing the short channel effect. Similarly, the P + type diffusion layer 206 reduces the electric field at the drain junction of the P channel type MOS transistor 302 to increase the withstand voltage, and lower concentration than the P ++ type diffusion layer 205, thereby making the P channel type MOS transistor. This is a diffusion layer for realizing the suppression of the short channel effect by suppressing the diffusion of the drain portion of 302 directly below the gate electrode 105. A so-called light-doped drain (hereinafter referred to as LDD) structure having a source / drain portion having a low impurity concentration and a source / drain portion having a high impurity concentration is formed.

図９を用いてCMOS型集積回路の製造工程を説明する。半導体基板１０１がN型の導電型であるとし、Nチャンネル型MOSトランジスタ３０１を形成する領域にイオン注入法によりP型の不純物、例えばボロンなどを注入し、熱拡散法を用いてPwellとなるP-型拡散層２０１を形成する。また、Pチャンネル型MOSトランジスタ３０２を形成する領域には、Nチャンネル型MOSトランジスタ３０１を形成と同様にイオン注入法および熱拡散法を用いてN型の不純物、たとえばリンなどを拡散させ、NwellとなるN-型拡散層２０２を形成する。   The manufacturing process of the CMOS type integrated circuit will be described with reference to FIG. Assume that the semiconductor substrate 101 is of N-type conductivity, and a P-type impurity, such as boron, is implanted by ion implantation into the region where the N-channel MOS transistor 301 is formed, and a P-well is formed by using thermal diffusion. A -type diffusion layer 201 is formed. Further, in the region where the P-channel MOS transistor 302 is formed, an N-type impurity such as phosphorus is diffused using an ion implantation method and a thermal diffusion method in the same manner as the formation of the N-channel MOS transistor 301, and Nwell and An N − type diffusion layer 202 is formed.

次にフィールド部の反転を防止する為に、P+拡散層２０７およびN+拡散層２０８をそれぞれP-型拡散層２０１およびN-型拡散層２０２のシリコン表面に形成する。次にNチャンネル型MOSトランジスタ３０１とPチャンネル型MOSトランジスタ３０２の素子間を絶縁分離する為に、LOCOS方式を用いて選択酸化を行い、シリコン酸化膜１０２を形成する。
次にMOSトランジスタの閾値電圧を調節するため、ゲート電極１０５が形成される領域直下の半導体基板１０１の表面にイオン注入法により不純物を注入する。このとき、ゲート電極が形成される領域直下の半導体基板１０１の表面にイオン注入された不純物の拡散深さは、Nチャンネル型MOSトランジスタ３０１およびPチャンネル型MOSトランジスタ３０２の低不純物濃度ソースドレイン部となるN+型拡散層２０４およびP+型拡散層２０６の拡散深さよりも浅くなる。 Next, in order to prevent inversion of the field portion, a P + diffusion layer 207 and an N + diffusion layer 208 are formed on the silicon surfaces of the P− diffusion layer 201 and the N− diffusion layer 202, respectively. Next, in order to insulate and isolate the elements of the N-channel MOS transistor 301 and the P-channel MOS transistor 302, selective oxidation is performed using the LOCOS method to form a silicon oxide film 102.
Next, in order to adjust the threshold voltage of the MOS transistor, impurities are implanted into the surface of the semiconductor substrate 101 immediately below the region where the gate electrode 105 is formed by ion implantation. At this time, the diffusion depth of the impurity ion-implanted into the surface of the semiconductor substrate 101 immediately below the region where the gate electrode is formed is equal to the low impurity concentration source / drain portion of the N-channel MOS transistor 301 and the P-channel MOS transistor 302. It becomes shallower than the diffusion depth of the N + type diffusion layer 204 and the P + type diffusion layer 206.

その後に、酸化によりゲート酸化膜１０４を形成し、その上にポリシリコンを形成し、ポリシリコンにイオン注入法または固相拡散法により不純物を高濃度に拡散させる。その後、ポリシリコンをパターニングし、Nチャンネル型MOSトランジスタ３０１およびPチャンネル型MOSトランジスタ３０２のゲート部となるゲート電極１０５を形成する。
次に、Nチャンネル型MOSトランジスタ３０１の高不純物濃度のソースドレイン部を形成する領域にイオン注入法を用いてN++拡散層２０３を形成する。同様にPチャンネル型MOSトランジスタ３０２の高不純物濃度なソース部、ドレイン部を形成する領域にイオン注入法を用いて、P++型拡散層２０５を形成する。 Thereafter, a gate oxide film 104 is formed by oxidation, polysilicon is formed thereon, and impurities are diffused in the polysilicon at a high concentration by an ion implantation method or a solid phase diffusion method. Thereafter, polysilicon is patterned to form a gate electrode 105 that becomes a gate portion of the N-channel MOS transistor 301 and the P-channel MOS transistor 302.
Next, an N ++ diffusion layer 203 is formed by ion implantation in a region where the source / drain portion having a high impurity concentration of the N channel type MOS transistor 301 is to be formed. Similarly, a P ++ type diffusion layer 205 is formed by ion implantation in a region where a high impurity concentration source part and drain part of the P channel type MOS transistor 302 are formed.

続いて、Nチャンネル型MOSトランジスタ３０１となる領域に、ゲート電極１０５のセルフアラインでN型不純物をイオン注入することにより、低不純物濃度ソースドレイン部となるN+型拡散層２０４を形成する。同様にPチャンネル型MOSトランジスタ３０２となる領域に、ゲート電極１０５のセルフアラインでP型不純物をイオン注入することにより、低不純物濃度ソースドレイン部となるP+型拡散層２０６を形成する。   Subsequently, an N + type diffusion layer 204 serving as a low impurity concentration source / drain region is formed by ion-implanting N type impurities into the region to be the N channel type MOS transistor 301 by self-alignment of the gate electrode 105. Similarly, a P + type diffusion layer 206 serving as a low impurity concentration source / drain region is formed by ion-implanting P type impurities into the region to be the P channel type MOS transistor 302 by self-alignment of the gate electrode 105.

その後、全面に中間絶縁膜１０３を形成し、その後中間絶縁膜１０３を開孔し、さらに配線材料を形成して、ソース電極１０６とドレイン電極１０７を形成する。
特許公開平６−２０４４７３ After that, an intermediate insulating film 103 is formed on the entire surface, then the intermediate insulating film 103 is opened, and a wiring material is further formed to form a source electrode 106 and a drain electrode 107.
Patent Publication 6-204473

まず始めに図９を用いて説明したCMOS型集積回路のうち、Nチャンネル型MOSトランジスタ３０１を用いて説明する。Nチャンネル型MOSトランジスタ３０１のゲート電極１０５とドレイン電極１０７に正の電圧が印加されると、Nチャンネル型MOSトランジスタ３０１は導通してドレイン・ソース間に電子が流れる。   First, an N-channel MOS transistor 301 in the CMOS integrated circuit described with reference to FIG. 9 will be described. When a positive voltage is applied to the gate electrode 105 and the drain electrode 107 of the N-channel MOS transistor 301, the N-channel MOS transistor 301 becomes conductive and electrons flow between the drain and source.

このとき、N+型拡散層２０４とP-型拡散層２０１の接合部では印加した電圧により、空乏層が生じるが、シリコン表面においてはゲート電極１０５の電界の影響によって空乏層が広がらないため、最も高電界がかかることになる。よって、ドレイン電極１０７にかかる電圧が高電圧となると、シリコン表面付近においてインパクトイオン化現象によって電子・正孔対が発生する。発生した電子は、ドレイン部にかかる電界に加速されてドレイン電極１０７に流れ込み、正孔はP-型拡散層２０１に流れ込む。   At this time, a depletion layer is generated at the junction between the N + type diffusion layer 204 and the P− type diffusion layer 201 due to the applied voltage. However, the depletion layer does not spread on the silicon surface due to the influence of the electric field of the gate electrode 105. A high electric field will be applied. Therefore, when the voltage applied to the drain electrode 107 becomes a high voltage, electron-hole pairs are generated by the impact ionization phenomenon near the silicon surface. The generated electrons are accelerated by the electric field applied to the drain portion and flow into the drain electrode 107, and the holes flow into the P − type diffusion layer 201.

このときのトランジスタの電気的特性を図８に示す。点線がインパクトイオン化現象により、高電圧においてドレイン電極１０７に流れる電流が増加したNMOSトランジスタの電気的特性を表しており、実線はインパクトイオン化現象が発生していないNMOSトランジスタの電気的特性を表している。このように、図８の点線に示すようなドレインに高電圧がかかる領域でのインパクトイオン化現象による電流増加が発生することで、半導体装置の電気的特性が変動することが想定される。   The electric characteristics of the transistor at this time are shown in FIG. The dotted line represents the electrical characteristics of the NMOS transistor in which the current flowing through the drain electrode 107 is increased at high voltage due to the impact ionization phenomenon, and the solid line represents the electrical characteristics of the NMOS transistor in which the impact ionization phenomenon has not occurred. . As described above, it is assumed that the electrical characteristics of the semiconductor device fluctuate due to an increase in current due to the impact ionization phenomenon in a region where a high voltage is applied to the drain as shown by the dotted line in FIG.

本発明は、CMOS半導体集積回路などのMOSトランジスタを含む半導体装置のインパクトイオン化現象によるMOSトランジスタの特性変動を低減し、安定した電気的特性を得ることを特徴とする半導体装置の製造方法である。   The present invention is a method of manufacturing a semiconductor device characterized in that fluctuations in characteristics of MOS transistors due to impact ionization of semiconductor devices including MOS transistors such as CMOS semiconductor integrated circuits are reduced, and stable electrical characteristics are obtained.

上記課題を解決するために、本発明は次の手段を用いた。
（１）第一導電型の半導体基板に第二導電型の不純物拡散層を形成する工程と、前記半導体基板と前記第二導電型の不純物拡散層を素子分離する工程と、前記第二導電型の不純物拡散層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極に不純物を導入する工程と、前記第二導電型の不純物拡散層内に第一導電型の不純物拡散層を形成する工程と、前記第一導電型の半導体基板内に形成した第二導電型の不純物拡散層の濃度を調節するため不純物を導入する工程と、前記第二導電型の不純物拡散層内に形成した第一導電型の不純物拡散層の濃度を調節するため不純物を導入する工程とを有することを特徴とする半導体装置の製造方法とした。
（２）第二導電型の不純物拡散層内に形成する前記第一導電型の不純物拡散層は、1×1016〜１×1018atom/cm3程度の低不純物濃度層と1×1019atom/cm3以上の高不純物濃度層を有することを特徴とする半導体装置の製造方法とした。
（３）前記第二導電型の不純物拡散層内に形成した前記第一導電型の不純物拡散層の濃度調節のため不純物を導入する工程と、前記第二導電型の不純物拡散層の濃度調節のため導入する工程を同時に行なうことを特徴とする半導体装置の製造方法とした。
（４）前記第二導電型の不純物拡散層内に形成した前記第一導電型の不純物拡散層の濃度調節を行なう工程は、前記1×1016〜１×1018atom/cm3程度の低不純物濃度層の濃度調節を行なうことを特徴とする半導体装置の製造方法とした。
（５）前記第一導電型の半導体基板内に形成した前記第二導電型の不純物拡散層の濃度を調節するための工程は、所望のMOSトランジスタの閾値電圧を得る為に、第一導電型の不純物を導入するか、第二導電型の不純物を導入するかを選択することを特徴とする半導体装置の製造方法とした。
（６）前記第二導電型の不純物拡散層内に形成した前記低不純物濃度の第一導電型の不純物拡散層の濃度調節をする工程は、前記の所望のMOSトランジスタの閾値電圧を得る際に選択した不純物の導電型により、不純物を導入する領域を選択することを特徴とした半導体装置の製造方法とした。 In order to solve the above problems, the present invention uses the following means.
(1) forming a second conductivity type impurity diffusion layer in a first conductivity type semiconductor substrate; isolating the semiconductor substrate from the second conductivity type impurity diffusion layer; and the second conductivity type. Forming a gate insulating film on the impurity diffusion layer, forming a gate electrode on the gate insulating film, introducing an impurity into the gate electrode, and in the impurity diffusion layer of the second conductivity type Forming an impurity diffusion layer of the first conductivity type, introducing an impurity to adjust the concentration of the impurity diffusion layer of the second conductivity type formed in the semiconductor substrate of the first conductivity type, And a step of introducing an impurity in order to adjust the concentration of the first conductivity type impurity diffusion layer formed in the two conductivity type impurity diffusion layer.
(2) The first conductivity type impurity diffusion layer formed in the second conductivity type impurity diffusion layer includes a low impurity concentration layer of about 1 × 10 16 to 1 × 10 18 atom / cm 3 and 1 × 10 19 The semiconductor device manufacturing method is characterized by having a high impurity concentration layer of atom / cm 3 or more.
(3) introducing impurities for adjusting the concentration of the first conductivity type impurity diffusion layer formed in the second conductivity type impurity diffusion layer; and adjusting the concentration of the second conductivity type impurity diffusion layer. Therefore, a semiconductor device manufacturing method is characterized in that the introducing steps are performed simultaneously.
(4) The step of adjusting the concentration of the impurity diffusion layer of the first conductivity type formed in the impurity diffusion layer of the second conductivity type is performed at a low level of about 1 × 10 16 to 1 × 10 18 atom / cm 3. The semiconductor device manufacturing method is characterized in that the concentration of the impurity concentration layer is adjusted.
(5) The step for adjusting the concentration of the impurity diffusion layer of the second conductivity type formed in the semiconductor substrate of the first conductivity type is performed by using the first conductivity type in order to obtain a desired threshold voltage of the MOS transistor. The method of manufacturing a semiconductor device is characterized in that it is selected whether to introduce a second conductivity type impurity or a second conductivity type impurity.
(6) The step of adjusting the concentration of the first impurity diffusion layer having the low impurity concentration formed in the impurity diffusion layer of the second conductivity type is performed when the threshold voltage of the desired MOS transistor is obtained. A method for manufacturing a semiconductor device is characterized in that a region into which an impurity is introduced is selected depending on the conductivity type of the selected impurity.

上述したように、本発明では、CMOS半導体集積回路などのMOSトランジスタを含み、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置の製造において、低不純物濃度であるソースドレイン部のシリコン表面近傍の不純物濃度を低くすることにより、MOSトランジスタの動作において発生するインパクトイオン化現象を低減させ、MOSトランジスタの特性変動を低減し、上記工程をMOSトランジスタの閾値電圧調整用イオン注入と同時に行なうことにより、工程数の増加を抑えながら、高精度かつ低コストで短TATな半導体装置の製造方法を提供することが可能となる。   As described above, in the present invention, impurities in the vicinity of the silicon surface of the source / drain portion having a low impurity concentration in the manufacture of high-precision power management semiconductor devices and analog semiconductor devices including MOS transistors such as CMOS semiconductor integrated circuits. By reducing the concentration, the impact ionization phenomenon that occurs in the operation of the MOS transistor is reduced, the characteristic variation of the MOS transistor is reduced, and the above process is performed simultaneously with the ion implantation for adjusting the threshold voltage of the MOS transistor. It is possible to provide a method for manufacturing a semiconductor device with high accuracy, low cost, and short TAT while suppressing an increase in the number of semiconductor devices.

以下、本発明の実施の形態をNチャネル型トランジスタの製造方法を例に図１から図７に基づいて説明する。   Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 7 by taking an N-channel transistor manufacturing method as an example.

図１に示すように、半導体基板１０１、例えばリンを添加した抵抗率8〜12ΩcmのN型の半導体基板に犠牲酸化膜を例えば熱酸化により形成し、Pウェルとなる領域にイオン注入を用いて例えばP型不純物となるボロンを注入し、1000℃〜1200℃の温度で数時間から十数時間熱処理を行なうことで1×1015〜1×1016 atom/cm3程度の濃度となるP-型拡散層２０１となる領域を形成する。その後、LOCOS法を用いて素子分離１０２、例えば膜厚数千Åから１μｍの熱酸化膜を形成する。ここで、素子分離１０２下のシリコン表面の反転耐圧を高くする必要がある場合は、素子分離１０２下のP-型拡散層２０１のシリコン表面領域に例えばボロンなどの不純物をイオン注入により導入し、1×1017atom/cm3程度の濃度となるP型の拡散層を形成する。次に、Nチャンネル型MOSトランジスタを形成する領域の酸化膜をフッ酸が含まれる溶液を用いて除去し、犠牲酸化膜を例えば熱酸化により形成する。 As shown in FIG. 1, a sacrificial oxide film is formed, for example, by thermal oxidation on a semiconductor substrate 101, for example, an N-type semiconductor substrate having a resistivity of 8-12 Ωcm to which phosphorus is added, and ion implantation is used for a region to be a P well. For example, by injecting boron, which is a P-type impurity, and performing heat treatment at a temperature of 1000 ° C. to 1200 ° C. for several hours to several tens of hours, the concentration becomes about 1 × 10 15 to 1 × 10 16 atom / cm 3. A region to be the mold diffusion layer 201 is formed. Thereafter, element isolation 102, for example, a thermal oxide film having a film thickness of several thousand to 1 μm is formed by using the LOCOS method. Here, when it is necessary to increase the reverse breakdown voltage of the silicon surface under the element isolation 102, an impurity such as boron is introduced into the silicon surface region of the P − type diffusion layer 201 under the element isolation 102 by ion implantation, A P-type diffusion layer having a concentration of about 1 × 10 17 atoms / cm 3 is formed. Next, the oxide film in the region where the N-channel MOS transistor is to be formed is removed using a solution containing hydrofluoric acid, and a sacrificial oxide film is formed, for example, by thermal oxidation.

その後、図２に示すようにNチャネル型MOSトランジスタが形成される領域の一部に、Nチャネル型MOSトランジスタの閾値電圧を調整するためのイオン注入を選択的に行なう。このとき、選択的にイオン注入を行なう為に図１まで形成した状態の半導体基板１０１上に、レジスト１１０、たとえば感光性樹脂を回転塗布によって均一に形成し、フォトマスクを用いて選択的に露光処理と現像処理とを行って、レジスト１１０をパターニングする。   Thereafter, as shown in FIG. 2, ion implantation for adjusting the threshold voltage of the N-channel MOS transistor is selectively performed in a part of the region where the N-channel MOS transistor is formed. At this time, a resist 110, for example, a photosensitive resin is uniformly formed by spin coating on the semiconductor substrate 101 that has been formed up to FIG. 1 for selective ion implantation, and is selectively exposed using a photomask. The resist 110 is patterned by performing processing and development processing.

ここで本発明は、MOSトランジスタの種類または所望の閾値電圧の値により、閾値電圧調整用の不純物のイオン注入をするために開口する領域を図２の(a)、(b)に示すように変化させる。このようにすることで、後述するようにインパクトイオン化現象によるMOSトランジスタの特性変動を低減させることができる。   In the present invention, as shown in FIGS. 2 (a) and 2 (b), a region opened for ion implantation of impurities for adjusting the threshold voltage according to the type of MOS transistor or the desired threshold voltage value is shown. Change. By doing so, it is possible to reduce fluctuations in the characteristics of the MOS transistor due to the impact ionization phenomenon as will be described later.

次に、閾値電圧を調整するための不純物をイオン注入する領域を決定するための条件を下記に示す。ここでは、Nチャネル型MOSトランジスタを例に挙げる。例えば、Nチャネル型MOSトランジスタの所望する閾値電圧が、イオン注入により調整を行なわなかった場合よりも高電圧のときについて考えると、閾値電圧調整用にイオン注入される不純物はP型不純物、例えばボロンになる。また、Nチャネル型トランジスタの構造を考えてみると、図９に示すようにNチャネル型MOSトランジスタ３０１のソースドレイン部はN+拡散層２０４およびN++拡散層２０３によって形成されている。よって、閾値電圧調整用にイオン注入されるP型不純物（たとえばボロン）とN型であるソースドレイン部の極性は異なる。よって、図３(a)に示すように、閾値電圧調整用不純物注入領域２０９をゲート電極１０５の幅よりもソースドレイン部が形成される領域の方向に長く設定する。これにより、図６(a)に示すように、最終的にNチャンネル型MOSトランジスタが形成されたとき、低不純物濃度ソースドレイン部となるN+拡散層２０４は、逆極性である閾値電圧調整用P型不純物、例えばボロンが注入されている為、N型であるシリコン表面近傍の不純物濃度はP型不純物により幾分打ち消されて低くなることになる。図９のNチャンネル型MOSトランジスタ３０１を例にインパクトイオン化現象について考えてみる。Nチャンネル型MOSトランジスタ３０１のゲート電極１０５とドレイン電極１０７に正の電圧が印加されるとNチャンネル型MOSトランジスタ３０１は導通してドレイン・ソース間に電子が流れる。そのとき、N+型拡散層２０４とP-型拡散層２０１の接合部では印加した電圧により空乏層が生じるが、シリコン表面においてはゲート電極１０５の電界の影響によってP-型拡散層２０１側の空乏層が伸びにくく、N+型拡散層２０４とP-型拡散層２０１の接合面においてシリコン表面が最も高電界がかかる。そのため、PN接合部ではゲート電極直下のシリコン表面付近が最もインパクトイオン化現象が発生しやすい領域となる。しかし、本発明では、前述したようにNチャンネル型MOSトランジスタにおける低不純物濃度ソースドレイン部領域のシリコン表面近傍の不純物濃度を低下させることによって、N+型拡散層２０４側の空乏層幅が広がり、ゲート電極直下のシリコン表面付近の電界が緩和されるので、インパクトイオン化現象の発生を低減できる。   Next, conditions for determining a region for ion implantation of impurities for adjusting the threshold voltage are shown below. Here, an N-channel MOS transistor is taken as an example. For example, considering that the desired threshold voltage of an N-channel MOS transistor is higher than when adjustment is not performed by ion implantation, the impurity ion-implanted for threshold voltage adjustment is a P-type impurity such as boron. become. Considering the structure of the N-channel transistor, the source / drain portion of the N-channel MOS transistor 301 is formed by an N + diffusion layer 204 and an N ++ diffusion layer 203 as shown in FIG. Therefore, the polarities of the P-type impurity (for example, boron) ion-implanted for adjusting the threshold voltage and the N-type source / drain portion are different. Therefore, as shown in FIG. 3A, the threshold voltage adjusting impurity implantation region 209 is set longer than the width of the gate electrode 105 in the direction of the region where the source / drain portion is formed. As a result, as shown in FIG. 6A, when the N-channel MOS transistor is finally formed, the N + diffusion layer 204 serving as the low impurity concentration source / drain portion has a threshold voltage adjusting P having a reverse polarity. Since a type impurity such as boron is implanted, the impurity concentration in the vicinity of the silicon surface, which is N-type, is somewhat canceled by the P-type impurity and becomes low. Consider the impact ionization phenomenon taking the N-channel MOS transistor 301 of FIG. 9 as an example. When a positive voltage is applied to the gate electrode 105 and the drain electrode 107 of the N-channel MOS transistor 301, the N-channel MOS transistor 301 becomes conductive and electrons flow between the drain and source. At that time, a depletion layer is generated by the applied voltage at the junction between the N + type diffusion layer 204 and the P− type diffusion layer 201, but depletion on the P− type diffusion layer 201 side is caused on the silicon surface by the influence of the electric field of the gate electrode 105. The layer is difficult to stretch, and the silicon surface has the highest electric field at the junction surface between the N + type diffusion layer 204 and the P− type diffusion layer 201. Therefore, in the PN junction, the vicinity of the silicon surface immediately below the gate electrode is the region where the impact ionization phenomenon is most likely to occur. However, in the present invention, as described above, by reducing the impurity concentration in the vicinity of the silicon surface of the low impurity concentration source / drain region in the N channel type MOS transistor, the width of the depletion layer on the N + type diffusion layer 204 side is increased, and the gate Since the electric field near the silicon surface directly under the electrode is relaxed, the occurrence of impact ionization can be reduced.

次にNチャネル型MOSトランジスタの所望する閾値電圧が、イオン注入により調整を行なわなかった場合よりも低電圧のときについて説明する。所望の閾値電圧が未調整の場合に比べて低電圧のときは、閾値電圧調整用にイオン注入される不純物はN型不純物、例えば砒素になる。また、Nチャネル型トランジスタの構造を考えてみると、図９に示すようにNチャネル型MOSトランジスタ３０１のソースドレイン部はN+拡散層２０４およびN++拡散層２０３によって形成されている。よって、閾値電圧調整用にイオン注入されるN型不純物、たとえば砒素とソースドレイン部の極性は同一となる。よって、図３(a)に示すように、閾値電圧調整用不純物注入領域２０９をゲート電極１０５の幅よりもソースドレイン部が形成される領域の方向に長く設定すると、低不純物濃度ソースドレイン部となるN+拡散層２０４はシリコン表面近傍における不純物濃度が増加し、MOSトランジスタの動作時にインパクトイオン化現象が発生しやすい状態となる。そこで、閾値電圧調整用にイオン注入される不純物とソースドレイン部の極性が同一の場合においては、図６(b)に示すように閾値電圧調整用不純物注入領域２０９はゲート電極の幅よりも内側に設定し、ソースドレイン部に注入されないようにすることで、低不純物濃度ソースドレイン部のシリコン表面における不純物濃度が増加するのを防止する。これにより、Nチャンネル型MOSトランジスタにおける低不純物濃度ソースドレイン部領域のシリコン表面近傍の不純物濃度の増加防止によって、N+型拡散層２０４側の空乏層幅が狭まるのを防ぎ、ゲート電極直下のシリコン表面付近の電界が強くなることを抑制するので、インパクトイオン化現象の発生を低減できる。   Next, the case where the desired threshold voltage of the N-channel MOS transistor is lower than that in the case where adjustment is not performed by ion implantation will be described. When the desired threshold voltage is lower than when the threshold voltage is not adjusted, the impurity ion-implanted for adjusting the threshold voltage is an N-type impurity such as arsenic. Considering the structure of the N-channel transistor, the source / drain portion of the N-channel MOS transistor 301 is formed by an N + diffusion layer 204 and an N ++ diffusion layer 203 as shown in FIG. Therefore, the polarities of the N-type impurity ion-implanted for adjusting the threshold voltage, for example, arsenic, and the source / drain portion are the same. Therefore, as shown in FIG. 3A, when the threshold voltage adjustment impurity implantation region 209 is set longer in the direction of the region where the source / drain portion is formed than the width of the gate electrode 105, the low impurity concentration source / drain portion In the N + diffusion layer 204, the impurity concentration in the vicinity of the silicon surface increases, and an impact ionization phenomenon is likely to occur during the operation of the MOS transistor. Therefore, when the impurity ion-implanted for threshold voltage adjustment has the same polarity as the source / drain portion, the threshold voltage adjustment impurity-implanted region 209 is located inside the width of the gate electrode as shown in FIG. Therefore, the impurity concentration on the silicon surface of the low impurity concentration source / drain portion is prevented from being increased. This prevents an increase in the impurity concentration in the vicinity of the silicon surface of the low impurity concentration source / drain region in the N channel type MOS transistor, thereby preventing the depletion layer width on the N + type diffusion layer 204 side from being narrowed, and the silicon surface immediately below the gate electrode. Since it suppresses that the electric field of the neighborhood becomes strong, generation | occurrence | production of an impact ionization phenomenon can be reduced.

上記の例では、Nチャンネル型MOSトランジスタを例に挙げて説明したが、本発明はPチャンネル型MOSトランジスタにおいても同様の効果が得られる。Pチャンネル型MOSトランジスタの場合においても、ソースドレイン部とPチャンネル型MOSトランジスタの閾値電圧調整用不純物の極性を考慮し、逆極性であれば図６(a)に示したように閾値電圧調整用不純物の注入領域を設定し、同極性であれば図６(b)に示したように閾値電圧調整用不純物の注入領域を設定することで、インパクトイオン化現象の発生を低減できる。   In the above example, the N channel type MOS transistor has been described as an example. However, the present invention can provide the same effect even in a P channel type MOS transistor. Even in the case of a P-channel MOS transistor, the polarity of the threshold voltage adjusting impurity in the source / drain portion and the P-channel MOS transistor is taken into consideration. If the polarity is reversed, the threshold voltage adjusting transistor is used as shown in FIG. By setting the impurity implantation region and setting the threshold voltage adjustment impurity implantation region as shown in FIG. 6B if the polarity is the same, the occurrence of impact ionization can be reduced.

以上で説明したように、Nチャンネル型MOSトランジスタの種類または所望の閾値電圧の値により、閾値電圧調整用の不純物のイオン注入をするために開口する領域を設定する(以下では、Nチャネル型MOSトランジスタの所望する閾値電圧が、イオン注入により調整を行なわなかった場合よりも高電圧のときとする)。図２(a)に示すように閾値電圧調整用不純物、例えばボロンをイオン注入し、不純物を選択的に半導体基板にイオン注入するために用いたレジスト１１０を除去する。   As described above, the region to be opened for ion implantation of threshold voltage adjusting impurities is set according to the type of N-channel MOS transistor or the desired threshold voltage (hereinafter referred to as N-channel MOS transistor). (It is assumed that the desired threshold voltage of the transistor is higher than the case where adjustment is not performed by ion implantation). As shown in FIG. 2A, an impurity for threshold voltage adjustment, for example, boron is ion-implanted, and the resist 110 used to selectively ion-implant the impurity into the semiconductor substrate is removed.

その後、Nチャンネル型MOSトランジスタが形成される領域の酸化膜をフッ酸が含まれる溶液によって除去し、ゲート絶縁膜１０４、例えば膜厚１０ｎｍから１００ｎｍの熱酸化膜を形成する。本説明では、ゲート絶縁膜１０４形成前に閾値電圧調整用不純物のイオン注入を行なっているが、ゲート絶縁膜１０４形成後に上記で説明したような閾値電圧調整用不純物のイオン注入を行なう場合もある。   Thereafter, the oxide film in the region where the N-channel MOS transistor is to be formed is removed with a solution containing hydrofluoric acid to form a gate insulating film 104, for example, a thermal oxide film having a thickness of 10 nm to 100 nm. In this description, the threshold voltage adjusting impurity ion implantation is performed before the gate insulating film 104 is formed. However, the threshold voltage adjusting impurity ion implantation may be performed after the gate insulating film 104 is formed as described above. .

続いて、図３(a)のようにゲート絶縁膜１０４上に、例えば化学気相成長法によって膜厚100nm〜200nmの多結晶シリコン膜を全面に形成し、固層拡散法により例えばリンを1×1020atom/cm3程度の不純物濃度となるように多結晶シリコンに拡散させ、導電性を持たせる。このとき、固層拡散法ではなくイオン注入により不純物を多結晶シリコンに注入する場合もある。その後、導電性を持った多結晶シリコンをパターニングし、所望の位置にゲート電極１０５を形成する。 Subsequently, as shown in FIG. 3A, a polycrystalline silicon film having a film thickness of 100 nm to 200 nm is formed on the entire surface of the gate insulating film 104 by, for example, chemical vapor deposition, and phosphorus, for example, 1 is added by solid layer diffusion. It is diffused in polycrystalline silicon so as to have an impurity concentration of about × 10 20 atom / cm 3 so as to have conductivity. At this time, the impurity may be implanted into the polycrystalline silicon by ion implantation instead of the solid layer diffusion method. Thereafter, the polycrystalline silicon having conductivity is patterned to form a gate electrode 105 at a desired position.

次に、図４に示すように、イオン注入を用いて選択的にN型不純物、例えば砒素を注入し、1×1019atom/cm3以上となるN++拡散層２０３を形成し、図５に示すように、Nチャンネル型MOSトランジスタとなる領域に、ゲート電極１０５をマスクとしたセルフアラインでN型不純物、例えばリンをイオン注入にて注入し、1×1016〜1×1018atom/cm3となるN+拡散層２０４を形成する。 Next, as shown in FIG. 4, N-type impurities such as arsenic are selectively implanted using ion implantation to form an N ++ diffusion layer 203 having a density of 1 × 10 19 atoms / cm 3 or more. As shown, an N-type impurity, for example, phosphorus is implanted by ion implantation into a region to be an N-channel MOS transistor by self-alignment using the gate electrode 105 as a mask, and 1 × 10 16 to 1 × 10 18 atom / cm. The N + diffusion layer 204 to be 3 is formed.

続いて、図７に示すように例えばモノシラン（SiH4）と酸素（O2）とジボラン（B2H6）とホスフィン（PH3）とを原料ガスとする常圧化学気相成長法により、リンとボロンとを含有する酸化シリコン膜であるＢＰＳＧ膜からなる膜厚500〜800ｎｍ程度の層間絶縁膜１０３を全面に形成し、つぎに例えば温度900℃程度で熱処理を行い、層間絶縁膜１０３の表面を平坦化する。   Subsequently, as shown in FIG. 7, for example, phosphorus and boron are contained by atmospheric pressure chemical vapor deposition using monosilane (SiH4), oxygen (O2), diborane (B2H6), and phosphine (PH3) as source gases. An interlayer insulating film 103 having a thickness of about 500 to 800 nm made of a BPSG film, which is a silicon oxide film, is formed on the entire surface, and then heat-treated at a temperature of about 900 ° C., for example, to flatten the surface of the interlayer insulating film 103.

次に、平坦化された層間絶縁膜１０３の表面に例えば感光性樹脂を回転塗布によって均一に形成し、フォトマスクを用いて露光処理と現像処理とを行って、コンタクトホールを形成する所望の領域を開口するようにパターニングする。   Next, for example, a photosensitive resin is uniformly formed on the surface of the planarized interlayer insulating film 103 by spin coating, exposure processing and development processing are performed using a photomask, and a desired region for forming a contact hole is formed. Is patterned to open.

さらに続いて、パターニングしたフォトレジストをマスクにして、層間絶縁膜１０３をエッチングして、開孔をしてコンタクトホールを形成する。その後、エッチングのマスクとして用いた感光性樹脂を除去する。   Subsequently, using the patterned photoresist as a mask, the interlayer insulating film 103 is etched to form holes and contact holes. Thereafter, the photosensitive resin used as an etching mask is removed.

つぎに、スパッタリング法によって例えばアルミニウム（Al）とシリコン（Si）と銅（Cu）とを含有する合金膜を、配線用金属として全面に厚さ１μｍで形成する。   Next, an alloy film containing, for example, aluminum (Al), silicon (Si), and copper (Cu) is formed as a wiring metal with a thickness of 1 μm by sputtering.

さらに、回転塗布法によって感光性樹脂を全面に形成し、所定のフォトマスクを用いて露光処理と現像処理とを行い、配線を形成する所望の領域を開口するようにパターニングする。つぎに、パターニングしたフォトレジストをマスクとして、合金膜をエッチングして配線用金属であるソース電極１０６とドレイン電極１０７を形成し、エッチングのマスクとして用いた感光性樹脂を除去する。   Further, a photosensitive resin is formed on the entire surface by a spin coating method, exposure processing and development processing are performed using a predetermined photomask, and patterning is performed so as to open a desired region for forming a wiring. Next, using the patterned photoresist as a mask, the alloy film is etched to form a source electrode 106 and a drain electrode 107 which are wiring metals, and the photosensitive resin used as an etching mask is removed.

上記までの説明において、リンを添加した抵抗率8〜12ΩcmのN型の半導体基板を例に挙げたが、抵抗率および極性が異なる半導体基板、例えばP型20〜30Ωcmなどを使ったとしても同様の効果が得られる。また、半導体基板内に1極性のウェル構造しかないシングルウェル構造について説明をしたが、N型、P型、両方の極性のウェル構造においても同様である。つまり、CMOS半導体集積回路の製造に適用することが可能である。   In the above description, an N-type semiconductor substrate having a resistivity of 8 to 12 Ωcm added with phosphorus is taken as an example, but even if a semiconductor substrate having a different resistivity and polarity, such as a P-type 20 to 30 Ωcm, is used. The effect is obtained. In addition, a single well structure having only a single-polar well structure in the semiconductor substrate has been described, but the same applies to well structures of both N-type and P-type polarities. That is, it can be applied to the manufacture of a CMOS semiconductor integrated circuit.

以上、本発明に従って半導体装置を製造することによって、MOSトランジスタの動作時にソースドレイン端のPN接合に生じる空乏層にかかる電界、特にゲート電極による電界の影響により空乏層が狭まり、空乏層にかかる電界が最も大きくなるシリコン基板表面における電界を緩和することによって、インパクトイオン化現象の発生を低減することが可能である。また、本発明は閾値電圧調整用不純物のイオン注入と同時に低不純物濃度であるソースドレイン部のシリコン表面近傍の不純物濃度を低くする為、工程数を増加させることなくインパクトイオン化現象を低減させる為、CMOS半導体集積回路などのMOSトランジスタを含み、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置を高精度かつ低コストで製造することが可能となる方法である。   As described above, by manufacturing the semiconductor device according to the present invention, the electric field applied to the depletion layer generated at the PN junction at the source / drain end during the operation of the MOS transistor, particularly the electric field applied to the depletion layer is narrowed due to the influence of the electric field due to the gate electrode. It is possible to reduce the occurrence of impact ionization by relieving the electric field on the silicon substrate surface where the maximum is. In addition, the present invention reduces the impact ionization phenomenon without increasing the number of steps in order to reduce the impurity concentration in the vicinity of the silicon surface of the source / drain portion which is a low impurity concentration simultaneously with the ion implantation of the threshold voltage adjusting impurity. This is a method capable of manufacturing a power management semiconductor device or an analog semiconductor device having high accuracy including a MOS transistor such as a CMOS semiconductor integrated circuit with high accuracy and low cost.

本発明による半導体装置の製造方法の実施例を示す模式的断面フロー。4 is a schematic cross-sectional flow showing an embodiment of a method for manufacturing a semiconductor device according to the present invention. 本発明による半導体装置の製造方法の実施例を示す模式的断面フロー。4 is a schematic cross-sectional flow showing an embodiment of a method for manufacturing a semiconductor device according to the present invention. 本発明による半導体装置の製造方法の実施例を示す模式的断面フロー。4 is a schematic cross-sectional flow showing an embodiment of a method for manufacturing a semiconductor device according to the present invention. 本発明による半導体装置の製造方法の実施例を示す模式的断面フロー。4 is a schematic cross-sectional flow showing an embodiment of a method for manufacturing a semiconductor device according to the present invention. 本発明による半導体装置の製造方法の実施例を示す模式的断面フロー。4 is a schematic cross-sectional flow showing an embodiment of a method for manufacturing a semiconductor device according to the present invention. 本発明による半導体装置の製造方法の実施例を示す模式的断面フロー。4 is a schematic cross-sectional flow showing an embodiment of a method for manufacturing a semiconductor device according to the present invention. 本発明による半導体装置の製造方法の実施例を示す模式的断面フロー。4 is a schematic cross-sectional flow showing an embodiment of a method for manufacturing a semiconductor device according to the present invention. 本発明による半導体装置の電気的特性を示す模式的図。FIG. 3 is a schematic diagram showing electrical characteristics of a semiconductor device according to the present invention. 従来の製造方法による半導体装置の模式的断面図。Schematic sectional view of a semiconductor device according to a conventional manufacturing method.

符号の説明Explanation of symbols

１０１ 半導体基板
１０２ 素子分離
１０３ 層間絶縁膜(BPSG膜)
１０４ 絶縁膜(ゲート酸化膜)
１０５ ゲート電極
１０６ ソース電極
１０７ ドレイン電極
１０８ 電源電圧
１０９ グランド
１１０ レジスト
２０１ P-型拡散層(Pwell)
２０２ N-型拡散層(Nwell)
２０３ N++型拡散層(N+S/D)
２０４ N+型拡散層(N-Offset)
２０５ P++型拡散層(P+S/D)
２０６ P+型拡散層(P-Offset)
２０７ P+型拡散層(P±Field)
２０８ N+型拡散層(N±Field)
２０９ 閾値電圧調整用不純物注入領域
２１０ 不純物注入領域
３０１ Nチャンネル型MOSトランジスタ
３０２ Pチャンネル型MOSトランジスタ
３０３ Nチャンネルデプレッション型トランジスタ 101 Semiconductor substrate 102 Element isolation 103 Interlayer insulating film (BPSG film)
104 Insulating film (gate oxide film)
105 Gate electrode 106 Source electrode 107 Drain electrode 108 Power supply voltage 109 Ground 110 Resist 201 P-type diffusion layer (Pwell)
202 N-type diffusion layer (Nwell)
203 N ++ diffusion layer (N + S / D)
204 N + type diffusion layer (N-Offset)
205 P ++ diffusion layer (P + S / D)
206 P + type diffusion layer (P-Offset)
207 P + type diffusion layer (P ± Field)
208 N + type diffusion layer (N ± Field)
209 Threshold voltage adjusting impurity implantation region 210 Impurity implantation region 301 N-channel MOS transistor 302 P-channel MOS transistor 303 N-channel depletion transistor

Claims (11)

半導体基板表面に第２導電型のウェル領域を形成する工程と、前記第２導電型のウェル領域を素子分離する工程と、前記第２導電型のウェル領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極に不純物を導入する工程と、前記第２導電型のウェル領域内に第１導電型のソースおよびドレイン領域を形成する工程と、前記第１導電型の半導体基板内に形成した第２導電型のウェル領域の表面近傍の濃度を調節するため不純物を導入する工程と、前記第２導電型のウェル領域内に形成した第１導電型のソースおよびドレイン領域の濃度を調節するため不純物を導入する工程とを有することを特徴とする半導体装置の製造方法。   Forming a second conductivity type well region on the surface of the semiconductor substrate; isolating the second conductivity type well region; and forming a gate insulating film on the second conductivity type well region; Forming a gate electrode on the gate insulating film; introducing an impurity into the gate electrode; forming a first conductivity type source and drain region in the second conductivity type well region; A step of introducing impurities to adjust the concentration in the vicinity of the surface of the second conductivity type well region formed in the first conductivity type semiconductor substrate; and a first method formed in the second conductivity type well region. And a step of introducing an impurity in order to adjust the concentration of the source and drain regions of the conductivity type. 前記第１導電型のソースおよびドレイン領域を形成する工程は、1×1016〜１×1018atom/cm3程度の低不純物濃度層を形成する工程と1×1019atom/cm3以上の高不純物濃度層を形成する工程とからなることを特徴とする請求項１記載の半導体装置の製造方法。 The step of forming the source and drain regions of the first conductivity type includes a step of forming a low impurity concentration layer of about 1 × 10 16 to 1 × 10 18 atom / cm 3 and a step of 1 × 10 19 atom / cm 3 or more. 2. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of forming a high impurity concentration layer. 前記第１導電型のソースおよびドレイン領域の濃度調節のため不純物を導入する工程と、前記第２導電型のウェル領域の表面近傍の濃度調節のため不純物を導入する工程とを同時に行なうことを特徴とする請求項１あるいは２に記載の半導体装置の製造方法。   The step of introducing an impurity for adjusting the concentration of the source and drain regions of the first conductivity type and the step of introducing an impurity for adjusting the concentration near the surface of the well region of the second conductivity type are performed simultaneously. A method for manufacturing a semiconductor device according to claim 1 or 2. 前記第１導電型のソースおよびドレイン領域の濃度調節を行なう工程は、前記1×1016〜１×1018atom/cm3程度の低不純物濃度層の濃度調節を行なうことを特徴とする請求項２あるいは３に記載の半導体装置の製造方法。 The step of adjusting the concentration of the source and drain regions of the first conductivity type is performed by adjusting the concentration of the low impurity concentration layer of about 1 × 10 16 to 1 × 10 18 atom / cm 3. 4. A method for manufacturing a semiconductor device according to 2 or 3. 前記半導体基板内に形成した前記第２導電型のウェル領域の表面近傍の濃度を調節するための工程は、所望のMOSトランジスタの閾値電圧を得る為に、第１導電型の不純物を導入するか、第２導電型の不純物を導入するかを選択することを特徴とする請求項１乃至４のいずれか1項に記載の半導体装置の製造方法。   The step for adjusting the concentration in the vicinity of the surface of the second conductivity type well region formed in the semiconductor substrate is to introduce an impurity of the first conductivity type in order to obtain a desired threshold voltage of the MOS transistor. 5. The method of manufacturing a semiconductor device according to claim 1, wherein whether to introduce an impurity of the second conductivity type is selected. 前記1×1016〜１×1018atom/cm3程度の低不純物濃度層の濃度調節をする工程は、前記所望のMOSトランジスタの閾値電圧を得る際に選択した不純物の導電型により、不純物を導入する領域を選択することを特徴とした請求項４あるいは５に記載の半導体装置の製造方法。 The step of adjusting the concentration of the low impurity concentration layer of about 1 × 10 16 to 1 × 10 18 atom / cm 3 is based on the impurity conductivity type selected when obtaining the desired threshold voltage of the MOS transistor. 6. The method of manufacturing a semiconductor device according to claim 4, wherein a region to be introduced is selected. 半導体基板表面に第２導電型のウェル領域を形成する工程と、前記第２導電型のウェル領域を素子分離する工程と、前記第２導電型のウェル領域の表面近傍の濃度を調節するために第１の不純物を導入する工程と、前記第２導電型のウェル領域の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極に第２の不純物を導入する工程と、前記第２導電型のウェル領域に第１導電型のソースおよびドレイン領域を形成する工程とからなる半導体装置の製造方法において、前記第1の不純物の導電型が第１導電型の場合は前記第1の不純物が導入される範囲は前記ゲート電極によって覆われる範囲を超えず、前記第1の不純物の導電型が第２導電型の場合は前記第1の不純物が導入される範囲は前記第1導電型のソースおよびドレイン領域まで達することを特徴とする半導体装置の製造方法。   Forming a second conductivity type well region on the surface of the semiconductor substrate; isolating the second conductivity type well region; and adjusting a concentration in the vicinity of the surface of the second conductivity type well region. A step of introducing a first impurity; a step of forming a gate insulating film on the surface of the second conductivity type well region; a step of forming a gate electrode on the gate insulating film; In the method of manufacturing a semiconductor device comprising the step of introducing a first impurity and the step of forming a source and drain region of the first conductivity type in the well region of the second conductivity type, the conductivity type of the first impurity is the first In the case of one conductivity type, the range in which the first impurity is introduced does not exceed the range covered by the gate electrode, and in the case where the conductivity type of the first impurity is the second conductivity type, the first impurity is The range to be introduced is A method of manufacturing a semiconductor device, wherein the method reaches a source region and a drain region of a first conductivity type. 前記第１導電型のソースおよびドレイン領域を形成する工程は、1×1016〜１×1018atom/cm3程度の低不純物濃度層を形成する工程と1×1019atom/cm3以上の高不純物濃度層を形成する工程とからなることを特徴とする請求項７記載の半導体装置の製造方法。 The step of forming the source and drain regions of the first conductivity type includes a step of forming a low impurity concentration layer of about 1 × 10 16 to 1 × 10 18 atom / cm 3 and a step of 1 × 10 19 atom / cm 3 or more. 8. The method of manufacturing a semiconductor device according to claim 7, further comprising a step of forming a high impurity concentration layer. 前記半導体基板内に形成した前記第２導電型のウェル領域の表面近傍の濃度を調節するための工程は、所望のMOSトランジスタの閾値電圧を得る為に、第１導電型の不純物を導入するか、第２導電型の不純物を導入するかを選択することを特徴とする請求項７あるいは８記載の半導体装置の製造方法。   The step for adjusting the concentration in the vicinity of the surface of the second conductivity type well region formed in the semiconductor substrate is to introduce an impurity of the first conductivity type in order to obtain a desired threshold voltage of the MOS transistor. 9. The method of manufacturing a semiconductor device according to claim 7, wherein whether to introduce an impurity of the second conductivity type is selected. 半導体基板表面に設けられた第２導電型のウェル領域と、
前記ウェル領域の周囲に設けられた素子分離領域と、
前記ウェル領域の表面近傍の濃度を調節するために設けられた第１の不純物層と、
前記ウェル領域の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ウェル領域に前記ゲート電極をはさんで対向して設けられた第１導電型のソースおよびドレイン領域とからなる半導体装置において、
前記第1の不純物層の導電型が第１導電型の場合は前記第1の不純物が導入される範囲は前記ゲート電極によって覆われる範囲を超えず、前記第1の不純物の導電型が第２導電型の場合は前記第1の不純物が導入される範囲は前記第1導電型のソースおよびドレイン領域まで達することを特徴とする半導体装置。 A second conductivity type well region provided on the surface of the semiconductor substrate;
An element isolation region provided around the well region;
A first impurity layer provided to adjust the concentration in the vicinity of the surface of the well region;
A gate insulating film provided on the surface of the well region;
A gate electrode provided on the gate insulating film;
In a semiconductor device comprising a source region and a drain region of a first conductivity type provided facing the gate region across the gate electrode,
When the conductivity type of the first impurity layer is the first conductivity type, the range in which the first impurity is introduced does not exceed the range covered by the gate electrode, and the conductivity type of the first impurity is second. In the case of a conductivity type, the semiconductor device is characterized in that the range in which the first impurity is introduced reaches the source and drain regions of the first conductivity type. 前記第１導電型のソースおよびドレイン領域は、1×1016〜１×1018atom/cm3程度の低不純物濃度領域と1×1019atom/cm3以上の高不純物濃度領域とからなる請求項１０記載の半導体装置 The source and drain regions of the first conductivity type comprise a low impurity concentration region of about 1 × 10 16 to 1 × 10 18 atom / cm 3 and a high impurity concentration region of 1 × 10 19 atom / cm 3 or more. Item 10. A semiconductor device according to Item 10.
JP2005146374A 2005-05-19 2005-05-19 Semiconductor device and its manufacturing method Pending JP2006324468A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005146374A JP2006324468A (en) 2005-05-19 2005-05-19 Semiconductor device and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005146374A JP2006324468A (en) 2005-05-19 2005-05-19 Semiconductor device and its manufacturing method

Publications (1)

Publication Number Publication Date
JP2006324468A true JP2006324468A (en) 2006-11-30

Family

ID=37543923

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005146374A Pending JP2006324468A (en) 2005-05-19 2005-05-19 Semiconductor device and its manufacturing method

Country Status (1)

Country Link
JP (1) JP2006324468A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009283649A (en) * 2008-05-22 2009-12-03 Panasonic Corp Solid-state imaging apparatus, and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130867A (en) * 1993-11-01 1995-05-19 Matsushita Electric Ind Co Ltd Mos type semiconductor device and its manufacture
JPH08222645A (en) * 1994-12-16 1996-08-30 Mosel Vitelic Inc Method for forming lightly doped drain region

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130867A (en) * 1993-11-01 1995-05-19 Matsushita Electric Ind Co Ltd Mos type semiconductor device and its manufacture
JPH08222645A (en) * 1994-12-16 1996-08-30 Mosel Vitelic Inc Method for forming lightly doped drain region

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009283649A (en) * 2008-05-22 2009-12-03 Panasonic Corp Solid-state imaging apparatus, and manufacturing method thereof

Similar Documents

Publication Publication Date Title
US7220637B2 (en) Method of manufacturing semiconductor device with offset sidewall structure
JP5125036B2 (en) Manufacturing method of semiconductor device
JP4783050B2 (en) Semiconductor device and manufacturing method thereof
US20050164439A1 (en) Low volt/high volt transistor
JP2007165853A (en) Semiconductor integrated circuit device and manufacturing method thereof
KR100840651B1 (en) Method of ion implantation for a high voltage device
KR100568077B1 (en) Method for manufacturing semiconductor device
JP2007287798A (en) Semiconductor device, and its fabrication process
JP2006324468A (en) Semiconductor device and its manufacturing method
JP2006344660A (en) Semiconductor device and its manufacturing method
JP2008085082A (en) Power mosfet, semiconductor device equipped with the same, and manufacturing method of power mosfet
JP2006114681A (en) Semiconductor device and its manufacturing method
JP4950648B2 (en) Semiconductor device and manufacturing method thereof
KR100264211B1 (en) Method for fabricating semiconductor device
JP2953915B2 (en) Semiconductor integrated circuit device and method of manufacturing the same
US20070200151A1 (en) Semiconductor device and method of fabricating the same
JP2005322730A (en) Semiconductor device and manufacturing method therefor
JP2008258337A (en) Semiconductor device and its manufacturing method
JP2004296914A (en) Semiconductor device and method for manufacturing the same
JP2013222892A (en) Semiconductor device and manufacturing method of the same
KR20040008496A (en) Method for manufacturing a transistor
JP2007027201A (en) Method of manufacturing semiconductor device
JP2005191327A (en) Method for fabricating horizontal mos transistors
KR20050001835A (en) Method for manufacturing MOS Transistor
JP2004103838A (en) Method for manufacturing semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080408

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20091105

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20091113

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20091117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100907

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100909

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101029

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110726