JP2006323841A - テクスチャキャッシュメモリ装置及びこれを利用した３次元グラフィック加速器および方法 - Google Patents

Abstract

【課題】テクスチャキャッシュメモリ装置及びこれを利用した３次元グラフィック加速器及び方法を提供する。
【解決手段】本発明のテクスチャキャッシュメモリは、一つのオブジェクトにマッピングされるテクスチャの数に従ってキャッシュ装置内の活性領域の大きさが変更される。要求されるテクスチャの数が少なければ、活性領域の大きさを減らしても、ヒット率は維持され、電力消費は減少する。テクスチャの数が多ければ、活性領域の大きさを増やして電力消費が増加しても、ヒット率を向上させてメインメモリアクセスに従う負荷を減少させる。したがって、本発明のキャッシュ装置は要求されるテクスチャの数に従って最適の状態で動作できる。
【選択図】図７

Description

本発明は３次元グラフィック処理に係り、特に３次元グラフィック加速器用のテクスチャキャッシュメモリに関する。

３次元グラフィックは３次元空間の物体を高さ、幅、長さの三つの軸を利用して表現した後、その映像をより事実的に２次元であるモニタ画面に示す技術である。３次元グラフィック加速器（３−ｄｉｍｅｎｓｉｏｎａｌ ｇｒａｐｈｉｃ ａｃｃｅｌｅｒａｔｏｒ）は形状モデラ（ｍｏｄｅｌｅｒ）によって記述された幾何学形状を入力し、時点や照明のようなパラメータを適用して出力として画像を生成する装置である。

３次元グラフィック加速器が実行する一連の処理をグラフィックスパイプラインとし、グラフィックスパイプラインでの処理はいずれかの部分でも遅い部分があれば、全体パイプラインの速度が低下するという特徴を有する。グラフィックスパイプラインでの処理は多くジオメトリ（ｇｅｏｍｅｔｒｙ）処理とレンダリング（ｒｅｎｄｅｒｉｎｇ）処理とに分けることができる。ジオメトリ処理での計算量は処理するポリゴンの頂点数に比例し、レンダリング処理での計算量は生成する画素数に比例する。

高解像度のモニタでのグラフィック処理においては、画素数が増加することによってレンダリング処理をするレンダリングエンジンの処理速度を増加させるべきである。このような速度問題を解決するために内部構造を改善したりレンダリングエンジンの数を増加させて並列化する方法をとる。

レンダリングエンジンの処理速度を高めるために、一番重要な要素はメモリへの接近、即ち、メモリ帯域幅（ｂａｎｄ ｗｉｄｔｈ）を減らすことである。２次元画面にディスプレーするためには、テクスチャ（ｔｅｘｔｕｒｅ）データとピクセル（ｐｉｘｅｌ）データとを処理すべきで、このようなデータはメモリに貯蔵されている。メモリへの接近（ａｃｃｅｓｓ）を減らすためにはグラフィック加速器内にキャッシュメモリを備えることが必須である。

最近、３次元グラフィックアプリケーションではリアルタイム（ｒｅａｌ ｔｉｍｅ）で３次元シーン（ｓｃｅｎｅ）をレンダリングする時、さらに自然で柔らかい映像を得て、特殊な効果を出すために多様な種類のテクスチャを一つのオブジェクト（ｏｂｊｅｃｔ）にマッピング（ｍａｐｐｉｎｇ）する方法を使っている。これをマルチテクスチャリング（ｍｕｌｔｉｔｅｘｔｕｒｉｎｇ）と言う。この時、３次元グラフィック加速器の性能は望むテクスチャをテクスチャメモリ（３次元加速器の外部に位置したメインメモリまたは、専用グラフィックメモリ）からどのくらい早く読み出してテクスチャマッピングを実行するのかに左右される。多数のテクスチャを使うためにはテクスチャの各々のテクセル（ｔｅｘｅｌ）をメモリから読み出すべき、キャッシュメモリの構造に従ってキャッシュメモリのヒット率（ｈｉｔ ｒａｔｉｏ）と電力消費量とは異なる。

例えば、テクスチャキャッシュメモリが直接マッピング構造（ｄｉｒｅｃｔ−ｍａｐｐｉｎｇ ｏｒｇａｎｉｚａｔｉｏｎ）を有する場合、複数のテクスチャをマッピングする過程でコンフリクト−ミス（ｃｏｎｆｌｉｃｔ−ｍｉｓｓ）の発生頻度は増える。なぜなら、多数のテクスチャはテクスチャメモリの多様なアドレス空間上に位置するからである。

このような問題を解決するために、テクスチャキャッシュメモリをマルチ−ウエーセットアソシエーティブマッピング構造（ｍｕｌｔｉ−ｗａｙ ｓｅｔ ａｓｓｏｃｉａｔｉｖｅ ｍａｐｐｉｎｇ ｏｒｇａｎｉｚａｔｉｏｎ）で実現すれば、ヒット率は高まるが、タッグ比較動作での電力消費が増加する短所がある。特に、ウエーの数に比例して電力消費が増加するのが一般的である。

さらに、３次元アプリケーション毎に一つのオブジェクトにマッピングするテクスチャの数が定めていないから、キャッシュメモリのウエー数を任意に設定することはヒット率と電力消費のいずれも満足させることが難しい。

本発明の目的は、マルチテクスチャリング環境でテクスチャキャッシュメモリ構造を最適化できるテクスチャキャッシュメモリ装置及びこれを具備した３次元加速器を提供することにある。

本発明の他の目的は、マルチテクスチャリング環境でヒット率を向上させ、かつ電力消費の増加を最小化できるテクスチャキャッシュメモリ装置及びこれを具備した３次元加速器を提供することにある。

上述のような目的を解決するための本発明の一特徴によると、テクスチャキャッシュメモリの動作方法は、テクスチャの数を入力する段階と、前記入力されたテクスチャの数に従ってテクスチャキャッシュメモリの活性領域の大きさを決定する段階とを含む。

望ましい実施例において、前記活性領域の大きさを決定する段階は、前記活性領域の前記決定された大きさに従ってアドレス信号内のセットビットの幅を決定する段階を含む。

この実施例において、アドレス信号を入力する段階と、前記入力されたアドレス信号内の前記セットビットの値に基づいて前記テクスチャキャッシュメモリの前記活性領域を活性化する段階とをさらに含む。

この実施例において、前記テクスチャキャッシュメモリはＮ個の領域を含み、前記活性領域の大きさを決定する段階は、前記キャッシュメモリの前記Ｎ個の領域のうちＮ／ｋ（ｋ≦Ｎ）領域を前記活性領域として設定する段階を含む。

望ましい実施例において、前記テクスチャは一つのオブジェクトにマッピングされる。

本発明の他の特徴によるテクスチャキャッシュメモリの動作方法は、テクスチャの数を入力する段階と、前記入力されたテクスチャの数に従ってＮ−ウエーテクスチャキャッシュメモリ内のＮ／ｋ（ｋ≦Ｎ）−ウエーを活性領域として選択する段階とを含む。

望ましい実施例において、前記動作方法は、前記選択されたウエーの数に従ってアドレス信号内のセットビット幅を決定する段階と、アドレス信号を入力する段階と、前記入力されたアドレス信号内の前記セットビットの値に基づいて前記テクスチャキャッシュメモリの活性領域を活性化する段階とをさらに含む。

この実施例において、前記入力されたテクスチャの数と前記活性領域として選択されるウエーの数は比例する。

望ましい実施例において、前記動作方法は、前記入力されたアドレス信号内の前記セットビットの値に基づいて前記テクスチャキャッシュメモリの（Ｎ−Ｎ／ｋ）−ウエーを非活性する段階をさらに含む。

この実施例において、前記テクスチャキャッシュメモリは、タッグアドレスを貯蔵するＮ−ウエータッグメモリ及びデータを貯蔵するＮ−ウエーデータメモリを含み、前記活性領域選択段階は、前記入力されたテクスチャの数に従って前記タッグメモリのＮ−ウエーのうちＮ／ｋ−ウエー及びデータメモリのＮ−ウエーのうち（Ｎ／ｋ）−ウエーを前記活性領域として選択する段階を含む。

この実施例において、前記動作方法は、前記活性領域として選択されたＮ／ｋ−ウエータッグメモリに貯蔵されたタッグアドレスと前記入力されたアドレス信号内のタッグアドレスとを比較する段階をさらに含む。

この実施例において、前記テクスチャキャッシュメモリは、前記タッグメモリのＮ−ウエーに各々対応し、前記タッグメモリの対応するウエーに貯蔵されたタッグと前記入力されたアドレス信号内のタッグとを比較するためのＮ個の比較器をさらに含み、前記動作方法は前記入力されたテクスチャの数に従って前記比較器のうち前記活性領域として選択されたＮ／ｋ−ウエータッグメモリに対応するＮ／ｋ個の比較器を活性化する段階をさらに含む。

この実施例において、前記比較器のうち選択されたＮ／ｋ個の比較器を除外した残りの比較器は非活性状態に設定する段階をさらに含む。

本発明の他の特徴によるテクスチャキャッシュメモリ装置は、テクスチャを貯蔵するためのテクスチャキャッシュメモリと、テクスチャの数が入力され、入力されたテクスチャの数に従って前記テクスチャキャッシュメモリ内の活性領域の大きさを選択する制御ロジックとを含む。

望ましい実施例において、前記制御ロジックは、アドレス信号が入力され、前記入力されたアドレス信号及び前記選択された大きさに応答して前記テクスチャキャッシュメモリ内の前記活性領域を選択する。

この実施例において、前記テクスチャキャッシュメモリはＮ個の領域を含む。

この実施例において、前記制御ロジックは、前記キャッシュメモリの前記Ｎ個の領域のうちＮ／ｋ（ｋ≦Ｎ）領域を前記活性領域として設定する。

本発明の他の特徴によるテクスチャキャッシュメモリ装置は、タッグを貯蔵するＮ−ウエータッグメモリと、テクスチャデータを貯蔵するＮ−ウエーデータメモリと、前記タッグメモリのウエーに各々対応するＮ個の比較器と、テクスチャの数及びアドレス信号に応答して前記比較器のうちＮ／ｋ（ｋ≦Ｎ）比較器を活性化する制御ロジックとを含む。

この実施例において、前記アドレス信号はタッグ及びセットビットを含む。

この実施例において、前記制御ロジックは、前記テクスチャの数に従って前記アドレス信号内の前記セットビットのビット幅を決定し、前記セットアドレス信号のセットビットの値に応答して前記比較器のうちＮ／ｋ（ｋ≦Ｎ）比較器を活性化する。前記比較器のうち活性化されたＮ／ｋ（ｋ≦Ｎ）比較器の各々は、前記アドレス信号内の前記タッグと前記対応するタッグメモリに貯蔵されたタッグとを比較する。前記比較器のうちの残り（Ｎ−Ｎ／ｋ）比較器は非活性状態に置かれる。

本発明の他の実施例による３次元グラフィック加速器はテクスチャデータを貯蔵するテクスチャキャッシュメモリ装置を含む。前記テクスチャキャッシュメモリ装置は、タッグを貯蔵するＮ−ウエータッグメモリと、テクスチャデータを貯蔵するＮ−ウエーデータメモリと、前記タッグメモリのウエーに各々対応するＮ個の比較器と、テクスチャの数及びアドレス信号に応答して前記比較器のうちＮ／ｋ（ｋ≦Ｎ）比較器を活性化する制御ロジックとを含む。

本発明によると、一つのオブジェクトにマッピングするテクスチャの数に従ってキャッシュ装置内の活性領域の大きさを変更できる。テクスチャの数が少なければ、活性領域の大きさを減らしても、ヒット率は維持され、電力消費は減少される。テクスチャの数が多ければ、活性領域の大きさを広げて電力消費が増加しても、ヒット率を向上させてメインメモリアクセスによる負荷を減少させる。したがって、本発明のキャッシュ装置は要求されるテクスチャの数に従って最適の状態で動作できる。

以下、本発明の望ましい実施例を添付した図面を参照して詳細に説明する。

図１は本発明の望ましい実施例による３次元グラフィック加速器を含むデジタル信号処理システムを示すブロック図である。

図１を参照すると、デジタル信号処理システム１００はシステムバス１５０と連結されたマイクロプロセッサ１１０、機能回路ブロック１２０、３次元グラフィック加速器１３０及びメインコントローラ１４０を含む。

デジタル信号処理システム１００はパーソナルコンピュータ、携帯用コンピュータ、携帯電話、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）などのデジタル電子機器に内蔵される。望ましい実施例によるデジタル信号処理システム１００はＳＯＣ（ｓｙｓｔｅｍ ｏｎ ａ ｃｈｉｐ）に集積されて携帯電話及びＰＤＡのような携帯用電子機器に搭載される。

マイクロプロセッサ１１０はＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）のようなメインプロセッサである。機能回路ブロック１２０は入／出力制御回路、ＭＰＥＧ（ｍｏｖｉｎｇ ｐｉｃｔｕｒｅ ｅｘｐｅｒｔ ｇｒｏｕｐ）プロセッサなどを含む。メモリコントローラ１４０は外部メモリ１０２とバス１５０との間に連結される。外部メモリ１０２はシステムのメインメモリまたは、グラフィック専用メモリであり、本明細書ではテクスチャデータを貯蔵するためのメモリとして使われる。

３次元グラフィック加速器１３０は幾何学（ｇｅｏｍｅｔｒｙ）処理ユニット１３１及びラスタライザ（ｒａｓｔｅｒｉｚｅｒ）ユニット１３２を含む。３次元グラフィック加速器１３０は図面に示したユニット１３１、１３２のみならず、エッジ−ウオーク（ｅｄｇｅ−ｗａｌｋ）処理部のような他の構成をさらに含むことができる。特に、ラスタライザユニット１３２は本発明の望ましい実施例によるテクスチャキャッシュメモリ装置２００を含む。

３次元グラフィック加速器１３０は３次元データに対してリアルタイムのハードウエア加速を実行した後、ディスプレーされる映像データを生成する。３次元グラフィック加速器１３０は大きく幾何学処理とレンダリングとを実行する。幾何学処理は主に３次元座標系の物体を時点に従って変換し、２次元座標系に投影する過程である。レンダリングは２次元座標系のイメージに対する色を決定する過程である。

３次元グラフィック映像は主に点、線、多角形で構成され、幾何学処理ユニット１３１は３次元座標系の物体を時点に従って変換し、２次元座標系に投影処理する過程を実行する。ラスタライザユニット１３２はメモリ１０２から読み出されたテクスチャをフィルタリングしてテクセルを生成し、幾何学処理ユニット１３１からのピクセルデータと混合してディスプレーされる最終データを生成する。ラスタライザユニット１３２はテクスチャの読み出しのためのメモリ１０２アクセスを減らすためにテクスチャキャッシュメモリ装置２００を含む。

テクスチャキャッシュメモリ装置２００はメモリ１０２に貯蔵されたテクスチャデータの一部を貯蔵している。ラスタライザユニット１３２がメモリ１０２のテクスチャデータを読み出そうとする時、そのテクスチャデータがテクスチャキャッシュメモリ装置２００内にあるか否かが判別される。あれば、そのテクスチャデータはテクスチャキャッシュメモリ装置２００から読み出され、なければ、メモリ１０２のブロックが読み出されてテクスチャキャッシュメモリ装置２００に貯蔵され、ラスタライザユニット１３２に伝送される。メモリ１０２から読み出されるブロックは複数のテクスチャデータで構成される。メモリの同一な位置または、ブロック内の他の位置が再び参照される可能性が高い参照の極限性（ｌｏｃａｌｉｔｙ ｏｆ ｒｅｆｅｒｅｎｃｅ）現像のため、データのブロックがメモリ１０２から読み出されてキャッシュ装置２００に貯蔵される。

本発明の望ましい実施例による３次元グラフィック加速器１３０内のラスタライザユニット１３２はテクセルを生成するのに要するテクスチャの数をテクスチャキャッシュメモリ装置２００に提供する。キャッシュ装置２００は全部、または一部領域を活性化することができ、活性化領域の大きさは入力されたテクスチャの数に従って設定される。

本発明の望ましい実施例によるテクスチャキャッシュメモリ装置２００の構成が図２に図示されている。図２を参照すると、テクスチャキャッシュメモリ装置２００はタッグアドレスを貯蔵するためのタッグメモリ２１０、テクスチャデータを貯蔵するためのデータメモリ２２０、比較ロジック２３０及び制御ロジック２４０を含む。

望ましい実施例において、タッグメモリ２１０とデータメモリ２２０とはＮ−ウエーセットアソシエーティブ（Ｎ−ｗａｙ ｓｅｔ ａｓｓｏｃｉａｔｉｖｅ）構造を有し、ラスタライザユニット１３２から入力されるアドレス信号ＡＤＤＲはタッグ（ｔａｇ）、セット（ｓｅｔ）及びオフセット（ｏｆｆｓｅｔ）アドレスを含む。タッグメモリ２１０とデータメモリ２２０の各ウエーは複数のラインを含み、オフセットアドレスは各ウエー内のラインをアクセルするためのアドレスである。

比較ロジック２３０はラスタライザユニット１３２から入力されたアドレス信号ＡＤＤＲ内のタッグアドレスとタッグメモリ２１０に貯蔵されたタッグアドレスとを比較し、一致するタッグアドレスがあれば、そのタッグアドレスに対応するヒット信号ＨＩＴを活性化する。データメモリ２２０は活性化されたヒット信号に対応するテクスチャデータＴＥＸ＿Ｄをラスタライザユニット１３２に提供する。

本発明の望ましい実施例による制御ロジック２４０はラスタライザユニット１３２から提供されるテクスチャの数ＴＥＸ＿Ｎに応答してタッグメモリ２１０、データメモリ２２０及び比較ロジック２３０の活性領域の大きさを設定する。活性領域の大きさはラスタライザユニット１３２から入力されたアドレス信号ＡＤＤＲ内のセットアドレスのビット幅を決定することによって実行される。

また、本発明の望ましい実施例による制御ロジック２４０はラスタライザユニット１３２から入力されたアドレス信号ＡＤＤＲのセットビットの値に応答してタッグメモリ２１０、データメモリ２２０及び比較ロジック２３０の活性領域を活性させるためにイネーブル信号ＥＮを発生する。

上述のように、マルチテクスチャリング環境でテクスチャキャッシュメモリをマルチウエーセットアソシエーティブマッピング構造で実現することはキャッシュヒット率の増加に役立つが、電力消費が増加するという短所がある。さらに、３次元アプリケーション毎に一つのオブジェクトにマッピングするテクスチャの数が定められていないからキャッシュメモリのウエーの数を任意に設定し、ヒット率と電力消費のいずれも満足させることは難しい。

例えば、タッグメモリ２１０とデータメモリ２２０とがＮ−ウエーセットアソシエーティブ構造を有し、比較ロジック２３０はタッグメモリ２１０のＮ−ウエーに各々対応する比較器を含む。この時、制御ユニット２４０はラスタライザユニット１３２から入力されたテクスチャの数に従ってタッグメモリ２１０とデータメモリ２２０のＮ／ｋ（ｋ≦Ｎ）−ウエーを活性化し、タッグメモリ２１０の活性化されたウエーに対応する比較ロジック２３０内の比較器を活性化する。

このように、必要なテクスチャの数に従ってタッグ及びデータメモリ２１０、２２０のＮ／ｋ−ウエー及び比較ロジック２３０内のＮ／ｋ個の比較器だけが活性化されれば、テクスチャキャッシュメモリ装置１００はＮ／ｋ−ウエーキャッシュメモリとして動作する。必要なテクスチャの数と活性化されるウエーの数とは比例する。即ち、一つのオブジェクトにマッピングされるテクスチャの数が増加すれば、キャッシュ装置２００の活性化されるウエーの数が増加するからヒット率は向上する。一方、使われるテクスチャの数が減少したらキャッシュ装置２００の活性化されるウエーの数が減少するから、電力消費を減らすことができる。

タッグメモリ２１０とデータメモリ２２０とが各々レジスタで実現される場合、各々のウエーに入力されるクロック信号を遮断する方法として、各々のウエーを活性／非活性にすることができる。もし、タッグメモリ２１０がＣＡＭ（ｃｏｎｔｅｎｔ ａｄｄｒｅｓｓａｂｌｅ ｍｅｍｏｒｙ）セルのようなメモリセルアレイを含み、データメモリ２２０がＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）などで実現される場合、一部のメモリ領域だけを活性化させることは難しい。この場合はタッグメモリ２１０とデータメモリ２２０とは部分的活性化を適用せず、テクスチャの数に従って比較ロジック２３０だけを部分的に活性化させることによって、タッグメモリ２１０及びデータメモリ２２０のＮ／ｋ−ウエーだけが活性化されるのと同様に動作させることができる。このような場合は、比較ユニットだけの電力消費を減らすことができる。

直接マッピング方式または、完全（ｆｕｌｌｙ）アソシエーティブマッピング方式は他の構造に比べてヒット率は高いが、電力消費が多いという短所がある。また、マルチ−ウエーセットアソシエーティブ方式はウエーの数が少なければ少ないほど直接マッピング方式または、完全アソシエーティブマッピング方式に比べてヒット率は低くなるが、電力消費が少なくなる。

従って、本発明のテクスチャキャッシュメモリ装置１００は使われるテクスチャの数に従って活性化されるウエーの数を変更することができるから、ヒット率と電力消費の全てを満足することができる最上の動作環境を提供する。

図３乃至図６は本発明の望ましい実施例によるテクスチャキャッシュメモリ装置１００の動作を理解するための概念図であり、入力されたテクスチャデータの数ＴＥＸ＿Ｎが各々Ａ、Ｂ、Ｃ及びＤである。但し、Ａ＞Ｂ＞Ｃ＞Ｄである。また、タッグメモリ２１０とデータメモリ２２０の最大のウエーの数Ｎは８である。本明細書で言及されるウエーの数Ｎ、セットビットの幅Ｗ、活性領域の大きさＳＩ、セットビットの値ＳＥＴ及びテクスチャの数ＴＥＸ＿Ｎは理解のために限定的に表示されるが、これらの値は当業者によって多様に変更して実施することができる。図３乃至図６で、斜線領域は活性領域を示す。

図３は入力されたテクスチャデータの数がＡである時、テクスチャキャッシュメモリ装置１００の活性化領域を示している。比較ロジック２３０はタッグメモリ２１０とデータメモリ２２０のウエーに各々対応する８個の比較器２３１−２３８を含む。比較器２３１−２３８の各々は、図２に図示された制御ロジック２４０からのイネーブル信号ＥＮｎのうち対応するイネーブル信号に応答して活性化される。但し、ｎ＝１、２、…、Ｎである。活性化された比較器はメモリアドレス内のタッグとタッグメモリ２１０の対応するウエーに貯蔵されたタッグとを比較し、それらが一致すれば、ヒット信号を活性化する。比較器２３１から出力されるヒット信号ＨＩＴｎはデータメモリ２２０に提供される。

入力されたテクスチャデータの数が最大値Ａである時、キャッシュ装置１００は完全アソシエーティブ構造即ち、Ｎ−ウエーキャッシュとして動作する。即ち、メモリアドレスがｘ−ビットであり、オフセットアドレスがｙ−ビットである時、タッグアドレスは（ｘ−ｙ）−ビットである。そこで、タッグメモリ２１０及びデータメモリ２２０の全体が活性領域として設定され、比較ロジック２３０内の比較器２３１−２３８の全てが活性化される。キャッシュ装置２００の活性領域の大きさＳＩは

である。この場合、電力消費は最大である。しかし、多数のテクスチャデータをキャッシュ装置２００に貯蔵できるから、ヒット率は向上する。

図４は入力されたテクスチャデータの数がＢである時、テクスチャキャッシュメモリ装置１００の活性化領域を示している。テクスチャデータの数がＢである時、メモリアドレスのセットビットの幅Ｗは１−ビットに設定される。メモリアドレスがｘ−ビットであり、オフセットアドレスがｙ−ビットである時、タッグアドレスは（ｘ−ｙ−１）−ビットである。それで、キャッシュ装置２００の活性領域の大きさＳＩは

である。この場合、キャッシュ装置２００は４−ウエーセットアソシエーティブメモリと同様に動作する。図４はセットビットの値ＳＥＴが‘１’である場合を示している。そこで、比較器２３２、２３４、２３６、２３８及びタッグメモリ２１０とデータメモリ２２０の対応するウエーが活性化される。

図５は入力されたテクスチャデータの数がＣである時、テクスチャキャッシュメモリ装置１００の活性化領域を示している。テクスチャデータの数がＣである時、メモリアドレスのセットビットの幅Ｗは２−ビットに設定される。メモリアドレスがｘ−ビットであり、オフセットアドレスがｙ−ビットである時、タッグアドレスは（ｘ−ｙ−２）−ビットである。それで、キャッシュ装置２００の活性領域の大きさＳＩは

である。そこで、キャッシュ装置２００は２−ウエーセットアソシエーティブメモリと同様に動作する。図５はセットビットの値ＳＥＴが「０１」である場合を示している。それで、比較器２３２、２３６及びタッグメモリ２１０とデータメモリ２２０の対応するウエーが活性化される。

図６は入力されたテクスチャデータの数がＤである時、テクスチャキャッシュメモリ措置１００の活性化領域を示している。テクスチャデータの数がＤである時、メモリアドレスのセットビットの幅Ｗは３−ビットに設定される。メモリアドレスがｘ−ビットであり、オフセットアドレスがｙ−ビットである時、タッグアドレスは（ｘ−ｙ−３）−ビットである。それで、キャッシュ装置２００の活性領域の大きさＳＩは

である。そこで、キャッシュメモリ装置２００は１−ウエーセットアソシエーティブメモリと同様に動作する。図６はセットビットの値ＳＥＴが‘００１’である時を示している。それで、比較器２３２及びタッグメモリ２１０とデータメモリ２２０の対応するウエーが活性化される。１−ウエーで動作するキャッシュ装置は先に説明した８−ウエー、４−ウエー及び２−ウエーキャッシュ装置に比べて電力消費が一番少ない。例えば、テクスチャデータの数がＤ＝１であれば、キャッシュ装置１００が１−ウエーとして動作してもキャッシュヒット率は低くならない。

図７は本発明の望ましい実施例によるテクスチャキャッシュメモリ装置２００の動作を示すフローチャートである。

段階Ｓ７００で、キャッシュ装置２００内の制御ロジック２４０はラスタライザユニット１３２からテクスチャの数が入力される。

段階Ｓ７０２で、入力されたテクスチャの数に従って活性領域の大きさＳＩを決定する。活性領域の大きさＳＩはメモリアドレス内のセットビットの幅Ｗを決定することによって実行される。活性領域の大きさＳＩは

である。そこで、キャッシュ装置はＮ／ｋ−ウエーとして動作する。

段階Ｓ７０４で、制御ロジック２４０にラスタライザユニット１３２からメモリアドレスが入力される。

段階Ｓ７０６で、制御ロジック２４０は入力されたメモリアドレス内のセットビットの値に従って活性領域を選択し、選択された領域を活性化する。

段階Ｓ７０８で、比較ロジック２３０の内の活性化された比較器は入力されたメモリアドレス内のタッグと活性化されたタッグメモリ２１０のウエーに貯蔵されたタッグとを比較する。

以後、キャッシュ装置２００の動作は一般的なキャッシュメモリの動作と同一である。単に、キャッシュ装置２００の内の活性化された領域だけが有効な動作を実行する。キャッシュ装置２００の活性化された領域は次のテクスチャの数が入力される時までそのまま維持される。

例示的な望ましい実施例を利用して本発明を説明したが、本発明の範囲は開示された実施例に限定されないことがよく理解できよう。従って、請求範囲はこのような変更例及びその類似な構成の全てを含むものとして、広く解釈すべきである。

本発明の望ましい実施例による３次元グラフィック加速器を含むデジタル信号処理システムを示すブロック図である。 本発明の望ましい実施例によるテクスチャキャッシュメモリ装置の具体的な構成を示す図である。 本発明の望ましい実施例によるテクスチャキャッシュメモリ装置の動作に対する理解のための概念図で、入力されたテクスチャデータの数がＡである場合を示す図である。 本発明の望ましい実施例によるテクスチャキャッシュメモリ装置の動作に対する理解のための概念図で、入力されたテクスチャデータの数がＢである場合を示す図である。 本発明の望ましい実施例によるテクスチャキャッシュメモリ装置の動作に対する理解のための概念図で、入力されたテクスチャデータの数がＣである場合を示す図である。 本発明の望ましい実施例によるテクスチャキャッシュメモリ装置の動作に対する理解のための概念図で、入力されたテクスチャデータの数がＤである場合を示す図である。 本発明の望ましい実施例によるテクスチャキャッシュメモリ装置の動作を示すフローチャートである。

符号の説明

１００ デジタル信号処理システム
１１０ マイクロプロセッサ
１２０ 機能回路ブロック
１３０ ３次元グラフィック加速器
１３１ 幾何学処理ユニット
１３２ ラスタライザユニット
１４０ メモリコントローラ
１５０ システムバス

Claims (26)

1. テクスチャの数を入力する段階と、
   前記入力されたテクスチャの数に従ってテクスチャキャッシュメモリの活性領域の大きさを決定する段階とを含むことを特徴とするテクスチャキャッシュメモリの動作方法。
2. セットを含むアドレス信号を入力する段階をさらに含み、
   前記活性領域の大きさを決定する段階は、
   前記活性領域の前記決定された大きさに従って前記アドレス信号内の前記セットのビット幅を決定する段階を含むことを特徴とする請求項１に記載のテクスチャキャッシュメモリの動作方法。
3. 前記活性領域の大きさを決定する段階は、
   前記アドレス信号内の前記セットの値に基づいて前記テクスチャキャッシュメモリの前記活性領域を活性化する段階をさらに含むことを特徴とする請求項２に記載のテクスチャキャッシュメモリの動作方法。
4. 前記テクスチャキャッシュメモリはＮ個の領域を含むことを特徴とする請求項３に記載のテクスチャキャッシュメモリの動作方法。
5. 前記活性領域の大きさを決定する段階は、
   前記キャッシュメモリの前記Ｎ個の領域のうちＮ／ｋ（ｋ≦Ｎ）領域を前記活性領域として設定する段階を含むことを特徴とする請求項４に記載のテクスチャキャッシュメモリの動作方法。
6. 前記テクスチャは一つのオブジェクトにマッピングされることを特徴とする請求項１に記載のテクスチャキャッシュメモリの動作方法。
7. テクスチャの数を入力する段階と、
   前記入力されたテクスチャの数によってＮ−ウエーテクスチャキャッシュメモリ内のＮ／ｋ（ｋ≦Ｎ）−ウエーを活性領域として選択する段階とを含むことを特徴とするテクスチャキャッシュメモリの動作方法。
8. 前記選択されたウエーの数によってアドレス信号内のセットのビット幅を決定する段階と、
   アドレス信号を入力する段階と、
   前記入力されたアドレス信号内の前記セットのビット値に基づいて前記テクスチャキャッシュメモリの前記活性領域を活性化する段階とをさらに含むことを特徴とする請求項７に記載のテクスチャキャッシュメモリの動作方法。
9. 前記入力されたテクスチャの数と前記活性領域として選択されるウエーの数とは比例することを特徴とする請求項８に記載のテクスチャキャッシュメモリの動作方法。
10. 前記入力されたアドレス信号内の前記セットのビット値に基づいて前記テクスチャキャッシュメモリの（Ｎ−Ｎ／ｋ）−ウエーを非活性化する段階をさらに含むことを特徴とする請求項８に記載のテクスチャキャッシュメモリの動作方法。
11. 前記テクスチャキャッシュメモリは、
    タッグアドレスを貯蔵するＮ−ウエータッグメモリ及びデータを貯蔵するＮ−ウエーデータメモリを含み、
    前記活性領域選択段階は、
    前記入力されたテクスチャの数に従って前記タッグメモリのＮ−ウエーのうちＮ／ｋ−ウエー及びデータメモリのＮ−ウエーのうち（Ｎ／ｋ）−ウエーを前記活性領域として選択する段階を含むことを特徴とする請求項１０に記載のテクスチャキャッシュメモリの動作方法。
12. 前記活性領域として選択されたＮ／ｋ−ウエータッグメモリに貯蔵されたタッグアドレスと前記入力されたアドレス信号内にタッグアドレスとを比較する段階をさらに含むことを特徴とする請求項１１に記載のテクスチャキャッシュメモリの動作方法。
13. 前記テクスチャキャッシュメモリは、
    前記タッグメモリのＮ−ウエーに各々対応し、前記タッグメモリの対応するウエーに貯蔵されたタッグと前記入力されたアドレス信号内のタッグとを比較するためのＮ個の比較器とをさらに含み、
    前記入力されたテクスチャの数に従って前記比較器のうち前記活性領域として選択されたＮ／ｋ−ウエータッグメモリに対応するＮ／ｋ個の比較器を活性化する段階をさらに含むことを特徴とする請求項１１に記載のテクスチャキャッシュメモリの動作方法。
14. 前記比較器のうち選択されたＮ／ｋ個の比較器を除外した残りの比較器を非活性状態に設定する段階をさらに含むことを特徴とする請求項１３に記載のテクスチャキャッシュメモリの動作方法。
15. テクスチャを貯蔵するためのテクスチャキャッシュメモリと、
    テクスチャの数が入力され、入力されたテクスチャの数に従って前記テクスチャキャッシュメモリ内の活性領域の大きさを選択する制御ロジックとを含むことを特徴とするテクスチャキャッシュメモリ装置。
16. 前記制御ロジックは、
    アドレス信号が入力され、前記入力されたアドレス信号及び前記選択された大きさに応答して前記テクスチャキャッシュメモリ内の前記活性領域を選択することを特徴とする請求項１５に記載のテクスチャキャッシュメモリ装置。
17. 前記テクスチャキャッシュメモリはＮ個の領域を含むことを特徴とする請求項１６に記載のテクスチャキャッシュメモリ装置。
18. 前記制御ロジックは、
    前記キャッシュメモリの前記Ｎ個の領域のうちＮ／ｋ（ｋ≦Ｎ）領域を前記活性領域として設定することを特徴とする請求項１７に記載のテクスチャキャッシュメモリ装置。
19. タッグを貯蔵するＮ−ウエータッグメモリと、
    テクスチャデータを貯蔵するＮ−ウエーデータメモリと、
    前記タッグメモリのウエーに各々対応するＮ個の比較器と、
    テクスチャの数及びアドレス信号に応答して前記比較器中のＮ／ｋ（ｋ≦Ｎ）比較器を活性化する制御ロジックとを含むことを特徴とするテクスチャキャッシュメモリ装置。
20. 前記アドレス信号は、
    タッグ及びセットを含むことを特徴とする請求項１９に記載のテクスチャキャッシュメモリ装置。
21. 前記制御ロジックは、
    前記テクスチャの数に従って前記アドレス信号内の前記セットのビット幅を決定し、前記セットのビット値に応答して前記比較器中Ｎ／ｋ（ｋ≦Ｎ）比較器を活性化することを特徴とする請求項２０に記載のテクスチャキャッシュメモリ装置。
22. 前記比較器のうち活性化されたＮ／ｋ（ｋ≦Ｎ）比較器の各々は、
    前記アドレス信号内の前記タッグと前記対応するタッグメモリに貯蔵されたタッグとを比較することを特徴とする請求項２１に記載のテクスチャキャッシュメモリ装置。
23. 前記比較器のうちの残り（Ｎ−Ｎ／ｋ）比較器は非活性状態に置かれることを特徴とする請求項２２に記載のテクスチャキャッシュメモリ装置。
24. テクスチャデータを貯蔵するテクスチャキャッシュメモリ装置を含み、
    前記テクスチャキャッシュメモリ装置は、
    タッグを貯蔵するＮ−ウエータッグメモリと、
    テクスチャデータを貯蔵するＮ−ウエーデータメモリと、
    前記タッグメモリのウエーに各々対応するＮ個の比較器と、
    テクスチャの数及びアドレス信号に応答して前記比較器のうちＮ／ｋ（ｋ≦Ｎ）比較器を活性化する制御ロジックとを含むことを特徴とする３次元グラフィック加速器。
25. 前記制御ロジックは、
    前記テクスチャの数に従って前記アドレス信号内のセットのビット幅を決定し、前記セットアドレス信号内の前記セットのビット値に応答して前記比較器のうちＮ／ｋ（ｋ≦Ｎ）比較器を活性化することを特徴とする請求項２４に記載の３次元グラフィック加速器。
26. 前記比較器のうち活性化されたＮ／ｋ（ｋ≦Ｎ）比較器の各々は、
    前記アドレス信号内の前記タッグと前記対応するタッグメモリに貯蔵されたタッグとを比較することを特徴とする請求項２５に記載の３次元グラフィック加速器。

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