JP2006318334A - Information processor - Google Patents

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JP2006318334A
JP2006318334A JP2005142159A JP2005142159A JP2006318334A JP 2006318334 A JP2006318334 A JP 2006318334A JP 2005142159 A JP2005142159 A JP 2005142159A JP 2005142159 A JP2005142159 A JP 2005142159A JP 2006318334 A JP2006318334 A JP 2006318334A
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information processing
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Application number
JP2005142159A
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Japanese (ja)
Inventor
Masayuki Ito
Takeki Kondo
Yutaka Yoshida
雅之 伊藤
吉田  裕
雄樹 近藤
Original Assignee
Renesas Technology Corp
株式会社ルネサステクノロジ
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an information processor with excellent security protection of data and the easiness of debug. <P>SOLUTION: The processor is provided with: a decision circuit (131) for deciding whether or not the processor is in a secure state without observation from outside when a module (150) requiring security and an internal bus (160) capable of accessing the module are included; and a bus access shielding circuit (151) for separating the module from the internal bus on the basis of the decision result of the decision circuit. The security of the module is protected by the module, which requires the security, being separated from the internal bus. Also, by allowing an access via the internal bus with respect to other modules which do not require the security, debug is made possible. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、情報処理装置、特にそれにおける機密保護やデバッグ機能に関し、例えばマイクロプロセッサに適用して有効な技術に関する。 The present invention relates to an information processing apparatus, particularly relates to security and debug features in it, a technique effectively applied to, for example, a microprocessor.

情報処理装置の一例とされるマイクロプロセッサは、例えば携帯機器などに用いられるものに代表されるように、機器の利便性向上の要求から、ハードウェア、ソフトウェアの複雑化が進んでいる。 Microprocessor as an example of the information processing apparatus, as represented by, for example, those used in mobile equipment, the demand for improved convenience of the equipment, hardware, progressed complexity of software. 一方、今日の携帯機器では個人情報や課金情報など、より高い機密性や安全性が求められるデータを取り扱う機会が増加している。 On the other hand, such as personal information and billing information in today's portable devices, higher security and safety is the opportunity to handle the data that is required has increased.

ハードウェア、ソフトウェアの複雑化に伴い、開発効率向上を目的として、プロセッサ内部動作のデバッグ機能が年々高度化している。 Hardware, increased complexity of the software, for the purpose of developement, debugging features of the processor internal operation is advanced year by year. 今日のプロセッサでは、これらの機能を利用し、半導体集積回路(半導体集積回路)の一部の外部ピンに信号を接続することによって、プロセッサ内部動作を容易、かつ広範に操作、解析することが可能であり、今日のソフトウェア開発には必須の機能となっている。 In today's processors, using these functions, by connecting the signal to a part of the external pins of the semiconductor integrated circuit (semiconductor integrated circuit), it facilitates processor internal operation, and widely operated, can be analyzed , and the has become an essential function in the software development today.

このようなデバッグ機能は、その接続の容易性から、製品として機器に搭載された半導体集積回路においても利用可能である。 Such debugging, the ease of the connection, can also be utilized in a semiconductor integrated circuit mounted in the device as a product. しかし、先に示した通り今日の携帯機器ではデータの機密性が求められており、高度なデバッグ機能が、逆にデータの機密性を阻害する一因となっている。 However, as today's portable devices indicated above are data confidentiality is required, advanced debugging features have contributed to inhibit the confidentiality of the data is reversed. これらの相反する課題を解決するための技術として、機密保護コンピュータ環境を設定するための方法及びコンピュータシステムが知られている(例えば特許文献1参照)。 As a technique for solving these conflicting problems, a method and a computer system for setting the security computer environment is known (for example, see Patent Document 1).

特開2002−358137号公報(図1) JP 2002-358137 JP (FIG. 1)

例えば上記特許文献1に記載された技術のように、マイクロプロセッサ内部に機密情報が存在するか否かを示すラッチを設け、機密情報が存在している状態の時には、マイクロプロセッサ内部のデバッグ機構と、外部からの制御装置であるインサーキット・エミュレータ装置の接続を遮断することによって、機密情報の保護を実現することができる。 For example, as the technique described in Patent Document 1, provided with a latch which indicates whether the confidential information is present inside the microprocessor, in the state in which confidential information is present, the microprocessor inside the debug mechanism , by blocking the connection of the in-circuit emulator device is a control device from the outside, it is possible to realize the protection of confidential information. しかしながら、マイクロプロセッサのリセット直後から上記ラッチの状態設定が完了するまでの短期間において、エミュレータ装置からの機密情報抜き取り、もしくは上記ラッチの状態設定自体の無効化などの操作が行われる可能がある。 However, in the short term from immediately after the microprocessor reset until the state setting of the latch is completed, there is a possibility that extraction confidential information from the emulator device, or operations such as disabling state setting itself of the latch is performed. また、機密情報が存在している状態に設定された後に一切のデバッグ機能の利用が不可能とされると、マイクロプロセッサのデバッグの容易性が阻害される。 Further, when the confidential information is impossible the use of any debugging function after being set in a state exists, ease of debugging microprocessor is inhibited.

本発明の目的は、データの機密性の保護と、デバッグの容易性に優れた情報処理装置を提供することにある。 An object of the present invention is to provide a confidentiality protection of data, an excellent information processing apparatus to ease of debugging.

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。 To briefly explain the summary of typical inventions among the inventions disclosed in the present application is as follows.

〔1〕すなわち、内部バスと、上記内部バスを介してアクセスされるモジュールと、を含む情報処理装置において、外部からの観測を受けない状態をセキュア状態とし、外部からの観測を受ける状態を非セキュア状態とするとき、セキュア状態であるか非セキュア状態であるかを判定する判定回路と、上記判定回路の判定結果に基づいて、上記モジュールを上記内部バスから切り離すためのバスアクセス遮断回路とを設ける。 [1] That is, an internal bus, in the information processing apparatus including, a module to be accessed via the internal bus, and a state of not receiving the observation from outside the secure state, the condition being observed from the outside non when the secure state, a determination circuit whether the non-secure state or a secure state, based on the determination result of the determination circuit, and a bus access blocking circuit for disconnecting the module from the internal bus provided.

上記の手段によれば、判定回路は、セキュア状態であるか非セキュア状態であるかを判定し、バスアクセス遮断回路は、上記判定回路の判定結果に基づいて上記モジュールを上記内部バスから切り離す。 According to the above means, the determination circuit determines whether the non-secure state or a Secure state, the bus access blocking circuit disconnects the module from the internal bus on the basis of the determination result of the determination circuit. 機密性が要求されるモジュールが上記内部バスから切り離されることで、上記モジュールの機密性が保護される。 By modules confidentiality is required is disconnected from the internal bus, confidentiality of the module is protected. また、機密性が要求されない他のモジュールについては上記内部バスを介してアクセス可能とすることで、デバッグが可能とされる。 As for the other modules confidentiality is not required that it allows access via the internal bus, debugging is possible. このことが、データの機密性の保護とデバッグの容易性に優れた情報処理装置を提供を達成する。 This achieves provide excellent information processing apparatus to ease of confidentiality protection and debug data.

〔2〕内部バスと、上記内部バスを介してアクセスされるモジュールと、を含む情報処理装置において、外部からの観測を受けない状態をセキュア状態とし、外部からの観測を受ける状態を非セキュア状態とするとき、セキュア状態であるか非セキュア状態であるかを判定する判定回路と、上記モジュールの内部状態をスキャン可能なスキャン経路と、上記判定回路の判定結果に基づいて、上記モジュールを上記スキャン経路から切り離すためのスキャン経路遮断回路とを設ける。 [2] and the internal bus, in the information processing apparatus including, a module to be accessed via the internal bus, and a state of not receiving the observation from outside the secure state, the non-secure state condition being observed from the outside when the, a determination circuit in either unsecured state or a secure state, and scannable scan path the internal state of the module, based on the determination result of the determination circuit, the scan the module providing a scan path interruption circuit for disconnecting the path.

上記の手段によれば、スキャン経路遮断回路は、上記判定回路の判定結果に基づいて、上記モジュールを上記スキャン経路から切り離す。 According to the above means, the scan path-blocking circuit based on the determination result of the determination circuit, disconnecting the module from the scan path. 機密性が要求されるモジュールが上記スキャン経路から切り離されることで、上記モジュールの機密性が保護される。 By modules confidentiality is required is disconnected from the scan path, confidentiality of the module is protected. また、機密性が要求されない他のモジュールについては上記スキャン経路によるスキャンが可能とされることで、デバッグが可能とされる。 As for the other modules confidentiality is not required that are capable of scanning by the scan path, debugging is possible. このことが、データの機密性の保護とデバッグの容易性に優れた情報処理装置を提供を達成する。 This achieves provide excellent information processing apparatus to ease of confidentiality protection and debug data.

〔3〕上記〔2〕において、上記判定回路の判定結果に基づいて上記モジュールを上記内部バスから切り離すためのバスアクセス遮断回路を設けることができる。 [3] In the above [2], the module based on the determination result of the determining circuit can be provided with bus access blocking circuit for disconnecting from said internal bus.

〔4〕上記〔3〕において、上記情報処理装置は、内部動作のデバッグを可能とするデバッグ機能コントローラと、 [4] In the above [3], the information processing apparatus, a debugging function controllers to enable debugging of the internal operation,
上記デバッグ機能コントローラにおけるデバッグ機能の有効又は無効を指定可能な外部端子と、を含み、上記判定回路は、上記外部端子の論理状態に基づいて、セキュア状態と非セキュア状態との判定を行うように構成することができる。 Wherein the external terminal can be designated valid or invalid debugging function in the debug function controller, the decision circuit based on the logic states of the external terminals, so as to perform determination of a secure state and a non-secure state it can be configured.

〔5〕上記〔3〕において、上記情報処理装置は、上記内部バスを介して上記モジュールにアクセス可能な中央処理装置を含み、上記判定回路は、上記中央処理装置の動作状態を示す内部信号に基づいて、セキュア状態と非セキュア状態との判定を行うように構成することができる。 [5] In the above [3], the information processing apparatus includes a central processing unit capable of accessing the module via the internal bus, the decision circuit, the internal signal indicating the operating state of the central processing unit based on, it may be configured to make a determination of the secure state and the non-secure state.

〔6〕上記〔4〕において、上記判定回路は、上記デバッグ機能コントローラによって遷移指示信号がアサートされた場合に、非セキュア状態からセキュア状態に遷移するように構成することができる。 [6] In the above [4], the decision circuit may be configured to transition indication signal by the debug function controller when it is asserted, a transition from the non-secure state to secure state.

〔7〕上記〔6〕において、暗証キーを入力するためのコマンドを格納するための第1レジスタと、上記コマンドに基づいて入力された暗証キーを格納するための第2レジスタと、を含み、上記第1レジスタ内のコマンドと、上記第2レジスタ内の暗証キーとが整合する場合に、上記デバッグ機能コントローラによって遷移指示信号がアサートされるように構成することができる。 [7] In the above [6], comprising a first register for storing a command for entering a personal identification key, and a second register for storing a secret key input based on the command, and in the case where the command of the first register, and a secret key of the second register matching, can be configured to transition indication signal is asserted by the debug function controller.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。 To briefly explain advantageous effects obtained by typical ones of the inventions disclosed in the present application is as follows.

すなわち、データの機密性の保護又はデバッグの容易性に優れた情報処理装置を提供することができる。 That is, it is possible to provide an excellent information processing apparatus facilitates confidentiality protection or debugging data.

図2には、本発明にかかる情報処理装置の一例であるマイクロプロセッサの全体的な構成例が示される。 2 shows the overall configuration example of a microprocessor which is an example of the information processing apparatus according to the present invention is shown. 図2に示されるマイクロプロセッサ100は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコンなどの一つの半導体基板に形成される。 Microprocessor 100, shown in FIG. 2 is not particularly limited, by the known semiconductor integrated circuit fabrication techniques, are formed on a semiconductor substrate such as a single crystal silicon.

中央処理装置(CPU)140が設けられ、この中央処理装置140は、予め設定されたプログラムに従って所定の演算処理を行う。 A central processing unit (CPU) 140 is provided, the central processing unit 140 performs predetermined arithmetic processing in accordance with a preset program. MPEG画像圧縮アクセラレータ(MPEG)181が設けられ、このMPEG画像圧縮アクセラレータ181は、MPEG(Motion Picture Experts Group)画像の圧縮処理を行う。 MPEG image compression accelerator (MPEG) 181 is provided, the MPEG image compression accelerator 181 performs compression processing of MPEG (Motion Picture Experts Group) image. ダイレクトメモリアクセスコントローラ(DMAC)182が設けられ、このダイレクトメモリアクセスコントローラ182は、上記CPU140の介在無しにSRAM(スタティックランダムアクセスメモリ)187との間でデータのやり取りを可能とする。 Direct memory access controller (DMAC) 182 is provided, the direct memory access controller 182 allows the exchange of data between the SRAM (static random access memory) 187 without intervention of the CPU 140. デバッグテストコントローラ(DBGCNT)110が設けられ、このデバッグテストコントローラ110は、JTAG(IEEE 1149.1、“IEEE Standard Test Access Port and Boundary−Scan Architecture”)バス311を介して外部との間で所定の信号のやり取りを可能とし、マイクロプロセッサ100の内部動作のデバッグ動作を制御する。 Debug test controller (DBGCNT) 110 is provided, the debug test controller 110, JTAG (IEEE 1149.1, "IEEE Standard Test Access Port and Boundary-Scan Architecture") of a predetermined with the outside through the bus 311 to allow the exchange of signals, for controlling the debugging operation of the internal operation of the microprocessor 100. 暗号アクセラレータ(CRYPTO)150が設けられ、この暗号アクセラレータ150は、暗号/認証処理を行う。 Crypto accelerator (CRYPTO) 150 is provided, the encryption accelerator 150 performs encryption / authentication process. ここで、この暗号アクセラレータ(CRYPTO)150は、機密性を要求される情報を保持する機能モジュールの一例とされる。 Wherein the encryption accelerator (CRYPTO) 0.99 is an example of a functional module that holds information required confidentiality. バスアクセス遮断回路(BREAK)151が設けられ、このバスアクセス遮断回路(BREAK)151は、上記暗号アクセラレータ150を内部バス160切り離すことによって内部バス160を経由してのアクセスを禁止する。 Bus access blocking circuit (BREAK) 151 is provided, the bus access blocking circuit (BREAK) 151 prohibits access via the internal bus 160 by disconnecting the internal bus 160 to the encryption accelerator 150. 割り込みコントローラ(INTC)183が設けられ、この割り込みコントローラ183は、所定の割り込み優先順位に従って、上記CPU140に対する割り込み処理を行う。 The interrupt controller (INTC) 183 is provided, the interrupt controller 183 in accordance with a predetermined interrupt priority, an interrupt process for the CPU 140. システムコントローラ(SYSC)184が設けられ、このシステムコントローラ184は、マイクロプロセッサ100内の各種機能モジュールの動作を制御する。 System Controller (SYSC) 184 is provided, the system controller 184 controls the operation of the various functional modules of the microprocessor 100. セキュリティ状態コントローラ(SECC)130が設けられ、このセキュリティ状態コントローラ130は、現在の状態が、外部からの観測を受けないセキュア状態であるのか、外部からの観測を受ける非セキュア状態であるのかを判定し、それに基づいて上記バスアクセス遮断回路151などの動作を制御する。 Security state controller (SECC) 130 is provided, the security state controller 130 determines the current state, whether a secure state of not receiving the observation from the outside, whether a non-secure state for receiving the observation from the outside and controls the operations of the bus access blocking circuit 151 based thereon. バスステートコントローラ(BSC)185が設けられ、このバスステートコントローラ185は、メモリバス186を介して結合されたSRAM187がアクセスされる際のバスステートを制御する。 Bus state controller (BSC) 185 is provided, the bus state controller 185 controls the bus state when SRAM187 coupled via a memory bus 186 is accessed. システムリセットコントローラ(RSTCNT)120が設けられ、このシステムリセットコントローラ120は、マイクロプロセッサ100における各部へのリセット信号322の出力を決定する。 System reset controller (RSTCNT) 120 is provided, the system reset controller 120 determines the output of the reset signal 322 to the respective parts in the microprocessor 100.

図1には、上記マイクロプロセッサ100における主要部の詳細な構成が示される。 1 shows a detailed configuration of the main part of the microprocessor 100 is shown.

デバッグ機能コントローラ110は、外部から取り込まれたデバッグ機能有効化信号310によって有効化され、JTAGバス311からのコマンド入力によって動作する。 Debugging function controller 110 is enabled by the debug function validation signal 310 taken from the outside, operated by a command input from the JTAG bus 311. その動作は、スキャン経路200によるマイクロプロセッサ内状態の出力、または入力によるマイクロプロセッサ内状態の指定、また、内部バス160を経由して、CPU140などへのアクセスを行う。 Its operation is output by the scan path 200 with the microprocessor, or the specified state in the microprocessor according to the input, also via the internal bus 160, and accesses the like CPU 140. システムリセットコントローラ120は、外部からの入力であるリセット信号320や、CPU140からの内部的なリセット要求信号321の入力に基づいて、マイクロプロセッサ全域へのリセット信号322の出力を決定している。 System reset controller 120, the reset signal 320 and an input from the outside, based on the input internal reset request signal 321 from the CPU 140, and determines the output of the reset signal 322 to the microprocessor throughout.

セキュリティ状態コントローラ130は、セキュア状態であるか非セキュア状態であるかを判定する判定回路(JUDG)131と、その判定結果を保持可能なレジスタ132とを含み、現在の状態がセキュアであるか否かを示すセキュア状態信号350を出力する。 Security state controller 130, a determination circuit (JUDG) 131 determines whether the non-secure state or a secure state, and a register 132 that can hold the determination result, whether the current state is secure whether whether to output a secure state signal 350 showing the. ここで、セキュア状態とは、外部からの観測を受けない状態を意味する。 Here, a secure state means a state that is not subject to observation from the outside. 逆に非セキュア状態とは、外部からの観測を受ける状態を指す。 The non-secure state conversely, refers to a condition that would observe from the outside. ここで上記判定回路131は、デバッグ機能有効化信号310、外部端子T2を介して取り込まれるリセット信号320、内部リセット要求信号321、外部端子T3を介して取り込まれるセキュリティ機能有効化信号330、デバッグ機能コントローラ110からのセキュア状態への遷移を指示するセキュア状態遷移指示信号340などの各種信号に基づいて、セキュア状態であるか否かを判定する。 Wherein said judging circuit 131, the debug function enable signal 310, reset signal 320 taken in through the external terminal T2, the internal reset request signal 321, the security-feature-enablement signal 330 taken in through the external terminal T3, debugging function based on various signals such as secure state transition instruction signal 340 for instructing a transition to the secure state of the controller 110, it determines whether the secure state. 特に、上記デバッグ機能コントローラ110におけるデバッグ機能の有効又は無効を指定可能なデバッグ機能有効化信号310を取り込むための外部端子T1の論理状態によってセキュア状態か否かの判定が行われる。 In particular, the determination of whether a secure state by the logic state of the external terminals T1 for taking the possible debugging functions enable signal 310 to enable or disable the debugging function in the debug function controller 110 is performed. デバッグ機能有効化信号310によりデバッグ機能が有効とされる場合には非セキュア状態と判定される。 If the debugging functions is enabled by the debug function enable signal 310 it is determined to be non-secure state. また、上記判定回路131は、上記CPU140の動作状態を示す内部信号、例えば内部リセット要求信号321が有効とされる場合にも非セキュア状態と判定される。 Further, the determination circuit 131 is also determined a non-secure state if the internal signal indicating the operating state of the CPU 140, for example, the internal reset request signal 321 is enabled. 上記判定回路131での判定結果はセキュア状態レジスタ132に保持される。 Determination result of the determining circuit 131 is maintained in a secure state register 132. このセキュア状態レジスタ132の値は、バスアクセス遮断回路151や、スキャン経路遮断回路210、220に供給される。 The value of the secure status register 132, and bus access blocking circuit 151 is supplied to the scan path-blocking circuit 210, 220.

図3には、上記判定回路131の状態遷移が示される。 3 shows the state transition of the determination circuit 131 is shown.

401〜405はマイクロプロセッサ内の状態を表している。 401-405 represents the state of the microprocessor. 403はマイクロプロセッサ内のセキュア状態である。 403 is a secure state in the microprocessor. 401はパワーオフ状態(Power Off)であり、電源の供給と外部からのリセット信号320のアサートによって、501の遷移が発生し、リセット中であることを示すリセット中状態(Power−On Resetting)402に遷移する。 401 is a power-off state (Power Off), by the assertion of the reset signal 320 from the power supply and external, transition 501 occurs, the state during the reset indicating that it is reset (Power-On Resetting) 402 to transition to.

リセット中状態402において、リセット信号320がネゲートされると、遷移511、もしくは512を経て、セキュア状態403、もしくは非セキュア状態である404に遷移する。 In the reset in state 402, a reset signal 320 is negated, via a transition 511 or 512, a transition to the secure state 403, or a non-secure state 404. 遷移511が発生するか、遷移512が発生するかは、リセット信号320がネゲートされた時点でのデバッグ機能有効化信号310や、セキュリティ機能有効化信号330の論理状態によって決定される。 Or transition 511 occurs, the transition 512 is either generated, debugging functions enable signal 310 and at the time when the reset signal 320 is negated, is determined by the logic state of the security-feature-enablement signal 330. デバッグ機能有効化信号310がネゲートされ、かつ、セキュリティ機能有効化信号330がアサートされた状態、すなわち、デバッグ機能が無効とされ、かつ、セキュリティ機能が有効とされた状態でのみ、リセット中状態402からセキュア状態403への遷移511が発生する。 Debug features enable signal 310 is negated, and the state of the security-feature-enablement signal 330 is asserted, i.e., the debug function is disabled, and only when the security feature is enabled, reset in state 402 transition 511 to the secure state 403 is generated from.

セキュア状態(Secure)403、非セキュア状態( Non Secure)404、及びリセット状態(Internal Resetting)405において、リセット信号320がアサートされた場合には、それぞれ、遷移521、522、523によって、リセット中状態402に遷移する。 Secure state (Secure) 403, non-secure state (Non Secure) 404, and in the reset state (Internal Resetting) 405, if the reset signal 320 is asserted, respectively, by transition 521, state during reset transitions to 402.

セキュア状態403、非セキュア状態404においては、CPU140がプログラムの実行中であり、そのプログラムからの自発的な要求、もしくはプログラムが意図しない動作によって発生した、CPU140内の異常状態によって発生する要求によって、内部リセット要求信号321がアサートされる。 Secure state 403, in the non-secure state 404, CPU 140 is currently being executed by the program, spontaneous request from the program, or the program is generated by an unintended operation by the request generated by the abnormal state in the CPU 140, internal reset request signal 321 is asserted. その場合には、遷移531,532によって、内部リセット要求によるリセット状態405に遷移する。 In this case, by a transition 531, 532, a transition to the reset state 405 by the internal reset request.

状態405からは、リセットの解除によって遷移533が発生し、非セキュア状態404にのみ到達し得る。 From state 405, transition 533 occurs by the release of reset can only reach the non-secure state 404. これは、前述の通り、内部リセット要求によるリセット状態405の発生が、プログラムの意図しない動作に起因することがあるためであり、不正なプログラムによるセキュアリソース150のアクセスを未然に防ぐ意味がある。 This, as described above, generation of the reset state 405 by the internal reset request is because there may result from unintentional operation of the program, it makes sense prevent access secure resource 150 by unauthorized programs.

また、状態404からは、デバッグ機能コントローラからの遷移指示信号であるセキュア状態遷移指示信号340の通知を受けた場合に、遷移541が発生して、状態403に遷移する。 Further, from the state 404, when receiving the notification of the secure state transition indication signal 340 is a transition indication signal from the debug function controller, transition 541 occurs, a transition to a state 403.

以上によって決定されたセキュア状態レジスタ132によって、バスアクセス遮断回路151や、スキャン経路遮断回路210、220の動作が決定される。 By the secure status register 132 as determined by the above, and bus access blocking circuit 151, the operation of the scan path-blocking circuit 210 and 220 is determined. バスアクセス遮断回路151は、セキュア状態レジスタ132の内容によって、セキュア状態であれば、マイクロプロセッサ内バスである160からのバスアクセスを通過させて、セキュアリソース150の情報参照を可能にし、逆に非セキュア状態ならば、バスアクセス遮断回路151を介してバスアクセスを遮断することによってセキュアリソース150の情報を保護する。 Bus access blocking circuit 151, the contents of the secure status register 132, if the secure state, is passed through the bus access from 160 within the microprocessor bus, to allow data reference of the secure resource 150, a non-reversed if the secure state, to protect the information the secure resource 150 by blocking the bus access via the bus access blocking circuit 151.

また、判定回路131によりセキュア状態と判定された場合には、図1におけるスキャン経路遮断回路210,220内のスイッチがノード211、221側に接続されて、セキュアリソース160を含めたスキャン経路が構成される。 Further, when the determination circuit 131 is determined to secure state is connected to the switch node 211 and 221 side in the scan path-blocking circuit 210 and 220 in FIG. 1, the scan path including secure resource 160 configuration It is. この状態で、スキャン経路200によりテストパターン信号のスキャンイン、スキャンアウトが可能とされる。 In this state, it is the scan path 200 scanned in the test pattern signal, and can be scanned out.

一方、判定回路131により非セキュア状態と判定された場合には、スキャン経路遮断回路210,220内のスイッチはノード212,222側に接続される。 On the other hand, if it is determined by the determination circuit 131 and the non-secure state, the switch of the scan path-blocking circuit 210, 220 is connected to node 212 and 222 side. つまり、暗号アクセラレータ150は、スキャン経路遮断回路210,220によってスキャン経路200から切り離され、それによって、暗号アクセラレータ150内の情報がスキャン経路200を介して流出することが阻止される(機密保護)。 In other words, the cryptographic accelerator 150 is disconnected from the scan path 200 by a scan path-blocking circuit 210, thereby it is prevented that the information in the crypto accelerator 150 flows out through the scan path 200 (security). この場合、スキャン経路遮断回路210,220内のスイッチはノード212,222側に接続されることから、スキャン経路200は、暗号アクセラレータ150をバイパスする形となっており、暗号アクセラレータ150以外については、スキャン経路200によるスキャンイン、スキャンアウトが可能とされる。 In this case, since the switch of the scan path-blocking circuit 210 and 220 is connected to node 212 and 222 side, the scan path 200 has a shape that bypasses the crypto accelerator 150, except for the cryptographic accelerator 150, scan path 200 by the scan-in is possible scan-out.

次に、暗号アクセラレータ150が、CPU140などから内部バス160を介してアクセスされた場合の動作について説明する。 The encryption accelerator 150, the operation of the case where it is accessed via the internal bus 160 etc. CPU 140.

図4には、セキュア状態レジスタ132のフラグ設定によってセキュア状態が示された状態、すなわち、バスアクセス遮断回路151によって暗号アクセラレータ150が内部バス160に結合されている状態のタイミングチャートが示される。 4 shows a state in which the secure state is indicated by the flag setting of the secure status register 132, i.e., the cryptographic accelerator 150 is a timing chart of the state coupled to the internal bus 160 is indicated by the bus access blocking circuit 151.

図4において、600、601は、バス160の動作クロック期間(サイクル期間)を示す。 4, 600, 601 illustrate the operation clock period of the bus 160 (cycle period). 610、611、612はそれぞれ暗号アクセラレータ150に対するバスアクセス要求、コマンド、アドレス信号を示しており、613に示すアドレス値は暗号アクセラレータ150に割り当てられたアドレスとされる。 610, 611, 612 bus access request to the cryptographic accelerator 150, respectively, the command indicates an address signal, the address values ​​shown in 613 is the address assigned to the cryptographic accelerator 150. また、620、621、622はそれぞれ暗号アクセラレータ150からのバスアクセス受理応答、アクセス許可/不許可応答、データである。 The bus access acknowledgment response from each 620,621,622 crypto accelerator 150, permission / non-permission response is data. バスアクセス遮断回路151によって暗号アクセラレータ150が内部バス160に結合されている状態では、サイクル期間600で出力された読み出しコマンドに対し、サイクル期間601において、アクセス許可状態(OK)が示され、そしてその読み出しデータ623が内部バス160に出力される。 In the state where the cryptographic accelerator 150 by the bus access blocking circuit 151 is coupled to an internal bus 160, to the read command which is output by the cycle period 600, the cycle period 601, the access permission state (OK) is indicated, and that read data 623 is output to the internal bus 160.

図5には、セキュア状態レジスタ132のフラグ設定によって非セキュア状態が示された状態、すなわち、バスアクセス遮断回路151によって暗号アクセラレータ150が内部バス160から切り離された状態のタイミングチャートが示される。 5 shows a state where the non-secure state is indicated by the flag setting of the secure status register 132, i.e., a timing chart of the state of cryptographic accelerator 150 is disconnected from the internal bus 160 by the bus access blocking circuit 151 is shown.

図5において、700、701は、バス160の動作クロック期間(サイクル期間)を示し、610、611、612、620、621、622の信号、及び613のアドレス値は、図4に示される場合と同様である。 5, 700 and 701, show the operating clock period of the bus 160 (cycle period), signals 610,611,612,620,621,622, and the address value of 613, the case shown in FIG. 4 it is the same.

バスアクセス遮断回路151によって暗号アクセラレータ150が内部バス160から切り離された場合には、サイクル期間700から出された読み出しコマンドに対し、サイクル期間701において、アクセスが不許可(NG)であることのみが内部バス160に出力され、暗号アクセラレータ150内のデータは内部バス160に出力されない。 If the cryptographic accelerator 150 by the bus access blocking circuit 151 is disconnected from the internal bus 160, to the read command issued from the cycle period 700, the cycle period 701, only access is not permitted (NG) is is output to the internal bus 160, the data from the crypto accelerator 150 is not output to the internal bus 160.

図6には、デバッグ機能コントローラ110がセキュア状態遷移指示信号340をアサートするまでの動作が示される。 Figure 6 is a debug function controller 110 operation up to assert a secure state transition instruction signal 340 is shown. 図中のTCK、TRST*(*はローアクティブを示す)、TMS、TDIは、JTAGバス311に含まれる信号である。 TCK in FIG, TRST * (* indicates a low active), TMS, TDI is a signal in the JTAG bus 311. TAP−STATEは、JTAGに準拠したデバッグ機能コントローラ110内のステートマシンの状態を示しており、SDIR、SDDRはデバッグ機能コントローラ110内のレジスタである。 TAP-STATE shows the state of the state machine debugging features controller 110 conforming to JTAG, SDIR, SDDR is a register debugging function controller 110. また、800から820はTCK信号に同期したクロックサイクル期間を示す。 Further, 800 from 820 denotes a clock cycle period in synchronization with the TCK signal.

サイクル800において、TAP−STATEのリセット信号であるTRST*が解除となり、サイクル801以降、TMS、TDI信号の入力にしたがってTAP−STATE及び内部レジスタの値が設定される。 In cycle 800, a reset signal of TAP-STATE TRST * becomes released after cycle 801, TMS, the value of the TAP-STATE and internal registers are set according to the input of the TDI signal.

サイクル805から808にかけて、セキュア状態遷移指示信号を出力するための暗証キーを入力するためのコマンド830をTDIから入力し、サイクル810にてSDIRレジスタにそのコマンドが格納される。 Over the cycle 805 808, a command 830 for inputting a personal identification key for outputting a secure state transition instruction signal inputted from the TDI, the command is stored in the SDIR register in cycle 810. また、暗証キー831をサイクル813からサイクル816にかけてTDIから入力し、サイクル819にてSDDRレジスタにその暗証キー831が格納される。 Also, input from TDI to secret key 831 over the cycle 813 to cycle 816, the secret key 831 to SDDR register in cycle 819 is stored.

セキュア状態遷移指示信号340は、サイクル819まではネゲート状態であるが、サイクル819においてSDIRとSDDRにそれぞれ格納されたコマンド830と、暗証キー831のデータとが整合することを以って、サイクル820にてアサート状態となる。 Secure state transition instruction signal 340 is up cycle 819 is negated state, a command 830 stored respectively in the SDIR and SDDR in cycle 819, drives out the data of the secret key 831 is aligned, the cycle 820 the asserted state at. 尚、コマンド830と、暗証キー831のデータとが整合しない場合、セキュア状態遷移指示信号340はアサートされない。 Incidentally, a command 830, if the data of the secret key 831 do not match, the secure state transition instruction signal 340 is not asserted.

上記の例によれば、以下の作用効果を得ることができる。 According to the above example, it is possible to obtain the following effects.

(1)セキュア状態判定回路131は、セキュア状態であるか非セキュア状態であるかを判定し、バスアクセス遮断回路151は、上記セキュア状態判定回路131の判定結果に基づいて暗号アクセラレータ150を内部バス160から切り離す。 (1) Secure state determining circuit 131 determines whether the non-secure state or a Secure state, the bus access blocking circuit 151, an internal bus crypto accelerator 150 on the basis of the determination result of the secure state decision circuit 131 detach from 160. 機密性が要求される暗号アクセラレータ150のみが上記内部バス160から切り離されることで、上記暗号アクセラレータ150の機密性が保護される。 By only crypto accelerator 150 confidentiality is required is disconnected from the internal bus 160, the confidentiality of the encryption accelerator 150 is protected. また、機密性が要求されない他の機能モジュールについては上記内部バス160を介してアクセス可能とすることで、デバッグが可能とされる。 As for the other functional modules confidentiality is not required that it allows access via the internal bus 160, debugging is possible. これによって、データの機密性の保護とデバッグの容易性の双方を達成することができる。 Thereby, it is possible to achieve both ease of confidentiality protection and debug data.

(2)スキャン経路遮断回路210,220は、上記セキュア状態判定回路131の判定結果に基づいて、上記暗号アクセラレータ150を上記スキャン経路200から切り離す。 (2) scan path-blocking circuit 210 and 220, based on the determination result of the secure state decision circuit 131, disconnecting the cryptographic accelerator 150 from the scan path 200. 機密性が要求される上記暗号アクセラレータ150が上記スキャン経路200から切り離されることで、上記暗号アクセラレータ150の機密性が保護される。 By the crypto accelerator 150 confidentiality is required is disconnected from the scan path 200, the confidentiality of the encryption accelerator 150 is protected. また、機密性が要求されない他の機能モジュールについては上記スキャン経路200によるスキャンが可能とされることで、デバッグが可能とされる。 As for the other functional modules confidentiality is not required that are capable of scanning by the scan path 200, debugging is possible. これによって、データの機密性の保護とデバッグの容易性の双方を達成することができる。 Thereby, it is possible to achieve both ease of confidentiality protection and debug data.

(3)図1に示される構成では、上記(1),(2)の双方の作用効果を奏するため、データの機密性の保護とデバッグの容易性がさらに向上される。 (3) In the configuration shown in FIG. 1, the (1), (2) for achieving the both effects of the ease of confidentiality protection and debug data is further improved.

以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Has been specifically described the invention made by the above inventors, the present invention is not limited thereto but can naturally be variously modified without departing from the gist thereof.

例えば、図6におけるセキュア状態遷移指示信号出力のための入力条件を、単純な暗証キー入力ではなく、公開鍵暗号などを用いたプロトコルに変更することができる。 For example, it is possible to change the input condition for the secure state transition instruction signal output in Figure 6, rather than a simple password key input, the protocol using a public key encryption.

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロプロセッサに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種情報処理装置に広く適用することができる。 Has been described as applied the invention made by the present inventors to a microprocessor which is the field as the background in the above description, the present invention is not limited thereto, widely various information processing apparatus it is possible to apply.

本発明は、少なくとも機密性が要求されるモジュールを含むことを条件に適用することができる。 The present invention is applicable on condition that a module at least confidentiality is required.

本発明にかかる半導体集積回路の一例であるマイクロプロセッサにおける主要部の構成例ブロック図である。 It is a structural block diagram of a main part of a microprocessor which is an example of a semiconductor integrated circuit according to the present invention. 上記マイクロプロセッサの全体的な構成例ブロック図である。 An overall structural block diagram of the microprocessor. 上記マイクロプロセッサに含まれる判定回路の状態遷移説明図である。 Is a state transition diagram of a decision circuit included in the microprocessor. 上記マイクロプロセッサにおける主要動作のタイミング図である。 It is a timing diagram of the main operation in the microprocessor. 上記マイクロプロセッサにおける主要動作のタイミング図である。 It is a timing diagram of the main operation in the microprocessor. 上記マイクロプロセッサにおける主要動作のタイミング図である。 It is a timing diagram of the main operation in the microprocessor.

符号の説明 DESCRIPTION OF SYMBOLS

100 マイクロプロセッサ 110 デバッグ機能コントローラ 120 システムリセットコントローラ 130 セキュリティ状態コントローラ 131 セキュア状態判定回路 132 セキュア状態レジスタ 140 CPU 100 the microprocessor 110 debug function controller 120 a system reset controller 130 security status controller 131 secure state decision circuit 132 Secure state register 140 CPU
150 暗号アクセラレータ 151 バスアクセス遮断回路 160 内部バス 200 スキャン経路 210、220 スキャン経路遮断回路 310 デバッグ機能有効化信号 311 JTAGバス 320 リセット信号 321 内部リセット要求信号 330 セキュリティ機能有効化信号 150 crypto accelerator 151 bus access blocking circuit 160 internal bus 200 scan path 210, 220 scan path-blocking circuit 310 debug function enable signal 311 JTAG bus 320 reset signal 321 internal reset request signal 330 security-feature-enablement signal

Claims (7)

  1. 内部バスと、 And an internal bus,
    上記内部バスを介してアクセスされるモジュールと、を含む情報処理装置であって、 An information processing apparatus comprising: a module that is accessed via the internal bus,
    外部からの観測を受けない状態をセキュア状態とし、外部からの観測を受ける状態を非セキュア状態とするとき、 A state that is not subject to observation from the outside as a secure state, when the state to receive the observation from the outside and non-secure state,
    セキュア状態であるか非セキュア状態であるかを判定する判定回路と、 A determination circuit in either unsecured state or a secure state,
    上記判定回路の判定結果に基づいて、上記モジュールを上記内部バスから切り離すためのバスアクセス遮断回路と、を含むことを特徴とする情報処理装置。 It said on the basis of the determination result judgment circuit, an information processing apparatus characterized by comprising: a bus access blocking circuit for disconnecting the module from the internal bus.
  2. 内部バスと、 And an internal bus,
    上記内部バスを介してアクセスされるモジュールと、を含む情報処理装置であって、 An information processing apparatus comprising: a module that is accessed via the internal bus,
    外部からの観測を受けない状態をセキュア状態とし、外部からの観測を受ける状態を非セキュア状態とするとき、 A state that is not subject to observation from the outside as a secure state, when the state to receive the observation from the outside and non-secure state,
    セキュア状態であるか非セキュア状態であるかを判定する判定回路と、 A determination circuit in either unsecured state or a secure state,
    上記モジュールの内部状態をスキャン可能なスキャン経路と、 And scannable scan path the internal state of the module,
    上記判定回路の判定結果に基づいて、上記モジュールを上記スキャン経路から切り離すためのスキャン経路遮断回路と、を含むことを特徴とする情報処理装置。 It said on the basis of the determination result judgment circuit, an information processing apparatus characterized by comprising: a scan path interruption circuit for disconnecting the module from the scan path.
  3. 上記判定回路の判定結果に基づいて、上記モジュールを上記内部バスから切り離すためのバスアクセス遮断回路を更に含む請求項2記載の情報処理装置。 It said on the basis of the determination result judgment circuit, further information processing apparatus according to claim 2, further comprising a bus access blocking circuit for disconnecting the module from the internal bus.
  4. 上記情報処理装置は、内部動作のデバッグを可能とするデバッグ機能コントローラと、 The information processing apparatus includes a debugging function controllers to enable debugging of the internal operation,
    上記デバッグ機能コントローラにおけるデバッグ機能の有効又は無効を指定可能な外部端子と、を含み、上記判定回路は、上記外部端子の論理状態に基づいて、セキュア状態と非セキュア状態との判定を行う請求項3記載の情報処理装置。 Wherein the external terminal can be designated valid or invalid debugging function in the debug function controller, the decision circuit, the claims based on the logic states of the external terminals, and determines the secure state and the non-secure state 3 the information processing apparatus according.
  5. 上記情報処理装置は、上記内部バスを介して上記モジュールにアクセス可能な中央処理装置を含み、上記判定回路は、上記中央処理装置の動作状態を示す内部信号に基づいて、セキュア状態と非セキュア状態との判定を行う請求項3記載の情報処理装置。 The information processing apparatus includes a central processing unit capable of accessing the module via the internal bus, the decision circuit, based on the internal signal indicating the operating state of the central processing unit, the secure state and the non-secure state determining information processing apparatus according to claim 3, wherein performing the.
  6. 上記判定回路は、上記デバッグ機能コントローラによって遷移指示信号がアサートされた場合に、非セキュア状態からセキュア状態に遷移する請求項4記載の情報処理装置。 The determination circuit, when the transition indication signal by the debug function controller is asserted, the information processing apparatus according to claim 4, wherein the transition from the non-secure state to secure state.
  7. 暗証キーを入力するためのコマンドを格納するための第1レジスタと、 A first register for storing a command for entering a personal identification key,
    上記コマンドに基づいて入力された暗証キーを格納するための第2レジスタと、を含み、上記第1レジスタ内のコマンドと、上記第2レジスタ内の暗証キーとが整合する場合に、上記デバッグ機能コントローラによって遷移指示信号がアサートされる請求項6記載の情報処理装置。 Anda second register for storing a secret key input based on the command, if the command of the first register, and the personal identification key of the second register are aligned, the debugging function the information processing apparatus according to claim 6, wherein the transition indication signal is asserted by the controller.
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