JP2006310578A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は半導体装置および半導体装置の製造方法に関し、特に、多結晶シリコンを用いて構成された容量素子と高耐圧トランジスタとが混在する半導体装置に適用して好適なものである。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and is particularly suitable for application to a semiconductor device in which a capacitor element made of polycrystalline silicon and a high voltage transistor are mixed.
従来の半導体装置では、高耐圧トランジスタが形成される半導体基板上に、上部電極および下部電極が多結晶シリコンにてそれぞれ構成された容量素子を混載させる方法がある。ここで、高耐圧トランジスタのゲート絶縁膜を半導体基板の熱酸化にて形成する時に、容量素子の下部電極を構成する多結晶シリコンが熱酸化にて消失することを防止するため、容量素子の下部電極を構成する多結晶シリコンをシリコン窒化膜で覆ってから、半導体基板を選択酸化することが行われている。 In a conventional semiconductor device, there is a method of mounting capacitive elements each having an upper electrode and a lower electrode made of polycrystalline silicon on a semiconductor substrate on which a high breakdown voltage transistor is formed. Here, when the gate insulating film of the high breakdown voltage transistor is formed by thermal oxidation of the semiconductor substrate, in order to prevent the polycrystalline silicon constituting the lower electrode of the capacitive element from disappearing due to thermal oxidation, The semiconductor substrate is selectively oxidized after the polycrystalline silicon constituting the electrode is covered with a silicon nitride film.
また、例えば、特許文献1には、スプリットゲート型メモリトランジスタと容量素子と他の容量素子とを同一チップに混載する時に、容量素子と他の容量素子の容量値をそれぞれ所望の値に調整できるようにするために、容量素子の誘電体膜を熱酸化膜、シリコン窒化膜および熱酸化膜にて構成し、他の容量素子の誘電体膜をCVDシリコン酸化膜、熱酸化膜、シリコン窒化膜および熱酸化膜にて構成する方法が開示されている。
しかしながら、従来の半導体装置では、高耐圧トランジスタと混載される容量素子の誘電体膜として用いられるシリコン窒化膜が、高耐圧トランジスタのゲート絶縁膜を選択酸化にて形成するために用いられるシリコン窒化膜とが別々に形成されるため、製造工程が長くなるという問題があった。
また、特許文献1には、高耐圧トランジスタのゲート絶縁膜を半導体基板の選択酸化にて形成する時に、その選択酸化に用いられるシリコン窒化膜を、高耐圧トランジスタと混載される容量素子の誘電体膜として用いる方法は開示されていない。
However, in the conventional semiconductor device, the silicon nitride film used as the dielectric film of the capacitive element mixed with the high breakdown voltage transistor is used to form the gate insulating film of the high breakdown voltage transistor by selective oxidation. And are formed separately, there is a problem that the manufacturing process becomes long.
Further,
そこで、本発明の目的は、製造工程の簡略化を図りつつ、多結晶シリコンを用いて構成された容量素子と高耐圧トランジスタとを同一基板上に混在させることが可能な半導体装置および半導体装置の製造方法を提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a semiconductor device capable of mixing a capacitive element and a high breakdown voltage transistor formed using polycrystalline silicon on the same substrate while simplifying the manufacturing process. It is to provide a manufacturing method.
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板の選択酸化にて形成された熱酸化膜と、前記熱酸化膜をゲート絶縁膜として有する電界効果型トランジスタと、前記半導体基板上に配置され、前記選択酸化に用いられる酸化防止膜を誘電体膜として有する容量素子とを備えることを特徴とする。
これにより、容量素子の電極が酸化されることを防止しつつ、電界効果型トランジスタのゲート絶縁膜を厚膜化することが可能となるとともに、ゲート絶縁膜を選択酸化にて形成するための酸化防止膜とは別個に容量素子の誘電体膜を形成する必要がなくなる。このため、製造工程の簡略化を図りつつ、高耐圧トランジスタと容量素子とを同一基板上に混載することが可能となる。
In order to solve the above-described problem, according to a semiconductor device of one embodiment of the present invention, a thermal oxide film formed by selective oxidation of a semiconductor substrate, and a field effect type having the thermal oxide film as a gate insulating film It is characterized by comprising a transistor and a capacitor element that is disposed on the semiconductor substrate and has an antioxidant film as a dielectric film used for the selective oxidation.
As a result, it is possible to increase the thickness of the gate insulating film of the field effect transistor while preventing the electrode of the capacitive element from being oxidized, and the oxidation for forming the gate insulating film by selective oxidation. It is not necessary to form a dielectric film for the capacitor element separately from the prevention film. For this reason, it is possible to mount the high voltage transistor and the capacitor on the same substrate while simplifying the manufacturing process.
また、本発明の一態様に係る半導体装置によれば、半導体基板の選択酸化にて形成された第1熱酸化膜と、前記第1熱酸化膜をゲート絶縁膜として有する高耐圧トランジスタと、前記半導体基板の熱酸化にて形成された第2熱酸化膜と、前記第2熱酸化膜をゲート絶縁膜として有する低耐圧トランジスタと、前記半導体基板上に配置され、前記選択酸化に用いられる酸化防止膜を誘電体膜として有する容量素子とを備えることを特徴とする。 In addition, according to the semiconductor device of one embodiment of the present invention, the first thermal oxide film formed by selective oxidation of the semiconductor substrate, the high breakdown voltage transistor having the first thermal oxide film as a gate insulating film, A second thermal oxide film formed by thermal oxidation of a semiconductor substrate, a low breakdown voltage transistor having the second thermal oxide film as a gate insulating film, and an anti-oxidation disposed on the semiconductor substrate and used for the selective oxidation And a capacitor having a film as a dielectric film.
これにより、容量素子の電極が酸化されることを防止しつつ、膜厚が互いに異なるゲート絶縁膜を同一基板上に形成することが可能となるとともに、ゲート絶縁膜を選択酸化にて形成するための酸化防止膜とは別個に容量素子の誘電体膜を形成する必要がなくなる。このため、製造工程の簡略化を図りつつ、低耐圧トランジスタおよび高耐圧トランジスタと容量素子とを同一基板上に混載することが可能となる。 This makes it possible to form gate insulating films having different thicknesses on the same substrate while preventing the electrodes of the capacitor elements from being oxidized, and to form the gate insulating film by selective oxidation. It is not necessary to form the dielectric film of the capacitor element separately from the antioxidant film. For this reason, it is possible to mount the low breakdown voltage transistor, the high breakdown voltage transistor and the capacitor on the same substrate while simplifying the manufacturing process.
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成された下層多結晶シリコン層と、前記半導体基板の選択酸化にて形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟み込むようにして前記半導体基板に形成されたソース/ドレイン層と、前記下層多結晶シリコン層上に配置され、前記選択酸化に用いられた酸化防止膜と、前記酸化防止膜を介して前記下層多結晶シリコン層上に形成された上層多結晶シリコン層とを備えることを特徴とする。 According to the semiconductor device of one embodiment of the present invention, the insulating film formed on the semiconductor substrate, the lower polycrystalline silicon layer formed on the insulating film, and the selective oxidation of the semiconductor substrate. A gate insulating film formed on the semiconductor substrate, a gate electrode formed on the gate insulating film, a source / drain layer formed on the semiconductor substrate so as to sandwich the gate electrode, and a lower polycrystalline silicon layer And an antioxidant film used for the selective oxidation, and an upper polycrystalline silicon layer formed on the lower polycrystalline silicon layer via the antioxidant film.
これにより、容量素子の電極として多結晶シリコン層が用いられる場合においても、容量素子の電極が消失することを防止しつつ、ゲート絶縁膜を厚膜化することが可能となるとともに、ゲート絶縁膜を選択酸化にて形成するための酸化防止膜と容量素子の誘電体膜とを兼用することができる。このため、ゲート絶縁膜を選択酸化にて形成するための酸化防止膜とは別個に容量素子の誘電体膜を形成する必要がなくなり、製造工程の簡略化を図りつつ、高耐圧トランジスタと容量素子とを同一基板上に混載することが可能となる。 This makes it possible to increase the thickness of the gate insulating film while preventing the electrode of the capacitive element from disappearing even when a polycrystalline silicon layer is used as the electrode of the capacitive element. Can be used both as an antioxidant film for forming the film by selective oxidation and a dielectric film of the capacitor element. Therefore, it is not necessary to form the dielectric film of the capacitor element separately from the antioxidant film for forming the gate insulating film by selective oxidation, and the high breakdown voltage transistor and the capacitor element can be simplified while simplifying the manufacturing process. Can be mixed and mounted on the same substrate.
また、本発明の一態様に係る半導体装置によれば、半導体基板上の一部の領域に形成された絶縁膜と、前記絶縁膜上に形成された下層多結晶シリコン層と、前記半導体基板の選択酸化にて形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成された第1ゲート電極と、前記第1ゲート電極を挟み込むようにして前記半導体基板に形成された第1ソース/ドレイン層と、前記半導体基板の熱酸化にて形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成された第2ゲート電極と、前記第2ゲート電極を挟み込むようにして前記半導体基板に形成された第2ソース/ドレイン層と、前記下層多結晶シリコン層上に配置され、前記選択酸化に用いられた酸化防止膜と、前記酸化防止膜を介して前記下層多結晶シリコン層上に形成された上層多結晶シリコン層とを備えることを特徴とする。 In addition, according to the semiconductor device of one embodiment of the present invention, an insulating film formed in a partial region on the semiconductor substrate, a lower polycrystalline silicon layer formed on the insulating film, and the semiconductor substrate A first gate insulating film formed by selective oxidation, a first gate electrode formed on the first gate insulating film, and a first gate formed on the semiconductor substrate so as to sandwich the first gate electrode. A source / drain layer, a second gate insulating film formed by thermal oxidation of the semiconductor substrate, a second gate electrode formed on the second gate insulating film, and the second gate electrode are sandwiched therebetween. A second source / drain layer formed on the semiconductor substrate, an antioxidant film disposed on the lower polycrystalline silicon layer and used for the selective oxidation, and the lower polycrystalline layer through the antioxidant film Shape on silicon layer Characterized in that it comprises a by upper layer polycrystalline silicon layer.
これにより、容量素子の電極として多結晶シリコン層が用いられる場合においても、容量素子の電極が消失することを防止しつつ、膜厚が互いに異なるゲート絶縁膜を同一基板上に形成することが可能となるとともに、ゲート絶縁膜を選択酸化にて形成するための酸化防止膜と容量素子の誘電体膜とを兼用することができる。このため、ゲート絶縁膜を選択酸化にて形成するための酸化防止膜とは別個に容量素子の誘電体膜を形成する必要がなくなり、製造工程の簡略化を図りつつ、低耐圧トランジスタおよび高耐圧トランジスタと容量素子とを同一基板上に混載することが可能となる。 Thereby, even when a polycrystalline silicon layer is used as an electrode of a capacitor element, it is possible to form gate insulating films having different film thicknesses on the same substrate while preventing the electrode of the capacitor element from disappearing. In addition, the antioxidant film for forming the gate insulating film by selective oxidation and the dielectric film of the capacitor element can be used together. For this reason, it is not necessary to form a dielectric film for the capacitor element separately from the anti-oxidation film for forming the gate insulating film by selective oxidation, and the low breakdown voltage transistor and the high breakdown voltage are reduced while simplifying the manufacturing process. It becomes possible to mount the transistor and the capacitor on the same substrate.
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上の一部の領域に絶縁膜を形成する工程と、前記絶縁膜上に下層多結晶シリコン層を形成する工程と、前記下層多結晶シリコン層を覆う酸化防止膜を前記半導体基板上に成膜する工程と、前記半導体基板上の一部の領域から前記酸化防止膜を除去する工程と、前記酸化防止膜をマスクとして前記半導体基板の選択酸化を行うことにより、前記半導体基板上にゲート絶縁膜を形成する工程と、前記酸化防止膜を介して配置された上層多結晶シリコン層を前記下層多結晶シリコン層上に形成するとともに、前記ゲート絶縁膜上に配置されたゲート電極を形成する工程と、前記ゲート電極を挟み込むように配置されたソース/ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする。 According to the method for manufacturing a semiconductor device of one embodiment of the present invention, a step of forming an insulating film in a partial region on the semiconductor substrate, and a step of forming a lower polycrystalline silicon layer on the insulating film; Forming an antioxidant film covering the lower polycrystalline silicon layer on the semiconductor substrate; removing the antioxidant film from a partial region on the semiconductor substrate; and masking the antioxidant film A step of selectively oxidizing the semiconductor substrate to form a gate insulating film on the semiconductor substrate, and an upper polycrystalline silicon layer disposed via the antioxidant film on the lower polycrystalline silicon layer. Forming a gate electrode disposed on the gate insulating film, and forming a source / drain layer disposed so as to sandwich the gate electrode on the semiconductor substrate. Characterized in that it obtain.
これにより、ゲート絶縁膜を選択酸化にて形成するための酸化防止膜と容量素子の誘電体膜とを兼用することができ、製造工程の簡略化を図りつつ、高耐圧トランジスタと容量素子とを同一基板上に混載することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上の一部の領域に絶縁膜を形成する工程と、前記絶縁膜上に下層多結晶シリコン層を形成する工程と、前記下層多結晶シリコン層を覆う酸化防止膜を前記半導体基板上に成膜する工程と、前記半導体基板上の一部の領域から前記酸化防止膜を除去する工程と、前記酸化防止膜をマスクとして前記半導体基板の表面の選択酸化を行うことにより、前記半導体基板上に第1ゲート絶縁膜を形成する工程と、前記半導体基板上の一部の領域から前記酸化防止膜の一部を除去する工程と、前記酸化防止膜が除去された前記半導体基板の表面の熱酸化を行うことにより、前記半導体基板上に第2ゲート絶縁膜を形成する工程と、前記酸化防止膜を介して配置された上層多結晶シリコン層を前記下層多結晶シリコン層上に形成するとともに、前記第1および第2ゲート絶縁膜上にそれぞれ配置された第1および第2ゲート電極を形成する工程と、前記第1および第2ゲート電極をそれぞれ挟み込むように配置された第1および第2ソース/ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする。
As a result, the anti-oxidation film for forming the gate insulating film by selective oxidation and the dielectric film of the capacitor element can be used together, and the high breakdown voltage transistor and the capacitor element can be formed while simplifying the manufacturing process. It becomes possible to mount them on the same substrate.
According to the method for manufacturing a semiconductor device of one embodiment of the present invention, a step of forming an insulating film in a partial region on the semiconductor substrate, and a step of forming a lower polycrystalline silicon layer on the insulating film; Forming an antioxidant film covering the lower polycrystalline silicon layer on the semiconductor substrate; removing the antioxidant film from a partial region on the semiconductor substrate; and masking the antioxidant film Performing a selective oxidation of the surface of the semiconductor substrate to form a first gate insulating film on the semiconductor substrate, and removing a portion of the antioxidant film from a partial region on the semiconductor substrate. A step of forming a second gate insulating film on the semiconductor substrate by performing thermal oxidation of the surface of the semiconductor substrate from which the antioxidant film has been removed, and being disposed via the antioxidant film Upper layer polycrystalline silicon Forming first and second gate electrodes respectively disposed on the first and second gate insulating films, and forming the first and second gates on the lower polycrystalline silicon layer; Forming first and second source / drain layers arranged so as to sandwich the electrodes, respectively, on the semiconductor substrate.
これにより、ゲート絶縁膜を選択酸化にて形成するための酸化防止膜と容量素子の誘電体膜とを兼用することができ、製造工程の簡略化を図りつつ、低耐圧トランジスタおよび高耐圧トランジスタと容量素子とを同一基板上に混載することが可能となる。 As a result, the anti-oxidation film for forming the gate insulating film by selective oxidation and the dielectric film of the capacitive element can be used together, and the low-breakdown voltage transistor and the high-breakdown voltage transistor can be simplified while simplifying the manufacturing process. Capacitance elements can be mixed on the same substrate.
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図1は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図1(a)において、半導体基板1には、高耐圧トランジスタ形成領域R1、低耐圧トランジスタ形成領域R2および容量素子形成領域R3が設けられている。そして、例えば、LOCOS(Local Oxidation of Silicon)法などの方法を用いることにより、高耐圧トランジスタ形成領域R1および低耐圧トランジスタ形成領域R2を素子分離するとともに、容量素子形成領域R3に対応した素子分離絶縁膜2を半導体基板1に形成する。なお、素子分離絶縁膜2を半導体基板1に形成する方法としては、STI(Shallow Trench Isolation)法を用いるようにしてもよい。そして、半導体基板1の表面の熱酸化を行うことにより、半導体基板1上に犠牲酸化膜3を形成する。
Hereinafter, a semiconductor device and a manufacturing method thereof according to embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
In FIG. 1A, a
次に、図1(b)に示すように、CVDなどの方法を用いることにより、多結晶シリコン膜を半導体基板1上の全面に形成する。なお、多結晶シリコン膜の膜厚は、例えば、1700Å程度とすることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン膜をパターニングすることにより、容量素子形成領域R3の素子分離絶縁膜2上に下部電極4を形成する。そして、下部電極4の表面の熱酸化を行うことにより、下部電極4の表面に酸化膜5を形成する。なお、酸化膜5の膜厚は、例えば、120Å程度とすることができる。
Next, as shown in FIG. 1B, a polycrystalline silicon film is formed on the entire surface of the
次に、図1(c)に示すように、CVDなどの方法を用いることにより、酸化防止膜6を半導体基板1上の全面に形成する。なお、酸化防止膜6としては、例えば、シリコン窒化膜を用いることができる。また、酸化防止膜6の膜厚は、例えば、150Å程度とすることができる。
次に、図1(d)に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜6をパターニングすることにより、低耐圧トランジスタ形成領域R2および容量素子形成領域R3を酸化防止膜6にて覆ったまま、高耐圧トランジスタ形成領域R1の酸化防止膜6を除去する。
Next, as shown in FIG. 1C, an
Next, as shown in FIG. 1D, the
次に、図1(e)に示すように、ウェットエッチングなどの方法により高耐圧トランジスタ形成領域R1の犠牲酸化膜3を除去した後、酸化防止膜6をマスクとして半導体基板1の表面の熱酸化を行うことにより、高耐圧トランジスタ形成領域R1の半導体基板1上にゲート絶縁膜7を形成する。なお、ゲート絶縁膜7の膜厚は、例えば、97Å程度とすることができる。ここで、低耐圧トランジスタ形成領域R2および容量素子形成領域R3を酸化防止膜6にて覆ったまま熱酸化を行うことにより、低耐圧トランジスタ形成領域R2の半導体基板1および容量素子形成領域R3の下部電極4が熱酸化されることを防止することができる。
Next, as shown in FIG. 1E, after the
次に、図1(f)に示すように、フォトリソグラフィー技術を用いることにより、高耐圧トランジスタ形成領域R1および容量素子形成領域R3を覆うとともに、低耐圧トランジスタ形成領域R2が露出されたフォトレジストFを形成する。
次に、図2(a)に示すように、フォトレジストFをマスクとして、酸化防止膜6および犠牲酸化膜3をエッチングすることにより、容量素子形成領域R3を酸化防止膜6にて覆ったまま、低耐圧トランジスタ形成領域R2の酸化防止膜6および犠牲酸化膜3を除去する。
Next, as shown in FIG. 1F, a photoresist F that covers the high breakdown voltage transistor formation region R1 and the capacitive element formation region R3 and exposes the low breakdown voltage transistor formation region R2 by using a photolithography technique. Form.
Next, as shown in FIG. 2A, the
次に、図2(b)に示すように、半導体基板1上のフォトレジストFを除去する。そして、酸化防止膜6をマスクとして半導体基板1の表面の熱酸化を行うことにより、高耐圧トランジスタ形成領域R1のゲート絶縁膜7を厚膜化するとともに、低耐圧トランジスタ形成領域R2の半導体基板1上にゲート絶縁膜8を形成する。なお、ゲート絶縁膜8の膜厚は、例えば、97Å程度とすることができる。ここで、容量素子形成領域R3を酸化防止膜6にて覆ったまま熱酸化を行うことにより、容量素子形成領域R3の下部電極4が熱酸化されることを防止することができる。
Next, as shown in FIG. 2B, the photoresist F on the
次に、図2(c)に示すように、CVDなどの方法を用いることにより、多結晶シリコン膜を半導体基板1上の全面に形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン膜をパターニングすることにより、高耐圧トランジスタ形成領域R1および低耐圧トランジスタ形成領域R2にゲート電極9a、9bを形成するとともに、酸化防止膜6を介して配置された上部電極9cを下部電極4上の一部の領域に形成する。
Next, as shown in FIG. 2C, a polycrystalline silicon film is formed on the entire surface of the
次に、図2(d)に示すように、ゲート電極9a、9bをマスクとして不純物のイオン注入を半導体基板1に行うことにより、ゲート電極9aを挟み込むように配置されたソース/ドレイン層10a、11aを高耐圧トランジスタ形成領域R1に形成するとともに、ゲート電極9bを挟み込むように配置されたソース/ドレイン層10b、11bを低耐圧トランジスタ形成領域R2に形成する。
Next, as shown in FIG. 2D, impurity ion implantation is performed on the
次に、図2(e)に示すように、CVDなどの方法を用いることにより、層間絶縁膜12を半導体基板1上の全面に形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜12をパターニングすることにより、ソース/ドレイン層10a、11a、10b、11b、上部電極9cおよび下部電極4の表面をそれぞれ露出させる開口部12a〜12fを層間絶縁膜12に形成する。そして、開口部12a〜12fを介してソース/ドレイン層10a、11a、10b、11b、上部電極9cおよび下部電極4にそれぞれ接続された配線層13a〜13fを層間絶縁膜12上に形成する。
Next, as shown in FIG. 2E, an
これにより、下部電極4および上部電極9cとして多結晶シリコン膜を用いた場合においても、下部電極4が熱酸化にて消失することを防止しつつ、膜厚が互いに異なるゲート絶縁膜7、8を同一半導体基板1上に形成することが可能となるとともに、ゲート絶縁膜7を選択酸化にて形成するための酸化防止膜6を容量素子の誘電体膜と兼用することができる。このため、ゲート絶縁膜7を選択酸化にて形成するための酸化防止膜6とは別個に容量素子の誘電体膜を形成する必要がなくなり、製造工程の簡略化を図りつつ、低耐圧トランジスタおよび高耐圧トランジスタと容量素子とを同一半導体基板1上に混載することが可能となる。
Thereby, even when a polycrystalline silicon film is used as the
なお、上述した実施形態では、低耐圧トランジスタおよび高耐圧トランジスタと容量素子とを同一半導体基板1上に混載する方法について説明したが、高耐圧トランジスタと容量素子とを同一半導体基板1上に混載する方法に適用してもよいし、低耐圧トランジスタ、中耐圧トランジスタおよび高耐圧トランジスタと容量素子とを同一半導体基板1上に混載する方法に適用してもよい。
In the above-described embodiment, the method of mounting the low breakdown voltage transistor and the high breakdown voltage transistor and the capacitive element on the
1 半導体基板、2 素子分離絶縁膜、3 犠牲酸化膜、4 下部電極、5 酸化膜、6 酸化防止膜、7、8 ゲート絶縁膜、9a、9b ゲート電極、9c 上部電極、10a、10b ソース層、11a、11b ドレイン層、12 層間絶縁膜、12a〜12f 開口部、13a〜13f 配線層、F フォトレジスト、R1 高耐圧トランジスタ形成領域、R2 低耐圧トランジスタ形成領域、R3 容量素子形成領域
DESCRIPTION OF
Claims (6)
前記熱酸化膜をゲート絶縁膜として有する電界効果型トランジスタと、
前記半導体基板上に配置され、前記選択酸化に用いられる酸化防止膜を誘電体膜として有する容量素子とを備えることを特徴とする半導体装置。 A thermal oxide film formed by selective oxidation of a semiconductor substrate;
A field effect transistor having the thermal oxide film as a gate insulating film;
A semiconductor device comprising: a capacitor element disposed on the semiconductor substrate and having an anti-oxidation film used for the selective oxidation as a dielectric film.
前記第1熱酸化膜をゲート絶縁膜として有する高耐圧トランジスタと、
前記半導体基板の熱酸化にて形成された第2熱酸化膜と、
前記第2熱酸化膜をゲート絶縁膜として有する低耐圧トランジスタと、
前記半導体基板上に配置され、前記選択酸化に用いられる酸化防止膜を誘電体膜として有する容量素子とを備えることを特徴とする半導体装置。 A first thermal oxide film formed by selective oxidation of a semiconductor substrate;
A high breakdown voltage transistor having the first thermal oxide film as a gate insulating film;
A second thermal oxide film formed by thermal oxidation of the semiconductor substrate;
A low breakdown voltage transistor having the second thermal oxide film as a gate insulating film;
A semiconductor device comprising: a capacitor element disposed on the semiconductor substrate and having an anti-oxidation film used for the selective oxidation as a dielectric film.
前記絶縁膜上に形成された下層多結晶シリコン層と、
前記半導体基板の選択酸化にて形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極を挟み込むようにして前記半導体基板に形成されたソース/ドレイン層と、
前記下層多結晶シリコン層上に配置され、前記選択酸化に用いられた酸化防止膜と、
前記酸化防止膜を介して前記下層多結晶シリコン層上に形成された上層多結晶シリコン層とを備えることを特徴とする半導体装置。 An insulating film formed on the semiconductor substrate;
A lower polycrystalline silicon layer formed on the insulating film;
A gate insulating film formed by selective oxidation of the semiconductor substrate;
A gate electrode formed on the gate insulating film;
A source / drain layer formed on the semiconductor substrate so as to sandwich the gate electrode;
An antioxidant film disposed on the lower polycrystalline silicon layer and used for the selective oxidation;
A semiconductor device comprising: an upper polycrystalline silicon layer formed on the lower polycrystalline silicon layer through the antioxidant film.
前記絶縁膜上に形成された下層多結晶シリコン層と、
前記半導体基板の選択酸化にて形成された第1ゲート絶縁膜と、
前記第1ゲート絶縁膜上に形成された第1ゲート電極と、
前記第1ゲート電極を挟み込むようにして前記半導体基板に形成された第1ソース/ドレイン層と、
前記半導体基板の熱酸化にて形成された第2ゲート絶縁膜と、
前記第2ゲート絶縁膜上に形成された第2ゲート電極と、
前記第2ゲート電極を挟み込むようにして前記半導体基板に形成された第2ソース/ドレイン層と、
前記下層多結晶シリコン層上に配置され、前記選択酸化に用いられた酸化防止膜と、
前記酸化防止膜を介して前記下層多結晶シリコン層上に形成された上層多結晶シリコン層とを備えることを特徴とする半導体装置。 An insulating film formed in a partial region on the semiconductor substrate;
A lower polycrystalline silicon layer formed on the insulating film;
A first gate insulating film formed by selective oxidation of the semiconductor substrate;
A first gate electrode formed on the first gate insulating film;
A first source / drain layer formed on the semiconductor substrate so as to sandwich the first gate electrode;
A second gate insulating film formed by thermal oxidation of the semiconductor substrate;
A second gate electrode formed on the second gate insulating film;
A second source / drain layer formed on the semiconductor substrate so as to sandwich the second gate electrode;
An antioxidant film disposed on the lower polycrystalline silicon layer and used for the selective oxidation;
A semiconductor device comprising: an upper polycrystalline silicon layer formed on the lower polycrystalline silicon layer through the antioxidant film.
前記絶縁膜上に下層多結晶シリコン層を形成する工程と、
前記下層多結晶シリコン層を覆う酸化防止膜を前記半導体基板上に成膜する工程と、
前記半導体基板上の一部の領域から前記酸化防止膜を除去する工程と、
前記酸化防止膜をマスクとして前記半導体基板の選択酸化を行うことにより、前記半導体基板上にゲート絶縁膜を形成する工程と、
前記酸化防止膜を介して配置された上層多結晶シリコン層を前記下層多結晶シリコン層上に形成するとともに、前記ゲート絶縁膜上に配置されたゲート電極を形成する工程と、
前記ゲート電極を挟み込むように配置されたソース/ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming an insulating film in a partial region on the semiconductor substrate;
Forming a lower polycrystalline silicon layer on the insulating film;
Forming an anti-oxidation film covering the lower polycrystalline silicon layer on the semiconductor substrate;
Removing the antioxidant film from a partial region on the semiconductor substrate;
Forming a gate insulating film on the semiconductor substrate by performing selective oxidation of the semiconductor substrate using the antioxidant film as a mask;
Forming an upper polycrystalline silicon layer disposed via the antioxidant film on the lower polycrystalline silicon layer and forming a gate electrode disposed on the gate insulating film;
Forming a source / drain layer on the semiconductor substrate so as to sandwich the gate electrode. A method for manufacturing a semiconductor device, comprising:
前記絶縁膜上に下層多結晶シリコン層を形成する工程と、
前記下層多結晶シリコン層を覆う酸化防止膜を前記半導体基板上に成膜する工程と、
前記半導体基板上の一部の領域から前記酸化防止膜を除去する工程と、
前記酸化防止膜をマスクとして前記半導体基板の表面の選択酸化を行うことにより、前記半導体基板上に第1ゲート絶縁膜を形成する工程と、
前記半導体基板上の一部の領域から前記酸化防止膜の一部を除去する工程と、
前記酸化防止膜が除去された前記半導体基板の表面の熱酸化を行うことにより、前記半導体基板上に第2ゲート絶縁膜を形成する工程と、
前記酸化防止膜を介して配置された上層多結晶シリコン層を前記下層多結晶シリコン層上に形成するとともに、前記第1および第2ゲート絶縁膜上にそれぞれ配置された第1および第2ゲート電極を形成する工程と、
前記第1および第2ゲート電極をそれぞれ挟み込むように配置された第1および第2ソース/ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming an insulating film in a partial region on the semiconductor substrate;
Forming a lower polycrystalline silicon layer on the insulating film;
Forming an anti-oxidation film covering the lower polycrystalline silicon layer on the semiconductor substrate;
Removing the antioxidant film from a partial region on the semiconductor substrate;
Forming a first gate insulating film on the semiconductor substrate by performing selective oxidation of the surface of the semiconductor substrate using the antioxidant film as a mask;
Removing a portion of the antioxidant film from a partial region on the semiconductor substrate;
Forming a second gate insulating film on the semiconductor substrate by thermally oxidizing the surface of the semiconductor substrate from which the antioxidant film has been removed;
Forming an upper polycrystalline silicon layer disposed through the antioxidant film on the lower polycrystalline silicon layer, and first and second gate electrodes respectively disposed on the first and second gate insulating films; Forming a step;
Forming a first and second source / drain layer on the semiconductor substrate so as to sandwich the first and second gate electrodes, respectively.
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