JP2006309893A - Shift register and liquid crystal drive circuit - Google Patents
Shift register and liquid crystal drive circuit Download PDFInfo
- Publication number
- JP2006309893A JP2006309893A JP2005133169A JP2005133169A JP2006309893A JP 2006309893 A JP2006309893 A JP 2006309893A JP 2005133169 A JP2005133169 A JP 2005133169A JP 2005133169 A JP2005133169 A JP 2005133169A JP 2006309893 A JP2006309893 A JP 2006309893A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- gate
- output
- clock
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Shift Register Type Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
Description
本発明は、たとえば、液晶ディスプレイ等の液晶表示装置に設置して走査駆動信号を与えるシフトレジスタ及びそれを用いた液晶駆動回路に関する。 The present invention relates to a shift register that is provided in a liquid crystal display device such as a liquid crystal display and supplies a scanning drive signal, and a liquid crystal drive circuit using the shift register.
例えば、コンピュータの表示装置及びテレビに用いられている、アクティブマトリクス型の液晶表示装置においては、映像信号線（列配線）と走査駆動信号線（行配線）がマトリクス状に設けられており、これら配線の交点に各画素の液晶を駆動する薄膜トランジスタ等のスイッチング素子が設けられている。
そして、複数の走査駆動信号線に、これら信号線を順次走査して一つの走査駆動信号線上の全てのスイッチング素子を一時的に導通状態（オン状態）にする走査駆動信号が与えられ、映像信号線に対しては、走査駆動信号線に同期して映像信号が供給される。
ここで、複数の走査駆動信号線に対して、順次供給する動作を行うのがシフトレジスタである。
For example, in an active matrix liquid crystal display device used for a computer display device and a television, video signal lines (column wirings) and scanning drive signal lines (row wirings) are provided in a matrix. A switching element such as a thin film transistor for driving the liquid crystal of each pixel is provided at the intersection of the wirings.
Then, a scanning drive signal that sequentially scans these signal lines and temporarily turns on all the switching elements on one scanning drive signal line is given to the plurality of scanning drive signal lines, and the video signal A video signal is supplied to the line in synchronization with the scanning drive signal line.
Here, a shift register performs an operation of sequentially supplying a plurality of scanning drive signal lines.
図９に示すように、表示部において、行配線及び列配線がマトリクス上に複数設けられており、この行配線及び列配線の交差部に、液晶への電圧印加を制御するスイッチング素子（トランジスタ）と、制御される液晶部とにより構成される液晶素子が配置された、アクティブマトリクス回路となっている。
ゲートドライバ（シフトレジスタ）が行配線（走査線）を時系列に所定の電圧を印加させてオン状態とし、列配線のドライバがこのタイミングに同期させてソースに所定の電圧を印加（信号線により印加）することにより、液晶の光学状態を変更させて、液晶表示装置を駆動することとなる。
As shown in FIG. 9, in the display portion, a plurality of row wirings and column wirings are provided on a matrix, and switching elements (transistors) for controlling voltage application to the liquid crystal at intersections of the row wirings and column wirings. And an active matrix circuit in which a liquid crystal element composed of a liquid crystal unit to be controlled is arranged.
The gate driver (shift register) applies a predetermined voltage to the row wiring (scanning line) in time series to turn it on, and the column wiring driver applies a predetermined voltage to the source in synchronization with this timing (via the signal line). Application), the liquid crystal display device is driven by changing the optical state of the liquid crystal.
そして、液晶素子を駆動させるため、図９において、ゲートドライバを薄膜トランジスタにより製造することが行われている（例えば、特許文献１参照）。
このとき、行配線に電圧を印加するゲートドライバを高速に動作させ、かつ十分な電流量を行配線に供給させることが必要となる。
ここで、ゲートドライバは、図１０に示すように、複数のＳＲ（シフトレジスタ）ステージの段数を有するシフトレジスタから構成されている。
In order to drive the liquid crystal element, in FIG. 9, a gate driver is manufactured using a thin film transistor (see, for example, Patent Document 1).
At this time, it is necessary to operate a gate driver that applies a voltage to the row wiring at high speed and to supply a sufficient amount of current to the row wiring.
Here, as shown in FIG. 10, the gate driver is composed of a shift register having a plurality of SR (shift register) stages.
そして、各ＳＲステージが図１１に示す構成となっており、このＳＲステージが図１０に示すように、カスケード接続され、順次各ＳＲステージが列配線に、駆動パルス（走査駆動信号）として電圧を印加し、液晶素子の薄膜トランジスタのゲートに所定の電圧を印加するゲートドライバとしての機能を果たしている。
また、各ＳＲステージは、後段の駆動パルスをクランピング・トランジスタ２５のゲートに印加されることにより、出力トランジスタ１６のゲート電圧（ノードＰ）が接地レベルに低下し、出力トランジスタ１６がオフ状態、すなわち駆動パルスを出力しない待機状態にリセットされる。
ここで、図１２の駆動波形を示す波形図において、図１１におけるノードＰ１に、駆動パルス（位相シフトクロック）出力前後において、出力トランジスタ１６を十分にオン状態（オン抵抗の十分低い状態）とするゲート電圧Ｖgs（ゲート−ソース電圧）が印加されるように、シフトレジスタは設計されている。
図１２において、横軸は時刻を示し、縦軸は波形のレベルを示している。
In each SR stage, the driving pulse of the subsequent stage is applied to the gate of the
Here, in the waveform diagram showing the drive waveform in FIG. 12, the
In FIG. 12, the horizontal axis indicates the time, and the vertical axis indicates the waveform level.
上述した各ステージの待機状態への移行処理において、後段が出力する駆動パルスにより、クランピング・トランジスタ２５をオン状態とするため、ゲートにパルスが印加されているときのみに、クランピングトランジスタ２５に対してストレスを与えることになり、余剰ストレスの印加を低減させている。
しかしながら、各ＳＲステージは、後段が待機状態となり、クランピング・トランジスタ２５がオフとなっている期間、ノードＰ１が所定の電圧にクランピングされていないフローティング状態となり、ノイズによりノードＰ１の電圧が変動する不安定な状態が生じることになる。
In the transition process to the standby state of each stage described above, the
However, each SR stage is in a floating state in which the subsequent stage is in a standby state and the
すなわち、出力トランジスタ１６は、クロックＣ1が所定のタイミングによりドレイン電極配線１４に入力されており、クランピング・トランジスタ２５がオフ状態のとき、クロックＣ1が入力されると、寄生容量Ｃpのカップリングの影響により、ノードＰ１の電圧が変動することになる。
そして、結果として、上述したノードＰ１の電圧変動により、プルダウントランジスタ１７がある程度の電圧変動を抑えることはできるが、出力トランジスタ１６は、自身が駆動パルスの出力を制限されているタイミングにおいて、図１３（ａ）の出力電圧の時間変化のシミュレーション結果に示すように、ノイズ的な駆動パルスを出力してしまう。図１３は、クロックと走査駆動信号とのタイミング及び波高値の対応関係を示す波形図であり、横軸が時刻を、縦軸が波高値を示している。
That is, in the
As a result, the voltage fluctuation of the pull-
一方、駆動パルスの出力時において、出力トランジスタ１６とプルダウントランジスタ１７とが同時にオン状態となっており、駆動パルスの電圧レベルは、出力トランジスタ１６とプルダウントランジスタ１７とのオン抵抗比によって決まり、クロックＣ１の波高値より低いものとなる。
このため、駆動パルスをクロックＣ１の波高値に近づけるため、上述したように、プルダウントランジスタ１７のオン抵抗をある程度以上とする必要があり、必要上に低下させることができない。
しかしながら、より駆動パルスをクロックＣ１の波高値に近づけようとし、あまりオン抵抗を高くすると、図１３（ｂ）に示すように、クロックＣ１による電圧変化の影響を受け易くなってしまう。
On the other hand, when the drive pulse is output, the
For this reason, in order to bring the drive pulse close to the peak value of the clock C1, as described above, the on-resistance of the pull-down
However, if the drive pulse is made closer to the crest value of the clock C1 and the on-resistance is increased too much, it becomes susceptible to the voltage change caused by the clock C1, as shown in FIG.
したがって、シフトレジスタとしての動作は正常であっても、表示装置の不必要な表示素子を駆動し、表示画像のコントラストを低下させてしまうため、表示装置の走査回路に適用するゲートドライバとして用いることは好ましくない。
また、プルダウントランジスタ１７が常時オン状態となっており、特性が経時変化により劣化することにより、プルダウン抵抗が高くなり、ノード１３におけるノイズの直流成分をも抑制できなくなる。
この結果、シフトレジスタは、表示装置の走査回路としての機能を有さなくなり、表示装置における表示処理を正常に行うことが不可能となる。
Therefore, even if the operation as a shift register is normal, an unnecessary display element of the display device is driven and the contrast of the display image is lowered. Therefore, it is used as a gate driver applied to the scanning circuit of the display device. Is not preferred.
In addition, the pull-
As a result, the shift register does not have a function as a scanning circuit of the display device, and the display process in the display device cannot be normally performed.
上述したシフトレジスタの構成において、ノードＰの電圧変動により出力トランジスタ１６が誤動作して、不必要な駆動パルスを出力させないようにするため、ノードＰ１が出力トランジスタのしきい値電圧以下にプルダウンされていることが望ましい。
一方、液晶素子の安定した駆動のため、出力トランジスタが出力する駆動パルスをクロックＣ１に近づける必要がある。
また、クランピングトランジスタとプルダウントランジスタとに対し、印加されるストレスを削減することにより、長期間にわたり安定的にシフトレジスタを動作させる必要がある。
In the configuration of the shift register described above, the node P1 is pulled down below the threshold voltage of the output transistor in order to prevent the
On the other hand, in order to drive the liquid crystal element stably, it is necessary to bring the drive pulse output from the output transistor closer to the clock C1.
Further, it is necessary to operate the shift register stably for a long period of time by reducing the applied stress to the clamping transistor and the pull-down transistor.
本発明は、このような事情に鑑みてなされたもので、クロックによる出力トランジスタのゲート電圧の変動を抑止し、シフトレジスタから不必要な駆動パルスの出力を防止させることができるシフトレジスタ、またこのシフトレジスタを用いた液晶ドライバを提供することを目的とする。 The present invention has been made in view of such circumstances, and a shift register that suppresses fluctuations in the gate voltage of an output transistor due to a clock and prevents an unnecessary drive pulse from being output from the shift register. An object is to provide a liquid crystal driver using a shift register.
本発明のシフトレジスタは、縦続接続された複数のステージを有し、入力データを位相の異なる複数のクロックによりシフトし、該入力データが入力されると出力トランジスタのドレインに入力されるクロックを、位相シフトクロックとしてソースから出力し、出力信号のシフト動作を行うシフトレジスタであり、前記各ステージにおいて、前記出力トランジスタ（Ｍ１）のゲートに接続される、前記入力データを入力するダイオード（Ｍ２）と、前記出力トランジスタのゲート及びソース間に接続された第１のコンデンサ（Ｃ１）と、前記出力トランジスタのゲートにドレインが接続され、該出力トランジスタのゲート及び接地端子間に介挿された第１のクランピングトランジスタ（Ｍ７）と、前記ダイオードのカソードにゲートが接続され、前記第１のクランピングトランジスタのゲート及び接地端子間に介挿された第２のクランピングトランジスタ（Ｍ６）とを有していることを特徴とする。
これにより、本発明のシフトレジスタは、自身の出力タイミングでない場合、第１のクランピングトランジスタが、出力トランジスタのドレインに入力されるクロックのタイミングによりオン状態となり、出力トランジスタのゲートの電圧を接地レベルとすることにより、出力トランジスタのゲートをしきい値電圧以下に抑制するため、出力トランジスタの誤動作を防止することができる。
The shift register of the present invention has a plurality of cascaded stages, shifts input data by a plurality of clocks having different phases, and when the input data is input, a clock input to the drain of the output transistor, A shift register that outputs from the source as a phase shift clock and performs a shift operation of the output signal, and is connected to the gate of the output transistor (M1) in each stage, and a diode (M2) that inputs the input data , A first capacitor (C1) connected between the gate and source of the output transistor, and a first capacitor having a drain connected to the gate of the output transistor and interposed between the gate and ground terminal of the output transistor. The gate is connected to the clamping transistor (M7) and the cathode of the diode. , Characterized in that it has a second clamping transistor (M6) and interposed between the gate and the ground terminal of said first clamping transistor.
Thus, in the shift register of the present invention, when the output timing is not its own, the first clamping transistor is turned on by the timing of the clock input to the drain of the output transistor, and the gate voltage of the output transistor is set to the ground level. Thus, since the gate of the output transistor is suppressed to a threshold voltage or less, malfunction of the output transistor can be prevented.
本発明のシフトレジスタは、前記第１のクランピングトランジスタのゲートと、前記出力トランジスタのドレインとの間に第２のコンデンサ（Ｃ２）が介挿されていることを特徴とする。
本発明のシフトレジスタは、前記第１のクランピングトランジスタのゲート及び接地端子間に介挿され、前記クロックの次の位相のクロックがゲートに入力される第３のクランピングトランジスタ（Ｍ８）を有することを特徴とする。
これにより、本発明のシフトレジスタは、出力トランジスタのゲートの電圧を接地レベルとする第１のクランピングトランジスタのゲートを、所定の期間、すなわち、自身が駆動パルスを出力するタイミングまでの間、オン状態とすることが可能となり、自身が駆動パルスを出力する以外の期間、出力トランジスタのゲート電圧の変動を抑えることができる。
The shift register according to the present invention is characterized in that a second capacitor (C2) is interposed between the gate of the first clamping transistor and the drain of the output transistor.
The shift register of the present invention includes a third clamping transistor (M8) that is inserted between the gate of the first clamping transistor and a ground terminal and that receives a clock of the next phase of the clock. It is characterized by that.
As a result, the shift register of the present invention turns on the gate of the first clamping transistor that sets the voltage of the gate of the output transistor to the ground level for a predetermined period, that is, until the timing at which the drive pulse is output. It becomes possible to set the state, and fluctuations in the gate voltage of the output transistor can be suppressed during a period other than when the drive pulse is output by itself.
本発明のシフトレジスタは、前記出力トランジスタのゲート及び接地端子間に介挿され、前記クロックの次の位相のクロックがゲートに入力される第４のクランピングトランジスタ（Ｍ４）を有することを特徴とする。
これにより、本発明のシフトレジスタは、第４のクランピングトランジスタ（Ｍ４）が、出力トランジスタのゲートの電圧を次の位相のクロックのタイミングによりリセット、すなわち接地電位に一旦低下させるため、出力トランジスタのゲートの電圧を安定させることができる。
The shift register of the present invention includes a fourth clamping transistor (M4) that is inserted between the gate and the ground terminal of the output transistor, and that receives a clock of the next phase of the clock. To do.
As a result, in the shift register of the present invention, the fourth clamping transistor (M4) resets the voltage of the gate of the output transistor at the timing of the clock of the next phase, that is, temporarily decreases to the ground potential. The gate voltage can be stabilized.
本発明のシフトレジスタは、前記出力トランジスタのソース及び接地端子間に介挿され、前記クロックの次の位相のクロックがゲートに入力される第５のクランピングトランジスタ（Ｍ５）を有することを特徴とする。
これにより、本発明のシフトレジスタは、第５のクランピングトランジスタ（Ｍ４）が、出力トランジスタのソースの電圧を次の位相のクロックのタイミングによりリセット、すなわち接地電位に一旦低下させるため、駆動パルス出力後に出力トランジスタの出力電圧を安定させることができる。
The shift register of the present invention includes a fifth clamping transistor (M5) interposed between a source and a ground terminal of the output transistor, and a clock having the next phase of the clock is input to a gate. To do.
As a result, the fifth clamping transistor (M4) resets the voltage of the source of the output transistor at the timing of the clock of the next phase, that is, temporarily decreases to the ground potential. Later, the output voltage of the output transistor can be stabilized.
本発明のシフトレジスタは、前記出力トランジスタのソース及び接地端子間に介挿され、前記入力データがゲートに入力される第６のクランピングトランジスタ（Ｍ３）を有することを特徴とする。
これにより、本発明のシフトレジスタは、自身が駆動パルスを出力するタイミングの直前の位相のクロックにより、出力トランジスタのソース電圧を接地電位にするため、駆動パルス出力前に出力トランジスタの出力電圧を安定させることができる。
また、本発明のシフトレジスタは、次段の駆動パルスにより、出力トランジスタのソース電圧を接地電位にするため、常時出力端子をプルダウンする必要が無く、クロックとほぼ同一の波高の駆動パルスを出力することができる。
The shift register according to the present invention includes a sixth clamping transistor (M3) interposed between a source and a ground terminal of the output transistor and receiving the input data at a gate.
As a result, the shift register of the present invention stabilizes the output voltage of the output transistor before outputting the drive pulse because the source voltage of the output transistor is set to the ground potential by the clock of the phase immediately before the timing when the drive pulse is output. Can be made.
Further, the shift register of the present invention outputs the drive pulse having the same wave height as the clock without constantly pulling down the output terminal because the source voltage of the output transistor is set to the ground potential by the drive pulse of the next stage. be able to.
本発明のシフトレジスタは、縦続接続された複数のステージを有し、入力データを位相の異なる複数のクロックによりシフトし、該入力データが入力されると出力トランジスタのドレインに入力されるクロックを、位相シフトクロックとしてソースから出力し、出力信号のシフト動作を行うシフトレジスタであり、前記各ステージにおいて、前記出力トランジスタのゲートに接続される、前記入力データを入力する第１のダイオードと、前記出力トランジスタのゲート及びソース間に接続された第１のコンデンサと、前記出力トランジスタのゲートにドレインが接続され、該出力トランジスタのゲート及び接地端子間に介挿された第１のクランピングトランジスタと、前記第１のダイオードのアノードにゲートが接続され、前記第１のクランピングトランジスタのゲート及び接地端子間に介挿された第２のクランピングトランジスタとを有している。
これにより、本発明のシフトレジスタは、自身の出力タイミングでない場合、第１のクランピングトランジスタが、出力トランジスタのドレインに入力されるクロックのタイミングによりオン状態となり、出力トランジスタのゲートの電圧を接地レベルとすることにより、出力トランジスタのゲートをしきい値電圧以下に抑制するため、出力トランジスタの誤動作を防止することができる。
The shift register of the present invention has a plurality of cascaded stages, shifts input data by a plurality of clocks having different phases, and when the input data is input, a clock input to the drain of the output transistor, A shift register that outputs from a source as a phase shift clock and performs a shift operation of an output signal, and is connected to the gate of the output transistor in each stage, and a first diode that inputs the input data, and the output A first capacitor connected between the gate and the source of the transistor; a first clamping transistor having a drain connected to the gate of the output transistor; and the first clamping transistor interposed between the gate and the ground terminal of the output transistor; A gate is connected to an anode of the first diode, and the first clan And a second clamping transistor interposed between the gate and the ground terminal of the ring transistor.
Thus, in the shift register of the present invention, when it is not its output timing, the first clamping transistor is turned on by the timing of the clock input to the drain of the output transistor, and the gate voltage of the output transistor is set to the ground level. Thus, since the gate of the output transistor is suppressed to a threshold voltage or less, malfunction of the output transistor can be prevented.
本発明のシフトレジスタは、前記第１のクランピングトランジスタのゲートと、前記接地端子との間に第２のコンデンサが介挿されている。
本発明のシフトレジスタは、アノードが次段のステージの出力端子に接続され、カソードが前記第１のクランピングトランジスタのゲートに接続されている第２のダイオードを有する。
これにより、本発明のシフトレジスタは、次段のステージの出力する位相シフトクロックにより、上記第２のコンデンサを所定の電圧とするため、自身の出力タイミングでない場合、第１のクランピングトランジスタが、上記第２のコンデンサに蓄積された電圧によりオン状態となり、出力トランジスタのゲートの電圧を接地レベルとされ、出力トランジスタのゲートをしきい値電圧以下に抑制するため、出力トランジスタの誤動作を防止することができる。
In the shift register of the present invention, a second capacitor is interposed between the gate of the first clamping transistor and the ground terminal.
The shift register of the present invention includes a second diode having an anode connected to the output terminal of the next stage and a cathode connected to the gate of the first clamping transistor.
As a result, the shift register of the present invention uses the phase shift clock output from the next stage to set the second capacitor to a predetermined voltage. The output transistor is turned on by the voltage stored in the second capacitor, the gate voltage of the output transistor is set to the ground level, and the gate of the output transistor is suppressed to a threshold voltage or lower, thereby preventing the malfunction of the output transistor. Can do.
本発明の液晶駆動回路は、上述したいずれかに記載のシフトレジスタが、走査線及び信号線が交差してなるアクティブマトリクス回路の走査駆動信号を生成させるために用いられている。
これにより、本発明の液晶駆動回路は、ノイズにより不必要な駆動パルスの出力を抑制することが可能ため、表示装置に対して出力されるノイズ的な駆動パルスの変動レベルを、コントラスト低下などをユーザが感じない程度、すなわち液晶表示画面における表示品質に影響を与えない範囲とすることができる。
In the liquid crystal driving circuit of the present invention, any of the shift registers described above is used to generate a scanning driving signal of an active matrix circuit in which scanning lines and signal lines intersect.
As a result, the liquid crystal driving circuit of the present invention can suppress the output of unnecessary driving pulses due to noise, so that the fluctuation level of the noisy driving pulses output to the display device can be reduced. It can be set to a range that does not affect the display quality on the liquid crystal display screen to the extent that the user does not feel.
本発明のシフトレジスタは、プルダウントランジスタにより、駆動されない期間において、出力トランジスタのゲートの電位を接地電位にクランプ（実質的にプルダウン）することができるため、出力トランジスタのゲートにおけるノイズによる電位変動を抑制することが可能となり、出力トランジスタが不要な駆動パルスを出力する誤動作を防止することができる。
また、本発明のシフトレジスタは、駆動と非駆動との切り替わり時のみにパルス的なストレスが印加されることとなり、クランピングトランジスタ及び付加的な他のトランジスタのゲートに対して、不要な余剰ストレスを印加する必要がなく、全体の信頼性が向上する。
In the shift register of the present invention, the potential of the gate of the output transistor can be clamped (substantially pulled down) to the ground potential during a period when it is not driven by the pull-down transistor. This makes it possible to prevent a malfunction that the output transistor outputs an unnecessary drive pulse.
In the shift register of the present invention, pulse-like stress is applied only at the time of switching between driving and non-driving, and unnecessary extra stress is applied to the gates of the clamping transistor and additional transistors. Does not need to be applied, improving the overall reliability.
また、本発明のシフトレジスタは、出力トランジスタのゲートにおける電位変動を抑制するため、後段の出力パルスにより、出力端子を一旦接地電位としているため、駆動パルスを出力するタイミング以外の期間、クランピングトランジスタを常時オン状態として、出力を接地電位に安定化させる必要がないため、出力する駆動パルスの波高値を、入力するクロックの波高値とほぼ同様のレベルとして出力させることができる。 Further, since the shift register of the present invention temporarily controls the output terminal to the ground potential by the output pulse in the subsequent stage in order to suppress the potential fluctuation at the gate of the output transistor, the clamping transistor is used for a period other than the timing of outputting the drive pulse. Therefore, it is not necessary to stabilize the output to the ground potential, so that the peak value of the drive pulse to be output can be output at a level substantially the same as the peak value of the input clock.
本発明は、液晶表示装置の基板にａ−Ｓｉ等により形成された、シフトレジスタの各ステージであるレジスタセルにおいて、液晶素子を駆動する走査駆動信号である位相シフトクロックＧout（駆動パルス）を出力する出力トランジスタのノイズによる誤動作を防止する技術に関したものである。
すなわち、本発明のシフトレジスタの各ステージは、クランピングトランジスタ（後述する図２のクランプ回路ＣＬＰにおけるトランジスタＭ７）が出力トランジスタ（図２の出力トランジスタＭ1）のゲートの電圧変動を抑えるために設けられ、駆動パルスを出力しない期間において、上記クランピングトランジスタが出力トランジスタのゲートの電圧を、出力トランジスタのしきい値電圧を下回る値に保持している。
これにより、本発明のシフトレジスタの各ステージは、出力トランジスタのゲートに対して、ノイズにより変動した電圧が印加されないよう制御されるので、駆動パルスを出力しない期間に、ノイズによる誤作動を起こさず、不必要な駆動パルスの出力を抑制できる。
The present invention outputs a phase shift clock Gout (drive pulse), which is a scanning drive signal for driving a liquid crystal element, in a register cell, which is each stage of a shift register, formed of a-Si or the like on a substrate of a liquid crystal display device. The present invention relates to a technique for preventing malfunction due to noise of an output transistor.
That is, each stage of the shift register of the present invention is provided in order for the clamping transistor (transistor M7 in the clamp circuit CLP in FIG. 2 described later) to suppress the voltage fluctuation of the gate of the output transistor (output transistor M1 in FIG. 2). The clamping transistor holds the gate voltage of the output transistor at a value lower than the threshold voltage of the output transistor during a period in which no drive pulse is output.
Thus, each stage of the shift register of the present invention is controlled so that a voltage fluctuated due to noise is not applied to the gate of the output transistor, so that malfunction due to noise does not occur during a period in which no drive pulse is output. Unnecessary drive pulse output can be suppressed.
＜第１の実施形態＞
以下、本発明の第１の実施形態による、図９のゲートドライバ（液晶駆動回路）として用いられるシフトレジスタを図面を参照して説明する。図１は上記第１の実施形態によるシフトレジスタの構成例を示すブロック図である。
この図において、シフトレジスタ１００は、ステージ（レジスタセル）１，２，３，４，…，ｎ，…の複数のステージが縦続して接続された構成となっており、外部のクロックジェネレータから入力される複数相、例えば３相のクロック（ＣＫ１，ＣＫ２，ＣＫ３）により入力データをシフトさせ、入力データが入力されたステージにて、このステージに入力される相のクロックに同期させ、各ステージから順次、位相シフトクロックＧout１，Ｇout2，Ｇout3，Ｇout4，…，Ｍoutn，…各々を、それぞれ端子Ｍout1，Ｍout2，Ｍout3，Ｍout4，…，Ｍoutn，…に対して出力する。
<First Embodiment>
The shift register used as the gate driver (liquid crystal drive circuit) of FIG. 9 according to the first embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a configuration example of the shift register according to the first embodiment.
In this figure, the
ここで、各ステージは、３相のクロックのいずれかのクロックが位相順に入力され、順次シフトされる入力データが自身に達したときに、入力されているクロックに同期して、出力データ（位相シフトクロック）を出力する。
入力データが入力されたタイミングにおいて、ステージ１がクロックＣＫ１に同期して位相シフトクロックＧout1を出力し、ステージ２がクロックＣＫ２に同期して位相シフトクロックＧout2を出力し、ステージ３がクロックＣＫ３に同期して位相シフトクロックＧout3を出力し、ステージ４がクロックＣＫ４に同期して位相シフトクロックＧout4を出力する。
Here, each stage receives one of the three-phase clocks in the order of phase, and when the input data that is sequentially shifted reaches itself, the output data (phase) is synchronized with the input clock. Shift clock).
At the timing when input data is input,
すなわち、シフトレジスタ１００において、スタート信号ＳＴにより入力される入力データを、上記３相のクロックにより順次シフトさせ、入力データの入力されたステージが、このステージに入力されるクロックに同期させ、接続された端子Ｍoutnを介して、位相シフトクロックを駆動信号として液晶素子へ出力する。
ステージ１にはクロックＣＫ1が入力され、ステージ２にはクロックＣＫ2が入力され、ステージ３にはクロックＣＫ3が入力され、ステージ４にはクロックＣＫ1が入力され、…、ステージｎにはクロックｍが入力される。（ｍは、ｎを「３」で除算した余りの数値で、割り切れる場合は３である。）
That is, in the
Clock CK1 is input to stage 1, clock CK2 is input to stage 2, clock CK3 is input to stage 3, clock CK1 is input to stage 4,..., Clock m is input to stage n Is done. (M is the remainder of dividing n by “3”, and is 3 when divisible.)
次に、図２を参照して図１のシフトレジスタにおけるステージｎの構成を説明する。図２はステージｎの回路構成を示す概念図である（他のステージも入力される信号が異なるが構成はこのステージｎと同様である）。
出力トランジスタＭ1は、ゲートにトランジスタＭ2のソースが接続されており、ドレインにクロックＣＫmが入力され、ソースが端子Ｍoutnへ接続されている。
Next, the configuration of the stage n in the shift register of FIG. 1 will be described with reference to FIG. FIG. 2 is a conceptual diagram showing the circuit configuration of stage n (although the other stages also have different input signals, the configuration is the same as that of stage n).
In the output transistor M1, the source of the transistor M2 is connected to the gate, the clock CKm is input to the drain, and the source is connected to the terminal Moutn.
トランジスタＭ2は、上述したように、入力回路としてドレインとゲートとが共通に端子Ｉn（すなわち、前段のステージｎ−１の出力端子Ｍoutn-1）へ接続（ダイオード接続）され、出力トランジスタＭ1のゲートにソースが接続（接続点Ａにて接続）されて、ダイオードとして動作するように構成されている。
このトランジスタＭ2は、ダイオード素子を用いても良く、図２に示すトランジスタでの構成に対応して、ゲートとドレインとの接続部をアノードとし、ソースをカソードとして用いる。
コンデンサＣ1は、後に述べるようにブートストラップ用として設けられており、一端が出力トランジスタＭ1のゲートに接続され、他端が出力トランジスタＭ1のソースに接続されている。
As described above, the drain and gate of the transistor M2 are connected (diode connected) to the terminal In (that is, the output terminal Moutn-1 of the preceding stage n-1) as the input circuit, and the gate of the output transistor M1 Are connected to each other (connected at the connection point A) and operate as a diode.
A diode element may be used for the transistor M2, and the connection portion between the gate and the drain is used as an anode and the source is used as a cathode corresponding to the configuration of the transistor shown in FIG.
The capacitor C1 is provided as a bootstrap as will be described later, and has one end connected to the gate of the output transistor M1 and the other end connected to the source of the output transistor M1.
トランジスタＭ3は、クランピングトランジスタとして設けられ、ドレインが出力トランジスタＭ1のソースに接続され、ゲートがトランジスタＭ2のドレインへ接続され、ソースが接地点（Ｖss）に接続されている。
トランジスタＭ4は、クランピングトランジスタとして設けられ、ドレインが出力トランジスタＭ1のゲートに接続され、ゲートに出力トランジスタＭ1のドレインに入力されているクロックＣＫmに対して次の位相のクロックＣＫm+1が入力され、ソースが接地点（Ｖss）に接続されている。
トランジスタＭ5は、クランピングトランジスタとして設けられ、ドレインが出力端子Ｍoutnに接続され、ゲートにクロックＣＫmに対して次の位相のクロックＣＫm+1が入力され、ソースが接地点（Ｖss）に接続されている。
The transistor M3 is provided as a clamping transistor, the drain is connected to the source of the output transistor M1, the gate is connected to the drain of the transistor M2, and the source is connected to the ground point (Vss).
The transistor M4 is provided as a clamping transistor, the drain is connected to the gate of the output transistor M1, and the clock CKm + 1 of the next phase is input to the clock CKm input to the drain of the output transistor M1. The source is connected to the ground point (Vss).
The transistor M5 is provided as a clamping transistor, the drain is connected to the output terminal Moutn, the clock CKm + 1 of the next phase with respect to the clock CKm is input to the gate, and the source is connected to the ground point (Vss). Yes.
トランジスタＭ7は、出力トランジスタＭ1のゲートの電圧を接地電位に安定させるためのクランピングトランジスタとして設けられており、ドレインが出力トランジスタＭ1のゲートに接続され、ソースが接地されており、ゲートが接続点Ｂに接続されている。
トランジスタＭ6は、ドレインがトランジスタＭ7のゲートに接続され、ゲートがトランジスタＭ2のソースに接続され、ソースが接地されている。
コンデンサＣ２は、一端がトランジスタＭ7のゲートに接続され、他端が出力トランジスタＭ1のドレインに接続されている。
出力トランジスタＭ1，トランジスタＭ2〜Ｍ7は全てｎチャネルＦＥＴ（電界効果トランジスタ）である。
The transistor M7 is provided as a clamping transistor for stabilizing the gate voltage of the output transistor M1 to the ground potential, the drain is connected to the gate of the output transistor M1, the source is grounded, and the gate is the connection point. Connected to B.
The transistor M6 has a drain connected to the gate of the transistor M7, a gate connected to the source of the transistor M2, and a source grounded.
The capacitor C2 has one end connected to the gate of the transistor M7 and the other end connected to the drain of the output transistor M1.
The output transistor M1 and the transistors M2 to M7 are all n-channel FETs (field effect transistors).
次に、図３を用いて、本発明の第１の実施形態によるシフトレジスタの動作について、ステージ２を基準として説明する。図３は第１の実施形態によるシフトレジスタにおけるステージ２の動作を示す波形図である。以下、特にステージの番号を指定して説明しない場合、ステージ２の構成の説明である。
ここで、ステージ２においては、トランジスタＭ2のドレイン及びゲート（ダイオードのアノード、すなわち端子Ｉn）が前段のステージ１の端子Ｍout1に接続されている。また、出力トランジスタＭ1のドレインに入力されるクロックＣＫmがＣＫ2であり、前段のステージ１における出力トランジスタＭ1のドレインにはクロックＣＫ１が入力され、後段（次段）のステージ３における出力トランジスタＭ1のドレインにはクロックＣＫ3が入力されている。また、ここで、端子Ｉnは端子Ｉ2である。
Next, the operation of the shift register according to the first embodiment of the present invention will be described with reference to
Here, in the
時刻ｔ1においては、ステージ１の出力する駆動パルスＧout1が「Ｌ」レベル、すなわち端子Ｉnが「Ｌ」レベルのため、接続点Ａの電位が「Ｌ」レベルとなっている。この時点において、ステージ１にはスタートパルスＳＰがクロックＣＫ３に同期し入力データとして「Ｈ」レベルにて入力され、ステージ１の出力トランジスタＭ1がオン状態となるが、クロックＣＫ１が入力されていないため、駆動パルスＧout1は「Ｌ」レベルである。
このとき、出力トランジスタＭ1は、ゲートが「Ｌ」レベルのためオフ状態であり、所定のパルス幅のクロックＣＫ2がドレインに入力されておらず、駆動パルスＧout2が「Ｌ」レベルとなっている。
At time t1, since the drive pulse Gout1 output from the
At this time, the output transistor M1 is off because the gate is at the “L” level, the clock CK2 having a predetermined pulse width is not input to the drain, and the drive pulse Gout2 is at the “L” level.
また、このとき、後に詳細に説明するが、接続点ＢがトランジスタＭ６，Ｍ７及びコンデンサＣ2から構成されるクランプ回路ＣＬＰにおいて、上記コンデンサＣ2に蓄積された電荷により、トランジスタＭ7のゲート電圧が所定の制御電圧となっており、トランジスタＭ7がオン状態となっている。
このため、接続点Ａは、トランジスタＭ7により、出力トランジスタＭ1のゲートの電位が「Ｌ（接地電位）」へクランプされており、出力トランジスタＭ1はオフ状態である。
また、トランジスタＭ４及びＭ５はクロックＣＫ３が入力されていないため、オフ状態であり、トランジスタＭ３も駆動パルスＧout1が「Ｌ」レベルのため、オフ状態である。
At this time, as will be described in detail later, in the clamp circuit CLP in which the connection point B is composed of the transistors M6 and M7 and the capacitor C2, the gate voltage of the transistor M7 is set to a predetermined value by the charge accumulated in the capacitor C2. This is a control voltage, and the transistor M7 is in an on state.
Therefore, at the connection point A, the gate potential of the output transistor M1 is clamped to “L (ground potential)” by the transistor M7, and the output transistor M1 is in the off state.
The transistors M4 and M5 are off because the clock CK3 is not input, and the transistor M3 is also off because the drive pulse Gout1 is at the “L” level.
次に、時刻ｔ2においては、ステージ１にクロックＣＫ１が入力されるため、ステージ１のオン状態となっている出力トランジスタＭ1の出力する駆動パルスＧout1が「Ｈ」レベル、すなわち端子Ｉ2が「Ｈ」レベルとなるため（入力データのシフト入力）、接続点Ａの電位が「Ｈ」レベルに遷移する。
これにより、トランジスタＭ3は、駆動パルスＧout1が「Ｈ」レベルの間、すなわち駆動パルスＧout1のパルス幅の間、ゲートに「Ｈ」レベルが印加されるため、コンデンサＣ1に蓄積されている電荷を放電し、出力端子Ｍout2の電位を「Ｌ」レベル（接地電位）とする。
Next, at time t2, since the clock CK1 is input to the
As a result, the transistor M3 discharges the electric charge accumulated in the capacitor C1 because the “H” level is applied to the gate while the drive pulse Gout1 is “H” level, that is, during the pulse width of the drive pulse Gout1. Then, the potential of the output terminal Mout2 is set to the “L” level (ground potential).
一方、トランジスタＭ5は、クロックＣＫ２の次の位相のクロックＣＫ３が「Ｌ」レベルであるため、オフ状態となっており、出力端子Ｍout2をクランピングする状態となっていない。
同様に、トランジスタＭ4も、クロックＣＫ２の次の位相のクロックＣＫ３が「Ｌ」レベルであるため、オフ状態となっており、点Ａをクランピングする状態となっていない。
On the other hand, since the clock CK3 of the next phase of the clock CK2 is at the “L” level, the transistor M5 is in an off state and is not in a state of clamping the output terminal Mout2.
Similarly, since the clock CK3 of the next phase of the clock CK2 is at the “L” level, the transistor M4 is in an off state and is not in a state of clamping the point A.
このとき、トランジスタＭ2を介して、「Ｈ」レベルの入力データがシフトされてきた際、トランジスタＭ6は入力データの「Ｈ」レベルとなる立ち上がりのタイミングにおいてオン状態となり、コンデンサＣ2に蓄積されている電荷を放電させ、点Ｂを接地電位とし、すなわち、トランジスタＭ7のゲート電圧を「Ｌレベル（接地電位）」に下げる。
これにより、トランジスタＭ7はオフ状態となり、点Ａの接地電位への経路が遮断されて、トランジスタＭ2を介して入力される電流により、コンデンサＣ1に電荷が蓄積されて充電され、Ａ点が所定の電圧に上昇し、出力トランジスタＭ1がオン状態となる。
At this time, when "H" level input data is shifted through the transistor M2, the transistor M6 is turned on at the rising timing when the input data becomes "H" level, and is stored in the capacitor C2. The charge is discharged, and the point B is set to the ground potential, that is, the gate voltage of the transistor M7 is lowered to “L level (ground potential)”.
As a result, the transistor M7 is turned off, the path to the ground potential at the point A is cut off, and the electric charge input through the transistor M2 is accumulated and charged in the capacitor C1, and the point A is set to a predetermined value. The voltage rises and the output transistor M1 is turned on.
すなわち、接続点Ｂの電位は、コンデンサＣ1を所定の電圧に充電するタイミングにおいて、クランプ回路ＣＬＰによりオフ状態となるよう制御され、コンデンサＣ1による出力トランジスタＭ1のゲート電圧のブートストラップを可能とする。
このとき、トランジスタＭ4は、駆動パルスＧout1が「Ｌ」レベルであるため、オフ状態となっており、点Ａの電位をクランピングする状態となっていない。
そして、出力トランジスタＭ1は、ゲートに「Ｈ」レベルが印加されるため、オン状態となるが、ドレインにクロックＣＫ2が入力されていないため、駆動パルスＧout2を「Ｈ」レベルにて出力することがない。このため、出力端子Ｍout2はクロックＣＫ１の入力時点において「Ｌ」レベルである。
That is, the potential at the connection point B is controlled to be turned off by the clamp circuit CLP at the timing when the capacitor C1 is charged to a predetermined voltage, thereby enabling the bootstrap of the gate voltage of the output transistor M1 by the capacitor C1.
At this time, the transistor M4 is in an OFF state because the drive pulse Gout1 is at the “L” level, and is not in a state of clamping the potential at the point A.
The output transistor M1 is turned on because the “H” level is applied to the gate, but since the clock CK2 is not input to the drain, the output pulse Mout2 can be output at the “H” level. Absent. Therefore, the output terminal Mout2 is at the “L” level when the clock CK1 is input.
次に、時刻ｔ3においては、クロックＣＫ１が「Ｈ」レベルから「Ｌ」レベルへ遷移しており、ステージ１の出力がＬレベルとなるため、端子Ｉ2の電位が「Ｌ」レベルとなる。
しかしながら、トランジスタＭ2がダイオード接続となっているため、コンデンサＣ1には電荷が蓄積された状態、すなわち所定の電圧に充電されている。
そして、出力トランジスタＭ1は、オン状態であるため、ドレインに入力されているクロックＣＫ2が「Ｈ」レベルとなることにより、電流が流れてソースの電位、すなわち出力端子Ｍout2の電位を上昇させる。
Next, at time t3, the clock CK1 changes from the “H” level to the “L” level, and the output of the
However, since the transistor M2 is diode-connected, the capacitor C1 is charged with a charge, that is, charged to a predetermined voltage.
Since the output transistor M1 is in the ON state, when the clock CK2 input to the drain becomes the “H” level, a current flows to increase the potential of the source, that is, the potential of the output terminal Mout2.
これにより、コンデンサＣ1の一方の端子（出力トランジスタＭ1のソースに接続された端子）に電荷が供給され電位が上昇し、コンデンサＣ1の他方の端子（出力トランジスタＭ1のゲートに接続された端子）が、コンデンサＣ1の電位差を保持するために、コンデンサＣ１の一方の端子と同様の電位分上昇する（ブートストラップ動作）。
すなわち、出力トランジスタＭ1は、時刻ｔ２からオン状態であり、クロックＣＫ2が「Ｈ」レベルで入力されることで、ゲートへ印加される電圧がコンデンサＣ1によりクロックＣＫ2の電圧レベル分昇圧され、オン抵抗が低下することにより、ほぼクロックＣＫ2と同様の電圧レベル及びパルス幅の駆動パルスＧout2（入力データ）を、次段のステージ３へ出力する。
As a result, electric charge is supplied to one terminal of the capacitor C1 (terminal connected to the source of the output transistor M1) and the potential rises, and the other terminal of the capacitor C1 (terminal connected to the gate of the output transistor M1) In order to maintain the potential difference of the capacitor C1, the voltage rises by the same potential as one terminal of the capacitor C1 (bootstrap operation).
That is, the output transistor M1 is in the on state from time t2, and when the clock CK2 is input at the “H” level, the voltage applied to the gate is boosted by the voltage level of the clock CK2 by the capacitor C1, and the on resistance As a result of the decrease, a drive pulse Gout2 (input data) having a voltage level and pulse width substantially the same as those of the clock CK2 is output to the
このとき、トランジスタＭ5は、クロックＣＫ２の次の位相のクロックＣＫ３が「Ｌ」レベルであるため、オフ状態となっており、出力端子Ｍout2をクランピングする状態となっていない。
同様に、トランジスタＭ3は、駆動パルスＧout1が「Ｌ」レベルであるため、オフ状態となっており、出力端子Ｍout2をクランピングする状態となっていない。
このため、駆動パルスＧout2の電圧レベルは、従来例のように抵抗分割されることがなく、入力されるクロックＣＫ2と同様の電圧レベルとして出力される。これにより、入力データが後段のステージ３へ入力され、ステージ３の出力トランジスタＭ1がオン状態となり、位相の異なるクロックにより順次入力データがシフトされることになる。
また、トランジスタＭ4は、駆動パルスＧout1が「Ｌ」レベルであるため、オフ状態となっており、点Ａの電位をクランピングする状態となっていない。
At this time, the transistor M5 is in an OFF state because the clock CK3 of the next phase of the clock CK2 is at the “L” level, and is not in a state of clamping the output terminal Mout2.
Similarly, the transistor M3 is in an OFF state because the drive pulse Gout1 is at the “L” level, and is not in a state of clamping the output terminal Mout2.
Therefore, the voltage level of the drive pulse Gout2 is not divided by resistors as in the conventional example, but is output as the same voltage level as the input clock CK2. As a result, input data is input to the
The transistor M4 is in an off state because the drive pulse Gout1 is at the “L” level, and is not in a state of clamping the potential at the point A.
次に、クロックＣＫ2が「Ｈ」レベルから「Ｌ」レベルに遷移すると、出力トランジスタＭ1のソースの電圧、すなわち出力端子Ｍout2の電位は、オン状態にある出力トランジスタＭ1により、ドレイン側に電流が流れることとなり、「Ｌ」レベルとされる。これにより、駆動パルスＧout2の電圧レベルは「Ｌ」レベルとなる。
そして、トランジスタＭ6は、コンデンサＣ1に蓄積された電荷により、ゲート電圧が「Ｈ」レベルの状態で保持されているため、オン状態を持続しており、トランジスタＭ7のゲート電位を接地電位としている。
これにより、トランジスタＭ7は、オフ状態を持続しており、コンデンサＣ1に蓄積されている電荷の放電を行わない。
したがって、出力トランジスタＭ1は、しきい値を超える電圧がゲートに入力された状態となっており、オン状態を持続する。
Next, when the clock CK2 transitions from the “H” level to the “L” level, the source voltage of the output transistor M1, that is, the potential of the output terminal Mout2, flows through the drain side by the output transistor M1 in the on state. Therefore, it is set to “L” level. As a result, the voltage level of the drive pulse Gout2 becomes the “L” level.
Since the gate voltage of the transistor M6 is held in the “H” level state due to the electric charge accumulated in the capacitor C1, the transistor M6 is kept on, and the gate potential of the transistor M7 is set to the ground potential.
As a result, the transistor M7 is kept off and does not discharge the charge accumulated in the capacitor C1.
Accordingly, the output transistor M1 is in a state where a voltage exceeding the threshold is input to the gate, and is kept on.
次に、時刻ｔ4において、クロックＣＫ2の次の位相のクロックＣＫ3が入力されることにより、すなわちクロックＣＫ3が「Ｌ」レベルから「Ｈ」レベルへ遷移すると、トランジスタＭ4がオン状態となり、コンデンサＣ1に蓄積されている電荷を放電して、点Ａの電位を「Ｌ」レベル、すなわち接地電位へ遷移させる。
これにより、トランジスタＭ6は、点Ａの電位が「Ｌ」レベルに遷移することにより、オフ状態となる。
しかしながら、点Ｂが「Ｌ」レベルに保持されるため、トランジスタＭ７はオフ状態を保持する。
また、トランジスタＭ5は、クロックＣＫ3が「Ｈ」レベルで入力されることにより、オン状態となり、出力端子Ｍout2の電位を接地電位に引き下げる。このとき、トランジスタＭ３は、駆動パルスＧout1が「Ｌ」レベルであるため、オフ状態である。
Next, at time t4, when the clock CK3 of the next phase of the clock CK2 is input, that is, when the clock CK3 transits from the “L” level to the “H” level, the transistor M4 is turned on and the capacitor C1 is turned on. The accumulated charge is discharged, and the potential at point A is changed to the “L” level, that is, the ground potential.
As a result, the transistor M6 is turned off when the potential at the point A transitions to the “L” level.
However, since the point B is held at the “L” level, the transistor M7 holds the off state.
The transistor M5 is turned on when the clock CK3 is input at the “H” level, and pulls the potential of the output terminal Mout2 to the ground potential. At this time, the transistor M3 is in the OFF state because the drive pulse Gout1 is at the “L” level.
次に、時刻ｔ5において、クロックＣＫ3の次の位相であるクロックＣＫ１のタイミングであり、ステージ２としては時刻ｔ4での状態を保持する。
すなわち、ステージ１から入力データがシフトされて入力されることがないため、点Ａは理想的な状態として接地電位のままであり、出力トランジスタＭ１はオフ状態を持続することになる。
Next, at the time t5, the timing of the clock CK1, which is the next phase of the clock CK3, and the
That is, since input data is not shifted and input from the
次に、時刻ｔ6において、クロックＣＫ1の次の位相であるクロックＣＫ2のタイミング、すなわち出力トランジスタＭ1のドレインに「Ｈ」レベルのクロックＣＫ2が入力されるが、出力トランジスタＭ１がオフ状態を持続しているため、クロックＣＫ2の電圧により、電流が出力トランジスタＭ1のソース側に流れることはない。
また、このとき、クロックＣＫ2が入力されることにより、コンデンサＣ2のクロックＣＫ2の入力側に電荷が蓄積されて電位が上昇するのに対応して、コンデンサＣ2の他方の側である点Ｂの電位も上昇する。このとき、点Ａが「Ｌ」レベルのため、トランジスタＭ6はオフ状態である。
Next, at time t6, the timing of the clock CK2, which is the next phase of the clock CK1, that is, the clock CK2 of “H” level is input to the drain of the output transistor M1, but the output transistor M1 remains in the OFF state. Therefore, no current flows to the source side of the output transistor M1 due to the voltage of the clock CK2.
At this time, the potential of the point B on the other side of the capacitor C2 corresponds to the potential rising as the charge is accumulated on the input side of the clock CK2 of the capacitor C2 by inputting the clock CK2. Also rises. At this time, since the point A is at the “L” level, the transistor M6 is in an off state.
これにより、トランジスタＭ7は、点Ｂの電位が上昇することにより（しきい値電圧を超えて）、オン状態に遷移する。
そして、トランジスタＭ7がオン状態となることにより、理想的には接地電位だがフローティング状態である程度電位が上昇しており、かつ点Ａの電位が寄生容量Ｃpにより上昇することを抑制して、点Ａの電位を接地電位にて安定させる。
このとき、ノイズが接続点Ａの電位を変動させようとしても、トランジスタＭ7がノイズによる接続点Ａの電位上昇を抑止するため、出力トランジスタＭ1のゲート電圧の変動が抑えられ、出力トランジスタＭ1が誤動作するのを防止することができる。
As a result, the transistor M7 transitions to the ON state when the potential at the point B rises (beyond the threshold voltage).
When the transistor M7 is turned on, the potential is ideally increased to a certain level in the floating state, but the potential at the point A is suppressed from increasing due to the parasitic capacitance Cp. Is stabilized at the ground potential.
At this time, even if the noise tries to fluctuate the potential at the connection point A, the transistor M7 suppresses the increase in the potential at the connection point A due to the noise. Can be prevented.
すなわち、シフトされてきた入力データが「Ｌ」レベル、すなわち駆動パルスＧout1が「Ｌ」レベルである場合、コンデンサＣ1は充電されることがなく、出力トランジスタＭ1はオフ状態のままとなるため、接続点Ｂは制御電圧のまま、トランジスタＭ7はオン状態とされる。
これにより、図２のステージの構成により、自身が駆動パルスを出力しないタイミングにおいて、クロックＣＫ２（クロックＣＫm）が入力されても、出力端子Ｍout2の電圧変動はなく、ノイズは出力されない。
上記ステージ２と同様に、各時刻において、他のステージにおいても、対応するクロックが入力される毎に、入力データのシフト動作が行われる。
That is, when the shifted input data is “L” level, that is, when the drive pulse Gout1 is “L” level, the capacitor C1 is not charged and the output transistor M1 remains in the OFF state. While the point B remains at the control voltage, the transistor M7 is turned on.
Accordingly, even when the clock CK2 (clock CKm) is input at the timing when the driving pulse is not output by the stage configuration of FIG. 2, there is no voltage fluctuation at the output terminal Mout2, and no noise is output.
As in the
上述したように、本実施形態は、クランプ回路ＣＬＰが設けられているため、自身が駆動パルスを出力するタイミングでないときに、クロックが入力されても、出力トランジスタＭ1のゲート電圧を接地電位とするので、出力タイミング以外に駆動パルスの信号線にノイズを発生することなく、液晶表示装置のちらつきなどを抑制するドライバを構成することができる。
また、本実施形態は、各クランプ用のトランジスタがクランプする必要な期間のみ、オン状態となるようパルス制御しているため、長期間オン状態となる余剰ストレスが印加されることがなく、信頼性を向上することができる。
また、本実施形態は、後段の駆動パルスを制御信号として入力する必要がないため、シフトレジスタにおける最終ステージをリセットするためのリセット信号処理（最終ステージには後段のステージが無いために必要）が必要なくなり、回路構成及び配線を簡易なものとすることができる。
As described above, since the clamp circuit CLP is provided in the present embodiment, the gate voltage of the output transistor M1 is set to the ground potential even when the clock is input when it is not the timing for outputting the drive pulse. Therefore, a driver that suppresses flickering of the liquid crystal display device can be configured without generating noise on the signal line of the drive pulse other than the output timing.
In addition, in this embodiment, since the pulse control is performed so that the on-state is turned on only during a period in which each of the clamping transistors is clamped, the excessive stress that is on for a long time is not applied, and the reliability is improved. Can be improved.
Further, in the present embodiment, since it is not necessary to input the driving pulse at the subsequent stage as a control signal, reset signal processing for resetting the final stage in the shift register (necessary because there is no subsequent stage at the final stage) is performed. This is unnecessary, and the circuit configuration and wiring can be simplified.
従来例のシミュレーション結果（図１３参照）に対応させ、クランプ回路ＣＬＰの各構成及びトランジスタＭ３〜Ｍ５以外、他のトランジスタ及びコンデンサの定数を同様にして行った、本実施形態におけるシミュレーション結果を図４に示す。
図４において、上部分がクロックＣＫmの入力波形を示し、下部分が出力端子Ｍoutnにおける駆動パルスＧoutnの波形を示しており、また、横軸が時刻であり、縦軸が出力波形の電位である。
Corresponding to the simulation results of the conventional example (see FIG. 13), the simulation results in the present embodiment are shown in FIG. 4 in which the constants of the other transistors and capacitors are the same except for the components of the clamp circuit CLP and the transistors M3 to M5. Shown in
In FIG. 4, the upper part shows the input waveform of the clock CKm, the lower part shows the waveform of the drive pulse Goutn at the output terminal Moutn, the horizontal axis is time, and the vertical axis is the potential of the output waveform. .
図１３（ａ）及び（ｂ）に比較して、本実施形態のシフトレジスタには、駆動パルスの出力タイミングでない（入力データがない）ステージに対して、クロックＣＫmが入力された場合に、出力端子Ｍoutnの電圧変動が無いことがわかる。
特に、シミュレーションにおいて、従来例におけるプルダウン抵抗（トランジスタ１７）が小さい場合の図１３（ａ）の結果に対して、図４に示す結果のように、出力端子Ｍoutnの電圧変動が少なく、かつ、プルダウン抵抗が大きい場合の図１３（ｂ）の結果に対して、出力される駆動パルスの波高値が入力されるクロックＣＫmの波高値にほぼ等しくできることが判る。
Compared to FIGS. 13A and 13B, the shift register according to this embodiment outputs an output when the clock CKm is input to a stage that does not output the drive pulse (no input data). It can be seen that there is no voltage fluctuation at the terminal Moutn.
In particular, in the simulation, the voltage variation at the output terminal Moutn is small as shown in FIG. 4 and the pull-down resistance (transistor 17) in the conventional example is small as shown in FIG. It can be seen that the peak value of the output drive pulse can be made approximately equal to the peak value of the input clock CKm with respect to the result of FIG. 13B when the resistance is large.
また、図５は、図２のステージを縦続接続（カスケード接続）した図１に示すシフトレジスタ回路におけるクロック信号と駆動パルスＧoutのタイミング関係を示すタイミングチャートである。この例においては、最終段のステージがＧoutn+9の出力となっているが、ゲートドライバ回路として増減は可能である。
図１に示すシフトレジスタ回路（ゲートドライバ回路）は、クロックＣＫ１，ＣＫ２，ＣＫ３の各クロックにより駆動され、初段（Ｇoutn-1に対応するステージ）に入力される入力データＳＰを順次各ステージにシフトさせていく。このシフトレジスタ回路における入力データＳＰのシフト動作に付いてはすでに述べたステージ２の動作が各ステージにおいて連続的に行われる。ここで、１Ｆｉｅｌｄが液晶表示装置の水平ライン（行配線）に対応する。
FIG. 5 is a timing chart showing the timing relationship between the clock signal and the drive pulse Gout in the shift register circuit shown in FIG. 1 in which the stages of FIG. 2 are connected in cascade (cascade connection). In this example, the final stage outputs
The shift register circuit (gate driver circuit) shown in FIG. 1 is driven by clocks CK1, CK2, and CK3, and sequentially shifts input data SP input to the first stage (the stage corresponding to Goutn-1) to each stage. I will let you. Regarding the shift operation of the input data SP in this shift register circuit, the operation of the
＜第２の実施形態＞
次に、第２の実施形態を図６に示す。本発明の第２の実施形態は、第１の実施形態と同様に、図９のゲートドライバ（液晶駆動回路）として用いることができる。図６のステージの構成は、図２に示す第１の実施形態と同様であり、異なる点は、ｎチャンネル型であるトランジスタＭ8が新たに設けられた点である。
トランジスタＭ8は、図６に示すように、ソースが接地されており、ドレインが点Ｂに接続されており、ゲートにクロックＣＫm+1（自身の出力タイミングに入力される、すなわち出力トランジスタＭ1のドレインに入力されるクロックＣＫmの次相のクロック）が入力される。
<Second Embodiment>
Next, a second embodiment is shown in FIG. The second embodiment of the present invention can be used as the gate driver (liquid crystal driving circuit) of FIG. 9 as in the first embodiment. The configuration of the stage of FIG. 6 is the same as that of the first embodiment shown in FIG. 2, and the difference is that an n-channel transistor M8 is newly provided.
6, the source of the transistor M8 is grounded, the drain is connected to the point B, and the clock CKm + 1 (input at its own output timing is input to the gate, that is, the drain of the output transistor M1). The clock of the next phase of the clock CKm input to the CKm).
これにより、図３のタイミングチャートに示すように、点Ｂの電圧レベルは次相のクロックにより接地電位に遷移されるため、点Ｂの電位が接地レベルへ完全に遷移することになる。
すなわち、第１の実施形態のように、入力データがシフトされてきたのみ、点Ｂの電位が固定するのではなく、入力データがシフト入力されていない場合、出力トランジスタＭ1のドレインへクロックＣＫmが入力される度に、点Ｂの電位が常に接地電位とする処理が行われる。
As a result, as shown in the timing chart of FIG. 3, the voltage level at the point B is shifted to the ground potential by the clock of the next phase, so that the potential at the point B completely shifts to the ground level.
That is, as in the first embodiment, the input data has been shifted, but the potential at the point B is not fixed, and when the input data is not shifted in, the clock CKm is supplied to the drain of the output transistor M1. Each time an input is made, processing is performed in which the potential at the point B is always set to the ground potential.
このため、第２の実施形態のシフトレジスタ回路は、第１の実施形態に比べて、動作がより安定となることが考えられる。
他の動作については、第１の実施形態と同様のため、説明を省略する。
また、第１及び第２の実施形態ともに、３相以上であればクロックの相数を増加させることが可能であり、例えば３相から６相へ２倍に増加させることにより、クロックの「Ｈ」レベルの期間（パルス幅）が半分となり、トランジスタに印加されるストレス時間も半分となり、よりゲートドライバとしての寿命を延ばし、信頼性を向上させることが可能である。
For this reason, it is conceivable that the operation of the shift register circuit of the second embodiment is more stable than that of the first embodiment.
Since other operations are the same as those in the first embodiment, the description thereof is omitted.
In both the first and second embodiments, if the number of phases is three or more, the number of phases of the clock can be increased. For example, by increasing the number of clocks from “3” to “6” twice, “H” ”Level period (pulse width) is halved, and the stress time applied to the transistor is also halved, so that the lifetime as a gate driver can be further extended and the reliability can be improved.
＜第３の実施形態＞
次に、第３の実施形態によるシフトレジスタ回路のステージの構成例を図７に示す。本発明の第３の実施形態は、第１の実施形態と同様に、図９のゲートドライバ（液晶駆動回路）として用いることができる。図７のステージの構成は、図２に示す第１の実施形態と出力トランジスタＭ１，ダイオードとして用いているトランジスタＭ２，トランジスタＭ３，コンデンサＣ１が同様であり、異なる点は、コンデンサＣ２の接続箇所が変更され、トランジスタＭ３〜Ｍ７に替えて、ｎチャンネル型であるトランジスタＭ15〜Ｍ18を新たに設けた点である。
<Third Embodiment>
Next, FIG. 7 shows a configuration example of a stage of the shift register circuit according to the third embodiment. The third embodiment of the present invention can be used as the gate driver (liquid crystal driving circuit) of FIG. 9 as in the first embodiment. The stage configuration of FIG. 7 is the same as that of the first embodiment shown in FIG. 2 except that the output transistor M1, the transistor M2, the transistor M3, and the capacitor C1 are used as diodes. In this point, n-channel transistors M15 to M18 are newly provided in place of the transistors M3 to M7.
トランジスタＭ15は、クランピングトランジスタとして設けられ、ドレインが出力端子Ｍoutn（出力トランジスタＭ1のソース）に接続され、ゲートが点Ｂに接続され、ソースが接地されている。
トランジスタＭ17は、出力トランジスタＭ1のゲートの電圧を接地電位に安定させるためのクランピングトランジスタとして設けられており、ドレインが出力トランジスタＭ1のゲート（点Ａ）に接続され、ソースが接地（接地点）され、ゲートが接続点Ｂに接続されている。
The transistor M15 is provided as a clamping transistor, the drain is connected to the output terminal Moutn (the source of the output transistor M1), the gate is connected to the point B, and the source is grounded.
The transistor M17 is provided as a clamping transistor for stabilizing the gate voltage of the output transistor M1 to the ground potential, the drain is connected to the gate (point A) of the output transistor M1, and the source is grounded (ground point). The gate is connected to the connection point B.
トランジスタＭ16は、ダイオード接続されており、ソース（カソードに対応）が点Ｂに接続され、ドレイン及びゲート（アノードに対応）に出力トランジスタＭ1のドレインに入力されているクロックＣＫmに対して次の位相のクロックＣＫm+1が入力されている。このトランジスタＭ16をダイオードに置き換えることが可能である。
トランジスタＭ18は、ドレインが点Ｂに接続され、ゲートがトランジスタＭ２のソース及びドレイン（端子Ｉn）へ接続され、ソースが接地されている。
コンデンサＣ２は、一端が点Ｂに接続され、他端が接地されている。
The transistor M16 is diode-connected, the source (corresponding to the cathode) is connected to the point B, and the drain and gate (corresponding to the anode) have the next phase with respect to the clock CKm input to the drain of the output transistor M1. Clock CKm + 1 is input. The transistor M16 can be replaced with a diode.
The transistor M18 has a drain connected to the point B, a gate connected to the source and drain (terminal In) of the transistor M2, and a source grounded.
The capacitor C2 has one end connected to the point B and the other end grounded.
次に、図８を用いて、本発明の第３の実施形態によるシフトレジスタの動作について、ステージ２を基準として説明する。図８は第３の実施形態によるシフトレジスタにおけるステージ２の動作を示す波形図である。以下、特にステージの番号を指定して説明しない場合、ステージ２の構成の説明である。
ここで、ステージ２においては、トランジスタＭ2のドレイン及びゲート（ダイオードのアノード、すなわち端子Ｉn）が前段のステージ１の端子Ｍout1に接続されている。また、出力トランジスタＭ1のドレインに入力されるクロックＣＫmがＣＫ2であり、前段のステージ１における出力トランジスタＭ1のドレインにはクロックＣＫ１が入力され、後段（次段）のステージ３における出力トランジスタＭ1のドレインにはクロックＣＫ3が入力されている。また、ここで、端子Ｉnは端子Ｉ2である。
Next, the operation of the shift register according to the third embodiment of the present invention will be described with reference to
Here, in the
時刻ｔ1においては、ステージ１の出力する駆動パルスＧout1が「Ｌ」レベル、すなわち端子Ｉnが「Ｌ」レベルのため、接続点Ａの電位が「Ｌ」レベルとなっている。この時点において、ステージ１にはスタートパルスＳＰがクロックＣＫ３に同期し入力データとして「Ｈ」レベルにて入力され、ステージ１の出力トランジスタＭ1がオン状態となるが、クロックＣＫ１が入力されていないため、駆動パルスＧout1は「Ｌ」レベルである。
このとき、出力トランジスタＭ1は、ゲートが「Ｌ」レベルのためオフ状態であり、所定のパルス幅のクロックＣＫ2がドレインに入力されておらず、駆動パルスＧout2が「Ｌ」レベルとなっている。
At time t1, since the drive pulse Gout1 output from the
At this time, the output transistor M1 is off because the gate is at the “L” level, the clock CK2 having a predetermined pulse width is not input to the drain, and the drive pulse Gout2 is at the “L” level.
また、このとき、後に詳細に説明するが、接続点ＢがトランジスタＭ16，Ｍ17，Ｍ18及びコンデンサＣ2から構成されるクランプ回路ＣＬＰＡにおいて、上記コンデンサＣ2に蓄積された電荷により、トランジスタＭ17のゲート電圧が所定の制御電圧となっており、トランジスタＭ17がオン状態となっている。
ここで、ステージ２の出力トランジスタＭ1のドレインに入力されるクロックＣＫ2の次相のクロックＣＫ3がトランジスタＭ16のドレイン及びゲートに入力されることにより、コンデンサＣ２に電荷が蓄積され、点Ｂが所定の制御電圧（トランジスタＭ17のしきい値を超える電圧）となる。
At this time, as will be described in detail later, in the clamp circuit CLPA where the connection point B is composed of the transistors M16, M17, M18 and the capacitor C2, the gate voltage of the transistor M17 is caused by the charge accumulated in the capacitor C2. A predetermined control voltage is applied, and the transistor M17 is in an on state.
Here, when the clock CK3 of the next phase of the clock CK2 inputted to the drain of the output transistor M1 of the
このとき、トランジスタＭ18は、端子Ｉ2が「Ｌ」レベルであるため、オフ状態となっている。
このため、接続点Ａは、トランジスタＭ17により、出力トランジスタＭ1のゲートの電位が「Ｌ（接地電位）」へクランプされており、出力トランジスタＭ1はオフ状態である。
また、トランジスタＭ15もゲートが点Ｂに接続されており、所定の制御電圧がゲートに印加されオン状態となり、出力端子Ｍoutnを接地電位としている。
一方、トランジスタＭ３は、駆動パルスＧout1が「Ｌ」レベルのため、オフ状態である。
At this time, the transistor M18 is in an off state because the terminal I2 is at the "L" level.
Therefore, at the connection point A, the gate potential of the output transistor M1 is clamped to “L (ground potential)” by the transistor M17, and the output transistor M1 is in the off state.
The gate of the transistor M15 is also connected to the point B, a predetermined control voltage is applied to the gate and the transistor M15 is turned on, and the output terminal Moutn is set to the ground potential.
On the other hand, the transistor M3 is in the OFF state because the drive pulse Gout1 is at the “L” level.
次に、時刻ｔ2においては、ステージ１にクロックＣＫ１が入力されるため、ステージ１のオン状態となっている出力トランジスタＭ1の出力する駆動パルスＧout1が「Ｈ」レベル、すなわち端子Ｉ2が「Ｈ」レベルとなるため（入力データのシフト入力）、接続点Ａの電位が「Ｈ」レベルに遷移する。
これにより、トランジスタＭ3は、駆動パルスＧout1が「Ｈ」レベルの間、すなわち駆動パルスＧout1のパルス幅の間、ゲートに「Ｈ」レベルが印加されるため、コンデンサＣ1に蓄積されている電荷を放電し、出力端子Ｍout2の電位を「Ｌ」レベル（接地電位）とする。
Next, at time t2, since the clock CK1 is input to the
As a result, the transistor M3 discharges the electric charge accumulated in the capacitor C1 because the “H” level is applied to the gate while the drive pulse Gout1 is “H” level, that is, during the pulse width of the drive pulse Gout1. Then, the potential of the output terminal Mout2 is set to the “L” level (ground potential).
このとき、端子Ｉ2に対して、ステージ１から駆動パルスＧout1が、「Ｈ」レベルの入力データとしてシフトされてきた際、トランジスタＭ18は入力データの「Ｈ」レベルとなる立ち上がりのタイミングにおいてオン状態となり、コンデンサＣ2に蓄積されている電荷を放電させ、点Ｂを接地電位とし、すなわち、トランジスタＭ17のゲート電圧を「Ｌレベル（接地電位）」に下げる。
これにより、トランジスタＭ17はオフ状態となり、点Ａの接地電位への経路が遮断されて、トランジスタＭ2を介して入力される電流により、コンデンサＣ1に電荷が蓄積されて充電され、Ａ点が所定の電圧に上昇し、出力トランジスタＭ1がオン状態となる。
At this time, when the drive pulse Gout1 is shifted from the
As a result, the transistor M17 is turned off, the path to the ground potential at the point A is cut off, the electric charge input through the transistor M2 is accumulated and charged in the capacitor C1, and the point A is predetermined. The voltage rises and the output transistor M1 is turned on.
すなわち、接続点Ｂの電位は、コンデンサＣ1を所定の電圧に充電するタイミングにおいて、クランプ回路ＣＬＰによりオフ状態となるよう制御され、コンデンサＣ1による出力トランジスタＭ1のゲート電圧のブートストラップを可能とする。
このとき、トランジスタＭ3は、駆動パルスＧout1（端子Ｉ2）が「Ｌ」レベルであるため、オフ状態となっており、出力端子Ｍout2の電位をクランピングする状態となっていない。
そして、出力トランジスタＭ1は、ゲートに「Ｈ」レベルが印加されるため、オン状態となるが、ドレインにクロックＣＫ2が入力されていないため、駆動パルスＧout2を「Ｈ」レベルにて出力することがない。このため、出力端子Ｍout2はクロックＣＫ１の入力時点において「Ｌ」レベルである。
That is, the potential at the connection point B is controlled to be turned off by the clamp circuit CLP at the timing when the capacitor C1 is charged to a predetermined voltage, thereby enabling the bootstrap of the gate voltage of the output transistor M1 by the capacitor C1.
At this time, since the drive pulse Gout1 (terminal I2) is at the “L” level, the transistor M3 is in an off state and is not in a state of clamping the potential of the output terminal Mout2.
The output transistor M1 is turned on because the “H” level is applied to the gate, but since the clock CK2 is not input to the drain, the output pulse Mout2 can be output at the “H” level. Absent. Therefore, the output terminal Mout2 is at the “L” level when the clock CK1 is input.
次に、時刻ｔ3においては、クロックＣＫ１が「Ｈ」レベルから「Ｌ」レベルへ遷移しており、ステージ１の出力がＬレベルとなるため、端子Ｉ2の電位が「Ｌ」レベルとなる。
しかしながら、トランジスタＭ2がダイオード接続となっているため、コンデンサＣ1には電荷が蓄積された状態、すなわち所定の電圧に充電されている。
そして、出力トランジスタＭ1は、オン状態であるため、ドレインに入力されているクロックＣＫ2が「Ｈ」レベルとなることにより、電流が流れてソースの電位、すなわち出力端子Ｍout2の電位を上昇させる。
Next, at time t3, the clock CK1 changes from the “H” level to the “L” level, and the output of the
However, since the transistor M2 is diode-connected, the capacitor C1 is charged with a charge, that is, charged to a predetermined voltage.
Since the output transistor M1 is in the ON state, when the clock CK2 input to the drain becomes the “H” level, a current flows to increase the potential of the source, that is, the potential of the output terminal Mout2.
これにより、コンデンサＣ1の一方の端子（出力トランジスタＭ1のソースに接続された端子）に電荷が供給され電位が上昇し、コンデンサＣ1の他方の端子（出力トランジスタＭ1のゲートに接続された端子）が、コンデンサＣ1の電位差を保持するために、コンデンサＣ１の一方の端子と同様の電位分上昇する（ブートストラップ動作）。
すなわち、出力トランジスタＭ1は、時刻ｔ２からオン状態であり、クロックＣＫ2が「Ｈ」レベルで入力されることで、ゲートへ印加される電圧がコンデンサＣ1によりクロックＣＫ2の電圧レベル分昇圧され、オン抵抗が低下することにより、ほぼクロックＣＫ2と同様の電圧レベル及びパルス幅の駆動パルスＧout2（入力データ）を、次段のステージ３へ出力する。
As a result, electric charge is supplied to one terminal of the capacitor C1 (terminal connected to the source of the output transistor M1) and the potential rises, and the other terminal of the capacitor C1 (terminal connected to the gate of the output transistor M1) In order to maintain the potential difference of the capacitor C1, the voltage rises by the same potential as one terminal of the capacitor C1 (bootstrap operation).
That is, the output transistor M1 is in the on state from time t2, and when the clock CK2 is input at the “H” level, the voltage applied to the gate is boosted by the voltage level of the clock CK2 by the capacitor C1, and the on resistance As a result of the decrease, a drive pulse Gout2 (input data) having a voltage level and pulse width substantially the same as those of the clock CK2 is output to the
このとき、トランジスタＭ15は、点Ｂが「Ｌ」レベルとなっているため、オフ状態であり、出力端子Ｍout2をクランピングする状態となっていない。
また、トランジスタＭ3も、駆動パルスＧout1が「Ｌ」レベルであるため、オフ状態となっており、出力端子Ｍout2をクランピングする状態となっていない。
このため、駆動パルスＧout2の電圧レベルは、従来例のように抵抗分割されることがなく、入力されるクロックＣＫ2と同様の電圧レベルとして出力される。これにより、入力データが後段のステージ３へ入力され、ステージ３の出力トランジスタＭ1がオン状態となり、位相の異なるクロックにより順次入力データがシフトされることになる。
At this time, since the point B is at the “L” level, the transistor M15 is in an off state and is not in a state of clamping the output terminal Mout2.
The transistor M3 is also in an off state because the drive pulse Gout1 is at the “L” level, and is not in a state of clamping the output terminal Mout2.
Therefore, the voltage level of the drive pulse Gout2 is not divided by resistors as in the conventional example, but is output as the same voltage level as the input clock CK2. As a result, input data is input to the
次に、クロックＣＫ2が「Ｈ」レベルから「Ｌ」レベルに遷移すると、出力トランジスタＭ1のソースの電圧、すなわち出力端子Ｍout2の電位は、オン状態にある出力トランジスタＭ1により、ドレイン側に電流が流れることとなり、「Ｌ」レベルとされる。これにより、駆動パルスＧout2の電圧レベルは「Ｌ」レベルとなる。
そして、トランジスタＭ17は、コンデンサＣ2に電荷が蓄積された状態となっていないため、オフン状態を持続している。
したがって、出力トランジスタＭ1は、しきい値を超える電圧がゲートに入力された状態となっており、オン状態を持続する。
Next, when the clock CK2 transitions from the “H” level to the “L” level, the source voltage of the output transistor M1, that is, the potential of the output terminal Mout2, flows through the drain side by the output transistor M1 in the on state. Therefore, it is set to “L” level. As a result, the voltage level of the drive pulse Gout2 becomes the “L” level.
Since the transistor M17 is not in a state where electric charge is accumulated in the capacitor C2, it remains in an off state.
Accordingly, the output transistor M1 is in a state where a voltage exceeding the threshold is input to the gate, and is kept on.
次に、時刻ｔ4において、クロックＣＫ2の次の位相のクロックＣＫ3が入力されることにより、すなわちクロックＣＫ3が「Ｌ」レベルから「Ｈ」レベルへ遷移すると、ダイオード接続のトランジスタＭ16を介して供給される電荷によりコンデンサＣ2が充電され、点Ｂが所定の制御電圧となる。
このとき、トランジスタＭ18は、端子Ｉ2が「Ｌ」レベルであるため、オフ状態である。
これにより、トランジスタＭ17はオン状態となり、コンデンサＣ1に蓄積されている電荷を放電して、点Ａの電位を「Ｌ」レベル、すなわち接地電位へ遷移させる。
また、トランジスタＭ15は、点Ｂが所定の制御電圧となるため、オン状態になり、出力端子Ｍout2の電位を接地電位に引き下げる。このとき、トランジスタＭ３は、駆動パルスＧout1が「Ｌ」レベルであるため、オフ状態である。
Next, at time t4, when the clock CK3 of the next phase of the clock CK2 is input, that is, when the clock CK3 transits from the “L” level to the “H” level, it is supplied via the diode-connected transistor M16. Capacitor C2 is charged by the electric charge, and point B becomes a predetermined control voltage.
At this time, the transistor M18 is in the off state because the terminal I2 is at the "L" level.
As a result, the transistor M17 is turned on, and the electric charge accumulated in the capacitor C1 is discharged, and the potential at the point A is changed to the “L” level, that is, the ground potential.
The transistor M15 is turned on because the point B becomes a predetermined control voltage, and the potential of the output terminal Mout2 is lowered to the ground potential. At this time, the transistor M3 is in the OFF state because the drive pulse Gout1 is at the “L” level.
次に、時刻ｔ5において、クロックＣＫ3の次の位相であるクロックＣＫ１のタイミングであり、ステージ２としては時刻ｔ4での状態を保持する。
すなわち、ステージ１から入力データがシフトされて入力されることがないため、点Ａは理想的な状態として接地電位のままであり、出力トランジスタＭ１はオフ状態を持続することになる。
Next, at the time t5, the timing of the clock CK1, which is the next phase of the clock CK3, and the
That is, since input data is not shifted and input from the
次に、時刻ｔ6において、クロックＣＫ1の次の位相であるクロックＣＫ2のタイミングであり、ステージ２としては時刻ｔ5での状態を保持する。
すなわち、出力トランジスタＭ1のドレインに「Ｈ」レベルのクロックＣＫ2が入力されるが、出力トランジスタＭ１がオフ状態を持続しているため、クロックＣＫ2の電圧により、電流が出力トランジスタＭ1のソース側に流れることはない。
Next, at the time t6, the timing of the clock CK2 which is the next phase of the clock CK1, and the
That is, although the “H” level clock CK2 is input to the drain of the output transistor M1, the current flows to the source side of the output transistor M1 due to the voltage of the clock CK2 because the output transistor M1 is kept off. There is nothing.
次に、時刻ｔ7において、クロックＣＫ2の次の位相であるクロックＣＫ3が入力されることにより、トランジスタＭ16を介して点Ｂが再充電されるため、トランジスタＭ17のオン状態が安定的に持続されることになり、点Ａを「Ｌ」レベルの保持するため、出力トランジスタＭ1のドレインに「Ｈ」レベルのクロックＣＫ2が入力されても、出力トランジスタＭ１がオフ状態を持続しているため、クロックＣＫ2の電圧により、電流が出力トランジスタＭ1のソース側に流れることはない。
このとき、トランジスタＭ15もオン状態が持続するため、出力端子Ｍout2を安定的に「Ｌ」レベルとすることができる。
Next, at time t7, when the clock CK3, which is the next phase of the clock CK2, is input, the point B is recharged via the transistor M16, so that the on state of the transistor M17 is stably maintained. Therefore, since the point A is held at the “L” level, even if the “H” level clock CK2 is input to the drain of the output transistor M1, the output transistor M1 remains off, so that the clock CK2 Current does not flow to the source side of the output transistor M1.
At this time, since the transistor M15 is kept on, the output terminal Mout2 can be stably set to the “L” level.
これにより、トランジスタＭ17は、点Ｂの電位が上昇することにより（しきい値電圧を超えて）、オン状態になっている。
そして、トランジスタＭ17がオン状態となることにより、理想的には接地電位だがフローティング状態である程度電位が上昇しており、かつ点Ａの電位が寄生容量Ｃpにより上昇することを抑制して、点Ａの電位を接地電位にて安定させる。
このとき、ノイズが接続点Ａの電位を変動させようとしても、トランジスタＭ17がノイズによる接続点Ａの電位上昇を抑止するため、出力トランジスタＭ1のゲート電圧の変動が抑えられ、出力トランジスタＭ1が誤動作するのを防止することができる。
As a result, the transistor M17 is turned on when the potential at the point B rises (beyond the threshold voltage).
When the transistor M17 is turned on, the potential is ideally increased to a certain level in the floating state, but the potential at the point A is suppressed from increasing due to the parasitic capacitance Cp. Is stabilized at the ground potential.
At this time, even if the noise tries to fluctuate the potential at the connection point A, the transistor M17 suppresses the increase in the potential at the connection point A due to the noise, so that the fluctuation of the gate voltage of the output transistor M1 is suppressed and the output transistor M1 malfunctions Can be prevented.
すなわち、シフトされてきた入力データが「Ｌ」レベル、すなわち駆動パルスＧout1が「Ｌ」レベルである場合、コンデンサＣ1は充電されることがなく、出力トランジスタＭ1はオフ状態のままとなるため、接続点Ｂは制御電圧のまま、トランジスタＭ7はオン状態とされる。
これにより、図７のステージの構成により、自身が駆動パルスを出力しないタイミングにおいて、クロックＣＫ２（クロックＣＫm）が入力されても、出力端子Ｍout2の電圧変動はなく、ノイズは出力されない。
上記ステージ２と同様に、他のステージにおいても、各時刻において対応するクロックが入力される毎に、入力データのシフト動作が行われる。
That is, when the shifted input data is “L” level, that is, when the drive pulse Gout1 is “L” level, the capacitor C1 is not charged and the output transistor M1 remains in the OFF state. While the point B remains at the control voltage, the transistor M7 is turned on.
Accordingly, even when the clock CK2 (clock CKm) is input at the timing when the driving pulse is not output by the stage configuration of FIG. 7, there is no voltage fluctuation at the output terminal Mout2, and no noise is output.
Similarly to the
上述したように、本実施形態は、クランプ回路ＣＬＰＡが設けられているため、自身が駆動パルスを出力するタイミングでないときに、クロックが入力されても、出力トランジスタＭ1のゲート電圧を接地電位とするので、出力タイミング以外に駆動パルスの信号線にノイズを発生することなく、液晶表示装置のちらつきなどを抑制するドライバを構成することができる。
また、本実施形態は、各クランプ用のトランジスタがクランプする必要な期間のみ、オン状態となるようパルス制御しているため、長期間オン状態となる余剰ストレスが印加されることがなく、信頼性を向上することができる。
また、本実施形態は、後段の駆動パルスを制御信号として入力する必要がないため、シフトレジスタにおける最終ステージをリセットするためのリセット信号処理（最終ステージには後段のステージが無いために必要）が必要なくなり、回路構成及び配線を簡易なものとすることができる。
As described above, since the clamp circuit CLPA is provided in the present embodiment, the gate voltage of the output transistor M1 is set to the ground potential even when the clock is input when it is not the timing for outputting the drive pulse. Therefore, a driver that suppresses flickering of the liquid crystal display device can be configured without generating noise on the signal line of the drive pulse other than the output timing.
In addition, in this embodiment, since the pulse control is performed so that the on-state is turned on only during a period in which each of the clamping transistors is clamped, the excessive stress that is on for a long time is not applied, and the reliability is improved. Can be improved.
Further, in the present embodiment, since it is not necessary to input the driving pulse at the subsequent stage as a control signal, reset signal processing for resetting the final stage in the shift register (necessary because there is no subsequent stage at the final stage) is performed. This is unnecessary, and the circuit configuration and wiring can be simplified.
また、上述した第１〜第３の実施形態によるシフトレジスタの回路構成は、ａ−Ｓi（アモルファスシリコン）ＴＦＴ（薄膜トランジスタ）のみでなく、多結晶シリコンＴＦＴのゲートドライバや単結晶シリコンのドライバＩＣ（集積回路）にも適用することが可能である。 The circuit configuration of the shift register according to the first to third embodiments described above is not limited to an a-Si (amorphous silicon) TFT (thin film transistor), but a gate driver for a polycrystalline silicon TFT or a driver IC for a single crystal silicon ( The present invention can also be applied to an integrated circuit.
１，２，３，４，ｎ…ステージ（レジスタセル）
Ａ，Ｂ…接続点（点）
Ｃ1，Ｃ2…コンデンサ
Ｉn…端子
Ｍ1…出力トランジスタ
Ｍ2，Ｍ3，Ｍ4，Ｍ5，Ｍ6，Ｍ7，Ｍ8…トランジスタ（Ｎチャンネル型）
Ｍ15，Ｍ16，Ｍ17，Ｍ18…トランジスタ（Ｎチャンネル型）
Ｍout1，Ｍout2，Ｍout3，Ｍout4，Ｍoutn…端子
1, 2, 3, 4, n... Stage (register cell)
A, B ... Connection point (point)
C1, C2 ... Capacitor In ... Terminal M1 ... Output transistors M2, M3, M4, M5, M6, M7, M8 ... Transistors (N-channel type)
M15, M16, M17, M18 ... Transistor (N-channel type)
Mout1, Mout2, Mout3, Mout4, Moutn ... terminals
Claims (10)
前記各ステージにおいて、
前記出力トランジスタのゲートに接続される、前記入力データを入力するダイオードと、
前記出力トランジスタのゲート及びソース間に接続された第１のコンデンサと、
前記出力トランジスタのゲートにドレインが接続され、該出力トランジスタのゲート及び接地端子間に介挿された第１のクランピングトランジスタと、
前記ダイオードのカソードにゲートが接続され、前記第１のクランピングトランジスタのゲート及び接地端子間に介挿された第２のクランピングトランジスタと
を有していることを特徴とするシフトレジスタ。 It has a plurality of cascaded stages, and input data is shifted by a plurality of clocks with different phases, and when the input data is input, the clock input to the drain of the output transistor is output from the source as a phase shift clock And a shift register that performs a shift operation of the output signal,
In each stage,
A diode for inputting the input data, connected to the gate of the output transistor;
A first capacitor connected between the gate and source of the output transistor;
A first clamping transistor having a drain connected to the gate of the output transistor and interposed between the gate of the output transistor and a ground terminal;
A shift register comprising: a gate connected to a cathode of the diode; and a second clamping transistor interposed between the gate of the first clamping transistor and a ground terminal.
前記各ステージにおいて、
前記出力トランジスタのゲートに接続される、前記入力データを入力する第１のダイオードと、
前記出力トランジスタのゲート及びソース間に接続された第１のコンデンサと、
前記出力トランジスタのゲートにドレインが接続され、該出力トランジスタのゲート及び接地端子間に介挿された第１のクランピングトランジスタと、
前記第１のダイオードのアノードにゲートが接続され、前記第１のクランピングトランジスタのゲート及び接地端子間に介挿された第２のクランピングトランジスタと
を有していることを特徴とするシフトレジスタ。 It has a plurality of cascaded stages, and input data is shifted by a plurality of clocks with different phases, and when the input data is input, the clock input to the drain of the output transistor is output from the source as a phase shift clock And a shift register that performs a shift operation of the output signal,
In each stage,
A first diode for inputting the input data, connected to a gate of the output transistor;
A first capacitor connected between the gate and source of the output transistor;
A first clamping transistor having a drain connected to the gate of the output transistor and interposed between the gate of the output transistor and a ground terminal;
And a second clamping transistor having a gate connected to the anode of the first diode and interposed between the gate of the first clamping transistor and a ground terminal. .
10. A liquid crystal drive, wherein the shift register according to claim 1 is used to generate a scan drive signal of an active matrix circuit in which a scan line and a signal line intersect each other. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005133169A JP2006309893A (en) | 2005-04-28 | 2005-04-28 | Shift register and liquid crystal drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005133169A JP2006309893A (en) | 2005-04-28 | 2005-04-28 | Shift register and liquid crystal drive circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006309893A true JP2006309893A (en) | 2006-11-09 |
Family
ID=37476602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005133169A Withdrawn JP2006309893A (en) | 2005-04-28 | 2005-04-28 | Shift register and liquid crystal drive circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006309893A (en) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095190A (en) * | 2005-09-29 | 2007-04-12 | Hitachi Displays Ltd | Shift register circuit and display device using the same |
| JP2009301698A (en) * | 2008-06-10 | 2009-12-24 | Beijing Boe Optoelectronics Technology Co Ltd | Shift register and gate driver therefor |
| WO2010050262A1 (en) * | 2008-10-30 | 2010-05-06 | シャープ株式会社 | Shift register circuit, display device and shift register circuit driving method |
| JP2010152347A (en) * | 2008-11-28 | 2010-07-08 | Semiconductor Energy Lab Co Ltd | Liquid crystal display and electronic device including the same |
| JP2010160472A (en) * | 2009-01-09 | 2010-07-22 | Chunghwa Picture Tubes Ltd | High-reliability gate driving circuit |
| WO2010116778A1 (en) * | 2009-04-08 | 2010-10-14 | シャープ株式会社 | Shift register, display device provided with same, and method of driving shift register |
| CN102708779A (en) * | 2012-01-13 | 2012-10-03 | 京东方科技集团股份有限公司 | Shift register and driving device thereof, grid driving device and display device |
| JP2013069400A (en) * | 2011-09-23 | 2013-04-18 | Hydis Technologies Co Ltd | Shift register and gate drive circuit using the same |
| JP2014149908A (en) * | 2014-03-03 | 2014-08-21 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| US8947409B2 (en) | 2009-12-14 | 2015-02-03 | Samsung Display Co., Ltd. | Display panel |
| JP2015064585A (en) * | 2009-02-12 | 2015-04-09 | 株式会社半導体エネルギー研究所 | Drive circuit and electronic apparatus |
| US9536903B2 (en) | 2006-09-29 | 2017-01-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| CN106297634A (en) * | 2016-08-31 | 2017-01-04 | 上海天马微电子有限公司 | Shift register, grid driving circuit and driving method |
| CN106652867A (en) * | 2015-11-04 | 2017-05-10 | 上海和辉光电有限公司 | Shift register unit, gate drive circuit and display panel |
| CN106710507A (en) * | 2017-02-17 | 2017-05-24 | 合肥京东方光电科技有限公司 | Gate drive circuit, gate drive method and display device |
| JP2017111850A (en) * | 2006-06-02 | 2017-06-22 | 株式会社半導体エネルギー研究所 | Semiconductor device |
-
2005
- 2005-04-28 JP JP2005133169A patent/JP2006309893A/en not_active Withdrawn
Cited By (56)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4644087B2 (en) * | 2005-09-29 | 2011-03-02 | 株式会社 日立ディスプレイズ | Shift register circuit and display device using the same |
| JP2007095190A (en) * | 2005-09-29 | 2007-04-12 | Hitachi Displays Ltd | Shift register circuit and display device using the same |
| US9954010B2 (en) | 2006-06-02 | 2018-04-24 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device |
| US10720452B2 (en) | 2006-06-02 | 2020-07-21 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device |
| US11664388B2 (en) | 2006-06-02 | 2023-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device |
| US11189647B2 (en) | 2006-06-02 | 2021-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device |
| JP2017111850A (en) * | 2006-06-02 | 2017-06-22 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US10304868B2 (en) | 2006-06-02 | 2019-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device |
| US9536903B2 (en) | 2006-09-29 | 2017-01-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US10930683B2 (en) | 2006-09-29 | 2021-02-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US10297618B2 (en) | 2006-09-29 | 2019-05-21 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US11967598B2 (en) | 2006-09-29 | 2024-04-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US9842861B2 (en) | 2006-09-29 | 2017-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JP2009301698A (en) * | 2008-06-10 | 2009-12-24 | Beijing Boe Optoelectronics Technology Co Ltd | Shift register and gate driver therefor |
| JPWO2010050262A1 (en) * | 2008-10-30 | 2012-03-29 | シャープ株式会社 | Shift register circuit, display device, and shift register circuit driving method |
| WO2010050262A1 (en) * | 2008-10-30 | 2010-05-06 | シャープ株式会社 | Shift register circuit, display device and shift register circuit driving method |
| KR20170116225A (en) * | 2008-11-28 | 2017-10-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device, display device and electronic device including the same |
| US10008519B1 (en) | 2008-11-28 | 2018-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| TWI496128B (en) * | 2008-11-28 | 2015-08-11 | Semiconductor Energy Lab | Display device and electronic device including the same |
| KR101618913B1 (en) * | 2008-11-28 | 2016-05-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Display device and electronic device including the same |
| US9337184B2 (en) | 2008-11-28 | 2016-05-10 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| US10629134B2 (en) | 2008-11-28 | 2020-04-21 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| US12046203B2 (en) | 2008-11-28 | 2024-07-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| KR101731772B1 (en) * | 2008-11-28 | 2017-04-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device, display device and electronic device including the same |
| JP2010152347A (en) * | 2008-11-28 | 2010-07-08 | Semiconductor Energy Lab Co Ltd | Liquid crystal display and electronic device including the same |
| US11776483B2 (en) | 2008-11-28 | 2023-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| US10971075B2 (en) | 2008-11-28 | 2021-04-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| US8902374B2 (en) | 2008-11-28 | 2014-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| US8902144B2 (en) | 2008-11-28 | 2014-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| US9941308B2 (en) | 2008-11-28 | 2018-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| KR102052859B1 (en) | 2008-11-28 | 2019-12-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device, display device and electronic device including the same |
| KR20190091370A (en) * | 2008-11-28 | 2019-08-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device, display device and electronic device including the same |
| KR101901542B1 (en) | 2008-11-28 | 2018-09-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device, display device and electronic device including the same |
| KR20180107284A (en) * | 2008-11-28 | 2018-10-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device, display device and electronic device including the same |
| KR101959185B1 (en) | 2008-11-28 | 2019-03-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device, display device and electronic device including the same |
| KR20190028563A (en) * | 2008-11-28 | 2019-03-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device, display device and electronic device including the same |
| US11527208B2 (en) | 2008-11-28 | 2022-12-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| JP2014149907A (en) * | 2008-11-28 | 2014-08-21 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| US10304873B2 (en) | 2008-11-28 | 2019-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| US11250785B2 (en) | 2008-11-28 | 2022-02-15 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| KR102006597B1 (en) | 2008-11-28 | 2019-08-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device, display device and electronic device including the same |
| US8269712B2 (en) | 2009-01-09 | 2012-09-18 | Chunghwa Picture Tubes, Ltd. | High-reliability gate driving circuit |
| JP2010160472A (en) * | 2009-01-09 | 2010-07-22 | Chunghwa Picture Tubes Ltd | High-reliability gate driving circuit |
| US9048117B2 (en) | 2009-02-12 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, display device, and electronic device |
| JP2015064585A (en) * | 2009-02-12 | 2015-04-09 | 株式会社半導体エネルギー研究所 | Drive circuit and electronic apparatus |
| WO2010116778A1 (en) * | 2009-04-08 | 2010-10-14 | シャープ株式会社 | Shift register, display device provided with same, and method of driving shift register |
| US8947409B2 (en) | 2009-12-14 | 2015-02-03 | Samsung Display Co., Ltd. | Display panel |
| JP2013069400A (en) * | 2011-09-23 | 2013-04-18 | Hydis Technologies Co Ltd | Shift register and gate drive circuit using the same |
| CN102708779A (en) * | 2012-01-13 | 2012-10-03 | 京东方科技集团股份有限公司 | Shift register and driving device thereof, grid driving device and display device |
| JP2014149908A (en) * | 2014-03-03 | 2014-08-21 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| CN106652867B (en) * | 2015-11-04 | 2020-02-21 | 上海和辉光电有限公司 | Shifting register unit, grid driving circuit and display panel |
| CN106652867A (en) * | 2015-11-04 | 2017-05-10 | 上海和辉光电有限公司 | Shift register unit, gate drive circuit and display panel |
| CN106297634B (en) * | 2016-08-31 | 2019-05-10 | 上海天马微电子有限公司 | Shift register, grid driving circuit and driving method |
| CN106297634A (en) * | 2016-08-31 | 2017-01-04 | 上海天马微电子有限公司 | Shift register, grid driving circuit and driving method |
| CN106710507B (en) * | 2017-02-17 | 2020-03-06 | 合肥京东方光电科技有限公司 | Gate driving circuit, gate driving method and display device |
| CN106710507A (en) * | 2017-02-17 | 2017-05-24 | 合肥京东方光电科技有限公司 | Gate drive circuit, gate drive method and display device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2006309893A (en) | Shift register and liquid crystal drive circuit | |
| US11532371B2 (en) | Shift register circuit | |
| JP2006228312A (en) | Shift register and liquid crystal drive circuit | |
| US7336254B2 (en) | Shift register that suppresses operation failure due to transistor threshold variations, and liquid crystal driving circuit including the shift register | |
| KR101022092B1 (en) | Shift Register and Organic Light Emitting Display Device Using the Same | |
| KR101022173B1 (en) | Shift Register and Organic Light Emitting Display Device Using the Same | |
| JP5188382B2 (en) | Shift register circuit | |
| US7443944B2 (en) | Shift register, image display apparatus containing the same and signal generation circuit | |
| KR100745111B1 (en) | Shift register and liquid crystal driver | |
| US7327338B2 (en) | Liquid crystal display apparatus | |
| JP5665299B2 (en) | Shift register circuit | |
| JP5349693B2 (en) | Scanning signal line driving circuit and scanning signal line driving method | |
| KR100542060B1 (en) | Shift register device and display device | |
| US20060132182A1 (en) | Driver circuit, shift register, and liquid crystal driver circuit | |
| CN110706636B (en) | Shift register circuit and gate driver | |
| JP2005293817A (en) | Shift register, its driving method, and driving apparatus for liquid crystal display panel | |
| JP2000155550A (en) | Shift register | |
| KR20100132054A (en) | Shift resistor and method for driving same | |
| KR20100081481A (en) | Shift register and organic light emitting display device using the same | |
| JP4969322B2 (en) | Voltage generating circuit and image display device including the same | |
| CN113971916A (en) | Gate driver and display device including the same | |
| JP2009181612A (en) | Shift register circuit and liquid crystal display unit | |
| JP2007048382A (en) | Sift register | |
| JP2006174294A (en) | Driver circuit, shift register and liquid crystal driving circuit | |
| US20240106434A1 (en) | Output buffer circuit, charge pump device, display drive device, and display device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080701 |