JP2006303185A

JP2006303185A - Semiconductor device and its manufacturing method

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Publication number: JP2006303185A
Application number: JP2005122783A
Authority: JP
Inventors: Shinichi Sonetaka; 真一曽根高; Hisao Tejima; 久雄手島; Iqbal Kazi Zaman; イクバルザマンカジ; Shinichi Uchida; 慎一内田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-04-20
Filing date: 2005-04-20
Publication date: 2006-11-02

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device whose circuit characteristic variation can be suppressed without requiring many stages for the manufacture. <P>SOLUTION: The semiconductor device comprises an npn transistor Q1 formed on a silicon substrate 1 and a plurality of resistance regions 8 formed on the silicon substrate 1, and is equipped with a resistance element for applying a bias voltage corresponding to hFE of the npn transistor Q1 to the npn transistor Q1 and a wiring line 23a which connects a resistance region 8 functioning as the resistance of the resistance element among the plurality of resistance regions 8 to the npn transistor Q1. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、少なくとも抵抗素子とトランジスタ素子とが同一半導体基板上に形成されたバイアス回路に関し、特に、高周波用途のＮＰＮシリコンバイポーラトランジスタを用いたバイアス回路及びその製造方法に関するものである。 The present invention relates to a bias circuit in which at least a resistance element and a transistor element are formed on the same semiconductor substrate, and more particularly to a bias circuit using an NPN silicon bipolar transistor for high frequency applications and a method for manufacturing the same.

ＮＰＮトランジスタを用いたバイアス回路の重要な要素として、バイアスの安定化が挙げられるが、ＮＰＮトランジスタのｈＦＥバラツキによってコレクタ電流が変動し、回路特性が変動するという課題がある。この課題に対して、ピンチ抵抗を用いてＮＰＮトランジスタのｈＦＥバラツキに依存する回路特性変動を抑制するバイアス回路の提案もいくつかなされている（例えば、特許文献１参照）。 An important element of a bias circuit using an NPN transistor is stabilization of the bias, but there is a problem that the collector current varies due to hFE variation of the NPN transistor, and the circuit characteristics vary. In response to this problem, some proposals have been made on bias circuits that use pinch resistors to suppress circuit characteristic fluctuations that depend on hFE variations in NPN transistors (see, for example, Patent Document 1).

図５は、特許文献１において提案された発明の一実施例にかかるバイアス回路を示す図である。 FIG. 5 is a diagram showing a bias circuit according to an embodiment of the invention proposed in Patent Document 1. In FIG.

このバイアス回路において、半導体集積回路中に作り込まれるＮＰＮトランジスタＱ１０１には抵抗Ｒ１０１、Ｒ１０２、Ｒ１０３、Ｒ１０４と電源Ｖ１０１とでバイアス電圧が与えられている。抵抗Ｒ１０２はＮＰＮトランジスタＱ１０１のベース拡散領域およびエミッタ拡散領域と同時に拡散形成されたピンチ抵抗である。抵抗Ｒ１０３、Ｒ１０４は半導体集積回路内の任意の構造の抵抗または半導体集積回路外部の抵抗である。かかる回路構成において、電源Ｖ１０１で電圧が供給されている。抵抗Ｒ１０１は負荷抵抗である。 In this bias circuit, a bias voltage is applied to the NPN transistor Q101 formed in the semiconductor integrated circuit by resistors R101, R102, R103, R104 and a power supply V101. The resistor R102 is a pinch resistor that is formed at the same time as the base diffusion region and the emitter diffusion region of the NPN transistor Q101. The resistors R103 and R104 are resistors having an arbitrary structure within the semiconductor integrated circuit or resistors outside the semiconductor integrated circuit. In such a circuit configuration, a voltage is supplied from the power source V101. The resistor R101 is a load resistor.

図６（ａ）、（ｂ）は、従来のバイアス回路の構造を示すバイアス回路の平面図及び断面図（ＮＰＮトランジスタＱ１０１及び抵抗Ｒ１０２から構成される部分の平面図及び断面図）である。 6A and 6B are a plan view and a cross-sectional view of a bias circuit showing a structure of a conventional bias circuit (a plan view and a cross-sectional view of a portion including an NPN transistor Q101 and a resistor R102).

図６（ａ）、（ｂ）に示されるように、ＮＰＮトランジスタＱ１０１のベース拡散領域１０２と抵抗Ｒ１０２の帯状の抵抗領域１０３とがＮ型シリコン基板１０１にＰ型不純物を同時に拡散させて形成されている。また、ＮＰＮトランジスタＱ１０１のエミッタ拡散領域１１０と、コレクタコンタクト用のＮ⁺型拡散領域１０６とがＮ型不純物を同時に拡散させて形成されている。さらに、そのエミッタ拡散領域１１０及びＮ⁺型拡散領域１０６と同時に、抵抗Ｒ１０２のＮ⁺型拡散領域１０５が、Ｐ型の帯状の抵抗領域１０３内に、抵抗領域１０３の両端を除いて全部を覆う如くＮ型不純物を拡散させて形成されている。さらにまた、Ｎ型シリコン基板１０１表面上の酸化膜１０７には、ＮＰＮトランジスタＱ１０１及び抵抗Ｒ１０２それぞれの拡散領域に電極を付加するためのコンタクトホール１０８が形成されている。 As shown in FIGS. 6A and 6B, the base diffusion region 102 of the NPN transistor Q101 and the strip-like resistance region 103 of the resistor R102 are formed by simultaneously diffusing P-type impurities in the N-type silicon substrate 101. ing. The emitter diffusion region 110 of the NPN transistor Q101 and the collector contact N ⁺ -type diffusion region 106 are formed by simultaneously diffusing N-type impurities. Further, simultaneously with the emitter diffusion region 110 and the N ⁺ -type diffusion region 106, the N ⁺ -type diffusion region 105 of the resistor R 102 covers all of the P-type band-like resistance region 103 except for both ends of the resistance region 103. In this way, N-type impurities are diffused. Furthermore, contact holes 108 for adding electrodes to the diffusion regions of the NPN transistor Q101 and the resistor R102 are formed in the oxide film 107 on the surface of the N-type silicon substrate 101.

この構成によれば、抵抗領域１０３及びＮ⁺型拡散領域１０５により形成されるピンチ抵抗の断面構造が、ＮＰＮトランジスタＱ１０１のベース拡散領域１０２及びエミッタ拡散領域１１０と同一となるため、抵抗Ｒ１０２の抵抗値はＮＰＮトランジスタＱ１０１のｈＦＥに対して正の相関を得る。ＮＰＮトランジスタＱ１０１のｈＦＥが大きいほどＮＰＮトランジスタＱ１０１のコレクタ電流は大きくなろうとする。しかし、ＮＰＮトランジスタＱ１０１のｈＦＥが大きくなると、ｈＦＥと正の相関がある抵抗Ｒ１０２の抵抗値も大きくなり、それに伴って抵抗Ｒ１０２による電圧降下が大きくなって抵抗Ｒ１０２がＮＰＮトランジスタＱ１０１のベース−エミッタ間の電圧を下げるように働く。この結果、ＮＰＮトランジスタＱ１０１へ流れるコレクタ電流は変化しない。
特開昭５６−３５４５６号公報 According to this configuration, the cross-sectional structure of the pinch resistor formed by the resistance region 103 and the N ⁺ -type diffusion region 105 is the same as that of the base diffusion region 102 and the emitter diffusion region 110 of the NPN transistor Q101. The value has a positive correlation with the hFE of the NPN transistor Q101. As the hFE of the NPN transistor Q101 increases, the collector current of the NPN transistor Q101 tends to increase. However, when the hFE of the NPN transistor Q101 increases, the resistance value of the resistor R102 having a positive correlation with the hFE also increases, and accordingly, the voltage drop due to the resistor R102 increases, and the resistor R102 is between the base and the emitter of the NPN transistor Q101. Works to lower the voltage. As a result, the collector current flowing to NPN transistor Q101 does not change.
JP-A-56-35456

ところで、ｈＦＥがＮＰＮトランジスタの断面構造で決定されている場合は特許文献１等に記載の従来の構成で回路特性の変動を抑制できるが、高周波用途で広く用いられているＳＳＴ（super self-aligned technology）等のダブルポリシリコン型のＮＰＮトランジスタ（例えば、永田穣編「超高速バイポーラ・デバイス」、１９８５年培風館発行、pp.278−285）においては、エミッタ電極に多結晶シリコン層が用いられており、その多結晶シリコン層と半導体基板（ベース拡散層表面）との間に介在する自然酸化膜がベース領域からエミッタ領域への少数キャリアの注入を阻害し、結果としてＮＰＮトランジスタのｈＦＥが増大するという問題がある。つまり、抵抗素子をＮＰＮトランジスタのベース、エミッタと略同一断面構造にしてもＮＰＮトランジスタのｈＦＥと抵抗素子の抵抗値との間には相関が得られず、ＮＰＮトランジスタのｈＦＥ変動によりバイアス回路の回路特性が変動し、バイアス回路の回路特性変動を抑制できないという課題がある。 By the way, when hFE is determined by the cross-sectional structure of the NPN transistor, fluctuations in circuit characteristics can be suppressed with the conventional configuration described in Patent Document 1 or the like, but SST (super self-aligned) widely used in high frequency applications. technology) double polysilicon type NPN transistors (eg, Nagata Satoshi “Ultra High-Speed Bipolar Device”, published by Bafukan in 1985, pp. 278-285), a polycrystalline silicon layer is used for the emitter electrode. The natural oxide film interposed between the polycrystalline silicon layer and the semiconductor substrate (base diffusion layer surface) inhibits minority carrier injection from the base region to the emitter region, resulting in an increase in hFE of the NPN transistor. There is a problem. That is, even if the resistance element has substantially the same cross-sectional structure as the base and emitter of the NPN transistor, no correlation can be obtained between the hFE of the NPN transistor and the resistance value of the resistance element. There is a problem that the characteristics fluctuate and the circuit characteristics fluctuation of the bias circuit cannot be suppressed.

また、バイアス回路にトリミング回路を内蔵させて、抵抗素子の抵抗値を調整することも良く行われているが、製造に多くの工数が必要とされ、またチップ面積が大きくなってしまう。 In addition, a trimming circuit is built in the bias circuit to adjust the resistance value of the resistance element. However, a lot of man-hours are required for manufacturing and the chip area is increased.

そこで、本発明は、かかる問題点に鑑み、製造に多くの工数を必要とせず、回路特性変動を抑制することができるバイアス回路としての半導体装置を提供することを第１の目的とする。 In view of the above problems, it is a first object of the present invention to provide a semiconductor device as a bias circuit that does not require many man-hours for manufacturing and can suppress circuit characteristic fluctuations.

また、チップ面積の拡大を必要とせず、回路特性変動を抑制することができる半導体装置を提供することを第２の目的とする。 It is a second object of the present invention to provide a semiconductor device that does not require an increase in chip area and can suppress circuit characteristic fluctuations.

上記目的を達成するために、本発明の半導体装置は、半導体基板に形成されたトランジスタ素子と、前記半導体基板に形成された複数の抵抗領域から構成され、前記トランジスタ素子にバイアス電圧を与えるための抵抗素子と、前記複数の抵抗領域のうちの前記抵抗素子の抵抗として機能する抵抗領域と前記トランジスタ素子とを接続する配線とを備えることを特徴とする。ここで、前記半導体基板上面には、複数の帯状の抵抗領域が並列に配置された上面パターンが形成されてもよいし、前記抵抗素子は、同一の抵抗値を有し、並列接続可能な複数の抵抗領域から構成されてもよいし、前記抵抗素子は、異なる抵抗値を有する複数の抵抗領域から構成されてもよい。また、前記バイアス電圧は、前記トランジスタ素子のｈＦＥに対応した電圧であってもよい。 In order to achieve the above object, a semiconductor device of the present invention includes a transistor element formed on a semiconductor substrate and a plurality of resistance regions formed on the semiconductor substrate, and applies a bias voltage to the transistor element. A resistance element, a resistance region that functions as a resistance of the resistance element among the plurality of resistance regions, and a wiring that connects the transistor element are provided. Here, an upper surface pattern in which a plurality of strip-like resistance regions are arranged in parallel may be formed on the upper surface of the semiconductor substrate, and the resistance elements have the same resistance value and can be connected in parallel. The resistance element may be composed of a plurality of resistance regions having different resistance values. The bias voltage may be a voltage corresponding to hFE of the transistor element.

これによって、抵抗領域の接続関係を変えることによりバイアス電圧を調整することができる。つまり、配線マスク１枚だけを差し替えるだけでバイアス電圧を調整することができる。よって、複雑な作業や工程数を増やすことなくｈＦＥに対応した任意のバイアス電圧を得ることができるので、製造に多くの工数を必要とせず、回路特性変動を抑制することが可能な半導体装置を実現することができる。また、トリミング回路等を用いることなく回路特性の変動を抑制することができるので、チップ面積の拡大を必要とせず、回路特性変動を抑制することが可能な半導体装置を実現することができる。また、抵抗値の変更をより容易に行うことのできる抵抗素子レイアウトを提案することができる。 Thus, the bias voltage can be adjusted by changing the connection relationship of the resistance regions. That is, the bias voltage can be adjusted by replacing only one wiring mask. Therefore, since an arbitrary bias voltage corresponding to hFE can be obtained without increasing complicated operations and the number of processes, a semiconductor device that can suppress fluctuations in circuit characteristics without requiring much man-hours for manufacturing. Can be realized. Further, since fluctuations in circuit characteristics can be suppressed without using a trimming circuit or the like, a semiconductor device that can suppress fluctuations in circuit characteristics without requiring an increase in chip area can be realized. Also, it is possible to propose a resistive element layout that can change the resistance value more easily.

また、本発明は、半導体基板にトランジスタ素子を形成するトランジスタ素子形成工程と、前記半導体基板に複数の抵抗領域を形成し、前記複数の抵抗領域から構成され、前記トランジスタ素子にバイアス電圧を与えるための抵抗素子を形成する抵抗素子形成工程と、前記複数の抵抗領域のうちの前記抵抗素子の抵抗として機能する抵抗領域と前記トランジスタ素子とを接続する配線を形成する配線形成工程とを含むことを特徴とする半導体装置の製造方法とすることもできる。ここで、前記バイアス電圧は、前記トランジスタ素子のｈＦＥに対応した電圧であってもよいし、前記トランジスタ素子形成工程は、前記半導体基板にベース層を形成するベース層形成工程と、前記ベース層上にエミッタ電極を形成するエミッタ電極形成工程とを含み、前記半導体装置の製造方法は、さらに、前記ベース層の厚み及びシート抵抗と、前記エミッタ電極の不純物濃度と、前記エミッタ電極と前記ベース層との間の界面酸化膜の厚みとをパラメータとして測定するパラメータ測定工程と、前記パラメータから前記トランジスタ素子のｈＦＥを算出するｈＦＥ算出工程とを含んでもよい。 According to another aspect of the present invention, there is provided a transistor element forming step of forming a transistor element on a semiconductor substrate, a plurality of resistance regions formed on the semiconductor substrate, the plurality of resistance regions, and a bias voltage applied to the transistor element. A resistance element forming step for forming the resistance element, and a wiring formation step for forming a wiring that connects the resistance region functioning as the resistance of the resistance element of the plurality of resistance regions and the transistor element. It can also be set as the manufacturing method of the semiconductor device characterized. Here, the bias voltage may be a voltage corresponding to hFE of the transistor element, and the transistor element forming step includes a base layer forming step of forming a base layer on the semiconductor substrate, and a step on the base layer. An emitter electrode forming step for forming an emitter electrode, and the method for manufacturing the semiconductor device further includes a thickness and a sheet resistance of the base layer, an impurity concentration of the emitter electrode, the emitter electrode and the base layer, A parameter measuring step of measuring the thickness of the interfacial oxide film between the two as a parameter, and an hFE calculating step of calculating hFE of the transistor element from the parameter.

これによって、製造に多くの工数を必要とせず、更にチップ面積の拡大も必要とせず、回路特性変動を抑制することが可能な半導体装置を実現することができる。 As a result, it is possible to realize a semiconductor device that does not require a large number of man-hours for manufacturing and further does not require an increase in chip area, and can suppress circuit characteristic fluctuations.

本発明に係る半導体装置によれば、回路特性変動を抑制するために、抵抗トリミング等のコスト高となるプロセス変更や工程追加を必要とせず、更にはチップ面積の拡大を必要としない。また、配線マスクを差し替えるだけで抵抗素子の抵抗値を変更し回路特性変動を抑制することができる。その結果、量産性を落とすことなく、更には製品歩留の向上も可能な半導体装置を実現できるという効果が奏される。 According to the semiconductor device of the present invention, in order to suppress the circuit characteristic fluctuation, it is not necessary to change the process such as resistance trimming or to add a process, and further, it is not necessary to increase the chip area. In addition, the resistance value of the resistance element can be changed by simply replacing the wiring mask to suppress circuit characteristic fluctuations. As a result, it is possible to realize a semiconductor device capable of improving the product yield without reducing the mass productivity.

よって、本発明により、ダブルポリシリコン型のＮＰＮトランジスタが抱える製造ロット毎に生じるｈＦＥバラツキに対して、配線マスクの差し替えだけで回路特性変動を抑制することが可能な半導体装置を提供することが可能となり、実用的価値は極めて高い。 Therefore, according to the present invention, it is possible to provide a semiconductor device capable of suppressing circuit characteristic fluctuations simply by replacing a wiring mask with respect to hFE variation generated for each manufacturing lot held by a double polysilicon type NPN transistor. The practical value is extremely high.

以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。 Hereinafter, semiconductor devices according to embodiments of the present invention will be described with reference to the drawings.

図１は、本発明の実施の形態の半導体装置としてのバイアス回路を示す図である。
このバイアス回路において、半導体基板上に作り込まれるＮＰＮトランジスタＱ１には抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４と電源Ｖ１とでバイアス電圧が与えられている。ＮＰＮトランジスタＱ１と抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４とは同一半導体基板上に形成されており、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４はＮ型またはＰ型の不純物が添加された多結晶シリコン層からなる。ここで、電源Ｖ１はＮＰＮトランジスタＱ１が作り込まれる半導体集積回路中の他の回路から与えられるものでも良いし、半導体集積回路外部のものでも可能である。また、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４は拡散抵抗であっても問題は無い。 FIG. 1 is a diagram showing a bias circuit as a semiconductor device according to an embodiment of the present invention.
In this bias circuit, a bias voltage is applied to the NPN transistor Q1 formed on the semiconductor substrate by resistors R1, R2, R3, R4 and a power supply V1. The NPN transistor Q1 and the resistors R1, R2, R3, and R4 are formed on the same semiconductor substrate, and the resistors R1, R2, R3, and R4 are made of a polycrystalline silicon layer to which an N-type or P-type impurity is added. . Here, the power supply V1 may be supplied from another circuit in the semiconductor integrated circuit in which the NPN transistor Q1 is formed, or may be provided outside the semiconductor integrated circuit. Further, there is no problem even if the resistors R1, R2, R3, and R4 are diffused resistors.

図２（ａ）〜（ｊ）は、本発明の実施の形態のバイアス回路の製造工程を示すバイアス回路の断面図（ＮＰＮトランジスタＱ１と抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３あるいは抵抗Ｒ４とから構成される部分の断面図）である。 2A to 2J are sectional views of the bias circuit showing the manufacturing process of the bias circuit according to the embodiment of the present invention (consisting of an NPN transistor Q1 and a resistor R1, a resistor R2, a resistor R3, or a resistor R4). FIG.

まず、Ｐ型シリコン基板１の所定の部分に、砒素等のＮ型不純物を添加して埋め込みコレクタ領域２を形成した後に、リン等のＮ型不純物を添加してシリコンエピタキシャル層３を形成する（図２（ａ））。 First, an N-type impurity such as arsenic is added to a predetermined portion of the P-type silicon substrate 1 to form a buried collector region 2, and then an N-type impurity such as phosphorus is added to form a silicon epitaxial layer 3 ( FIG. 2 (a)).

次に、ＬＯＣＯＳ（local oxidation of silicon）酸化膜やトレンチ溝等の素子分離領域４、５を形成した後、コレクタ層３ａを形成する。その後、シリコン基板１表面から埋め込みコレクタ領域２まで到達するように、リン等のＮ型不純物を添加してコレクタ引き出し層６を形成する（図２（ｂ））。 Next, after forming element isolation regions 4 and 5 such as LOCOS (local oxidation of silicon) oxide films and trench grooves, a collector layer 3a is formed. Thereafter, an N-type impurity such as phosphorus is added so as to reach the buried collector region 2 from the surface of the silicon substrate 1 to form a collector lead layer 6 (FIG. 2B).

次に、シリコン基板１表面を全面覆うようにシリコン酸化膜７及び多結晶シリコン層を積層した後、多結晶シリコン層内にボロン等のＰ型不純物をイオン注入により打ち込む。その後、フォトリソグラフィ技術及び異方性エッチング技術により帯状の上面形状を有するように多結晶シリコン層をパターニングして抵抗領域８を形成する（図２（ｃ））。 Next, after a silicon oxide film 7 and a polycrystalline silicon layer are stacked so as to cover the entire surface of the silicon substrate 1, a P-type impurity such as boron is implanted into the polycrystalline silicon layer by ion implantation. Thereafter, the polycrystalline silicon layer is patterned so as to have a belt-like upper surface shape by a photolithography technique and an anisotropic etching technique to form a resistance region 8 (FIG. 2C).

次に、シリコン基板１表面を全面覆うようにシリコン酸化膜９を形成した後、抵抗領域８中の不純物を活性化させるためにアニール処理を行う。そして、シリコン酸化膜９及びシリコン酸化膜７の所定の部分を開口し、コレクタ層３ａ表面を露出させる。その後、露出したコレクタ層３ａ表面に選択的にシリコンをエピタキシャル成長させてベース層１０を形成する（図２（ｄ））。ベース層１０中にはボロン等のＰ型不純物が添加されている。なお、ベース層１０はゲルマニウム、更には炭素が少量添加されたものでも良いし、コレクタ層３ａへボロン等のＰ型不純物を添加し、熱処理により拡散形成したものでも問題無い。 Next, after forming a silicon oxide film 9 so as to cover the entire surface of the silicon substrate 1, an annealing process is performed to activate the impurities in the resistance region 8. Then, predetermined portions of the silicon oxide film 9 and the silicon oxide film 7 are opened to expose the surface of the collector layer 3a. Thereafter, silicon is selectively epitaxially grown on the exposed surface of the collector layer 3a to form the base layer 10 (FIG. 2D). A P-type impurity such as boron is added into the base layer 10. Note that the base layer 10 may be a material in which a small amount of germanium or carbon is added, or may be a material in which a P-type impurity such as boron is added to the collector layer 3a and diffused by heat treatment.

次に、ベース層１０の表面に、ベース層１０の両端が露出するようにパターニングされたシリコン酸化膜１１を形成し、シリコン基板１表面を全面覆うように多結晶シリコン層１２を形成する。その後、多結晶シリコン層１２の表面からボロン等のＰ型不純物をイオン注入により打ち込んだ後、多結晶シリコン層１２表面を全面覆うようにシリコン酸化膜１３を形成し、Ｐ型不純物を活性化させるためのアニール処理を行う（図２（ｅ））。 Next, a silicon oxide film 11 patterned so as to expose both ends of the base layer 10 is formed on the surface of the base layer 10, and a polycrystalline silicon layer 12 is formed so as to cover the entire surface of the silicon substrate 1. Thereafter, a P-type impurity such as boron is implanted from the surface of the polycrystalline silicon layer 12 by ion implantation, and then a silicon oxide film 13 is formed so as to cover the entire surface of the polycrystalline silicon layer 12 to activate the P-type impurity. An annealing process is performed (FIG. 2E).

次に、シリコン酸化膜１３および多結晶シリコン層１２の所定の部分を開口した後、その開口部側壁にシリコン酸化膜１４およびリン等のＮ型不純物が添加された非晶質シリコン層からなるサイドウォール１５を形成する。その後、開口部の底部のシリコン酸化膜１１をウェットエッチングにより開口させ、ベース層１０表面を露出させる（図２（ｆ））。このとき、サイドウォール１５はシリコン酸化膜１１のウェットエッチング処理時に除去されない材質の膜、例えばシリコン窒化膜から構成される。 Next, after opening predetermined portions of the silicon oxide film 13 and the polycrystalline silicon layer 12, a side formed of an amorphous silicon layer in which N-type impurities such as silicon oxide film 14 and phosphorus are added to the side wall of the opening. A wall 15 is formed. Thereafter, the silicon oxide film 11 at the bottom of the opening is opened by wet etching to expose the surface of the base layer 10 (FIG. 2F). At this time, the sidewall 15 is made of a film made of a material that is not removed during the wet etching process of the silicon oxide film 11, for example, a silicon nitride film.

次に、リン等のＮ型不純物が添加された非晶質シリコン層を開口部内に埋め込むように形成する。このとき、ベース層１０と非晶質シリコン層との界面に界面酸化膜１６が介在する。そして、フォトリソグラフィ技術及びドライエッチングにより、非晶質シリコン層およびシリコン酸化膜１３をパターニングしてエミッタ電極１７を形成した後、多結晶シリコン層１２をフォトリソグラフィ技術およびドライエッチングによりパターニングしてベース電極１２ａを形成する。その後、ウェットエッチング処理によりシリコン酸化膜９を除去して抵抗領域８を露出させる（図２（ｇ））。 Next, an amorphous silicon layer to which an N-type impurity such as phosphorus is added is formed so as to be embedded in the opening. At this time, the interface oxide film 16 is interposed at the interface between the base layer 10 and the amorphous silicon layer. Then, the amorphous silicon layer and the silicon oxide film 13 are patterned by photolithography technology and dry etching to form the emitter electrode 17, and then the polycrystalline silicon layer 12 is patterned by photolithography technology and dry etching to form the base electrode. 12a is formed. Thereafter, the silicon oxide film 9 is removed by wet etching to expose the resistance region 8 (FIG. 2G).

次に、シリコン基板１表面を全面覆うようにシリコン酸化膜１８を形成した後、更にアニール処理をすることにより、エミッタ電極１７に含まれたリン等のＮ型不純物をベース層１０内に拡散させエミッタ層１９を形成する。このとき非晶質であったエミッタ電極１７は多結晶化する（図２（ｈ））。 Next, after forming a silicon oxide film 18 so as to cover the entire surface of the silicon substrate 1, further annealing is performed to diffuse N-type impurities such as phosphorus contained in the emitter electrode 17 into the base layer 10. An emitter layer 19 is formed. At this time, the amorphous emitter electrode 17 is polycrystallized (FIG. 2H).

次に、フォトリソグラフィ技術およびドライエッチングにより、抵抗領域８の両端、ベース電極１２ａ、エミッタ電極１７及びコレクタ引き出し層６が露出するようにシリコン酸化膜１８をパターニングする。その後、コレクタ引き出し層６、ベース電極１２ａ、エミッタ電極１７及び抵抗領域８の表面が露出した部分にＴｉ等の低融点金属からなるシリサイド層２０を形成して低抵抗化を図る（図２（ｉ））。 Next, the silicon oxide film 18 is patterned by photolithography and dry etching so that both ends of the resistance region 8, the base electrode 12a, the emitter electrode 17, and the collector lead layer 6 are exposed. Thereafter, a silicide layer 20 made of a low melting point metal such as Ti is formed on the exposed portions of the collector lead layer 6, the base electrode 12a, the emitter electrode 17 and the resistance region 8 to reduce the resistance (FIG. 2 (i)). )).

次に、シリコン基板１表面を全面覆うようにＢＰＳＧ（BoroPhosphoSilicate glass）膜やＴＥＯＳ（TetraEthylOrthoSilicate）膜等の層間絶縁膜２１を形成する。その後、コレクタ引き出し層６、ベース電極１２ａ、エミッタ電極１７及び抵抗領域８に各々接続されたコンタクトホール２２を、層間絶縁膜２１を貫通させて形成した後、各々のコンタクトホール２２に例えばＡＬ合金等の配線層２３を形成する（図２（ｊ））。 Next, an interlayer insulating film 21 such as a BPSG (BoroPhosphoSilicate glass) film or a TEOS (TetraEthylOrthoSilicate) film is formed so as to cover the entire surface of the silicon substrate 1. Thereafter, contact holes 22 respectively connected to the collector lead layer 6, the base electrode 12a, the emitter electrode 17, and the resistance region 8 are formed through the interlayer insulating film 21, and then each contact hole 22 is formed with, for example, an AL alloy or the like. The wiring layer 23 is formed (FIG. 2 (j)).

以上のような工程を経て製造されるバイアス回路においては、エミッタ電極１７とベース層１０との間に界面酸化膜１６が存在するため、この界面酸化膜１６による影響でＮＰＮトランジスタＱ１のｈＦＥが大きく変動し、回路特性が変動する。そこで、本実施の形態のバイアス回路においては、バイアス回路を構成する抵抗素子（抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３あるいは抵抗Ｒ４）の抵抗値を変更し、バイアス電圧を調整することで回路特性の変動を抑制している。すなわち、抵抗素子によりバイアス電圧を制御することで回路特性の変動を抑制している。なお、抵抗値を変更するのは図１中の抵抗Ｒ２でも良いし、抵抗Ｒ３、Ｒ４でも良い。 In the bias circuit manufactured through the above-described steps, the interfacial oxide film 16 exists between the emitter electrode 17 and the base layer 10. Therefore, the hFE of the NPN transistor Q1 is large due to the influence of the interfacial oxide film 16. Fluctuates and circuit characteristics fluctuate. Therefore, in the bias circuit of the present embodiment, the circuit characteristic varies by changing the resistance value of the resistance element (resistor R1, resistor R2, resistor R3, or resistor R4) constituting the bias circuit and adjusting the bias voltage. Is suppressed. That is, fluctuations in circuit characteristics are suppressed by controlling the bias voltage with a resistance element. The resistance value may be changed by the resistor R2 in FIG. 1 or the resistors R3 and R4.

次に、バイアス回路を構成する抵抗素子の抵抗値を設定する詳細な方法について説明する。 Next, a detailed method for setting the resistance value of the resistance element constituting the bias circuit will be described.

抵抗素子の抵抗値を設定する方法として、ＮＰＮトランジスタ素子Ｑ１の「ｈＦＥ」を基にする方法と、「ｈＦＥと相関のある製造工程中の管理パラメータ」を基にする方法の２通りが考えられる。 There are two possible methods for setting the resistance value of the resistance element: a method based on “hFE” of the NPN transistor element Q1 and a method based on “management parameters during manufacturing process correlated with hFE”. .

まず、ＮＰＮトランジスタＱ１の「ｈＦＥ」を基にする方法について詳しく説明する。
まず、上記バイアス回路が複数形成された製品ウェハを配線マスク工程前で待機させる。次に、製品ウェハを本体ウェハと１〜数枚の先行ウェハとに分割し、先行ウェハだけを完成させる。最後に、完成させた先行ウェハのＰＣＭ測定を行い、ＮＰＮトランジスタＱ１のｈＦＥデータから抵抗素子の抵抗値を決定し、本体ウェハにフィードバックし、本体ウェハを完成させる。 First, a method based on “hFE” of the NPN transistor Q1 will be described in detail.
First, a product wafer on which a plurality of the bias circuits are formed is put on standby before the wiring mask process. Next, the product wafer is divided into a main body wafer and one to several preceding wafers, and only the preceding wafer is completed. Finally, PCM measurement of the completed preceding wafer is performed, the resistance value of the resistance element is determined from the hFE data of the NPN transistor Q1, and fed back to the main body wafer to complete the main body wafer.

しかしながら、以上で述べたような「ｈＦＥ」を基にする方法では、先行ウェハの歩留が悪くなることが考えられ、且つ、本体ウェハを待機させておく時間がロスになってしまうということも考えられる。 However, in the method based on “hFE” as described above, the yield of the preceding wafer may be deteriorated, and the time for holding the main wafer may be lost. Conceivable.

次に、「ｈＦＥと相関のある製造工程中の管理パラメータ」を基にする方法について詳しく説明する。 Next, a method based on “a control parameter in the manufacturing process correlated with hFE” will be described in detail.

先ず、ＮＰＮトランジスタＱ１のベース層１０の管理すべきパラメータである「厚み」と「シート抵抗」とを測定する。すなわち、ベース層１０となるシリコンエピタキシャル層が成長されたモニターウェハまたは製品ウェハに設けられたモニターパターンを、分光エリプソ装置等を用いて測定することで「厚み」を測定する。また、そのモニターウェハを、４探針法等を用いて測定することで、「シート抵抗」を測定する。 First, “thickness” and “sheet resistance”, which are parameters to be managed by the base layer 10 of the NPN transistor Q1, are measured. That is, the “thickness” is measured by measuring a monitor pattern provided on a monitor wafer or a product wafer on which a silicon epitaxial layer serving as the base layer 10 is grown using a spectroscopic ellipsometer or the like. Further, the “sheet resistance” is measured by measuring the monitor wafer using a four-probe method or the like.

次に、エミッタ電極１７の管理すべきパラメータである「濃度」と「界面酸化膜１６の厚み」とを測定する。すなわち、エミッタ電極１７となる非晶質シリコン層が形成されたモニターウェハを、蛍光Ｘ線等を用いて測定することで、「濃度」を測定する。また、そのモニターウェハをアニールして多結晶化させた後に、分光エリプソ装置等で測定することで、「界面酸化膜１６の厚み」を測定する。 Next, the “concentration” and “thickness of the interface oxide film 16”, which are parameters to be managed by the emitter electrode 17, are measured. That is, the “concentration” is measured by measuring the monitor wafer on which the amorphous silicon layer to be the emitter electrode 17 is formed using fluorescent X-rays or the like. Further, after the monitor wafer is annealed to be polycrystallized, the “thickness of the interfacial oxide film 16” is measured by measuring with a spectroscopic ellipsometer or the like.

最後に、上記測定で得られたパラメータからｈＦＥを想定して抵抗素子の抵抗値を決定する。すなわち、測定で得られたパラメータからｈＦＥを算出して抵抗素子の抵抗値を決定する。 Finally, the resistance value of the resistance element is determined assuming hFE from the parameters obtained by the above measurement. That is, hFE is calculated from the parameters obtained by measurement, and the resistance value of the resistance element is determined.

この方法によれば、本体ウェハを待機させておく待機時間が必要無くなるので、「ｈＦＥ」を基にする方法よりも製造歩留を向上させることができる。 According to this method, since a standby time for waiting the main body wafer is not required, the manufacturing yield can be improved as compared with the method based on “hFE”.

次に、バイアス回路の抵抗素子の構成例について説明する。 Next, a configuration example of the resistance element of the bias circuit will be described.

（第１の抵抗素子の構成例）
図３（Ａ）、（Ｂ）は、本発明の実施の形態のバイアス回路内に形成された抵抗素子の第１の構成例を示すバイアス回路の上面図及び断面図（抵抗素子から構成される部分の上面図及び断面図）である。 (Configuration example of first resistance element)
FIGS. 3A and 3B are a top view and a cross-sectional view (consisting of resistance elements) of a bias circuit showing a first configuration example of the resistance element formed in the bias circuit according to the embodiment of the present invention. FIG.

この抵抗素子において、シリコン基板１上面には帯状の抵抗領域８が並列に複数個配置された上面パターンが形成されている。また、抵抗領域８の両端を開口するようにシリコン酸化膜１８が配置されている。すなわち、同一の抵抗値を有し、並列接続可能な抵抗領域８が複数個配置されている。具体的には、シリコン酸化膜１８によって１ｋΩの抵抗値に調整された抵抗領域８が複数個配置され、基本抵抗領域群が形成されている。ここで、シリコン酸化膜１８で覆われていない抵抗領域８の両端にはＴｉ等の低融点金属を用いたシリサイド層２０が形成されており、抵抗領域８の低抵抗化が図られている。全ての抵抗領域８において、抵抗領域８の両端に形成されたシリサイド層２０上にはコンタクトホール２２が形成されており、抵抗領域８全てのコンタクトホール２２は配線層２３で覆われている。 In this resistance element, an upper surface pattern in which a plurality of strip-like resistance regions 8 are arranged in parallel is formed on the upper surface of the silicon substrate 1. A silicon oxide film 18 is disposed so as to open both ends of the resistance region 8. That is, a plurality of resistance regions 8 having the same resistance value and connectable in parallel are arranged. Specifically, a plurality of resistance regions 8 adjusted to a resistance value of 1 kΩ by the silicon oxide film 18 are arranged to form a basic resistance region group. Here, silicide layers 20 using a low melting point metal such as Ti are formed at both ends of the resistance region 8 not covered with the silicon oxide film 18, so that the resistance of the resistance region 8 is reduced. In all the resistance regions 8, contact holes 22 are formed on the silicide layers 20 formed at both ends of the resistance region 8, and all the contact holes 22 in the resistance region 8 are covered with the wiring layer 23.

上記のような構造を有する抵抗素子においては、ＮＰＮトランジスタＱ１のｈＦＥに対応したバイアス電圧を与える抵抗値となるように、配線２３ａにより抵抗素子の抵抗として機能する抵抗領域８を基本抵抗領域群から選択してＮＰＮトランジスタＱ１と接続し、ＮＰＮトランジスタＱ１と接続された抵抗領域８が抵抗素子の抵抗値を決定する。つまり、選択された抵抗領域８が抵抗素子の抵抗値を決定し、ＮＰＮトランジスタＱ１にバイアス電圧を与える。よって、必要とする抵抗値によって、抵抗領域８間を接続する配線２３ａのパターンが差し替えられる。例えば１．２ｋΩの抵抗値が必要な場合、図３（Ｃ）のように抵抗領域８間を配線接続する配線２３ａを形成する配線マスクが使用される。また、１．９ｋΩの抵抗値が必要な場合、図３（Ｄ）のように抵抗領域８間を配線接続する配線２３ａを形成する配線マスクが使用される。このように、配線マスク１枚だけを差し替えるだけで所望の抵抗値を得ることが可能となり、複雑な作業や工程数を増やすことなく任意の抵抗値を得ることができる。その結果、複雑な作業や工程数を増やすことなくｈＦＥに対応した任意のバイアス電圧を得ることができるので、製造に多くの工数を必要とせず、回路特性変動を抑制することが可能なバイアス回路を実現することができる。また、トリミング回路等を用いることなく回路特性の変動を抑制することができるので、チップ面積の拡大を必要とせず、回路特性変動を抑制することが可能なバイアス回路を実現することができる。 In the resistance element having the above-described structure, the resistance region 8 that functions as the resistance of the resistance element is connected from the basic resistance region group by the wiring 23a so that the resistance value gives a bias voltage corresponding to the hFE of the NPN transistor Q1. The resistance region 8 selected and connected to the NPN transistor Q1 and the resistance region 8 connected to the NPN transistor Q1 determines the resistance value of the resistance element. That is, the selected resistance region 8 determines the resistance value of the resistance element, and applies a bias voltage to the NPN transistor Q1. Therefore, the pattern of the wiring 23a that connects the resistance regions 8 is replaced with a required resistance value. For example, when a resistance value of 1.2 kΩ is required, a wiring mask for forming a wiring 23 a for wiring connection between the resistance regions 8 is used as shown in FIG. When a resistance value of 1.9 kΩ is required, a wiring mask for forming a wiring 23 a for wiring connection between the resistance regions 8 is used as shown in FIG. In this way, a desired resistance value can be obtained by replacing only one wiring mask, and an arbitrary resistance value can be obtained without increasing complicated operations and the number of processes. As a result, an arbitrary bias voltage corresponding to hFE can be obtained without increasing complicated operations and the number of processes, so that a bias circuit capable of suppressing fluctuations in circuit characteristics without requiring much man-hours for manufacturing. Can be realized. In addition, since fluctuations in circuit characteristics can be suppressed without using a trimming circuit or the like, it is possible to realize a bias circuit that can suppress fluctuations in circuit characteristics without requiring an increase in chip area.

（第２の抵抗素子の構成例）
図４（Ａ）、（Ｂ）は、本発明の実施の形態のバイアス回路内に形成された抵抗素子の第２の構成例を示すバイアス回路の上面図及び断面図（抵抗素子から構成される部分の上面図及び断面図）である。 (Configuration example of second resistance element)
FIGS. 4A and 4B are a top view and a cross-sectional view (consisting of resistance elements) of the bias circuit showing a second configuration example of the resistance element formed in the bias circuit according to the embodiment of the present invention. FIG.

この抵抗素子において、シリコン基板１上面には帯状の抵抗領域８が並列に複数個配置された上面パターンが形成されている。また、抵抗領域８の両端を開口するようにシリコン酸化膜１８が配置されている。すなわち、異なる抵抗値を有する抵抗領域８が複数個配置され、複数の抵抗領域８から構成される抵抗領域群が形成されている。このとき、基本抵抗値を持つ抵抗領域８と、それとは別に基本抵抗値よりも小さいあるいは大きい抵抗値を持つ抵抗領域８とを同時に形成するため、各抵抗領域８でシリコン酸化膜１８の長さがそれぞれ調整されている。具体的には、１．０ｋΩの基準抵抗領域（図４（Ａ）の抵抗領域３０）の他に、０．６ｋΩ〜０．９ｋΩの間の０．１ｋΩステップで調整された調整抵抗領域（図４（Ａ）の抵抗領域３１）、１．１ｋΩ〜１．４ｋΩの間の０．１ｋΩステップで調整された調整抵抗領域（図４（Ａ）の抵抗領域３２）が並列形成されている。ここで、シリコン酸化膜１８で覆われていない領域の抵抗領域８の両端にはＴｉ等の低融点金属を用いたシリサイド層２０が形成されており、抵抗領域８の低抵抗化が図られている。全ての抵抗領域８において、抵抗領域８の両端に形成されたシリサイド層２０上にはコンタクトホール２２が形成されており、抵抗領域８全てのコンタクトホール２２は配線層２３で覆われている。 In this resistance element, an upper surface pattern in which a plurality of strip-like resistance regions 8 are arranged in parallel is formed on the upper surface of the silicon substrate 1. A silicon oxide film 18 is disposed so as to open both ends of the resistance region 8. That is, a plurality of resistance regions 8 having different resistance values are arranged to form a resistance region group including a plurality of resistance regions 8. At this time, since the resistance region 8 having the basic resistance value and the resistance region 8 having a resistance value smaller or larger than the basic resistance value are formed at the same time, the length of the silicon oxide film 18 in each resistance region 8. Has been adjusted. Specifically, in addition to the 1.0 kΩ reference resistance region (the resistance region 30 in FIG. 4A), the adjustment resistance region adjusted in 0.1 kΩ steps between 0.6 kΩ and 0.9 kΩ (see FIG. 4A). 4 (A) resistance region 31), and an adjustment resistance region (resistance region 32 in FIG. 4A) adjusted in 0.1 kΩ steps between 1.1 kΩ and 1.4 kΩ are formed in parallel. Here, silicide layers 20 using a low melting point metal such as Ti are formed at both ends of the resistance region 8 in a region not covered with the silicon oxide film 18, so that the resistance of the resistance region 8 is reduced. Yes. In all the resistance regions 8, contact holes 22 are formed on the silicide layers 20 formed at both ends of the resistance region 8, and all the contact holes 22 in the resistance region 8 are covered with the wiring layer 23.

上記のような構造を有する抵抗素子においては、ＮＰＮトランジスタＱ１のｈＦＥに対応したバイアス電圧を与える抵抗値となるように、配線２３ａにより抵抗素子の抵抗として機能する抵抗領域８を抵抗領域群から選択してＮＰＮトランジスタＱ１と接続し、ＮＰＮトランジスタＱ１と接続された抵抗領域８が抵抗素子の抵抗値を決定する。つまり、選択された抵抗領域８が抵抗素子の抵抗値を決定し、ＮＰＮトランジスタＱ１にバイアス電圧を与える。よって、必要とする抵抗値によって、抵抗領域８間を接続する配線２３ａのパターンが差し替えられる。例えば１．２ｋΩの抵抗値が必要な場合、図４（Ｃ）のように抵抗領域８間を配線接続する配線マスクが使用される。また、１．９ｋΩの抵抗値が必要な場合、図４（Ｄ）のように抵抗領域８間を配線接続する配線マスクが使用される。このように、配線マスク１枚だけを差し替えるだけで所望の抵抗値を得ることが可能となり、複雑な作業や工程数を増やすことなく任意の抵抗値を得ることができる。その結果、複雑な作業や工程数を増やすことなくｈＦＥに対応した任意のバイアス電圧を得ることができるので、製造に多くの工数を必要とせず、回路特性変動を抑制することが可能なバイアス回路を実現することができる。また、トリミング回路等を用いることなく回路特性の変動を抑制することができるので、チップ面積の拡大を必要とせず、回路特性変動を抑制することが可能なバイアス回路を実現することができる。さらに、図３に示される抵抗素子の構成のように多くの並列接続を必要としないため、抵抗領域数を最小にすることが可能となるので、チップ内レイアウトの自由度を高くすることが可能なバイアス回路を実現することができる。 In the resistance element having the above-described structure, the resistance region 8 that functions as the resistance of the resistance element is selected from the resistance region group by the wiring 23a so that the resistance value gives a bias voltage corresponding to the hFE of the NPN transistor Q1. The resistance region 8 connected to the NPN transistor Q1 determines the resistance value of the resistance element. That is, the selected resistance region 8 determines the resistance value of the resistance element and applies a bias voltage to the NPN transistor Q1. Therefore, the pattern of the wiring 23a that connects the resistance regions 8 is replaced with a required resistance value. For example, when a resistance value of 1.2 kΩ is required, a wiring mask for wiring connection between the resistance regions 8 as shown in FIG. 4C is used. When a resistance value of 1.9 kΩ is required, a wiring mask that connects the resistance regions 8 as shown in FIG. 4D is used. In this way, it is possible to obtain a desired resistance value by replacing only one wiring mask, and an arbitrary resistance value can be obtained without increasing complicated operations and the number of processes. As a result, an arbitrary bias voltage corresponding to hFE can be obtained without increasing the number of complicated operations and processes, so that a bias circuit capable of suppressing circuit characteristic fluctuations without requiring much man-hours for manufacturing. Can be realized. In addition, since fluctuations in circuit characteristics can be suppressed without using a trimming circuit or the like, a bias circuit capable of suppressing fluctuations in circuit characteristics without requiring an increase in chip area can be realized. Further, since many parallel connections are not required unlike the configuration of the resistance element shown in FIG. 3, the number of resistance regions can be minimized, so that the degree of freedom in the on-chip layout can be increased. A simple bias circuit can be realized.

以上、本発明を実施の形態に基づき具体的に説明したが、本実施の形態の半導体装置は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることは言うまでもない。 The present invention has been specifically described above based on the embodiment. However, the semiconductor device of the present embodiment is not limited to the above embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

例えば、上記実施の形態のバイアス回路において、バイアス電圧が与えられるトランジスタとしてＮＰＮトランジスタを例示して説明を行ったが、このトランジスタはＰＮＰトランジスタであっても勿論よい。また、同バイアス回路において、抵抗素子が全て同一基板上に形成されると説明したが、バイアス電圧を調整する抵抗素子以外の抵抗素子は外付けで形成されても勿論よい。 For example, in the bias circuit of the above embodiment, an NPN transistor has been described as an example of a transistor to which a bias voltage is applied. However, this transistor may of course be a PNP transistor. Further, in the bias circuit, it has been described that all the resistive elements are formed on the same substrate. However, a resistive element other than the resistive element for adjusting the bias voltage may be formed externally.

本発明は、抵抗を内蔵したバイアス回路に利用でき、特にバイポーラトランジスタを用いた移動体通信端末や無線ＬＡＮ端末等に利用することができる。 The present invention can be used for a bias circuit with a built-in resistor, and can be used particularly for a mobile communication terminal or a wireless LAN terminal using a bipolar transistor.

本発明の実施の形態のバイアス回路を示す図である。It is a figure which shows the bias circuit of embodiment of this invention. （ａ）同実施の形態のバイアス回路の製造工程を示すバイアス回路の断面図である。（ｂ）同実施の形態のバイアス回路の製造工程を示すバイアス回路の断面図である。（ｃ）同実施の形態のバイアス回路の製造工程を示すバイアス回路の断面図である。（ｄ）同実施の形態のバイアス回路の製造工程を示すバイアス回路の断面図である。（ｅ）同実施の形態のバイアス回路の製造工程を示すバイアス回路の断面図である。（ｆ）同実施の形態のバイアス回路の製造工程を示すバイアス回路の断面図である。（ｇ）同実施の形態のバイアス回路の製造工程を示すバイアス回路の断面図である。（ｈ）同実施の形態のバイアス回路の製造工程を示すバイアス回路の断面図である。（ｉ）同実施の形態のバイアス回路の製造工程を示すバイアス回路の断面図である。（ｊ）同実施の形態のバイアス回路の製造工程を示すバイアス回路の断面図である。(A) It is sectional drawing of a bias circuit which shows the manufacturing process of the bias circuit of the embodiment. (B) It is sectional drawing of a bias circuit which shows the manufacturing process of the bias circuit of the embodiment. (C) It is sectional drawing of the bias circuit which shows the manufacturing process of the bias circuit of the embodiment. (D) It is sectional drawing of a bias circuit which shows the manufacturing process of the bias circuit of the embodiment. (E) It is sectional drawing of a bias circuit which shows the manufacturing process of the bias circuit of the embodiment. (F) It is sectional drawing of a bias circuit which shows the manufacturing process of the bias circuit of the embodiment. (G) It is sectional drawing of a bias circuit which shows the manufacturing process of the bias circuit of the embodiment. (H) It is sectional drawing of the bias circuit which shows the manufacturing process of the bias circuit of the embodiment. (I) It is sectional drawing of a bias circuit which shows the manufacturing process of the bias circuit of the embodiment. (J) It is sectional drawing of a bias circuit which shows the manufacturing process of the bias circuit of the embodiment. （Ａ）同実施の形態のバイアス回路内に形成された抵抗素子の第１の構成例を示すバイアス回路の上面図である。（Ｂ）同実施の形態のバイアス回路内に形成された抵抗素子の第１の構成例を示すバイアス回路の断面図である。（Ｃ）同実施の形態のバイアス回路内に形成された抵抗素子の第１の構成例を示すバイアス回路の上面図である。（Ｄ）同実施の形態のバイアス回路内に形成された抵抗素子の第１の構成例を示すバイアス回路の上面図である。(A) It is a top view of the bias circuit which shows the 1st structural example of the resistive element formed in the bias circuit of the embodiment. (B) It is sectional drawing of the bias circuit which shows the 1st structural example of the resistive element formed in the bias circuit of the embodiment. (C) It is a top view of the bias circuit which shows the 1st structural example of the resistive element formed in the bias circuit of the embodiment. (D) It is a top view of the bias circuit which shows the 1st structural example of the resistive element formed in the bias circuit of the embodiment. （Ａ）同実施の形態のバイアス回路内に形成された抵抗素子の第２の構成例を示すバイアス回路の上面図である。（Ｂ）同実施の形態のバイアス回路内に形成された抵抗素子の第２の構成例を示すバイアス回路の断面図である。（Ｃ）同実施の形態のバイアス回路内に形成された抵抗素子の第２の構成例を示すバイアス回路の上面図である。（Ｄ）同実施の形態のバイアス回路内に形成された抵抗素子の第２の構成例を示すバイアス回路の上面図である。(A) It is a top view of the bias circuit which shows the 2nd structural example of the resistive element formed in the bias circuit of the embodiment. (B) It is sectional drawing of the bias circuit which shows the 2nd structural example of the resistive element formed in the bias circuit of the embodiment. (C) It is a top view of the bias circuit which shows the 2nd structural example of the resistive element formed in the bias circuit of the embodiment. (D) It is a top view of the bias circuit which shows the 2nd structural example of the resistive element formed in the bias circuit of the embodiment. 従来のバイアス回路を示す図である。It is a figure which shows the conventional bias circuit. （ａ）従来のバイアス回路の平面図である。（ｂ）従来のバイアス回路の断面図である。(A) It is a top view of the conventional bias circuit. (B) It is sectional drawing of the conventional bias circuit.

Explanation of symbols

１シリコン基板
２埋め込みコレクタ領域
３シリコンエピタキシャル層
３ａコレクタ層
４、５素子分離領域
６コレクタ引き出し層
７、９、１１、１３、１４、１８シリコン酸化膜
８、３１、３２、３３抵抗領域
１０ベース層
１２多結晶シリコン層
１２ａベース電極
１５サイドウォール
１６界面酸化膜
１７エミッタ電極
１９エミッタ層
２０シリサイド層
２１層間絶縁膜
２２、１０８コンタクトホール
２３、配線層
２３ａ配線
１０１Ｎ型シリコン基板
１０２ベース拡散領域
１０３抵抗領域
１０３エミッタ領域
１０５、１０６Ｎ⁺型拡散領域
１０７酸化膜
１１０エミッタ拡散領域 DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Embedded collector region 3 Silicon epitaxial layer 3a Collector layer 4, 5 Element isolation region 6 Collector extraction layer 7, 9, 11, 13, 14, 18 Silicon oxide film 8, 31, 32, 33 Resistance region 10 Base layer 12 Polycrystalline silicon layer 12a Base electrode 15 Side wall 16 Interface oxide film 17 Emitter electrode 19 Emitter layer 20 Silicide layer 21 Interlayer insulating film 22, 108 Contact hole 23, wiring layer 23a wiring 101 N-type silicon substrate 102 base diffusion region 103 resistance Region 103 Emitter region 105, 106 N ⁺ type diffusion region 107 Oxide film 110 Emitter diffusion region

Claims

A transistor element formed on a semiconductor substrate;
A plurality of resistance regions formed on the semiconductor substrate, and a resistance element for applying a bias voltage to the transistor element;
A semiconductor device comprising: a resistance region that functions as a resistance of the resistance element in the plurality of resistance regions; and a wiring that connects the transistor element.

The semiconductor device according to claim 1, wherein an upper surface pattern in which a plurality of strip-shaped resistance regions are arranged in parallel is formed on the upper surface of the semiconductor substrate.

The semiconductor device according to claim 1, wherein the resistance elements have a plurality of resistance regions that have the same resistance value and can be connected in parallel.

The semiconductor device according to claim 1, wherein the resistance element includes a plurality of resistance regions having different resistance values.

The semiconductor device according to claim 1, wherein the bias voltage is a voltage corresponding to hFE of the transistor element.

A transistor element forming step of forming a transistor element on a semiconductor substrate;
Forming a resistance element in the semiconductor substrate, forming a resistance element for applying a bias voltage to the transistor element, the resistance element forming step including a plurality of resistance areas;
A method of manufacturing a semiconductor device, comprising: a wiring forming step of forming a wiring connecting the resistance region functioning as a resistance of the resistance element of the plurality of resistance regions and the transistor element.

The method of manufacturing a semiconductor device according to claim 6, wherein the bias voltage is a voltage corresponding to hFE of the transistor element.

The transistor element forming step includes a base layer forming step of forming a base layer on the semiconductor substrate, and an emitter electrode forming step of forming an emitter electrode on the base layer,
The method for manufacturing the semiconductor device further includes:
A parameter measuring step for measuring the thickness and sheet resistance of the base layer, the impurity concentration of the emitter electrode, and the thickness of the interfacial oxide film between the emitter electrode and the base layer as parameters;
The method for manufacturing a semiconductor device according to claim 7, further comprising: an hFE calculating step of calculating hFE of the transistor element from the parameter.