JP2006303024A - Semiconductor device and its manufacturing method - Google Patents
Semiconductor device and its manufacturing method Download PDFInfo
- Publication number
- JP2006303024A JP2006303024A JP2005119944A JP2005119944A JP2006303024A JP 2006303024 A JP2006303024 A JP 2006303024A JP 2005119944 A JP2005119944 A JP 2005119944A JP 2005119944 A JP2005119944 A JP 2005119944A JP 2006303024 A JP2006303024 A JP 2006303024A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- element isolation
- semiconductor substrate
- width
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 133
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 67
- 238000002955 isolation Methods 0.000 claims description 75
- 238000000034 method Methods 0.000 claims description 40
- 230000007423 decrease Effects 0.000 claims description 2
- 230000008569 process Effects 0.000 description 20
- 238000001020 plasma etching Methods 0.000 description 11
- 150000004767 nitrides Chemical class 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000000992 sputter etching Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000007795 chemical reaction product Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 206010021143 Hypoxia Diseases 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Element Separation (AREA)
Abstract
Description
本発明は、半導体装置に係わり、特に、シャロートレンチアイソレーション(STI)技術により素子分離をした半導体装置及び半導体装置の製造方法に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device in which element isolation is performed by a shallow trench isolation (STI) technique and a method for manufacturing the semiconductor device.
システムの大規模化に伴い、CMOS技術の微細化が進んでいる。デザインルール0.25μm世代以降の半導体装置では、ロジック部のゲート長だけでなく、素子分離領域幅の縮小化が必要となる。このため、プロセス変換差の大きいシリコンの局所酸化(LOCOS)の替わりに、シャロートレンチアイソレーション(STI)による素子分離形成技術が主要技術として用いられている(例えば、特許文献1参照)。 As the system scales up, CMOS technology is becoming finer. In semiconductor devices of the design rule 0.25 μm generation and beyond, it is necessary to reduce not only the gate length of the logic part but also the width of the element isolation region. For this reason, element isolation formation technology by shallow trench isolation (STI) is used as a main technology instead of local oxidation (LOCOS) of silicon having a large process conversion difference (see, for example, Patent Document 1).
STIは、反応性イオンエッチング(RIE)技術により半導体基板をエッチングして溝を形成し、その溝に絶縁膜を埋め込んで素子分離領域を形成する。STIは、プロセス変換差が0に近く、理想的な素子分離形状が得られる点で、LOCOSによる分離に比べて微細化に有利とされている。しかしながら、例えば、不揮発性メモリを搭載する領域においては、厚さ約8nmもの薄いトンネル酸化膜をSTIの厚い埋込酸化膜に接して形成する。このため、埋込酸化膜と接する領域が酸素供給不足になり、酸素供給不足領域におけるトンネル酸化膜の薄膜化が生じる。薄膜化が生じると、10〜15MV/cmもの高電界を印加した場合に、LOCOSによる分離の場合に比べて耐久性が著しく劣化する。また、トンネル酸化膜の薄膜化によりストレス誘起リーク電流が発生し、信頼性が低下する問題もある。 In STI, a semiconductor substrate is etched by reactive ion etching (RIE) technology to form a groove, and an insulating film is embedded in the groove to form an element isolation region. STI is advantageous for miniaturization compared to LOCOS isolation in that the process conversion difference is close to 0 and an ideal element isolation shape can be obtained. However, for example, in a region where a non-volatile memory is mounted, a thin tunnel oxide film having a thickness of about 8 nm is formed in contact with a thick STI buried oxide film. For this reason, the region in contact with the buried oxide film becomes insufficient in oxygen supply, and the tunnel oxide film becomes thinner in the oxygen supply insufficient region. When thinning occurs, durability is significantly deteriorated when a high electric field of 10 to 15 MV / cm is applied as compared with the case of separation by LOCOS. Further, there is a problem that stress-induced leakage current is generated due to the thinning of the tunnel oxide film and reliability is lowered.
さらに、LOCOSの替わりにSTIによる素子分離形成技術を用いた場合は、埋込酸化膜の上面又は下面のコーナー近傍に応力が発生し、結晶欠陥が発生する場合がある。結晶欠陥が発生すると、不揮発性メモリの消去/書き込み動作時に10〜20Vの高電圧(Vpp)を基板に印加する際にリークが生じるため、消去/書き込み動作が十分にできず、歩留まりが低下する。 Further, when the element isolation formation technology by STI is used instead of LOCOS, stress may be generated near the corner of the upper surface or the lower surface of the buried oxide film, and crystal defects may occur. When a crystal defect occurs, a leak occurs when a high voltage (Vpp) of 10 to 20 V is applied to the substrate during the erase / write operation of the nonvolatile memory, so that the erase / write operation cannot be performed sufficiently and the yield is reduced. .
本発明は、メモリ部の素子の歩留まり及び信頼性を向上でき、ロジック部の素子の微細化が可能な半導体装置及び半導体装置の製造方法を提供する。 The present invention provides a semiconductor device and a method for manufacturing the semiconductor device that can improve the yield and reliability of the elements in the memory portion and can miniaturize the elements in the logic portion.
本発明の一態様は、(イ)メモリ部とメモリ部の周囲に配置されたロジック部を有する半導体基板と、(ロ)メモリ部に埋め込まれ、上面の幅が下面の幅より大きい第1素子分離絶縁膜と、(ハ)ロジック部に埋め込まれ、半導体基板の主面に略垂直な側壁を有し、幅が第1素子分離絶縁膜の上面の幅より小さい第2素子分離絶縁膜と、(ニ)第1素子分離絶縁膜により挟まれた半導体基板上に配置されたトンネル絶縁膜と、(ホ)トンネル絶縁膜上の浮遊ゲート電極と、(ヘ)浮遊ゲート電極上に浮遊ゲート電極と絶縁して配置された第1制御ゲート電極と、(ト)第2素子分離絶縁膜により挟まれた半導体基板上のゲート絶縁膜と、(チ)ゲート絶縁膜上の第2制御ゲート電極とを備える半導体装置であることを要旨とする。 One aspect of the present invention is: (a) a semiconductor substrate having a memory portion and a logic portion arranged around the memory portion; and (b) a first element embedded in the memory portion and having a top surface width greater than a bottom surface width. An isolation insulating film; and (c) a second element isolation insulating film embedded in the logic portion, having a side wall substantially perpendicular to the main surface of the semiconductor substrate, and having a width smaller than the width of the upper surface of the first element isolation insulating film; (D) a tunnel insulating film disposed on a semiconductor substrate sandwiched between first element isolation insulating films, (e) a floating gate electrode on the tunnel insulating film, and (f) a floating gate electrode on the floating gate electrode. A first control gate electrode disposed in an insulating manner; (g) a gate insulating film on a semiconductor substrate sandwiched between second element isolation insulating films; and (h) a second control gate electrode on the gate insulating film. The gist is that the semiconductor device is provided.
本発明の更に他の態様は、(イ)半導体基板上のメモリ部に、開口部の幅が底面の幅より大きい第1の溝を形成し、第1の溝に第1素子分離絶縁膜を埋め込むステップと、(ロ)メモリ部の周辺に配置されたロジック部に、開口部の幅が第1の溝の開口部の幅より小さく、略垂直な側壁を有した第2の溝を形成し、第2の溝に第2素子分離絶縁膜をそれぞれ埋め込むステップと、(ハ)第1素子分離絶縁膜に挟まれた半導体基板上にトンネル絶縁膜を形成するステップと、(ニ)トンネル絶縁膜上に浮遊ゲート電極を形成するステップと、(ホ)浮遊ゲート電極上にゲート間絶縁膜を形成するステップと、(ヘ)ゲート間絶縁膜上に第1制御ゲート電極を形成するステップと、(ト)第2素子分離絶縁膜に挟まれた半導体基板上にゲート絶縁膜を形成するステップと、(チ)ゲート絶縁膜上に第2制御ゲート電極を形成するステップとを含む半導体装置の製造方法であることを要旨とする。 According to still another aspect of the present invention, (a) a first groove having a width larger than that of a bottom surface is formed in a memory portion on a semiconductor substrate, and a first element isolation insulating film is formed in the first groove. And (b) forming a second groove having a width of the opening smaller than the width of the opening of the first groove and having a substantially vertical side wall in the logic portion arranged around the memory portion. Burying a second element isolation insulating film in each of the second trenches; (c) forming a tunnel insulating film on the semiconductor substrate sandwiched between the first element isolation insulating films; and (d) a tunnel insulating film. Forming a floating gate electrode thereon; (e) forming an intergate insulating film on the floating gate electrode; (f) forming a first control gate electrode on the intergate insulating film; G) Gate insulation on the semiconductor substrate sandwiched between the second element isolation insulating films Forming a, and summarized in that a method of manufacturing a semiconductor device and forming a second control gate electrode on the (h) a gate insulating film.
本発明によれば、メモリ部の素子の歩留まり及び信頼性を向上でき、ロジック部の素子の微細化が可能な半導体装置及び半導体装置の製造方法が提供できる。 ADVANTAGE OF THE INVENTION According to this invention, the yield and reliability of the element of a memory part can be improved, and the manufacturing method of a semiconductor device which can miniaturize the element of a logic part, and a semiconductor device can be provided.
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、各ブロックの寸法等は現実のものとは異なることに留意すべきである。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は構成部品の構造、配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において種々の変更を加えることができる。 Next, embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic and the dimensions and the like of each block are different from the actual ones. It goes without saying that the drawings include parts having different dimensional relationships and ratios. The following embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention, and the technical idea of the present invention is to change the structure and arrangement of components to the following. Not specific. The technical idea of the present invention can be variously modified within the scope of the claims.
(第1の実施の形態)
第1の実施の形態に係る半導体装置は、図1示すように、メモリ部1とメモリ部1の周囲に配置されたロジック部2を有する半導体基板11を備える。
(First embodiment)
As shown in FIG. 1, the semiconductor device according to the first embodiment includes a
メモリ部1は、図2に示すように、断面図上複数の領域として埋め込まれた第1素子分離絶縁膜23、複数の第1素子分離絶縁膜23に挟まれた半導体基板11上に配置されたトンネル絶縁膜25a、トンネル絶縁膜25a上の浮遊ゲート電極27a、浮遊ゲート電極27a上のゲート間絶縁膜28a、及びゲート間絶縁膜28a上に配置された第1制御ゲート電極30aを有する。第1制御ゲート電極30aは、ゲート間絶縁膜28aにより浮遊ゲート電極27aから絶縁されている。
As shown in FIG. 2, the
トンネル絶縁膜25aの直下の半導体基板11の表面領域の周囲には、ソース領域31及びドレイン領域32がそれぞれ形成されている。トンネル絶縁膜25a、浮遊ゲート電極27a、ゲート間絶縁膜28a、第1制御ゲート電極30a、ソース領域31、及びドレイン領域32は、図1に示すように、メモリ部1のメモリセル40aを構成する。即ち、「断面図上複数の領域として埋め込まれ」とは、図2に示すようなメモリセル40aのチャネル領域(或いはゲート長方向)に沿った断面図上に複数の領域として埋め込まれているように見かけ上見える場合を許容するものであり、現実には、図2の紙面の手前又は紙面の奥で連続し、一体の領域でもよい。
A
図3に示すように、第1素子分離絶縁膜23は、半導体基板11の主面と同一レベルに位置する上面の幅Lt1が下面の幅Lb1より大きい。ここで、上面及び下面の幅Lt1,Lb1は、図3の断面図上、半導体基板11の主面に対して並行な方向に定義される。また、トンネル絶縁膜25aに接する第1素子分離絶縁膜23の上面のコーナー部における、第1素子分離絶縁膜23の上面と側壁とのなす角度αは、90度より小さくなっている。第1素子分離絶縁膜23のコーナー部の角度αは、80度以下が好ましく、より好ましくは70〜80度程度である。
As shown in FIG. 3, in the first element isolation
第1素子分離絶縁膜23の下の半導体基板11内には、チャネルストップ領域26が配置されている。チャネルストップ領域26は、1×1017cm-3〜1×1018cm-3程度のアクセプタをドープした不純物拡散層である。図1に示すように、チャネルストップ領域26は、メモリセル40aの高電圧の印加方向に対して垂直に埋設されている。図1に示すチャネルストップ領域26の配置は、バイト型EEPROMをメモリ部1として採用する場合に好適である。メモリ部1がフラッシュEEPROMの場合は、チャネルストップ領域26は、特に配置しなくてもよい。
A
ロジック部2は、図2の断面図上、複数の領域として埋め込まれた第2素子分離絶縁膜22、断面図上複数の第2素子分離絶縁膜22により挟まれた半導体基板11上に配置されたゲート絶縁膜29b、及びゲート絶縁膜29b上の第2制御ゲート電極30bを有する。ゲート絶縁膜29bの直下の半導体基板11の表面領域の周囲には、ソース領域33及びドレイン領域34が形成されている。
The
ゲート絶縁膜29b、第2制御ゲート電極30b、ソース領域33、及びドレイン領域34は、図1に示すように、ロジックセル50aを構成する。即ち、「断面図上複数の領域として埋め込まれた第2素子分離絶縁膜22」とは、図2に示すように、ロジックセル50aを構成するトランジスタのチャネル方向(ゲート長方向)に沿った断面図上で、見かけ上複数の領域として埋め込まれたように見える場合を許容する意味であり、現実には図1に示すように、ロジックセル50aを構成するトランジスタの周囲で連続した一体の領域でもよい。
The
図2に示すように、第2素子分離絶縁膜22は、半導体基板11の主面に略垂直な側壁を有する。ここで、「略垂直な側壁」とは、ソース領域33及びドレイン領域34にそれぞれ接する第2素子分離絶縁膜22の上面のコーナー部における、第2素子分離絶縁膜22の上面と側壁とのなす角度βが80〜90度であることを指す。略垂直な側壁であるため、半導体基板11の主面と同一レベルに位置する第2素子分離絶縁膜22の上面の幅Lt2は、下面の幅Lb2とほぼ同一の大きさである。このため、第2素子分離絶縁膜22は、共通の幅L2=Lt2=Lb2で定義される。
As shown in FIG. 2, the second element
ここで、第2素子分離絶縁膜22の幅L2は、第1素子分離絶縁膜23の上面の幅Lt1より小さい。即ち、幅L2は、図2の断面図上の半導体基板11の主面に対して並行な方向に定義される。なお、第2素子分離絶縁膜22の幅Lt2及びLb2は、図3の断面上の半導体基板11の主面に対して並行な方向に定義しても、一定の目的を達成可能である。
Here, the
図2及び図3に示す半導体装置によれば、メモリ部1の第1素子分離絶縁膜23の上面の幅Lt1が、底面の幅Lb1に比べて大きい。第1素子分離絶縁膜23の側壁は、半導体基板11の主面に対して90度以下に傾斜して形成されるため、一般的に用いられるSTIの埋込絶縁膜のように、半導体基板11の主面に対して垂直な側壁が形成される場合に比べて、第1素子分離絶縁膜23のコーナー部の結晶欠陥が生じにくくなる。この結果、メモリ部1の消去/書き込み動作時に10〜20Vの高電圧を印加しても、結晶欠陥の存在による高電圧によるリーク電流を防止でき、歩留まりを向上できる。
According to the semiconductor device shown in FIGS. 2 and 3, the width Lt 1 of the upper surface of the first element
一方、ロジック部2のロジックセル50aは、メモリセル40aに比べて低電圧が印加されるため、第2制御ゲート電極30bを絶縁するゲート絶縁膜29bの厚さがトンネル絶縁膜25aに比べて薄く形成されている。よって、トンネル絶縁膜25a形成時の酸素供給不足による薄膜化現象は生じにくい。このため、図2及び図3に示す半導体装置においては、第2素子分離絶縁膜22の上面の幅Lt2を第1素子分離絶縁膜23の上面の幅Lt1より狭くし、主面に略垂直の側壁を有して埋め込むことにより、ロジックセル50aの微細化が実現できる。この結果、メモリ部1のメモリセル40aの歩留まり及び信頼性を高くすると共に、ロジック部2のロジックセル50aの構造を微細化した半導体装置が提供できる。
On the other hand, since a low voltage is applied to the logic cell 50a of the
図4〜図17を用いて、第1の実施の形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の組立方法により実現可能であることは勿論である。なお、図4〜図12のメモリ部1は、図1のB−B方向からみた断面を示す。図13〜図17のメモリ部1は、図1のA−A方向からみた断面を示す。図4〜図17のロジック部2は、図1のA−A方向からみた断面を示す。
A method for manufacturing the semiconductor device according to the first embodiment will be described with reference to FIGS. The semiconductor device manufacturing method described below is merely an example, and it is needless to say that the present invention can be realized by various other assembly methods including this modification. Note that the
(a)半導体基板11の表面に、約5nmの第1酸化膜12を堆積させる。第1酸化膜12の表面には、約100nmの窒化膜13を堆積させる。窒化膜13の表面には、第1酸化膜12より十分に厚い膜、例えば約150nmの第2酸化膜14を堆積させる。次に、第2酸化膜14の表面にレジスト膜15を塗布し、フォトリソグラフィ技術によりレジスト膜15をパターニングし、図4に示すように、第2酸化膜14を一部露出させる。
(A) A
(b)図5に示すように、レジスト膜15から一部露出した第2酸化膜14をRIE等の異方性エッチングにより除去する。その後、残存するレジスト膜15を剥離する。パターニングされた第2酸化膜14をマスクとして、図6に示すように、窒化膜13及び第1酸化膜12の一部をRIEにより選択的に除去する。図7に示すように、メモリ部1上にレジスト膜16を選択的に被覆し、ロジック部2の半導体基板11の一部をエッチングし、溝(第2の溝)17を形成する。このとき、第2の溝17の側壁が略垂直となるように、即ち、半導体基板11の主面からみた側壁の角度βが90度又は80〜90度となるように、RIE等により第2の溝17を形成する。
(B) As shown in FIG. 5, the
(c)図8に示すように、ロジック部2上にレジスト膜18を塗布し、メモリ部1の半導体基板11の一部をエッチングし、溝(第1の溝)20を形成する。エッチングは、エッチングガスの流量を減らす、又はガスを排出させる時間を減らすこと等により、第1の溝20の側壁に反応生成物を徐々に堆積させながら、幅Lt1が幅Lb1に比べて広くなるように、RIE等により形成する。その後、第1の溝20の側壁に残存する反応生成物を除去する。ここで、図8の断面上、半導体基板11の主面側からみた第1の溝20の側壁の角度αは、80度以下、若しくは70〜80度程度が好ましい。さらに、第1の溝20の開口部の幅Lt1は、ロジック部2の第2の溝17の開口部の幅Lt2に比べて広く形成されるのが好ましい。例えば、第1の溝20の開口部の幅Lt1は0.7〜0.8μm程度、第2の溝17の開口部の幅L2は0.2〜0.4μm程度に形成できる。なお、図7及び図8に示す例では、第2の溝17を先に形成する例を示しているが、第2の溝17の形成前に、第1の溝20を先に形成してもよいことは勿論である。
(C) As shown in FIG. 8, a resist film 18 is applied on the
(d)図9に示すように、半導体基板11の表面全面に約550nmの第3酸化膜21を堆積する。窒化膜13をストッパ層として、化学機械研磨(CMP)法等により窒化膜13の表面が露出するまで平坦化する。図10に示すように、メモリ部1の第1の溝20に第1素子分離絶縁膜23を、ロジック部2の第2の溝17に第2素子分離絶縁膜22をそれぞれ埋め込む。そして、窒化膜13及び第1素子分離絶縁膜23及び第2素子分離絶縁膜22の表面にレジスト膜24を塗布する。フォトリソグラフィ技術により、図11に示すように、メモリ部1の第1素子分離絶縁膜23の中央部にマスク合わせをし、レジスト膜24の一部に開口部を設ける。開口部から例えばボロン(B)等のp型不純物イオンを、半導体基板11内部に選択的に注入する。このようにして、第1素子分離絶縁膜23の下の半導体基板11内においてメモリセル40aの高電圧の印加方向に方向に延伸するチャネルストップ領域26を形成する。その後、レジスト膜24を除去する。
(D) As shown in FIG. 9, a
(e)さらに、半導体基板11表面の窒化膜13、第1酸化膜12を全面剥離し、メモリ部1の半導体基板11の表面に約8nmのトンネル絶縁膜25を形成する。トンネル絶縁膜25としては、酸化膜、オキシナイトライド(SiOxNy)膜等が好適である。トンネル絶縁膜25の表面には、図12に示すように、浮遊ゲートとなる第1のポリシリコン膜27を約100nm堆積する。第1のポリシリコン膜27及びトンネル絶縁膜25をRIEによりエッチングし、メモリセル40aのトンネル絶縁膜予定領域25A及び浮遊ゲート電極予定領域27Aのパターンを形成する。その後、半導体基板11の表面に、図13に示すように、ゲート間絶縁膜28を約15nm堆積する。ゲート間絶縁膜28としては、例えば酸化膜、ONO膜等が好適である。
(E) Further, the
(f)図14に示すように、ロジック部2に堆積されたゲート間絶縁膜28、第1のポリシリコン膜27及びトンネル絶縁膜25をそれぞれ選択的に剥離する。図15に示すように、ロジック部2の半導体基板11の表面にゲート絶縁膜29を約3nm堆積し、ゲート絶縁膜29の表面及びメモリ部1の表面の全面に約200nmの第2のポリシリコン膜30を堆積する。その後、メモリ部1の第2のポリシリコン膜30、ゲート間絶縁膜28、浮遊ゲート電極予定領域27A、トンネル絶縁膜予定領域25Aを一括でエッチングする。この結果、図16に示すように、半導体基板11上にトンネル絶縁膜25a、浮遊ゲート電極27a、ゲート間絶縁膜28a及び第1制御ゲート電極30aが形成される。ロジック部2においては、第2のポリシリコン膜30及びゲート絶縁膜29をRIEによりエッチングし、ロジックセル50aのゲート絶縁膜29b及び第2制御ゲート電極30bを形成する。図17に示すように、燐(P)やヒ素(As)等のn型不純物イオンを半導体基板11内部に選択的に注入し、この注入されたイオンを熱処理で活性化すれば、ソース領域31,33及びドレイン領域32,34が形成され、図1〜図3に示す半導体装置が完成する。
(F) As shown in FIG. 14, the inter-gate insulating
第1の実施の形態に係る半導体装置の製造方法によれば、半導体基板11の主面と第1素子分離絶縁膜23の側壁とのなす角度αが90度以下となる第1の溝20をSTIにより形成し、この第1の溝20に第1素子分離絶縁膜23を埋め込む。このため、半導体基板11上のメモリ部1に約8nmのトンネル絶縁膜25を形成する場合においても、半導体基板11に対して垂直に埋め込んで形成したSTIの埋込絶縁膜に比べて、酸素不足領域の発生を抑制できる。この結果、第1素子分離絶縁膜23との接触領域のトンネル絶縁膜25の薄膜化現象を抑制でき、半導体基板11上に均一な厚さのトンネル絶縁膜25を形成できる。よって、図4〜17に示す半導体装置の製造方法によれば、メモリ部1にSTIを用いた場合においても、LOCOS分離と同程度以上の信頼性及び歩留まりを確保でき、高電圧印加時のストレス誘起リーク電流の発生を防止できる。
According to the method for manufacturing a semiconductor device according to the first embodiment, the
図8に示すように、第1素子分離絶縁膜23の幅Lt1は、幅Lb1に比べて大きく形成される。この結果、半導体基板11に対して垂直に埋め込まれるSTIの埋込絶縁膜に比べて、第1素子分離絶縁膜23の上面及び下面のコーナー部の結晶欠陥を生じにくくでき、信頼性を向上させることができる。
As shown in FIG. 8, the width Lt 1 of the first element
メモリ部1に比べて低電界で動作するロジック部2のゲート絶縁膜29は、トンネル絶縁膜25に比べて薄く形成されるため、ゲート絶縁膜29の薄膜化現象が生じにくい。第1の実施の形態に係る半導体装置の製造方法によれば、半導体基板11の主面に対して略垂直な第2の溝17をSTIにより形成し、且つ、第2素子分離絶縁膜22の幅Lt2を第1素子分離絶縁膜23の幅Lt1より狭く形成することで、ロジックセル50aをより微細化することができる。
Since the gate insulating film 29 of the
(第2の実施の形態)
第2の実施の形態に係る半導体装置は、図18に示すように、第1素子分離絶縁膜38が、上面から下面に向かって幅が次第に狭くなるように形成された曲面からなる第1側壁部231a及び第1側壁部231aに連続し、半導体基板11の主面に略垂直な平面部からなる第2側壁部231bを有する点が、第1の実施の形態に係る半導体装置と異なる。図18に示す半導体装置は、図3に示す半導体装置と同様に、第1素子分離絶縁膜38の上面の幅Lt1が底面の幅Lb1に比べて広くなっている。また、図18の断面上、第1素子分離絶縁膜37の上面と半導体基板11の主面と第1側壁部231aのなす角度αが、90度以下、好ましくは70〜78度である。なお、図18においては幅Lt1、Lb1を図1のA−A方向からみた断面に並行な方向に定義しているが、幅Lt1、Lb1は、図1のB−B方向に並行な断面に定義することも可能である。他は、第1の実施の形態に係る半導体装置と実質的に同様であるので説明を省略する。
(Second Embodiment)
In the semiconductor device according to the second embodiment, as shown in FIG. 18, the first side wall made of a curved surface in which the first element
第2の実施の形態に係る半導体装置によれば、第1素子分離絶縁膜23の上面の幅Lt1が下面の幅Lb1に比べて広いため、半導体基板11上に配置するトンネル絶縁膜25aを均一に形成することができ、歩留まり及び信頼性を向上させることができる。
In the semiconductor device according to the second embodiment, since the width Lt 1 of the upper surface of the first element
図19〜図22を用いて、第2の実施の形態に係る半導体装置の製造方法を説明する。半導体基板11上に第1酸化膜12、窒化膜13、第2酸化膜14を順次堆積させ、半導体基板11の一部を露出させるまでの工程は、図4〜図6に示す工程と同様であるので、説明を省略する。
A method for manufacturing a semiconductor device according to the second embodiment will be described with reference to FIGS. The steps from sequentially depositing the
(a)ロジック部2上にレジスト膜35を塗布し、メモリ部1の半導体基板11の一部を、ケミカルドライエッチング(CDE)等の等方性イオンエッチングし、図19に示すように、曲面状の第1側壁部231aにより溝幅が次第に狭くなる上方溝36を形成する。その後、レジスト膜35を除去する。図20に示すように、上方溝36の底面をRIE等により異方的にエッチングすることにより、第1側壁部231aに連続し、半導体基板11の主面に略垂直な平面部からなる第2側壁部231bを有する下方溝37をする。ロジック部2は、第2の溝17の側壁が略垂直となるように、即ち、半導体基板11の主面からみた側壁の角度βが90度又は80〜90度となるように、RIE等により形成する。
(A) A resist film 35 is applied on the
(b)図21に示すように、半導体基板11の表面全面に約550nmの第3酸化膜21を堆積し、RIE等によりエッチバックする。CMP法等により窒化膜13の表面を平坦化して、図22に示すように、メモリ部1の上方溝36及び下方溝37に第1素子分離絶縁膜23を埋め込む。ロジック部2の第2の溝17には、第2素子分離絶縁膜22を埋め込む。その後は、図11〜図17に示すステップと実質的に同様であるので、説明を省略する。
(B) As shown in FIG. 21, a
第2の実施の形態に係る半導体装置の製造方法によれば、メモリ部1の第1素子分離絶縁膜38をSTIにより形成する際に、図18に示すように、曲面状の第1側壁部231aにより溝幅が次第に狭くなる上方溝36を、等方性イオンエッチングにより予め形成する。そして、上方溝36の底面から半導体基板11の主面に略垂直な平面状の第2側壁部231bを有する下方溝37を、異方性イオンエッチングにより形成する。この時、ロジック部2の第2の溝17も同時に形成する。この結果、上方溝36に接する半導体基板11上に厚いトンネル絶縁膜25を堆積しても、垂直状のSTIの埋込絶縁膜を用いた場合に比べて酸素不足領域の発生を抑制でき、均一な膜厚のトンネル絶縁膜25を堆積できる。よって、メモリ部1のメモリセル40aに高電圧を印加した場合においても、高歩留まりで信頼性の高い半導体装置を製造できる。
According to the method of manufacturing a semiconductor device according to the second embodiment, when the first element
(その他の実施の形態)
本発明は上記の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
(Other embodiments)
Although the present invention has been described according to the above-described embodiments, it should not be understood that the descriptions and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.
第1及び第2の実施の形態に係る半導体装置の構造は、例えば、図23に示すように、不揮発性メモリ101を含む半導体集積回路100を搭載したICカード10に適用できる。半導体集積回路100は、不揮発性メモリ101、ロジック102、ROM103、RAM104、CPU105、I/O部106を含む。ICカード10は、接触型ICカードでも非接触型ICカードであっても構わない。ICカード10が非接触型ICカードの場合は、半導体集積回路100の外部のICカード10上にI/O部106として機能するアンテナ部が配置される。
The structure of the semiconductor device according to the first and second embodiments can be applied to an
図3及び図18に示す半導体装置の構成は、ロジック部2のゲート絶縁膜29bより厚く酸化膜を堆積するI/O部106、或いは高耐圧MOSFET部を搭載する半導体集積回路100上のいずれにも適用可能であることは勿論である。
The configuration of the semiconductor device shown in FIG. 3 and FIG. 18 is any of the I /
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。 As described above, the present invention naturally includes various embodiments not described herein. Therefore, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.
1…メモリ部
2…ロジック部
11…半導体基板
17…第2の溝
20…第1の溝
22…第2素子分離絶縁膜
23…第1素子分離絶縁膜
25a…トンネル絶縁膜
26…チャネルストップ領域
27a…浮遊ゲート電極
28a…ゲート間絶縁膜
29b…ゲート絶縁膜
30a…第1制御ゲート電極
30b…第2制御ゲート電極
31,33…ソース領域
32,34…ドレイン領域
36…上方溝
37…下方溝
38…第1素子分離絶縁膜
40a…メモリセル
50a…ロジックセル
231a…第1側壁部
231b…第2側壁部
DESCRIPTION OF
Claims (5)
前記メモリ部に埋め込まれ、上面の幅が下面の幅より大きい第1素子分離絶縁膜と、
前記ロジック部に埋め込まれ、前記半導体基板の主面に略垂直な側壁を有し、幅が前記第1素子分離絶縁膜の上面の幅より小さい第2素子分離絶縁膜と、
前記第1素子分離絶縁膜により挟まれた前記半導体基板上に配置されたトンネル絶縁膜と、
前記トンネル絶縁膜上の浮遊ゲート電極と、
前記浮遊ゲート電極上に前記浮遊ゲート電極と絶縁して配置された第1制御ゲート電極と、
前記第2素子分離絶縁膜により挟まれた前記半導体基板上のゲート絶縁膜と、
前記ゲート絶縁膜上の第2制御ゲート電極
とを備えることを特徴とする半導体装置。 A semiconductor substrate having a memory portion and a logic portion arranged around the memory portion;
A first element isolation insulating film embedded in the memory unit and having a top surface width greater than a bottom surface width;
A second element isolation insulating film embedded in the logic portion, having a side wall substantially perpendicular to the main surface of the semiconductor substrate, and having a width smaller than the width of the upper surface of the first element isolation insulating film;
A tunnel insulating film disposed on the semiconductor substrate sandwiched between the first element isolation insulating films;
A floating gate electrode on the tunnel insulating film;
A first control gate electrode disposed on the floating gate electrode and insulated from the floating gate electrode;
A gate insulating film on the semiconductor substrate sandwiched between the second element isolation insulating films;
And a second control gate electrode on the gate insulating film.
前記メモリ部の周辺に配置されたロジック部に、開口部の幅が前記第1の溝の開口部の幅より小さく、略垂直な側壁を有した第2の溝を形成し、前記第2の溝に第2素子分離絶縁膜をそれぞれ埋め込むステップと、
前記第1素子分離絶縁膜に挟まれた前記半導体基板上にトンネル絶縁膜を形成するステップと、
前記トンネル絶縁膜上に浮遊ゲート電極を形成するステップと、
前記浮遊ゲート電極上にゲート間絶縁膜を形成するステップと、
前記ゲート間絶縁膜上に第1制御ゲート電極を形成するステップと、
前記第2素子分離絶縁膜に挟まれた前記半導体基板上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に第2制御ゲート電極を形成するステップ
とを含むことを特徴とする半導体装置の製造方法。 Forming a first groove in the memory portion on the semiconductor substrate, the width of the opening being larger than the width of the bottom surface, and embedding the first element isolation insulating film in the first groove;
A second groove having a substantially vertical sidewall is formed in the logic portion arranged around the memory portion, the width of the opening being smaller than the width of the opening of the first groove, and the second groove. Embedding a second element isolation insulating film in the trench,
Forming a tunnel insulating film on the semiconductor substrate sandwiched between the first element isolation insulating films;
Forming a floating gate electrode on the tunnel insulating film;
Forming an intergate insulating film on the floating gate electrode;
Forming a first control gate electrode on the inter-gate insulating film;
Forming a gate insulating film on the semiconductor substrate sandwiched between the second element isolation insulating films;
Forming a second control gate electrode on the gate insulating film. A method for manufacturing a semiconductor device, comprising:
曲面状の第1側壁部により溝幅が次第に狭くなる上方溝を形成するステップと、
前記上方溝の底面から前記主面に略垂直な平面状の第2側壁部を有する下方溝を形成するステップ
と含むことを特徴とする請求項4に記載の半導体装置の製造方法。
Forming the first groove comprises:
Forming an upper groove in which the groove width is gradually narrowed by the curved first side wall portion;
The method of manufacturing a semiconductor device according to claim 4, further comprising: forming a lower groove having a planar second side wall portion substantially perpendicular to the main surface from the bottom surface of the upper groove.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005119944A JP2006303024A (en) | 2005-04-18 | 2005-04-18 | Semiconductor device and its manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005119944A JP2006303024A (en) | 2005-04-18 | 2005-04-18 | Semiconductor device and its manufacturing method |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006303024A true JP2006303024A (en) | 2006-11-02 |
Family
ID=37470986
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005119944A Withdrawn JP2006303024A (en) | 2005-04-18 | 2005-04-18 | Semiconductor device and its manufacturing method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006303024A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101022580B1 (en) | 2009-02-19 | 2011-03-16 | 이상윤 | Mass storage semiconductor memory device and method for fabricating the same |
JP2022128592A (en) * | 2021-02-23 | 2022-09-02 | 台湾積體電路製造股▲ふん▼有限公司 | Semiconductor element and method of manufacturing the same |
-
2005
- 2005-04-18 JP JP2005119944A patent/JP2006303024A/en not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101022580B1 (en) | 2009-02-19 | 2011-03-16 | 이상윤 | Mass storage semiconductor memory device and method for fabricating the same |
JP2022128592A (en) * | 2021-02-23 | 2022-09-02 | 台湾積體電路製造股▲ふん▼有限公司 | Semiconductor element and method of manufacturing the same |
JP7376628B2 (en) | 2021-02-23 | 2023-11-08 | 台湾積體電路製造股▲ふん▼有限公司 | Semiconductor device and its manufacturing method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7951670B2 (en) | Flash memory cell with split gate structure and method for forming the same | |
US6700143B2 (en) | Dummy structures that protect circuit elements during polishing | |
JP2006344900A (en) | Semiconductor device | |
US20040041231A1 (en) | Semiconductor device and method of manufacturing the same | |
JP2005322912A (en) | Split-gate flash memory device and manufacturing method therefor | |
TW452983B (en) | Non-volatile semiconductor memory device and its manufacturing method | |
JP2009188291A (en) | Nonvolatile semiconductor storage and method of manufacturing method the same | |
JP2009016615A (en) | Semiconductor memory device | |
US20050112821A1 (en) | Method of manufacturing split-gate memory | |
JPH0864700A (en) | Nonvolatile semiconductor storage device and its production | |
US7238572B2 (en) | Method of manufacturing EEPROM cell | |
JP4080485B2 (en) | Bit line structure and manufacturing method thereof | |
US9171962B2 (en) | Semiconductor device and method of manufacturing the same | |
KR20050085361A (en) | Shallow trench isolation in floating gate devices | |
JP2006093230A (en) | Nonvolatile semiconductor storage device | |
US8044513B2 (en) | Semiconductor device and semiconductor device manufacturing method | |
US6468862B1 (en) | High capacitive-coupling ratio of stacked-gate flash memory having high mechanical strength floating gate | |
JPH09321255A (en) | Manufacturing nonvolatile semiconductor memory device | |
US20070181935A1 (en) | Method of fabricating flash memory device and flash memory device fabricated thereby | |
US7129540B2 (en) | Semiconductor circuit arrangement with trench isolation and fabrication method | |
US8063431B2 (en) | EEPROM and method for manufacturing EEPROM | |
US7651912B2 (en) | Semiconductor device and method of fabricating the same | |
JP2006303024A (en) | Semiconductor device and its manufacturing method | |
JP2010109019A (en) | Semiconductor apparatus and method of manufacturing the same | |
JP2001332637A (en) | Semiconductor memory device and its manufacturing method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080701 |