JP2006302162A - Multiprocessor system - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a multiprocessor system having a plurality of processors which can be easily constructed. <P>SOLUTION: A control circuit 7 has: a first operation mode allowing a JTAG debugger to debug the processors 2, 3 as is conventionally generally known; and a second operation mode for controlling a debug function of the processor 3 by being controlled by the processor 2. In normal use, the control circuit 7 is set to the second operation mode. That is, the processor 2 controls a debug function part 36 of the control circuit 7, thereby selectors 42, 43, 44, 45 select a TDI signal, a TRST signal, a TCK signal, and a TMS signal outputted by the debug function part 36, a selector 46 selects a TDO signal outputted by the processor 2, and the debug function part 36 inputs the TDO signal outputted by the processor 3. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、複数のプロセッサ（ＣＰＵ）を持つマルチプロセッサシステムに関する。   The present invention relates to a multiprocessor system having a plurality of processors (CPUs).

近年急速に普及した携帯電話を代表として、デジタル無線通信機能に加え、Ｗｅｂブラウザ、メール、動画像処理等の各種メディアを一台で処理可能な機器（端末）の需要は増加の一方である。こういった機器は、典型的には、無線変復調処理部にプロトコル制御用のプロセッサを備えるほか、音声等のコーデック処理を行うデジタルシグナルプロセッサや、ユーザインタフェースやＷｅｂブラウザ等のメディア処理を行うプロセッサを備える構成をとる。また、動画像処理用にさらにメディア処理専用プロセッサが追加される場合もある。半導体製造技術の進展及びコスト削減の目的から、これら複数のプロセッサは、マルチプロセッサシステムとして、一つのシリコンチップに集積され、プロセッサが使用するメモリも共用されるようになってきている。
特開平０１−２５８１３９号公報 The demand for devices (terminals) capable of processing various media such as Web browsers, e-mails, moving image processing, etc. in addition to the digital wireless communication function as a representative of mobile phones that have rapidly spread in recent years is increasing. Typically, such devices include a processor for protocol control in the wireless modulation / demodulation processing unit, a digital signal processor that performs codec processing such as voice, and a processor that performs media processing such as a user interface and a Web browser. Take a configuration to prepare. In addition, a dedicated media processing processor may be added for moving image processing. For the purpose of progress in semiconductor manufacturing technology and cost reduction, these multiple processors are integrated on one silicon chip as a multiprocessor system, and the memory used by the processors is also shared.
Japanese Patent Laid-Open No. 01-258139

マルチプロセッサシステムにおいて、複数のプロセッサを協調動作させる方法として、例えば、マルチマスタに対応したバスアーキテクチャと、それに対応したプロセッサ及びアービタ回路等を設け、メモリを含む周辺回路を共用する方法がある。また、別の方法として、プロセッサ間にデュアルポートメモリを配置し、これによりプロセッサ間のデータ共有を行い、そのほかの周辺回路やメモリリソースについては、それぞれ独立に制御を行う方法もある。   In a multiprocessor system, as a method of operating a plurality of processors in a coordinated manner, for example, there is a method of providing a bus architecture corresponding to a multimaster, a processor and an arbiter circuit corresponding to the bus architecture, and sharing a peripheral circuit including a memory. As another method, there is a method in which a dual port memory is arranged between processors, whereby data is shared between processors, and other peripheral circuits and memory resources are controlled independently.

前者のマルチプロセッサシステムは、密結合型のマルチプロセッサシステムとして一般的な構成であり、プロセッサの緊密な連携動作が可能であるが、反面、プロセッサがマルチプロセッサシステムに対応しているものである必要があり、また、マルチマスタに対応したバス構成等、回路設計や検証の複雑さにもつながる。また、ソフトウェアについても、マルチプロセッサシステムに対応したソフトウェアが必要であり、開発難易度が高くなる。   The former multiprocessor system has a general configuration as a tightly coupled multiprocessor system, and the processor can be operated in close cooperation. However, the processor must be compatible with the multiprocessor system. In addition, it leads to the complexity of circuit design and verification, such as a bus configuration corresponding to multi-master. In addition, software that is compatible with a multiprocessor system is also required, which increases the difficulty of development.

後者のマルチプロセッサシステムは、プロセッサ間のデータ共有にデュアルポートメモリを使用し、それ以外はそれぞれ独立した構成とするものであり、プロセッサ間の同期には一般に割込み信号等を使用する。この方法は、回路設計の面では難易度は高くないが、反面、プロセッサそれぞれのプログラムも独立しているため、プロセッサ毎にプログラム開発を行ない、実機検証でシステム全体の同期した動作の検証を行うことになる等、協調動作プログラムの開発が問題となる。   The latter multiprocessor system uses a dual port memory for data sharing between processors, and the others are independent from each other, and generally uses an interrupt signal or the like for synchronization between processors. This method is not difficult in terms of circuit design, but on the other hand, since the programs of each processor are also independent, program development is performed for each processor, and verification of the synchronized operation of the entire system is performed by actual machine verification. For example, the development of a cooperative operation program becomes a problem.

本発明は、かかる点に鑑み、簡易に構築することができる構成としたマルチプロセッサシステムを提供することを目的とする。   The present invention has been made in view of this point, and an object of the present invention is to provide a multiprocessor system having a configuration that can be easily constructed.

本発明は、複数のプロセッサを持つマルチプロセッサシステムにおいて、前記複数のプロセッサのうち、所定のプロセッサは、他のプロセッサのデバッグ機能を利用して前記他のプロセッサを制御するというものである。   According to the present invention, in a multiprocessor system having a plurality of processors, a predetermined processor among the plurality of processors controls the other processor using a debugging function of the other processor.

本発明によれば、所定のプロセッサは、他のプロセッサのデバッグ機能を利用して他のプロセッサを制御するので、複数のプロセッサのアーキテクチャが異なる場合であっても、容易に連携可能なシステムとすることができ、マルチプロセッサシステムを簡易に構築することができる。   According to the present invention, since the predetermined processor controls the other processor by using the debugging function of the other processor, even if the architecture of the plurality of processors is different, the system can be easily linked. And a multiprocessor system can be easily constructed.

（第１実施形態）
図１は本発明の第１実施形態の要部を示すブロック回路図である。本発明の第１実施形態は、ＪＴＡＧ（Joint Test Action Group）対応デバイスであり、２個のプロセッサを持つマルチプロセッサシステムの例である。 (First embodiment)
FIG. 1 is a block circuit diagram showing the main part of the first embodiment of the present invention. The first embodiment of the present invention is a JTAG (Joint Test Action Group) compatible device and is an example of a multiprocessor system having two processors.

図１中、１は本発明の第１実施形態のマルチプロセッサシステム本体、２、３はプロセッサ、４、５はそれぞれプロセッサ２、３のデバッグ機能部、６はプロセッサ２、３が共用するデュアルポートメモリ、７は制御回路、８はプロセッサ２が使用するバス、９はプロセッサ３が使用するバスである。   In FIG. 1, 1 is a multiprocessor system main body according to the first embodiment of the present invention, 2, 3 are processors, 4, 5 are debug functions of the processors 2, 3, and 6 is a dual port shared by the processors 2, 3. A memory, 7 is a control circuit, 8 is a bus used by the processor 2, and 9 is a bus used by the processor 3.

１０〜１４はＪＴＡＧデバッガとの接続を図るための外部端子であり、１０はＴＤＩ（Test Data In）信号入力端子、１１はＴＲＳＴ（Test Reset）信号入力端子、１２はＴＣＫ（Test Clock）信号入力端子、１３はＴＭＳ（Test Mode Select）信号入力端子、１４はＴＤＯ（Test Data Out）信号出力端子である。   10 to 14 are external terminals for connection to the JTAG debugger, 10 is a TDI (Test Data In) signal input terminal, 11 is a TRST (Test Reset) signal input terminal, and 12 is a TCK (Test Clock) signal input. Reference numeral 13 denotes a TMS (Test Mode Select) signal input terminal, and reference numeral 14 denotes a TDO (Test Data Out) signal output terminal.

１５〜２５はＪＴＡＧ信号線であり、１５はＴＤＩ信号線、１６はＴＤＩ／ＴＤＯ信号線、１７、１８はＴＲＳＴ信号線、１９、２０はＴＣＫ信号線、２１、２２はＴＭＳ信号線、２３、２４、２５はＴＤＯ信号線である。   15 to 25 are JTAG signal lines, 15 is a TDI signal line, 16 is a TDI / TDO signal line, 17 and 18 are TRST signal lines, 19 and 20 are TCK signal lines, 21 and 22 are TMS signal lines, 23, Reference numerals 24 and 25 denote TDO signal lines.

また、プロセッサ２において、２６はＴＤＩ信号入力端子、２７はＴＲＳＴ信号入力端子、２８はＴＣＫ信号入力端子、２９はＴＭＳ信号入力端子、３０はＴＤＯ信号出力端子である。プロセッサ３において、３１はＴＤＩ信号入力端子、３２はＴＲＳＴ信号入力端子、３３はＴＣＫ信号入力端子、３４はＴＭＳ信号入力端子、３５はＴＤＯ信号出力端子である。   In the processor 2, 26 is a TDI signal input terminal, 27 is a TRST signal input terminal, 28 is a TCK signal input terminal, 29 is a TMS signal input terminal, and 30 is a TDO signal output terminal. In the processor 3, 31 is a TDI signal input terminal, 32 is a TRST signal input terminal, 33 is a TCK signal input terminal, 34 is a TMS signal input terminal, and 35 is a TDO signal output terminal.

制御回路７は、ＪＴＡＧデバッガがプロセッサ２、３を従来周知のようにデバッグできるようにする動作モード（第１動作モード）と、プロセッサ２に制御されてプロセッサ３のデバッグ機能を制御する動作モード（第２動作モード）とを備えるものである。本実施形態では、制御回路７は、プロセッサ２の周辺回路としてプロセッサ２が使用するバス８に接続されているが、Ｉ／Ｏポート等に接続するようにしても良い。   The control circuit 7 includes an operation mode (first operation mode) that enables the JTAG debugger to debug the processors 2 and 3 as conventionally known, and an operation mode that is controlled by the processor 2 and controls the debugging function of the processor 3 ( 2nd operation mode). In this embodiment, the control circuit 7 is connected to the bus 8 used by the processor 2 as a peripheral circuit of the processor 2, but may be connected to an I / O port or the like.

制御回路７において、３６はプロセッサ２に制御されてＴＤＩ信号、ＴＲＳＴ信号、ＴＣＫ信号、ＴＭＳ信号の出力とＴＤＯ信号の入力を行う等の機能を有するデバッグ機能部であり、３７はＴＤＩ信号出力端子、３８はＴＲＳＴ信号出力端子、３９はＴＣＫ信号出力端子、４０はＴＭＳ信号出力端子、４１はＴＤＯ信号入力端子である。また、４２〜４６はセレクタであり、デバッグ機能部３６により選択動作を制御されるものである。   In the control circuit 7, 36 is a debug function unit controlled by the processor 2 and having functions such as outputting a TDI signal, TRST signal, TCK signal, TMS signal and inputting a TDO signal, and 37 is a TDI signal output terminal. , 38 are TRST signal output terminals, 39 is a TCK signal output terminal, 40 is a TMS signal output terminal, and 41 is a TDO signal input terminal. Reference numerals 42 to 46 denote selectors whose selection operations are controlled by the debug function unit 36.

セレクタ４２は、プロセッサ２がＴＤＯ信号出力端子３０からＴＤＯ信号線２３に出力するＴＤＯ信号又はデバッグ機能部３６がＴＤＯ信号出力端子３７に出力するＴＤＩ信号を選択してＴＤＩ／ＴＤＯ信号線１６を介してプロセッサ３のＴＤＩ信号入力端子３１に与えるものである。   The selector 42 selects the TDO signal output from the TDO signal output terminal 30 to the TDO signal line 23 by the processor 2 or the TDI signal output from the debug function unit 36 to the TDO signal output terminal 37 and passes through the TDI / TDO signal line 16. To the TDI signal input terminal 31 of the processor 3.

セレクタ４３は、ＪＴＡＧデバッガからＴＲＳＴ信号入力端子１１及びＴＲＳＴ信号線１７を介して与えられるＴＲＳＴ信号又はデバッグ機能部３６がＴＲＳＴ信号出力端子３８に出力するＴＲＳＴ信号を選択してＴＲＳＴ信号線１８を介してプロセッサ３のＴＲＳＴ信号入力端子３２に与えるものである。   The selector 43 selects the TRST signal supplied from the JTAG debugger via the TRST signal input terminal 11 and the TRST signal line 17 or the TRST signal output from the debug function unit 36 to the TRST signal output terminal 38 and passes through the TRST signal line 18. To the TRST signal input terminal 32 of the processor 3.

セレクタ４４は、ＪＴＡＧデバッガからＴＣＫ信号入力端子１２及びＴＣＫ信号線１９を介して与えられるＴＣＫ信号又はデバッグ機能部３６がＴＣＫ信号出力端子３９に出力するＴＣＫ信号を選択してＴＣＫ信号線２０を介してプロセッサ３のＴＣＫ信号入力端子３３に与えるものである。   The selector 44 selects the TCK signal supplied from the JTAG debugger via the TCK signal input terminal 12 and the TCK signal line 19 or the TCK signal output from the debug function unit 36 to the TCK signal output terminal 39 and passes through the TCK signal line 20. To the TCK signal input terminal 33 of the processor 3.

セレクタ４５は、ＪＴＡＧデバッガからＴＭＳ信号入力端子１３及びＴＭＳ信号線２１を介して与えられるＴＭＳ信号又はデバッグ機能部３６がＴＭＳ信号出力端子４０に出力するＴＭＳ信号を選択してＴＣＫ信号線２２を介してプロセッサ３のＴＭＳ信号入力端子３４に与えるものである。   The selector 45 selects the TMS signal supplied from the JTAG debugger via the TMS signal input terminal 13 and the TMS signal line 21 or the TMS signal output from the debug function unit 36 to the TMS signal output terminal 40 and passes through the TCK signal line 22. To the TMS signal input terminal 34 of the processor 3.

セレクタ４６は、プロセッサ２がＴＤＯ信号出力端子３０からＴＤＯ信号線２３に出力するＴＤＯ信号又はプロセッサ３がＴＤＯ信号出力端子３５からＴＤＯ信号線２４に出力するＴＤＯ信号を選択してＴＤＯ信号線２５を介してＴＤＯ信号出力端子１４に与えるものである。   The selector 46 selects the TDO signal that the processor 2 outputs from the TDO signal output terminal 30 to the TDO signal line 23 or the TDO signal that the processor 3 outputs from the TDO signal output terminal 35 to the TDO signal line 24 and selects the TDO signal line 25. To the TDO signal output terminal 14.

図２は本発明の第１実施形態の通常使用時の状態を示すブロック回路図である。本発明の第１実施形態を通常使用する場合には、制御回路７を第２動作モードとする。即ち、プロセッサ２による制御回路７のデバッグ機能部３６の制御により、デバッグ機能部３６がセレクタ４２〜４６を制御し、セレクタ４２、４３、４４、４５はデバッグ機能部３６が出力するＴＤＩ信号、ＴＲＳＴ信号、ＴＣＫ信号、ＴＭＳ信号を選択し、セレクタ４６はプロセッサ２が出力するＴＤＯ信号を選択すると共に、デバッグ機能部３６はプロセッサ３が出力するＴＤＯ信号を入力する状態とする。   FIG. 2 is a block circuit diagram showing a state during normal use of the first embodiment of the present invention. When the first embodiment of the present invention is normally used, the control circuit 7 is set to the second operation mode. That is, under the control of the debug function unit 36 of the control circuit 7 by the processor 2, the debug function unit 36 controls the selectors 42 to 46, and the selectors 42, 43, 44, and 45 are the TDI signal, TRST output from the debug function unit 36. The signal 46, the TCK signal, and the TMS signal are selected, the selector 46 selects the TDO signal output from the processor 2, and the debug function unit 36 enters the TDO signal output from the processor 3.

このようにすると、デバッグ機能部３６が出力するＴＤＩ信号、ＴＲＳＴ信号、ＴＣＫ信号、ＴＭＳ信号をプロセッサ３に与え、プロセッサ３が出力するＴＤＯ信号をデバッグ機能部３６に入力することができるので、プロセッサ３は、デバッグ機能部３６を介してプロセッサ２から制御可能なコプロセッサとして扱うことが可能になる。即ち、プロセッサ２は、デバッグ機能部３６を制御して、プロセッサ３の内部レジスタのモニタと制御や、ブレークポイント等の設定を行うことができる。   In this way, the TDI signal, TRST signal, TCK signal, and TMS signal output from the debug function unit 36 can be applied to the processor 3, and the TDO signal output from the processor 3 can be input to the debug function unit 36. 3 can be handled as a coprocessor that can be controlled from the processor 2 via the debug function unit 36. In other words, the processor 2 can control the debug function unit 36 to monitor and control the internal registers of the processor 3 and set breakpoints and the like.

なお、プロセッサ２によるプロセッサ３の制御方法の一例として、例えば、以下の方法がある。まず、プロセッサ２は、デュアルポートメモリ６にプロセッサ３に実行させるプログラム及び必要なデータを書き込み、次に、制御回路７を通してプロセッサ３に実行させるプログラムのアドレスをプロセッサ３のプログラムカウンタにセットし、また、必要に応じて、その他のレジスタにも必要な値をセットする。   An example of a method for controlling the processor 3 by the processor 2 is as follows. First, the processor 2 writes a program to be executed by the processor 3 and necessary data in the dual port memory 6, and then sets the address of the program to be executed by the processor 3 through the control circuit 7 in the program counter of the processor 3. If necessary, other registers are set to necessary values.

次に、プロセッサ２は、プログラムを終了させたい場所をプロセッサ３のブレークポイントに設定し、プロセッサ３に処理を開始させる。プロセッサ３は、セットされたプログラム及びデータを用いて処理を開始し、処理結果をデュアルポートメモリ６に書き込み、ブレークポイントに達した時点で動作を停止する。プロセッサ２は、プロセッサ３の処理完了を検知し、処理済みの結果を読み出すことが可能となる。   Next, the processor 2 sets a place where the program is to be ended as a breakpoint of the processor 3 and causes the processor 3 to start processing. The processor 3 starts processing using the set program and data, writes the processing result to the dual port memory 6, and stops operation when a breakpoint is reached. The processor 2 can detect the processing completion of the processor 3 and read the processed result.

図３は制御回路７の第１動作モード（制御回路７がＪＴＡＧデバッガによるプロセッサ２、３の従来方法によるデバッグを可能とする動作モード）時におけるセレクタ４２〜４６の状態を示すブロック回路図である。図３中、４７はＪＴＡＧデバッガであり、４８はＴＤＩ信号出力端子、４９はＴＲＳＴ信号出力端子、５０はＴＣＫ信号出力端子、５１はＴＭＳ信号出力端子、５２はＴＤＯ信号入力端子である。   FIG. 3 is a block circuit diagram showing states of the selectors 42 to 46 in the first operation mode of the control circuit 7 (operation mode in which the control circuit 7 enables debugging of the processors 2 and 3 by the conventional method using the JTAG debugger). . In FIG. 3, 47 is a JTAG debugger, 48 is a TDI signal output terminal, 49 is a TRST signal output terminal, 50 is a TCK signal output terminal, 51 is a TMS signal output terminal, and 52 is a TDO signal input terminal.

即ち、ＪＴＡＧデバッガ４７によるプロセッサ２、３の従来方法によるデバッグを行う場合には、本発明の第１実施形態のＴＤＩ信号入力端子１０、ＴＲＳＴ信号入力端子１１、ＴＣＫ信号入力端子１２、ＴＭＳ信号入力端子１３及びＴＤＯ信号出力端子１４をそれぞれＪＴＡＧデバッガ４７のＴＤＩ信号出力端子４８、ＴＲＳＴ信号出力端子４９、ＴＣＫ信号出力端子５０、ＴＭＳ信号出力端子５１及びＴＤＯ信号入力端子５２に接続する。   That is, when debugging by the conventional method of the processors 2 and 3 by the JTAG debugger 47, the TDI signal input terminal 10, the TRST signal input terminal 11, the TCK signal input terminal 12, and the TMS signal input according to the first embodiment of the present invention. The terminal 13 and the TDO signal output terminal 14 are connected to the TDI signal output terminal 48, the TRST signal output terminal 49, the TCK signal output terminal 50, the TMS signal output terminal 51, and the TDO signal input terminal 52 of the JTAG debugger 47, respectively.

そして、プロセッサ２による制御回路７のデバッグ機能部３６の制御により、デバッグ機能部３６がセレクタ４２〜４６を制御し、セレクタ４２はプロセッサ２が出力するＴＤＯ信号を選択し、セレクタ４３、４４、４５はそれぞれＪＴＡＧデバッガ４７が出力するＴＲＳＴ信号、ＴＣＫ信号、ＴＭＳ信号を選択し、セレクタ４６はプロセッサ３が出力するＴＤＯ信号を選択する状態とする。   Then, under the control of the debug function unit 36 of the control circuit 7 by the processor 2, the debug function unit 36 controls the selectors 42 to 46, the selector 42 selects the TDO signal output from the processor 2, and the selectors 43, 44, 45 Select the TRST signal, TCK signal, and TMS signal output from the JTAG debugger 47, respectively, and the selector 46 selects the TDO signal output from the processor 3.

このようにすると、ＪＴＡＧデバッガ４７のＴＤＩ信号出力端子４８をプロセッサ２のＴＤＩ信号入力端子２６に接続し、プロセッサ２のＴＤＯ信号出力端子３０をプロセッサ３のＴＤＩ信号入力端子３１に接続し、プロセッサ３のＴＤＯ信号出力端子３５をＪＴＡＧデバッガ４７のＴＤＯ信号入力端子５２に接続することができる。   In this way, the TDI signal output terminal 48 of the JTAG debugger 47 is connected to the TDI signal input terminal 26 of the processor 2, the TDO signal output terminal 30 of the processor 2 is connected to the TDI signal input terminal 31 of the processor 3, and the processor 3 This TDO signal output terminal 35 can be connected to the TDO signal input terminal 52 of the JTAG debugger 47.

また、ＪＴＡＧデバッガ４７のＴＲＳＴ信号出力端子４９、ＴＣＫ信号出力端子５０及びＴＭＳ信号出力端子５１を、それぞれ、プロセッサ２、３のＴＲＳＴ信号入力端子２７、３２、ＴＣＫ信号入力端子２８、３３及びＴＭＳ信号入力端子２９、３４に接続することができる。   Further, the TRST signal output terminal 49, the TCK signal output terminal 50, and the TMS signal output terminal 51 of the JTAG debugger 47 are respectively connected to the TRST signal input terminals 27 and 32, the TCK signal input terminals 28 and 33, and the TMS signal of the processors 2 and 3. The input terminals 29 and 34 can be connected.

したがって、ＪＴＡＧデバッガ４７が出力するＴＤＩ信号をプロセッサ２に与え、ＪＴＡＧデバッガ４７が出力するＴＲＳＴ信号、ＴＣＫ信号、ＴＭＳ信号をプロセッサ２、３に与え、プロセッサ２が出力するＴＤＯ信号をプロセッサ３に与え、プロセッサ３が出力するＴＤＯ信号をＪＴＡＧデバッガ４７に入力することができ、ＪＴＡＧデバッガ４７によるプロセッサ２、３の従来方法によるデバッグを行うことができる。   Therefore, the TDI signal output from the JTAG debugger 47 is supplied to the processor 2, the TRST signal, the TCK signal, and the TMS signal output from the JTAG debugger 47 are supplied to the processors 2 and 3, and the TDO signal output from the processor 2 is supplied to the processor 3. The TDO signal output from the processor 3 can be input to the JTAG debugger 47, and the JTAG debugger 47 can debug the processors 2 and 3 by the conventional method.

図４は制御回路７の第２動作モード（制御回路７がプロセッサ２に制御されてプロセッサ３のデバッグ機能を制御する動作モード）をＪＴＡＧデバッガによりデバッグする場合の状態を示すブロック回路図である。   FIG. 4 is a block circuit diagram showing a state when the second operation mode of the control circuit 7 (operation mode in which the control circuit 7 is controlled by the processor 2 to control the debugging function of the processor 3) is debugged by the JTAG debugger.

即ち、制御回路７がプロセッサ２に制御されてプロセッサ３のデバッグ機能を制御する動作モードをＪＴＡＧデバッガによりデバッグする場合には、本発明の第１実施形態のＴＤＩ信号入力端子１０、ＴＲＳＴ信号入力端子１１、ＴＣＫ信号入力端子１２、ＴＭＳ信号入力端子１３及びＴＤＯ信号出力端子１４をそれぞれＪＴＡＧデバッガ４７のＴＤＩ信号出力端子４８、ＴＲＳＴ信号出力端子４９、ＴＣＫ信号出力端子５０、ＴＭＳ信号出力端子５１及びＴＤＯ信号入力端子５２に接続する。   That is, when the operation mode in which the control circuit 7 is controlled by the processor 2 to control the debugging function of the processor 3 is debugged by the JTAG debugger, the TDI signal input terminal 10 and the TRST signal input terminal of the first embodiment of the present invention. 11, the TCK signal input terminal 12, the TMS signal input terminal 13, and the TDO signal output terminal 14 are respectively connected to the TDI signal output terminal 48, the TRST signal output terminal 49, the TCK signal output terminal 50, the TMS signal output terminal 51, and the TDO of the JTAG debugger 47. Connect to signal input terminal 52.

そして、プロセッサ２による制御回路７のデバッグ機能部３６の制御により、デバッグ機能部３６がセレクタ４２〜４６を制御し、セレクタ４２、４３、４４、４５はデバッグ機能部３６が出力するＴＤＩ信号、ＴＲＳＴ信号、ＴＣＫ信号、ＴＭＳ信号を選択し、セレクタ４６はプロセッサ２が出力するＴＤＯ信号を選択すると共に、デバッグ機能部３６はプロセッサ３が出力するＴＤＯ信号を入力する状態とする。   Then, under the control of the debug function unit 36 of the control circuit 7 by the processor 2, the debug function unit 36 controls the selectors 42 to 46, and the selectors 42, 43, 44, 45 are the TDI signal, TRST output from the debug function unit 36. The signal 46, the TCK signal, and the TMS signal are selected, the selector 46 selects the TDO signal output from the processor 2, and the debug function unit 36 enters the TDO signal output from the processor 3.

このようにすると、ＪＴＡＧデバッガ４７のＴＤＩ信号出力端子４８、ＴＲＳＴ信号出力端子４９、ＴＣＫ信号出力端子５０、ＴＭＳ信号出力端子５１及びＴＤＯ信号入力端子５２をそれぞれプロセッサ２のＴＤＩ信号入力端子２６、ＴＲＳＴ信号入力端子２７、ＴＣＫ信号入力端子２８、ＴＭＳ信号入力端子２９及びＴＤＯ信号出力端子３０に接続することができる。   Thus, the TDI signal output terminal 48, the TRST signal output terminal 49, the TCK signal output terminal 50, the TMS signal output terminal 51, and the TDO signal input terminal 52 of the JTAG debugger 47 are connected to the TDI signal input terminal 26 and TRST of the processor 2, respectively. The signal input terminal 27, the TCK signal input terminal 28, the TMS signal input terminal 29, and the TDO signal output terminal 30 can be connected.

また、デバッグ機能部３６のＴＤＩ信号出力端子３７、ＴＲＳＴ信号出力端子３８、ＴＣＫ信号出力端子３９、ＴＭＳ信号出力端子４０及びＴＤＯ信号入力端子４１をそれぞれプロセッサ３のＴＤＩ信号入力端子３１、ＴＲＳＴ信号入力端子３２、ＴＣＫ信号入力端子３３、ＴＭＳ信号入力端子３４及びＴＤＯ信号出力端子３５に接続することができる。   Further, the TDI signal output terminal 37, TRST signal output terminal 38, TCK signal output terminal 39, TMS signal output terminal 40, and TDO signal input terminal 41 of the debug function unit 36 are input to the TDI signal input terminal 31 and TRST signal input of the processor 3, respectively. The terminal 32, the TCK signal input terminal 33, the TMS signal input terminal 34, and the TDO signal output terminal 35 can be connected.

即ち、ＪＴＡＧデバッガ４７が出力するＴＤＩ信号、ＴＲＳＴ信号、ＴＣＫ信号、ＴＭＳ信号をプロセッサ２に与え、プロセッサ２が出力するＴＤＯ信号をＪＴＡＧデバッガ４７に入力することができ、また、デバッグ機能部３６が出力するＴＤＩ信号、ＴＲＳＴ信号、ＴＣＫ信号、ＴＭＳ信号をプロセッサ３に与え、プロセッサ３が出力するＴＤＯ信号をデバッグ機能部３６に入力することができる。   That is, the TDI signal, the TRST signal, the TCK signal, and the TMS signal output from the JTAG debugger 47 can be applied to the processor 2, and the TDO signal output from the processor 2 can be input to the JTAG debugger 47. The TDI signal, TRST signal, TCK signal, and TMS signal to be output can be supplied to the processor 3, and the TDO signal output by the processor 3 can be input to the debug function unit 36.

したがって、図４に示す状態にする場合には、制御回路７がプロセッサ２に制御されてプロセッサ３のデバッグ機能を制御する動作モードをＪＴＡＧデバッガ４７によりデバッグすることができる。   Therefore, in the state shown in FIG. 4, the operation mode in which the control circuit 7 is controlled by the processor 2 to control the debugging function of the processor 3 can be debugged by the JTAG debugger 47.

以上のように、本発明の第１実施形態によれば、プロセッサ２に制御されてプロセッサ３のデバッグ機能を制御する動作モードを持つ制御回路７によりマルチプロセッサシステムとしての動作を可能としているので、プロセッサ２、３のアーキテクチャが異なる場合であっても、容易に連携可能なシステムとすることができ、２個のプロセッサ２、３を持つマルチプロセッサシステムを簡易に構築することができる。   As described above, according to the first embodiment of the present invention, the control circuit 7 having an operation mode that is controlled by the processor 2 and controls the debugging function of the processor 3 enables the operation as a multiprocessor system. Even if the architectures of the processors 2 and 3 are different, it is possible to make a system that can be easily linked, and a multiprocessor system having two processors 2 and 3 can be easily constructed.

また、プロセッサ３へのプログラムロードをデュアルポートメモリ６で行うことができるようにしているので、プロセッサ３の制御回路７を介した制御はプロセッサ３内のレジスタの設定だけとなり、動作の高速化を図ることができる。また、デュアルポートメモリ６の容量以内であれば、複数のプログラム等を配置しておくことで転送そのものを省略できるため、さらに高速化が可能となる。   Further, since the program load to the processor 3 can be performed by the dual port memory 6, the control via the control circuit 7 of the processor 3 is only the setting of the register in the processor 3, and the operation speed is increased. Can be planned. Further, if the capacity is within the capacity of the dual port memory 6, the transfer itself can be omitted by arranging a plurality of programs and the like, so that the speed can be further increased.

（第２実施形態）
図５は本発明の第２実施形態の要部を示すブロック回路図である。本発明の第２実施形態は、ＪＴＡＧ対応デバイスであり、３個のプロセッサを有するマルチプロセッサシステムの例である。図５中、５３は本発明の第２実施形態のマルチプロセッサシステム本体、５４はプロセッサであり、５５はプロセッサ２、５４が共用するデュアルポートメモリ、５６はプロセッサ５４が使用するバスである。 (Second Embodiment)
FIG. 5 is a block circuit diagram showing the main part of the second embodiment of the present invention. The second embodiment of the present invention is an example of a multiprocessor system that is a JTAG-compatible device and includes three processors. In FIG. 5, 53 is a multiprocessor system main body according to the second embodiment of the present invention, 54 is a processor, 55 is a dual port memory shared by the processors 2 and 54, and 56 is a bus used by the processor 54.

また、プロセッサ５４において、５７はデバッグ機能部、５８はＴＤＩ信号入力端子、５９はＴＲＳＴ信号入力端子、６０はＴＣＫ信号入力端子、６１はＴＭＳ信号入力端子、６２はＴＤＯ信号出力端子である。   In the processor 54, 57 is a debug function unit, 58 is a TDI signal input terminal, 59 is a TRST signal input terminal, 60 is a TCK signal input terminal, 61 is a TMS signal input terminal, and 62 is a TDO signal output terminal.

本発明の第２実施形態は、プロセッサ３のＴＤＯ信号出力端子３５をＴＤＯ信号線６３でプロセッサ５４のＴＤＩ信号入力端子５８に接続し、プロセッサ５４のＴＲＳＴ信号入力端子５９、ＴＣＫ信号入力端子６０及びＴＭＳ信号入力端子６１をそれぞれＴＲＳＴ信号線１８、ＴＣＫ信号線２０、ＴＭＳ信号線２２に接続し、プロセッサ５４のＴＤＯ信号出力端子６２をプロセッサ３のＴＤＯ信号出力端子３５の代わりにＴＤＯ信号線２４に接続している。その他については、本発明の第１実施形態と同様に構成している。   In the second embodiment of the present invention, the TDO signal output terminal 35 of the processor 3 is connected to the TDI signal input terminal 58 of the processor 54 via the TDO signal line 63, and the TRST signal input terminal 59, TCK signal input terminal 60 of the processor 54, and The TMS signal input terminal 61 is connected to the TRST signal line 18, the TCK signal line 20, and the TMS signal line 22, respectively. The TDO signal output terminal 62 of the processor 54 is connected to the TDO signal line 24 instead of the TDO signal output terminal 35 of the processor 3. Connected. Others are the same as in the first embodiment of the present invention.

本発明の第２実施形態によれば、制御回路７は、プロセッサ２に制御されてプロセッサ３、５４のデバッグ機能を制御することができるので、プロセッサ２、５４のアーキテクチャが異なる場合であっても、容易に連携可能なシステムとすることができ、３個のプロセッサ２、３、５４を持つマルチプロセッサシステムを簡易に構築することができる。   According to the second embodiment of the present invention, since the control circuit 7 can be controlled by the processor 2 to control the debugging function of the processors 3 and 54, even if the architectures of the processors 2 and 54 are different. The system can be easily linked, and a multiprocessor system having three processors 2, 3, and 54 can be easily constructed.

また、プロセッサ３、５４へのプログラムロードをデュアルポートメモリ６、５５で行うことができるので、プロセッサ３、５４の制御回路７を介した制御は、プロセッサ３、５４内のレジスタの設定だけとなり、動作の高速化を図ることができる。また、デュアルポートメモリ６、５５の容量以内であれば、複数のプログラム等を配置しておくことで転送そのものを省略できるため、さらに高速化が可能となる。なお、４個以上のプロセッサを持つように構成することもできる。   Further, since the program load to the processors 3 and 54 can be performed by the dual port memories 6 and 55, the control via the control circuit 7 of the processors 3 and 54 is only the setting of the registers in the processors 3 and 54. The operation can be speeded up. Further, if the capacity is within the capacity of the dual port memories 6 and 55, the transfer itself can be omitted by arranging a plurality of programs and the like, so that the speed can be further increased. Note that it may be configured to have four or more processors.

ここで、本発明のマルチプロセッサシステムを整理すると、本発明のマルチプロセッサシステムには、少なくとも、以下のマルチプロセッサシステムが含まれる。   Here, when the multiprocessor system of the present invention is organized, the multiprocessor system of the present invention includes at least the following multiprocessor system.

（付記１）複数のプロセッサを持つマルチプロセッサシステムにおいて、前記複数のプロセッサのうち、所定のプロセッサは、他のプロセッサのデバッグ機能を利用して前記他のプロセッサを制御することを特徴とするマルチプロセッサシステム。   (Supplementary Note 1) In a multiprocessor system having a plurality of processors, a predetermined processor among the plurality of processors controls the other processor by using a debugging function of the other processor. system.

（付記２）前記所定のプロセッサに制御されて前記他のプロセッサのデバッグ機能を制御する制御回路を有し、前記所定のプロセッサは、前記制御回路を制御して前記他のプロセッサのデバッグ機能を利用することを特徴とする付記１記載のマルチプロセッサシステム。   (Additional remark 2) It has a control circuit which controls the debug function of the other processor under the control of the predetermined processor, and the predetermined processor uses the debug function of the other processor by controlling the control circuit The multiprocessor system according to appendix 1, wherein:

（付記３）前記制御回路は、外部デバッガの制御による前記複数のプロセッサのデバッグを可能とする動作モードと、前記所定のプロセッサに制御されて前記他のプロセッサのデバッグ機能を制御する動作モードを有することを特徴とする付記２記載のマルチプロセッサシステム。   (Supplementary Note 3) The control circuit has an operation mode that enables debugging of the plurality of processors under the control of an external debugger and an operation mode that is controlled by the predetermined processor and controls a debugging function of the other processor. The multiprocessor system according to supplementary note 2, wherein

（付記４）前記制御回路が前記所定のプロセッサに制御されて前記他のプロセッサのデバッグ機能を制御する動作モード時、前記所定のプロセッサのみが前記外部デバッガと接続可能とされることを特徴とする付記３記載のマルチプロセッサシステム。   (Supplementary Note 4) In the operation mode in which the control circuit is controlled by the predetermined processor to control the debugging function of the other processor, only the predetermined processor can be connected to the external debugger. The multiprocessor system according to appendix 3.

（付記５）前記デバッグ機能は、ＪＴＡＧデバッグ機能であることを特徴とする付記１〜４のいずれか一の付記に記載のマルチプロセッサシステム。   (Supplementary note 5) The multiprocessor system according to any one of supplementary notes 1 to 4, wherein the debug function is a JTAG debug function.

（付記６）前記複数のプロセッサに共用されるメモリを有することを特徴とする付記１〜５のいずれか一の付記に記載のマルチプロセッサシステム。   (Supplementary note 6) The multiprocessor system according to any one of supplementary notes 1 to 5, further comprising a memory shared by the plurality of processors.

本発明の第１実施形態の要部を示すブロック回路図である。It is a block circuit diagram which shows the principal part of 1st Embodiment of this invention. 本発明の第１実施形態の通常使用時の状態を示すブロック回路図である。It is a block circuit diagram which shows the state at the time of normal use of 1st Embodiment of this invention. 本発明の第１実施形態が備える制御回路の第１動作モード時におけるセレクタの状態を示すブロック回路図である。It is a block circuit diagram which shows the state of the selector at the time of the 1st operation mode of the control circuit with which 1st Embodiment of this invention is provided. 本発明の第１実施形態が備える制御回路の第２動作モードをＪＴＡＧデバッガによりデバッグする場合の状態を示すブロック回路図である。It is a block circuit diagram which shows the state in the case of debugging with the JTAG debugger the 2nd operation mode of the control circuit with which 1st Embodiment of this invention is provided. 本発明の第２実施形態の要部を示すブロック回路図である。It is a block circuit diagram which shows the principal part of 2nd Embodiment of this invention.

符号の説明Explanation of symbols

１…本発明の第１実施形態のマルチプロセッサシステム本体
２、３、５４…プロセッサ
４、５、５７…デバッグ機能部
６、５５…デュアルポートメモリ
７…制御回路
８、９、５６…バス
１０、２６、３１、５８…ＴＤＩ信号入力端子
１１、２７、３２、５９…ＴＲＳＴ信号入力端子
１２、２８、３３、６０…ＴＣＫ信号入力端子
１３、２９、３４、６１…ＴＭＳ信号入力端子
１４、３０、３５、６２…ＴＤＯ信号出力端子
１５…ＴＤＩ信号線
１６…ＴＤＩ／ＴＤＯ信号線
１７、１８…ＴＲＳＴ信号線
１９、２０…ＴＣＫ信号線
２１、２２…ＴＭＳ信号線
２３、２４、２５、６３…ＴＤＯ信号線
３６…デバッグ機能部
３７…ＴＤＩ信号出力端子
３８…ＴＲＳＴ信号出力端子
３９…ＴＣＫ信号出力端子
４０…ＴＭＳ信号出力端子
４１…ＴＤＯ信号入力端子
４２〜４６…セレクタ
４７…ＪＴＡＧデバッガ

DESCRIPTION OF SYMBOLS 1 ... Multiprocessor system main body 2, 3, 54 ... Processor 4, 5, 57 ... Debug function part 6, 55 ... Dual port memory 7 ... Control circuit 8, 9, 56 ... Bus | bath 10, 1 of 1st Embodiment of this invention 26, 31, 58 ... TDI signal input terminal 11, 27, 32, 59 ... TRST signal input terminal 12, 28, 33, 60 ... TCK signal input terminal 13, 29, 34, 61 ... TMS signal input terminal 14, 30, 35, 62 ... TDO signal output terminal 15 ... TDI signal line 16 ... TDI / TDO signal line 17, 18 ... TRST signal line 19, 20 ... TCK signal line 21, 22 ... TMS signal line 23, 24, 25, 63 ... TDO Signal line 36 ... Debug function unit 37 ... TDI signal output terminal 38 ... TRST signal output terminal 39 ... TCK signal output terminal 40 ... TMS signal output terminal 4 DESCRIPTION OF SYMBOLS 1 ... TDO signal input terminal 42-46 ... Selector 47 ... JTAG debugger

Claims (5)

複数のプロセッサを持つマルチプロセッサシステムにおいて、
前記複数のプロセッサのうち、所定のプロセッサは、他のプロセッサのデバッグ機能を利用して前記他のプロセッサを制御することを特徴とするマルチプロセッサシステム。 In multiprocessor systems with multiple processors,
A predetermined processor of the plurality of processors controls the other processor by using a debugging function of the other processor. 前記所定のプロセッサに制御されて前記他のプロセッサのデバッグ機能を制御する制御回路を有し、
前記所定のプロセッサは、前記制御回路を制御して前記他のプロセッサのデバッグ機能を利用することを特徴とする請求項１記載のマルチプロセッサシステム。 A control circuit that is controlled by the predetermined processor and controls a debugging function of the other processor;
The multiprocessor system according to claim 1, wherein the predetermined processor uses the debug function of the other processor by controlling the control circuit. 前記制御回路は、外部デバッガの制御による前記複数のプロセッサのデバッグを可能とする動作モードと、前記所定のプロセッサに制御されて前記他のプロセッサのデバッグ機能を制御する動作モードを有することを特徴とする請求項２記載のマルチプロセッサシステム。   The control circuit has an operation mode that enables debugging of the plurality of processors under the control of an external debugger, and an operation mode that is controlled by the predetermined processor and controls a debugging function of the other processor. The multiprocessor system according to claim 2. 前記制御回路が前記所定のプロセッサに制御されて前記他のプロセッサのデバッグ機能を制御する動作モード時、前記所定のプロセッサのみが前記外部デバッガと接続可能とされることを特徴とする請求項３記載のマルチプロセッサシステム。   4. The operation mode in which the control circuit is controlled by the predetermined processor to control a debugging function of the other processor, and only the predetermined processor can be connected to the external debugger. Multiprocessor system. 前記複数のプロセッサに共用されるメモリを有することを特徴とする請求項１〜４のいずれか一項に記載のマルチプロセッサシステム。

The multiprocessor system according to claim 1, further comprising a memory shared by the plurality of processors.

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008287709A (en) * 2007-04-13 2008-11-27 Dspace Digital Signal Processing & Control Engineering Gmbh Adaptation element, test system, and operation method of adaptation element and test system
EP3327573A1 (en) 2016-11-28 2018-05-30 Renesas Electronics Corporation Multi-processor and multi-processor system

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0798692A (en) * 1993-05-31 1995-04-11 Mitsubishi Electric Corp Microcomputer
JPH08147189A (en) * 1994-11-25 1996-06-07 Hitachi Ltd Debugging method for operating system of parallel computer
JP2004164367A (en) * 2002-11-14 2004-06-10 Renesas Technology Corp Multiprocessor system
JP2004326784A (en) * 2003-04-28 2004-11-18 Internatl Business Mach Corp <Ibm> Cross-chip communication mechanism of distributed node topology

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0798692A (en) * 1993-05-31 1995-04-11 Mitsubishi Electric Corp Microcomputer
JPH08147189A (en) * 1994-11-25 1996-06-07 Hitachi Ltd Debugging method for operating system of parallel computer
JP2004164367A (en) * 2002-11-14 2004-06-10 Renesas Technology Corp Multiprocessor system
JP2004326784A (en) * 2003-04-28 2004-11-18 Internatl Business Mach Corp <Ibm> Cross-chip communication mechanism of distributed node topology

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008287709A (en) * 2007-04-13 2008-11-27 Dspace Digital Signal Processing & Control Engineering Gmbh Adaptation element, test system, and operation method of adaptation element and test system
EP3327573A1 (en) 2016-11-28 2018-05-30 Renesas Electronics Corporation Multi-processor and multi-processor system
US10489271B2 (en) 2016-11-28 2019-11-26 Renesas Electronics Corporation Multi-processor and multi-processor system for code debugging

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