JP2006294870A

JP2006294870A - Semiconductor device and manufacturing method thereof

Info

Publication number: JP2006294870A
Application number: JP2005113649A
Authority: JP
Inventors: Yasushi Matsui; 靖松井
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-04-11
Filing date: 2005-04-11
Publication date: 2006-10-26

Abstract

<P>PROBLEM TO BE SOLVED: To realize a semiconductor device where electric field is not easily concentrated and an ON-resistance is low. <P>SOLUTION: The semiconductor device comprises a first offset drain region 7 located at the lower part of one end of a gate electrode 5 as an offset drain region, and a second offset drain region 9 located between the first offset drain region 7 and an n<SP>+</SP>-type drain region 11. Length of the first offset drain region 7 in the depthwise direction is longer than the second offset drain region 9, and impurity concentration of the first offset drain region 7 is higher than that of the second offset drain region 9. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は半導体装置およびその製造方法に関するものであり、特に、高耐圧半導体装置およびその製造方法に関するものである。 The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a high voltage semiconductor device and a method for manufacturing the same.

近年、半導体集積回路の高耐圧化および高集積化に伴い、耐圧が数十から数百Ｖの高耐圧半導体素子と、論理回路といった低耐圧半導体素子とをモノリシック化した半導体集積回路が実現されている。従来では、このような半導体集積回路に用いられる横型高耐圧ＭＯＳトランジスタにリサーフを用いる技術が提案されている。 2. Description of the Related Art In recent years, semiconductor integrated circuits in which a high breakdown voltage semiconductor element having a breakdown voltage of several tens to several hundred volts and a low breakdown voltage semiconductor element such as a logic circuit have been monolithically realized have been realized along with an increase in breakdown voltage and integration of semiconductor integrated circuits. Yes. Conventionally, a technique of using RESURF for a lateral high voltage MOS transistor used in such a semiconductor integrated circuit has been proposed.

以下に、図９を参照しながら、従来においてリサーフを用いる方法について説明する（例えば特許文献１参照）。図９は、従来の半導体装置の構造を示す断面図である。図９に示すように、従来の半導体装置では、Ｐ型シリコン基板１１３の表面領域に、Ｎ型の埋め込み層１１２を介してＮ型のエピタキシャル層１１１が形成されている。Ｎ型のエピタキシャル層１１１の上部にはオフセットドレイン領域１０７が選択的に形成されている。 Hereinafter, a conventional method of using RESURF will be described with reference to FIG. 9 (see, for example, Patent Document 1). FIG. 9 is a cross-sectional view showing the structure of a conventional semiconductor device. As shown in FIG. 9, in the conventional semiconductor device, an N type epitaxial layer 111 is formed in a surface region of a P type silicon substrate 113 with an N type buried layer 112 interposed. An offset drain region 107 is selectively formed on the N type epitaxial layer 111.

オフセットドレイン領域１０７及びエピタキシャル層１１１の表面領域には、フィールド絶縁膜１０６が選択的に形成されている。オフセットドレイン領域１０７内においてフィールド絶縁膜１０６同士の間に位置する領域には、Ｐ⁺型のドレイン領域１１０が形成されている。エピタキシャル層１１１のうちオフセットドレイン領域１０７に近接する領域には、チャネルとなる部分を挟んでＰ⁺型のソース領域１０２が形成されている。エピタキシャル層１１１のうちソース領域１０２とオフセットドレイン領域１０７との間に位置する部分はチャネルとして機能する。このエピタキシャル層１１１のうちチャネルとなる部分の上には、ゲート絶縁膜１０４が形成されている。 A field insulating film 106 is selectively formed in the surface regions of the offset drain region 107 and the epitaxial layer 111. A P ⁺ -type drain region 110 is formed in a region located between the field insulating films 106 in the offset drain region 107. A P ⁺ -type source region 102 is formed in a region of the epitaxial layer 111 adjacent to the offset drain region 107 with a channel portion interposed therebetween. A portion of the epitaxial layer 111 located between the source region 102 and the offset drain region 107 functions as a channel. A gate insulating film 104 is formed on a portion of the epitaxial layer 111 that becomes a channel.

ゲート絶縁膜１０４の上からフィールド絶縁膜１０６の上の一部に亘って、ゲート電極１０５が形成されている。また、エピタキシャル層１１１のうちソース領域１０２とフィールド絶縁膜１０６との間に位置する領域には、バックゲート領域１０１が形成されている。さらに、ドレイン領域１１０を貫通してオフセットドレイン領域１０７内に到達する溝１１４が設けられ、溝１１４にはドレインコンタクト電極１０９が埋め込まれている。ドレインコンタクト電極１０９の下におけるオフセットドレイン領域１０７には、Ｐ⁺型の拡散層１０８が形成されている。 A gate electrode 105 is formed over the gate insulating film 104 and a part of the field insulating film 106. In addition, a back gate region 101 is formed in a region located between the source region 102 and the field insulating film 106 in the epitaxial layer 111. Further, a groove 114 that penetrates the drain region 110 and reaches the offset drain region 107 is provided, and the drain contact electrode 109 is embedded in the groove 114. A P ⁺ -type diffusion layer 108 is formed in the offset drain region 107 under the drain contact electrode 109.

以上のような構造では、ドレインコンタクト電極１０９にバイアスが印加されると、エピタキシャル層１１１とオフセットドレイン領域１０７との接合が降伏する前にオフセットドレイン領域１０７が空乏化する。そして、空乏化したオフセットドレイン領域１０７で電位分布が緩和されることにより降伏電圧が向上する。
特開２００２−３３４９９１号公報 In the above structure, when a bias is applied to the drain contact electrode 109, the offset drain region 107 is depleted before the junction between the epitaxial layer 111 and the offset drain region 107 breaks down. Then, the breakdown voltage is improved by relaxing the potential distribution in the depleted offset drain region 107.
JP 2002-334991 A

上記従来の構造では、オフセットドレイン領域１０７のうち、フィールド絶縁膜１０６上に形成されたゲート電極１０５の端部から離間している領域１０７Ａでは、電界が集中しないため電界強度は降伏電圧に対して十分余裕がある。このため、オフセットドレイン領域１０７を濃くすることにより拡散抵抗の低抵抗化を図りＯＮ抵抗を低減することが可能である。 In the above conventional structure, in the region 107A of the offset drain region 107 that is separated from the end portion of the gate electrode 105 formed on the field insulating film 106, the electric field does not concentrate, so that the electric field strength is less than the breakdown voltage. There is enough room. For this reason, by increasing the offset drain region 107, it is possible to reduce the diffusion resistance and reduce the ON resistance.

しかしながら、ＯＮ抵抗の低減を図るために、オフセットドレイン領域１０７の濃度を濃くした場合、オフセットドレイン領域１０７のうち、フィールド絶縁膜１０６上に形成されたゲート電極１０５の端部の下方に位置する領域１０７Ｂに電界が集中するため、電界強度が高くなり耐圧が低下するという課題がある。このため、ゲート電極１０５の端部の下方に位置する領域１０７Ｂにおける電界集中を低減するためには、オフセットドレイン領域１０７の領域１０７Ｂでは濃度を薄くする必要がある。 However, when the concentration of the offset drain region 107 is increased in order to reduce the ON resistance, the region located below the end portion of the gate electrode 105 formed on the field insulating film 106 in the offset drain region 107. Since the electric field concentrates on 107B, there is a problem that the electric field strength increases and the breakdown voltage decreases. Therefore, in order to reduce the electric field concentration in the region 107B located below the end of the gate electrode 105, it is necessary to reduce the concentration in the region 107B of the offset drain region 107.

従って、上記のような従来の構造では、オフセットドレイン領域１０７の高耐圧化と低ＯＮ抵抗化の両方を満足することが困難であった。 Therefore, in the conventional structure as described above, it is difficult to satisfy both the high breakdown voltage and low ON resistance of the offset drain region 107.

そこで、本発明の目的は、高耐圧化及び低ＯＮ抵抗化が図られたオフセットドレイン領域を有する高耐圧ＭＩＳトランジスタを備えた半導体装置及びその製造方法を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device including a high breakdown voltage MIS transistor having an offset drain region with a high breakdown voltage and a low ON resistance, and a method for manufacturing the same.

本発明の半導体装置は、半導体基板と、前記半導体基板の上に設けられた絶縁膜と、前記絶縁膜の上に設けられたゲート電極と、前記半導体基板において、前記ゲート電極のうちの一方の端部の下方に位置する領域の少なくとも一部に設けられた第１オフセットドレイン領域（第１導電型）と、前記半導体基板のうち前記第１オフセットドレイン領域と離間する領域に設けられたドレイン領域（第１導電型）と、前記半導体基板のうち前記第１オフセットドレイン領域と前記ドレイン領域との間に位置する領域の少なくとも一部に設けられ、前記第１オフセットドレイン領域よりも不純物濃度が高く、かつ、前記第１オフセットドレイン領域よりも深さ方向の長さが短い第２オフセットドレイン領域（第１導電型）とを備える。 The semiconductor device of the present invention includes a semiconductor substrate, an insulating film provided on the semiconductor substrate, a gate electrode provided on the insulating film, and one of the gate electrodes in the semiconductor substrate. A first offset drain region (first conductivity type) provided in at least a part of a region located below the end, and a drain region provided in a region of the semiconductor substrate that is separated from the first offset drain region (First conductivity type) and at least part of a region of the semiconductor substrate located between the first offset drain region and the drain region, and having an impurity concentration higher than that of the first offset drain region. And a second offset drain region (first conductivity type) having a shorter length in the depth direction than the first offset drain region.

本発明の半導体装置において、第１オフセットドレイン領域では、従来のオフセットドレイン領域よりも、不純物濃度が低く、かつ深さ方向の長さが長い。これにより、ドレインにバイアス電圧を印加した時に、ゲート電極の電位によって上記領域の電位分布が密になるのを抑制することができる。一方、第２オフセットドレイン領域では、従来よりも不純物濃度が高く、深さ方向の長さが短い。このように深さ方向の長さを短くすることにより、不純物濃度を高くしても、第２オフセットドレイン領域を空乏化することができる。したがって、ドレインの拡散抵抗成分を低減させることができ、オン抵抗を低減させることができる。 In the semiconductor device of the present invention, the first offset drain region has a lower impurity concentration and a longer length in the depth direction than the conventional offset drain region. Thereby, when a bias voltage is applied to the drain, the potential distribution in the region can be prevented from becoming dense due to the potential of the gate electrode. On the other hand, the second offset drain region has a higher impurity concentration and a shorter length in the depth direction than the conventional one. Thus, by shortening the length in the depth direction, the second offset drain region can be depleted even if the impurity concentration is increased. Therefore, the diffusion resistance component of the drain can be reduced, and the on-resistance can be reduced.

本発明の半導体装置において、前記絶縁膜は、ゲート絶縁膜と、前記ゲート絶縁膜よりも厚いフィールド絶縁膜とを含み、前記ゲート電極のうちの前記一方の端部の下には、前記フィールド絶縁膜が設けられ、前記フィールド絶縁膜の下には、前記第１オフセットドレイン領域が設けられていてもよい。 In the semiconductor device of the present invention, the insulating film includes a gate insulating film and a field insulating film thicker than the gate insulating film, and the field insulating film is provided below the one end of the gate electrode. A film may be provided, and the first offset drain region may be provided under the field insulating film.

本発明の半導体装置において、前記半導体基板にはトレンチが設けられ、前記絶縁膜は、ゲート絶縁膜と、前記ゲート絶縁膜よりも厚く、前記トレンチに埋め込まれたトレンチ埋め込み絶縁膜とを含み、前記ゲート電極のうちの前記一方の端部の下には、前記トレンチ埋め込み絶縁膜が設けられ、前記トレンチ埋め込み絶縁膜の下には、前記第１オフセットドレイン領域が設けられていてもよい。 In the semiconductor device of the present invention, the semiconductor substrate includes a trench, and the insulating film includes a gate insulating film and a trench embedded insulating film that is thicker than the gate insulating film and embedded in the trench, The trench buried insulating film may be provided under the one end portion of the gate electrode, and the first offset drain region may be provided under the trench buried insulating film.

本発明の半導体装置において、前記半導体基板において、前記ゲート電極のうちの他方の端部の下方に位置する領域に設けられたソース拡散層（第１導電型）と、前記半導体基板において、前記ソース拡散層と前記第１オフセットドレイン領域との間に位置する領域の少なくとも一部に設けられたチャネル拡散層（第２導電型）と、前記半導体基板のうち前記ドレイン領域を囲む領域に設けられたウェル層（第１導電型）とをさらに備えていてもよい。 In the semiconductor device of the present invention, a source diffusion layer (first conductivity type) provided in a region located below the other end of the gate electrode in the semiconductor substrate, and the source in the semiconductor substrate A channel diffusion layer (second conductivity type) provided in at least a part of a region located between the diffusion layer and the first offset drain region; and a region of the semiconductor substrate surrounding the drain region. A well layer (first conductivity type) may be further included.

本発明の半導体装置において、前記ドレイン領域をコンタクト抵抗低減のためできるだけ高濃度にするのに対し、所望の降伏電圧が得られるよう前記第２オフセットドレイン領域の不純物濃度は、前記ドレイン領域の不純物濃度よりも低くすることが好ましい。 In the semiconductor device of the present invention, while the drain region is made as high as possible to reduce contact resistance, the impurity concentration of the second offset drain region is set to be the impurity concentration of the drain region so as to obtain a desired breakdown voltage. Is preferably lower.

本発明の半導体装置において、前記半導体基板のうち前記第２オフセットドレイン領域の下に位置する領域には、前記第２オフセットドレイン領域とは異なる導電型の埋め込み層（第２導電型）が設けられていてもよい。 In the semiconductor device of the present invention, a buried layer (second conductivity type) different in conductivity type from the second offset drain region is provided in a region located below the second offset drain region in the semiconductor substrate. It may be.

本発明の半導体装置において、前記半導体基板のうち前記第２オフセットドレイン領域の上下に位置する領域には、前記第２オフセットドレイン領域とは異なる導電型のウェル（第２導電型）が設けられていてもよい。この場合には、第２オフセットドレイン領域の上下にウェルが接することになるため、第２オフセットドレイン領域がより空乏化しやすくなる。 In the semiconductor device of the present invention, a well (second conductivity type) different from that of the second offset drain region is provided in a region of the semiconductor substrate located above and below the second offset drain region. May be. In this case, since the well is in contact with the upper and lower sides of the second offset drain region, the second offset drain region is more easily depleted.

本発明の半導体装置の製造方法は、半導体基板のうちの一部に第１オフセットドレイン領域を形成する工程（ａ）と、前記半導体基板における前記第１オフセットドレイン領域の上から前記第１オフセットドレイン領域の外側の領域の上に伸びる絶縁膜を形成する工程（ｂ）と、前記絶縁膜の上に、ゲート電極を形成する工程（ｃ）と、前記半導体基板のうち前記第１オフセットドレイン領域と離間する領域に、ドレイン領域を形成する工程（ｄ）と、前記半導体基板のうち前記第１オフセットドレイン領域と前記ドレイン領域との間に位置する領域に、前記第１オフセットドレイン領域よりも不純物濃度が高く、かつ、前記第１オフセットドレイン領域よりも深さ方向の長さが短い第２オフセットドレイン領域を形成する工程（ｅ）とを備える。 The method of manufacturing a semiconductor device according to the present invention includes a step (a) of forming a first offset drain region in a part of a semiconductor substrate, and the first offset drain from above the first offset drain region in the semiconductor substrate. A step (b) of forming an insulating film extending on a region outside the region; a step (c) of forming a gate electrode on the insulating film; and the first offset drain region of the semiconductor substrate; A step (d) of forming a drain region in the spaced region, and an impurity concentration in the region of the semiconductor substrate located between the first offset drain region and the drain region, as compared with the first offset drain region. And (e) forming a second offset drain region having a high length and a length in the depth direction shorter than that of the first offset drain region. That.

本発明の方法では、第１オフセットドレイン領域を、従来のオフセットドレイン領域よりも、不純物濃度が低く、かつ深さ方向の長さが長くなるように形成する。これにより、ドレインにバイアス電圧を印加した時に、ゲート電極の電位によって上記領域の電位分布が密になるのを抑制することができる。一方、第２オフセットドレイン領域を、従来よりも不純物濃度が高く、深さ方向の長さが短くなるように形成する。このように深さ方向の長さを短くすることにより、不純物濃度を高くしても、第２オフセットドレイン領域を空乏化することができる。したがって、本発明の方法により得られた半導体装置では、ドレインの拡散抵抗成分を低減させることができ、オン抵抗を低減させることができる。 In the method of the present invention, the first offset drain region is formed to have a lower impurity concentration and a longer length in the depth direction than the conventional offset drain region. Thereby, when a bias voltage is applied to the drain, the potential distribution in the region can be prevented from becoming dense due to the potential of the gate electrode. On the other hand, the second offset drain region is formed so as to have a higher impurity concentration and a shorter length in the depth direction than the conventional one. Thus, by shortening the length in the depth direction, the second offset drain region can be depleted even if the impurity concentration is increased. Therefore, in the semiconductor device obtained by the method of the present invention, the diffusion resistance component of the drain can be reduced and the on-resistance can be reduced.

本発明の製造方法において、前記工程（ｂ）では、前記絶縁膜として、前記半導体基板における前記第１オフセットドレイン領域の上に位置するフィールド絶縁膜と、前記フィールド絶縁膜よりも薄いゲート絶縁膜とを形成し、前記工程（ｃ）では、前記ゲート絶縁膜および前記フィールド絶縁膜の上に前記ゲート電極を形成してもよい。この場合には、前記工程（ｅ）は、前記工程（ｂ）の後に行うことが好ましい。工程（ｂ）でフィールド絶縁膜を形成するための熱酸化を行った後に工程（ｅ）で第２オフセットドレイン領域を形成すれば、第２オフセットドレイン領域が前記熱酸化の熱によって拡散することがないためである。 In the manufacturing method of the present invention, in the step (b), as the insulating film, a field insulating film located on the first offset drain region in the semiconductor substrate, and a gate insulating film thinner than the field insulating film, In the step (c), the gate electrode may be formed on the gate insulating film and the field insulating film. In this case, the step (e) is preferably performed after the step (b). If the second offset drain region is formed in the step (e) after performing the thermal oxidation for forming the field insulating film in the step (b), the second offset drain region may be diffused by the heat of the thermal oxidation. This is because there is not.

本発明の製造方法において、前記工程（ａ）の前に、前記半導体基板の一部にトレンチを形成する工程（ｆ）をさらに備え、前記工程（ａ）では、前記半導体基板のうち前記トレンチの下に位置する領域の一部に前記第１オフセットドレイン領域を形成し、前記工程（ｂ）では、前記絶縁膜として、前記トレンチを埋めるトレンチ埋め込み絶縁膜と、前記トレンチ埋め込み絶縁膜よりも薄いゲート絶縁膜とを形成し、前記工程（ｃ）では、前記ゲート絶縁膜および前記トレンチ埋め込み絶縁膜の上に前記ゲート電極を形成し、前記工程（ｅ）は前記工程（ｆ）の後で前記工程（ｂ）の前に行い、前記工程（ｅ）では、前記半導体基板のうち前記トレンチの下に位置する領域の他部に前記第２オフセットドレイン領域を形成してもよい。この方法では、トレンチに絶縁膜を埋め込む工程は低温で行うことができるため、第２オフセットドレイン領域を形成した後にトレンチ埋め込み絶縁膜を形成しても、第２オフセットドレイン領域は拡散しにくい。したがって、第２オフセットドレイン領域の深さを浅く保つことができる。 The manufacturing method of the present invention further includes a step (f) of forming a trench in a part of the semiconductor substrate before the step (a), and in the step (a), the trench is formed in the semiconductor substrate. Forming the first offset drain region in a part of the region located below; and in the step (b), as the insulating film, a trench buried insulating film filling the trench, and a gate thinner than the trench buried insulating film In the step (c), the gate electrode is formed on the gate insulating film and the trench buried insulating film, and the step (e) is performed after the step (f). Performed before (b), and in the step (e), the second offset drain region may be formed in another part of the region of the semiconductor substrate located under the trench. In this method, since the step of filling the trench with the insulating film can be performed at a low temperature, even if the trench buried insulating film is formed after the second offset drain region is formed, the second offset drain region is difficult to diffuse. Therefore, the depth of the second offset drain region can be kept shallow.

本発明の製造方法において、前記ドレイン領域をコンタクト抵抗低減のためできるだけ高濃度にするのに対し、所望の降伏電圧が得られるよう前記第２オフセットドレイン領域の不純物濃度を、前記ドレイン領域の不純物濃度よりも低くすることが好ましい。 In the manufacturing method of the present invention, while the drain region is made as high as possible to reduce contact resistance, the impurity concentration of the second offset drain region is set so as to obtain a desired breakdown voltage. Is preferably lower.

本発明の製造方法において、前記半導体基板のうち前記第２オフセットドレイン領域の上下に位置する領域に、前記第２オフセットドレイン領域とは異なる導電型のウェルを形成する工程（ｈ）をさらに備えていてもよい。この場合には、第２オフセットドレイン領域の上下にウェルを接触させることができる。したがって、この方法により得られた半導体装置では、第２オフセットドレイン領域がより空乏化しやすくなる。 The manufacturing method of the present invention further includes a step (h) of forming a well having a conductivity type different from that of the second offset drain region in regions of the semiconductor substrate located above and below the second offset drain region. May be. In this case, the well can be brought into contact with the upper and lower sides of the second offset drain region. Therefore, in the semiconductor device obtained by this method, the second offset drain region is more easily depleted.

本発明では、電界が集中しにくく、かつオン抵抗が低い半導体装置を実現することができる。 In the present invention, it is possible to realize a semiconductor device in which an electric field is not easily concentrated and the on-resistance is low.

（第１の実施形態）
以下に、本発明の第１の実施形態に係る高耐圧ＭＩＳトランジスタを有する半導体装置の構造について、図１を参照しながら説明する。図１は、本発明の第１の実施形態に係るＮチャネル型高耐圧ＭＩＳトランジスタの構造を示す断面図である。 (First embodiment)
The structure of the semiconductor device having the high breakdown voltage MIS transistor according to the first embodiment of the present invention will be described below with reference to FIG. FIG. 1 is a cross-sectional view showing the structure of an N-channel high voltage MIS transistor according to the first embodiment of the present invention.

本実施形態のＮチャネル型高耐圧ＭＩＳトランジスタでは、図１に示すように、シリコンからなるＰ型基板１３の一部の上に、厚さ１０ｎｍのゲート絶縁膜１４が形成され、Ｐ型基板１３の上においてゲート絶縁膜１４と隣接する領域に厚さ５００ｎｍのフィールド絶縁膜６が形成されている。ゲート絶縁膜１４及びフィールド絶縁膜６の一部の上には厚さ４００ｎｍのゲート電極５が形成されている。ここで、フィールド絶縁膜６において、ゲート電極５が形成されていない領域の幅、すなわちゲート電極５の端部からＮ型第２オフセットドレイン領域９側のフィールド絶縁膜６の端部（エッジ）までの幅は、フィールド絶縁膜６に対するゲート電極５を形成する際の合わせマージン程度あれば良い。 In the N channel type high breakdown voltage MIS transistor of this embodiment, as shown in FIG. 1, a gate insulating film 14 having a thickness of 10 nm is formed on a part of a P type substrate 13 made of silicon. A field insulating film 6 having a thickness of 500 nm is formed in a region adjacent to the gate insulating film 14. A gate electrode 5 having a thickness of 400 nm is formed on part of the gate insulating film 14 and the field insulating film 6. Here, in the field insulating film 6, the width of the region where the gate electrode 5 is not formed, that is, from the end of the gate electrode 5 to the end (edge) of the field insulating film 6 on the N-type second offset drain region 9 side. The width may be about the alignment margin when forming the gate electrode 5 for the field insulating film 6.

Ｐ型基板１３のうちゲート電極５の一方の端部（下方にフィールド絶縁膜６が形成されていない方の端部）の下からその外側の領域に位置する領域には、濃度１×１０²⁰ｃｍ^-3のＮ型不純物を含み、深さ２００ｎｍのＮ⁺型ソース領域２が形成されている。 In a region of the P-type substrate 13 located below one end of the gate electrode 5 (the end on which the field insulating film 6 is not formed below) and outside the region, the concentration is 1 × 10 ^20. An N ⁺ type source region 2 containing a cm ⁻³ N type impurity and having a depth of 200 nm is formed.

Ｐ型基板１３のうちフィールド絶縁膜６の下に位置する領域には、濃度１×１０¹⁶ｃｍ^-3のＮ型不純物を含み、深さ１μｍのＮ^-型第１オフセットドレイン領域７が形成されている。 A region located under the field insulating film 6 in the P-type substrate 13 includes an N ^- type first offset drain region 7 containing an N-type impurity having a concentration of 1 × 10 ¹⁶ cm ⁻³ and having a depth of 1 μm. ing.

Ｐ型基板１３のうちＮ^-型第１オフセットドレイン領域７とＮ⁺型ソース領域２との間に位置する領域には、深さ３００ｎｍで濃度１×１０¹⁶ｃｍ^-3のＰ型不純物を含むチャネル制御層４が形成されている。なお、図１には、チャネル制御層４が、Ｎ^-型第１オフセットドレイン領域７とＮ⁺型ソース領域２との間の領域のうちＮ⁺型ソース領域２に接する領域にのみ形成されている場合を図示しているが、本発明では、チャネル制御層４が、Ｎ^-型第１オフセットドレイン領域７とＮ⁺型ソース領域２との間に全体的に形成されていてもよい。 A region located between the N ⁻ -type first offset drain region 7 and the N ⁺ -type source region 2 in the P-type substrate 13 contains a P-type impurity having a depth of 300 nm and a concentration of 1 × 10 ¹⁶ cm ^−3. A channel control layer 4 is formed. Incidentally, in FIG. 1, the channel control layer 4, N ^- only is formed in a region in contact with the N ⁺ -type source region 2 in the region between the mold first offset drain region 7 and the N ⁺ -type source region 2 In the present invention, the channel control layer 4 may be entirely formed between the N ⁻ -type first offset drain region 7 and the N ⁺ -type source region 2.

また、Ｐ型基板１３の一部には、濃度１×１０²⁰ｃｍ^-3のＮ型不純物を含むＮ⁺型ドレイン領域１１と、Ｎ⁺型ドレイン領域１１の周囲を囲む、濃度１×１０¹⁶〜１×１０¹⁷ｃｍ^-3のＮ型ウェル１２とが形成されている。Ｎ⁺型ドレイン領域１１およびＮ型ウェル１２は、Ｎ^-型第１オフセットドレイン領域７からＮ⁺型ソース領域２に向かう方向とは逆の方向に、Ｎ^-型第１オフセットドレイン領域７から離間して設けられている。ここで、Ｎ^-型第１オフセットドレイン領域７とＮ型ウェル１２との間は、所望のドレイン耐圧に応じて設定することが望ましい。 A part of the P-type substrate 13 includes an N ⁺ -type drain region 11 containing an N-type impurity having a concentration of 1 × 10 ²⁰ cm ⁻³ and a concentration of 1 × 10 ¹⁶ surrounding the N ⁺ -type drain region 11. An N type well 12 of ˜1 × 10 ¹⁷ cm ⁻³ is formed. The N ⁺ -type drain region 11 and the N-type well 12 are separated from the N ⁻ -type first offset drain region 7 in a direction opposite to the direction from the N ⁻ -type first offset drain region 7 toward the N ⁺ -type source region 2. Is provided. Here, it is desirable to set between the N ⁻ -type first offset drain region 7 and the N-type well 12 according to a desired drain breakdown voltage.

Ｐ型基板１３のうちＮ^-型第１オフセットドレイン領域７とＮ型ウェル１２との間には、深さ３００ｎｍで濃度１×１０¹⁸ｃｍ^-3以下のＮ型不純物を含むＮ型第２オフセットドレイン領域９が形成されている。Ｐ型基板１３のうちＮ型第２オフセットドレイン領域９の下に位置する領域には、濃度１×１０¹⁷ｃｍ^-3以下のＰ型不純物を含むＰ型埋め込み層８が形成されている。Ｎ型第２オフセットドレイン領域９は、Ｎ^-型第１オフセットドレイン領域７より浅い深さで形成する。かつ、Ｎ型第２オフセットドレイン領域９の不純物濃度は、Ｎ^-型第１オフセットドレイン領域７の不純物濃度よりも高く、Ｎ⁺型ドレイン領域１１の不純物濃度よりも低くする。また、Ｎ型第２オフセットドレイン領域９の深さ方向の長さは、Ｎ^-型第１オフセットドレイン領域７よりも短くする。 An N-type second offset containing an N-type impurity having a depth of 300 nm and a concentration of 1 × 10 ¹⁸ cm ⁻³ or less between the N ⁻ -type first offset drain region 7 and the N-type well 12 in the P-type substrate 13. A drain region 9 is formed. A P-type buried layer 8 containing a P-type impurity having a concentration of 1 × 10 ¹⁷ cm ⁻³ or less is formed in a region located below the N-type second offset drain region 9 in the P-type substrate 13. The N-type second offset drain region 9 is formed at a shallower depth than the N ⁻ -type first offset drain region 7. Further, the impurity concentration of the N ^- type second offset drain region 9 is higher than the impurity concentration of the N ⁻ -type first offset drain region 7 and lower than the impurity concentration of the N ⁺ -type drain region 11. The length in the depth direction of the N-type second offset drain region 9 is made shorter than that of the N ⁻ -type first offset drain region 7.

Ｐ型基板１３において、Ｎ⁺型ソース領域２と隣接する領域には、濃度１×１０¹⁹ｃｍ^-3のＰ型不純物を含むバックゲート領域１が形成されている。なお、Ｎ⁺型ソース領域２にはチャネル制御層４も隣接しているが、バックゲート領域１はチャネル制御層４の隣接する領域とは反対側の領域においてＮ⁺型ソース領域２に隣接している。 In the P-type substrate 13, a back gate region 1 containing a P-type impurity having a concentration of 1 × 10 ¹⁹ cm ⁻³ is formed in a region adjacent to the N ⁺ -type source region 2. Although the channel control layer 4 is also adjacent to the N ⁺ type source region 2, the back gate region 1 is adjacent to the N ⁺ type source region 2 in a region opposite to the adjacent region of the channel control layer 4. ing.

Ｐ型基板１３上には、ゲート電極５、Ｎ⁺型ソース領域２、Ｎ⁺型ドレイン領域１１、バックゲート領域１などを覆う層間絶縁膜１５が形成されている。そして、Ｎ⁺型ソース領域２の一部の上からバックゲート領域１の一部の上に亘って、層間絶縁膜１５を貫通して設けられたソースコンタクト電極３が形成されている。一方、Ｎ⁺型ドレイン領域１１の上には、層間絶縁膜１５を貫通して設けられたドレインコンタクト電極１０が形成されている。 On the P-type substrate 13, an interlayer insulating film 15 that covers the gate electrode 5, the N ⁺ -type source region 2, the N ⁺ -type drain region 11, the back gate region 1, and the like is formed. A source contact electrode 3 is formed so as to penetrate through the interlayer insulating film 15 from a part of the N ⁺ -type source region 2 to a part of the back gate region 1. On the other hand, on the N ⁺ -type drain region 11, a drain contact electrode 10 provided so as to penetrate the interlayer insulating film 15 is formed.

本実施形態の半導体装置では、フィールド絶縁膜６の下には、Ｎ^-型第１オフセットドレイン領域７が形成されている。このＮ^-型第１オフセットドレイン領域７では、従来におけるフィールド絶縁膜６の下における領域よりも不純物濃度が低い。また、Ｎ^-型第１オフセットドレイン領域７は、従来のオフセットドレイン領域よりも深さ方向の長さが長い。そのため、ドレインコンタクト電極１０にバイアス電圧を印加した時に、ゲート電極５の電位によってフィールド絶縁膜６の下の領域の電位分布が密になるのを抑制することができる。一方、Ｎ型第２オフセットドレイン領域９では、従来のオフセットドレイン領域よりも不純物濃度が高く、深さ方向の長さが短い。このように深さ方向の長さを短くすると、不純物濃度を高くしても、Ｎ型第２オフセットドレイン領域９を空乏化させることができる。したがって、ドレインの拡散抵抗成分を低減させることができ、オン抵抗を低減させることができる。 In the semiconductor device of this embodiment, an N ⁻ -type first offset drain region 7 is formed under the field insulating film 6. In this N ⁻ -type first offset drain region 7, the impurity concentration is lower than that in the conventional region under the field insulating film 6. The N ⁻ -type first offset drain region 7 is longer in the depth direction than the conventional offset drain region. Therefore, when a bias voltage is applied to the drain contact electrode 10, it is possible to prevent the potential distribution in the region under the field insulating film 6 from becoming dense due to the potential of the gate electrode 5. On the other hand, the N-type second offset drain region 9 has a higher impurity concentration and a shorter length in the depth direction than the conventional offset drain region. Thus, when the length in the depth direction is shortened, the N-type second offset drain region 9 can be depleted even if the impurity concentration is increased. Therefore, the diffusion resistance component of the drain can be reduced, and the on-resistance can be reduced.

さらに、Ｎ型第２オフセットドレイン領域９の下部にＰ型埋め込み層８を設けることにより、第１オフセットドレイン領域７の不純物濃度をさらに濃くしても空乏化させることができるので、この場合には、オン抵抗をさらに低減させることができる。なお、Ｐ型埋め込み層８は必ずしも形成しなくてもよい。 Furthermore, by providing the P-type buried layer 8 below the N-type second offset drain region 9, it can be depleted even if the impurity concentration of the first offset drain region 7 is further increased. , The on-resistance can be further reduced. Note that the P-type buried layer 8 is not necessarily formed.

次に、第１の実施形態に係るＮチャネル型高耐圧ＭＩＳトランジスタの製造方法について図２（ａ）〜図３（ｄ）を参照しながら説明する。図２（ａ）〜（ｄ）および図３（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。 Next, a method for manufacturing the N-channel type high breakdown voltage MIS transistor according to the first embodiment will be described with reference to FIGS. 2 (a) to 3 (d). FIGS. 2A to 2D and FIGS. 3A to 3D are cross-sectional views illustrating manufacturing steps of the semiconductor device according to the first embodiment.

本実施形態の製造方法では、まず図２（ａ）に示す工程で、Ｐ型基板１３の上に、ドレインコンタクト電極形成領域を含むウェル形成領域に開口を有するマスク２１を形成する。その後、マスク２１を注入マスクして、Ｐ型基板１３に、Ｎ型不純物をドーズ量１×１０¹²ｃｍ^-3で注入することにより、Ｎ型ウェル１２を形成する。その後、１１００℃で熱酸化をした後、マスク２１を除去する。 In the manufacturing method of the present embodiment, first, a mask 21 having an opening in a well formation region including a drain contact electrode formation region is formed on a P-type substrate 13 in the step shown in FIG. Thereafter, the N-type well 12 is formed by implanting an N-type impurity at a dose of 1 × 10 ¹² cm ⁻³ into the P-type substrate 13 using the mask 21 as an implantation mask. Thereafter, after performing thermal oxidation at 1100 ° C., the mask 21 is removed.

次に、図２（ｂ）に示す工程で、Ｐ型基板１３の上に、フィールド絶縁膜形成領域に開口を有するシリコン酸化膜２３とシリコン窒化膜２４との積層膜からなるマスク２５を形成する。その後、マスク２５を注入マスクにして、Ｐ型基板１３に、Ｎ型不純物をドーズ量１×１０¹²ｃｍ^-3で注入することにより、Ｎ^-型第１オフセットドレイン領域７を形成する。このとき、Ｎ^-型第１オフセットドレイン領域７は、Ｎ型ウェル１２から離間した位置に形成される。 Next, in the step shown in FIG. 2B, a mask 25 made of a laminated film of a silicon oxide film 23 and a silicon nitride film 24 having an opening in the field insulating film formation region is formed on the P-type substrate 13. . Thereafter, using the mask 25 as an implantation mask, an N ^- type first offset drain region 7 is formed by implanting N-type impurities into the P-type substrate 13 at a dose of 1 × 10 ¹² cm ⁻³ . At this time, the N ⁻ -type first offset drain region 7 is formed at a position separated from the N-type well 12.

次に、図２（ｃ）に示す工程で、マスク２５のシリコン窒化膜２４を酸化防止膜にして、露出しているＮ^-型第１オフセットドレイン領域７の基板１３を１０００℃で選択的に熱酸化することにより、厚さ５００ｎｍのフィールド絶縁膜６を形成する。その後、マスク２５を除去する。 Next, in the step shown in FIG. 2C, the exposed substrate 13 of the N ⁻ -type first offset drain region 7 is selectively formed at 1000 ° C. using the silicon nitride film 24 of the mask 25 as an antioxidant film. A field insulating film 6 having a thickness of 500 nm is formed by thermal oxidation. Thereafter, the mask 25 is removed.

次に、図２（ｄ）に示す工程で、Ｐ型基板１３の上に、チャネル制御層形成領域に開口を有するマスク２２を形成する。このとき、マスク２２は、ゲート電極形成領域に位置するＮ^-型第１オフセットドレイン領域７に近接する領域に開口を形成する。その後、マスク２２を注入マスクにして、Ｐ型不純物をドーズ量１×１０¹²ｃｍ^-3で注入することにより、Ｐ型基板１３にチャネル制御層４を形成する。その後、マスク２２を除去する。 Next, in the step shown in FIG. 2D, a mask 22 having an opening in the channel control layer formation region is formed on the P-type substrate 13. At this time, the mask 22 forms an opening in a region close to the N ⁻ -type first offset drain region 7 located in the gate electrode formation region. Thereafter, the channel control layer 4 is formed on the P-type substrate 13 by implanting P-type impurities at a dose of 1 × 10 ¹² cm ⁻³ using the mask 22 as an implantation mask. Thereafter, the mask 22 is removed.

次に、図３（ａ）に示す工程で、Ｐ型基板１３の上に、Ｐ型基板１３のうちＮ^-型第１オフセットドレイン領域７とＮ型ウェル１２との間に位置する領域を露出する開口２７を有するマスク２６を形成する、その後、マスク２６を注入マスクにして、Ｐ型不純物をドーズ量１×１０¹³ｃｍ^-3で注入することにより、Ｐ型基板１３の表面から離間した奥方領域にＰ型埋め込み層８を形成する。 Next, in the step shown in FIG. 3A, a region located between the N ⁻ -type first offset drain region 7 and the N-type well 12 in the P-type substrate 13 is exposed on the P-type substrate 13. A mask 26 having an opening 27 to be formed is formed, and then, by using the mask 26 as an implantation mask, a P-type impurity is implanted at a dose of 1 × 10 ¹³ cm ⁻³ , so that a depth away from the surface of the P-type substrate 13 is obtained. A P-type buried layer 8 is formed in the region.

次に、図３（ｂ）に示す工程で、マスク２６を注入マスクにして、Ｐ型基板１３の表面領域に、Ｎ型不純物をドーズ量１×１０¹³ｃｍ^-3でＮ型不純物を注入することにより、Ｎ型第２オフセットドレイン領域９を形成する。このとき、Ｎ型第２オフセットドレイン領域９下にＰ型埋め込み層８が形成されるように、それぞれの注入エネルギーを設定する。また、本実施形態では、Ｐ型埋め込み層８を形成した後にＮ型第２オフセットドレイン領域９を形成したが、先にＮ型第２オフセットドレイン領域９を形成したのちＰ型埋め込み層８を形成してもよい。その後、マスク２６を除去する。 Next, in the step shown in FIG. 3B, an N-type impurity is implanted into the surface region of the P-type substrate 13 with a dose of 1 × 10 ¹³ cm ^{−3 using} the mask 26 as an implantation mask. Thus, the N-type second offset drain region 9 is formed. At this time, the respective implantation energies are set so that the P-type buried layer 8 is formed under the N-type second offset drain region 9. In this embodiment, the N-type second offset drain region 9 is formed after the P-type buried layer 8 is formed. However, after the N-type second offset drain region 9 is formed first, the P-type buried layer 8 is formed. May be. Thereafter, the mask 26 is removed.

次に、図３（ｃ）に示す工程で、チャネル制御層４の上を覆いフィールド絶縁膜６に接するゲート絶縁膜１４を形成する。その後、ゲート絶縁膜１４の上からフィールド絶縁膜６の一部の上に亘って、ゲート電極５を形成する。 Next, in the step shown in FIG. 3C, a gate insulating film 14 that covers the channel control layer 4 and is in contact with the field insulating film 6 is formed. Thereafter, the gate electrode 5 is formed over the gate insulating film 14 and a part of the field insulating film 6.

次に、図３（ｄ）に示す工程で、Ｎ⁺型ドレイン領域１１及びＮ⁺型ソース領域２を同時に形成した後、Ｎ⁺型ソース領域２に接するバックゲート領域１を形成する。その後、層間絶縁膜１５を形成した後、ソースコンタクト電極３およびドレインコンタクト電極１０を形成する。 Next, in the step shown in FIG. 3D, after the N ⁺ type drain region 11 and the N ⁺ type source region 2 are simultaneously formed, the back gate region 1 in contact with the N ⁺ type source region 2 is formed. Thereafter, after the interlayer insulating film 15 is formed, the source contact electrode 3 and the drain contact electrode 10 are formed.

本実施形態の製造方法によると、フィールド絶縁膜６を形成するための熱酸化を行った後にＮ型第２オフセットドレイン領域９を形成する。そのため、Ｎ型第２オフセットドレイン領域９に含まれる不純物が上記熱酸化によって拡散することがない。したがって、本実施形態では、Ｎ型第２オフセットドレイン領域９の拡散深さを所望の値に制御することができる。これにより、Ｎ型第２オフセットドレイン領域９の不純物濃度を濃く、厚さを薄く形成することができる。これにより、オン抵抗の低いＮチャネル型高耐圧ＭＩＳトランジスタを容易に作製することができる。 According to the manufacturing method of the present embodiment, the N-type second offset drain region 9 is formed after performing thermal oxidation for forming the field insulating film 6. Therefore, impurities contained in the N-type second offset drain region 9 do not diffuse due to the thermal oxidation. Therefore, in the present embodiment, the diffusion depth of the N-type second offset drain region 9 can be controlled to a desired value. As a result, the N-type second offset drain region 9 can be formed with a high impurity concentration and a small thickness. Thereby, an N-channel high withstand voltage MIS transistor having a low on-resistance can be easily manufactured.

（第２の実施形態）
以下に、本発明の第２の実施形態に係る高耐圧ＭＩＳトランジスタを有する半導体装置の構造について、図４を参照しながら説明する。図４は、本発明の第２の実施形態に係るＮチャネル型高耐圧ＭＩＳトランジスタの構造を示す断面図である。 (Second Embodiment)
The structure of a semiconductor device having a high breakdown voltage MIS transistor according to the second embodiment of the present invention will be described below with reference to FIG. FIG. 4 is a cross-sectional view showing the structure of an N-channel high voltage MIS transistor according to the second embodiment of the present invention.

本実施形態のＭＩＳトランジスタでは、図４に示すように、シリコンからなるＰ型基板４３の一部の上に、厚さ１０ｎｍのゲート絶縁膜４４が形成され、Ｐ型基板４３の上においてゲート絶縁膜４４と隣接する領域に厚さ５００ｎｍのフィールド絶縁膜３６が形成されている。ゲート絶縁膜４４及び前記フィールド絶縁膜３６の一部の上には厚さ４００ｎｍのゲート電極５が形成されている。Ｐ型基板４３のうちゲート電極３５の一方の端部（下方にフィールド絶縁膜３６が形成されていない方の端部）の下からその外側の領域に位置する領域には、濃度１×１０²⁰ｃｍ^-3のＮ型不純物を含み、深さ２００ｎｍのＮ⁺型ソース領域３２が形成されている。 In the MIS transistor of this embodiment, as shown in FIG. 4, a gate insulating film 44 having a thickness of 10 nm is formed on a part of a P-type substrate 43 made of silicon, and gate insulation is performed on the P-type substrate 43. A field insulating film 36 having a thickness of 500 nm is formed in a region adjacent to the film 44. A gate electrode 5 having a thickness of 400 nm is formed on the gate insulating film 44 and part of the field insulating film 36. A concentration of 1 × 10 ²⁰ is present in a region located from the bottom of one end of the gate electrode 35 (the end where the field insulating film 36 is not formed below) to the outside of the P-type substrate 43. An N ⁺ type source region 32 containing a cm ⁻³ N type impurity and having a depth of 200 nm is formed.

Ｐ型基板４３のうちフィールド絶縁膜３６の下に位置する領域には、濃度１×１０¹⁶ｃｍ^-3のＮ型不純物を含み、深さ１μｍのＮ^-型第１オフセットドレイン領域３７が形成されている。 A region located under the field insulating film 36 in the P-type substrate 43 is formed with an N ⁻ -type first offset drain region 37 containing an N-type impurity having a concentration of 1 × 10 ¹⁶ cm ⁻³ and a depth of 1 μm. ing.

Ｐ型基板４３のうちＮ^-型第１オフセットドレイン領域３７とＮ⁺型ソース領域３２との間に位置する領域には、深さ３００ｎｍで濃度１×１０¹⁶ｃｍ^-3のＰ型不純物を含むチャネル制御層３４が形成されている。なお、図４には、チャネル制御層３４が、Ｎ^-型第１オフセットドレイン領域３７とＮ⁺型ソース領域３２との間の領域のうちＮ⁺型ソース領域３２に接する領域にのみ形成されている場合を図示しているが、本発明では、チャネル制御層３４が、Ｎ^-型第１オフセットドレイン領域３７とＮ⁺型ソース領域３２との間に全体的に形成されていてもよい。 A region of the P-type substrate 43 located between the N ⁻ -type first offset drain region 37 and the N ⁺ -type source region 32 contains a P-type impurity having a depth of 300 nm and a concentration of 1 × 10 ¹⁶ cm ^−3. A channel control layer 34 is formed. In FIG. 4, the channel control layer 34 is formed only in a region in contact with the N ⁺ type source region 32 in a region between the N ⁻ type first offset drain region 37 and the N ⁺ type source region 32. In the present invention, the channel control layer 34 may be entirely formed between the N ⁻ -type first offset drain region 37 and the N ⁺ -type source region 32.

また、Ｐ型基板４３の一部には、濃度１×１０²⁰ｃｍ^-3のＮ型不純物を含むＮ⁺型ドレイン領域４１と、Ｎ⁺型ドレイン領域４１の周囲を囲む、濃度１×１０¹⁶〜１×１０¹⁷ｃｍ^-3のＮ型ウェル４２とが形成されている。Ｎ⁺型ドレイン領域４１およびＮ型ウェル４２は、Ｎ^-型第１オフセットドレイン領域３７からＮ⁺型ソース領域３２に向かう方向とは逆の方向に、Ｎ^-型第１オフセットドレイン領域３７から離間して設けられている。ここで、フィールド絶縁膜３６において、ゲート電極３５が形成されていない領域の幅、すなわちゲート電極３５の端部からＮ型第２オフセットドレイン領域３９側のフィールド絶縁膜３６の端部（エッジ）までの幅は、フィールド絶縁膜３６に対するゲート電極３５を形成する際の合わせマージン程度あれば良い。 Further, a part of the P-type substrate 43 includes an N ⁺ -type drain region 41 containing an N-type impurity having a concentration of 1 × 10 ²⁰ cm ⁻³ and a concentration of 1 × 10 ¹⁶ surrounding the N ⁺ -type drain region 41. An N type well 42 of ˜1 × 10 ¹⁷ cm ⁻³ is formed. The N ⁺ -type drain region 41 and the N-type well 42 are separated from the N ⁻ -type first offset drain region 37 in a direction opposite to the direction from the N ⁻ -type first offset drain region 37 toward the N ⁺ -type source region 32. Is provided. Here, in the field insulating film 36, the width of the region where the gate electrode 35 is not formed, that is, from the end of the gate electrode 35 to the end (edge) of the field insulating film 36 on the N-type second offset drain region 39 side. The width may be about the alignment margin when forming the gate electrode 35 for the field insulating film 36.

Ｐ型基板４３のうちＮ^-型第１オフセットドレイン領域３７とＮ型ウェル４２との間において、Ｐ型基板４３の表面から離間している深さ１μｍ以下の領域に、拡散層の厚みが３００ｎｍで濃度１×１０¹⁸ｃｍ^-3以下のＮ型不純物を含むＮ型第２オフセットドレイン領域３９が形成されている。Ｎ型第２オフセットドレイン領域３９は、Ｎ^-型第１オフセットドレイン領域３７とＮ型ウェル４２との間に設けられ、両方の領域に到達している。Ｐ型基板４３のうちＮ型第２オフセットドレイン領域３９の上下（基板の深さ方向における表面側と奥側）に位置する領域には、濃度１×１０¹⁷ｃｍ^-3以下のＰ型不純物を含むＰ型ウェル３８がＮ型第２オフセットドレイン領域３９を挟むように形成されている。Ｎ型第２オフセットドレイン領域３９はＮ^-型第１オフセットドレイン領域３７より薄い厚みで形成されている。また、Ｎ型第２オフセットドレイン領域３９の不純物濃度は、Ｎ^-型第１オフセットドレイン領域３７よりも濃く、かつＮ⁺型ドレイン領域１１より薄く設定されている。また、Ｎ型第２オフセットドレイン領域３９の深さ方向の長さは、Ｎ^-型第１オフセットドレイン領域３７よりも短くする。 In the P-type substrate 43, between the N ⁻ -type first offset drain region 37 and the N-type well 42, the diffusion layer has a thickness of 300 nm in a region 1 μm or less apart from the surface of the P-type substrate 43. Thus, an N-type second offset drain region 39 containing an N-type impurity having a concentration of 1 × 10 ¹⁸ cm ⁻³ or less is formed. The N-type second offset drain region 39 is provided between the N ⁻ -type first offset drain region 37 and the N-type well 42 and reaches both regions. In the region of the P-type substrate 43 located above and below the N-type second offset drain region 39 (surface side and depth side in the substrate depth direction), a P-type impurity having a concentration of 1 × 10 ¹⁷ cm ⁻³ or less is contained. A P-type well 38 including the N-type second offset drain region 39 is formed therebetween. The N-type second offset drain region 39 is formed to be thinner than the N ⁻ -type first offset drain region 37. The impurity concentration of the N ^- type second offset drain region 39 is set to be higher than that of the N ⁻ -type first offset drain region 37 and lower than that of the N ⁺ -type drain region 11. The length of the N-type second offset drain region 39 in the depth direction is shorter than that of the N ⁻ -type first offset drain region 37.

Ｐ型基板４３において、Ｎ⁺型ソース領域３２と隣接する領域には、濃度１×１０¹⁹ｃｍ^-3のＰ型不純物を含むバックゲート領域３１が形成されている。なお、Ｎ⁺型ソース領域３２にはチャネル制御層３４も隣接しているが、バックゲート領域３１はチャネル制御層３４の隣接する領域とは反対側の領域においてＮ⁺型ソース領域３２に隣接している。 In the P-type substrate 43, a back gate region 31 containing a P-type impurity having a concentration of 1 × 10 ¹⁹ cm ⁻³ is formed in a region adjacent to the N ⁺ -type source region 32. Although the channel control layer 34 is also adjacent to the N ⁺ type source region 32, the back gate region 31 is adjacent to the N ⁺ type source region 32 in a region opposite to the adjacent region of the channel control layer 34. ing.

Ｐ型基板４３上には、ゲート電極３５、Ｎ⁺型ソース領域３２、Ｎ⁺型ドレイン領域４１、バックゲート領域３１などを覆う層間絶縁膜４５が形成されている。そして、Ｎ⁺型ソース領域３２の一部の上からバックゲート領域３１の一部の上に亘って、層間絶縁膜４５を貫通して設けられたソースコンタクト電極３３が形成されている。一方、Ｎ⁺型ドレイン領域４１の上には、層間絶縁膜４５を貫通して設けられたドレインコンタクト電極４０が形成されている。 On the P-type substrate 43, an interlayer insulating film 45 covering the gate electrode 35, the N ⁺ -type source region 32, the N ⁺ -type drain region 41, the back gate region 31, and the like is formed. Then, a source contact electrode 33 provided through the interlayer insulating film 45 is formed from a part of the N ⁺ -type source region 32 to a part of the back gate region 31. On the other hand, on the N ⁺ -type drain region 41, a drain contact electrode 40 provided so as to penetrate the interlayer insulating film 45 is formed.

本実施形態の半導体装置では、フィールド絶縁膜３６の下には、Ｎ^-型第１オフセットドレイン領域３７が形成されている。このＮ^-型第１オフセットドレイン領域３７の不純物濃度は従来におけるフィールド絶縁膜の下における領域の不純物濃度よりも低い。また、Ｎ^-型第１オフセットドレイン領域３７は、従来のオフセットドレイン領域よりも深さ方向の長さが長い。そのため、ドレインコンタクト電極４０にバイアス電圧を印加した時に、ゲート電極３５の電位によってフィールド絶縁膜３６の下の領域において、電位分布が密になるのを抑制することができる。一方、Ｎ型第２オフセットドレイン領域３９では、従来のオフセットドレイン領域よりも不純物濃度が高く、深さ方向の長さが短い。このように深さ方向の長さを短くすると、不純物濃度を高くしても、Ｎ型第２オフセットドレイン領域３９を空乏化させることができる。さらに、本実施形態では、Ｎ型第２オフセットドレイン領域３９の上下にＰ型ウェル３８を接触させているため、空乏化がより起こりやすくなる。したがって、本実施形態では、ドレインの拡散抵抗成分を低減させることができ、オン抵抗を低減させることができる。 In the semiconductor device of this embodiment, an N ⁻ -type first offset drain region 37 is formed under the field insulating film 36. The impurity concentration of the N ⁻ -type first offset drain region 37 is lower than the impurity concentration of the region under the conventional field insulating film. The N ⁻ -type first offset drain region 37 is longer in the depth direction than the conventional offset drain region. Therefore, when a bias voltage is applied to the drain contact electrode 40, it is possible to prevent the potential distribution from becoming dense in the region under the field insulating film 36 due to the potential of the gate electrode 35. On the other hand, the N-type second offset drain region 39 has a higher impurity concentration and a shorter length in the depth direction than the conventional offset drain region. When the length in the depth direction is shortened in this way, the N-type second offset drain region 39 can be depleted even if the impurity concentration is increased. Furthermore, in this embodiment, since the P-type well 38 is in contact with the upper and lower sides of the N-type second offset drain region 39, depletion is more likely to occur. Therefore, in this embodiment, the diffusion resistance component of the drain can be reduced, and the on-resistance can be reduced.

次に、第２の実施形態に係るＮチャネル型高耐圧ＭＩＳトランジスタの製造方法について図５（ａ）〜図６（ｃ）を参照しながら説明する。図５（ａ）〜（ｅ）および図６（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。 Next, a manufacturing method of the N-channel type high breakdown voltage MIS transistor according to the second embodiment will be described with reference to FIGS. 5 (a) to 6 (c). FIGS. 5A to 5E and FIGS. 6A to 6C are cross-sectional views illustrating manufacturing steps of the semiconductor device according to the second embodiment.

本実施形態の製造方法では、まず図５（ａ）に示す工程で、Ｐ型基板４３の上に、ドレインコンタクト電極形成領域を含むウェル形成領域に開口を有するマスク５１を形成する。その後、マスク５１を注入マスクにして、Ｐ型基板４３に、Ｎ型不純物をドーズ量１×１０¹²ｃｍ^-3で注入することにより、Ｎ型ウェル４２を形成する。その後、１１００℃で熱酸化をした後、マスク５１を除去する。 In the manufacturing method of the present embodiment, first, a mask 51 having an opening in a well formation region including a drain contact electrode formation region is formed on a P-type substrate 43 in the step shown in FIG. Thereafter, an N-type well 42 is formed by implanting an N-type impurity at a dose of 1 × 10 ¹² cm ⁻³ into the P-type substrate 43 using the mask 51 as an implantation mask. Then, after thermal oxidation at 1100 ° C., the mask 51 is removed.

次に、図５（ｂ）に示す工程で、Ｐ型基板４３の上に、フィールド絶縁膜形成領域に開口を有するシリコン酸化膜５３とシリコン窒化膜５４との積層膜からなるマスク５５を形成する。その後、マスク５５を注入マスクにして、Ｐ型基板４３に、Ｎ型不純物をドーズ量１×１０¹²ｃｍ^-3で注入することにより、Ｎ^-型第１オフセットドレイン領域３７を形成する。 Next, in the step shown in FIG. 5B, a mask 55 made of a laminated film of a silicon oxide film 53 and a silicon nitride film 54 having an opening in the field insulating film formation region is formed on the P-type substrate 43. . Thereafter, using the mask 55 as an implantation mask, an N ^- type first offset drain region 37 is formed by implanting N-type impurities into the P-type substrate 43 at a dose of 1 × 10 ¹² cm ⁻³ .

次に、図５（ｃ）に示す工程で、マスク５５のシリコン窒化膜５４を酸化防止膜にして、露出しているＮ^-型第１オフセットドレイン領域３７の基板４３を１０００℃で選択的に熱酸化することにより、厚さ５００ｎｍのフィールド絶縁膜３６を形成する。その後、マスク５５を除去する。 Next, in the step shown in FIG. 5C, the silicon nitride film 54 of the mask 55 is used as an antioxidant film, and the exposed substrate 43 of the N ⁻ -type first offset drain region 37 is selectively selected at 1000 ° C. A field insulating film 36 having a thickness of 500 nm is formed by thermal oxidation. Thereafter, the mask 55 is removed.

次に、図５（ｄ）に示す工程で、Ｐ型基板４３の上に、Ｐ型基板４３のうちＮ^-型第１オフセットドレイン領域３７とＮ型ウェル４２との間に位置する領域を露出する開口５７を有するマスク５６を形成する。その後、マスク５６を注入マスクにして、Ｐ型不純物をドーズ量１×１０¹³ｃｍ^-3で注入することにより、Ｐ型基板１３におけるＮ^-型第１オフセットドレイン領域３７とＮ型ウェル４２との間に位置する領域にＰ型ウェル３８を形成する。その後、マスク５６を除去する。 Next, in the step shown in FIG. 5D, a region located between the N ⁻ -type first offset drain region 37 and the N-type well 42 in the P-type substrate 43 is exposed on the P-type substrate 43. A mask 56 having an opening 57 is formed. Thereafter, using the mask 56 as an implantation mask, a P-type impurity is implanted at a dose of 1 × 10 ¹³ cm ⁻³ , whereby the N ⁻ -type first offset drain region 37 and the N-type well 42 in the P-type substrate 13 are implanted. A P-type well 38 is formed in a region located therebetween. Thereafter, the mask 56 is removed.

次に、図５（ｅ）に示す工程で、Ｐ型基板４３の上に、チャネル制御層形成領域に開口を有するマスク５２を形成する。このとき、マスク５２は、ゲート電極形成領域に位置するＮ^-型第１オフセットドレイン領域３７に近接する領域に開口を形成する。その後、マスク５２を注入マスクにして、Ｐ型不純物をドーズ量１×１０¹²ｃｍ^-3で注入することにより、Ｐ型基板４３にチャネル制御層３４を形成する。その後、マスクを除去する。 Next, in a step shown in FIG. 5E, a mask 52 having an opening in the channel control layer formation region is formed on the P-type substrate 43. At this time, the mask 52 forms an opening in a region close to the N ⁻ -type first offset drain region 37 located in the gate electrode formation region. Thereafter, the channel control layer 34 is formed on the P-type substrate 43 by implanting P-type impurities at a dose of 1 × 10 ¹² cm ⁻³ using the mask 52 as an implantation mask. Thereafter, the mask is removed.

次に、図６（ａ）に示す工程で、Ｐ型基板４３の上に、Ｐ型基板４３のうちＮ^-型第１オフセットドレイン領域３７とＮ型ウェル４２との間に位置するＰ型ウェル３８を露出する開口５９を有するマスク５８を形成する。その後、マスク５８を注入マスクにして、Ｐ型基板４３に、Ｎ型不純物をドーズ量１×１０¹³ｃｍ^-3で注入することにより、Ｎ型第２オフセットドレイン領域３９を形成する。このとき、Ｎ型第２オフセットドレイン領域３９は、不純物濃度のピークがＰ型ウェル３８の中に位置するように形成する。これにより、Ｎ型第２オフセットドレイン領域３９の上面側及び下面側の両側をＰ型ウェル３８で挟まれた構造となる。 Next, in the step shown in FIG. 6A, a P-type well located between the N ⁻ -type first offset drain region 37 and the N-type well 42 in the P-type substrate 43 on the P-type substrate 43. A mask 58 having an opening 59 exposing 38 is formed. Thereafter, using the mask 58 as an implantation mask, an N-type second offset drain region 39 is formed by implanting N-type impurities into the P-type substrate 43 at a dose of 1 × 10 ¹³ cm ⁻³ . At this time, the N-type second offset drain region 39 is formed so that the peak of the impurity concentration is located in the P-type well 38. As a result, the N-type second offset drain region 39 has a structure in which both the upper surface side and the lower surface side are sandwiched between the P-type wells 38.

次に、図６（ｂ）に示す工程で、チャネル制御層３４の上を覆いフィールド絶縁膜３６に接するゲート絶縁膜４４を形成する。次に、ゲート絶縁膜４４の上からフィールド絶縁膜３６の一部の上に亘って、ゲート電極３５を形成する。 Next, in the step shown in FIG. 6B, a gate insulating film 44 that covers the channel control layer 34 and is in contact with the field insulating film 36 is formed. Next, the gate electrode 35 is formed over the gate insulating film 44 and a part of the field insulating film 36.

次に、図６（ｃ）に示す工程で、Ｎ⁺型ドレイン領域４１およびＮ⁺型ソース領域３２を同時に形成した後、Ｎ⁺型ソース領域３２に接するバックゲート領域３１を形成する。その後、層間絶縁膜４５を形成した後、ソースコンタクト電極３３およびドレインコンタクト電極４０を形成する。以上の工程により本実施形態の半導体装置を製造することができる。 Next, in the step shown in FIG. 6C, after the N ⁺ type drain region 41 and the N ⁺ type source region 32 are simultaneously formed, the back gate region 31 in contact with the N ⁺ type source region 32 is formed. Thereafter, after forming the interlayer insulating film 45, the source contact electrode 33 and the drain contact electrode 40 are formed. The semiconductor device of this embodiment can be manufactured through the above steps.

本実施形態の製造方法では、第１オフセットドレイン領域３７の上下にＰ型ウェル３８を接触させることができる。これにより、第１オフセットドレイン領域３７の不純物濃度を高くしても空乏化させることができる。したがって、オン抵抗の低いＮチャネル型高耐圧ＭＩＳトランジスタを容易に作製することができる。 In the manufacturing method of this embodiment, the P-type well 38 can be brought into contact with the upper and lower sides of the first offset drain region 37. Thereby, even if the impurity concentration of the first offset drain region 37 is increased, it can be depleted. Therefore, an N-channel high withstand voltage MIS transistor with low on-resistance can be easily manufactured.

（第３の実施形態）
以下に、本発明の第３の実施形態に係る高耐圧ＭＩＳトランジスタを有する半導体装置の構造について、図７を参照しながら説明する。図７は、本発明の第３の実施形態に係るＮチャネル型高耐圧ＭＩＳトランジスタの構造を示す断面図である。 (Third embodiment)
The structure of a semiconductor device having a high breakdown voltage MIS transistor according to the third embodiment of the present invention will be described below with reference to FIG. FIG. 7 is a cross-sectional view showing the structure of an N-channel high voltage MIS transistor according to the third embodiment of the present invention.

本実施形態のＭＩＳトランジスタでは、図７に示すように、シリコンからなるＰ型基板７３の一部に、深さ５００ｎｍのトレンチ７６が形成されている。そして、トレンチ７６には、酸化膜等の絶縁膜７７が埋め込まれている。Ｐ型基板７３のうちトレンチ７６に隣接する領域の上からトレンチ７６に埋め込まれた絶縁膜７７の一部の上に亘って、厚さ１０ｎｍのゲート絶縁膜７４が形成されている。ゲート絶縁膜７４の上には厚さ４００ｎｍのゲート電極６５が形成されている。Ｐ型基板７３のうちゲート電極６５の一方の端部（下方に絶縁膜７７が形成されていない方の端部）の下からその外側の領域に位置する領域には、濃度１×１０²⁰ｃｍ^-3のＮ型不純物を含み、深さ２００ｎｍのＮ⁺型ソース領域６２が形成されている。 In the MIS transistor of this embodiment, as shown in FIG. 7, a trench 76 having a depth of 500 nm is formed in a part of a P-type substrate 73 made of silicon. An insulating film 77 such as an oxide film is buried in the trench 76. A gate insulating film 74 having a thickness of 10 nm is formed from a region of the P-type substrate 73 adjacent to the trench 76 to a portion of the insulating film 77 embedded in the trench 76. On the gate insulating film 74, a gate electrode 65 having a thickness of 400 nm is formed. A concentration of 1 × 10 ²⁰ cm is present in a region located from the bottom of one end of the gate electrode 65 (the end where the insulating film 77 is not formed below) to the outside of the P-type substrate 73. A N ⁺ type source region 62 containing a ⁻³ N type impurity and having a depth of 200 nm is formed.

Ｐ型基板７３のうちゲート絶縁膜７４の下に位置する領域（トレンチ７６の端部に接する付近の領域）から、トレンチ７６の底面の下に位置する領域（ゲート電極６５の下方及びその近傍の領域）に亘って、濃度１×１０¹⁶ｃｍ^-3のＮ型不純物を含み、深さ１μｍのＮ^-型第１オフセットドレイン領域６７が形成されている。Ｐ型基板７３において、トレンチ７６の底面の下に位置する領域のうち、ゲート電極６５の端部の下方から離間しＮ^-型第１オフセットドレイン領域６７と隣接する領域には、深さ３００ｎｍで濃度１×１０¹⁸ｃｍ^-3以下のＮ型不純物を含むＮ型第２オフセットドレイン領域６９が形成されている。Ｐ型基板７３のうちＮ型第２オフセットドレイン領域６９の下に位置する領域には、濃度１×１０¹⁷ｃｍ^-3以下のＰ型不純物を含むＰ型埋め込み層６８が形成されている。なお、Ｎ型第２オフセットドレイン領域６９およびＰ型埋め込み層６８は、トレンチ７６のうちゲート絶縁膜７４の下に設けられている側と反対側の端部の下まで形成されている。なお、Ｎ型第２オフセットドレイン領域６９の不純物濃度は、Ｎ^-型第１オフセットドレイン領域６７の不純物濃度よりも高く、ドレイン領域７１の不純物濃度よりも低くする。また、Ｎ型第２オフセットドレイン領域６９は、Ｎ^-型第１オフセットドレイン領域６７より浅い深さで形成する。 From a region of the P-type substrate 73 located under the gate insulating film 74 (a region in contact with the end of the trench 76) to a region located under the bottom of the trench 76 (below and below the gate electrode 65). An N ⁻ type first offset drain region 67 having an N concentration of 1 × 10 ¹⁶ cm ⁻³ and a depth of 1 μm is formed over the region. Of the region located below the bottom surface of the trench 76 in the P-type substrate 73, the region spaced apart from below the end portion of the gate electrode 65 and adjacent to the N ⁻ -type first offset drain region 67 has a depth of 300 nm. An N-type second offset drain region 69 containing an N-type impurity having a concentration of 1 × 10 ¹⁸ cm ⁻³ or less is formed. A P-type buried layer 68 containing a P-type impurity having a concentration of 1 × 10 ¹⁷ cm ⁻³ or less is formed in a region located below the N-type second offset drain region 69 in the P-type substrate 73. Note that the N-type second offset drain region 69 and the P-type buried layer 68 are formed up to the end of the trench 76 opposite to the side opposite to the side provided below the gate insulating film 74. The impurity concentration of the N ^- type second offset drain region 69 is higher than the impurity concentration of the N ⁻ -type first offset drain region 67 and lower than the impurity concentration of the drain region 71. The N-type second offset drain region 69 is formed with a depth shallower than that of the N ⁻ -type first offset drain region 67.

Ｐ型基板７３のうちＮ^-型第１オフセットドレイン領域６７とＮ⁺型ソース領域６２との間に位置する領域には、深さ３００ｎｍで濃度１×１０¹⁶ｃｍ^-3のＰ型不純物を含むチャネル制御層６４が形成されている。なお、図７には、チャネル制御層６４が、Ｎ^-型第１オフセットドレイン領域６７とＮ⁺型ソース領域６２との間の領域のうちＮ⁺型ソース領域６２に接する領域にのみ形成されている場合を図示しているが、本発明では、チャネル制御層６４が、Ｎ^-型第１オフセットドレイン領域６７とＮ⁺型ソース領域６２との間に全体的に形成されていてもよい。 A region of the P-type substrate 73 located between the N ⁻ -type first offset drain region 67 and the N ⁺ -type source region 62 contains a P-type impurity having a depth of 300 nm and a concentration of 1 × 10 ¹⁶ cm ^−3. A channel control layer 64 is formed. Incidentally, in FIG. 7, the channel control layer 64, N ^- only it is formed in a region in contact with the N ⁺ -type source region 62 in the region between the mold first offset drain region 67 and the N ⁺ -type source region 62 In the present invention, the channel control layer 64 may be entirely formed between the N ⁻ -type first offset drain region 67 and the N ⁺ -type source region 62.

また、Ｐ型基板７３のうちＮ型第２オフセットドレイン領域６９およびＰ型埋め込み層６８に隣接する領域、言い換えるとトレンチ７６に隣接する領域には、濃度１×１０²⁰ｃｍ^-3のＮ型不純物を含むＮ⁺型ドレイン領域７１と、Ｎ⁺型ドレイン領域７１の周囲を囲む、濃度１×１０¹⁶〜１×１０¹⁷ｃｍ^-3のＮ型ウェル７２とが形成されている。従って、Ｎ型第２オフセットドレイン領域６９およびＰ型埋め込み層６８は、Ｎ^-型第１オフセットドレイン領域６７とＮ型ウェル７２との間に挟まれた構成となる。 Further, in the region adjacent to the N-type second offset drain region 69 and the P-type buried layer 68 in the P-type substrate 73, in other words, in the region adjacent to the trench 76, an N-type impurity having a concentration of 1 × 10 ²⁰ cm ^−3. the N ⁺ -type drain region 71 comprising, surrounding the N ⁺ -type drain region 71, and the N-type well 72 of the concentration of ^{^{1 × 10 16 ~1 × 10 17}} cm -3 is formed. Therefore, the N-type second offset drain region 69 and the P-type buried layer 68 are sandwiched between the N ⁻ -type first offset drain region 67 and the N-type well 72.

Ｐ型基板７３において、Ｎ⁺型ソース領域６２と隣接する領域には、濃度１×１０¹⁹ｃｍ^-3のＰ型不純物を含むバックゲート領域６１が形成されている。なお、Ｎ⁺型ソース領域６２にはチャネル制御層６４も隣接しているが、バックゲート領域６１はチャネル制御層６４の隣接する領域とは反対側の領域においてＮ⁺型ソース領域６２に隣接している。 In the P-type substrate 73, a back gate region 61 containing a P-type impurity having a concentration of 1 × 10 ¹⁹ cm ⁻³ is formed in a region adjacent to the N ⁺ -type source region 62. Although the channel control layer 64 is also adjacent to the N ⁺ type source region 62, the back gate region 61 is adjacent to the N ⁺ type source region 62 in a region opposite to the adjacent region of the channel control layer 64. ing.

Ｐ型基板７３上には、ゲート電極６５、Ｎ⁺型ソース領域６２、Ｎ⁺型ドレイン領域７１、バックゲート領域６１などを覆う層間絶縁膜７８が形成されている。そして、Ｎ⁺型ソース領域６２の一部の上からバックゲート領域６１の一部の上に亘って、層間絶縁膜７８を貫通して設けられたソースコンタクト電極６３が形成されている。一方、Ｎ⁺型ドレイン領域７１の上には、層間絶縁膜７８を貫通して設けられたドレインコンタクト電極７０が形成されている。 On the P-type substrate 73, an interlayer insulating film 78 that covers the gate electrode 65, the N ⁺ -type source region 62, the N ⁺ -type drain region 71, the back gate region 61, and the like is formed. Then, a source contact electrode 63 provided through the interlayer insulating film 78 is formed from a part of the N ⁺ -type source region 62 to a part of the back gate region 61. On the other hand, a drain contact electrode 70 is formed on the N ⁺ -type drain region 71 so as to penetrate the interlayer insulating film 78.

本実施形態の半導体装置では、ゲート電極６５が形成されている領域の絶縁膜７７の下には、Ｎ^-型第１オフセットドレイン領域６７が形成されている。このＮ^-型第１オフセットドレイン領域６７の不純物濃度は従来における絶縁膜７７における領域の不純物濃度よりも低い。また、Ｎ^-型第１オフセットドレイン領域６７は、従来のオフセットドレイン領域よりも深さ方向の長さが長い。そのため、ドレインコンタクト電極７０にバイアス電圧を印加した時に、ゲート電極６５の電位によってフィールド絶縁膜６６の下の領域において、電位分布が密になるのを抑制することができる。一方、ゲート電極６５の端部から離間している領域の絶縁膜７７の下には、従来のオフセットドレイン領域よりも不純物濃度が高く、深さ方向の長さが短いＮ型第２オフセットドレイン領域６９が形成されている。このように深さ方向の長さを短くすると、不純物濃度を高くしても、Ｎ型第２オフセットドレイン領域６９を空乏化させることができる。したがって、ドレインの拡散抵抗成分を低減させることができ、オン抵抗を低減させることができる。 In the semiconductor device of this embodiment, an N ⁻ -type first offset drain region 67 is formed under the insulating film 77 in the region where the gate electrode 65 is formed. The impurity concentration of the N ⁻ -type first offset drain region 67 is lower than the impurity concentration of the region in the conventional insulating film 77. The N ⁻ -type first offset drain region 67 is longer in the depth direction than the conventional offset drain region. Therefore, when a bias voltage is applied to the drain contact electrode 70, it is possible to prevent the potential distribution from becoming dense in the region under the field insulating film 66 due to the potential of the gate electrode 65. On the other hand, under the insulating film 77 in a region separated from the end of the gate electrode 65, the N-type second offset drain region having a higher impurity concentration and a shorter length in the depth direction than the conventional offset drain region. 69 is formed. When the length in the depth direction is shortened as described above, the N-type second offset drain region 69 can be depleted even if the impurity concentration is increased. Therefore, the diffusion resistance component of the drain can be reduced, and the on-resistance can be reduced.

次に、第３の実施形態に係るＮチャネル型高耐圧ＭＩＳトランジスタの製造方法について図８（ａ）〜（ｄ）を参照しながら説明する。図８（ａ）〜（ｄ）は、第３の実施形態に係る半導体装置の製造工程を示す断面図である。 Next, a method for manufacturing an N-channel high voltage MIS transistor according to the third embodiment will be described with reference to FIGS. 8A to 8D are cross-sectional views illustrating the manufacturing steps of the semiconductor device according to the third embodiment.

本実施形態の製造方法では、まず図８（ａ）に示す工程で、Ｐ型基板７３の上に、トレンチ形成領域に開口を有するマスク８１を形成した後、マスク８１をエッチングマスクにしてＰ型基板７３の一部をエッチングすることによりトレンチ７６を形成する。 In the manufacturing method of this embodiment, first, in the step shown in FIG. 8A, a mask 81 having an opening in a trench formation region is formed on a P-type substrate 73, and then the P-type is formed using the mask 81 as an etching mask. A trench 76 is formed by etching a part of the substrate 73.

次に、図８（ｂ）に示す工程で、Ｎ^-型第１オフセットドレイン領域６７、Ｎ型ウェル７２、Ｐ型埋め込み層６８およびＮ型第２オフセットドレイン領域６９をそれぞれ選択的に形成する。なお、これらの形成条件自体は第１の実施形態で述べた形成条件と同様であるので、その詳しい説明は省略する。 Next, in the step shown in FIG. 8B, an N ⁻ -type first offset drain region 67, an N-type well 72, a P-type buried layer 68, and an N-type second offset drain region 69 are selectively formed. Since these formation conditions are the same as the formation conditions described in the first embodiment, detailed description thereof is omitted.

次に、図８（ｃ）に示す工程で、Ｐ型基板７３の上全体に、トレンチ７６を埋める絶縁膜（図示せず）を堆積する。その後、ＣＭＰ法によって絶縁膜の平坦化を行うことにより、トレンチ７６内を埋める埋め込み絶縁膜７７を形成する。 Next, in the step shown in FIG. 8C, an insulating film (not shown) that fills the trench 76 is deposited on the entire P-type substrate 73. Thereafter, the insulating film is planarized by CMP to form a buried insulating film 77 that fills the trench 76.

次に、図８（ｄ）に示す工程で、選択的にチャネル制御層６４を形成する。その後、第１の実施形態における図３（ｃ）及び図３（ｄ）と同様な方法によって、ゲート絶縁膜７４、ゲート電極６５、Ｎ⁺型ソース領域６２、Ｎ⁺型ドレイン領域７１、バックゲート領域６１、層間絶縁膜７８、ソースコンタクト電極６３およびドレインコンタクト電極７０を形成する。 Next, a channel control layer 64 is selectively formed in the step shown in FIG. Thereafter, the gate insulating film 74, the gate electrode 65, the N ⁺ -type source region 62, the N ⁺ -type drain region 71, and the back gate are formed by the same method as in FIGS. 3C and 3D in the first embodiment. Region 61, interlayer insulating film 78, source contact electrode 63, and drain contact electrode 70 are formed.

本実施形態の製造方法では、フィールド絶縁膜を形成するかわりにトレンチ７６に絶縁膜７７を埋めている。絶縁膜７７はＣＶＤ法等の堆積方法で形成するため、熱酸化法によって形成するフィールド絶縁膜に比べて形成温度が低い。したがって、第２オフセットドレイン領域６９を所望の拡散深さに制御できる。これにより、第２オフセットドレイン領域６７の不純物濃度を濃く、厚さを薄く形成することができる。これにより、オン抵抗の低いＮチャネル型高耐圧ＭＩＳトランジスタを容易に作成することができる。 In the manufacturing method of this embodiment, the insulating film 77 is buried in the trench 76 instead of forming the field insulating film. Since the insulating film 77 is formed by a deposition method such as a CVD method, the formation temperature is lower than that of a field insulating film formed by a thermal oxidation method. Therefore, the second offset drain region 69 can be controlled to a desired diffusion depth. Thus, the second offset drain region 67 can be formed with a high impurity concentration and a small thickness. Thereby, an N-channel high withstand voltage MIS transistor having a low on-resistance can be easily formed.

なお、上述の第１〜第３の実施形態では、Ｎチャネル型高耐圧ＭＩＳトランジスタを形成する場合について説明した。しかしながら、本発明は、Ｐチャネル型高耐圧ＭＩＳトランジスタを形成する場合にも適用することができる。 In the first to third embodiments described above, the case where the N-channel type high breakdown voltage MIS transistor is formed has been described. However, the present invention can also be applied to the case of forming a P-channel type high breakdown voltage MIS transistor.

以上説明したように、本発明は、高耐圧ＭＩＳトランジスタを有する半導体装置およびその製造方法に適用すると有用である。 As described above, the present invention is useful when applied to a semiconductor device having a high breakdown voltage MIS transistor and a manufacturing method thereof.

第１の実施形態に係るＮチャネル型高耐圧ＭＩＳトランジスタの構造を示す断面図である。1 is a cross-sectional view showing the structure of an N-channel high voltage MIS transistor according to a first embodiment. （ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。(A)-(d) is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on 1st Embodiment. （ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。(A)-(d) is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on 1st Embodiment. 第２の実施形態に係るＮチャネル型高耐圧ＭＩＳトランジスタの構造を示す断面図である。It is sectional drawing which shows the structure of the N channel type high voltage | pressure-resistant MIS transistor which concerns on 2nd Embodiment. （ａ）〜（ｅ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。(A)-(e) is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on 2nd Embodiment. （ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on 2nd Embodiment. 第３の実施形態に係るＮチャネル型高耐圧ＭＩＳトランジスタの構造を示す断面図である。It is sectional drawing which shows the structure of the N channel type high voltage | pressure-resistant MIS transistor which concerns on 3rd Embodiment. （ａ）〜（ｄ）は、第３の実施形態に係る半導体装置の製造工程を示す断面図である。(A)-(d) is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on 3rd Embodiment. 従来の半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the conventional semiconductor device.

Explanation of symbols

１バックゲート領域
２Ｎ⁺型ソース領域
３ソースコンタクト電極
４チャネル制御層
５ゲート電極
６フィールド絶縁膜
７Ｎ^-型第１オフセットドレイン領域
８Ｐ型埋め込み層
９Ｎ型第２オフセットドレイン領域
１０ドレインコンタクト電極
１１Ｎ⁺型ドレイン領域
１２Ｎ型ウェル
１３Ｐ型基板
１４ゲート絶縁膜
１５層間絶縁膜
２１、２２マスク
２３シリコン酸化膜
２４シリコン窒化膜
２５、２６マスク
２７開口
３１バックゲート領域
３２Ｎ⁺型ソース領域
３３ソースコンタクト電極
３４チャネル制御層
３５ゲート電極
３６フィールド絶縁膜
３７Ｎ^-型第１オフセットドレイン領域
３８Ｐ型ウェル
３９Ｎ型第２オフセットドレイン領域
４０ドレインコンタクト電極
４１Ｎ⁺型ドレイン領域
４２Ｎ型ウェル
４３Ｐ型基板
４４ゲート絶縁膜
４５層間絶縁膜
５１、５２マスク
５３シリコン酸化膜
５４シリコン窒化膜
５５、５６マスク
５７開口
５８マスク
５９開口
６１バックゲート領域
６２Ｎ⁺型ソース領域
６３ソースコンタクト電極
６４チャネル制御層
６５ゲート電極
６６フィールド絶縁膜
６７Ｎ−型第１オフセットドレイン領域
６８Ｐ型埋め込み層
６９Ｎ型第２オフセットドレイン領域
７０ドレインコンタクト電極
７１Ｎ⁺型ドレイン領域
７２Ｎ型ウェル
７３Ｐ型基板
７４ゲート絶縁膜
７６トレンチ
７７絶縁膜
７８層間絶縁膜
８１マスク 1 Backgate area
2 N ⁺ type source region
3 Source contact electrode
4 channel control layer
5 Gate electrode
6 Field insulation film
7 N ^- type first offset drain region
8 P-type buried layer
9 N-type second offset drain region
10 Drain contact electrode
11 N ⁺ type drain region
12 N-type well
13 P-type substrate
14 Gate insulation film
15 Interlayer insulation film
21, 22 Mask
23 Silicon oxide film
24 Silicon nitride film
25, 26 mask
27 Opening
31 Backgate area
32 N ⁺ type source region
33 Source contact electrode
34 Channel control layer
35 Gate electrode
36 Field insulating film
37 N ⁻ -type first offset drain region
38 P-type well
39 N-type second offset drain region
40 Drain contact electrode
41 N ⁺ type drain region
42 N-type well
43 P-type substrate
44 Gate insulation film
45 Interlayer insulation film
51, 52 mask
53 Silicon oxide film
54 Silicon nitride film
55, 56 mask
57 opening
58 Mask
59 opening
61 Backgate area
62 N ⁺ type source region
63 Source contact electrode
64 channel control layer
65 Gate electrode
66 Field insulating film
67 N-type first offset drain region
68 P-type buried layer
69 N-type second offset drain region
70 Drain contact electrode
71 N ⁺ type drain region
72 N-type well
73 P-type substrate
74 Gate insulation film
76 trench
77 Insulating film
78 Interlayer insulation film
81 mask

Claims

A semiconductor substrate;
An insulating film provided on the semiconductor substrate;
A gate electrode provided on the insulating film;
A first offset drain region provided in at least a part of a region located below one end of the gate electrode in the semiconductor substrate;
A drain region provided in a region separated from the first offset drain region in the semiconductor substrate;
The semiconductor substrate is provided in at least a part of a region located between the first offset drain region and the drain region, and has an impurity concentration higher than that of the first offset drain region, and the first offset drain. And a second offset drain region having a shorter length in the depth direction than the region.

The semiconductor device according to claim 1,
The insulating film includes a gate insulating film and a field insulating film thicker than the gate insulating film,
Under the one end of the gate electrode, the field insulating film is provided,
The semiconductor device according to claim 1, wherein the first offset drain region is provided under the field insulating film.

The semiconductor device according to claim 1,
The semiconductor substrate is provided with a trench,
The insulating film includes a gate insulating film and a trench embedded insulating film that is thicker than the gate insulating film and embedded in the trench,
Under the one end of the gate electrode, the trench buried insulating film is provided,
The semiconductor device according to claim 1, wherein the first offset drain region is provided under the trench buried insulating film.

It is a semiconductor device given in any 1 paragraph among Claims 1-3,
A source diffusion layer provided in a region located below the other end of the gate electrode in the semiconductor substrate;
A channel diffusion layer provided in at least part of a region located between the source diffusion layer and the first offset drain region in the semiconductor substrate;
And a well layer provided in a region surrounding the drain region of the semiconductor substrate.

The semiconductor device according to any one of claims 1 to 4,
The semiconductor device, wherein an impurity concentration of the second offset drain region is lower than an impurity concentration of the drain region.

A semiconductor device according to any one of claims 1 to 5,
A semiconductor device, wherein a buried layer having a conductivity type different from that of the second offset drain region is provided in a region located below the second offset drain region of the semiconductor substrate.

A semiconductor device according to any one of claims 1 to 5,
A semiconductor device characterized in that a well of a conductivity type different from that of the second offset drain region is provided in regions of the semiconductor substrate located above and below the second offset drain region.

Forming a first offset drain region in a portion of the semiconductor substrate;
Forming an insulating film extending from above the first offset drain region on the semiconductor substrate to a region outside the first offset drain region;
Forming a gate electrode on the insulating film (c);
Forming a drain region in a region of the semiconductor substrate that is separated from the first offset drain region;
In the semiconductor substrate, a region located between the first offset drain region and the drain region has a higher impurity concentration than the first offset drain region and a depth direction than the first offset drain region. And (e) forming a second offset drain region having a short length.

A method for manufacturing a semiconductor device according to claim 8, comprising:
In the step (b), as the insulating film, a field insulating film located on the first offset drain region in the semiconductor substrate and a gate insulating film thinner than the field insulating film are formed,
In the step (c), the gate electrode is formed on the gate insulating film and the field insulating film,
The method of manufacturing a semiconductor device, wherein the step (e) is performed after the step (b).

A method for manufacturing a semiconductor device according to claim 8, comprising:
Before the step (a), the method further comprises a step (f) of forming a trench in a part of the semiconductor substrate,
In the step (a), the first offset drain region is formed in a part of a region located under the trench in the semiconductor substrate,
In the step (b), as the insulating film, a trench buried insulating film filling the trench and a gate insulating film thinner than the trench buried insulating film are formed,
In the step (c), the gate electrode is formed on the gate insulating film and the trench buried insulating film,
The step (e) is performed after the step (f) and before the step (b). In the step (e), the second portion of the semiconductor substrate is located in a region located under the trench. 2. A method of manufacturing a semiconductor device, comprising forming an offset drain region.

It is a manufacturing method of the semiconductor device given in any 1 paragraph among Claims 8-10,
A method of manufacturing a semiconductor device, wherein an impurity concentration of the second offset drain region is made lower than an impurity concentration of the drain region.

It is a manufacturing method of a semiconductor device given in any 1 paragraph among Claims 8-11,
A semiconductor device further comprising a step (g) of forming a buried layer having a conductivity type different from that of the second offset drain region in a region of the semiconductor substrate located below the second offset drain region. Manufacturing method.

It is a manufacturing method of a semiconductor device given in any 1 paragraph among Claims 8-11,
A step (h) of forming a well having a conductivity type different from that of the second offset drain region in a region of the semiconductor substrate located above and below the second offset drain region. Production method.