JP2006270182A5 - - Google Patents
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Description
本発明は、カメラなどの撮像装置に関するものである。 The present invention, Ru der relates imaging apparatus such as a camera.
従来の焦点検出用固体撮像素子においては、複数の受光素子からなる一対の受光素子アレイの出力を選択して、その選択された領域の最大値をモニターすることにより、蓄積制御をおこなうものが提案されている（特許文献１参照）。 A conventional focus detection solid-state image sensor is proposed that performs accumulation control by selecting the output of a pair of light-receiving element arrays consisting of a plurality of light-receiving elements and monitoring the maximum value of the selected area. (See Patent Document 1).
図６は、特許文献１に記載の従来例の固体撮像素子を示した図であり、同図において、１１〜１ｎは、アレイ状またはエリア状に配置された複数のフォトダイオード、２１〜２ｎは、前記１１〜１ｎのフォトダイオードの光電流を電圧変換するためのオペアンプ、３１〜３ｎは、前記１１〜１ｎのフォトダイオードの光電流を、前記２１〜２ｎのオペアンプを用いて、積分するための積分容量、４１〜４ｎの第一のスイッチは、リセットするためのスイッチ、５１〜５ｎは、ドレインをＧＮＤに接続されたＰｃｈトランジスタ、６１〜６ｎは、定電流源である。そして、６１〜６ｎは、５１〜５ｎのＰｃｈトランジスタのソースに各々接続されてソースフォロワ回路を形成している。７１〜７ｎは、第２スイッチであり、一端が、前記の５１〜５ｎのｐ型トランジスタおよび６１〜６ｎの定電流源により構成されるソースフォロワ回路にそれぞれ接続され、もう一端が、９の共通出力線に接続されている。９の共通出力線は、最大値のモニター出力Ｍｏｕｔになっている。 FIG. 6 is a diagram showing a conventional solid-state imaging device described in Patent Document 1, in which 11 to 1n are a plurality of photodiodes arranged in an array or area, and 21 to 2n are , Operational amplifiers 31 to 3n for converting the photocurrents of the photo diodes 11 to 1n to integrate the photo currents of the photo diodes 11 to 1n using the operational amplifiers 21 to 2n. the integrating capacitor, a first switch 41~4n the switch, 51 to 5n to reset the Pch transistor having a drain connected to the GND, 61 to 6n shall be specified current source der. 61 to 6n are connected to the sources of 51 to 5n Pch transistors, respectively, to form a source follower circuit . Reference numerals 71 to 7n denote second switches, one end of which is connected to the source follower circuit composed of the p-type transistors of 51 to 5n and the constant current source of 61 to 6n, respectively, and the other end is common to 9 Connected to the output line . Nine common output lines are the maximum monitor output Mout.
図６の回路の動作を説明する。動作の初期として、第２のスイッチ７１〜７ｎのうちから、焦点検出に使用する光センサ回路に接続される第２のスイッチをＯＮさせる。次に、第１のスイッチ４１〜４ｎをＯＮさせ、３１〜３ｎの積分容量の電荷を放電する。前記３１〜３ｎの積分容量を放電すると、光センサ回路のオペアンプ２１〜２ｎの出力はＶＲＥＦと同一電位にリセットされる。また、モニター出力ＭＯＵＴは、ＶＲＥＦにＰｃｈトランジスタのＶｔｈ値を加えた電位にほぼ近い値となる。その後、第１のスイッチ４１〜４ｎを一斉にＯＦＦさせると、フォトダイオード１１〜１ｎで発生した光電荷はそれぞれ積分容量３１〜３ｎに積分されオペアンプ２１〜２ｎの出力はそれぞれそのフォトダイオード１１〜１ｎが受光した光量に応じて下降する。すると、モニター出力ＭＯＵＴはオペアンプ２１〜２ｎの出力のなかで、第２のスイッチによって選択されているもの、すなわち、第２のスイッチのＯＮしているオペアンプの出力の最大値（この場合最も下隆している出力）に追従して下降する。これにより、任意の光センサ回路を指定してその中の最大値出力をリアルタイムにモニターすることが可能となる。この最大値出力に基づいて、積分制御を行うことにより、測距に使用したい領域のダイナミックレンジを十分なものに設定することが可能になることが記載されている。 The operation of the circuit of FIG. 6 will be described. As the initial stage of the operation, the second switch connected to the optical sensor circuit used for focus detection is turned ON from among the second switches 71 to 7n. Next, the first switches 41 to 4n are turned on, and the charges of the integration capacitors 31 to 3n are discharged. When the integration capacitors 31 to 3n are discharged, the outputs of the operational amplifiers 21 to 2n of the optical sensor circuit are reset to the same potential as VREF. Further, the monitor output MOUT has a value substantially close to the potential obtained by adding the Vth value of the Pch transistor to VREF. Thereafter, when the first switches 41 to 4n are turned OFF all at once, the photocharges generated by the photodiodes 11 to 1n are integrated into the integration capacitors 31 to 3n, respectively, and the outputs of the operational amplifiers 21 to 2n are respectively the photodiodes 11 to 1n. Falls according to the amount of light received. Then, the monitor output MOUT is selected by the second switch among the outputs of the operational amplifiers 21 to 2n, that is, the maximum value of the output of the operational amplifier in which the second switch is turned on (in this case, the lowest output). The output descends following the output. This makes it possible to specify an arbitrary photosensor circuit and monitor the maximum value output in real time in real time. It is described that by performing integration control based on this maximum value output, it is possible to set a sufficient dynamic range of an area desired for distance measurement.
また、特許文献１に記載の発明には、前記第２のスイッチ７１〜７ｎに複数の光センサ回路を接続して、ブロック化して、前記第２のスイッチ７１〜７ｎの数の削減、および第２のスイッチを制御する制御回路の削減することが可能なことも記載されている。
以上、説明したように、特許文献１に記載の発明は、アレイ状またはエリア状に配置された複数のフォトダイオードの出力をオペアンプにより、電圧に変換して、その出力をドレインをＧＮＤに接続されたＰｃｈトランジスタのソースフォロアで出力し、そのソースフォロワ出力を、スイッチを介して、共通出力線に出力することにより、共通接続されたフォトダイオードの最大値を検出して、固体撮像素子の積分制御を行なっている。また、スイッチの組み合わせを自由に選択することで、フォトダイオードの領域を選択して、測距検出領域を自由に可変可能なことが記載されている。 As described above, in the invention described in Patent Document 1, the output of a plurality of photodiodes arranged in an array or area is converted into a voltage by an operational amplifier, and the output is connected to GND at the drain. The output of the source follower of the Pch transistor is output to the common output line via the switch, and the maximum value of the commonly connected photodiode is detected to control the integration of the solid-state image sensor. Is doing. In addition, it is described that the range detection area can be freely changed by selecting a photodiode area by freely selecting a combination of switches.
また、複数のフォトダイオードを１つのスイッチに接続して、フォトダイオードの選択をブロック化して、前記スイッチの数の削減および制御回路の規模削減などが記載されている。 Also, by connecting a plurality of photodiodes into one switch, blocking the selection of the photodiode, such as a scale reduction of the reduction and the control circuit of the number of the switches that have been described.
しがしながら、スイッチの選択のための制御および選択手段に関しては、記載がない。本発明は、アレイ状またはエリア状に配置されたフォトダイオード出力の最大値を、前記のようにブロック化することなく、検出する領域を任意に選択可能な選択手段およびその制御回路を、回路規模を増大させることなく選択可能にする固体撮像素子に関するものである。 However, there is no description regarding the control and selection means for selecting the switch. According to the present invention, there is provided a selection means capable of arbitrarily selecting a detection area and its control circuit without making the maximum value of the photodiode output arranged in an array or area as a block as described above. The present invention relates to a solid-state imaging device that can be selected without increasing.
前記課題を解決する為に、本発明の課題解決の手段は、被写体からの反射光を受光して信号を出力する複数の光電変換手段と、前記光電変換手段の出力の最大値を検出する最大値検出回路と、前記光電変換手段の出力を増幅して像信号を得る増幅手段と、前記複数の光電変換手段の中から、出力を得るための光電変換手段を選択する選択手段とを有し、前記選択手段は、前記最大値検出回路により最大値検出を行う場合は、前記複数の光電変換手段の中から光電変換手段を任意選択し、前記増幅手段により像信号を得る場合は、前記複数の光電変換手段を順次選択することを特徴とする。 In order to solve the above problems, the means for solving the problems of the present invention includes a plurality of photoelectric conversion means for receiving reflected light from a subject and outputting a signal, and a maximum for detecting a maximum value of the output of the photoelectric conversion means. has a value detecting circuit, an amplifying means for obtaining an image signal by amplifying the output of said photoelectric conversion means, from the plurality of photoelectric conversion means, and selection means for selecting a photoelectric conversion means for obtaining an output When the maximum value is detected by the maximum value detection circuit, the selection unit arbitrarily selects a photoelectric conversion unit from the plurality of photoelectric conversion units, and when the amplification unit obtains an image signal, The photoelectric conversion means are sequentially selected .
上記の課題解決の手段を実施することにより、回路規模を増大させることなく、複数の光電変換手段を任意に選択して、その選択された光電変換手段の最大値を検出することが可能になる。回路規模が大きくならないため、チップサイズが大きくならず、コストアップしない。また、撮影条件に応じて任意に測距領域を設定することが可能なため、測距領域の設定の自由度が大きく、撮影倍率が変わっても、最適な測距領域を最小画素単位で任意に設定することにより、遠近競合などの影響による誤測距することがなくなり、精度のよい測距が可能になる。また、マクロ撮影などのような場合でも、２つの視野ごとに任意に選択可能なため、用意に測距範囲を可変でき、測距可能な範囲を拡大することが可能である。 By implementing the means of the above problems solved, without increasing the circuit scale, by selecting a plurality of photoelectric conversion means arbitrarily, it is possible to detect the maximum value of the selected photoelectric conversion means . Since the circuit scale does not increase, the chip size does not increase and the cost does not increase. In addition, since it is possible to set the distance measurement area arbitrarily according to the shooting conditions, there is a great degree of freedom in setting the distance measurement area, and even if the shooting magnification changes, the optimum distance measurement area can be set in the smallest pixel unit. By setting to, erroneous distance measurement due to the effects of distance conflict and the like is eliminated, and accurate distance measurement is possible. Further, even in the case of macro photography or the like, since it can be arbitrarily selected for each of the two fields of view, the distance measurement range can be changed in advance, and the range capable of distance measurement can be expanded.
以下、本発明の実施の形態について図面を用いて詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
図１に固体撮像素子の全体ブロック図を示す。図１において、１０１は、ＡＦリニア回路ブロックであり、フォトダイオードアレイと信号処理回路により構成され、図中のＡ像部、Ｂ像部は、一対のフォトダイオードアレイと光電変換回路により構成される、公知の位相差パッシブオートフォーカスに用いられる構成であり、Ａ像部、Ｂ像部は、それぞれ、物体からの反射光を受光するフォトダイオード、フォトダイオードの蓄積電荷を電圧に変換するアンプなどから構成される。位相差パッシブ方式の測距装置においては、被写体からの反射光が、視差を有する１対の受光光学系（図示しない）により、それぞれフォトダイオード上に結像され、その像のずれ量から、被写体までの距離あるいは撮影レンズのデフォーカス量が検出可能である。１０２は、アナログ回路ブロックであり、前記の１０１からの像信号を使って、フォトダイオードの蓄積時間を制御するＡＧＣ（オートゲインコントロール）回路、および所定の増幅率により、１０１からの像信号を増幅して、外部に出力する信号増幅回路、ＡＦリニア回路の信号処理回路などのバイアス電圧や各種のクランプ電圧をあたえるための、基準電圧発生回路、中間電圧発生回路などが含まれる。１０３はデジタル回路ブロックであり、固体撮像素子を制御するマイクロコンピュータ接続とするためのＩ／Ｏ回路、ＡＦリニア回路の駆動タイミングを発生するＴＧ（タイミングジェネレータ）回路などが含まれる。 FIG. 1 shows an overall block diagram of the solid-state imaging device. In FIG. 1, reference numeral 101 denotes an AF linear circuit block, which is constituted by a photodiode array and a signal processing circuit, and the A image portion and B image portion in the drawing are constituted by a pair of photodiode arrays and a photoelectric conversion circuit. The A image portion and the B image portion are respectively configured from a photodiode that receives reflected light from an object, an amplifier that converts the accumulated charge of the photodiode into a voltage, and the like. Composed. In a phase difference passive distance measuring device, reflected light from a subject is imaged on a photodiode by a pair of light-receiving optical systems (not shown) having parallax. Or the defocus amount of the photographing lens can be detected. An analog circuit block 102 amplifies the image signal from 101 by an AGC (auto gain control) circuit that controls the accumulation time of the photodiode using the image signal from 101 and a predetermined amplification factor. In addition, a reference voltage generation circuit, an intermediate voltage generation circuit, and the like for providing a bias voltage and various clamp voltages such as a signal amplification circuit output to the outside and a signal processing circuit of an AF linear circuit are included. A digital circuit block 103 includes an I / O circuit for connecting to a microcomputer for controlling the solid-state imaging device, a TG (timing generator) circuit for generating driving timing of the AF linear circuit, and the like.
図２は、図１の、１０１のＡＦリニア回路ブロックの詳細ブロック図であり、同図のＡ像が、図１のＡ像部（基準部）、Ｂ像（参照部）が、図１のＢ像部にそれぞれ対応している。ＡＦリニア回路ブロックは、Ａ像／Ｂ像ともに、被写体からの反射光を受光するための、フォトダイオードアレイ２０１と、フォトダイオードの蓄積電荷をうける光電変換アンプアレイ２０２、光電変換アンプアレイの出力をうけて、光電変換アンプアレイの出力に含まれる固定パターンノイズ（ＦＰＮ）を除去するノイズ除去アレイ２０３、像信号の最大値を検出して、その最大値出力をＡＧＣ回路に出力する最大値検出回路アレイおよび像信号出力を信号増幅回路に出力する信号出力回路アレイ２０４、および信号出力回路アレイの出力を順次、信号増幅回路に出力するためのシフトレジスタ２０５によって構成されている。 2 is a detailed block diagram of the AF linear circuit block 101 in FIG. 1, in which the A image in FIG. 1 is the A image portion (reference portion) and the B image (reference portion) in FIG. Each corresponds to the B image portion. The AF linear circuit block receives the output of the photodiode array 201 for receiving the reflected light from the subject for both the A image and the B image, the photoelectric conversion amplifier array 202 receiving the accumulated charge of the photodiode, and the output of the photoelectric conversion amplifier array. Consequently, a noise removal array 203 for removing fixed pattern noise (FPN) contained in the output of the photoelectric conversion amplifier array, a maximum value detection circuit for detecting the maximum value of the image signal and outputting the maximum value output to the AGC circuit The signal output circuit array 204 outputs the array and the image signal output to the signal amplifier circuit, and the shift register 205 outputs the output of the signal output circuit array to the signal amplifier circuit sequentially.
図３は、図２のＡＦリニア回路ブロック図の詳細回路図を示している。同図において、図２と同一の番号が、振られた破線で囲まれた部分のブロックは、図２にそれぞれ対応している。３０１１〜３０１ｎは、後述のフォトダイオードのアノードの電位を、固定の電位ＶＲＥＳにリセットするためのリセットスイッチであり、φＲＥＳ信号により制御される。３０２１〜３０２ｎは、フォトダイオードであり、カソードは、電源電圧に、アノードは、前記のリセットスイッチに接続されている。３０３１〜３０３ｎは、前記３０２１〜３０２ｎのフォトダイオードにそれぞれ接続されている、フォトダイオードの蓄積電荷を電圧に変換するためのアンプである。３０４１〜３０４ｎ、３０５１〜３０５ｎ、３０６１〜３０６ｎ、３０８１〜３０８ｎ、３０９１〜３０９ｎはアナログスイッチであり、各アナログスイッチを操作することにより、３０７１〜３０７ｎのコンデンサとあわせて、３０３１〜３０３ｎから出力される各アンプの固定パターンノイズを記憶してノイズキャンセルを行う公知のノイズ除去回路を構成している。３１０１〜３１０ｎは、ノイズ除去回路から出力される像信号をバッファするバッファアンプであり、このアンプの出力を使って、像信号の最大値、および像信号出力が、共通信号出力線から出力される。３１１１〜３１１ｎは、前記３１０１〜３１０ｎのアンプ出力と共通出力線を接続するアナログスイッチである。３１２１〜３１２ｎは、論理回路ブロックであり、後述の３１４のシフトレジスタの出力、最大値検出時に出力される、ＰＥＡＫ信号、および像信号読み出し時に出力されるＲＥＡＤ＿Ｓ信号が入力され、前記３１１１〜３１１ｎのアナログスイッチを制御する。３１３は、最大値検出時にＯＮされる、負荷抵抗であり、最大値検出時に、ゲート電圧が、ＶＲＥＦ＿Ｐに設定され、共通出力線に接続される。３１４は、公知のシフトレジスタであり、図示しないデータ入力端子ＰＨＳ、クロック入力端子ＰＨおよびリセット端子Ｈ＿ＲＥＳにより制御され、ｐｈ０からｐｈｎまでの出力端子を有している。 FIG. 3 shows a detailed circuit diagram of the AF linear circuit block diagram of FIG. In the same figure, the blocks in the portion surrounded by the broken lines with the same numbers as those in FIG. 2 correspond to FIG. Reference numerals 3013 to 301n are reset switches for resetting the anode potential of a photodiode, which will be described later, to a fixed potential VRES, and are controlled by a φRES signal . Reference numerals 3021 to 302n denote photodiodes, the cathode is connected to the power supply voltage, and the anode is connected to the reset switch . 3031~303n are respectively connected to the photodiode of the 3021 -302n, an amplifier for converting the charges accumulated in the photodiode into a voltage. Reference numerals 3041 to 304n, 3051 to 305n, 3061 to 306n, 3081 to 308n, and 3091 to 309n are analog switches, and are output from 3031 to 303n together with 3071 to 307n capacitors by operating each analog switch. stores fixed pattern noise of each amplifier has a noise canceling constitute a noise removing circuit line cormorant publicly known. Reference numerals 3101 to 310n denote buffer amplifiers for buffering the image signal output from the noise removal circuit, and the maximum value of the image signal and the image signal output are output from the common signal output line using the output of the amplifier. . Reference numerals 3111 to 311n denote analog switches that connect the amplifier outputs of the 3101 to 310n and the common output line . 3121 to 312n are logic circuit blocks, to which an output of a later-described shift register 314, a PEAK signal output at the time of detecting a maximum value, and a READ_S signal output at the time of image signal reading are input. Control analog switches . Reference numeral 313 denotes a load resistance that is turned ON when the maximum value is detected. When the maximum value is detected, the gate voltage is set to VREF_P and is connected to the common output line . 314 is a known shift register, which is controlled by a data input terminal PHS, a clock input terminal PH and a reset terminal H_RES (not shown), and has output terminals from ph0 to phn.
図４は、固体撮像素子の最大値検出の画素選択および最大値検出時の駆動タイミングを示した図であり、同図に基づいて、最大値検出の画素選択および最大値検出の動作説明を行う。同図において、区間０では、前記３１４のシフトレジスタのリセット端子Ｈ＿ＲＥＳ端子をＨレベルにして、いったんシフトレジスタの全ｂｉｔ、ｐｈ０〜ｐｈｎのデータをクリアして、Ｌレベルに設定する。区間１では、３１４のシフトレジスタのクロック端子ＰＨにクロックを入力する。この時、データ入力端子ＰＨＳに画素選択情報Ｄ０を送る。このデータＤ０は、シフトレジスタの出力端子ｐｈ０に出力される。区間２では、再びＰＨ端子にクロックを入力して、ＰＨＳ端子に画素選択情報Ｄ１を送る。このとき最初に送ったＤ０は、ｐｈ１に送られ、同時に、ｐｈ０にデータＤ１がセットされる。区間３および４では、同様の動作が繰り返しおこなわれ、最終的に、Ｄ０は、ｐｈｎ出力に、Ｄ１は、ｐｈｎ−１出力に・・・・・Ｄｎ−１は、ｐｈ１出力に、Ｄｎは、ｐｈ０出力に、それぞれデータが設定される。以上からわかるように、最大値検出を行いたい画素に対応するｐｈ０〜ｎに選択データＤ０〜ｎ＝Ｈを送れば、Ｈを送った画素が選択可能なことがわかる。区間５は、ウエイト時間である。区間６では、ＰＥＡＫ信号をＨ出力して、実際に最大値検出をおこなう。このとき、３１００〜ｎのアンプ出力と共通出力線を接続するスイッチ３１１０〜ｎを制御する制御信号は、
ｐｈ×（ＰＥＡＫ＋ＲＥＡＤ＿Ｓ）・・・（１）
のように出力され、Ｄ０〜ｎにより選択された３１００〜ｎのアンプの出力が、共通出力線に同時に接続され、共通出力線に接続された、３１３の負荷抵抗にワイアードに接続され、選択画素の最大出力に応じた出力が共通出力線から出力される。最大値出力の原理については、公知のため詳述しない。
Figure 4 is a diagram showing the drive timing for pixel selection and a maximum value detection of the maximum value detection of the solid-state imaging device, on the basis of the drawing, the description of the operation of the pixel selection and maximum value detection of the maximum value detection Do. In the figure, in section 0, the reset terminal H_RES terminal of the shift register 314 is set to H level, and all bits and ph0 to phn of the shift register are once cleared and set to L level. In section 1, a clock is input to the clock terminal PH of the shift register 314 . At this time, pixel selection information D0 is sent to the data input terminal PHS . This data D0 is output to the output terminal ph0 of the shift register . In section 2, the clock is input again to the PH terminal, and the pixel selection information D1 is sent to the PHS terminal . At this time, D0 sent first is sent to ph1, and at the same time, data D1 is set to ph0. In the sections 3 and 4, the same operation is repeated. Finally, D0 is output to the phn, D1 is output to the phn-1, ... Dn-1 is output to the ph1, and Dn is Data is set for each ph0 output. As can be seen from the above, if selection data D0-n = H is sent to ph0-n corresponding to the pixel whose maximum value is to be detected, it can be seen that the pixel to which H has been sent can be selected. Section 5 is a wait time. In section 6, the PEAK signal is output H and the maximum value is actually detected. At this time, a control signal for controlling the switches 3110 to n connecting the amplifier outputs of 3100 to n and the common output line is:
ph × (PEAK + READ_S) (1)
The outputs of the amplifiers 3100 to n selected by D0 to n are connected to the common output line at the same time, and connected to the load resistor 313 connected to the common output line. The output corresponding to the maximum output is output from the common output line. The principle of maximum value output is well known and will not be described in detail.
図５は、画素の像信号読出しタイミングを示した図である。同図に基づいて、像信号読み出しの動作説明を行う。同図において、区間０では、前記３１４のシフトレジスタのリセット端子Ｈ＿ＲＥＳ端子をＨレベルにして、いったんシフトレジスタの全ｂｉｔ、ｐｈ０〜ｐｈｎのデータをクリアして、Ｌレベルに設定する。区間１では、３１４のシフトレジスタのクロック端子ＰＨにクロックを入力する。この時、データ入力端子ＰＨＳにシフトスタートパルスとしてＨデータを送る。このスタートパルスは、シフトレジスタの出力端子ｐｈ０に出力される。区間２では、再びＰＨ端子にクロックを入力して、ＰＨＳ端子はＬレベルに固定する、このとき最初に送ったスタートパルスは、ｐｈ１に送られ、同時に、ｐｈ０はＬレベルにセットされる。区間３および４では、同様の動作が繰り返しおこなわれ、最初に送られたスタートパルスは、順次ｐｈ２、ｐｈ３、・・・ｐｈｎ−１、ｐｈｎ出力に送られる。以上からわかるように、スタートパルスＰＨＳをＰＨ端子に入力するクロックにより、順次シフトさせることでｐｈ０〜ｐｈｎ端子を順次Ｈにすることができる。また、区間１〜４の像信号読み出し区間では、ＲＥＡＤ＿Ｓ信号をＨに設定する。このとき、３１００〜ｎのアンプ出力と共通出力線を接続するスイッチ３１１０〜ｎを制御する制御信号は、（１）式より、明らかなように、ＰＨ端子のクロックに同期して、３１００〜ｎのアンプの出力が、共通出力線に順次接続され、画素の像信号が、順次読み出される。 Figure 5 is a diagram shows an image signal reading timing of the pixel. The operation of reading image signals will be described with reference to FIG. In the figure, in section 0, the reset terminal H_RES terminal of the shift register 314 is set to H level, and all bits and ph0 to phn of the shift register are once cleared and set to L level. In section 1, a clock is input to the clock terminal PH of the shift register 314 . At this time, H data is sent to the data input terminal PHS as a shift start pulse . This start pulse is output to the output terminal ph0 of the shift register . In section 2, the clock is input again to the PH terminal and the PHS terminal is fixed to the L level. At this time, the start pulse sent first is sent to ph1, and at the same time, ph0 is set to the L level. In the sections 3 and 4, the same operation is repeated, and the start pulse sent first is sequentially sent to the outputs ph2, ph3,... Phn-1, phn. As can be seen from the above, the ph0 to phn terminals can be sequentially set to H by sequentially shifting the start pulse PHS by the clock input to the PH terminal. Further, the READ_S signal is set to H in the image signal reading section of the sections 1 to 4. At this time, the control signal for controlling the switches 3110-n that connect the amplifier outputs of 3100-n and the common output line is, as is clear from the equation (1), synchronized with the clock of the PH terminal 3100-n. Are sequentially connected to the common output line, and the image signals of the pixels are sequentially read out.
以上の説明から明らかなように、最大値検出時の画素選択は、検出したい画素に対応したシフトシフトレジスタに、シフトクロックを使って、データＤ０〜Ｄ１を設定して、ｐｈ０からｐｈｎの出力を選択したのち、ＰＥＡＫ信号を使って、同時に３１００〜ｎの出力を共通出力線に出力すればよい。また、像信号出力時は、スタートパルス、すなわち、前記のデータＤ０のみＨデータを送り、また、データＤ０のシフト動作中に、ＲＥＡＤ＿Ｓ信号を使って、順次ｐｈ０からｐｈｎの出力を行い、３１００〜ｎの出力を順次共通出力線に出力するように構成することにより、最大値検出の画素選択、および像信号の読み出しが可能になる。 As is clear from the above description, pixel selection at the time of maximum value detection is performed by setting data D0 to D1 to the shift shift register corresponding to the pixel to be detected using the shift clock and outputting ph0 to phn. After selection, the outputs of 3100 to n may be simultaneously output to the common output line using the PEAK signal. When outputting an image signal, only the start pulse, that is, the H data is sent only for the data D0, and during the shift operation of the data D0, the READ_S signal is used to sequentially output ph0 to phn. By configuring so that the outputs of n are sequentially output to the common output line, pixel selection for maximum value detection and readout of the image signal are possible.
１０１ ＡＦリニア回路ブロック
１０２ アナログ回路ブロック
１０３ デジタル回路ブロック
２０１ フォトダイオードアレイ
２０２ 光電変換アンプアレイ
２０３ 最大値検出回路アレイ
２０４ 信号出力回路アレイ
２０５ シフトレジスタ
３０１１〜３０１ｎ リセットスイッチ
３０２１〜３０２ｎ フォトダイオード
３０３１〜３０３ｎ 光電変換アンプ
３０４１〜３０４ｎ アナログスイッチ
３０５１〜３０５ｎ アナログスイッチ
３０６１〜３０６ｎ アナログスイッチ
３０７１〜３０７ｎ コンデンサ
３０８１〜３０８ｎ アナログスイッチ
３０９１〜３０９ｎ アナログスイッチ
３１０１〜３１０ｎ バッファアンプ
３１１１〜３１１ｎ アナログスイッチ
３１２１〜３１２ｎ 論理回路ブロック
３１３ 負荷抵抗
３１４ シフトレジスタ
１１〜１ｎ フォトダイオード
２１〜２ｎ オペアンプ
３１〜３ｎ 積分容量
４１〜４ｎ 第１のスイッチ
５１〜５ｎＰｃｈトランジスタ
６１〜６ｎ 定電流源
７１〜７ｎ 第２のスイッチ
９ 共通モニター出力線
DESCRIPTION OF SYMBOLS 101 AF linear circuit block 102 Analog circuit block 103 Digital circuit block 201 Photodiode array 202 Photoelectric conversion amplifier array 203 Maximum value detection circuit array 204 Signal output circuit array 205 Shift register 3011-301n Reset switch 3021-302n Photodiode 3031-303n Photoelectric Conversion amplifier 3041 to 304n Analog switch 3051 to 305n Analog switch 3061 to 306n Analog switch 3071 to 307n Capacitor 3081 to 308n Analog switch 3091 to 309n Analog switch 3101 to 310n Buffer amplifier 3111 to 3111n Analog switch 311 to 312n Logic circuit block 313 Load resistance 314 Shift register 1~1n photodiode 21~2n op 31~3n integral capacitor 41~4n first switch 51~5nPch transistor 61~6n constant current source 71~7n second switch 9 common monitor output line
Claims (3)
前記光電変換手段の出力の最大値を検出する最大値検出回路と、
前記光電変換手段の出力を増幅して像信号を得る増幅手段と、
前記複数の光電変換手段の中から出力を得るための光電変換手段を選択する選択手段とを有し、
前記選択手段は、前記最大値検出回路により最大値検出を行う場合は、前記複数の光電変換手段の中から光電変換手段を任意選択し、前記増幅手段により像信号を得る場合は、前記複数の光電変換手段を順次選択することを特徴とする撮像素子。 A plurality of photoelectric conversion means for receiving reflected light from a subject and outputting a signal;
A maximum value detection circuit for detecting the maximum value of the output of the photoelectric conversion means ;
Amplifying means for amplifying the output of the photoelectric conversion means to obtain an image signal;
Selecting means for selecting a photoelectric conversion means for obtaining an output from the plurality of photoelectric conversion means ;
When the maximum value detection circuit performs maximum value detection, the selection unit arbitrarily selects a photoelectric conversion unit from the plurality of photoelectric conversion units, and when the amplification unit obtains an image signal, An image pickup device characterized by sequentially selecting photoelectric conversion means .
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