JP2006267230A - Digital video transmission apparatus - Google Patents

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幹夫 荒木
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Abstract

<P>PROBLEM TO BE SOLVED: To transmit a video signal which does not belong to the timing clock frequency range of regulated digital video signals to a video display apparatus provided with a special display area which does not belong to the timing clock frequency range of regulated digital video signals by using a transmission apparatus for transmitting regulated digital video signals. <P>SOLUTION: In the case of transmitting a digital video signal having a clock signal of a frequency other than a previously regulated frequency range as a special clock signal, the frequency of the special clock signal is converted by a multiplication circuit 21 to generate a transmitting side clock signal whose frequency is in a previously regulated frequency range, the digital video data and a control signal are transmitted as a transmission digital video signal together with the transmission side clock signal in accordance with the transmission side clock signal, and on the reception side, the digital video data and the control signal are obtained from the transmission side digital video signal in accordance with the transmission side clock signal and then the frequency of the transmission side clock signal is divided by a frequency division circuit 22 to form the special clock signal. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

この発明は、表示装置にデジタル映像信号を伝送するためのデジタル映像伝送装置に関し、特に、予め規格化されたデジタル映像信号のタイミングクロック周波数範囲に属さない異型タイプの映像信号を伝送する際に用いられるデジタル映像伝送装置に関するものである。   The present invention relates to a digital video transmission device for transmitting a digital video signal to a display device, and in particular, used when transmitting a different type of video signal that does not belong to a timing clock frequency range of a digital video signal that has been standardized in advance. The present invention relates to a digital video transmission apparatus.

一般に、映像信号をデジタル伝送する際、耐ノイズ性能を向上させ、作動信号化及び信号ラインの削減を図るため、デジタル映像信号をパラレル−シリアル変換した後伝送している。作動信号化及びパラレル−シリアル変換化のために用いられるＩＣ（集積回路）は、例えば、ＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）のように、予め規格化されたデジタル映像信号を伝送することを前提としている関係上、規格化されたデジタル映像信号のタイミングクロック周波数範囲のみを取り扱っており（カバーしており）、このタイミングクロック範囲に属さないデジタル映像信号を伝送することができない。   In general, when a video signal is digitally transmitted, the digital video signal is transmitted after being subjected to parallel-serial conversion in order to improve noise resistance, reduce the number of operation lines and signal lines. An IC (integrated circuit) used for operation signal conversion and parallel-serial conversion is premised on transmitting pre-standardized digital video signals such as VGA (Video Graphics Array). Furthermore, only the timing clock frequency range of the standardized digital video signal is handled (covered), and a digital video signal that does not belong to this timing clock range cannot be transmitted.

一方、デジタル映像信号を表示する映像表示装置としては種々のタイプものがあり、規格化されたデジタル映像信号のタイミングクロック周波数範囲に属さないデジタル映像信号を受けて、このデジタル映像信号を行う映像表示装置を用いると、規格化されたデジタル映像信号のタイミングクロック周波数のみを取り扱うＩＣを有するデジタル映像伝送表装置では、当該映像表示装置で映像表示を行うことができない。つまり、規格化されたデジタル映像信号のタイミングクロック周波数範囲に属さない異型タイプの表示エリアを備える映像表示装置に対して、規格化されたデジタル映像信号のタイミングクロック周波数範囲に属さないデジタル映像信号を伝送することができない。   On the other hand, there are various types of video display devices that display a digital video signal. A video display that receives a digital video signal that does not belong to the timing clock frequency range of the standardized digital video signal and performs this digital video signal. When a device is used, a digital video transmission table device having an IC that handles only the timing clock frequency of a standardized digital video signal cannot display a video on the video display device. That is, a digital video signal that does not belong to the standardized digital video signal timing clock frequency range is applied to a video display device having a display area of an atypical type that does not belong to the standardized digital video signal timing clock frequency range. It cannot be transmitted.

ところで、１ビットＤ／Ａ回路の非同期動作による妨害を防止するため、デジタル映像信号から分離した水平同期信号を逓倍して動作クロックを生成し、映像信号制御回路が動作クロックに応じて各種制御データをデジタル／アナログ変換して映像処理回路に出力し、デジタル映像信号から分離した垂直同期信号によってリセットされるようしたものがあり、ここでは、映像信号制御回路を垂直同期信号によってリセットして非同期妨害を防止するようにしている（例えば、特許文献１参照）。   By the way, in order to prevent interference due to the asynchronous operation of the 1-bit D / A circuit, the horizontal synchronizing signal separated from the digital video signal is multiplied to generate an operating clock, and the video signal control circuit controls various control data according to the operating clock. Is converted to digital / analog and output to the video processing circuit, and is reset by the vertical sync signal separated from the digital video signal. Here, the video signal control circuit is reset by the vertical sync signal to cause asynchronous interference. (For example, refer to Patent Document 1).

また、デジタル映像信号の方式に適応したクロック等を用いて、不適当なクロック等を用いることによる誤動作を防止して乱れのない良好な映像表示を得るため、複数の放送方式によるテレビジョン信号の処理を行うテレビジョン受信機において、プロセッサが入力映像信号に対してテレビジョン信号処理を実行して、プロセッサに供給するクロックとして、入力映像信号の放送方式に対応したクロックを選択するようにしたものがある（例えば、特許文献２参照）。   In addition, using a clock adapted to the digital video signal system to prevent malfunction caused by using an inappropriate clock, etc. In a television receiver that performs processing, a processor performs television signal processing on an input video signal, and selects a clock corresponding to a broadcast system of the input video signal as a clock to be supplied to the processor. (See, for example, Patent Document 2).

さらに、ホストコンピュータから送られるデジタル画像信号を、そのホストコンピュータの機種に応じたドットクロック周波数等の表示パラメータを以ってドットマトリクス表示パネルで表示するため、入力画像信号をＡ／Ｄ変換及び補間処理するとともに、同期信号を分離して、同期信号の周期を測定し、この測定値に応じてメモリ部に格納されたテーブルから対応する表示パラメータを読み出し、これに応じてＡ／Ｄ変換器及びデジタル画像処理部等を制御し、デジタル画像処理部はライン表示画像データ及び表示アドレスを出力してドットマトリクス表示パネルの表示を制御するようにしたものがある（例えば、特許文献３参照）。   Further, since the digital image signal sent from the host computer is displayed on the dot matrix display panel with the display parameters such as the dot clock frequency according to the model of the host computer, the input image signal is A / D converted and interpolated. Processing, separating the synchronization signal, measuring the period of the synchronization signal, reading the corresponding display parameter from the table stored in the memory unit according to the measured value, and according to this, the A / D converter and A digital image processing unit or the like is controlled, and the digital image processing unit outputs line display image data and a display address to control display of a dot matrix display panel (for example, see Patent Document 3).

特開平１０−２０７４４２号公報（第３頁〜第４頁、第１図〜第３図）Japanese Patent Application Laid-Open No. 10-207442 (pages 3 to 4, FIGS. 1 to 3) 特開平１０−２１５４２１号公報（第５頁〜第６頁、第１図〜第３図）Japanese Patent Laid-Open No. 10-215421 (pages 5 to 6, FIGS. 1 to 3) 特開平１０−４９１０３号公報（第３頁〜第６頁、第１図〜第７図）Japanese Patent Laid-Open No. 10-49103 (pages 3 to 6, FIGS. 1 to 7)

従来のデジタル映像伝送装置は以上のように構成されているので、特許文献１においては、映像信号制御回路を映像信号から分離した垂直同期信号によってリセットするようにして非同期動作による妨害を防止しているものの、規格化されたデジタル映像信号のタイミングクロック周波数範囲に属さない異型タイプの表示エリアを備える映像表示装置に対して、規格化されたデジタル映像信号のタイミングクロック周波数範囲に属さない映像信号を伝送することができないという課題がある。   Since the conventional digital video transmission apparatus is configured as described above, in Patent Document 1, the video signal control circuit is reset by a vertical synchronization signal separated from the video signal to prevent interference due to asynchronous operation. However, a video signal that does not belong to the standardized digital video signal timing clock frequency range is applied to a video display device having an atypical display area that does not belong to the standardized digital video signal timing clock frequency range. There is a problem that it cannot be transmitted.

さらに、従来のデジタル映像伝送装置では、特許文献２のように、プロセッサに供給するクロックとして入力映像信号の放送方式に対応したクロックを選択しているだけであって、規格化されたデジタル映像信号のタイミングクロック周波数範囲に属さない異型タイプの表示エリアを備える映像表示装置に対して、規格化された映像信号のタイミングクロック周波数範囲に属さないデジタル映像信号を伝送することができないという課題がある。   Further, in the conventional digital video transmission apparatus, as in Patent Document 2, only a clock corresponding to the broadcast system of the input video signal is selected as a clock to be supplied to the processor. However, there is a problem in that a digital video signal that does not belong to the standardized timing clock frequency range of the video signal cannot be transmitted to a video display device that includes a display area of an atypical type that does not belong to the timing clock frequency range.

また、従来のデジタル映像伝送装置では、特許文献３のように、同期信号の周期を測定して、同期信号の測定値に応じてメモリ部に格納されたテーブルから対応する表示パラメータを読み出し、この表示パラメータに応じてＡ／Ｄ変換器及びデジタル画像処理部等を制御しているものの、単に同期信号の周波数に応じて表示パラメータを選択しているだけであって、規格化された映像信号のタイミングクロック周波数範囲に属さない異型タイプの表示エリアを備える映像表示装置に対して、規格化されたデジタル映像信号のタイミングクロック周波数範囲に属さないデジタル映像信号を伝送することができないという課題がある。   Further, in the conventional digital video transmission device, as in Patent Document 3, the period of the synchronization signal is measured, and the corresponding display parameter is read from the table stored in the memory unit according to the measurement value of the synchronization signal. Although the A / D converter and the digital image processing unit are controlled according to the display parameter, the display parameter is simply selected according to the frequency of the synchronization signal, and the standardized video signal There is a problem that a digital video signal that does not belong to the timing clock frequency range of the standardized digital video signal cannot be transmitted to a video display device that includes a display area of an atypical type that does not belong to the timing clock frequency range.

この発明は上記のような課題を解決するためになされたもので、規格化されたデジタル映像信号のタイミングクロック周波数範囲に属さない異型タイプの表示エリアを備える映像表示装置に対して、規格化されたデジタル映像信号のタイミングクロック周波数範囲に属さないデジタル映像信号を伝送することができるデジタル映像伝送装置を提供することを目的とする。   The present invention has been made to solve the above-described problems, and is standardized with respect to a video display device having an atypical type display area that does not belong to the timing clock frequency range of a standardized digital video signal. Another object of the present invention is to provide a digital video transmission apparatus that can transmit a digital video signal that does not belong to the timing clock frequency range of the digital video signal.

この発明に係るデジタル映像伝送装置は、デジタル映像データ、このデジタル映像データに同期した制御信号、及びクロック信号を含むデジタル映像信号をクロック信号の周波数が予め規定された周波数範囲で伝送する。デジタル映像伝送装置は、予め規定された周波数範囲外の周波数のクロック信号を異型クロック信号として有するデジタル映像信号を伝送する際、異型クロック信号の周波数を周波数変換してその周波数が予め規定された周波数範囲である送信側クロック信号を生成する送信側周波数変換手段と、デジタル映像データ及び制御信号を送信側クロック信号に応じて送信側クロック信号とともに送信デジタル映像信号として送信する送信手段と、送信側デジタル映像信号を受信して送信側クロック信号に応じてデジタル映像データ及び制御信号を得る受信手段と、送信側クロック信号を周波数変換して異型クロック信号を出力する受信側周波数変換手段とを有することを特徴とするものである。   The digital video transmission apparatus according to the present invention transmits digital video data, a digital video signal including a control signal synchronized with the digital video data, and a clock signal in a frequency range in which the frequency of the clock signal is defined in advance. When a digital video transmission device transmits a digital video signal having a clock signal having a frequency outside the predetermined frequency range as a variant clock signal, the frequency of the variant clock signal is converted to a predetermined frequency. Transmitting-side frequency conversion means for generating a transmitting-side clock signal that is a range, transmitting means for transmitting digital video data and a control signal as a transmitting digital video signal together with the transmitting-side clock signal according to the transmitting-side clock signal, Receiving means for receiving a video signal and obtaining digital video data and a control signal in accordance with the transmission side clock signal; and receiving side frequency conversion means for converting the frequency of the transmission side clock signal and outputting an atypical clock signal. It is a feature.

この発明によれば、予め規定された周波数範囲外の周波数のクロック信号を異型クロック信号として有するデジタル映像信号を伝送する際、階層毎に少なくとも変調方式が異なるデジタル放送波を受信する際、異型クロック信号の周波数を周波数変換してその周波数が予め規定された周波数範囲である送信側クロック信号を生成して、この送信側クロック信号でデジタル映像データ及び制御信号を送信処理し、受信側では送信側クロック信号に応じて送信デジタル映像信号を受信処理した後、送信側クロック信号を異型クロック信号とするようにしたので、規格化されたデジタル映像信号のクロック周波数範囲に属さない異型タイプの表示エリアを備える映像表示装置に対して、規格化された映像信号のクロック周波数範囲に属さないデジタル映像信号を伝送することができるという効果がある。   According to the present invention, when transmitting a digital video signal having a clock signal having a frequency outside the pre-defined frequency range as a variant clock signal, when receiving a digital broadcast wave having at least a different modulation method for each layer, the variant clock The frequency of the signal is converted to generate a transmission side clock signal whose frequency is in a predefined frequency range, and the digital video data and the control signal are transmitted by the transmission side clock signal. After the transmission digital video signal is received according to the clock signal, the transmission side clock signal is changed to the irregular clock signal, so that the irregular type display area that does not belong to the clock frequency range of the standardized digital video signal is displayed. Digital display that does not belong to standardized video signal clock frequency range There is an effect that it is possible to transmit video signals.

実施の形態１．
まず、図１を参照して、２１：３ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ：低電圧差動伝送）方式を用いたデジタル映像伝送装置について説明する。ここでは、映像生成装置１１及び映像表示装置１２が伝送線１３で接続されており、映像生成装置１１は、描画回路１４及び送信用制御部（送信用ＩＣ：送信手段）１５を有し、映像表示装置１２は受信用制御部（受信用ＩＣ：受信手段）１６、タイミングコントローラ１７、及び表示部（ＬＣＤ）１８を有している。そして、ここでは、送信用ＩＣ１５、伝送線１３、及び受信用ＩＣ１６によってデジタル映像伝送装置が構成される。 Embodiment 1 FIG.
First, a digital video transmission apparatus using a 21: 3LVDS (Low Voltage Differential Signaling) system will be described with reference to FIG. Here, the video generation device 11 and the video display device 12 are connected by a transmission line 13, and the video generation device 11 includes a drawing circuit 14 and a transmission control unit (transmission IC: transmission means) 15. The display device 12 includes a reception control unit (reception IC: reception means) 16, a timing controller 17, and a display unit (LCD) 18. Here, a digital video transmission apparatus is configured by the transmission IC 15, the transmission line 13, and the reception IC 16.

描画回路１４では映像信号を生成してデジタル映像信号として出力する。このデジタル映像信号は、図２に示すように、赤色信号（Ｒｅｄ Ｓｉｇｎａｌ（６ビット））、青色信号（Ｂｌｕｅ Ｓｉｇｎａｌ（６ビット））、緑色信号（Ｇｒｅｅｎ Ｓｉｇｎａｌ（６ビット））、水平同期信号（Ｈｓｙｎｃ（１ビット））、垂直同期信号（Ｖｓｙｎｃ（１ビット））、及び映像イネーブル信号（Ｅｎａｂｌｅ（１ビット））とクロック信号とを有している。   The drawing circuit 14 generates a video signal and outputs it as a digital video signal. As shown in FIG. 2, the digital video signal includes a red signal (Red Signal (6 bits)), a blue signal (Blue Signal (6 bits)), a green signal (Green Signal (6 bits)), a horizontal synchronization signal ( Hsync (1 bit)), a vertical synchronization signal (Vsync (1 bit)), a video enable signal (Enable (1 bit)), and a clock signal.

以下の説明では、赤色信号、青色信号、及び緑色信号がデジタル映像データであり、水平同期信号、垂直同期信号、及び映像イネーブル信号はそれぞれ制御信号である。そして、これら２１ビットのデジタル映像データ及び制御信号とクロック信号（Ｃｌｏｃｋ）とが４本の信号ライン１４ａでパラレル信号として送信用ＩＣ１５に送信される。   In the following description, a red signal, a blue signal, and a green signal are digital video data, and a horizontal synchronization signal, a vertical synchronization signal, and a video enable signal are control signals. Then, the 21-bit digital video data, the control signal, and the clock signal (Clock) are transmitted to the transmission IC 15 as parallel signals through the four signal lines 14a.

送信用ＩＣ１５は、７：１パラレル−シリアル変換回路（Ｓ／Ｐ）１５ａ〜１５ｃを有するとともに、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１５ｄ及びＬＶＤＳ信号変換回路１５ｅ〜１５ｈを有しており、上述のパラレル信号はパラレル−シリアル変換回路１５ａ〜１５ｃでシリアル信号に変換されることになるが、この際、ＰＬＬ回路１５ｄではクロック信号に応じてパラレル−シリアル変換回路１５ａ〜１５ｃのための同期信号を生成し、この同期信号をパラレル−シリアル変換回路１５ａ〜１５ｃに与える。つまり、パラレル−シリアル変換回路１５ａ〜１５ｃは同期信号に応じてシリアル−パラレル変換を行う。   The transmission IC 15 includes 7: 1 parallel-serial conversion circuits (S / P) 15a to 15c, and includes a PLL (Phase Locked Loop) circuit 15d and LVDS signal conversion circuits 15e to 15h. The signals are converted into serial signals by the parallel-serial conversion circuits 15a to 15c. At this time, the PLL circuit 15d generates a synchronization signal for the parallel-serial conversion circuits 15a to 15c according to the clock signal. The synchronization signal is supplied to the parallel-serial conversion circuits 15a to 15c. That is, the parallel-serial conversion circuits 15a to 15c perform serial-parallel conversion according to the synchronization signal.

上述のシリアル信号はそれぞれＬＶＤＳ信号変換回路１５ｅ〜１５ｇに与えられ、さらに同期信号（つまり、クロック信号）がＬＶＤＳ変換回路１５ｈに与えられて、ＬＶＤＳ信号変換回路１５ｅ〜１５ｈによってＬＶＤＳ信号（差信号）に変換されて、送信デジタル映像信号として伝送線１３に送出される。   The above-described serial signals are respectively supplied to the LVDS signal conversion circuits 15e to 15g, and further, a synchronization signal (that is, a clock signal) is supplied to the LVDS conversion circuit 15h. And transmitted to the transmission line 13 as a transmission digital video signal.

受信用ＩＣ１６は、ＬＶＤＳ復調回路１６ａ〜１６ｄ、シリアル−パラレル変換回路１６ｅ〜１６ｇ、及びＰＬＬ回路１６ｈを有しており、ＬＶＤＳ復調回路１６ａ〜１６ｄでは、伝送線１３からＬＶＤＳ信号（送信デジタル映像信号）をそれぞれ受けて、ＴＴＬのシリアル信号に変換し、同期信号を得る。シリアル−パラレル変換回路１６ｅ〜１６ｇはＬＶＤＳ復調回路１６ａ〜１６ｃから受けたシリアル信号をシリアル−パラレル変換してパラレル信号として出力する。   The receiving IC 16 includes LVDS demodulation circuits 16a to 16d, serial-parallel conversion circuits 16e to 16g, and a PLL circuit 16h. In the LVDS demodulation circuits 16a to 16d, an LVDS signal (transmission digital video signal) is transmitted from the transmission line 13. ) Are converted into a TTL serial signal to obtain a synchronization signal. The serial-parallel conversion circuits 16e to 16g perform serial-parallel conversion on the serial signals received from the LVDS demodulation circuits 16a to 16c and output them as parallel signals.

一方、ＰＬＬ回路１６ｈはＬＶＤＳ復調回路１６ｄから受けた同期信号に応じてクロック信号を生成し、このクロック信号をシリアル−パラレル変換回路１６ｅ〜１６ｇに与える。つまり、シリアル−パラレル変換回路１６ｅ〜１６ｇはクロック信号に応じてシリアル−パラレル変換を行う。   On the other hand, the PLL circuit 16h generates a clock signal in accordance with the synchronization signal received from the LVDS demodulation circuit 16d, and supplies this clock signal to the serial-parallel conversion circuits 16e to 16g. That is, the serial-parallel conversion circuits 16e to 16g perform serial-parallel conversion according to the clock signal.

これらパラレル信号（つまり、赤色信号、青色信号、及び緑色信号を有するデジタル映像データと水平同期信号Ｈｓｙｎｃ、及び垂直同期信号Ｖｓｙｎｃ、及び映像イネーブル信号Ｅｎａｂｌｅを有する制御信号）とクロック信号（Ｃｌｏｃｋ）は、四本の信号ライン１７ａを介してタイミングコントローラ１７に与えられて、タイミングコントローラ１７では、これら映像データ及び制御信号とクロック信号とに応じて映像表示のためのタイミングを生成してＬＣＤ１８を制御して映像をＬＣＤ１８に表示する。   These parallel signals (that is, digital video data having a red signal, a blue signal, and a green signal, a horizontal synchronization signal Hsync, a vertical synchronization signal Vsync, and a control signal having a video enable signal Enable) and a clock signal (Clock) are: Given to the timing controller 17 via the four signal lines 17a, the timing controller 17 controls the LCD 18 by generating timing for video display according to the video data, the control signal, and the clock signal. The video is displayed on the LCD 18.

ところで、図１に示すデジタル映像伝送装置においては、予め定められた規格サイズ、例えば、ＶＧＡ又はＱＶＧＡに対応しているため、ＰＬＬ回路１５ｄ及び１６ｈは予め定められた規格サイズに応じた引き込み範囲を有している。ちなみに、ＶＧＡでは、デジタル映像信号は８００×４８０画素（ｐｉｘｅｌ）でクロック周波数が３３ＭＨｚであり、ＱＶＧＡでは、デジタル映像信号は４８０×２３４ｐｉｘｅｌでクロック周波数が８ＭＨｚである。   Incidentally, since the digital video transmission apparatus shown in FIG. 1 supports a predetermined standard size, for example, VGA or QVGA, the PLL circuits 15d and 16h have a pull-in range corresponding to the predetermined standard size. Have. Incidentally, in VGA, a digital video signal has 800 × 480 pixels and a clock frequency of 33 MHz, and in QVGA, a digital video signal has 480 × 234 pixels and a clock frequency of 8 MHz.

また、ＬＶＤＳにおいては、クロック周波数範囲は８ＭＨｚ〜３４ＭＨｚである。このようなデジタル映像伝送装置において、異型タイプとして、例えば、２７７×１２４ｐｉｘｅｌでクロック周波数が６ＭＨｚのデジタル映像信号を伝送しようとすると、ＰＬＬ回路１５ｄ及び１６ｈの引き込み範囲から逸脱するため、ＬＶＤＳでデジタル映像信号を伝送することができない。   In LVDS, the clock frequency range is 8 MHz to 34 MHz. In such a digital video transmission device, for example, when trying to transmit a digital video signal having a clock frequency of 6 MHz with 277 × 124 pixels as an atypical type, since it deviates from the pull-in range of the PLL circuits 15d and 16h, The signal cannot be transmitted.

このような不具合を解決するため、ここでは、図３に示すデジタル映像伝送装置を用いた。図３において、図１と同一の構成要素については同一の参照番号を付す。図３に示すデジタル映像伝送装置は、逓倍回路（送信側周波数変換手段）２１及び分周回路（受信側周波数変換手段）２２を有しており、逓倍回路２１は描画回路１４のクロック端子とＰＬＬ回路１５ｄの入力端子との間に配置され、分周回路２２はＰＬＬ回路１６ｈの出力端とタイミングコントローラ１７のクロック端子との間に配置されている。そして、図示の例では、逓倍回路２１は描画回路１４から出力されるクロック信号を２逓倍し、分周回路２２はＰＬＬ回路１６ｈから出力されるクロック信号を２分周する。   In order to solve such problems, the digital video transmission apparatus shown in FIG. 3 is used here. In FIG. 3, the same components as those in FIG. 1 are denoted by the same reference numerals. The digital video transmission apparatus shown in FIG. 3 has a multiplication circuit (transmission side frequency conversion means) 21 and a frequency division circuit (reception side frequency conversion means) 22. The multiplication circuit 21 is connected to a clock terminal of the drawing circuit 14 and a PLL. The frequency divider 22 is arranged between the output terminal of the PLL circuit 16 h and the clock terminal of the timing controller 17. In the illustrated example, the multiplication circuit 21 doubles the clock signal output from the drawing circuit 14, and the frequency dividing circuit 22 divides the clock signal output from the PLL circuit 16h by two.

次に動作について説明する。
図３及び図４を参照して、いま、異型タイプとして、２７７×１２４ｐｉｘｅｌでクロック周波数が６ＭＨｚのデジタル映像信号を伝送しようとすると、図４（ａ）に示すように、描画回路１４から出力されるクロック信号は逓倍回路２１で２倍されて（以下２×クロック信号と呼ぶ）、そのクロック周波数は１２ＭＨｚとなってＰＬＬ回路１５ｄに与えられる。ＬＶＤＳにおいては、クロック周波数の範囲が８ＭＨｚ〜３４ＭＨｚであるので、２×クロック信号の周波数はＰＬＬ回路１５ｄの引き込み周波数範囲となって、送信用ＩＣ１５によってＬＶＤＳを用いて、図４（ｂ）に示す異型タイプのデジタル映像データを送信することができる。 Next, the operation will be described.
Referring to FIG. 3 and FIG. 4, when a digital video signal of 277 × 124 pixels and a clock frequency of 6 MHz is transmitted as a variant type, it is output from the drawing circuit 14 as shown in FIG. The clock signal is doubled by the multiplier circuit 21 (hereinafter referred to as 2 × clock signal), and the clock frequency thereof is 12 MHz and is supplied to the PLL circuit 15d. In LVDS, since the clock frequency range is 8 MHz to 34 MHz, the frequency of the 2 × clock signal becomes the pull-in frequency range of the PLL circuit 15d, and the LVDS is used by the transmission IC 15 as shown in FIG. Atypical digital video data can be transmitted.

一方、ＬＶＤＳ復調回路１６ｄを介して、ＰＬＬ回路１６ｈは２×クロック信号を受けるが、この２×クロック信号の周波数はＰＬＬ回路１６ｈの引き込み周波数範囲であるので、受信用ＩＣ１６は異型タイプのデジタル映像データを受信できることになる。そして、ＰＬＬ回路１６ｈから出力される２×クロック信号は分周回路２２で２分周されて、図４（ｃ）に示す元のクロック信号となる（つまり、周波数６ＭＨｚのクロック信号となる）。   On the other hand, the PLL circuit 16h receives the 2 × clock signal via the LVDS demodulator circuit 16d. Since the frequency of the 2 × clock signal is within the pull-in frequency range of the PLL circuit 16h, the receiving IC 16 has a different type of digital video. Data can be received. Then, the 2 × clock signal output from the PLL circuit 16h is frequency-divided by 2 by the frequency dividing circuit 22 to become the original clock signal shown in FIG. 4C (that is, a clock signal having a frequency of 6 MHz).

シリアル−パラレル変換回路１６ｅ〜１６ｇから出力されるデジタル映像データ（図４（ｄ）参照）及び制御信号とＰＬＬ回路１６ｈから出力されるクロック信号はタイミングコントローラ１７に与えられて、タイミングコントローラ１７では、これら映像データ及び制御信号とクロック信号とに応じて映像表示のためのタイミングを生成してＬＣＤ１８を制御して映像（異型タイプ）をＬＣＤ１８に表示する。   The digital video data (see FIG. 4D) output from the serial-parallel conversion circuits 16e to 16g, the control signal, and the clock signal output from the PLL circuit 16h are supplied to the timing controller 17, and the timing controller 17 In response to the video data, the control signal, and the clock signal, the timing for video display is generated and the LCD 18 is controlled to display the video (atypical type) on the LCD 18.

このようにして、送信側でクロック信号を２逓倍して、受信側でクロック信号を２分周するようにしたから、ＬＶＤＳと異なるクロック周波数を有する異型タイプのデジタル映像データを、ＬＶＤＳを用いて伝送することができ、異型タイプに対応するデジタル映像伝送装置を新たに備える必要がなく、ＬＶＤＳ用のデジタル映像伝送装置を用いて異型タイプのデジタル映像データを伝送できることになる。   In this way, since the clock signal is multiplied by 2 on the transmission side and the clock signal is divided by 2 on the reception side, the digital video data of an atypical type having a clock frequency different from that of the LVDS is converted using the LVDS. Therefore, it is not necessary to newly provide a digital video transmission apparatus corresponding to the irregular type, and the irregular type digital video data can be transmitted using the digital video transmission apparatus for LVDS.

なお、上述の例では、逓倍回路２１でクロック信号を２逓倍し、分周回路２２で２×クロック信号を２分周する例について説明したが、異型タイプのデジタル映像信号のクロック周波数とＬＶＤＳのクロック周波数範囲に応じて逓倍率及び分周率は決定され、逓倍率及び分周率は偶数とされる。   In the above-described example, the example in which the clock signal is doubled by the frequency multiplier 21 and the 2 × clock signal is frequency-divided by 2 by the frequency divider 22 has been described. However, the clock frequency of the atypical digital video signal and the LVDS The multiplication ratio and the division ratio are determined according to the clock frequency range, and the multiplication ratio and the division ratio are even numbers.

ところで、受信側において、２×クロック信号を２分周してクロック信号とした際、クロック信号とデジタル映像データとの間に位相ずれが生じてしまうことがある。つまり、図４（ｅ）及び（ｆ）に示すように、位相が１８０度ずれた状態となって、クロック信号とデジタル映像データとの間でタイミングがずれてしまい、このような状態で、デジタル映像データ及び制御信号とクロック信号とがタイミングコントローラ１７に与えられると、タイミングコントローラ１７では映像表示のためのタイミングを生成することができなくなってしまう。   By the way, when the 2 × clock signal is divided by 2 on the receiving side to obtain a clock signal, a phase shift may occur between the clock signal and the digital video data. That is, as shown in FIGS. 4E and 4F, the phase is shifted by 180 degrees, and the timing is shifted between the clock signal and the digital video data. When the video data, the control signal, and the clock signal are supplied to the timing controller 17, the timing controller 17 cannot generate timing for video display.

このため、ここでは、図５に示すように、分周回路２２にフリップフロップ回路２３を用いて、例えば、水平同期信号Ｈｓｙｎｃによってフリップフロップ回路２３をリセットするようにした。図５は受信側の一部分を示す図であり、前述のように、ＰＬＬ回路１６ｈから出力される２×クロック信号はフリップフロップ２３のＣｌｋ端子に与えられる。一方、シリアル−パラレル変換回路１６ｇから出力される水平同期信号Ｈｓｙｎｃはフリップフロップ回路２３のリセット端子ＣＬＲに与えられる。   Therefore, here, as shown in FIG. 5, the flip-flop circuit 23 is used for the frequency dividing circuit 22, and the flip-flop circuit 23 is reset by, for example, the horizontal synchronization signal Hsync. FIG. 5 is a diagram showing a part on the receiving side. As described above, the 2 × clock signal output from the PLL circuit 16 h is applied to the Clk terminal of the flip-flop 23. On the other hand, the horizontal synchronization signal Hsync output from the serial-parallel conversion circuit 16g is applied to the reset terminal CLR of the flip-flop circuit 23.

なお、図５においては、Ｄ端子とＱ（バー）端子とが接続されて、Ｑ（バー）端子からクロック信号が出力されて、タイミングコントローラ１７（図５には示さず）に与えられる。   In FIG. 5, the D terminal and the Q (bar) terminal are connected, and a clock signal is output from the Q (bar) terminal and is given to the timing controller 17 (not shown in FIG. 5).

図６も参照すると、いま、図６（ａ）に示す水平同期信号Ｈｓｙｎｃがリセット信号としてフリップフロップ回路２３のリセット端子ＣＬＲに与えられるとし、その立下り（負極性パルス）でフリップフロップ回路２３がリセットされるとする。フリップフロップ回路２３はリセットされると初期状態となって、図６（ｂ）に示す２×クロック信号の分周を開始することになり、水平同期信号Ｈｓｙｎｃは、図６（ｃ）に示すデジタル映像データと関連付けられているから、フリップフロップ回路２３から出力されるクロック信号（図６（ｄ）参照）はデジタル映像データとの間に位相ずれが生じることがない。その結果、タイミングコントローラ１７で映像表示のためのタイミングを生成することができないという事態を回避することができる。   Referring also to FIG. 6, it is now assumed that the horizontal synchronization signal Hsync shown in FIG. 6A is applied as a reset signal to the reset terminal CLR of the flip-flop circuit 23, and the flip-flop circuit 23 at the falling edge (negative polarity pulse). Assume that it is reset. When the flip-flop circuit 23 is reset, the flip-flop circuit 23 is in an initial state and starts dividing the 2 × clock signal shown in FIG. 6B. The horizontal synchronization signal Hsync is a digital signal shown in FIG. Since it is associated with the video data, the clock signal (see FIG. 6D) output from the flip-flop circuit 23 does not cause a phase shift with the digital video data. As a result, it is possible to avoid a situation in which the timing controller 17 cannot generate timing for video display.

このようにして、分周回路にフリップフロップ回路を用いて、水平同期信号によってフリップフロップ回路をリセットするようにしたから、２×クロック信号を２分周してクロック信号とする際に、デジタル映像データとクロック信号との間に位相ずれが生じることがなく、デジタル映像データの表示タイミング生成不能という事態を回避することができる。   In this way, the flip-flop circuit is used as the frequency divider, and the flip-flop circuit is reset by the horizontal synchronizing signal. Therefore, when the 2 × clock signal is divided by two to obtain the clock signal, the digital video A phase shift does not occur between the data and the clock signal, and it is possible to avoid the situation that the display timing of the digital video data cannot be generated.

なお、上述の説明では、リセット信号として水平同期信号Ｈｓｙｎｃを用いるようにしたが、垂直同期信号Ｖｓｙｎｃ又は映像イネーブル信号Ｅｎａｂｌｅを用いるようにしてもよい。つまり、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃ、及び映像イネーブル信号Ｅｎａｂｌｅはデジタル映像データと同期した制御信号であり、フリップフロップ回路２３をリセットするリセット信号としてこれら制御信号の一つを用いるようにすればよい。   In the above description, the horizontal synchronization signal Hsync is used as the reset signal, but the vertical synchronization signal Vsync or the video enable signal Enable may be used. That is, the horizontal synchronization signal Hsync, the vertical synchronization signal Vsync, and the video enable signal Enable are control signals synchronized with the digital video data, and one of these control signals is used as a reset signal for resetting the flip-flop circuit 23. That's fine.

以上のように、この実施の形態１によれば、ＬＶＤＳの周波数範囲から外れるクロック信号を異型クロック信号として有するデジタル映像信号を伝送する際、異型クロック信号を、例えば、逓倍してＬＶＤＳの周波数範囲内にある送信側クロック信号を生成し、デジタル映像データ及び制御信号を送信側クロック信号に応じて送信側クロック信号とともに送信デジタル映像信号として送信し、受信側では、送信側クロック信号に応じて送信デジタル映像信号からデジタル映像データ及び制御信号を得た後、送信側クロック信号を、例えば、分周して異型クロック信号を出力するようにしたので、ＬＶＤＳと異なるクロック周波数を有する異型タイプのデジタル映像データを、ＬＶＤＳを用いて伝送することができるという効果がある。   As described above, according to the first embodiment, when transmitting a digital video signal having a clock signal deviating from the LVDS frequency range as a variant clock signal, the variant clock signal is multiplied, for example, to the LVDS frequency range. The transmission side clock signal is generated, and the digital video data and the control signal are transmitted as the transmission digital video signal together with the transmission side clock signal according to the transmission side clock signal, and the reception side is transmitted according to the transmission side clock signal. After obtaining the digital video data and the control signal from the digital video signal, the transmission side clock signal is divided, for example, to output the unusual clock signal, so that the irregular type digital video having a clock frequency different from that of the LVDS. There is an effect that data can be transmitted using LVDS.

この実施の形態１によれば、分周回路を、水平同期信号、垂直同期信号、及び映像イネーブル信号のいずれか一つでリセットするようにしたので、これら水平同期信号、垂直同期信号、及び映像イネーブル信号はデジタル映像データと同期している結果、送信側クロック信号を分周して異型クロック信号とする際に、デジタル映像データと異型クロック信号との間に位相ずれが生じることがないという効果がある。   According to the first embodiment, the frequency dividing circuit is reset by any one of the horizontal synchronizing signal, the vertical synchronizing signal, and the video enable signal, so that these horizontal synchronizing signal, vertical synchronizing signal, and video As a result of the enable signal being synchronized with the digital video data, there is no phase shift between the digital video data and the irregular clock signal when the transmission side clock signal is divided into the irregular clock signal. There is.

この発明の実施の形態１の理解を容易にするための従来のデジタル映像伝送装置を映像生成装置及び映像表示装置とともに示すブロック図である。It is a block diagram which shows the conventional digital video transmission apparatus for making an understanding of Embodiment 1 of this invention easy with a video production | generation apparatus and a video display apparatus. 図１に示すデジタル映像伝送装置による伝送処理を説明するためのブロック図である。It is a block diagram for demonstrating the transmission process by the digital video transmission apparatus shown in FIG. この発明の実施の形態１によるデジタル映像伝送装置の一例を映像生成装置及び映像表示装置とともに示すブロック図である。It is a block diagram which shows an example of the digital video transmission apparatus by Embodiment 1 of this invention with a video production | generation apparatus and a video display apparatus. 図３に示すデジタル映像伝送装置の伝送処理を説明するためのタイミングチャートであり、（ａ）は逓倍回路で逓倍されたクロック信号を示す図、（ｂ）はデジタル映像データを示す図、（ｃ）は分周回路で分周されたクロック信号を示す図、（ｄ）はデジタル映像データを（ｃ）のクロック信号との関係で示す図、（ｅ）は位相ずれが生じたクロック信号を示す図、（ｆ）はデジタル映像データを（ｅ）のクロック信号との関係で示す図である。4 is a timing chart for explaining a transmission process of the digital video transmission apparatus shown in FIG. 3, wherein (a) is a diagram showing a clock signal multiplied by a multiplication circuit, (b) is a diagram showing digital video data, (c) ) Is a diagram showing a clock signal divided by the frequency dividing circuit, (d) is a diagram showing digital video data in relation to the clock signal of (c), and (e) is a clock signal having a phase shift. (F) is a diagram showing digital video data in relation to the clock signal (e). この発明の実施の形態１によるデジタル映像伝送装置の他の例で用いられる分周回路を説明するための図である。It is a figure for demonstrating the frequency divider circuit used with the other example of the digital video transmission apparatus by Embodiment 1 of this invention. 図５に示す分周回路を用いたデジタル映像伝送装置における伝送処理を説明するためのタイミングチャートであり、（ａ）は水平同期信号を示す図、（ｂ）は逓倍回路で逓倍されたクロック信号を示す図、（ｃ）はデジタル映像データを示す図、（ｄ）は分周回路で分周されたクロック信号を（ｃ）示すデジタル映像データとの関係で示す図である。6A and 6B are timing charts for explaining transmission processing in the digital video transmission apparatus using the frequency dividing circuit shown in FIG. 5, wherein FIG. 5A is a diagram illustrating a horizontal synchronization signal, and FIG. 5B is a clock signal multiplied by a multiplication circuit. (C) is a figure which shows digital video data, (d) is a figure which shows the clock signal frequency-divided by the frequency divider circuit in relation to the digital video data shown in (c).

符号の説明Explanation of symbols

１１ 映像生成装置、１２ 映像表示装置、１３ 伝送線、１４ 描画回路、１４ａ 信号ライン、１５ 送信用制御部（送信用ＩＣ）、１５ａ〜１５ｃ パラレル−シリアル変換回路、１５ｄ ＰＬＬ回路、１５ｅ〜１５ｈ ＬＶＤＳ信号変換回路、１６ 受信用制御部（受信用ＩＣ）、１６ａ〜１６ｄ ＬＶＤＳ復調回路、１６ｅ〜１６ｇ シリアル−パラレル変換回路、１６ｈ ＰＬＬ回路、１７ タイミングコントローラ、１８ 表示部（ＬＣＤ）、２１ 逓倍回路、２２ 分周回路、２３ フリップフロップ回路。
DESCRIPTION OF SYMBOLS 11 Video production | generation apparatus, 12 Video display apparatuses, 13 Transmission line, 14 Drawing circuit, 14a Signal line, 15 Transmission control part (IC for transmission), 15a-15c Parallel-serial conversion circuit, 15d PLL circuit, 15e-15h LVDS Signal conversion circuit, 16 reception control unit (reception IC), 16a to 16d LVDS demodulation circuit, 16e to 16g serial-parallel conversion circuit, 16h PLL circuit, 17 timing controller, 18 display unit (LCD), 21 multiplier circuit, 22 divider circuit, 23 flip-flop circuit.

Claims (5)

デジタル映像データ、該デジタル映像データに同期した制御信号、及びクロック信号を含むデジタル映像信号を前記クロック信号の周波数が予め規定された周波数範囲で伝送するデジタル映像伝送装置において、
前記予め規定された周波数範囲外の周波数のクロック信号を異型クロック信号として有するデジタル映像信号を伝送する際、前記異型クロック信号の周波数を周波数変換してその周波数が前記予め規定された周波数範囲である送信側クロック信号を生成する送信側周波数変換手段と、
前記デジタル映像データ及び前記制御信号を前記送信側クロック信号に応じて該送信側クロック信号とともに送信デジタル映像信号として送信する送信手段と、
前記送信側デジタル映像信号を受信して前記送信側クロック信号に応じて前記デジタル映像データ及び前記制御信号を得る受信手段と、
前記送信側クロック信号を周波数変換して前記異型クロック信号を出力する受信側周波数変換手段とを有することを特徴とするデジタル映像伝送装置。 In a digital video transmission apparatus for transmitting digital video data, a control signal synchronized with the digital video data, and a digital video signal including a clock signal in a frequency range in which the frequency of the clock signal is defined in advance.
When transmitting a digital video signal having a clock signal having a frequency outside the predefined frequency range as a variant clock signal, the frequency of the variant clock signal is converted to a frequency within the predefined frequency range. Transmitting-side frequency conversion means for generating a transmitting-side clock signal;
Transmitting means for transmitting the digital video data and the control signal as a transmission digital video signal together with the transmission side clock signal according to the transmission side clock signal;
Receiving means for receiving the transmission-side digital video signal and obtaining the digital video data and the control signal according to the transmission-side clock signal;
A digital video transmission apparatus comprising: a receiving-side frequency converting means for converting the frequency of the transmitting-side clock signal and outputting the irregular clock signal. 受信側周波数変換手段はデジタル映像データに同期した制御信号をリセット信号として用いてリセットされることを特徴とする請求項１記載のデジタル映像伝送装置。   2. The digital video transmission apparatus according to claim 1, wherein the receiving side frequency conversion means is reset by using a control signal synchronized with the digital video data as a reset signal. 制御信号は水平同期信号、垂直同期信号、及び映像イネーブル信号を有し、リセット信号として、前記水平同期信号、前記垂直同期信号、又は前記映像イネーブル信号を用いるようにしたことを特徴とする請求項２記載のデジタル映像伝送装置。   The control signal includes a horizontal synchronization signal, a vertical synchronization signal, and a video enable signal, and the horizontal synchronization signal, the vertical synchronization signal, or the video enable signal is used as a reset signal. 2. The digital video transmission apparatus according to 2. 異型クロック信号の周波数は予め規定された周波数範囲よりも低く、
第１の周波数変換手段は逓倍回路であり、前記第２の周波数変換手段は分周回路であって、前記逓倍回路の逓倍率及び前記分周回路の分周率は偶数倍であることを特徴とする請求項１記載のデジタル映像伝送装置。 The frequency of the atypical clock signal is lower than the predefined frequency range,
The first frequency conversion means is a multiplication circuit, the second frequency conversion means is a frequency division circuit, and the frequency multiplication factor of the frequency multiplication circuit and the frequency division ratio of the frequency division circuit are an even multiple. The digital video transmission apparatus according to claim 1. 分周回路としてフリップフロップ回路が用いられ、前記送信手段は前記送信側クロック信号に基づいてデジタル映像データ及び制御信号をシリアル−パラレル変換して送信デジタル映像信号として送信し、
前記受信手段は前記送信側クロック信号に応じて前記送信デジタル映像信号をシリアル−パラレル変換して前記デジタル映像データ及び前記制御信号を得るようにしたことを特徴とする請求項４記載のデジタル映像伝送装置。
A flip-flop circuit is used as a frequency dividing circuit, and the transmission means serial-parallel converts the digital video data and the control signal based on the transmission side clock signal, and transmits the digital video data and the control signal as a transmission digital video signal.
5. The digital video transmission according to claim 4, wherein said receiving means obtains the digital video data and the control signal by serial-parallel conversion of the transmission digital video signal in accordance with the transmission side clock signal. apparatus.
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